KR20140126084A - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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KR20140126084A
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Abstract

본 발명은, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 측면으로 노출된 리드를 갖는 제1 내부전극과 제2 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 측면으로 노출되며, 상기 제1 내부전극의 리드와 이격된 리드를 갖는 제3 내부전극과 제2 측면으로 노출되며, 상기 제2 내부전극의 리드와 이격된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부와 상기 제1 내부전극과 제4 내부전극은 서로 중첩되는 영역을 가지며, 상기 중첩되는 영역에 의해 형성되는 제3 커패시터부; 상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 제1 및 제2 내부 연결도체; 및 상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제1 내지 제4 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며, 상기 제1 커패시터부는 상기 제2 내부 연결도체와 직렬로 연결되며, 상기 제2 커패시터부는 상기 제1 내부 연결도체와 직렬로 연결된 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
특히, 컴퓨터 등의 중앙 처리 장치(CPU)를 위한 전원 공급장치는 낮은 전압을 제공하는 과정에서 부하 전류의 급격한 변화로 인한 전압 노이즈가 발생하는 문제가 있다.
따라서, 이러한 전압 노이즈를 억제하기 위한 디커플링 커패시터 용도로 적층형 커패시터가 전원 공급장치에 널리 사용되고 있다.
디커플링용 적층 세라믹 커패시터는 동작 주파수가 증가됨에 따라 보다 낮은 ESL 값을 가질 것이 요구되며, 이러한 ESL를 감소시키기 위한 많은 연구가 활발히 이루어지고 있다.
또한, 더 안정적인 전원공급을 위해서, 디커플링용 적층 세라믹 커패시터는 조절가능한 ESR 특성이 요구된다.
적층 세라믹 커패시터의 ESR 값이 요구되는 수준보다 낮은 경우에는, 커패시터의 ESL과 마이크로 프로세서 패키지의 플레인 커패시턴스(plane capacitance)로 인하여 발생하는 병렬 공진주파수에서의 임피던스 피크가 높아지고 커패시터의 직렬 공진주파수에서의 임피던스는 지나치게 낮아지는 문제가 있다.
따라서, 사용자가 전력분배망의 평탄한(flat) 임피던스 특성을 구현할 수 있도록 디커플링용 적층 세라믹 커패시터의 ESR 특성을 용이하게 조절하여 제공되는 것이 바람직하다.
ESR 조절과 관련하여, 외부 전극 및 내부 전극을 높은 전기적인 저항을 갖는 재료를 사용하는 방안이 고려될 수 있다. 이러한 재료변경을 통한 방안은 종래의 저 ESL 구조를 유지하면서 높은 ESR 특성을 제공할 수 있다는 장점이 있다.
하지만, 고저항 물질을 외부 전극에 사용하는 경우에 핀홀(pin hole)로 인한 전류집중 현상이 야기하는 국부적 열점(localized heat spot)이 발생하는 문제점이 있다. 또한, 내부 전극에 고저항 재료를 사용할 경우에 고용량화에 따른 세라믹 재료과의 매칭을 위해서 내부 전극의 재료도 계속 변경해야 하는 단점이 있다.
따라서, 종래의 ESR 조절방안은 상기와 같은 단점이 존재하므로, ESR을 조절할 수 있는 적층 세라믹 커패시터의 연구는 여전히 필요한 실정이다.
또한, 최근의 태블릿(Tablet) PC나 울트라북(Ultra Book) 등 모바일(Mobile) 단말기의 급속한 발전과 더불어 마이크로 프로세서(Micro Processor)도 소형 고집적 제품으로 전환되고 있다.
이로 인하여 인쇄회로기판의 면적은 줄어들고, 마찬가지로 디커플링 커패시터의 실장 공간도 제한되어 이를 만족할 수 있는 적층 세라믹 커패시터의 요구가 계속되고 있다.
일본공개특허공보 2010-098254
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
본 발명의 일 실시형태는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 측면으로 노출된 리드를 갖는 제1 내부전극과 제2 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 측면으로 노출되며, 상기 제1 내부전극의 리드와 이격된 리드를 갖는 제3 내부전극과 제2 측면으로 노출되며, 상기 제2 내부전극의 리드와 이격된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부와 상기 제1 내부전극과 제4 내부전극은 서로 중첩되는 영역을 가지며, 상기 중첩되는 영역에 의해 형성되는 제3 커패시터부; 상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 제1 및 제2 내부 연결도체; 및 상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제1 내지 제4 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며, 상기 제1 커패시터부는 상기 제2 내부 연결도체와 직렬로 연결되며, 상기 제2 커패시터부는 상기 제1 내부 연결도체와 직렬로 연결된 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 제1 측면에 서로 이격되어 배치되고, 상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 제2 측면에 서로 이격되어 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 실장면은 상기 세라믹 본체의 제2 측면인 것을 특징으로 한다.
본 발명의 일 실시 예에서, 상기 제1 내부전극의 리드는 제1 외부전극과 연결되고, 상기 제2 내부전극의 리드는 제3 외부전극과 연결되며, 상기 제3 내부전극의 리드는 상기 제2 외부전극과 연결되고, 상기 제4 내부전극의 리드는 제4 외부전극과 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 연결도체는 상기 제2 내부전극과 제3 외부전극을 통해 연결되며, 상기 제3 내부전극과 제2 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 상기 제1 내부전극과 제1 외부전극을 통해 연결되며, 상기 제4 내부전극과 제4 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부전극과 제3 내부전극은 상기 세라믹 본체의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성되며, 상기 제2 내부전극과 제4 내부전극은 상기 세라믹 본체의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성되는 것을 특징으로 할 수 있다.
본 발명의 일 실시 예에서, 상기 제3 커패시터부는 상기 제1 외부전극과 제4 외부전극에 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부전극 및 제4 내부전극의 상기 세라믹 본체의 길이 방향 길이를 각각 L1 및 L2, 상기 제3 커패시터부인 상기 중첩되는 영역의 상기 세라믹 본체의 길이 방향 길이를 L3라 하면, L3/L1 ≤ 0.05 또는 L3/L2 ≤ 0.05를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부전극 및 제4 내부전극의 상기 세라믹 본체의 길이 방향 길이를 각각 L1 및 L2, 상기 제3 커패시터부인 상기 중첩되는 영역의 상기 세라믹 본체의 길이 방향 길이를 L3라 하면, 0.001 ≤ L3/L1 ≤ 0.01 또는 0.001 ≤ L3/L2 ≤ 0.01를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 상기 제2 내부전극과 제3 외부전극을 통해 연결되며, 상기 제3 내부전극과 제2 외부전극을 통해 연결될 수 있다.
본 발명의 다른 실시 예에서, 상기 제1 내부전극의 상기 세라믹 본체의 길이 방향 내측 단부와 제4 내부전극의 상기 세라믹 본체의 길이 방향 내측 단부는 상기 세라믹 본체의 적층 방향에서 볼 때, 서로 일치하는 것을 특징으로 할 수 있다.
본 발명의 다른 실시형태는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에서 제1 측면으로 노출되며, 상기 세라믹 본체의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성된 제1, 제3, 제5 및 제7 내부전극과 상기 제2 측면으로 노출되며, 상기 세라믹 본체의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성된 제2, 제4, 제6 및 제8 내부전극; 상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 제1 내지 제4 내부 연결도체; 및 상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제1 내지 제8 내부전극 및 제1 내지 제4 내부 연결도체와 전기적으로 연결된 제1 내지 제8 외부 전극;을 포함하며, 상기 제1, 제2 내부전극과 상기 제3, 제4 내부전극과 상기 제5, 제6 내부전극과 제7, 제8 내부전극은 각각 제1, 제2, 제3 및 제4 커패시터부를 형성하며, 상기 제1 내부전극과 제4 내부전극은 서로 중첩되는 영역을 가지며, 상기 중첩되는 영역에 의해 제5 커패시터부를 형성하고, 상기 제5 내부전극과 제8 내부전극은 서로 중첩되는 영역을 가지며, 상기 중첩되는 영역에 의해 제6 커패시터부를 형성하며, 상기 제1 커패시터부와 상기 제2 커패시터부는 상기 제1 및 제2 내부 연결도체와 각각 직렬로 연결되며, 상기 제3 커패시터부와 상기 제4 커패시터부는 상기 제3 및 제4 내부 연결도체와 각각 직렬로 연결된 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 제1 측면에 서로 이격되어 배치되고, 상기 제5 내지 제8 외부 전극은 상기 세라믹 본체의 제2 측면에 서로 이격되어 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 실장면은 상기 세라믹 본체의 제2 측면인 것을 특징으로 한다.
본 발명의 일 실시 예에서, 상기 제1, 제3, 제5, 제7, 제2, 제4, 제6 및 제8 내부전극은 상기 제1 내지 제8 외부전극과 각각 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 연결도체는 상기 제1 내부전극과 제1 외부전극을 통해 연결되며, 상기 제4 내부전극과 제6 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 상기 제2 내부전극과 제5 외부전극을 통해 연결되며, 상기 제3 내부전극과 제2 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 내부 연결도체는 상기 제5 내부전극과 제3 외부전극을 통해 연결되며, 상기 제8 내부전극과 제8 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제4 내부 연결도체는 상기 제6 내부전극과 제7 외부전극을 통해 연결되며, 상기 제7 내부전극과 제4 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제5 커패시터부는 상기 제1 외부전극과 제6 외부전극에 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제6 커패시터부는 상기 제3 외부전극과 제8 외부전극에 연결될 수 있다.
본 발명의 다른 실시예에서, 상기 제1 내부전극의 상기 세라믹 본체의 길이 방향 내측 단부와 제4 내부전극의 상기 세라믹 본체의 길이 방향 내측 단부 및 상기 제5 내부전극의 상기 세라믹 본체의 길이 방향 내측 단부와 제8 내부전극의 상기 세라믹 본체의 길이 방향 내측 단부는 상기 세라믹 본체의 적층 방향에서 볼 때, 서로 일치하는 것을 특징으로 한다.
본 발명의 또 다른 실시형태는, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 상기 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명에 따르면, 2종류의 저항과 3종류의 커패시터를 가지며 각각의 값을 제어할 수 있다.
이로 인하여, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 부품 감소에 따른 실장 공간과 비용을 줄일 수 있다.
또한, 수직 실장에 따라 비접촉 단자(No Contact terminal)에 의한 다운사이징(Downsizing)의 방해가 없어 제품의 소형화에 유리한 효과가 있다.
도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다.
도 4는 도 3에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 5는 도 1에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 6은 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 7은 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터에 채용가능한 제1 내지 제4 내부 연결도체를 나타내는 평면도이다.
도 8은 도 7에 도시된 제1 내지 제4 내부 연결도체와 함께 사용가능한 제1 내지 제8 내부 전극을 나타내는 평면도이다.
도 9는 도 6에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 10은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 11은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.
도 12는 본 발명의 실시예와 비교예를 LSI(Large Scale Integrated)의 전원에 사용했을 경우의 임피던스를 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
적층 세라믹 커패시터
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다.
도 4는 도 3에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체(110)를 포함할 수 있다.
본 실시형태에서, 상기 세라믹 본체(110)는 서로 대향하는 제1 주면(5) 및 제 2주면(6)과 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(3), 제2 측면(4), 제1 단면(1) 및 제2 단면(2)을 가질 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110) 내에 형성되며, 제1 측면(3)으로 노출된 리드(121a)를 갖는 제1 내부전극(121)과 제2 측면(4)으로 노출된 리드(122a)를 갖는 제2 내부전극(122)을 포함하는 제1 커패시터부와 제1 측면(3)으로 노출되며, 상기 제1 내부전극의 리드(121a)와 이격된 리드(123a)를 갖는 제3 내부전극(123)과 제2 측면(4)으로 노출되며, 상기 제2 내부전극의 리드(122a)와 이격된 리드(124a)를 갖는 제4 내부전극(124)을 포함하는 제2 커패시터부와 상기 제1 내부전극(121)과 제4 내부전극(124)은 서로 중첩되는 영역을 가지며, 상기 중첩되는 영역에 의해 형성되는 제3 커패시터부를 포함할 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 제1 내지 제4 내부전극(121, 122, 123, 124)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부 전극층을 인쇄할 수 있다.
내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
또한, 상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110) 내에 형성되며, 제1 및 제2 측면(3, 4)으로 노출된 제1 및 제2 내부 연결도체(125, 126)를 포함할 수 있다.
상기 제1 및 제2 내부 연결도체(125, 126)는 특별히 제한되는 것은 아니며, 예를 들어 상기 제1 내지 제4 내부전극(121, 122, 123, 124)과 유사하게 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
또한, 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 제1 및 제2 측면(3, 4)에 형성되며, 상기 제1 내지 제4 내부전극(121, 122, 123, 124), 제1 및 제2 내부 연결도체(125, 126)와 전기적으로 연결된 제1 내지 제4 외부 전극(131, 132, 133, 134)을 포함할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 본체(110)의 제1 측면(3)에 서로 이격되어 배치되고, 상기 제3 및 제4 외부 전극(133, 134)은 상기 세라믹 본체의 제2 측면(4)에 서로 이격되어 배치될 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 적층 세라믹 커패시터(100)의 실장면은 상기 세라믹 본체(110)의 제2 측면(4)인 것을 특징으로 한다.
즉, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 수직 실장 형태로 이해할 수 있으나, 이에 제한되는 것은 아니며 다양한 형태로 실장될 수 있음은 물론이다.
따라서, 후술하는 적층 세라믹 기판의 실장 기판상에서 제1 및 제2 전극 패드와 접촉하게 되는 외부전극은 제3 및 제4 외부 전극(133, 134)일 수 있다.
본 발명의 제1 실시형태에 따르면, 전원 라인과 연결을 위한 외부 단자로 사용되는 제3 및 제4 외부 전극(133, 134)을 제외한 2개의 외부 전극(131, 132)은 ESR 조정용 외부 전극으로 사용되는 형태로 이해할 수 있다.
다만, 외부 단자로 사용되는 제3 및 제4 외부 전극은 원하는 ESR 특성에 맞게 임의로 선택될 수 있으므로, 특별히 제한되는 것은 아니다.
상기 ESR 조정용 외부 전극으로 사용될 수 있는 제1 및 제2 외부전극(131, 132)은 상술한 바와 같이 전원 라인과 연결되지 않는 비접촉 단자(No Contact terminal)로서, 실장 상태에서 볼 때 적층 세라믹 커패시터의 상부면에 위치할 수 있다.
즉, 본 발명의 제1 실시형태에 따르면, 상기 비접촉 단자(No Contact terminal)인 제1 및 제2 외부전극(131, 132)이 적층 세라믹 커패시터의 측면이 아닌 상면에 형성되기 때문에 비접촉 단자의 다운 사이징(Downsizing)의 방해가 없어 제품의 소형화에 유리한 효과가 있다.
상기 제1 내지 제4 외부전극(131, 132, 133, 134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 제1 내지 제4 외부전극(131, 132, 133, 134)을 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체를 디핑(dipping)하여 형성할 수도 있으며, 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.
상기 적층 세라믹 커패시터(100)는 총 4개의 외부 전극을 갖는 4단자 커패시터이나, 본 발명이 이에 한정되는 것은 아니다.
이하, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터(100)의 구성 중 내부전극(121, 122, 123, 124), 내부 연결도체(125, 126) 및 외부전극(131, 132, 133, 134)에 대하여 도 2 내지 도 4를 참조하여 자세히 설명하도록 한다.
상기 제1 커패시터부는 상기 세라믹 본체(110) 내에 형성되며, 제1 측면(3)으로 노출된 리드(121a)를 갖는 제1 내부전극(121)과 제2 측면(4)으로 노출된 리드(122a)를 갖는 제2 내부전극(122)을 포함하여, 정전 용량을 형성할 수 있다.
또한, 제2 커패시터부는 제1 측면(3)으로 노출되며, 상기 제1 내부전극의 리드(121a)와 이격된 리드(123a)를 갖는 제3 내부전극(123)과 제2 측면(4)으로 노출되며, 상기 제2 내부전극의 리드(122a)와 이격된 리드(124a)를 갖는 제4 내부전극(124)을 포함하여, 정전 용량을 형성할 수 있다.
또한, 제3 커패시터부는 상기 제1 내부전극(121)과 제4 내부전극(124)은 서로 중첩되는 영역을 가지며, 상기 중첩되는 영역에 의해 형성될 수 있다.
상기 제1 내부전극의 리드(121a)는 제1 외부전극(131)과 연결되고, 상기 제2 내부전극의 리드(122a)는 제3 외부전극(133)과 연결되며, 상기 제3 내부전극의 리드(123a)는 상기 제2 외부전극(132)과 연결되고, 상기 제4 내부전극의 리드(124a)는 제4 외부전극(134)과 연결될 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 커패시터부와 제2 커패시터부는 상기 세라믹 본체(110) 내에서 특별히 제한 없이 배치될 수 있으며, 목표 용량값을 구현하기 위하여 복수개가 적층될 수 있다.
본 발명의 제1 실시형태에서, 상기 제1 커패시터부와 제2 커패시터부는 상기 적층 세라믹 커패시터(100) 내에서 서로 병렬 연결될 수 있다.
본 발명의 제1 실시형태에서, 상기 제1 내부전극(121)과 제3 내부전극(123)은 상기 세라믹 본체의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성되며, 상기 제2 내부전극(122)과 제4 내부전극(124)은 상기 세라믹 본체의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성되는 것을 특징으로 할 수 있다.
상기 제1 내지 제4 내부 전극(121, 122, 123, 124)은 상기 제1 및 제2 내부 연결도체(125, 126)와 함께 유전체층(111)을 사이에 두고 교대로 배치될 수 있다.
도 3에 도시된 제1 및 제2 내부 연결도체(125, 126)는 각각 하나씩 도시되어 있으나, 적어도 일 극성의 내부 연결도체는 복수개로 제공될 수 있다.
이와 유사하게, 도 4에 도시된 제1 내지 제4 내부 전극(121, 122, 123, 124)은 각각 하나씩 도시되어 있으나, 실제 적용되는 형태에서는 내부 전극이 복수 개일 수 있다.
한편, 도 3 및 도 4에 도시된 순서에 따라 적층될 수 있으나, 필요에 따라 다양한 순서로 적층될 수 있다.
특히, 제1 및 제2 내부 연결도체(125, 126)의 폭, 길이 및 층수를 변경함으로써 원하는 ESR 특성을 보다 정밀하게 조절할 수 있다.
본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 일반적인 적층 세라믹 커패시터와 달리 상기 제1 내부전극(121)과 제4 내부전극(124)은 서로 중첩되는 영역을 가지며, 상기 중첩되는 영역에 의해 형성되는 제3 커패시터부를 더 포함할 수 있다.
상기 제3 커패시터부는 어느 하나의 층에 형성되는 제1 내부전극(121)과 다른 하나의 층에 형성되는 제4 내부전극(124)이 상기 세라믹 본체의 길이-폭 방향 단면에서 서로 중첩되도록 그 길이를 설정하여 제작함으로써 구현할 수 있다.
상기 제3 커패시터부는 서로 다른 극성의 제1 내부전극(121)과 제4 내부전극(124)이 중첩되는 영역에서 형성되므로, 상술한 제1 및 제2 커패시터부와는 다른 영역에서 정전 용량을 형성할 수 있게 된다.
상기와 같이 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터가 제3 커패시터부를 포함함으로써, 고 ESR을 유지하면서도 고주파 영역에서 더 낮은 ESL을 가질 수 있기 때문에 전체적인 임피던스 특성에 있어서, 더 넓은 주파수 영역에서 낮은 임피던스를 구현할 수 있다.
상기 제3 커패시터부는 상기 제1 외부전극(131)과 제4 외부전극(134)에 연결될 수 있다.
본 발명의 제1 실시형태에서, 상기 제1 내부전극(121) 및 제4 내부전극(124)의 상기 세라믹 본체(110)의 길이 방향 길이를 각각 L1 및 L2, 상기 제3 커패시터부인 상기 중첩되는 영역의 상기 세라믹 본체(110)의 길이 방향 길이를 L3라 하면, L3/L1 ≤ 0.05 또는 L3/L2 ≤ 0.05를 만족할 수 있다.
상기 제1 내부전극(121) 및 제4 내부전극(124)의 상기 세라믹 본체(110)의 길이 방향 길이(L1, L2)와 상기 제3 커패시터부인 상기 중첩되는 영역의 상기 세라믹 본체(110)의 길이 방향 길이(L3)가 L3/L1 ≤ 0.05 또는 L3/L2 ≤ 0.05를 만족하도록 조절함으로써, 고 ESR을 유지하면서도 고주파 영역에서 더 낮은 ESL을 가질 수 있기 때문에 전체적인 임피던스 특성에 있어서, 더 넓은 주파수 영역에서 낮은 임피던스를 구현할 수 있다.
상기 L3/L1 또는 L3/L2가 0.05를 초과하는 경우에는 고 ESR 특성을 잃게 되므로, 더 넓은 주파수 영역에서 낮은 임피던스를 구현하기 어려운 문제가 있다.
상기에서는 L3/L1 ≤ 0.05 또는 L3/L2 ≤ 0.05를 만족할 수 있는 것으로 설명하였으나, 두 조건 모두를 만족할 수도 있음은 물론이다.
본 발명의 제1 실시형태에 있어서, 다른 실시형태로서 상기 제1 내부전극(121)의 상기 세라믹 본체(110)의 길이 방향 내측 단부와 제4 내부전극(124)의 상기 세라믹 본체(110)의 길이 방향 내측 단부는 상기 세라믹 본체(110)의 적층 방향에서 볼 때, 서로 일치하는 것을 특징으로 할 수 있다.
상기와 같이 상기 제1 내부전극(121)의 내측 단부와 제4 내부전극(124)의 내측 단부가 서로 일치하는 경우에도 제3 커패시터부는 형성될 수 있으며, 이로 인하여 고 ESR을 유지하면서도 고주파 영역에서 더 낮은 ESL을 가질 수 있기 때문에 전체적인 임피던스 특성에 있어서, 더 넓은 주파수 영역에서 낮은 임피던스를 구현할 수 있다.
본 발명의 제1 실시형태에서, 상기 제1 내부전극(121) 및 제4 내부전극(124)의 상기 세라믹 본체(110)의 길이 방향 길이를 각각 L1 및 L2, 상기 제3 커패시터부인 상기 중첩되는 영역의 상기 세라믹 본체의 길이 방향 길이를 L3라 하면, 0.001 ≤ L3/L1 ≤ 0.01 또는 0.001 ≤ L3/L2 ≤ 0.01를 만족할 수 있다.
상기와 같이 제1 내부전극(121) 및 제4 내부전극(124)의 상기 세라믹 본체(110)의 길이 방향 길이(L1, L2)와 상기 제3 커패시터부인 상기 중첩되는 영역의 상기 세라믹 본체(110)의 길이 방향 길이(L3)가 0.001 ≤ L3/L1 ≤ 0.01 또는 0.001 ≤ L3/L2 ≤ 0.01를 만족하도록 조절함으로써, ESR 영역이 저하되는 문제 없이 고주파 특성만을 개선하는 것이 가능하므로, 더 넓은 주파수 영역에서 낮은 임피던스를 구현하는 효과가 더욱 우수할 수 있다.
상기 L3/L1 또는 L3/L2가 0.01을 초과하는 경우에는 ESR 영역이 저하되는 문제가 있으므로, 더 넓은 주파수 영역에서 낮은 임피던스를 구현하기 어려운 문제가 있다.
상기에서는 0.001 ≤ L3/L1 ≤ 0.01 또는 0.001 ≤ L3/L2 ≤ 0.01를 만족할 수 있는 것으로 설명하였으나, 두 조건 모두를 만족할 수도 있음은 물론이다.
본 발명의 제1 실시형태에서, 상기 제1 내부 연결도체(125)는 상기 제2 내부전극(122)과 제3 외부전극(133)을 통해 연결되며, 상기 제3 내부전극(123)과 제2 외부전극(132)을 통해 연결될 수 있다.
본 발명의 제1 실시형태에서, 상기 제2 내부 연결도체(126)는 상기 제1 내부전극(121)과 제1 외부전극(131)을 통해 연결되며, 상기 제4 내부전극(124)과 제4 외부전극(134)을 통해 연결될 수 있다.
또한, 상기 제2 내부 연결도체(126)는 상기 제2 내부전극(122)과 제3 외부전극(133)을 통해 연결되며, 상기 제3 내부전극(123)과 제2 외부전극(132)을 통해 연결될 수 있다.
도 3에 도시된 상기 제1 및 제2 내부 연결도체(125, 126)의 패턴 형상은 본 발명의 일 실시형태에 따른 것에 불과하며, ESR을 조절하기 위하여 다양한 패턴 형상을 가질 수 있음은 물론이다.
예를 들면, 도 3에 도시된 제1 내지 제4 내부 전극(121, 122, 123, 124)의 패턴 형상과 동일한 형태일 수도 있다.
본 발명의 제1 실시 형태에 따르면, 상기 제1 및 제2 내부 연결도체(125, 126)에 의해 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)이 조절될 수 있다.
즉, 후술하는 바와 같이 상기 제1 내부전극(121)과 제2 내부전극(122)을 포함하는 제1 커패시터부와 상기 제3 내부전극(123)과 제4 내부전극(124)을 포함하는 제2 커패시터부가 서로 병렬로 연결될 수 있다.
또한, 제3 커패시터부가 상기 제1 커패시터부 및 제2 커패시터부와 병렬로 연결될 수 있다.
또한, 상기 제1 커패시터부는 제2 내부 연결도체(126)과 제2 커패시터부는 제1 내부 연결도체(125)와 각각 직렬로 연결될 수 있다.
상기와 같은 연결을 통해, 제1 및 제2 내부 연결도체(125, 126)에 의해 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)이 조절될 수 있다.
또한, 본 실시형태에서는, 전원 라인과 연결을 위한 외부 단자로 제3 및 제4 외부전극(133, 134)이 사용될 수 있으며, 예를 들어 제3 외부전극(133)은 전원단에 연결되고, 제4 외부전극(134)은 그라운드에 연결될 수 있다.
한편, 상기 제3 및 제4 외부 전극(133, 134)을 제외한 2개의 외부 전극인 제1 및 제2 외부전극(131, 132)은 ESR 조정용 외부 전극으로 사용될 수 있으며, 비접촉 단자(No Contact terminal)로 이해할 수 있다.
도 5는 도 1에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 5를 참조하면, 상기 제1 내부전극(121)과 제2 내부전극(122)을 포함하는 제1 커패시터부와 상기 제3 내부전극(123)과 제4 내부전극(124)을 포함하는 제2 커패시터부가 서로 병렬로 연결될 수 있다.
또한, 제3 커패시터부가 상기 제1 커패시터부 및 제2 커패시터부와 병렬로 연결될 수 있다.
또한, 상기 제1 커패시터부는 제2 내부 연결도체(126)과 제2 커패시터부는 제1 내부 연결도체(125)와 각각 직렬로 연결될 수 있다.
상기와 같이 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 2종류의 저항과 3종류의 커패시터를 가지며 각각의 값을 제어할 수 있다.
본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 상술한 내부전극(121, 122, 123, 124), 내부 연결도체(125, 126) 및 외부전극의 구조를 가짐으로써, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 부품 감소에 따른 실장 공간과 비용을 줄일 수 있다.
또한, 수직 실장에 따라 비접촉 단자(No Contact terminal)에 의한 다운사이징(Downsizing)의 방해가 없어 제품의 소형화에 유리한 효과가 있다.
도 6은 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 7은 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터에 채용가능한 제1 내지 제4 내부 연결도체를 나타내는 평면도이다.
도 8은 도 7에 도시된 제1 내지 제4 내부 연결도체와 함께 사용가능한 제1 내지 제8 내부 전극을 나타내는 평면도이다.
도 9는 도 6에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 6 내지 도 9를 참조하면, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터(200)는 복수의 유전체층(211)을 포함하며, 서로 마주보는 제1, 제2 주면(5, 6), 서로 마주보는 제1, 제2 측면(3, 4) 및 서로 마주보는 제1, 제2 단면(1, 2)을 가지는 세라믹 본체(210); 상기 세라믹 본체(210) 내에서 제1 측면(3)으로 노출되며, 상기 세라믹 본체(210)의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성된 제1, 제3, 제5 및 제7 내부전극(221, 223, 225, 227)과 상기 제2 측면(4)으로 노출되며, 상기 세라믹 본체(210)의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성된 제2, 제4, 제6 및 제8 내부전극(222, 224, 226, 228); 상기 세라믹 본체(210) 내에 형성되며, 제1 및 제2 측면(3, 4)으로 노출된 제1 내지 제4 내부 연결도체(241, 242, 243, 244); 및 상기 세라믹 본체(210)의 제1 및 제2 측면(3, 4)에 형성되며, 상기 제1 내지 제8 내부전극(221, 222, 223, 224, 225, 226, 227, 228) 및 제1 내지 제4 내부 연결도체(241, 242, 243, 244)와 전기적으로 연결된 제1 내지 제8 외부 전극(231, 232, 233, 234, 235, 236, 237, 238);을 포함하며, 상기 제1, 제2 내부전극(221, 222)과 상기 제3, 제4 내부전극(223, 224)과 상기 제5, 제6 내부전극(225, 226)과 제7, 제8 내부전극(227, 228)은 각각 제1, 제2, 제3 및 제4 커패시터부를 형성하며, 상기 제1 내지 제8 내부전극(221, 222, 223, 224, 225, 226, 227, 228)과 상기 제1 내지 제4 내부 연결도체(241, 242, 243, 244)는 상기 제1 내지 제8 외부전극(231, 232, 233, 234, 235, 236, 237, 238)을 통해 서로 전기적으로 연결된 적층 세라믹 커패시터를 제공한다.
본 발명의 제2 실시형태에서, 상기 제1 내지 제4 외부 전극(231, 232, 233, 234)은 상기 세라믹 본체의 제1 측면(3)에 서로 이격되어 배치되고, 상기 제5 내지 제8 외부 전극(235, 236, 237, 238)은 상기 세라믹 본체의 제2 측면(4)에 서로 이격되어 배치될 수 있다.
본 발명의 제2 실시형태에서, 상기 적층 세라믹 커패시터(200)의 실장면은 상기 세라믹 본체(210)의 제2 측면(4)인 것을 특징으로 한다.
본 발명의 제2 실시형태에서, 상기 제1, 제3, 제5, 제7, 제2, 제4, 제6 및 제8 내부전극(221, 223, 225, 227, 222, 224, 226, 228)은 순서대로 상기 제1 내지 제8 외부전극(231, 232, 233, 234, 235, 236, 237, 238)과 각각 연결될 수 있다.
본 발명의 제2 실시형태에서, 상기 제1 내부 연결도체(241)는 상기 제1 내부전극(221)과 제1 외부전극(231)을 통해 연결되며, 상기 제4 내부전극(224)과 제6 외부전극(236)을 통해 연결될 수 있다.
본 발명의 제2 실시형태에서, 상기 제2 내부 연결도체(242)는 상기 제2 내부전극(222)과 제5 외부전극(235)을 통해 연결되며, 상기 제3 내부전극(223)과 제2 외부전극(232)을 통해 연결될 수 있다.
본 발명의 제2 실시형태에서, 상기 제3 내부 연결도체(243)는 상기 제5 내부전극(225)과 제3 외부전극(233)을 통해 연결되며, 상기 제8 내부전극(228)과 제8 외부전극(238)을 통해 연결될 수 있다.
본 발명의 제2 실시형태에서, 상기 제4 내부 연결도체(244)는 상기 제6 내부전극(226)과 제7 외부전극(237)을 통해 연결되며, 상기 제7 내부전극(227)과 제4 외부전극(234)을 통해 연결될 수 있다.
본 발명의 제2 실시형태에서, 상기 제5 커패시터부는 상기 제1 외부전극(231)과 제6 외부전극(236)에 연결될 수 있다.
본 발명의 제2 실시형태에서, 상기 제6 커패시터부는 상기 제3 외부전극(233)과 제8 외부전극(238)에 연결될 수 있다.
본 발명의 제2 실시형태에 있어서, 다른 실시형태로서 상기 제1 내부전극(221)의 상기 세라믹 본체(210)의 길이 방향 내측 단부와 제4 내부전극(224)의 상기 세라믹 본체(210)의 길이 방향 내측 단부 및 상기 제5 내부전극(225)의 상기 세라믹 본체(210)의 길이 방향 내측 단부와 제8 내부전극(228)의 상기 세라믹 본체(210)의 길이 방향 내측 단부는 상기 세라믹 본체의 적층 방향에서 볼 때, 서로 일치하는 것을 특징으로 할 수 있다.
상기 내부전극들의 내측 단부간 일치하는 특징은 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하다.
도 9를 참조하면, 상기 제1 및 제2 내부 연결도체(241, 242)와 제3 및 제4 내부 연결도체(243, 244)는 각각 서로 병렬로 연결될 수 있다.
또한, 상기 제1 내지 제4 커패시터부는 서로 병렬로 연결될 수 있다.
또한, 상기 제1 내부전극(221)과 제2 내부전극(222)을 포함하는 제1 커패시터부와 상기 제3 내부전극(223)과 제4 내부전극(224)을 포함하는 제2 커패시터부는 상기 제1 및 제2 내부 연결도체(241, 242)와 각각 직렬로 연결될 수 있다.
또한, 상기 제5 내부전극(225)과 제6 내부전극(226)을 포함하는 제3 커패시터부와 제7 내부전극(227)과 제8 내부전극(228)을 포함하는 제4 커패시터부는 제3 및 제4 내부 연결도체(243, 244)와 각각 직렬로 연결될 수 있다.
한편, 제5 커패시터부가 상기 제1 커패시터부 및 제2 커패시터부와 병렬로 연결될 수 있으며, 제6 커패시터부가 상기 제3 커패시터부 및 제4 커패시터부와 병렬로 연결될 수 있다.
그 외, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터의 특징은 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로 여기서는 생략하도록 한다.
아래의 표 1은 본 발명의 실시예 및 비교예에 있어서 제1 내부전극 및 제4 내부전극의 세라믹 본체의 길이 방향 길이(L1, L2)와 제3 커패시터부인 상기 중첩되는 영역의 상기 세라믹 본체의 길이 방향 길이(L3)에 따른 목표 ESR 범위 비율(Target ESR Range Ratio) 및 ESL을 비교한 것이다.
상기 실시예는 본 발명의 일 실시형태에 따라 제작되었으며, 상기 비교예는 일반적인 적층 세라믹 커패시터를 이용하였다.
구체적으로, 칩 사이즈는 1005(가로×세로, 1.0mm×0.5mm) 사이즈이며, 정전 용량은 2.2 μF인 적층 세라믹 커패시터를 이용하였다.
목표 ESR 범위 비율(Target ESR Range Ratio)은 ESR 범위(ESR Range)인 200 mΩ ± 10%에 대한 측정된 ESR 값의 비율을 의미하는 것으로 이해될 수 있다.
샘플 내부전극 길이 대비 중첩되는 영역의 길이의 비(L3/L1 또는 L2) 목표 ESR 범위 비율
(Target ESR Range Ratio)		 ESL(pH)
1* 중첩되지 않음 1 280
2 일치함 1.1 232
3 0.001 1.6 185
4 0.005 2.1 182
5 0.01 1.8 181
6 0.02 1.0 181
7 0.05 1.0 195
8* 0.10 0.5 245
9* 0.20 0.1 320
*: 비교예
상기 표 1을 참조하면, 본 발명의 실시예인 시료 2 내지 7의 경우에는 ESR 범위(ESR Range)인 200 mΩ ± 10%에 대한 측정된 ESR 값의 비율이 1.0 이상으로서, 고 ESR을 유지하면서도 고주파 영역에서 더 낮은 ESL을 가질 수 있기 때문에 전체적인 임피던스 특성에 있어서, 더 넓은 주파수 영역에서 낮은 임피던스를 구현할 수 있음을 알 수 있다.
특히, 시료 2 내지 5의 경우에는 ESR 영역이 저하되는 문제 없이 고주파 특성만을 개선하는 것이 가능하므로, 더 넓은 주파수 영역에서 낮은 임피던스를 구현하는 효과가 더욱 우수할 수 있다.
반면, 비교예인 시료 1의 경우에는 중첩되는 영역이 없어 ESL 증가에 따라 더 넓은 주파수 영역에서 낮은 임피던스를 구현할 수 없음을 알 수 있다.
또한, 비교예인 시료 8 및 9의 경우에는 ESR 범위(ESR Range)인 200 mΩ ± 10%에 대한 측정된 ESR 값의 비율이 1.0 미만으로서, ESR 영역이 저하되며, 특히 시료 9의 경우에는 ESL 증가하므로, 상기 시료 8 및 9의 경우 더 넓은 주파수 영역에서 낮은 임피던스를 구현할 수 없음을 알 수 있다.
적층 세라믹 커패시터의 실장 기판
도 10은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 10을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(300)은 적층 세라믹 커패시터(100)가 수직하도록 실장되는 인쇄회로기판(310)과, 인쇄회로기판(310)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(321, 322)을 포함한다.
이때, 적층 세라믹 커패시터(100)는 제3 및 제4 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(321, 322) 위에 접촉되게 위치한 상태에서 솔더링(330)에 의해 인쇄회로기판(310)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
도 11은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.
도 12는 본 발명의 실시예와 비교예를 LSI(Large Scale Integrated)의 전원에 사용했을 경우의 임피던스를 비교한 그래프이다.
도 11 및 도 12를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 종래의 적층 세라믹 커패시터인 비교예에 비하여 보다 넓은 주파수 영역에서 임피던스(Impedance)의 저감 효과가 있음을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200; 적층 세라믹 커패시터 110, 210; 세라믹 본체
111, 211; 유전체층
121, 122, 123, 124, 221, 222, 223, 224; 제1 내지 제4 내부 전극
225, 226, 227, 228: 제5 내지 제8 내부전극
125, 126; 제1 및 제2 내부 연결도체
241, 242, 243, 244; 제1 내지 제4 내부 연결도체
121a, 122a, 123a, 124a, 221a, 222a, 223a, 224a, 225a, 226a, 227a, 228a; 리드
131, 132, 133, 134; 제1 내지 제4 외부전극
231, 232, 233, 234, 235, 236, 237, 238; 제1 내지 제8 외부전극
300; 실장 기판 310; 인쇄회로기판 321, 322; 제1 및 제2 전극 패드 330; 솔더링

Claims (23)

  1. 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체;
    상기 세라믹 본체 내에 형성되며, 제1 측면으로 노출된 리드를 갖는 제1 내부전극과 제2 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 측면으로 노출되며, 상기 제1 내부전극의 리드와 이격된 리드를 갖는 제3 내부전극과 제2 측면으로 노출되며, 상기 제2 내부전극의 리드와 이격된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부와 상기 제1 내부전극과 제4 내부전극은 서로 중첩되는 영역을 가지며, 상기 중첩되는 영역에 의해 형성되는 제3 커패시터부;
    상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 제1 및 제2 내부 연결도체; 및
    상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제1 내지 제4 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며,
    상기 제1 커패시터부는 상기 제2 내부 연결도체와 직렬로 연결되며, 상기 제2 커패시터부는 상기 제1 내부 연결도체와 직렬로 연결된 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 제1 측면에 서로 이격되어 배치되고, 상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 제2 측면에 서로 이격되어 배치된 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 적층 세라믹 커패시터의 실장면은 상기 세라믹 본체의 제2 측면인 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 내부전극의 리드는 제1 외부전극과 연결되고, 상기 제2 내부전극의 리드는 제3 외부전극과 연결되며, 상기 제3 내부전극의 리드는 상기 제2 외부전극과 연결되고, 상기 제4 내부전극의 리드는 제4 외부전극과 연결되는 적층 세라믹 커패시터.
  5. 제4항에 있어서,
    상기 제1 내부 연결도체는 상기 제2 내부전극과 제3 외부전극을 통해 연결되며, 상기 제3 내부전극과 제2 외부전극을 통해 연결되는 적층 세라믹 커패시터.
  6. 제4항에 있어서,
    상기 제2 내부 연결도체는 상기 제1 내부전극과 제1 외부전극을 통해 연결되며, 상기 제4 내부전극과 제4 외부전극을 통해 연결되는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제1 내부전극과 제3 내부전극은 상기 세라믹 본체의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성되며, 상기 제2 내부전극과 제4 내부전극은 상기 세라믹 본체의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제3 커패시터부는 상기 제1 외부전극과 제4 외부전극에 연결되는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 제1 내부전극 및 제4 내부전극의 상기 세라믹 본체의 길이 방향 길이를 각각 L1 및 L2, 상기 제3 커패시터부인 상기 중첩되는 영역의 상기 세라믹 본체의 길이 방향 길이를 L3라 하면, L3/L1 ≤ 0.05 또는 L3/L2 ≤ 0.05를 만족하는 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 제1 내부전극 및 제4 내부전극의 상기 세라믹 본체의 길이 방향 길이를 각각 L1 및 L2, 상기 제3 커패시터부인 상기 중첩되는 영역의 상기 세라믹 본체의 길이 방향 길이를 L3라 하면, 0.001 ≤ L3/L1 ≤ 0.01 또는 0.001 ≤ L3/L2 ≤ 0.01를 만족하는 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 제1 내부전극의 상기 세라믹 본체의 길이 방향 내측 단부와 제4 내부전극의 상기 세라믹 본체의 길이 방향 내측 단부는 상기 세라믹 본체의 적층 방향에서 볼 때, 서로 일치하는 것을 특징으로 하는 적층 세라믹 커패시터.
  12. 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체;
    상기 세라믹 본체 내에서 제1 측면으로 노출되며, 상기 세라믹 본체의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성된 제1, 제3, 제5 및 제7 내부전극과 상기 제2 측면으로 노출되며, 상기 세라믹 본체의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성된 제2, 제4, 제6 및 제8 내부전극;
    상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 제1 내지 제4 내부 연결도체; 및
    상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제1 내지 제8 내부전극 및 제1 내지 제4 내부 연결도체와 전기적으로 연결된 제1 내지 제8 외부 전극;을 포함하며,
    상기 제1, 제2 내부전극과 상기 제3, 제4 내부전극과 상기 제5, 제6 내부전극과 제7, 제8 내부전극은 각각 제1, 제2, 제3 및 제4 커패시터부를 형성하며, 상기 제1 내부전극과 제4 내부전극은 서로 중첩되는 영역을 가지며, 상기 중첩되는 영역에 의해 제5 커패시터부를 형성하고, 상기 제5 내부전극과 제8 내부전극은 서로 중첩되는 영역을 가지며, 상기 중첩되는 영역에 의해 제6 커패시터부를 형성하며, 상기 제1 커패시터부와 상기 제2 커패시터부는 상기 제1 및 제2 내부 연결도체와 각각 직렬로 연결되며, 상기 제3 커패시터부와 상기 제4 커패시터부는 상기 제3 및 제4 내부 연결도체와 각각 직렬로 연결된 적층 세라믹 커패시터.
  13. 제12항에 있어서,
    상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 제1 측면에 서로 이격되어 배치되고, 상기 제5 내지 제8 외부 전극은 상기 세라믹 본체의 제2 측면에 서로 이격되어 배치된 적층 세라믹 커패시터.
  14. 제12항에 있어서,
    상기 적층 세라믹 커패시터의 실장면은 상기 세라믹 본체의 제2 측면인 것을 특징으로 하는 적층 세라믹 커패시터.
  15. 제12항에 있어서,
    상기 제1, 제3, 제5, 제7, 제2, 제4, 제6 및 제8 내부전극은 상기 제1 내지 제8 외부전극과 각각 연결되는 적층 세라믹 커패시터.
  16. 제12항에 있어서,
    상기 제1 내부 연결도체는 상기 제1 내부전극과 제1 외부전극을 통해 연결되며, 상기 제4 내부전극과 제6 외부전극을 통해 연결되는 적층 세라믹 커패시터.
  17. 제12항에 있어서,
    상기 제2 내부 연결도체는 상기 제2 내부전극과 제5 외부전극을 통해 연결되며, 상기 제3 내부전극과 제2 외부전극을 통해 연결되는 적층 세라믹 커패시터.
  18. 제12항에 있어서,
    상기 제3 내부 연결도체는 상기 제5 내부전극과 제3 외부전극을 통해 연결되며, 상기 제8 내부전극과 제8 외부전극을 통해 연결되는 적층 세라믹 커패시터.
  19. 제12항에 있어서,
    상기 제4 내부 연결도체는 상기 제6 내부전극과 제7 외부전극을 통해 연결되며, 상기 제7 내부전극과 제4 외부전극을 통해 연결되는 적층 세라믹 커패시터.
  20. 제12항에 있어서,
    상기 제5 커패시터부는 상기 제1 외부전극과 제6 외부전극에 연결되는 적층 세라믹 커패시터.
  21. 제12항에 있어서,
    상기 제6 커패시터부는 상기 제3 외부전극과 제8 외부전극에 연결되는 적층 세라믹 커패시터.
  22. 제12항에 있어서,
    상기 제1 내부전극의 상기 세라믹 본체의 길이 방향 내측 단부와 제4 내부전극의 상기 세라믹 본체의 길이 방향 내측 단부 및 상기 제5 내부전극의 상기 세라믹 본체의 길이 방향 내측 단부와 제8 내부전극의 상기 세라믹 본체의 길이 방향 내측 단부는 상기 세라믹 본체의 적층 방향에서 볼 때, 서로 일치하는 것을 특징으로 하는 적층 세라믹 커패시터.
  23. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 상기 제1항 내지 제22항 중 어느 한 항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판.
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