KR20050055264A - 다양한 패턴을 갖는 칩 부품 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 다양한 패턴을 구현함으로써 내부 전극에 의한 단차의 발생을 최소화하고 다양한 용량을 구현할 수 있는 칩 부품 및 그 형성 방법에 관한 것이다.
본 발명은 세라믹 시트; 상기 세라믹 시트에 인쇄되어 소정의 회로를 형성하는 다수의 내부 전극; 및 상기 내부 전극과 전기적으로 연결되는 다수의 외부 단자; 를 포함하고, 상기 다수의 내부 전극은 내부 전극의 폭이 서로 다른 패턴으로 형성되어 다른 용량을 구현하는 칩 부품 및 그 형성방법을 구비한다.
본 발명에 의하면, 내부전극 인쇄부분과 미인쇄부분의 단차의 발생을 최소화시켜 고적층화에 따른 내부 전극 적층 어긋남 현상을 방지하고, 다양한 용량의 구현이 용이한 효과가 있다.

Description

다양한 패턴을 갖는 칩 부품 및 그 형성 방법 {Chip Components having various pattern and the Manufacturing Process}
본 발명은 다양한 패턴을 갖는 칩 부품 및 그 형성 방법에 관한 것으로, 보다 상세하게는 다양한 어레이 패턴을 구현함으로써 내부 전극에 의한 단차의 발생을 최소화하고 다양한 용량을 구현할 수 있는 칩 부품 및 그 형성 방법에 관한 것이다.
최근 전자제품의 소형, 고기능화 추세에 따라 칩 부품도 소형 및 고기능화가 요구되고 있으며, 특히 여러개의 단자가 하나의 칩에 병렬로 연결된 어레이(array) 타입의 칩이 많이 사용되고 있다.
표면실장기술(surface mounting technology)은 소형 부품들에 있어서 표면실장이 가능하도록 하는데 소형부품들 예를 들어, 커패시터(capacitor), 저항기(resistor), 인덕터(inductor) 등이 이러한 표면실장기술에 의해 SMDs(surface mounting devices)형태로 개발되고 있다.
적층 세라믹 커패시터(multi-layer ceramic capacitor, 이하 'MLCC'라 한다)의 경우도 상기와 같은 소형화 경향에 따라, MLCC 어레이(array)가 개발되어 양산되고 있다. MLCC 어레이는 하나의 패키지(package)에 두 개 또는 네 개의 MLCC로 구성되어 있다. 이들의 각각을 통상적으로 2련, 4련 MLCC 어레이라 칭한다. 이러한 구조는 높은 정전용량을 가질 뿐만 아니라, 단품 칩을 사용하는 경우보다 작은 면적을 활용할 수 있어 실장면적을 현저히 감소시킴으로써 전자부품을 소형화시킬 수 있다.
일반적으로 MLCC는 칩 콘덴서의 일종으로 세라믹 시트에 전극을 인쇄한 후, 이를 적층함으로써 여러개의 콘덴서를 병렬로 연결한 효과를 나타내어 높은 용량을 구현할 수 있으며, 이는 내부 전극이 인쇄된 세라믹 적층체와 상기 세라믹 적층체를 전기적으로 연결하는 외부 단자로 구성된다. 주로 세라믹(Ceramic) 재료를 기반으로 이루어진 다수의 기판(green sheet)층에 소정의 회로를 구현하기 위한 수동 소자(R, L, C)를 전기 전도도가 우수한 Ag, Cu 등을 사용하는 스크린 프린팅 공정으로 구현하고, 각 층을 적층한 후 세라믹과 금속 도체를 동시 소성하여 (대개 1000˚C 이하) 제조된다.
종래의 어레이 패턴을 갖는 칩 부품으로서 단일 패턴을 갖는 적층 세라믹 칩이 제안된 바 있다. 이는 도 1에서 도시하고 있으며, 이에 대해 설명하면 다음과 같다.
적층 세라믹 칩은 세라믹 시트(11)와, 상기 세라믹 시트(11)에 인쇄되어 소정의 회로를 형성하는 다수의 내부 전극(12) 및 상기 내부 전극(12)과 전기적으로 연결되는 다수의 외부 단자를 포함하는 칩 부품 중 하나이다. 여기서 상기 내부 전극(12)은 일정한 용량을 구현하도록 인쇄된다. 즉 동일한 폭(w1)을 갖는 내부 전극이 형성된다.
도 2는 종래의 어레이 패턴을 갖는 적층 세라믹 칩의 형성 방법에 의한 공정을 도시하고, 도 3은 종래의 어레이 패턴을 갖는 적층 세라믹 칩의 측단면을 도시하고 있으며, 이에 대해 설명하면 다음과 같다.
(a) 세라믹 시트(11)의 전부 또는 일부에 소정의 회로를 형성하는 다수의 내부 전극(12)을 인쇄하되, 상기 다수의 내부 전극(12)이 동일한 폭(w1)을 갖도록 인쇄한다.
(b) 상기 내부 전극(12)이 인쇄된 적어도 둘 이상의 세라믹 시트(11)를 수직으로 적층하여 압축한 후, 가소 및 소성(미도시)시킨다. 이 때, 내부 전극이 인쇄되지 않은 절연 세라믹 시트(11)를 번갈아가며 적층할 수도 있다.
(c) 상기 적층 세라믹 칩(10)의 테두리에 일정한 간격으로 외부 전극(13)을 도포하여 단자 전극을 형성한다.
상기와 같은 방법으로 적층된 종래의 적층 세라믹 칩(10)의 측단면은 도 3에서 도시된 바와 같이 내부 전극(12)인쇄 부분은 동일한 폭(w1)으로 정렬된다.
그러나 이러한 단일 패턴은 내부 전극 인쇄 부분의 동일한 폭 정렬로 인해 내부전극 인쇄부분과 미인쇄부분의 단차가 발생하는 문제가 있으며, 고용량 및 고 적층화가 진행되면서 이러한 단차는 더욱 심하게 발생하고 있다.
더욱이, 이러한 고적층화로 인해 내부 전극 적층 어긋남 현상이 더욱 심해져서 열충격 등의 경우 적층 세라믹 칩이 손상되는 문제가 있다.
또한, 종래의 패턴으로는 2련 또는 4련의 동일한 용량만을 구현할 수 있어, 회로에서 각기 다른 용량대를 요구하는 경우는 어레이 형태가 아닌 단품칩을 사용하여야 하는 문제가 있다.
따라서 상기와 같은 문제를 방지할 수 있는 어레이 패턴을 갖는 칩 부품 및 그 형성 방법이 당해 기술분야에서 요구되어 왔다.
본 발명은 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 다양한 어레이 패턴을 구비함으로써 내부전극 인쇄부분과 미인쇄부분의 단차의 발생을 최소화하여 내부 전극 적층 어긋남 현상을 방지하고, 다양한 용량을 구현할 수 있는 칩 부품 및 그 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 해결하기 위하여 본 발명은 세라믹 시트; 상기 세라믹 시트에 인쇄되어 소정의 회로를 형성하는 다수의 내부 전극; 및 상기 내부 전극과 전기적으로 연결되는 다수의 외부 단자; 를 포함하고, 상기 다수의 내부 전극은 적어도 하나 이상의 내부 전극의 폭이 다른 패턴으로 형성되어 다른 용량을 구현하는 칩 부품을 제공한다.
상기 다수의 내부 전극의 폭이 각각 다른 패턴으로 형성될 수 있다.
또한, 서로 다른 폭을 갖는 둘 이상의 인접한 상기 내부 전극이 한 조를 이루고, 둘 이상의 상기 조가 반복적인 패턴으로 형성될 수 있다.
이 때, 상기 내부 전극은 인접한 내부 전극과 50㎛ ~ 1200㎛ 떨어져서 형성되는 것이 바람직하다.
또한, 상기 목적을 해결하기 위하여 본 발명은 세라믹 시트의 전부 또는 일부에 소정의 회로를 형성하는 다수의 내부 전극을 인쇄하되, 상기 다수의 내부 전극은 적어도 하나 이상의 내부 전극의 폭이 다른 패턴으로 형성되어 다른 용량을 구현하도록 인쇄하는 제 1 단계; 상기 내부 전극이 인쇄된 적어도 둘 이상의 세라믹 시트를 수직으로 적층하여 압축한 후, 가소 및 소성시키는 제 2단계; 및 상기 적층 세라믹 칩의 테두리에 일정한 간격으로 외부 전극을 도포하여 단자 전극을 형성하는 제 3 단계; 를 포함하는 칩 부품 형성 방법을 제공한다.
상기 다수의 내부 전극의 폭이 각각 다른 패턴으로 형성될 수 있다.
또한, 서로 다른 폭을 갖는 둘 이상의 인접한 상기 내부 전극이 한 조를 이루고, 둘 이상의 상기 조가 반복적인 패턴으로 형성될 수 있다.
이 때, 상기 내부 전극은 인접한 내부 전극과 50㎛ ~ 1200㎛ 떨어져서 형성되는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.
도 4는 본 발명에 의한 다양한 어레이 패턴을 갖는 적층 세라믹 칩의 내부 전극 평면을 도시하고 있으며, 이에 대해 설명하면 다음과 같다.
적층 세라믹 칩은 세라믹 시트(21)와, 상기 세라믹 시트(21)에 인쇄되어 소정의 회로를 형성하는 다수의 내부 전극(22) 및 상기 내부 전극(22)과 전기적으로 연결되는 다수의 외부 단자를 포함할 수 있다.
이 때, 상기 다수의 내부 전극(22)은 내부 전극의 폭(w2)이 서로 다르게 형성되어 다른 용량을 구현할 수 있다.
일 실시예로서, 상기 다수의 내부 전극(1, 2, 3, 4)의 폭(w2)은 각각 다르게 형성될 수 있다.
다른 실시예로서, 서로 다른 폭을 갖는 둘 이상의 인접한 상기 내부 전극(1, 2)이 한 조를 이루고. 상기 둘 이상의 조가 반복적인 패턴으로 형성될 수 있다. 즉, 예를 들면 도 4에서 인접한 내부 전극 1과 2의 폭이 서로 다르게 형성되고, 이들이 한조를 이루어 반복적인 패턴으로 형성됨으로써 내부 전극 1과 3, 2와 4의 폭이 각각 동일하게 형성되는 경우를 말한다.
상기 실시예와 같이 적어도 하나 이상의 내부 전극의 폭이 다른 패턴으로 형성됨으로써 내부 전극 인쇄부분이 동일하게 정렬된 종래의 칩 부품(도 3참조)과 달리, 본 발명은 내부전극 인쇄부분과 미인쇄부분이 서로 엇갈려 정렬된다(도 6참조). 따라서 내부전극 인쇄부분과 미인쇄부분의 단차의 발생을 최소화시키고, 내부 전극 적층 어긋남 현상을 방지하여 열충격 등의 경우 적층 세라믹 칩의 손상을 방지할 수 있는 것이다.
또한 다양한 패턴으로 인해 다용량을 구현할 수 있어 종래 동일 용량만을 구현할 수 있었던 문제점이 해결될 수 있다.
여기서, 상기 내부 전극은 인접한 내부 전극과 전기적 간섭을 방지할 수 있는 일정한 간격(d)으로 떨어져서 형성되며, 50㎛ ~ 1200㎛ 떨어져서 형성되는 것이 바람직하다.
도 5는 본 발명에 의한 다양한 어레이 패턴을 갖는 적층 세라믹 칩의 형성 방법에 의한 공정을 도시하고, 도 6은 이와 같은 방법으로 형성된 적층 세라믹 칩의 측단면을 도시하고 있으며, 이에 대해 설명하면 다음과 같다.
(a) 먼저, 세라믹 시트(21)의 전부 또는 일부에 소정의 회로를 형성하는 다수의 내부 전극(22)을 인쇄한다. 이 때, 상기 다수의 내부 전극(22)은 인접한 내부 전극의 폭(w2)이 서로 다른 패턴으로 형성되어 다른 용량을 구현하도록 인쇄하는 것이 바람직하다.
일 실시예로서, 상기 다수의 내부 전극의 폭(w2)이 각각 다르게 형성될 수 있다.
또한, 다른 실시예로서 서로 다른 폭(w2)을 갖는 둘 이상의 인접한 상기 내부 전극이 한 조를 이루고, 상기 둘 이상의 조가 반복적인 패턴으로 형성될 수 있다.
여기서, 상기 내부 전극은 인접한 내부 전극과 50㎛ ~ 1200㎛ 떨어져서 형성되는 것이 바람직하다.
(b) 상기 내부 전극(22)이 인쇄된 적어도 둘 이상의 세라믹 시트(21)를 수직으로 적층하여 압축한 후, 가소 및 소성(미도시)시킨다. 이 때, 전기적 간섭을 방지하기 위해 내부 전극이 인쇄되지 않은 절연 세라믹 시트(21)를 번갈아가며 적층할 수도 있다.
(c) 상기 적층 세라믹 칩(20)의 테두리에 일정한 간격으로 외부 전극(23)을 도포하여 단자 전극을 형성한다. 이 때, 금속 전극재로는 전기 전도도가 우수한 Ag, Cu 등을 사용하는 것이 바람직하다.
상기와 같은 방법으로 형성된 적층 세라믹 칩(20)의 측단면은 도 6에서 도시된 바와 같이 상기 다수의 내부 전극(22)은 내부 전극의 폭(w2)이 서로 다르게 형성되어 정렬된다. 즉, 이로 인해 내부전극 인쇄부분과 미인쇄부분의 단차의 발생을 최소화시킬 수 있는 것이다.
이상은 본 발명에 대하여 실시예를 통하여 상세히 설명한 것으로, 이는 예시이며 본 발명을 이에 한정하는 것은 아니다.
본 발명에 의한 다양한 패턴을 갖는 칩 부품 및 그 형성 방법은, 내부전극 인쇄부분과 미인쇄부분의 단차의 발생을 최소화시켜 칩이 완성되는 과정에서 발생하는 열충격 등에 의한 적층세라믹 칩의 손상을 방지하여 칩의 신뢰성을 향상시키는 효과가 있다.
또한, 본 발명에 의하면 고적층화에 따른 내부 전극 적층 어긋남 현상을 방지하여 구현 용량의 산포를 최소화시키는 동시에 다양한 용량의 구현이 용이한 효과가 있다.
도 1은 종래의 패턴을 갖는 적층 세라믹 칩의 내부 전극 평면도.
도 2는 종래의 패턴을 갖는 적층 세라믹 칩 형성 방법에 의한 공정도.
도 3은 종래의 패턴을 갖는 적층 세라믹 칩의 측단면도.
도 4는 본 발명에 의한 다양한 패턴을 갖는 적층 세라믹 칩의 내부 전극 평면도.
도 5는 본 발명에 의한 다양한 패턴을 갖는 적층 세라믹 칩 형성방법에 의한 공정도.
도 6은 본 발명에 의한 다양한 패턴을 갖는 적층 세라믹 칩의 측단면도.
*도면의 주요부분에 대한 부호의 설명*
10, 20... 적층 세라믹 칩 11, 21... 세라믹 시트
12, 22... 내부 전극 13, 23... 외부 단자
W1, W2... 내부 전극의 폭 d... 내부 단자 형성 간격

Claims (8)

  1. 세라믹 시트;
    상기 세라믹 시트에 인쇄되어 소정의 회로를 형성하는 다수의 내부 전극; 및
    상기 내부 전극과 전기적으로 연결되는 다수의 외부 단자; 를 포함하고,
    상기 다수의 내부 전극은 적어도 하나 이상의 내부 전극의 폭이 다른 패턴으로 형성되어 다른 용량을 구현하는 칩 부품.
  2. 제 1항에 있어서,
    상기 다수의 내부 전극의 폭이 각각 다른 패턴으로 형성되는 것을 특징으로 하는 칩 부품.
  3. 제 1항에 있어서,
    서로 다른 폭을 갖는 둘 이상의 인접한 상기 내부 전극이 한 조를 이루고, 둘 이상의 상기 조가 반복적인 패턴으로 형성되는 것을 특징으로 하는 칩 부품.
  4. 제 1항에 있어서,
    상기 내부 전극은 인접한 내부 전극과 50㎛ ~ 1200㎛ 떨어져서 형성되는 것을 특징으로 하는 칩 부품.
  5. 세라믹 시트의 전부 또는 일부에 소정의 회로를 형성하는 다수의 내부 전극을 인쇄하되, 상기 다수의 내부 전극은 적어도 하나 이상의 내부 전극의 폭이 서로 다른 패턴으로 형성되어 다른 용량을 구현하도록 인쇄하는 제 1 단계;
    상기 내부 전극이 인쇄된 적어도 둘 이상의 세라믹 시트를 수직으로 적층하여 압축한 후, 가소 및 소성시키는 제 2단계; 및
    상기 적층 세라믹 칩의 테두리에 일정한 간격으로 외부 전극을 도포하여 단자 전극을 형성하는 제 3 단계;
    를 포함하는 칩 부품 형성 방법.
  6. 제 5항에 있어서,
    상기 다수의 내부 전극의 폭이 각각 다른 패턴으로 형성되는 것을 특징으로 하는 칩 부품 형성방법.
  7. 제 5항에 있어서,
    서로 다른 폭을 갖는 둘 이상의 인접한 상기 내부 전극이 한 조를 이루고, 둘 이상의 상기 조가 반복적인 패턴으로 형성되는 것을 특징으로 하는 칩 부품 형성 방법.
  8. 제 5항에 있어서,
    상기 내부 전극은 인접한 내부 전극과 50㎛ ~ 1200㎛ 떨어져서 형성되는 것을 특징으로 하는 칩 부품 형성 방법.
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Publication number Priority date Publication date Assignee Title
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