KR20140116814A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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모토무 구라타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 미세화에 적합한 반도체 장치를 제공한다. 절연 표면 위에 섬 형상의 반도체층과, 반도체층 위에 접하여 설치되고, 반도체층 위에서 이격되는 제1 전극 및 제2 전극과, 반도체층 위에 게이트 전극과, 반도체층과 게이트 전극 사이에 게이트 절연층을 구비한다. 또한 제1 전극 및 제2 전극은, 제1 도전층 및 제2 도전층을 갖는다. 또한 섬 형상의 반도체층 위에서, 제2 도전층은, 제1 도전층의 사이에 위치하고, 또한, 제2 도전층의 측면의 일부가 제1 도전층의 측면의 일부와 접한다. 또한 제2 도전층은 제1 도전층보다 얇고, 또한, 제2 도전층의 상면이 제1 도전층의 상면보다 낮게 위치한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명의 일 형태는 반도체 장치에 관한 것이다. 또한 본 발명의 일 형태는 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 등에서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 트랜지스터, 반도체 회로, 기억 장치, 촬상 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치라고도 할 수 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는, 집적 회로(IC)나 화상 표시 장치(간단히 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서, 실리콘계 반도체 재료가 널리 알려져 있지만, 기타의 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 산화물 반도체로서, 산화아연, 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 최근에는 전자 기기의 고성능화, 소형화, 또는 경량화에 수반하여, 미세화된 트랜지스터 등의 반도체 소자를 고밀도로 집적한 집적 회로에 대한 요구가 높아지고 있다.
일본 특허 공개 제2007-123861호 공보 일본 특허 공개 제2007-96055호 공보
본 발명의 일 형태는, 미세화에 적합한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 형태는, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 산화물 반도체를 사용한 반도체 장치에 양호한 전기적 특성을 부여하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 자연스럽게 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 절연 표면 위에 섬 형상의 반도체층과, 반도체층 위에 접하여 설치되고, 반도체층 위에서 이격되는 제1 전극 및 제2 전극과, 반도체층 위에 게이트 전극과, 반도체층과 게이트 전극 사이에 게이트 절연층을 구비하는 반도체 장치이다. 또한 제1 전극 및 제2 전극은, 각각 제1 도전층 및 제2 도전층을 갖는다. 또한 섬 형상의 반도체층 위에서, 제2 도전층은, 제1 도전층의 사이에 위치하고, 또한, 제2 도전층의 측면의 일부가 제1 도전층의 측면의 일부와 접한다. 또한 제2 도전층은, 제1 도전층보다 얇고, 또한, 제2 도전층의 상면이 제1 도전층의 상면보다 낮게 위치한다.
또한, 상기 본 발명의 일 형태의 반도체 장치에서의 반도체층은, 산화물 반도체를 포함하는 것이 바람직하다.
또한, 본 발명의 일 형태는, 절연 표면 위에 섬 형상의 반도체층을 형성하고, 반도체층 위에 제1 도전막을 성막하여, 제1 도전막의 일부를 에칭하고, 섬 형상의 반도체층 위에서 이격되는 한 쌍의 제1 도전층을 형성하고, 반도체층, 및 한 쌍의 제1 도전층 위에 제1 도전막보다 얇은 제2 도전막을 성막하고, 제2 도전막 위에 유기 도포막을 형성하고, 유기 도포막 위에 레지스트막을 형성하고, 레지스트막을, 반도체층과 중첩되고, 또한 한 쌍의 제1 도전층과 중첩되지 않는 영역에서 이격되도록 가공하고, 레지스트막을 마스크로 하여 유기 도포막의 일부, 및 제2 도전막의 일부를 에칭하고, 제1 도전층 위의 제2 도전막이 노출되도록, 레지스트막과 유기 도포막의 상부를 순서대로 에칭하고, 유기 도포막을 마스크로 하여, 제1 도전층의 상면이 노출되도록, 제1 도전층 위의 제2 도전막의 일부를 에칭하고, 섬 형상의 반도체층 위에서 제1 도전층의 사이에 위치하고, 또한, 제1 도전층의 측면과 접하는 제2 도전층을 형성하고, 유기 도포막을 제거하여, 반도체층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에, 반도체층과 중첩되는 게이트 전극을 형성하는, 반도체 장치의 제작 방법이다.
또한, 상기 본 발명의 일 형태의 반도체 장치의 제작 방법에서의, 레지스트막의 가공에 있어서, 전자 빔, 극단 자외광, 또는 X선을 사용하여 노광을 행하는 것이 바람직하다.
또한, 상기 반도체층에, 산화물 반도체를 포함하는 재료를 사용하는 것이 바람직하다.
본 발명의 일 형태에 의하면, 미세화에 적합한 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 산화물 반도체를 사용한 반도체 장치에 양호한 전기적 특성을 부여할 수 있다.
도 1은 실시 형태에 따른 반도체 장치의 구성예.
도 2는 실시 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 3은 실시 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 4는 실시 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 5는 실시 형태에 따른 반도체 장치의 구성예.
도 6은 실시 형태에 따른 표시 패널의 구성예.
도 7은 실시 형태에 따른 전자 기기의 구성예.
도 8은 실시 형태에 따른 전자 기기의 구성예.
도 9는 실시예에 따른 투과 전자 현미경에 의한 관찰상.
실시 형태에 대해서, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 이하에 설명하는 발명의 구성에서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 서로 다른 도면들 간에 공통되게 사용하고, 그 반복 설명은 생략한다. 또한, 마찬가지의 기능을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 층의 두께, 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지는 않는다.
또한, 본 명세서 등에서의 「제1」, 「제2」 등의 서수사는, 구성 요소의 혼동을 피하기 위해 붙이는 것이며, 수적으로 한정하는 것은 아니다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치의 구성예, 및 반도체 장치의 제작 방법의 일례에 대해서, 도면을 참조하여 설명한다. 이하에서는, 반도체 장치의 일례로서 트랜지스터를 예로 들어 설명한다.
[구성예]
도 1에 예시하는 트랜지스터(100)의 구성예를 나타낸다. 도 1의 (a)는 트랜지스터(100)의 상면 개략도이며, 도 1의 (b), 도 1의 (c)는 각각 도 1의 (a) 중에 나타내는 절단선 A-B, 절단선 C-D에서의 단면 개략도이다.
트랜지스터(100)는, 기판(101) 위에 형성되고, 기판(101) 위에 설치된 섬 형상의 반도체층(102)과, 반도체층(102)의 상면에 접하고, 또한 반도체층(102) 위에서 이격되는 제1 전극(104a) 및 제2 전극(104b)과, 반도체층(102), 제1 전극(104a) 및 제2 전극(104b) 위에 절연층(103)과, 절연층(103) 위에 반도체층(102)과 중첩되는 게이트 전극(105)을 갖는다.
또한, 반도체층(102)과 기판(101) 사이에 절연층(106)이 설치되어 있다. 또한 게이트 전극(105) 위에 절연층(107)과 절연층(108)이 순서대로 적층하여 설치되어 있다. 또한, 절연층(108), 절연층(107) 및 절연층(103)에 형성된 개구부를 통해, 각각 제1 전극(104a) 또는 제2 전극(104b)과 전기적으로 접속하는 배선(109a) 및 배선(109b)이 절연층(108) 위에 설치되어 있다. 또한, 배선(109a) 및 배선(109b)은 필요에 따라서 설치하면 되고, 불필요하면 설치하지 않아도 된다.
제1 전극(104a)은, 제1 도전층(111a)과 제2 도전층(112a)을 갖는다. 제2 도전층(112a)은, 제1 도전층(111a)의 주위를 둘러싸도록 설치되어 있다. 특히 반도체층(102)과 중첩되는 영역에서는, 제2 도전층(112a)은, 제1 도전층(111a)과 제1 도전층(111b) 사이에 위치한다. 또한, 제2 도전층(112a)의 측면의 일부가 제1 도전층(111a)의 측면의 일부와 접하도록 설치되어 있다. 또한, 제2 도전층(112a)의 두께는 제1 도전층(111a)의 두께보다 얇다. 또한, 제2 도전층(112a)의 상면의 높이가, 제1 도전층(111a)의 상면의 높이보다 낮게 위치하도록 설치되어 있다.
제2 전극(104b)은, 제1 전극(104a)과 마찬가지로, 제1 도전층(111b)과 제2 도전층(112b)을 갖는다. 제2 도전층(112b)은, 제1 도전층(111b)의 주위를 둘러싸도록 설치되어 있다. 특히 반도체층(102)과 중첩되는 영역에서는, 제2 도전층(112b)은, 제1 도전층(111a)과 제1 도전층(111b) 사이에 위치한다. 또한, 제2 도전층(112b)의 측면의 일부가 제1 도전층(111b)의 측면의 일부와 접하도록 설치되어 있다. 또한, 제2 도전층(112b)의 두께는 제1 도전층(111b)의 두께보다 얇다. 또한, 제2 도전층(112b)의 상면의 높이가, 제1 도전층(111b)의 상면의 높이보다 낮게 위치하도록 설치되어 있다.
따라서, 도 1의 (b)에 도시한 바와 같이, 반도체층(102)과 중첩되는 영역에서, 제1 도전층(111a)과 제1 도전층(111b)의 거리(L1)보다, 제2 도전층(112a)과 제2 도전층(112b)의 거리(L2)가 작다.
또한, 제2 도전층(112a)은, 반드시 제1 도전층(111a)의 주위를 둘러싸도록 설치할 필요는 없으며, 적어도 섬 형상의 반도체층(102) 위에 설치되어 있으면 된다. 마찬가지로 제2 도전층(112b)은, 반드시 제1 도전층(111b)의 주위를 둘러싸도록 설치할 필요는 없으며, 적어도 반도체층(102) 위에 설치되어 있으면 된다.
반도체층(102) 상에서, 제1 도전층(111a)과 제1 도전층(111b) 사이에, 이것들보다 얇은 제2 도전층(112a)과 제2 도전층(112b)이 설치되어 있다. 그로 인해, 제1 도전층(111a), 제2 도전층(112a), 및 반도체층(102)의 순서대로, 이것들의 상면의 높이가 단계적으로 낮게 되어 있다. 마찬가지로 제1 도전층(111b), 제2 도전층(112b), 및 반도체층(102)의 순서대로 이것들의 상면의 높이가 단계적으로 낮게 되어 있다.
이와 같이, 제1 전극(104a) 및 제2 전극(104b)의 단차가 저감됨으로써, 제1 전극(104a) 및 제2 전극(104b)의 상면을 덮는 절연층(103)의 피복성을 향상시킬 수 있다. 또한, 게이트 전극(105), 절연층(107), 절연층(108) 등, 절연층(103)보다 상층에 설치되는 층의 피복성도 향상된다.
또한, 제2 도전층(112a) 및 제2 도전층(112b)의, 반도체층(102)의 중앙측의 단부는, 두께가 연속적으로 증가하는 테이퍼 형상으로 되어 있다. 그로 인해, 절연층(103)의 제2 도전층(112a) 또는 제2 도전층(112b)의 단차부에서의 피복성이 보다 향상된다.
또한, 제1 전극(104a) 및 제2 전극(104b)을 두께가 서로 다른 2개의 도전층으로 구성함으로써, 그 상층에 설치되는 층의 피복성을 희생시키지 않고, 두께가 두꺼운 제1 도전층(111a) 또는 제1 도전층(111b)에 의해 전극의 저항을 저감할 수 있다.
이와 같이, 절연층(103)이나 게이트 전극(105)의 피복성이 향상하기 때문에, 이들의 두께를 얇게 형성할 수 있다. 절연층(103)을 얇게 함으로써, 트랜지스터(100)의 전기적 특성을 향상시킬 수 있다. 또한 절연층(103)의 피복성이 향상되는 것에 수반하여, 절연층(103)을 얇게 형성해도 트랜지스터(100)의 게이트 내압의 저하를 억제할 수 있다. 또한, 게이트 전극(105)을 얇게 형성함으로써, 보다 미세하게 안정된 가공이 가능해지기 때문에 바람직하다.
이하에서는, 트랜지스터(100)의 각 구성 요소에 대하여 설명한다.
〔반도체층〕
트랜지스터(100)의 채널이 형성되는 반도체층(102)에 적용 가능한 반도체로서는, 예를 들어 실리콘이나 게르마늄 등의 반도체 재료, 화합물 반도체 재료, 유기 반도체 재료, 또는 산화물 반도체 재료 등을 들 수 있다.
또한, 반도체층(102)에 사용하는 반도체의 결정성에 대해서도 특별히 한정되지 않고, 비정질 반도체, 결정성을 갖는 반도체(미결정 반도체, 다결정 반도체, 단결정 반도체, 또는 일부 또는 전부에 결정 영역을 갖는 반도체) 중 어느 것을 사용해도 된다. 결정성을 갖는 반도체를 사용하면, 트랜지스터의 특성의 열화가 억제되기 때문에 바람직하다.
예를 들어, 상기 반도체로서 실리콘을 사용하는 경우에는, 아몰퍼스 실리콘, 미결정 실리콘, 다결정 실리콘, 또는 단결정 실리콘 등을 사용할 수 있다.
또한, 상기 반도체로서 산화물 반도체를 사용하는 경우, 인듐, 갈륨, 아연 중 적어도 하나를 포함하는 산화물 반도체를 사용하는 것이 바람직하다. 대표적으로는, In-Ga-Zn계 금속 산화물 등을 들 수 있다. 실리콘보다 밴드 갭이 넓고, 또한 캐리어 밀도가 작은 산화물 반도체를 사용하면, 오프 상태에서의 누설 전류를 억제할 수 있기 때문에 바람직하다.
또한, 반도체층(102)에 적용 가능한 산화물 반도체의 바람직한 형태와 그 형성 방법에 대해서는, 후의 실시 형태에서 상세하게 설명한다.
이하에서는, 반도체층(102)에 산화물 반도체를 적용한 경우에 대하여 설명한다.
〔기판〕
기판(101)의 재질 등에 큰 제한은 없지만, 적어도 공정 중의 열처리를 견딜 수 있을 정도의 내열성을 갖는 재료를 사용한다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, YSZ(이트리아 안정화 지르코니아) 기판 등을, 기판(101)으로서 사용해도 된다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하다.
또한, 반도체 기판이나 SOI 기판 위에 반도체 소자가 설치된 것을, 기판(101)으로서 사용해도 된다. 그 경우, 기판(101) 위에 층간 절연층을 개재하여 트랜지스터(100)를 형성한다. 이때, 층간 절연층에 매립된 접속 전극에 의해, 트랜지스터(100)의 게이트 전극(105), 제1 전극(104a) 및 제2 전극(104b) 중 적어도 1개가, 상기 반도체 소자와 전기적으로 접속하는 구성으로 하면 된다. 반도체 소자 위에 층간 절연층을 개재하여 트랜지스터(100)를 설치함으로써, 트랜지스터(100)를 부가함으로 인한 면적의 증대를 억제할 수 있다.
또한, 기판(101)으로서, 플라스틱 등의 가요성 기판을 사용하고, 상기 가요성 기판 위에 직접 트랜지스터(100)를 형성해도 된다. 또는, 기판(101)과 트랜지스터(100) 사이에 박리층을 형성해도 된다. 박리층은, 그 상층에 트랜지스터의 일부 또는 전부를 형성한 후, 기판(101)으로부터 분리하여, 다른 기판에 옮겨 적재(轉載)하는 데 사용할 수 있다. 그 결과, 트랜지스터(100)는, 내열성이 떨어지는 기판이나 가요성의 기판에도 옮겨 적재할 수 있다.
〔게이트 전극〕
게이트 전극(105)은, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐에서 선택된 금속, 또는 상술한 금속을 성분으로 하는 합금이나, 상술한 금속을 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간 및 지르코늄 중 선택된 하나 이상의 금속을 사용해도 된다. 또한, 게이트 전극(105)은 단층 구조나, 2층 이상의 적층 구조로 해도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈막 또는 질화텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐에서 선택된 하나 또는 복수의 금속을 조합한 합금막, 또는 이것들의 질화막을 사용해도 된다.
또한, 게이트 전극(105)은, 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속의 적층 구조로 할 수도 있다.
또한, 게이트 전극(105)과 절연층(103) 사이에, In-Ga-Zn계 산질화물 반도체막, In-Sn계 산질화물 반도체막, In-Ga계 산질화물 반도체막, In-Zn계 산질화물 반도체막, Sn계 산질화물 반도체막, In계 산질화물 반도체막, 금속 질화막(InN, ZnN 등) 등을 설치해도 된다. 이들 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 가지며, 산화물 반도체의 전자 친화력보다 큰 값이기 때문에, 산화물 반도체를 사용한 트랜지스터의 임계값 전압을 플러스로 시프트할 수 있어, 소위 노멀리 오프 특성의 스위칭 소자를 실현할 수 있다. 예를 들어, In-Ga-Zn계 산질화물 반도체막을 사용하는 경우, 적어도 반도체층(102)보다 높은 질소 농도, 구체적으로는 7원자% 이상의 In-Ga-Zn계 산질화물 반도체막을 사용한다.
〔게이트 절연층〕
절연층(103)은 게이트 절연층으로서 기능한다.
절연층(103)은, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화알루미늄, 산화하프늄, 산화갈륨 또는 Ga-Zn계 금속 산화물, 질화 실리콘 등을 사용하면 되고, 적층 또는 단층으로 설치한다.
또한, 절연층(103)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설을 저감할 수 있다.
〔제1 전극, 제2 전극〕
제1 전극(104a) 및 제2 전극(104b)은, 트랜지스터(100)의 소스 전극 또는 드레인 전극으로서 기능한다.
제1 전극(104a) 및 제2 전극(104b)을 구성하는 제1 도전층(111a), 제1 도전층(111b), 제2 도전층(112a), 제2 도전층(112b)은, 도전 재료로서, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈륨, 또는 텅스텐을 포함하는 단체 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 해서 사용할 수 있다. 또는, 상술한 금속이나 합금의 질화물을 사용해도 된다.
예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막 또는 질화티타늄막과, 그 티타늄막 또는 질화티타늄막 위에 거듭 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 티타늄막 또는 질화티타늄막을 형성하는 3층 구조, 몰리브덴막 또는 질화몰리브덴막과, 그 몰리브덴막 또는 질화몰리브덴막 위에 거듭 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브덴막 또는 질화몰리브덴막을 형성하는 3층 구조 등이 있다. 또한, 산화인듐, 산화주석 또는 산화아연을 포함하는 투명 도전 재료를 사용해도 된다.
여기서, 제1 도전층(111a)과 제1 도전층(111b)은, 동일한 도전막(또는 도전막의 적층)을 가공하여 형성한다. 마찬가지로, 제2 도전층(112a)과 제2 도전층(112b)은, 동일한 도전막(또는 도전막의 적층)을 가공하여 형성한다.
또한, 제1 도전층(111a) 및 제1 도전층(111b)에 사용하는 재료와, 제2 도전층(112a) 및 제2 도전층(112b)에 사용하는 재료는 동일해도 되지만, 상이한 재료를 사용하는 것이 바람직하다. 후술하는 제작 방법의 예에서, 제2 도전층(112a) 및 제2 도전층(112b)의 가공을 행할 때에, 제1 도전층(111a) 및 제1 도전층(111b)의 상면이 노출된 상태가 되는 경우가 있기 때문에, 에칭 속도에 차가 발생하도록 상이한 재료를 사용하는 것이 바람직하다.
예를 들어, 제1 도전층(111a) 및 제1 도전층(111b)에 텅스텐 등의 금속을 사용하고, 제2 도전층(112a) 및 제2 도전층(112b)에 질화티타늄 등의 금속 질화물을 사용하면, 이것들의 에칭 속도를 크게 다르게 하는 것이 가능하게 되어, 가공의 안정성이 높아진다.
〔절연층〕
절연층(106)은, 기판(101)에 함유되는 불순물이 확산하는 것을 방지하는 배리어층으로서 기능한다.
또한 절연층(106) 및 절연층(107) 중 적어도 한쪽은, 화학 양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하는 것이 바람직하다. 화학 양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은, 가열에 의해 일부의 산소가 탈리된다. 화학 양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은, 승온 탈리 가스 분광법(TDS: Thermal Desorption Spectroscopy) 분석으로, 산소 원자로 환산한 산소의 탈리량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다.
예를 들어, 절연층(106) 또는 절연층(107)으로서는, 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다.
또한, 절연층(107)은, 나중에 형성하는 절연층(108)을 형성할 때의, 트랜지스터에 대한 대미지 완화막으로서도 기능한다.
또한, 절연층(107)의 하층에, 산소를 투과하는 산화물막을 설치해도 된다.
산소를 투과하는 산화물막으로서는, 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다. 또한, 본 명세서 중에서, 산화질화 실리콘막이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 막을 가리키고, 질화산화 실리콘막이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 막을 가리킨다.
절연층(108)은, 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막을 사용할 수 있다. 절연층(107) 위에 절연층(108)을 설치함으로써, 반도체층(102)으로부터의 산소의 외부로의 확산과, 외부로부터 반도체층(102)으로의 수소, 물 등의 침입을 방지할 수 있다. 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막으로서는, 질화 실리콘, 질화산화 실리콘, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화질화갈륨, 산화이트륨, 산화질화이트륨, 산화하프늄, 산화질화하프늄 등이 있다.
또한, 절연층(107)에 상술한 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막을 사용하고, 절연층(108)을 설치하지 않는 구성으로 해도 된다. 또한, 이러한 블로킹 효과를 갖는 절연층(107)과, 절연층(108)의 적층 구조로 해도 된다. 절연층(107)과 절연층(108)을 적층하여 설치함으로써, 블로킹 효과가 보다 높아지고, 또한 트랜지스터(100)의 상부의 평탄성을 높일 수 있다.
이상이 트랜지스터(100)의 구성예에 관한 설명이다.
[제작 방법 예]
이하에서는, 도 1에서 예시한 트랜지스터(100)의 제작 방법의 일례에 대해서, 도면을 참조하여 설명한다. 도 2 내지 도 4는, 이하에서 예시하는 제작 방법 예에서의 각 공정에서의 단면 개략도이다.
〔절연층의 형성〕
우선, 기판(101) 위의 절연층(106)을 형성한다.
절연층(106)은, 스퍼터링법, CVD(Chemical Vapor Deposition)법, 증착법 등으로 형성한다.
절연층(106)에 산소를 과잉으로 함유시키기 위해서는, 예를 들어, 산소 분위기 하에서 절연층(106)의 성막을 행하면 된다. 또는, 성막 후의 절연층(106)에 산소를 도입하여 산소를 과잉으로 함유시켜도 되고, 양쪽의 수단을 조합해도 된다.
예를 들어, 성막 후의 절연층(106)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 산소를 과잉 함유하는 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 처리에는, 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 산소, 일산화이질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다.
또한, 산소 도입 처리에 있어서, 산소를 포함하는 가스에 희가스를 포함시켜도 된다.
〔반도체층의 형성〕
계속해서, 산화물 반도체막을 성막하고, 포토리소그래피법 등의 가공 방법을 사용하여 상기 산화물 반도체막을 섬 형상으로 가공함으로써, 섬 형상의 반도체층(102)을 형성한다(도 2의 (a)).
산화물 반도체막의 성막은, 스퍼터링법, CVD법, MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 또는 PLD(Pulsed Laser Deposition)법 등을 사용할 수 있다. 산화물 반도체막의 성막은, 스퍼터링법을 사용하는 것이 바람직하다. 스퍼터링법으로서는, RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다. 특히, 성막 시에 발생하는 먼지를 저감할 수 있고, 또한 막 두께 분포도 균일하게 하는 점에서, DC 스퍼터링법을 사용하는 것이 바람직하다.
산화물 반도체막의 성막 후, 가열 처리를 행해도 된다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 행하면 된다. 또한, 가열 처리의 분위기는, 불활성 가스 분위기에서 가열 처리한 후에, 탈리된 산소를 보충하기 위해 산화성 가스를 10ppm 이상 포함하는 분위기에서 행해도 된다. 가열 처리에 의해, 절연층(106)으로부터 산화물 반도체막(또는 반도체층(102))에 산소가 공급되어, 반도체층(102)에 포함되는 산화물 반도체 중의 산소 결손을 저감할 수 있다. 또한, 가열 처리는 산화물 반도체막을 성막한 후의 어느 단계에서든 행해도 되며, 산화물 반도체막의 가공 전에 행해도 되고, 산화물 반도체막을 가공하여 반도체층(102)을 형성한 후에 행해도 된다.
〔제1 도전층의 형성〕
계속해서, 절연층(106) 및 반도체층(102) 위에 제1 도전막(115)을 성막한다(도 2의 (b)).
제1 도전막(115)은, 후의 제1 도전층(111a), 제1 도전층(111b)이 되는 막이다. 제1 도전막(115)은, 예를 들어 스퍼터링법 등에 의해 성막한다.
계속해서, 포토리소그래피법 등의 가공 방법에 의해 제1 도전막(115)의 일부를 제거하고, 제1 도전층(111a) 및 제1 도전층(111b)을 형성한다(도 2의 (c)).
여기서, 제1 도전막(115)의 가공 시에, 반도체층(102)의 상면의 일부가 에칭되어, 박막화하는 경우가 있다. 그 때문에 반도체층(102)을 미리 두껍게 형성해 두는 것이 바람직하다.
〔제2 도전막의 성막〕
계속해서, 절연층(106), 반도체층(102), 제1 도전층(111a), 및 제1 도전층(111b) 위에 제2 도전막(116)을 성막한다(도 2의 (d)).
제2 도전막(116)은, 후의 제2 도전층(112a), 제2 도전층(112b)이 되는 막이다. 제2 도전막(116)은, 예를 들어 스퍼터링법 등에 의해 성막한다.
제2 도전막(116)은, 제1 도전층(111a) 또는 제1 도전층(111b)과 중첩되지 않는 영역에서, 그 상면이 제1 도전층(111a) 또는 제1 도전층(111b)의 상면보다 낮아지도록 성막한다. 예를 들어, 제2 도전막(116)으로서, 제1 도전막(115)보다 얇은 막(또는 적층막)을 성막한다.
〔유기 도포막, 레지스트막의 형성〕
계속해서, 제2 도전막(116) 위에 유기 도포막(121)을 형성한다. 그 후, 유기 도포막(121) 위에 레지스트막(122)을 형성한다(도 2의 (e)).
레지스트막(122)으로서는, 포토레지스트라고도 불리는 감광성의 유기 수지를 사용하면 된다. 예를 들어, 포지티브형의 포토레지스트나 네가티브형의 포토레지스트를 사용할 수 있다.
레지스트막(122)은 예를 들어 스핀 코팅법 등에 의해 균일한 두께로 형성할 수 있다.
유기 도포막(121)으로서는, 비감광성의 유기 수지를 사용한다. 여기서, 유기 도포막(121)으로서, 피가공막(여기서는 제2 도전막(116))과 레지스트막(122)의 밀착성을 개선하는 기능을 가져도 된다. 또한 유기 도포막(121)에 차광성을 갖게 하고, 후의 노광 시에 레지스트막(122)을 투과한 광이, 피가공막, 기판(101), 또는 기판(101)을 지지하는 스테이지 등의 표면에서 반사하여, 다시 레지스트막(122)을 투과하는 것을 억제하는 등의, 반사 방지막으로서의 기능을 가져도 된다. 이러한 반사 방지막으로서의 기능을 갖는 유기 도포막으로서는, 예를 들어 BARC(Bottom Anti-Reflection Coating) 등이 있다.
유기 도포막(121)은, 예를 들어 스핀 코팅법 등에 의해 형성할 수 있다. 또한, 유기 도포막(121)은 이것보다 하부에 요철 형상이 있을 경우에 그 단차를 피복하는 것이 바람직하다. 이렇게 유기 도포막(121)을 형성함으로써, 그 상층의 레지스트막(122)의 두께의 편차를 억제하여, 노광 불량이나 레지스트 폭의 편차를 저감할 수 있다.
〔레지스트막의 노광, 현상〕
계속해서, 레지스트막(122)을 노광한다. 노광에 사용하는 광은, 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이것들을 혼합시킨 광을 사용하여, 포토마스크를 통해 레지스트막(122)에 조사할 수 있다. 또한, 액침 노광 기술에 의해 노광을 행해도 된다. 또한, 노광에 사용하는 광으로서, 극단 자외광(EUV: Extreme Ultra-violet)이나 X선을 사용해도 된다. 또한, 노광에 사용하는 광 대신에, 전자 빔을 사용할 수도 있다. 극단 자외광, X선 또는 전자 빔을 사용하면, 매우 미세한 가공이 가능해지기 때문에 바람직하다. 또한, 전자 빔 등의 빔을 주사함으로써 노광을 행하는 경우에는, 포토마스크는 불필요하다.
본 제작 방법 예에서는, 레지스트막(122)으로서 네가티브형의 레지스트를 사용하고, 전자 빔을 주사함으로써 노광을 행한다. 그 후, 레지스트막(122)에 대하여 현상 처리를 행하여 레지스트막(122)의 노광되지 않는 부분을 제거한다(도 3의 (a)).
노광 및 현상 처리에 의해, 레지스트막(122)은, 반도체층(102)과 중첩되는 영역에서 이격되도록 가공한다. 또한 레지스트막(122)은, 제1 도전층(111a) 및 제1 도전층(111b)과 중첩되지 않는 영역에서 이격되도록 가공한다. 바꾸어 말하면, 반도체층(102) 위의 레지스트막(122)은, 제1 도전층(111a) 또는 제1 도전층(111b)과 중첩하고, 또한 레지스트막(122)의 단부가 이들 사이에 연장되도록 가공한다.
〔유기 도포막 및 제2 도전막의 에칭〕
계속해서, 레지스트막(122)을 마스크로 하여, 유기 도포막(121) 및 제2 도전막(116)의 레지스트막(122)에 덮여 있지 않은 부분을 에칭에 의해 제거한다(도 3의 (b)). 이때, 제2 도전막(116)은, 반도체층(102)과 중첩되는 영역에서 이격되도록 분단된다.
유기 도포막(121)이나 제2 도전막(116)의 에칭에는, 건식 에칭 또는 습식 에칭을 사용할 수 있다. 특히 미세한 가공을 행하는 경우에는, 이방성의 건식 에칭에 의해, 유기 도포막(121)과 제2 도전막(116)을 연속해서 에칭하는 것이 바람직하다.
유기 도포막(121) 및 제2 도전막(116)을 건식 에칭에 의해 에칭할 경우, 도 3의 (b)에 도시한 바와 같이 레지스트막(122)의 상부가 동시에 에칭되어, 두께가 감소하는 경우가 있다. 또한, 레지스트막(122) 및 유기 도포막(121)의 측면도 에칭되어버리는 경우가 있다.
〔제2 도전층의 형성〕
계속해서, 이방성의 건식 에칭에 의해, 레지스트막(122), 유기 도포막(121), 및 제2 도전막(116)을 상방에서부터 하방에 걸쳐 연속적으로 에칭한다(에치 백한다고도 함). 이때, 제1 도전층(111a) 및 제1 도전층(111b)의 상면이 노출되도록, 이것들의 상면에 접하는 제2 도전막(116)의 일부를 제거함으로써, 제2 도전층(112a) 및 제2 도전층(112b)이 형성된다(도 3의 (c)).
에칭의 과정을 설명한다. 우선 레지스트막(122)이 에칭에 의해 소실되어, 유기 도포막(121)의 상면이 노출된다. 계속해서, 유기 도포막(121)이 상방으로부터 에칭되어, 제1 도전층(111a) 또는 제1 도전층(111b)과 중첩되는 제2 도전막(116)의 일부가 노출된다. 계속해서, 유기 도포막(121)과, 노출된 제2 도전막(116)의 일부가 에칭되어, 제1 도전층(111a) 및 제1 도전층(111b) 각각의 상면이 노출된다. 이때, 제2 도전막(116)의 제1 도전층(111a) 또는 제1 도전층(111b)과 중첩되지 않는 부분에서는, 유기 도포막(121)이 에칭 공정을 견뎌 그 상층에 잔존하고 있기 때문에, 당해 유기 도포막(121)이 마스크가 되어, 이 부분의 제2 도전막(116)은 에칭에 의해 소실되지 않고, 제1 도전층(111a) 및 제1 도전층(111b)의 주위를 둘러싸도록 제2 도전층(112a) 및 제2 도전층(112b)이 형성된다.
이와 같이 하여, 섬 형상의 반도체층(102) 위에서 제1 도전층(111a)과 제1 도전층(111b) 사이에 위치하고, 또한, 제1 도전층(111a)의 측면과 접하는 제2 도전층(112a)과, 섬 형상의 반도체층(102) 위에서 제1 도전층(111a)과 제1 도전층(111b) 사이에 위치하고, 또한, 제1 도전층(111b)의 측면과 접하는 제2 도전층(112b)이 형성된다.
여기서, 제1 도전층(111a) 및 제1 도전층(111b)이 되는 제1 도전막(115)의 재료와, 제2 도전층(112a) 및 제2 도전층(112b)이 되는 제2 도전막(116)의 재료에 상이한 재료를 사용하고, 에칭 조건으로서 제2 도전막(116)이 보다 에칭 속도가 빠른 조건을 설정하는 것이 바람직하다. 이러한 조건에 의해, 제1 도전층(111a) 및 제1 도전층(111b)의 상면의 높이가, 제2 도전층(112a) 및 제2 도전층(112b)의 상면보다, 에칭에 의해 낮아져버리는 것을 억제할 수 있다.
또한, 상기 에칭에 의해 유기 도포막(121)의 측면도 에칭된다. 유기 도포막(121)의 측면을 에칭에 의해 서서히 후퇴시키면서, 제2 도전막(116)의 일부를 에칭함으로써, 제2 도전층(112a) 및 제2 도전층(112b)의 단부를 테이퍼 형상으로 가공할 수 있다.
또한 도 3의 (c)에 도시한 바와 같이, 상기 에칭에 의해, 제1 도전층(111a) 및 제1 도전층(111b)이 노출된 부분에서의 코너부가 동시에 에칭되어, 둥그스름한 형상으로 가공되는 경우가 있다. 이러한 형상으로 함으로써, 제1 도전층(111a) 및 제1 도전층(111b)의 상부에 형성되는 층(예를 들어 절연층(103))의 피복성을 향상시킬 수 있기 때문에 바람직하다.
또한, 도면에서, 각 구성에서의 코너부의 형상을 강조하여 명시하고 있지만, 어느 코너부에서든 소정의 곡률 반경으로 둥그스름한 형상을 가져도 된다.
여기서, 레지스트막(122)을 마스크로 한 유기 도포막(121) 및 제2 도전막(116)의 에칭으로부터, 제2 도전층(112a) 및 제2 도전층(112b)이 형성될 때까지의 일련의 에칭을, 하나의 장치로 연속하여 행하는 것이 바람직하다.
제2 도전층(112a)과 제2 도전층(112b) 사이의 거리가, 트랜지스터(100)의 채널 길이에 상당한다. 이들 거리가 작을수록, 트랜지스터(100)의 온 전류가 높아져 고속 동작을 실현할 수 있기 때문에 바람직하다. 예를 들어, 제2 도전층(112a)과 제2 도전층(112b) 사이의 거리를 100nm 이하, 바람직하게는 50nm 이하, 보다 바람직하게는 30nm 이하, 보다 바람직하게는 20nm 이하로 하면 된다.
〔유기 도포막의 제거〕
계속해서, 잔존하고 있는 유기 도포막(121)을 제거한다(도 3의 (d)).
유기 도포막(121)을 제거하는 방법으로서는, 예를 들어 레지스트 박리액 등을 사용하여 제거하는 방법을 들 수 있다. 또는, 산소를 포함하는 분위기 하에서의 플라즈마 처리에 의해 유기 도포막(121)을 분해 제거해도 된다. 또는, 양쪽을 조합하여 행해도 된다. 여기서, 레지스트막(122)의 일부가 잔존하고 있을 경우나, 레지스트막(122)이나 유기 도포막(121)의 반응 생성물이 부착되어 있는 경우에는, 이 공정에 의해 이것들을 동시에 제거할 수 있다.
〔게이트 절연층의 형성〕
계속해서, 반도체층(102), 제1 전극(104a) 및 제2 전극(104b) 위에 절연층(103)을 형성한다(도 4의 (a)). 절연층(103)은, 제1 도전층(111a)의 상면, 제1 도전층(111b)의 상면, 제2 도전층(112a)의 상면, 제2 도전층(112b)의 상면에 접하고 있다.
절연층(103)은, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다. 특히, 절연층(103)을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 보다 향상시킬 수 있기 때문에 바람직하다.
또한, 절연층(103)의 형성 후, 가열 처리를 행하는 것이 바람직하다. 가열 처리에 의해 절연층(103)에 포함되는 물, 수소 등의 불순물을 탈리(탈수화 또는 탈수소화)시킬 수 있다. 가열 처리로서는 상술한 바와 마찬가지의 조건에서 행하면 된다.
〔게이트 전극의 형성〕
계속해서, 절연층(103) 위에 도전막을 성막하고, 포토리소그래피법 등의 가공 방법을 사용하여 상기 도전막의 불필요한 부분을 에칭함으로써, 게이트 전극(105)을 형성한다(도 4의 (b)).
게이트 전극(105)이 되는 도전막은, 예를 들어 스퍼터링법 등을 사용하여 성막한다.
여기서, 상술한 제2 도전막(116)의 가공 시에 있어서, 제1 도전층(111a) 및 제1 도전층(111b)의 상면이 절연층(103)과 접하도록, 이것들의 상면과 접하는 제2 도전막(116)이 제거되어 있다. 따라서, 제1 전극(104a) 및 제2 전극(104b) 위에 게이트 전극(105)이 되는 도전막을 성막했을 때, 제1 도전층(111a) 및 제1 도전층(111b) 위에 제2 도전층(112a) 또는 제2 도전층(112b)이 덮는 구성에 비해, 당해 도전막의 상면의 기복이 저감된다. 그 결과, 당해 도전막의 상면의 기복에 기인하는 당해 도전막을 가공하기 위한 레지스트막의 두께의 편차가 억제되기 때문에, 레지스트막의 두께를 얇게 할 수 있다. 레지스트막의 두께가 얇을수록 노광 시의 해상도를 높일 수 있기 때문에, 보다 미세한 가공을 행할 수 있다.
〔절연층의 형성〕
계속해서, 절연층(103) 및 게이트 전극(105) 위에 절연층(107)을 형성하고, 계속하여 절연층(107) 위에 절연층(108)을 형성한다(도 4의 (c)).
절연층(107)이나 절연층(108)은, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다. 특히, 절연층(107) 및 절연층(108)을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성이 양호하기 때문에 바람직하다.
절연층(107)으로서 산화 실리콘막 또는 산화질화 실리콘막을 플라즈마 CVD법에 의해 형성하는 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표 예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
예를 들어, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 180℃ 이상 260℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더욱 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화질화 실리콘막을 형성한다.
성막 조건으로서, 상기 압력의 반응실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하여, 원료 가스의 산화가 진행되기 때문에, 산화물 절연막 중에서의 산소 함유량이 화학 양론비보다 많아진다. 그러나, 기판 온도가 상기 온도이면, 실리콘과 산소의 결합력이 약하기 때문에, 가열에 의해 산소의 일부가 탈리된다. 그 결과, 화학 양론적 조성을 만족하는 산소보다 많은 산소를 포함하여, 가열에 의해 산소의 일부가 탈리되는 산화물 절연막을 형성할 수 있다.
절연층(108)으로서 질화 실리콘막, 또는 질화산화 실리콘막을 형성하는 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체, 산화성 기체, 및 질소를 포함하는 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표 예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다. 질소를 포함하는 기체로서는, 질소, 암모니아 등이 있다.
절연층(107) 및 절연층(108)의 형성 후, 가열 처리를 행하는 것이 바람직하다. 가열 처리에 의해 절연층(107)이 방출한 산소가 반도체층(102)에 공급되어, 반도체층(102)에 포함되는 산화물 반도체 중의 산소 결손을 저감할 수 있다. 가열 처리로서는 상술한 바와 마찬가지의 조건에서 행하면 된다.
〔배선의 형성〕
계속해서, 절연층(108), 절연층(107) 및 절연층(103)의 일부를 에칭하여, 각각 제1 전극(104a) 및 제2 전극(104b)에 달하는 개구를 형성한다.
계속해서, 절연층(108), 제1 전극(104a), 및 제2 전극(104b) 위에 도전막을 성막하고, 상기 도전막의 일부를 포토리소그래피법 등의 가공 방법을 사용해서 에칭함으로써, 배선(109a) 및 배선(109b)을 형성한다.
배선(109a) 및 배선(109b)이 되는 도전막으로서는, 게이트 전극(105)이나 제1 전극(104a) 및 제2 전극(104b)에 사용할 수 있는 도전성 재료를 사용하면 된다. 또한 도전막은 스퍼터링법 등에 의해 성막할 수 있다.
여기서, 배선(109a) 및 배선(109b)의 형성 시에, 게이트 전극(105)과 전기적으로 접속하는 배선(도시 생략)을 동시에 형성해도 된다.
이상의 공정에 의해, 트랜지스터(100)를 제작할 수 있다.
[변형예]
이하에서는, 상기 구성예에서 예시한 트랜지스터(100)와, 구성의 일부가 상이한 트랜지스터의 구성예에 대하여 설명한다.
〔변형예 1〕
도 5의 (a)에, 이하에서 예시하는 트랜지스터(150)의 단면 개략도를 나타낸다. 트랜지스터(150)는, 주로 반도체층의 구성이 상이한 점에서, 트랜지스터(100)와 상이하다.
트랜지스터(150)의 반도체층(132)은, 제1 반도체층(132a), 제2 반도체층(132b), 및 제3 반도체층(132c)이 순서대로 적층된 적층 구조를 갖고 있다. 또한 제1 반도체층(132a), 제2 반도체층(132b), 및 제3 반도체층(132c)은, 산화물 반도체를 포함한다.
또한, 제1 반도체층(132a)과 제2 반도체층(132b)의 경계, 제2 반도체층(132b)과 제3 반도체층(132c)의 경계는 불명료한 경우가 있기 때문에, 도 5의 (a) 등의 도면 중에는 이들 경계를 파선으로 나타내고 있다.
예를 들어, 제2 반도체층(132b)은, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 사용한다. 또한, 제2 반도체층(132b)이 In-M-Zn 산화물일 때, In과 M의 합을 100atomic%라 했을 때, 바람직하게는, In이 25atomic% 이상, M이 75atomic% 미만, 더욱 바람직하게는, In이 34atomic% 이상, M이 66atomic% 미만으로 한다. 또한 예를 들어, 제2 반도체층(132b)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상인 재료를 사용한다.
또한 예를 들어, 제1 반도체층(132a) 및 제3 반도체층(132c)은, In 또는 Ga를 포함하고, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)이며, 또한 제2 반도체층(132b)보다 전도대의 하단부의 에너지가 진공 준위에 가깝고, 대표적으로는 제1 반도체층(132a) 또는 제3 반도체층(132c)의 전도대의 하단부의 에너지와, 제2 반도체층(132b)의 전도대의 하단부의 에너지의 차가, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하로 하는 것이 바람직하다.
또한 예를 들어, 제1 반도체층(132a) 또는 제3 반도체층(132c)이 In-M-Zn 산화물일 때, In과 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 더욱 바람직하게는, In이 25atomic% 미만, M이 75atomic% 이상으로 한다.
제1 반도체층(132b)으로서, 예를 들어 In:Ga:Zn=1:1:1 또는 3:1:2의 원자수비의 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 제1 반도체층(132a) 또는 제3 반도체층(132c)으로서, 예를 들어 In:Ga:Zn=1:3:4, 1:3:6, 1:6:8, 또는 1:6:10의 원자수비의 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 제1 반도체층(132a), 제2 반도체층(132b), 및 제3 반도체층(132c)의 원자수비는 각각, 오차로서 상기의 원자수비의 ±20%의 변동을 포함한다. 또한, 제1 반도체층(132a)과 제3 반도체층(132c)은, 조성이 동일한 재료를 사용해도 되고, 서로 다른 조성의 재료를 사용해도 된다.
제2 반도체층(132b)을 사이에 끼우도록 설치되는 제1 반도체층(132a) 및 제3 반도체층(132c)에, 제2 반도체층(132b)에 비해 스태빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 사용함으로써, 반도체층(132)으로부터의 산소의 방출을 억제할 수 있다.
또한, 제1 반도체층(132a) 및 제3 반도체층(132c)에, 제2 반도체층(132b)에 비해 전도대의 하단부의 에너지가 진공 준위에 가까운 재료를 사용함으로써, 제2 반도체층(132b)에 주로 채널이 형성되어, 제2 반도체층(132b)이 주된 전류 경로가 된다. 이와 같이, 채널이 형성되는 제2 반도체층(132b)을, 동일한 구성 원소를 포함하는 제1 반도체층(132a)과 제3 반도체층(132c) 사이에 끼움 지지함으로써, 이것들의 계면 준위의 생성이 억제되어, 트랜지스터의 전기 특성의 신뢰성이 향상된다.
또한, 이에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 임계값 전압 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해서, 제1 반도체층(132a), 제2 반도체층(132b), 제3 반도체층(132c)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 상기에서는 반도체층(132)으로서, 3개의 반도체층이 적층된 구성을 예시했지만, 2개, 또는 4개 이상의 반도체층을 적층하는 구성으로 해도 된다.
〔변형예 2〕
도 5의 (b)에, 이하에서 예시하는 트랜지스터(160)의 단면 개략도를 나타낸다. 트랜지스터(160)는, 주로 반도체층의 구성이 상이한 점에서, 상기 트랜지스터(150)와 상이하다.
트랜지스터(160)가 구비하는 반도체층(132) 중, 제3 반도체층(132c)이 제1 전극(104a), 제2 전극(104b), 제2 반도체층(132b) 위에 설치되어 있다.
이와 같이, 주로 채널이 형성될 수 있는 제2 반도체층(132b)에, 제1 전극(104a) 및 제2 전극(104b)이 접하는 구성으로 함으로써, 트랜지스터(160)의 온 전류를 높일 수 있다.
〔변형예 3〕
도 5의 (c)에, 이하에서 예시하는 트랜지스터(170)의 단면 개략도를 나타낸다. 트랜지스터(170)는, 주로 반도체층, 게이트 절연층 등의 구성이 상이한 점에서, 상기 트랜지스터(150) 및 트랜지스터(160)와 상이하다.
트랜지스터(170)가 구비하는 반도체층(132) 중, 제3 반도체층(132c)이 제1 전극(104a)의 제2 도전층(112a)의 단부, 제2 전극(104b)의 제2 도전층(112b)의 단부, 및 제2 반도체층(132b)을 덮어 설치되어 있다.
또한, 제3 반도체층(132c) 및 절연층(103)의 단부가, 게이트 전극(105)의 단부와 대략 일치하도록, 동일한 포토마스크를 사용하여 가공되어 있다.
또한 절연층(107)이 제3 반도체층(132c) 및 절연층(103)의 측면에 접하여 설치되어 있다.
이상이 변형예에 관한 설명이다.
본 실시 형태는, 본 명세서 중에 기재하는 다른 실시 형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치의 반도체층에 적절하게 사용할 수 있는 산화물 반도체에 대하여 설명한다.
산화물 반도체는, 에너지 갭이 3.0eV 이상으로 커서, 산화물 반도체를 적절한 조건에서 가공하여, 그 캐리어 밀도를 충분히 저감시켜 얻어진 산화물 반도체막이 적용된 트랜지스터에서는, 오프 상태에서의 소스와 드레인간의 누설 전류(오프 전류)를, 종래의 실리콘을 사용한 트랜지스터에 비해 매우 낮은 것으로 할 수 있다.
산화물 반도체막을 트랜지스터에 적용하는 경우, 산화물 반도체막의 막 두께는 2nm 이상 40nm 이하로 하는 것이 바람직하다.
적용 가능한 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스태빌라이저로서, 그것 외에도 갈륨(Ga), 주석(Sn), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 스칸듐(Sc), 이트륨(Y), 란타노이드(예를 들어, 세륨(Ce), 네오디뮴(Nd), 가돌리늄(Gd))에서 선택된 1종, 또는 복수종이 포함되어 있는 것이 바람직하다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
여기서, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 된다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아님)으로 표기되는 재료를 사용해도 된다. 또한, M은, Ga, Fe, Mn 및 Co에서 선택된 하나의 금속 원소 또는 복수의 금속 원소, 또는 상기의 스태빌라이저로서의 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한, n은 정수)으로 표기되는 재료를 사용해도 된다.
예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:6, In:Ga:Zn=3:1:2 또는 In:Ga:Zn=2:1:3의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
산화물 반도체막에 수소가 다량으로 포함되면, 산화물 반도체와 결합함으로써, 수소의 일부가 도너가 되어, 캐리어인 전자를 발생시켜버린다. 이에 의해, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트해버린다. 그로 인해, 산화물 반도체막의 형성 후에 있어서, 탈수화 처리(탈수소화 처리)를 행하여 산화물 반도체막으로부터, 수소, 또는 수분을 제거하여 불순물이 최대한 포함되지 않도록 고순도화하는 것이 바람직하다.
또한, 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)에 의해, 산화물 반도체막으로부터 산소도 동시에 감소해버리는 경우가 있다. 따라서, 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)에 의해 증가한 산소 결손을 보충하기 위해서 산소를 산화물 반도체막에 첨가하는 처리를 행하는 것이 바람직하다. 본 명세서 등에서, 산화물 반도체막에 산소를 공급하는 경우를, 가산소화 처리라고 기재하는 경우가 있으며, 또 산화물 반도체막에 포함되는 산소를 화학 양론적 조성보다 많게 하는 경우를 과산소화 처리라고 기재하는 경우가 있다.
이와 같이, 산화물 반도체막은, 탈수화 처리(탈수소화 처리)에 의해, 수소 또는 수분이 제거되고, 가산소화 처리에 의해 산소 결손을 보충함으로써, i형(진성)화 또는 i형에 한없이 가까워 실질적으로 i형(진성)인 산화물 반도체막으로 할 수 있다. 또한, 실질적으로 진성이란, 산화물 반도체막 중에 도너에서 유래되는 캐리어가 매우 적어(제로에 가까워), 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 1×1013/cm3 이하인 것을 말한다.
또한 이렇게, i형 또는 실질적으로 i형인 산화물 반도체막을 구비하는 트랜지스터는, 매우 우수한 오프 전류 특성을 실현할 수 있다. 예를 들어, 산화물 반도체막을 사용한 트랜지스터가 오프 상태일 때의 드레인 전류를, 실온(25℃ 정도)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더욱 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더욱 바람직하게는 1×10-21A 이하로 할 수 있다. 또한, 트랜지스터가 오프 상태란, n채널형의 트랜지스터의 경우, 게이트 전압이 임계값 전압보다 충분히 작은 상태를 말한다. 구체적으로는, 게이트 전압이 임계값 전압보다 1V 이상, 2V 이상 또는 3V 이상 작으면, 트랜지스터는 오프 상태가 된다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
또한 본 명세서에서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하인 경우도 포함된다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하인 경우도 포함된다.
또한, 본 명세서에서, 결정이 삼방정계 또는 능면체정계일 경우, 육방정계로서 나타낸다.
산화물 반도체막은, 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 크게 구별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선은, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은, c축 배향한 복수의 결정부를 갖는 산화물 반도체막의 하나이다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해 관찰하면, 명확한 결정부끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그로 인해, CAAC-OS막은, 결정립계에서 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을, 시료면과 대략 평행한 방향에서 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 층상으로 배열하고 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC-OS막을, 시료면과 대략 수직인 방향에서 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 서로 다른 결정부 간에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
또한, CAAC-OS막에 대하여 전자 회절을 행하면, 배향성을 나타내는 스폿(휘점)이 관측된다. 예를 들어, CAAC-OS막의 상면에 대하여, 예를 들어 1nm 이상 30nm 이하의 전자선을 사용하는 전자 회절(나노 빔 전자 회절이라고도 함)을 행하면, 스폿이 관측된다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖고 있는 것을 알 수 있다.
또한, CAAC-OS막에 포함되는 대부분의 결정부는, 한 변이 100nm 미만인 입방체 내에 수용되는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는, 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만인 입방체 내에 수용되는 크기의 경우도 포함된다. 단, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써, 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면 TEM상에 있어서, 2500nm2 이상, 5㎛2 이상 또는 1000㎛2 이상이 되는 결정 영역이 관찰되는 경우가 있다.
CAAC-OS막에 대하여, X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되므로, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이면, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 해서 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가의 결정면에 귀속되는 피크가 6개 관찰된다. 이에 반해, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는, 서로 다른 결정부 간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰에서 확인된 층상으로 배열한 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는, CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은, CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 중에서, c축 배향한 결정부의 분포가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은, 피형성면 근방의 영역보다 c축 배향한 결정부의 비율이 높아지는 경우가 있다. 또한, 불순물이 첨가된 CAAC-OS막은, 불순물이 첨가된 영역이 변질되어, 부분적으로 c축 배향한 결정부의 비율이 상이한 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 이외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은, 불순물 농도가 낮은 산화물 반도체막이다. 불순물은, 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은, 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은, 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라 칭한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 당해 산화물 반도체막을 사용한 트랜지스터는, 임계값 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)으로 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 트랩이 적다. 그로 인해, 당해 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는, 방출될 때까지 필요한 시간이 길어, 마치 고정 전하처럼 행동하는 경우가 있다. 그로 인해, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
이어서, 다결정 산화물 반도체막에 대하여 설명한다.
다결정 산화물 반도체막은, TEM에 의한 관찰상에서 결정립을 확인할 수 있다. 다결정 산화물 반도체막에 포함되는 결정립은, 예를 들어, TEM에 의한 관찰상에서, 2nm 이상 300nm 이하, 3nm 이상 100nm 이하 또는 5nm 이상 50nm 이하의 입경인 경우가 많다. 또한, 다결정 산화물 반도체막은, TEM에 의한 관찰상에서, 결정립계를 확인할 수 있는 경우가 있다.
다결정 산화물 반도체막은, 복수의 결정립을 갖고, 당해 복수의 결정립 간에서 결정의 방위가 상이한 경우가 있다. 또한, 다결정 산화물 반도체막에 대하여, XRD 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 다결정 산화물 반도체막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크, 2θ가 36° 근방의 피크, 또는 그 밖의 피크가 나타나는 경우가 있다.
다결정 산화물 반도체막은, 높은 결정성을 갖기 때문에, 높은 전자 이동도를 갖는 경우가 있다. 따라서, 다결정 산화물 반도체막을 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖는다. 단, 다결정 산화물 반도체막은, 결정립계에 불순물이 편석되는 경우가 있다. 또한, 다결정 산화물 반도체막의 결정립계는 결함 준위가 된다. 다결정 산화물 반도체막은, 결정립계가 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있기 때문에, 다결정 산화물 반도체막을 사용한 트랜지스터는, CAAC-OS막을 사용한 트랜지스터에 비해, 전기 특성의 변동이 커서, 신뢰성이 낮은 트랜지스터가 되는 경우가 있다.
이어서, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은, TEM에 의한 관찰상에서는, 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는, 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을, nc-OS(nanocrystalline Oxide Semiconductor)막이라고 칭한다. 또한, nc-OS막은, 예를 들어, TEM에 의한 관찰상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은, 서로 다른 결정부 간에서 결정 방위에 규칙성이 보이지 않는다. 그로 인해, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS막은, 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별이 되지 않는 경우가 있다. 예를 들어, nc-OS막에 대하여, 결정부보다 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막은, 결정부보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 행하면, 할로 패턴과 같은 회절상이 관측된다. 한편, nc-OS막은, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 행하면, 스폿이 관측된다. 또한, nc-OS막의 나노 빔 전자선 회절을 행하면, 원을 그리듯(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막의 나노 빔 전자선 회절을 행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은, 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 그로 인해, nc-OS막은, 비정질 산화물 반도체막보다 결함 준위 밀도가 낮아진다. 단, nc-OS막은, 서로 다른 결정부 간에서 결정 방위에 규칙성이 보이지 않는다. 그로 인해, nc-OS막은, CAAC-OS막에 비해 결함 준위 밀도가 높아진다.
따라서, nc-OS막은, CAAC-OS막에 비해, 캐리어 밀도가 높아지는 경우가 있다. 캐리어 밀도가 높은 산화물 반도체막은, 전자 이동도가 높아지는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖는 경우가 있다. 또한, nc-OS막은, CAAC-OS막에 비해, 결함 준위 밀도가 높기 때문에, 캐리어 트랩이 많아지는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는, CAAC-OS막을 사용한 트랜지스터에 비해, 전기 특성의 변동이 커서, 신뢰성이 낮은 트랜지스터가 된다. 단, nc-OS막은, 비교적 불순물이 많이 포함되어 있어도 형성할 수 있기 때문에, CAAC-OS막보다 형성이 용이하게 되어, 용도에 따라서는 적절하게 사용할 수 있는 경우가 있다. 그로 인해, nc-OS막을 사용한 트랜지스터를 갖는 반도체 장치는, 생산성 높게 제작할 수 있는 경우가 있다.
이어서, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은, 막 중에서의 원자 배열이 불규칙하여, 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 일례이다.
비정질 산화물 반도체막은, TEM에 의한 관찰상에서 결정부를 확인할 수 없다.
비정질 산화물 반도체막에 대하여, XRD 장치를 사용한 구조 해석을 행하면, out-of plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 행하면, 할로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여 나노 빔 전자 회절을 행하면, 스폿이 관측되지 않고, 할로 패턴이 관측된다.
비정질 산화물 반도체막은, 수소 등의 불순물을 높은 농도로 포함하는 산화물 반도체막이다.
또한, 비정질 산화물 반도체막은, 결함 준위 밀도가 높은 산화물 반도체막이다.
불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막은, 캐리어 트랩이나 캐리어 발생원이 많은 산화물 반도체막이다.
따라서, 비정질 산화물 반도체막은, nc-OS막에 비해, 더욱 캐리어 밀도가 높아지는 경우가 있다. 그로 인해, 비정질 산화물 반도체막을 사용한 트랜지스터는, 노멀리 온의 전기 특성으로 되기 쉽다. 따라서, 노멀리 온의 전기 특성이 요구되는 트랜지스터에 적절하게 사용할 수 있는 경우가 있다. 비정질 산화물 반도체막은, 결함 준위 밀도가 높기 때문에, 캐리어 트랩이 많아지는 경우가 있다. 따라서, 비정질 산화물 반도체막을 사용한 트랜지스터는, CAAC-OS막이나 nc-OS막을 사용한 트랜지스터에 비해, 전기 특성의 변동이 커서, 신뢰성이 낮은 트랜지스터가 된다.
이어서, 단결정 산화물 반도체막에 대하여 설명한다.
단결정 산화물 반도체막은, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 산화물 반도체막이다. 그로 인해, 캐리어 밀도를 낮게 할 수 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는, 노멀리 온의 전기 특성으로 되는 경우가 적다. 또한, 단결정 산화물 반도체막은, 불순물 농도가 낮고, 결함 준위 밀도가 낮기 때문에, 캐리어 트랩이 적어지는 경우가 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터가 된다.
또한, 산화물 반도체막은, 결함이 적으면 밀도가 높아진다. 또한, 산화물 반도체막은, 결정성이 높으면 밀도가 높아진다. 또한, 산화물 반도체막은, 수소 등의 불순물 농도가 낮으면 밀도가 높아진다. 단결정 산화물 반도체막은, CAAC-OS막보다 밀도가 높다. 또한, CAAC-OS막은, 미결정 산화물 반도체막보다 밀도가 높다. 또한, 다결정 산화물 반도체막은, 미결정 산화물 반도체막보다 밀도가 높다. 또한, 미결정 산화물 반도체막은, 비정질 산화물 반도체막보다 밀도가 높다.
또한, 산화물 반도체막은, 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 갖는 적층막이어도 된다.
(실시 형태 3)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 패널의 구성예에 대하여 설명한다.
[구성예]
도 6의 (a)는, 본 발명의 일 형태의 표시 패널의 상면도이며, 도 6의 (b)는, 본 발명의 일 형태의 표시 패널의 화소에 액정 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다. 또한, 도 6의 (c)는, 본 발명의 일 형태의 표시 패널의 화소에 유기 EL 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다.
화소부에 배치하는 트랜지스터는, 실시 형태 1에 따라서 형성할 수 있다. 또한, 당해 트랜지스터는 n채널형으로 하는 것이 용이하므로, 구동 회로 중, n채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 실시 형태 1에 나타내는 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 6의 (a)에 나타내었다. 표시 장치의 기판(500) 위에는, 화소부(501), 제1 주사선 구동 회로(502), 제2 주사선 구동 회로(503), 신호선 구동 회로(504)를 갖는다. 화소부(501)에는, 복수의 신호선이 신호선 구동 회로(504)로부터 연장하여 배치되고, 복수의 주사선이 제1 주사선 구동 회로(502), 및 제2 주사선 구동 회로(503)로부터 연장하여 배치되어 있다. 또한 주사선과 신호선의 교차 영역에는, 각각 표시 소자를 갖는 화소가 매트릭스 형상으로 설치되어 있다. 또한, 표시 장치의 기판(500)은, FPC(Flexible Printed Circuit) 등의 접속부를 개재하여, 타이밍 제어 회로(컨트롤러, 제어 IC라고도 함)에 접속되어 있다.
도 6의 (a)에서는, 제1 주사선 구동 회로(502), 제2 주사선 구동 회로(503), 신호선 구동 회로(504)는, 화소부(501)와 동일한 기판(500) 위에 형성된다. 그로 인해, 외부에 설치하는 구동 회로 등의 부품의 수가 줄어들기 때문에, 비용의 저감을 도모할 수 있다. 또한, 기판(500) 외부에 구동 회로를 설치한 경우, 배선을 연장시킬 필요가 있어, 배선간의 접속수가 증가한다. 동일한 기판(500) 위에 구동 회로를 설치한 경우, 그 배선간의 접속수를 저감시킬 수 있어, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
〔액정 패널〕
또한, 화소의 회로 구성의 일례를 도 6의 (b)에 나타내었다. 여기에서는, VA형 액정 표시 패널의 화소에 적용할 수 있는 화소 회로를 나타낸다.
이 화소 회로는, 하나의 화소에 복수의 화소 전극층을 갖는 구성에 적용할 수 있다. 각각의 화소 전극층은 서로 다른 트랜지스터에 접속되고, 각 트랜지스터는 상이한 게이트 신호로 구동할 수 있도록 구성되어 있다. 이에 의해, 멀티 도메인 설계된 화소의 개개의 화소 전극층에 인가하는 신호를 독립적으로 제어할 수 있다.
트랜지스터(516)의 게이트 배선(512)과, 트랜지스터(517)의 게이트 배선(513)에는, 상이한 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극층 또는 드레인 전극층(514)은, 트랜지스터(516)와 트랜지스터(517)에서 공통으로 사용되고 있다. 트랜지스터(516)와 트랜지스터(517)는, 실시 형태 1에서 설명하는 트랜지스터를 적절히 사용할 수 있다. 이에 의해, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(516)와 전기적으로 접속하는 제1 화소 전극층과, 트랜지스터(517)와 전기적으로 접속하는 제2 화소 전극층의 형상에 대하여 설명한다. 제1 화소 전극층과 제2 화소 전극층의 형상은, 슬릿에 의해 분리되어 있다. 제1 화소 전극층은 V자형으로 넓어지는 형상을 갖고, 제2 화소 전극층은 제1 화소 전극층의 외측을 둘러싸도록 형성된다.
트랜지스터(516)의 게이트 전극은 게이트 배선(512)과 접속되고, 트랜지스터(517)의 게이트 전극은 게이트 배선(513)과 접속되어 있다. 게이트 배선(512)과 게이트 배선(513)에 상이한 게이트 신호를 부여하여 트랜지스터(516)와 트랜지스터(517)의 동작 타이밍을 상이하게 하여, 액정의 배향을 제어할 수 있다.
또한, 용량 배선(510)과, 유전체로서 기능하는 게이트 절연막과, 제1 화소 전극층 또는 제2 화소 전극층과 전기적으로 접속하는 용량 전극으로 유지 용량을 형성해도 된다.
멀티 도메인 구조는, 하나의 화소에 제1 액정 소자(518)와 제2 액정 소자(519)를 구비한다. 제1 액정 소자(518)는, 제1 화소 전극층과 대향 전극층과 그 사이의 액정층으로 구성되고, 제2 액정 소자(519)는, 제2 화소 전극층과 대향 전극층과 그 사이의 액정층으로 구성된다.
또한, 도 6의 (b)에 나타내는 화소 회로는, 이것에 한정되지 않는다. 예를 들어, 도 6의 (b)에 나타내는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가해도 된다. 또한 화소 회로를 구성하는 소자나 회로에도, 본 발명의 일 형태의 반도체 장치의 제작 방법을 사용하여 제작된 반도체 장치를 적용할 수 있다.
〔유기 EL 패널〕
화소의 회로 구성의 다른 일례를 도 6의 (c)에 나타내었다. 여기에서는, 유기 EL 소자를 사용한 표시 패널의 화소 구조를 나타낸다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극의 한쪽으로부터 전자가, 다른 쪽으로부터 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아갈 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
도 6의 (c)는, 적용 가능한 화소 회로의 일례를 나타내는 도이다. 여기에서는 본 발명의 일 형태의 반도체 장치의 제작 방법을 사용하여 제작된 n채널형의 트랜지스터를 1개의 화소에 2개 사용하는 예를 나타낸다. 또한, 당해 화소 회로는, 디지털 시간 계조 구동을 적용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 대하여 설명한다.
화소(520)는, 스위칭용 트랜지스터(521), 구동용 트랜지스터(522), 발광 소자(524) 및 용량 소자(523)를 갖고 있다. 스위칭용 트랜지스터(521)는, 게이트 전극층이 주사선(526)에 접속되고, 제1 전극(소스 전극층 및 드레인 전극층의 한쪽)이 신호선(525)에 접속되고, 제2 전극(소스 전극층 및 드레인 전극층의 다른 쪽)이 구동용 트랜지스터(522)의 게이트 전극층에 접속되어 있다. 구동용 트랜지스터(522)는, 게이트 전극층이 용량 소자(523)를 개재하여 전원선(527)에 접속되고, 제1 전극이 전원선(527)에 접속되고, 제2 전극이 발광 소자(524)의 제1 전극(화소 전극)에 접속되어 있다. 발광 소자(524)의 제2 전극은 공통 전극(528)에 상당한다. 공통 전극(528)은, 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(521) 및 구동용 트랜지스터(522)는, 실시 형태 1에서 설명하는 트랜지스터를 적절히 사용할 수 있다. 이에 의해, 신뢰성이 높은 유기 EL 표시 패널을 제공할 수 있다.
발광 소자(524)의 제2 전극(공통 전극(528))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위란, 전원선(527)에 설정되는 고전원 전위보다 낮은 전위이며, 예를 들어 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(524)의 순방향의 임계값 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(524)에 인가함으로써, 발광 소자(524)에 전류를 흘려서 발광시킨다. 또한, 발광 소자(524)의 순방향 전압이란, 원하는 휘도로 할 경우의 전압을 가리키며, 적어도 순방향 임계값 전압을 포함한다.
또한, 용량 소자(523)는, 구동용 트랜지스터(522)의 게이트 용량을 대용함으로써 생략할 수 있다. 구동용 트랜지스터(522)의 게이트 용량에 대해서는, 채널 형성 영역과 게이트 전극층 사이에 용량이 형성되어 있어도 된다.
이어서, 구동용 트랜지스터(522)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(522)가 충분히 온이 되거나, 오프가 되는 두 가지의 상태로 되는 비디오 신호를, 구동용 트랜지스터(522)에 입력한다. 또한, 구동용 트랜지스터(522)를 선형 영역에서 동작시키기 위해, 전원선(527)의 전압보다 높은 전압을 구동용 트랜지스터(522)의 게이트 전극층에 건다. 또한, 신호선(525)에는, 전원선 전압에 구동용 트랜지스터(522)의 임계값 전압(Vth)을 가한 값 이상의 전압을 건다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(522)의 게이트 전극층에 발광 소자(524)의 순방향 전압에 구동용 트랜지스터(522)의 임계값 전압(Vth)을 가한 값 이상의 전압을 건다. 또한, 구동용 트랜지스터(522)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(524)에 전류를 흘린다. 또한, 구동용 트랜지스터(522)를 포화 영역에서 동작시키기 위해, 전원선(527)의 전위를, 구동용 트랜지스터(522)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(524)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 화소 회로의 구성은, 도 6의 (c)에 나타내는 화소 구성에 한정되지 않는다. 예를 들어, 도 6의 (c)에 나타내는 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로 등을 추가해도 된다. 또한 화소 회로를 구성하는 소자나 회로에도, 본 발명의 일 형태의 반도체 장치의 제작 방법을 사용하여 제작된 반도체 장치를 적용할 수 있다.
본 실시 형태는, 본 명세서 중에 기재하는 다른 실시 형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 전자 기기의 구성예에 대하여 설명한다.
도 7은 본 발명의 일 형태의 반도체 장치를 포함하는 전자 기기의 블록도이다.
도 8은 본 발명의 일 형태의 반도체 장치를 포함하는 전자 기기의 외관도이다.
도 7에 나타내는 전자 기기는 RF 회로(901), 아날로그 기저 대역 회로(902), 디지털 기저 대역 회로(903), 배터리(904), 전원 회로(905), 어플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다.
어플리케이션 프로세서(906)는, CPU(907), DSP(908), 인터페이스(IF)(909)를 갖고 있다. 또한, 메모리 회로(912)는 SRAM 또는 DRAM으로 구성할 수 있다.
실시 형태 1에서 설명하는 트랜지스터를 메모리 회로(912)에 적용함으로써, 정보의 기입 및 판독이 가능한 신뢰성이 높은 전자 기기를 제공할 수 있다.
또한, 실시 형태 1에서 설명하는 트랜지스터를, CPU(907) 또는 DSP(908)에 포함되는 레지스터 등에 적용함으로써, 정보의 기입 및 판독이 가능한 신뢰성이 높은 전자 기기를 제공할 수 있다.
또한, 실시 형태 1에서 설명하는 트랜지스터의 오프 누설 전류가 매우 작은 경우에는, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 메모리 회로(912)를 제공할 수 있다. 또한, 파워 게이팅되어 있는 기간에, 파워 게이팅 전의 상태를 레지스터 등에 기억할 수 있는 CPU(907) 또는 DSP(908)를 제공할 수 있다.
또한, 디스플레이(913)는, 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)에 의해 구성되어 있다.
표시부(914)는, 매트릭스 형상으로 배치된 복수의 화소를 갖는다. 화소는 화소 회로를 구비하고, 화소 회로는 게이트 드라이버(916)와 전기적으로 접속되어 있다.
실시 형태 1에서 설명하는 트랜지스터를, 화소 회로 또는 게이트 드라이버(916)에 적절히 사용할 수 있다. 이에 의해, 신뢰성이 높은 디스플레이를 제공할 수 있다.
전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 슬롯머신기 등의 대형 게임기 등을 들 수 있다.
도 8의 (a)는, 휴대형 정보 단말기이며, 본체(1001), 하우징(1002), 표시부(1003a, 1003b) 등에 의해 구성되어 있다. 표시부(1003b)는 터치 패널로 되어 있고, 표시부(1003b)에 표시되는 키보드 버튼(1004)을 접촉함으로써 화면 조작이나 문자 입력을 행할 수 있다. 물론, 표시부(1003a)를 터치 패널로서 구성해도 된다. 실시 형태 1에서 나타낸 트랜지스터를 스위칭 소자로 해서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1003a, 1003b)에 적용함으로써, 신뢰성이 높은 휴대형 정보 단말기로 할 수 있다.
도 8의 (a)에 나타내는 휴대형 정보 단말기는, 여러 정보(정지 화상, 동화상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 여러 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 된다.
또한, 도 8의 (a)에 나타내는 휴대형 정보 단말기는, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
도 8의 (b)는 휴대형 음악 플레이어이며, 본체(1021)에는 표시부(1023)와, 귀에 장착하기 위한 고정부(1022)와, 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025) 등이 설치되어 있다. 실시 형태 1에서 나타낸 트랜지스터를 스위칭 소자로 해서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1023)에 적용함으로써, 보다 신뢰성이 높은 휴대형 음악 플레이어로 할 수 있다.
또한, 도 8의 (b)에 나타내는 휴대형 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 갖게 하여, 휴대 전화와 연계시키면, 승용차 등을 운전하면서 와이어리스에 의한 핸즈 프리로의 대화도 가능하다.
도 8의 (c)는 휴대 전화이며, 하우징(1030) 및 하우징(1031)의 2개의 하우징으로 구성되어 있다. 하우징(1031)에는, 표시 패널(1032), 스피커(1033), 마이크로폰(1034), 포인팅 디바이스(1036), 카메라용 렌즈(1037), 외부 접속 단자(1038) 등을 구비하고 있다. 또한, 하우징(1030)에는, 휴대 전화의 충전을 행하는 태양 전지 셀(1040), 외부 메모리 슬롯(1041) 등을 구비하고 있다. 또한, 안테나는 하우징(1031) 내부에 내장되어 있다. 실시 형태 1에서 설명하는 트랜지스터를 표시 패널(1032)에 적용함으로써, 신뢰성이 높은 휴대 전화로 할 수 있다.
또한, 표시 패널(1032)은 터치 패널을 구비하고 있고, 도 8의 (c)에는 영상 표시되어 있는 복수의 조작 키(1035)를 점선으로 나타내고 있다. 또한, 태양 전지 셀(1040)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
예를 들어, 승압 회로 등의 전원 회로에 사용되는 파워 트랜지스터도 실시 형태 1에서 설명하는 트랜지스터의 반도체층의 막 두께를 2㎛ 이상 50㎛ 이하로 함으로써 형성할 수 있다.
표시 패널(1032)은, 사용 형태에 따라서 표시의 방향이 적절히 변화한다. 또한, 표시 패널(1032)과 동일면 위에 카메라용 렌즈(1037)를 구비하고 있기 때문에, 텔레비전 전화가 가능하다. 스피커(1033) 및 마이크로폰(1034)은, 음성 통화에 한하지 않고, 텔레비전 전화, 녹음, 재생 등이 가능하다. 또한, 하우징(1030)과 하우징(1031)은 슬라이드하여, 도 8의 (c)와 같이 전개하고 있는 상태로부터 중첩된 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(1038)는, AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1041)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능 외에, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 된다.
도 8의 (d)는, 텔레비전 장치의 일례를 나타내고 있다. 텔레비전 장치(1050)는, 하우징(1051)에 표시부(1053)가 내장되어 있다. 표시부(1053)에 의해 영상을 표시하는 것이 가능하다. 또한, 하우징(1051)을 지지하는 스탠드(1055)에 CPU가 내장되어 있다. 실시 형태 1에서 설명하는 트랜지스터를 표시부(1053) 및 CPU에 적용함으로써, 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
텔레비전 장치(1050)의 조작은, 하우징(1051)이 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의해 행할 수 있다. 또한, 리모콘 조작기에, 당해 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 설치하는 구성으로 해도 된다.
또한, 텔레비전 장치(1050)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자에서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
또한, 텔레비전 장치(1050)는, 외부 접속 단자(1054)나, 기억 매체 재생 녹화부(1052), 외부 메모리 슬롯을 구비하고 있다. 외부 접속 단자(1054)는, USB 케이블 등의 각종 케이블과 접속 가능하여, 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 기억 매체 재생 녹화부(1052)에서는, 디스크 형상의 기록 매체를 삽입하여, 기록 매체에 기억되어 있는 데이터의 판독, 기록 매체에 대한 기입이 가능하다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터로서 보존되어 있는 화상이나 영상 등을 표시부(1053)에 나타내는 것도 가능하다.
또한, 실시 형태 1에서 설명하는 트랜지스터의 오프 누설 전류가 매우 작은 경우에는, 당해 트랜지스터를 외부 메모리(1056)나 CPU에 적용함으로써, 소비 전력이 충분히 저감된 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
본 실시 형태는, 본 명세서 중에 기재하는 다른 실시 형태 및 실시예와 적절히 조합하여 실시할 수 있다.
[실시예]
본 실시예에서는, 실시 형태 1에서 예시한 방법에 의해 전극의 가공을 행하고, 단면 관찰을 행한 결과에 대하여 설명한다.
[시료의 제작]
제작한 시료의 기판으로서 실리콘 웨이퍼를 사용하였다. 기판에 대하여 열산화를 행하여, 기판 표면 위에 열산화막을 형성하였다. 계속해서, 열산화막 위에 두께 약 300nm의 산질화 실리콘막을 플라즈마 CVD법에 의해 형성한 후, CMP(Chemical Mechanical Polishing)를 사용하여 표면을 평탄화하였다.
계속해서, 두께 약 20nm의 산화물 반도체막(OS1)과, 이것과는 조성이 다른 두께 약 15nm의 산화물 반도체막(OS2)을 스퍼터링법에 의해 순서대로 성막하였다. 그 후, 산화물 반도체막 위에 두께 약 100nm의 네가티브형의 레지스트막을 형성하고, 레지스트막에 대하여 전자 빔을 주사해서 노광하여, 현상 처리를 행함으로써 레지스트막의 패턴을 형성하였다. 계속해서 레지스트막을 마스크로 하여 산화물 반도체막을 에칭하고, 레지스트막을 제거하여 섬 형상의 반도체층을 얻었다.
계속해서, 제1 도전막으로서 두께 약 20nm의 텅스텐막을 스퍼터링법에 의해 성막하였다. 계속해서 두께 약 30nm의 유기 도포막과, 두께 약 150nm의 네가티브형의 레지스트막을 형성하였다. 계속해서, 레지스트막에 대하여 전자 빔을 주사하여 노광한 후, 현상 처리를 행함으로써 레지스트막의 패턴을 형성하였다. 계속해서, 레지스트막을 마스크로 하여 유기 도포막과, 제1 도전막을 에칭한 후, 레지스트막과 유기 도포막을 제거하고, 한 쌍의 제1 도전층을 얻었다.
계속해서, 제2 도전막으로서 두께 약 10nm의 질화티타늄막을 스퍼터링법에 의해 성막하였다. 그 후, 두께 약 20nm의 유기 도포막과, 두께 약 100nm의 네가티브형의 레지스트막을 각각 형성하였다. 그 후, 레지스트막에 대하여 전자 빔을 주사하여 노광한 후, 현상 처리를 행함으로써 레지스트막의 패턴을 형성하였다.
계속해서, 레지스트막, 유기 도포막, 제2 도전층의 에칭을 행하였다. 에칭은 CH4의 유량을 100sccm으로 하고, ICP 전력 2000W, 바이어스 전력 50W, 압력 0.67Pa, 기판 온도 -10℃의 조건에서 40초간 행하였다.
에칭에 의해 제2 도전막을 가공하여, 한 쌍의 제2 도전층을 얻었다.
계속해서, 산소 분위기 하에서의 플라즈마 처리(애싱 처리)를 행한 후, 레지스트 박리액을 사용한 박리 처리를 행하고, 잔존하는 레지스트막 및 유기 도포막을 제거하였다. 애싱 처리는, 산소의 유량을 100sccm으로 하고, RF 바이어스 전력 200W, 압력 65Pa, 기판 온도 60℃의 조건에서 60초간 행하였다.
이상의 공정에 의해 반도체막 위에 전극이 형성된 시료를 얻었다.
[단면 관찰]
제작한 시료에 대해서, 주사 투과 전자 현미경(STEM: Scanning Transmission Electron Microscope)에 의한 단면 관찰을 행하였다.
도 9에, 관찰한 단면의 STEM상을 나타낸다.
도 9에 나타내는 단면 관찰상으로부터 이하를 확인할 수 있었다. 우선 반도체층 위에 한 쌍의 텅스텐층(제1 도전층)과, 이들 사이에 한 쌍의 질화티타늄층(제2 도전층)이 형성되어 있다. 또한, 질화티타늄층과 텅스텐층은, 측면에서 접하고 있다. 또한, 질화티타늄층은, 텅스텐층과 접하는 제1 단부와, 제1 단부와 반대측에 테이퍼 형상의 제2 단부를 갖고 있다. 또한, 텅스텐층의 단부가 둥그스름해진 형상을 갖고 있다. 또한, 질화티타늄층의 상면이 텅스텐층의 상면보다 낮게 위치하고 있다.
이와 같이, 실시 형태 1에서 예시한 방법에 의해, 본 발명의 일 형태의 반도체 장치에 적용 가능한 형상을 갖는 전극을 형성할 수 있음을 확인할 수 있었다.
100 : 트랜지스터 101 : 기판
102 : 반도체층 103 : 절연층
104a : 전극 104b : 전극
105 : 게이트 전극 106 : 절연층
107 : 절연층 108 : 절연층
109a : 배선 109b : 배선
111a : 도전층 111b : 도전층
112a : 도전층 112b : 도전층
115 : 도전막 116 : 도전막
121 : 유기 도포막 122 : 레지스트막
132 : 반도체층 132a : 반도체층
132b : 반도체층 132c : 반도체층
150 : 트랜지스터 160 : 트랜지스터
170 : 트랜지스터 500 : 기판
501 : 화소부 502 : 주사선 구동 회로
503 : 주사선 구동 회로 504 : 신호선 구동 회로
510 : 용량 배선 512 : 게이트 배선
513 : 게이트 배선 514 : 드레인 전극층
516 : 트랜지스터 517 : 트랜지스터
518 : 액정 소자 519 : 액정 소자
520 : 화소 521 : 스위칭용 트랜지스터
522 : 구동용 트랜지스터 523 : 용량 소자
524 : 발광 소자 525 : 신호선
526 : 주사선 527 : 전원선
528 : 공통 전극 901 : RF 회로
902 : 아날로그 기저 대역 회로 903 : 디지털 기저 대역 회로
904 : 배터리 905 : 전원 회로
906 : 어플리케이션 프로세서 907 : CPU
908 : DSP 910 : 플래시 메모리
911 : 디스플레이 컨트롤러 912 : 메모리 회로
913 : 디스플레이 914 : 표시부
915 : 소스 드라이버 916 : 게이트 드라이버
917 : 음성 회로 918 : 키보드
919 : 터치 센서 1001 : 본체
1002 : 하우징 1003a : 표시부
1003b : 표시부 1004 : 키보드 버튼
1021 : 본체 1022 : 고정부
1023 : 표시부 1024 : 조작 버튼
1025 : 외부 메모리 슬롯 1030 : 하우징
1031 : 하우징 1032 : 표시 패널
1033 : 스피커 1034 : 마이크로폰
1035 : 조작 키 1036 : 포인팅 디바이스
1037 : 카메라용 렌즈 1038 : 외부 접속 단자
1040 : 태양 전지 셀 1041 : 외부 메모리 슬롯
1050 : 텔레비전 장치 1051 : 하우징
1052 : 기억 매체 재생 녹화부 1053 : 표시부
1054 : 외부 접속 단자 1055 : 스탠드
1056 : 외부 메모리

Claims (7)

  1. 반도체 장치로서,
    절연 표면 위의 반도체층과,
    상기 반도체층 위의 제1 도전층 및 제2 도전층과,
    상기 반도체층 및 상기 제1 도전층 위의 제3 도전층과,
    상기 반도체층 및 상기 제2 도전층 위의 제4 도전층과,
    상기 제1 도전층, 상기 제2 도전층, 상기 제3 도전층, 상기 제4 도전층 및 상기 반도체층 위의 절연막과,
    상기 절연막 위의 게이트 전극을 포함하고,
    상기 제3 도전층의 단부 및 상기 제4 도전층의 단부는 상기 반도체층 위에서 상기 제1 도전층의 단부와 상기 제2 도전층의 단부 사이에 위치되고,
    상기 제3 도전층 및 상기 제4 도전층 각각의 두께는 상기 제1 도전층 및 상기 제 2 도전층 각각의 두께보다 얇고,
    상기 제3 도전층의 상면의 높이 및 상기 제4 도전층의 상면의 높이는 상기 반도체층 위의 상기 제1 도전층의 상면의 높이 및 상기 제2 도전층의 상면의 높이보다 낮은, 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 텅스텐을 포함하고,
    상기 제3 도전층은 질화티타늄을 포함하는, 반도체 장치.
  4. 반도체 장치의 제작 방법으로서,
    절연 표면 위에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 제1 도전막을 형성하는 단계와,
    상기 제1 도전막을 에칭하여 상기 반도체층 위에서 서로 이격되는 제1 도전층 및 제2 도전층을 형성하는 단계와,
    상기 반도체층, 상기 제1 도전층 및 상기 제2 도전층 위에 제2 도전막을 형성하는 단계와,
    상기 제2 도전막 위에 유기 도포막을 형성하는 단계와,
    상기 유기 도포막 위에, 상기 제1 도전층 및 상기 제2 도전층과 중첩되지 않는 부분을 포함하는 레지스트층을 형성하는 단계와,
    상기 레지스트층을 마스크로 이용하여 상기 유기 도포막 및 상기 제2 도전막을 에칭하여 제3 도전층 및 제4 도전층을 형성하는 단계와,
    상기 레지스트층 및 상기 유기 도포막을 부분적으로 에칭하여 상기 제3 도전층 및 상기 제4 도전층을 노출시키는 단계와,
    상기 제2 도전막을 부분적으로 에칭하여 상기 반도체층 위의 상기 제1 도전층의 상면 및 상기 제2 도전층의 상면을 노출시키는 단계와,
    상기 유기 도포막을 제거하는 단계와,
    상기 반도체층, 상기 제1 도전층 및 상기 제2 도전층 위에 절연막을 형성하는 단계와,
    상기 절연막 위에 게이트 전극을 형성하는 단계를 포함하고,
    상기 제3 도전층의 단부 및 상기 제4 도전층의 단부는 상기 반도체층 위에서 상기 제1 도전층의 단부와 상기 제2 도전층의 단부 사이에 위치되고,
    상기 제3 도전층 및 상기 제4 도전층 각각의 두께는 상기 제1 도전층 및 상기 제 2 도전층 각각의 두께보다 얇고,
    상기 제3 도전층의 상면의 높이 및 상기 제4 도전층의 상면의 높이는 상기 반도체층 위의 상기 제1 도전층의 상면의 높이 및 상기 제2 도전층의 상면의 높이보다 낮은, 반도체 장치의 제작 방법.
  5. 제4항에 있어서,
    상기 레지스트층은 전자 빔, 극단 자외광, 또는 X선을 사용하여 형성되는, 반도체 장치의 제작 방법.
  6. 제4항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는, 반도체 장치의 제작 방법.
  7. 제4항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 텅스텐을 포함하고,
    상기 제3 도전층은 질화티타늄을 포함하는, 반도체 장치의 제작 방법.
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