JP6378908B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6378908B2
JP6378908B2 JP2014054781A JP2014054781A JP6378908B2 JP 6378908 B2 JP6378908 B2 JP 6378908B2 JP 2014054781 A JP2014054781 A JP 2014054781A JP 2014054781 A JP2014054781 A JP 2014054781A JP 6378908 B2 JP6378908 B2 JP 6378908B2
Authority
JP
Japan
Prior art keywords
film
layer
semiconductor
conductive layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014054781A
Other languages
English (en)
Other versions
JP2014209592A (ja
JP2014209592A5 (ja
Inventor
慎也 笹川
慎也 笹川
求 倉田
求 倉田
大河 村岡
大河 村岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014054781A priority Critical patent/JP6378908B2/ja
Publication of JP2014209592A publication Critical patent/JP2014209592A/ja
Publication of JP2014209592A5 publication Critical patent/JP2014209592A5/ja
Application granted granted Critical
Publication of JP6378908B2 publication Critical patent/JP6378908B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)

Description

本発明の一態様は、半導体装置に関する。また本発明の一態様は、半導体装置の作製方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置ともいえる。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を、高密度に集積した集積回路の要求が高まっている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、微細化に適した半導体装置を提供することを課題の一とする。
または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、酸化物半導体を用いた半導体装置に良好な電気的特性を付与することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、絶縁表面上に島状の半導体層と、半導体層上に接して設けられ、半導体層上で離間する第１の電極及び第２の電極と、半導体層上にゲート電極と、半導体層とゲート電極の間にゲート絶縁層と、を備える半導体装置である。また第１の電極及び第２の電極は、それぞれ第１の導電層及び第２の導電層を有する、また島状の半導体層上において、第２の導電層は、第１の導電層の間に位置し、且つ、第２の導電層の側面の一部が第１の導電層の側面の一部と接する。さらに第２の導電層は第１の導電層よりも薄く、且つ、第２の導電層の上面が第１の導電層の上面よりも低く位置する。
また、上記本発明の一態様の半導体装置における半導体層は、酸化物半導体を含むことが好ましい。
また、本発明の一態様は、絶縁表面上に島状の半導体層を形成し、半導体層上に第１の導電膜を成膜し、第１の導電膜の一部をエッチングして、島状の半導体層上で離間する一対の第１の導電層を形成し、半導体層、及び一対の第１の導電層上に、第１の導電膜よりも薄い第２の導電膜を成膜し、第２の導電膜上に、有機塗布膜を形成し、有機塗布膜上に、レジスト膜を形成し、レジスト膜を、半導体層と重なり、且つ一対の第１の導電層と重ならない領域で離間するように加工し、レジスト膜をマスクとして有機塗布膜の一部、及び第２の導電膜の一部をエッチングし、第１の導電層上の第２の導電膜が露出するように、レジスト膜と、有機塗布膜の上部とを、順にエッチングし、有機塗布膜をマスクとして、第１の導電層の上面が露出するように、第１の導電層上の第２の導電膜の一部をエッチングして、島状の半導体層上において第１の導電層の間に位置し、且つ、第１の導電層の側面と接する第２の導電層を形成し、有機塗布膜を除去し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上に、半導体層と重なるゲート電極を形成する、半導体装置の作製方法である。
また、上記本発明の一態様の半導体装置の作製方法における、レジスト膜の加工において、電子ビーム、極端紫外光、またはＸ線を用いて露光を行うことが好ましい。
また、上記半導体層に、酸化物半導体を含む材料を用いることが好ましい。
本発明の一態様によれば、微細化に適した半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。または、酸化物半導体を用いた半導体装置に良好な電気的特性を付与することができる。
実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の作製方法を説明する図。 実施の形態に係る、半導体装置の作製方法を説明する図。 実施の形態に係る、半導体装置の作製方法を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、表示パネルの構成例。 実施の形態に係る、電子機器の構成例。 実施の形態に係る、電子機器の構成例。 実施例に係る、透過電子顕微鏡による観察像。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成例、及び半導体装置の作製方法の一例について、図面を参照して説明する。以下では、半導体装置の一例としてトランジスタを例に挙げて説明する。
［構成例］
図１に例示するトランジスタ１００の構成例を示す。図１（Ａ）は、トランジスタ１００の上面概略図であり、図１（Ｂ）、図１（Ｃ）はそれぞれ図１（Ａ）中に示す切断線Ａ−Ｂ、切断線Ｃ−Ｄにおける断面概略図である。
トランジスタ１００は基板１０１上に形成され、基板１０１上に設けられた島状の半導体層１０２と、半導体層１０２の上面に接し、且つ半導体層１０２上で離間する第１の電極１０４ａ及び第２の電極１０４ｂと、半導体層１０２、第１の電極１０４ａ及び第２の電極１０４ｂ上に絶縁層１０３と、絶縁層１０３上に半導体層１０２と重なるゲート電極１０５と、を有する。
また、半導体層１０２と基板１０１との間に絶縁層１０６が設けられている。さらにゲート電極１０５上に絶縁層１０７と絶縁層１０８が順に積層して設けられている。また、絶縁層１０８、絶縁層１０７及び絶縁層１０３に設けられた開口部を介して、それぞれ第１の電極１０４ａまたは第２の電極１０４ｂと電気的に接続する配線１０９ａ及び配線１０９ｂが、絶縁層１０８上に設けられている。なお、配線１０９ａ及び配線１０９ｂは必要に応じて設ければよく、不要であれば設けなくてもよい。
第１の電極１０４ａは、第１の導電層１１１ａと、第２の導電層１１２ａを有する。第２の導電層１１２ａは、第１の導電層１１１ａの周囲を囲うように設けられている。特に半導体層１０２と重なる領域においては、第２の導電層１１２ａは第１の導電層１１１ａ及び第１の導電層１１１ｂとの間に位置する。また、第２の導電層１１２ａの側面の一部が第１の導電層１１１ａの側面の一部と接するように設けられている。また、第２の導電層１１２ａの厚さは第１の導電層１１１ａの厚さよりも薄い。また、第２の導電層１１２ａの上面の高さが、第１の導電層１１１ａの上面の高さよりも低く位置するように設けられている。
第２の電極１０４ｂは、第１の電極１０４ａと同様に、第１の導電層１１１ｂと、第２の導電層１１２ｂと有する。第２の導電層１１２ｂは、第１の導電層１１１ｂの周囲を囲うように設けられている。特に半導体層１０２と重なる領域においては、第２の導電層１１２ｂは第１の導電層１１１ａ及び第１の導電層１１１ｂとの間に位置する。また、第２の導電層１１２ｂの側面の一部が第１の導電層１１１ｂの側面の一部と接するように設けられている。また、第２の導電層１１２ｂの厚さは第１の導電層１１１ｂの厚さよりも薄い。また、第２の導電層１１２ｂの上面の高さが、第１の導電層１１１ｂの上面の高さよりも低く位置するように設けられている。
したがって図１（Ｂ）に示すように、半導体層１０２と重なる領域において、第１の導電層１１１ａと第１の導電層１１１ｂの距離Ｌ１よりも、第２の導電層１１２ａと第２の導電層１１２ｂの距離Ｌ２が小さい。
なお、第２の導電層１１２ａは、必ずしも第１の導電層１１１ａの周囲を囲うように設ける必要はなく、少なくとも島状の半導体層１０２上に設けられていればよい。同様に第２の導電層１１２ｂは必ずしも第１の導電層１１１ｂの周囲を囲うように設ける必要はなく、少なくとも半導体層１０２上に設けられていればよい。
半導体層１０２上において、第１の導電層１１１ａ及び第１の導電層１１１ｂとの間に、これらよりも薄い第２の導電層１１２ａと第２の導電層１１２ｂが設けられている。そのため、第１の導電層１１１ａ、第２の導電層１１２ａ、及び半導体層１０２の順に、これらの上面の高さが段階的に低くなっている。同様に第１の導電層１１１ｂ、第２の導電層１１２ｂ、及び半導体層１０２の順にこれらの上面の高さが段階的に低くなっている。
このように、第１の電極１０４ａ及び第２の電極１０４ｂの段差が低減することにより、第１の電極１０４ａ及び第２の電極１０４ｂの上面を覆う絶縁層１０３の被覆性を向上させることができる。さらに、ゲート電極１０５、絶縁層１０７、絶縁層１０８など、絶縁層１０３よりも上層に設けられる層の被覆性も向上する。
さらに、第２の導電層１１２ａ及び第２の導電層１１２ｂの、半導体層１０２の中央側の端部は、厚さが連続的に増すようなテーパ形状となっている。そのため、絶縁層１０３の第２の導電層１１２ａまたは第２の導電層１１２ｂの乗り越え部における被覆性がより向上する。
また、第１の電極１０４ａ及び第２の電極１０４ｂを厚さの異なる二つの導電層で構成することで、その上層に設けられる層の被覆性を犠牲にすることなく、厚さの厚い第１の導電層１１１ａまたは第１の導電層１１１ｂによって電極の抵抗を低減することができる。
このように、絶縁層１０３やゲート電極１０５の被覆性が向上するため、これらの厚さを薄く形成することができる。絶縁層１０３を薄くすることでトランジスタ１００の電気的特性を向上させることができる。また絶縁層１０３の被覆性が向上することに伴い、絶縁層１０３を薄く形成してもトランジスタ１００のゲート耐圧の低下を抑制することができる。さらに、ゲート電極１０５を薄く形成することで、より微細に安定した加工が可能となるため好ましい。
以下では、トランジスタ１００の各構成要素について説明する。
〔半導体層〕
トランジスタ１００のチャネルが形成される半導体層１０２に適用可能な半導体としては、例えばシリコンやゲルマニウムなどの半導体材料、化合物半導体材料、有機半導体材料、または酸化物半導体材料などが挙げられる。
また、半導体層１０２に用いる半導体の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部または全部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタの特性の劣化が抑制されるため好ましい。
例えば、上記半導体としてシリコンを用いる場合には、アモルファスシリコン、微結晶シリコン、多結晶シリコン、または単結晶シリコンなどを用いることができる。
また、上記半導体として酸化物半導体を用いる場合、インジウム、ガリウム、亜鉛のうち少なくともひとつを含む酸化物半導体を用いることが好ましい。代表的には、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物などが挙げられる。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい酸化物半導体を用いると、オフ状態におけるリーク電流を抑制できるため好ましい。
なお、半導体層１０２に適用可能な酸化物半導体の好ましい形態とその形成方法については、後の実施の形態で詳細に説明する。
以下では、半導体層１０２に酸化物半導体を適用した場合について説明する。
〔基板〕
基板１０１の材質などに大きな制限はないが、少なくとも工程中の熱処理に耐えうる程度の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サファイヤ基板、ＹＳＺ（イットリア安定化ジルコニア）基板等を、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板等を適用することも可能である。
また、半導体基板やＳＯＩ基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。その場合、基板１０１上に層間絶縁層を介してトランジスタ１００を形成する。このとき、層間絶縁層に埋め込まれた接続電極により、トランジスタ１００のゲート電極１０５、第１の電極１０４ａ及び第２の電極１０４ｂの少なくとも一つが、上記半導体素子と電気的に接続する構成とすればよい。半導体素子上に層間絶縁層を介してトランジスタ１００を設けることにより、トランジスタ１００を付加することによる面積の増大を抑制することができる。
また、基板１０１として、プラスチックなどの可撓性基板を用い、該可撓性基板上に直接、トランジスタ１００を形成してもよい。または、基板１０１とトランジスタ１００の間に剥離層を設けてもよい。剥離層は、その上層にトランジスタの一部あるいは全部を形成した後、基板１０１より分離し、他の基板に転載するのに用いることができる。その結果、トランジスタ１００は耐熱性の劣る基板や可撓性の基板にも転載できる。
〔ゲート電極〕
ゲート電極１０５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、ゲート電極１０５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくはこれらの窒化膜を用いてもよい。
また、ゲート電極１０５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
また、ゲート電極１０５と絶縁層１０３との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも半導体層１０２より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
〔ゲート絶縁層〕
絶縁層１０３は、ゲート絶縁層として機能する。
絶縁層１０３は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。
また、絶縁層１０３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
〔第１の電極、第２の電極〕
第１の電極１０４ａ及び第２の電極１０４ｂは、トランジスタ１００のソース電極またはドレイン電極として機能する。
第１の電極１０４ａ及び第２の電極１０４ｂを構成する第１の導電層１１１ａ、第１の導電層１１１ｂ、第２の導電層１１２ａ、第２の導電層１１２ｂは、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いることができる。または、上述した金属や合金の窒化物を用いてもよい。
例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
ここで、第１の導電層１１１ａと第１の導電層１１１ｂは同一の導電膜（または導電膜の積層）を加工して形成する。同様に、第２の導電層１１２ａと第２の導電層１１２ｂは、同一の導電膜（または導電膜の積層）を加工して形成する。
また、第１の導電層１１１ａ及び第１の導電層１１１ｂに用いる材料と、第２の導電層１１２ａ及び第２の導電層１１２ｂに用いる材料とは同一であってもよいが、異なる材料を用いることが好ましい。後述する作製方法例において、第２の導電層１１２ａ及び第２の導電層１１２ｂの加工を行うときに、第１の導電層１１１ａ及び第１の導電層１１１ｂの上面が露出した状態となる場合があるため、エッチング速度に差が生じるように異なる材料を用いることが好ましい。
例えば、第１の導電層１１１ａ及び第１の導電層１１１ｂにタングステンなどの金属を用い、第２の導電層１１２ａ及び第２の導電層１１２ｂに窒化チタンなどの金属窒化物を用いると、これらのエッチング速度を大きく異ならせることが可能となり、加工の安定性が高まる。
〔絶縁層〕
絶縁層１０６は、基板１０１に含有される不純物が拡散することを防ぐバリア層として機能する。
また絶縁層１０６及び絶縁層１０７の少なくとも一方は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。
例えば、絶縁層１０６または絶縁層１０７としては、酸化シリコン、酸化窒化シリコン等を用いることができる。
なお、絶縁層１０７は、後に形成する絶縁層１０８を形成する際の、トランジスタへのダメージ緩和膜としても機能する。
また、絶縁層１０７の下層に、酸素を透過する酸化物膜を設けてもよい。
酸素を透過する酸化物膜としては、酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
絶縁層１０８は、酸素、水素、水等のブロッキング効果を有する絶縁膜を用いることができる。絶縁層１０７上に絶縁層１０８を設けることで、半導体層１０２からの酸素の外部への拡散と、外部から半導体層１０２への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
なお、絶縁層１０７に上述した酸素、水素、水等のブロッキング効果を有する絶縁膜を用い、絶縁層１０８を設けない構成としてもよい。また、このようなブロッキング効果を有する絶縁層１０７と、絶縁層１０８の積層構造としてもよい。絶縁層１０７と絶縁層１０８を積層して設けることにより、ブロッキング効果がより高められ、またトランジスタ１００の上部の平坦性を高めることができる。
以上がトランジスタ１００の構成例についての説明である。
［作製方法例］
以下では、図１で例示したトランジスタ１００の作製方法の一例について、図面を参照して説明する。図２乃至図４は、以下で例示する作製方法例での各工程における断面概略図である。
〔絶縁層の形成〕
まず、基板１０１上の絶縁層１０６を形成する。
絶縁層１０６は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法等で形成する。
絶縁層１０６に酸素を過剰に含有させるには、例えば、酸素雰囲気下にて絶縁層１０６の成膜を行えばよい。または、成膜後の絶縁層１０６に酸素を導入して酸素を過剰に含有させてもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁層１０６に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰の含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
〔半導体層の形成〕
続いて、酸化物半導体膜を成膜し、フォトリソグラフィ法などの加工方法を用いて該酸化物半導体膜を島状に加工することで、島状の半導体層１０２を形成する（図２（Ａ））。
酸化物半導体膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いることができる。酸化物半導体膜の成膜は、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、且つ膜厚分布も均一とすることからＤＣスパッタリング法を用いることが好ましい。
酸化物半導体膜の成膜後、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理により、絶縁層１０６から酸化物半導体膜（または半導体層１０２）に酸素が供給され、半導体層１０２に含まれる酸化物半導体中の酸素欠損を低減できる。なお、加熱処理は酸化物半導体膜を成膜した後のどの段階で行ってもよく、酸化物半導体膜の加工前に行ってもよいし、酸化物半導体膜を加工して半導体層１０２を形成した後に行ってもよい。
〔第１の導電層の形成〕
続いて、絶縁層１０６及び半導体層１０２上に第１の導電膜１１５を成膜する（図２（Ｂ））。
第１の導電膜１１５は、後の第１の導電層１１１ａ、第１の導電層１１１ｂとなる膜である。第１の導電膜１１５は例えばスパッタリング法などにより成膜する。
続いて、フォトリソグラフィ法などの加工方法により第１の導電膜１１５の一部を除去し、第１の導電層１１１ａ及び第１の導電層１１１ｂを形成する（図２（Ｃ））。
ここで、第１の導電膜１１５の加工時に、半導体層１０２の上面の一部がエッチングされ、薄膜化する場合がある。そのため半導体層１０２を予め厚く形成しておくことが好ましい。
〔第２の導電膜の成膜〕
続いて、絶縁層１０６、半導体層１０２、第１の導電層１１１ａ、及び第１の導電層１１１ｂ上に第２の導電膜１１６を成膜する（図２（Ｄ））。
第２の導電膜１１６は、後の第２の導電層１１２ａ、第２の導電層１１２ｂとなる膜である。第２の導電膜１１６は例えばスパッタリング法などにより成膜する。
第２の導電膜１１６は、第１の導電層１１１ａまたは第１の導電層１１１ｂと重ならない領域において、その上面が第１の導電層１１１ａまたは第１の導電層１１１ｂの上面よりも低くなるように成膜する。例えば、第２の導電膜１１６として、第１の導電膜１１５よりも薄い膜（または積層膜）を成膜する。
〔有機塗布膜、レジスト膜の形成〕
続いて、第２の導電膜１１６上に、有機塗布膜１２１を形成する。その後、有機塗布膜１２１上にレジスト膜１２２を形成する（図２（Ｅ））。
レジスト膜１２２としては、フォトレジストとも呼ばれる感光性の有機樹脂を用いればよい。例えば、ポジ型のフォトレジストやネガ型のフォトレジストを用いることができる。レジスト膜１２２は、例えばスピンコート法などにより均一な厚さに形成することができる。
有機塗布膜１２１としては、非感光性の有機樹脂を用いる。ここで、有機塗布膜１２１として、被加工膜（ここでは第２の導電膜１１６）とレジスト膜１２２との密着性を改善する機能を有していてもよい。また有機塗布膜１２１に遮光性を持たせ、後の露光の際にレジスト膜１２２を透過した光が、被加工膜、基板１０１、または基板１０１を支持するステージなどの表面で反射し、再度レジスト膜１２２を透過することを抑制するなどの、反射防止膜としての機能を有していてもよい。このような反射防止膜としての機能を有する有機塗布膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）などがある。
有機塗布膜１２１は、例えばスピンコート法などにより形成することができる。なお、有機塗布膜１２１は、これよりも下部に凹凸形状がある場合にその段差を被覆することが好ましい。このように有機塗布膜１２１を形成することで、その上層のレジスト膜１２２の厚さのばらつきを抑制し、露光不良やレジスト幅のばらつきを低減できる。
〔レジスト膜の露光、現像〕
続いて、レジスト膜１２２を露光する。露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用い、フォトマスクを介してレジスト膜１２２に照射することができる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
本作製方法例では、レジスト膜１２２としてネガ型のレジストを用い、電子ビームを走査することにより露光を行う。その後、レジスト膜１２２に対して現像処理を行ってレジスト膜１２２の露光されない部分を除去する（図３（Ａ））。
露光及び現像処理によって、レジスト膜１２２は半導体層１０２と重なる領域で離間するように加工する。さらにレジスト膜１２２は、第１の導電層１１１ａ及び第１の導電層１１１ｂと重ならない領域で離間するように加工する。言い換えると、半導体層１０２上のレジスト膜１２２は、第１の導電層１１１ａまたは第１の導電層１１１ｂと重畳し、且つレジスト膜１２２の端部がこれらの間に延在するように加工する。
〔有機塗布膜及び第２の導電膜のエッチング〕
続いて、レジスト膜１２２をマスクとして、有機塗布膜１２１及び第２の導電膜１１６のレジスト膜１２２に覆われていない部分をエッチングにより除去する（図３（Ｂ））。このとき、第２の導電膜１１６は、半導体層１０２と重なる領域で離間するように分断される。
有機塗布膜１２１や第２の導電膜１１６のエッチングには、ドライエッチングまたはウェットエッチングを用いることができる。特に微細な加工を行う場合には、異方性のドライエッチングにより、有機塗布膜１２１と第２の導電膜１１６を連続してエッチングすることが好ましい。
有機塗布膜１２１及び第２の導電膜１１６をドライエッチングによりエッチングする場合、図３（Ｂ）に示すようにレジスト膜１２２の上部が同時にエッチングされ、厚さが減少する場合がある。また、レジスト膜１２２及び有機塗布膜１２１の側面もエッチングされてしまう場合がある。
〔第２の導電層の形成〕
続いて、異方性のドライエッチングにより、レジスト膜１２２、有機塗布膜１２１、及び第２の導電膜１１６を、上方から下方にかけて連続的にエッチングする（エッチバックする、ともいう）。このとき、第１の導電層１１１ａ及び第１の導電層１１１ｂの上面が露出するように、これらの上面に接する第２の導電膜１１６の一部を除去することにより、第２の導電層１１２ａ及び第２の導電層１１２ｂが形成される（図３（Ｃ））。
エッチングの過程を説明する。まずレジスト膜１２２がエッチングにより消失し、有機塗布膜１２１の上面が露出する。続いて、有機塗布膜１２１が上方からエッチングされ、第１の導電層１１１ａまたは第１の導電層１１１ｂと重なる第２の導電膜１１６の一部が露出する。続いて、有機塗布膜１２１と、露出した第２の導電膜１１６の一部がエッチングされ、第１の導電層１１１ａ及び第１の導電層１１１ｂのそれぞれの上面が露出する。このとき、第２の導電膜１１６の第１の導電層１１１ａまたは第１の導電層１１１ｂと重ならない部分では、有機塗布膜１２１がエッチング工程に耐えてその上層に残存しているため、当該有機塗布膜１２１がマスクとなって、この部分の第２の導電膜１１６はエッチングにより消失することなく、第１の導電層１１１ａ及び第１の導電層ｂの周囲を囲うように第２の導電層１１２ａ及び第２の導電層１１２ｂが形成される。
このようにして、島状の半導体層１０２上において第１の導電層１１１ａ及び第１の導電層１１１ｂの間に位置し、且つ、第１の導電層１１１ａの側面と接する第２の導電層１１２ａと、島状の半導体層１０２上において第１の導電層１１１ａ及び第１の導電層１１１ｂの間に位置し、且つ、第１の導電層１１１ｂの側面と接する第２の導電層１１２ｂと、が形成される。
ここで、第１の導電層１１１ａ及び第１の導電層１１１ｂとなる第１の導電膜１１５の材料と、第２の導電層１１２ａ及び第２の導電層１１２ｂとなる第２の導電膜１１６の材料と、に異なる材料を用い、エッチング条件として第２の導電膜１１６の方がよりエッチング速度の速い条件を設定することが好ましい。このような条件により、第１の導電層１１１ａ及び第１の導電層１１１ｂの上面の高さが、第２の導電層１１２ａ及び第２の導電層１１２ｂの上面よりも、エッチングにより低くなってしまうことを抑制できる。
また、上記エッチングにより有機塗布膜１２１の側面もエッチングされる。有機塗布膜１２１の側面をエッチングにより徐々に後退させつつ、第２の導電膜１１６の一部をエッチングすることで、第２の導電層１１２ａ及び第２の導電層１１２ｂの端部をテーパ形状に加工することができる。
また図３（Ｃ）に示すように、上記エッチングにより、第１の導電層１１１ａ及び第１の導電層１１１ｂの露出した部分における角部が同時にエッチングされ、丸みを帯びた形状に加工される場合がある。このような形状とすることで、第１の導電層１１１ａ及び第１の導電層１１１ｂの上部に形成される層（例えば絶縁層１０３）の被覆性を向上させることができるため好ましい。
なお、図面において、各構成における角部の形状を強調して明示しているが、いずれの角部においても所定の曲率半径で丸みを帯びた形状を有していてもよい。
ここで、レジスト膜１２２をマスクとした有機塗布膜１２１及び第２の導電膜１１６のエッチングから、第２の導電層１１２ａ及び第２の導電層１１２ｂが形成されるまでの一連のエッチングを、一つの装置で連続して行うことが好ましい。
第２の導電層１１２ａと第２の導電層１１２ｂとの間の距離が、トランジスタ１００のチャネル長に相当する。これらの距離が小さいほど、トランジスタ１００のオン電流が高まり高速動作が実現できるため好ましい。例えば、第２の導電層１１２ａと第２の導電層１１２ｂとの間の距離を１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とすればよい。
〔有機塗布膜の除去〕
続いて、残存している有機塗布膜１２１を除去する（図３（Ｄ））。
有機塗布膜１２１を除去する方法としては、例えばレジスト剥離液などを用いて除去する方法が挙げられる。または、酸素を含む雰囲気下でのプラズマ処理により有機塗布膜１２１を分解除去してもよい。または、双方を組み合わせて行ってもよい。ここで、レジスト膜１２２の一部が残存している場合や、レジスト膜１２２や有機塗布膜１２１の反応生成物が付着している場合には、この工程によりこれらを同時に除去することができる。
〔ゲート絶縁層の形成〕
続いて、半導体層１０２、第１の電極１０４ａ及び第２の電極１０４ｂ上に、絶縁層１０３を形成する（図４（Ａ））。絶縁層１０３は、第１の導電層１１１ａの上面、第１の導電層１１１ｂの上面、第２の導電層１１２ａの上面、第２の導電層１１２ｂの上面に接している。
絶縁層１０３は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁層１０３をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性をより向上させることができるため好ましい。
また、絶縁層１０３の形成後、加熱処理を行うことが好ましい。加熱処理によって絶縁層１０３に含まれる水、水素等の不純物を脱離（脱水化または脱水素化）させることができる。加熱処理としては上述と同様の条件で行えばよい。
〔ゲート電極の形成〕
続いて、絶縁層１０３上に導電膜を成膜し、フォトリソグラフィ法等の加工方法を用いて該導電膜の不要な部分をエッチングすることにより、ゲート電極１０５を形成する（図４（Ｂ））。
ゲート電極１０５となる導電膜は、例えばスパッタリング法などを用いて成膜する。
ここで、上述の第２の導電膜１１６の加工時において、第１の導電層１１１ａ及び第１の導電層１１１ｂの上面が絶縁層１０３と接するように、これらの上面と接する第２の導電膜１１６が除去されている。したがって、第１の電極１０４ａ及び第２の電極１０４ｂ上にゲート電極１０５となる導電膜を成膜した際、第１の導電層１１１ａ及び第１の導電層１１１ｂ上に第２の導電層１１２ａまたは第２の導電層１１２ｂが覆うような構成に比べ、当該導電膜の上面の起伏が低減される。その結果、当該導電膜の上面の起伏に起因する当該導電膜を加工するためのレジスト膜の厚さのばらつきが抑制されるため、レジスト膜の厚さを薄くすることができる。レジスト膜の厚さが薄いほど露光時の解像度を高めることができるため、より微細な加工を行うことができる。
〔絶縁層の形成〕
続いて、絶縁層１０３及びゲート電極１０５上に絶縁層１０７を形成し、続いて絶縁層１０７上に絶縁層１０８を形成する（図４（Ｃ））。
絶縁層１０７や絶縁層１０８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁層１０７及び絶縁層１０８をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性が良好であるため好ましい。
絶縁層１０７として酸化シリコン膜または酸化窒化シリコン膜をプラズマＣＶＤ法により形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素などがある。
例えば、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２６０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、酸化物絶縁膜中における酸素含有量が化学量論比よりも多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。
絶縁層１０８として窒化シリコン膜、または窒化酸化シリコン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体、酸化性気体、及び窒素を含む気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。窒素を含む気体としては、窒素、アンモニア等がある。
絶縁層１０７及び絶縁層１０８の形成後、加熱処理を行うことが好ましい。加熱処理により絶縁層１０７が放出した酸素が半導体層１０２に供給され、半導体層１０２に含まれる酸化物半導体中の酸素欠損を低減することができる。加熱処理としては上述と同様の条件で行えばよい。
〔配線の形成〕
続いて、絶縁層１０８、絶縁層１０７及び絶縁層１０３の一部をエッチングし、それぞれ第１の電極１０４ａ及び第２の電極１０４ｂに達する開口を形成する。
続いて、絶縁層１０８、第１の電極１０４ａ、及び第２の電極１０４ｂ上に導電膜を成膜し、該導電膜の一部をフォトリソグラフィ法などの加工方法を用いてエッチングすることで、配線１０９ａ及び配線１０９ｂを形成する。
配線１０９ａ及び配線１０９ｂとなる導電膜としては、ゲート電極１０５や第１の電極１０４ａ及び第２の電極１０４ｂに用いることのできる導電性材料を用いればよい。また導電膜はスパッタリング法などにより成膜できる。
ここで、配線１０９ａ及び配線１０９ｂの形成時に、ゲート電極１０５と電気的に接続する配線（図示しない）を同時に形成してもよい。
以上の工程により、トランジスタ１００を作製することができる。
［変形例］
以下では、上記構成例で例示したトランジスタ１００と、構成の一部が異なるトランジスタの構成例について説明する。
〔変形例１〕
図５（Ａ）に、以下で例示するトランジスタ１５０の断面概略図を示す。トランジスタ１５０は、主に半導体層の構成が異なる点で、トランジスタ１００と相違している。
トランジスタ１５０の半導体層１３２は、第１の半導体層１３２ａ、第２の半導体層１３２ｂ、及び第３の半導体層１３２ｃが順に積層された積層構造を有している。また第１の半導体層１３２ａ、第２の半導体層１３２ｂ、及び第３の半導体層１３２ｃは、酸化物半導体を含む。
なお、第１の半導体層１３２ａと第２の半導体層１３２ｂの境界、第２の半導体層１３２ｂと第３の半導体層１３２ｃの境界は不明瞭である場合があるため、図５（Ａ）等の図中にはこれらの境界を破線で示している。
例えば、第２の半導体層１３２ｂは、代表的にはＩｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）を用いる。また、第２の半導体層１３２ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくは、Ｉｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくは、Ｉｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また例えば、第２の半導体層１３２ｂは、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である材料を用いる。
また例えば、第１の半導体層１３２ａ及び第３の半導体層１３２ｃは、Ｉｎ若しくはＧａを含み、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ第２の半導体層１３２ｂよりも伝導帯の下端のエネルギーが真空準位に近く、代表的には、第１の半導体層１３２ａまたは第３の半導体層１３２ｃの伝導帯の下端のエネルギーと、第２の半導体層１３２ｂの伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。
また例えば、第１の半導体層１３２ａまたは第３の半導体層１３２ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくは、Ｉｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
第１の半導体層１３２ｂとして、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。また、第１の半導体層１３２ａまたは第３の半導体層１３２ｃとして、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４、１：３：６、１：６：８、または１：６：１０の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、第１の半導体層１３２ａ、第２の半導体層１３２ｂ、及び第３の半導体層１３２ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、第１の半導体層１３２ａと第３の半導体層１３２ｃは、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
第２の半導体層１３２ｂを挟むように設けられる第１の半導体層１３２ａ及び第３の半導体層１３２ｃに、第２の半導体層１３２ｂに比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることにより、半導体層１３２からの酸素の放出を抑制することができる。
また、第１の半導体層１３２ａ及び第３の半導体層１３２ｃに、第２の半導体層１３２ｂに比べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、第２の半導体層１３２ｂに主としてチャネルが形成され、第２の半導体層１３２ｂが主な電流経路となる。このように、チャネルが形成される第２の半導体層１３２ｂを、同じ構成元素を含む第１の半導体層１３２ａ及び第３の半導体層１３２ｃで挟持することにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、第１の半導体層１３２ａ、第２の半導体層１３２ｂ、第３の半導体層１３２ｃのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
なお、上記では半導体層１３２として、３つの半導体層が積層された構成を例示したが、２つ、または４つ以上の半導体層を積層する構成としてもよい。
〔変形例２〕
図５（Ｂ）に、以下で例示するトランジスタ１６０の断面概略図を示す。トランジスタ１６０は、主に半導体層の構成が異なる点で、上記トランジスタ１５０と相違している。
トランジスタ１６０の備える半導体層１３２のうち、第３の半導体層１３２ｃが第１の電極１０４ａ、第２の電極１０４ｂ、第２の半導体層１３２ｂ上に設けられている。
このように、主としてチャネルが形成されうる第２の半導体層１３２ｂに、第１の電極１０４ａ及び第２の電極１０４ｂが接する構成とすることにより、トランジスタ１６０のオン電流を高めることができる。
〔変形例３〕
図５（Ｃ）に、以下で例示するトランジスタ１７０の断面概略図を示す。トランジスタ１７０は、主に半導体層、ゲート絶縁層などの構成が異なる点で、上記トランジスタ１５０及びトランジスタ１６０と相違している。
トランジスタ１７０の備える半導体層１３２のうち、第３の半導体層１３２ｃが第１の電極１０４ａの第２の導電層１１２ａの端部、第２の電極１０４ｂの第２の導電層１１２ｂの端部、及び第２の半導体層１３２ｂを覆って設けられている。
また、第３の半導体層１３２ｃ及び絶縁層１０３の端部が、ゲート電極１０５の端部と略一致するように、同一のフォトマスクを用いて加工されている。
また絶縁層１０７が、第３の半導体層１３２ｃ及び絶縁層１０３の側面に接して設けられている。
以上が変形例についての説明である。
本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の半導体層に好適に用いることのできる酸化物半導体について説明する。
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
酸化物半導体膜をトランジスタに適用する場合、酸化物半導体膜の膜厚は２ｎｍ以上４０ｎｍ以下とすることが好ましい。
適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
以下では、酸化物半導体膜の構造について説明する。
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶系または菱面体晶系である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、多結晶酸化物半導体膜について説明する。
多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、ＴＥＭによる観察像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒界を確認できる場合がある。
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜は、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折像が観測される。一方、ｎｃ−ＯＳ膜は、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜のナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜のナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、ＴＥＭによる観察像で、結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。
次に、単結晶酸化物半導体膜について説明する。
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置を含む表示パネルの構成例について説明する。
［構成例］
図６（Ａ）は、本発明の一態様の表示パネルの上面図であり、図６（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図６（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、実施の形態１に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に実施の形態１に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図６（Ａ）に示す。表示装置の基板５００上には、画素部５０１、第１の走査線駆動回路５０２、第２の走査線駆動回路５０３、信号線駆動回路５０４を有する。画素部５０１には、複数の信号線が信号線駆動回路５０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５０２、及び第２の走査線駆動回路５０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板５００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図６（Ａ）では、第１の走査線駆動回路５０２、第２の走査線駆動回路５０３、信号線駆動回路５０４は、画素部５０１と同じ基板５００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板５００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
〔液晶パネル〕
また、画素の回路構成の一例を図６（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ５１６のゲート配線５１２と、トランジスタ５１７のゲート配線５１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層５１４は、トランジスタ５１６とトランジスタ５１７で共通に用いられている。トランジスタ５１６とトランジスタ５１７は実施の形態１で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
トランジスタ５１６と電気的に接続する第１の画素電極層と、トランジスタ５１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ５１６のゲート電極はゲート配線５１２と接続され、トランジスタ５１７のゲート電極はゲート配線５１３と接続されている。ゲート配線５１２とゲート配線５１３に異なるゲート信号を与えてトランジスタ５１６とトランジスタ５１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線５１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子５１８と第２の液晶素子５１９を備える。第１の液晶素子５１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子５１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図６（Ｂ）に示す画素回路は、これに限定されない。例えば、図６（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。また画素回路を構成する素子や回路にも、本発明の一態様の半導体装置の作製方法を用いて作製された半導体装置を適用することができる。
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図６（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図６（Ｃ）は、適用可能な画素回路の一例を示す図である。ここでは本発明の一態様の半導体装置の作製方法を用いて作製されたｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素５２０は、スイッチング用トランジスタ５２１、駆動用トランジスタ５２２、発光素子５２４及び容量素子５２３を有している。スイッチング用トランジスタ５２１は、ゲート電極層が走査線５２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線５２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ５２２のゲート電極層に接続されている。駆動用トランジスタ５２２は、ゲート電極層が容量素子５２３を介して電源線５２７に接続され、第１電極が電源線５２７に接続され、第２電極が発光素子５２４の第１電極（画素電極）に接続されている。発光素子５２４の第２電極は共通電極５２８に相当する。共通電極５２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ５２１および駆動用トランジスタ５２２は実施の形態１で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
発光素子５２４の第２電極（共通電極５２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線５２７に設定される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子５２４に印加することにより、発光素子５２４に電流を流して発光させる。なお、発光素子５２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子５２３は駆動用トランジスタ５２２のゲート容量を代用することにより省略できる。駆動用トランジスタ５２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ５２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ５２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ５２２に入力する。なお、駆動用トランジスタ５２２を線形領域で動作させるために、電源線５２７の電圧よりも高い電圧を駆動用トランジスタ５２２のゲート電極層にかける。また、信号線５２５には、電源線電圧に駆動用トランジスタ５２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ５２２のゲート電極層に発光素子５２４の順方向電圧に駆動用トランジスタ５２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ５２２が飽和領域で動作するようにビデオ信号を入力し、発光素子５２４に電流を流す。また、駆動用トランジスタ５２２を飽和領域で動作させるために、電源線５２７の電位を、駆動用トランジスタ５２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子５２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図６（Ｃ）に示す画素構成に限定されない。例えば、図６（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。また画素回路を構成する素子や回路にも、本発明の一態様の半導体装置の作製方法を用いて作製された半導体装置を適用することができる。
本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置を含む電子機器の構成例について説明する。
図７は、本発明の一態様の半導体装置を含む電子機器のブロック図である。
図８は、本発明の一態様の半導体装置を含む電子機器の外観図である。
図７に示す電子機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。
アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。また、メモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成することができる。
実施の形態１で説明するトランジスタを、メモリ回路９１２に適用することにより、情報の書き込みおよび読み出しが可能な信頼性の高い電子機器を提供することができる。
また、実施の形態１で説明するトランジスタを、ＣＰＵ９０７またはＤＳＰ９０８に含まれるレジスタ等に適用することにより、情報の書き込みおよび読み出しが可能な信頼性の高い電子機器を提供することができる。
なお、実施の形態１で説明するトランジスタのオフリーク電流が極めて小さい場合は、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたメモリ回路９１２を提供できる。また、パワーゲーティングされている期間に、パワーゲーティング前の状態をレジスタ等に記憶することができるＣＰＵ９０７またはＤＳＰ９０８を提供することができる。
また、ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。
表示部９１４はマトリクス状に配置された複数の画素を有する。画素は画素回路を備え、画素回路はゲートドライバ９１６と電気的に接続されている。
実施の形態１で説明するトランジスタを、画素回路またはゲートドライバ９１６に適宜用いることができる。これにより、信頼性の高いディスプレイを提供することができる。
電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図８（Ａ）は、携帯型の情報端末であり、本体１００１、筐体１００２、表示部１００３ａ、１００３ｂなどによって構成されている。表示部１００３ｂはタッチパネルとなっており、表示部１００３ｂに表示されるキーボードボタン１００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部１００３ａをタッチパネルとして構成してもよい。実施の形態１で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１００３ａ、１００３ｂに適用することにより、信頼性の高い携帯型の情報端末とすることができる。
図８（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図８（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図８（Ｂ）は、携帯音楽プレイヤーであり、本体１０２１には表示部１０２３と、耳に装着するための固定部１０２２と、スピーカー、操作ボタン１０２４、外部メモリスロット１０２５等が設けられている。実施の形態１で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１０２３に適用することにより、より信頼性の高い携帯音楽プレイヤーとすることができる。
さらに、図８（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
図８（Ｃ）は、携帯電話であり、筐体１０３０及び筐体１０３１の二つの筐体で構成されている。筐体１０３１には、表示パネル１０３２、スピーカー１０３３、マイクロフォン１０３４、ポインティングデバイス１０３６、カメラ用レンズ１０３７、外部接続端子１０３８などを備えている。また、筐体１０３０には、携帯電話の充電を行う太陽電池セル１０４０、外部メモリスロット１０４１などを備えている。また、アンテナは筐体１０３１内部に内蔵されている。実施の形態１で説明するトランジスタを表示パネル１０３２に適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル１０３２はタッチパネルを備えており、図８（Ｃ）には映像表示されている複数の操作キー１０３５を点線で示している。なお、太陽電池セル１０４０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
例えば、昇圧回路などの電源回路に用いられるパワートランジスタも実施の形態１で説明するトランジスタの半導体層の膜厚を２μｍ以上５０μｍ以下とすることで形成することができる。
表示パネル１０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１０３２と同一面上にカメラ用レンズ１０３７を備えているため、テレビ電話が可能である。スピーカー１０３３及びマイクロフォン１０３４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１０３０と筐体１０３１は、スライドし、図８（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子１０３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図８（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置１０５０は、筐体１０５１に表示部１０５３が組み込まれている。表示部１０５３により、映像を表示することが可能である。また、筐体１０５１を支持するスタンド１０５５にＣＰＵが内蔵されている。実施の形態１で説明するトランジスタを表示部１０５３およびＣＰＵに適用することにより、信頼性の高いテレビジョン装置１０５０とすることができる。
テレビジョン装置１０５０の操作は、筐体１０５１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置１０５０は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置１０５０は、外部接続端子１０５４や、記憶媒体再生録画部１０５２、外部メモリスロットを備えている。外部接続端子１０５４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部１０５２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ１０５６にデータ保存されている画像や映像などを表示部１０５３に映し出すことも可能である。
また、実施の形態１で説明するトランジスタのオフリーク電流が極めて小さい場合は、当該トランジスタを外部メモリ１０５６やＣＰＵに適用することにより、消費電力が十分に低減された信頼性の高いテレビジョン装置１０５０とすることができる。
本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
本実施例では、実施の形態１で例示した方法により電極の加工を行い、断面観察を行った結果について説明する。
［試料の作製］
作製した試料の基板として、シリコンウェハを用いた。基板に対して熱酸化を行い、基板表面上に熱酸化膜を形成した。続いて、熱酸化膜上に厚さ約３００ｎｍの酸窒化シリコン膜をプラズマＣＶＤ法により形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて表面を平坦化した。
続いて、厚さ約２０ｎｍの酸化物半導体膜（ＯＳ１）と、これとは組成の異なる厚さ約１５ｎｍの酸化物半導体膜（ＯＳ２）をスパッタリング法により順に成膜した。その後、酸化物半導体膜上に厚さ約１００ｎｍのネガ型のレジスト膜を形成し、レジスト膜に対して電子ビームを走査して露光し、現像処理を行うことでレジスト膜のパターンを形成した。続いてレジスト膜をマスクとして酸化物半導体膜をエッチングし、レジスト膜を除去して島状の半導体層を得た。
続いて、第１の導電膜として厚さ約２０ｎｍのタングステン膜をスパッタリング法により成膜した。続いて厚さ約３０ｎｍの有機塗布膜と、厚さ約１５０ｎｍのネガ型のレジスト膜を形成した。続いて、レジスト膜に対して電子ビームを走査して露光した後、現像処理を行うことでレジスト膜のパターンを形成した。続いて、レジスト膜をマスクとして有機塗布膜と、第１の導電膜をエッチングした後、レジスト膜と有機塗布膜を除去して、一対の第１の導電層を得た。
続いて、第２の導電膜として厚さ約１０ｎｍの窒化チタン膜をスパッタリング法により成膜した。その後、厚さ約２０ｎｍの有機塗布膜と、厚さ約１００ｎｍのネガ型のレジスト膜とをそれぞれ形成した。その後、レジスト膜に対して電子ビームを走査して露光した後、現像処理を行うことでレジスト膜のパターンを形成した。
続いて、レジスト膜、有機塗布膜、第２の導電層のエッチングを行った。エッチングはＣＨ４の流量を１００ｓｃｃｍとし、ＩＣＰ電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａ、基板温度−１０℃の条件で４０秒間行った。
エッチングにより第２の導電膜を加工し、一対の第２の導電層を得た。
続いて、酸素雰囲気下でのプラズマ処理（アッシング処理）を行った後、レジスト剥離液を用いた剥離処理を行い、残存したレジスト膜及び有機塗布膜を除去した。アッシング処理は、酸素の流量を１００ｓｃｃｍとし、ＲＦバイアス電力２００Ｗ、圧力６５Ｐａ、基板温度６０℃の条件で６０秒間行った。
以上の工程により半導体膜上に電極が形成された試料を得た。
［断面観察］
作製した試料について、走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による断面観察を行った。
図９に、観察した断面のＳＴＥＭ像を示す。
図９に示す断面観察像より以下のことが確認できた。まず半導体層上に一対のタングステンの層（第１の導電層）と、これらの間に一対の窒化チタンの層（第２の導電層）が形成されている。また、窒化チタンの層とタングステンの層とは、側面で接している。また、窒化チタンの層は、タングステンの層と接する第１の端部と、第１の端部と反対側にテーパ形状の第２の端部を有している。また、タングステンの層の端部が丸みを帯びた形状を有している。また、窒化チタンの層の上面がタングステンの層の上面よりも低く位置している。
このように、実施の形態１で例示した方法により、本発明の一態様の半導体装置に適用可能な形状を有する電極を形成できることが確認できた。
１００ トランジスタ
１０１ 基板
１０２ 半導体層
１０３ 絶縁層
１０４ａ 電極
１０４ｂ 電極
１０５ ゲート電極
１０６ 絶縁層
１０７ 絶縁層
１０８ 絶縁層
１０９ａ 配線
１０９ｂ 配線
１１１ａ 導電層
１１１ｂ 導電層
１１２ａ 導電層
１１２ｂ 導電層
１１５ 導電膜
１１６ 導電膜
１２１ 有機塗布膜
１２２ レジスト膜
１３２ 半導体層
１３２ａ 半導体層
１３２ｂ 半導体層
１３２ｃ 半導体層
１５０ トランジスタ
１６０ トランジスタ
１７０ トランジスタ
５００ 基板
５０１ 画素部
５０２ 走査線駆動回路
５０３ 走査線駆動回路
５０４ 信号線駆動回路
５１０ 容量配線
５１２ ゲート配線
５１３ ゲート配線
５１４ ドレイン電極層
５１６ トランジスタ
５１７ トランジスタ
５１８ 液晶素子
５１９ 液晶素子
５２０ 画素
５２１ スイッチング用トランジスタ
５２２ 駆動用トランジスタ
５２３ 容量素子
５２４ 発光素子
５２５ 信号線
５２６ 走査線
５２７ 電源線
５２８ 共通電極
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
１００１ 本体
１００２ 筐体
１００３ａ 表示部
１００３ｂ 表示部
１００４ キーボードボタン
１０２１ 本体
１０２２ 固定部
１０２３ 表示部
１０２４ 操作ボタン
１０２５ 外部メモリスロット
１０３０ 筐体
１０３１ 筐体
１０３２ 表示パネル
１０３３ スピーカー
１０３４ マイクロフォン
１０３５ 操作キー
１０３６ ポインティングデバイス
１０３７ カメラ用レンズ
１０３８ 外部接続端子
１０４０ 太陽電池セル
１０４１ 外部メモリスロット
１０５０ テレビジョン装置
１０５１ 筐体
１０５２ 記憶媒体再生録画部
１０５３ 表示部
１０５４ 外部接続端子
１０５５ スタンド
１０５６ 外部メモリ

Claims (3)

  1. 絶縁表面上に島状の第１の半導体層と、
    前記第１の半導体層上に接して設けられ、前記第１の半導体層上で離間する第１の電極及び第２の電極と、
    前記第１の半導体層上のゲート電極と、
    前記第１の半導体層と前記ゲート電極との間のゲート絶縁層と、
    前記第１の電極と前記ゲート絶縁層との間に位置する第１の領域と、前記第２の電極と前記ゲート絶縁層との間に位置する第２の領域と、前記第１の領域と前記第２の領域とに挟まれ且つ前記第１の半導体層に接する第３の領域とを有する第２の半導体層と、を有し、
    前記第１の電極及び前記第２の電極は、それぞれ第１の導電層及び第２の導電層を有し、
    前記第２の導電層は、前記第１の導電層の側面に接し、
    前記第２の導電層の膜厚は、前記第１の導電層の膜厚よりも小さく、
    前記第１の半導体層と前記第２の半導体層とは、それぞれ酸化物半導体を含む、
    半導体装置。
  2. 絶縁表面上に島状の第１の半導体層と、
    前記第１の半導体層上に接して設けられ、前記第１の半導体層上で離間する第１の電極及び第２の電極と、
    前記第１の半導体層上のゲート電極と、
    前記第１の半導体層と前記ゲート電極との間のゲート絶縁層と、
    前記第１の電極と前記ゲート絶縁層との間に位置する第１の領域と、前記第２の電極と前記ゲート絶縁層との間に位置する第２の領域と、前記第１の領域と前記第２の領域とに挟まれ且つ前記第１の半導体層に接する第３の領域とを有する第２の半導体層と、を有し、
    前記第１の電極及び前記第２の電極は、それぞれ第１の導電層及び第２の導電層を有し、
    前記第２の導電層は、前記第１の導電層の側面に接し、
    前記第２の導電層の膜厚は、前記第１の導電層の膜厚よりも小さく、
    前記第１の半導体層と前記第２の半導体層とは、それぞれ酸化物半導体を含み、
    前記ゲート電極の端部と、前記ゲート絶縁層の端部と、前記第２の半導体層の端部とは、一致している、
    半導体装置。
  3. 請求項１又は請求項２において、
    前記第２の導電層は、前記第１の導電層の周囲を囲うように設けられる、半導体装置。
JP2014054781A 2013-03-25 2014-03-18 半導体装置 Expired - Fee Related JP6378908B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014054781A JP6378908B2 (ja) 2013-03-25 2014-03-18 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013061883 2013-03-25
JP2013061883 2013-03-25
JP2014054781A JP6378908B2 (ja) 2013-03-25 2014-03-18 半導体装置

Publications (3)

Publication Number Publication Date
JP2014209592A JP2014209592A (ja) 2014-11-06
JP2014209592A5 JP2014209592A5 (ja) 2017-04-13
JP6378908B2 true JP6378908B2 (ja) 2018-08-22

Family

ID=51568479

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014054781A Expired - Fee Related JP6378908B2 (ja) 2013-03-25 2014-03-18 半導体装置

Country Status (3)

Country Link
US (1) US10347769B2 (ja)
JP (1) JP6378908B2 (ja)
KR (1) KR102166892B1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
US9773915B2 (en) 2013-06-11 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN110265303B (zh) * 2019-06-12 2021-04-02 深圳市华星光电半导体显示技术有限公司 一种显示面板的制作方法
WO2021048696A1 (ja) * 2019-09-13 2021-03-18 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3641342B2 (ja) * 1997-03-07 2005-04-20 Ｔｄｋ株式会社 半導体装置及び有機ｅｌディスプレイ装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
KR100290015B1 (ko) * 1999-05-13 2001-05-15 구본준, 론 위라하디락사 박막트랜지스터형 광 감지센서와 그 제조방법
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
WO2006081824A2 (en) * 2005-02-03 2006-08-10 Amminex A/S High density storage of ammonia
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5128091B2 (ja) * 2006-08-04 2013-01-23 三菱電機株式会社 表示装置及びその製造方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8927981B2 (en) * 2009-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011068028A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same
KR101844085B1 (ko) 2010-01-22 2018-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8304272B2 (en) * 2010-07-02 2012-11-06 International Business Machines Corporation Germanium photodetector
KR20180135118A (ko) 2010-07-02 2018-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8785241B2 (en) 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20130107937A (ko) * 2012-03-23 2013-10-02 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 장치, 및 이의 제조 방법
KR101434452B1 (ko) * 2012-07-18 2014-08-26 엘지디스플레이 주식회사 표시장치용 어레이 기판 및 그의 제조방법

Also Published As

Publication number Publication date
US10347769B2 (en) 2019-07-09
JP2014209592A (ja) 2014-11-06
US20140284595A1 (en) 2014-09-25
KR20140116814A (ko) 2014-10-06
KR102166892B1 (ko) 2020-10-16

Similar Documents

Publication Publication Date Title
JP7392024B2 (ja) 半導体装置
JP6418861B2 (ja) 半導体装置
JP6393167B2 (ja) 表示装置
JP6399767B2 (ja) 半導体装置
JP6355374B2 (ja) 半導体装置の作製方法
JP2023109902A (ja) 半導体装置
JP6386323B2 (ja) 半導体装置
TW201203513A (en) Semiconductor device and method for manufacturing the same
JP6199581B2 (ja) 金属酸化物膜、及び半導体装置
JP2016046527A (ja) 半導体装置とその作製方法、電子機器
JP6378908B2 (ja) 半導体装置
US10236357B2 (en) Semiconductor device and manufacturing method of the same
WO2019016642A1 (ja) 半導体装置、および半導体装置の作製方法
JP6733015B2 (ja) 金属酸化物膜及び半導体装置
JP6553266B2 (ja) 金属酸化物膜及び半導体装置
JP6392955B2 (ja) 金属酸化物膜

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170309

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170309

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180321

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180710

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180730

R150 Certificate of patent or registration of utility model

Ref document number: 6378908

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees