KR20140049476A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20140049476A
KR20140049476A KR1020130121919A KR20130121919A KR20140049476A KR 20140049476 A KR20140049476 A KR 20140049476A KR 1020130121919 A KR1020130121919 A KR 1020130121919A KR 20130121919 A KR20130121919 A KR 20130121919A KR 20140049476 A KR20140049476 A KR 20140049476A
Authority
KR
South Korea
Prior art keywords
electrode layer
film
transistor
oxide semiconductor
insulating film
Prior art date
Application number
KR1020130121919A
Other languages
English (en)
Other versions
KR102190306B1 (ko
Inventor
순페이 야마자키
히데오미 스자와
신야 사사가와
테츠히로 타나카
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20140049476A publication Critical patent/KR20140049476A/ko
Application granted granted Critical
Publication of KR102190306B1 publication Critical patent/KR102190306B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 산화물 반도체층 내의 산소 결손 증가를 억제할 수 있는 반도체 장치를 제공한다. 또한, 전기 특성이 양호한 반도체 장치를 제공한다. 또한, 신뢰성이 높은 반도체 장치를 제공한다.
산화물 반도체층을 채널 형성 영역에 포함하는 반도체 장치에 있어서, 산화물 반도체층의 하측에 접촉하도록 제공된 산화물 절연막과, 산화물 반도체층의 상측에 접촉하도록 제공된 게이트 절연막을 사용하여 상기 산화물 절연막 또는 상기 게이트 절연막 내의 산소를 산화물 반도체층 내에 공급한다. 또한, 소스 전극층 및 드레인 전극층에 사용하는 금속막에 도전성 질화물을 사용함으로써, 상기 금속막으로 산소가 확산되는 것을 억제한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체를 갖는 반도체 장치, 및 상기 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전기 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 이 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 비정질 산화물 반도체를 사용한 트랜지스터가 특허문헌 1에 개시(開示)되어 있다.
일본 특개2006-165528호 공보
산화물 반도체 내의 산소 결손은 도너가 되는 것이 알려져 있으며, 트랜지스터의 채널 형성 영역에 산화물 반도체를 사용하는 경우에는 산소 결손이 가능한 한 적은 산화물 반도체층을 사용하는 것이 바람직하다.
그러나 초기의 산화물 반도체층 내에 산소 결손이 적은 경우에도, 다양한 요인으로 산소 결손이 증가될 수 있다. 산화물 반도체층 내의 산소 결손이 증가되면, 예를 들어, 트랜지스터의 노멀리온(normally-on)화, 누설 전류 증대, 스트레스 인가로 인한 문턱 전압 시프트 등 전기 특성의 불량을 일으킬 수 있다.
따라서, 본 발명의 일 형태는 산화물 반도체층 내의 산소 결손 증가를 억제할 수 있는 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또한, 전기 특성이 양호한 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또한, 신뢰성이 높은 반도체 장치를 제공하는 것을 목적 중 하나로 한다.
본 발명의 일 형태는 산화물 반도체층을 채널 형성 영역에 포함하는 반도체 장치에 있어서, 산화물 반도체층의 하측에 접촉하도록 제공된 산화물 절연막과, 산화물 반도체층의 상측에 접촉하도록 제공된 게이트 절연막을 사용하여, 상기 산화물 절연막 또는 상기 게이트 절연막 내의 산소를 산화물 반도체층 내에 공급한다. 또한, 소스 전극층 및 드레인 전극층에 사용하는 금속막에 도전성 질화물을 사용함으로써, 상기 금속막으로의 산소 확산 또는 이동을 억제한다. 더 자세하게 말하면, 다음과 같다.
본 발명의 일 형태는 산화물 절연막과, 산화물 절연막 위에 형성된 산화물 반도체층과, 산화물 반도체층에 접촉하는 제 1 소스 전극층 및 제 1 드레인 전극층과, 산화물 반도체층에 접촉하며 제 1 소스 전극층 및 제 1 드레인 전극층을 각각 덮는 제 2 소스 전극층 및 제 2 드레인 전극층과, 산화물 절연막, 산화물 반도체층, 제 2 소스 전극층, 및 제 2 드레인 전극층 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성되고 산화물 반도체층과 중첩되는 위치에 형성된 게이트 전극층과, 게이트 절연막 및 게이트 전극층 위에 형성된 보호 절연막을 포함하며, 게이트 절연막의 일부가 제 2 소스 전극층 및 제 2 드레인 전극층의 외측에서 산화물 절연막과 접촉하는, 반도체 장치이다.
또한, 본 발명의 다른 일 형태는 산화물 절연막과, 산화물 절연막 위에 형성된 산화물 반도체층과, 산화물 반도체층에 접촉하는 제 1 소스 전극층 및 제 1 드레인 전극층과, 산화물 반도체층에 접촉하며 제 1 소스 전극층 및 제 1 드레인 전극층에 각각 접촉하는 제 2 소스 전극층 및 제 2 드레인 전극층과, 산화물 절연막, 산화물 반도체층, 제 1 소스 전극층, 제 1 드레인 전극층, 제 2 소스 전극층, 및 제 2 드레인 전극층 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성되고 산화물 반도체층과 중첩되는 위치에 형성된 게이트 전극층과, 게이트 절연막 및 게이트 전극층 위에 형성된 보호 절연막을 포함하며, 게이트 절연막의 일부가 제 1 소스 전극층 및 제 1 드레인 전극층의 외측에서 산화물 절연막과 접촉하는, 반도체 장치이다.
상기 각 구성에 있어서, 제 1 소스 전극층 및 제 1 드레인 전극층은 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 적어도 하나의 재료 또는 이것을 주성분으로 함유한 합금 재료이면 바람직하다.
또한, 상기 각 구성에 있어서, 제 1 소스 전극층의 단부 및 제 1 드레인 전극층의 단부는 계단 형상을 갖는 것이 바람직하다.
또한, 상기 각 구성에 있어서, 제 2 소스 전극층 및 제 2 드레인 전극층은 질화 탄탈, 질화 티타늄, 루테늄 중에서 선택된 적어도 하나의 재료 또는 이것을 주성분으로 함유한 합금 재료인 것이 바람직하다.
또한, 상기 각 구성에 있어서, 보호 절연막은 질화 실리콘막인 것이 바람직하다.
또한, 상기 각 구성에 있어서, 산화물 반도체층은 결정상을 포함하고, 결정상의 c축은 산화물 반도체층의 표면의 법선 벡터에 평행한 것이 바람직하다.
본 발명의 일 형태에 따르면, 산화물 반도체층 내의 산소 결손의 증가를 억제한 반도체 장치를 제공할 수 있다. 또한, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치를 설명하는 단면도 및 상면도.
도 2는 반도체 장치의 제작 방법을 설명하기 위한 도면.
도 3은 반도체 장치의 제작 방법을 설명하기 위한 도면.
도 4는 반도체 장치의 제작 방법을 설명하기 위한 도면.
도 5는 반도체 장치를 설명하기 위한 단면도 및 상면도.
도 6은 반도체 장치의 제작 방법을 설명하기 위한 도면.
도 7은 반도체 장치를 설명하기 위한 단면도 및 상면도.
도 8은 반도체 장치의 제작 방법을 설명하기 위한 도면.
도 9는 반도체 장치를 설명하기 위한 단면도 및 상면도.
도 10은 반도체 장치를 설명하기 위한 단면도 및 상면도.
도 11은 반도체 장치의 단면도 및 회로도.
도 12는 반도체 장치의 회로도 및 사시도.
도 13은 반도체 장치의 블록도.
도 14는 반도체 장치의 단면도.
도 15는 반도체 장치의 블록도.
도 16은 반도체 장치를 적용할 수 있는 전자 기기를 설명하기 위한 도면.
도 17은 IGZO막과 텅스텐막의 적층의 SIMS 분석 결과를 나타낸 도면.
도 18은 IGZO막과 질화 탄탈막의 적층의 SIMS 분석 결과를 나타낸 도면.
도 19는 IGZO막과 질화 티타늄막의 적층의 SIMS 분석 결과를 나타낸 도면.
도 20은 IGZO막과 질화 탄탈막의 적층, 및 IGZO막과 질화 티타늄막의 적층의 SIMS 분석 결과를 나타낸 도면.
도 21은 IGZO막과 질화 탄탈막의 적층, 및 IGZO막과 질화 티타늄막의 적층의 SIMS 분석 결과를 나타낸 도면.
도 22는 IGZO막을 에칭한 깊이에 대한 시트 저항값을 측정한 결과를 나타낸 도면.
도 23은 IGZO막을 에칭한 깊이에 대한 시트 저항값을 측정한 결과를 나타낸 도면.
실시형태 및 실시예에 대하여, 도면을 사용하여 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위를 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에서 기재하는 실시형태 및 실시예의 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면들에 공통적으로 이용하며, 그 반복되는 설명은 생략하는 경우가 있다.
또한, 본 명세서에 있어서, 트랜지스터의 '소스'나 '드레인'의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바뀔 수 있다. 그러므로, 본 명세서에서는 용어 '소스'와 '드레인'은 서로 바꿔 사용할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치에 대해서 도면을 사용하여 설명한다.
도 1의 (A), (B), (C), (D), (E)는 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 1의 (A)는 트랜지스터의 상면도이고, 도 1의 (B)는 도 1의 (A)에 도시한 일점 쇄선 X1-Y1 부분의 단면에 상당한다. 도 1의 (C)는 도 1의 (A)에 도시한 일점 쇄선 V1-W1 부분의 단면에 상당한다. 도 1의 (D)는 도 1의 (B)에 도시한 트랜지스터의 각 구성의 폭을 나타낸 도면이다. 도 1의 (E)는 도 1의 (B)에 도시한 영역(105)의 확대도이다. 또한, 도 1의 (A)의 상면도에 있어서, 도면의 명료화를 위해서 요소의 일부를 투과해서 도시하거나 생략하였다.
도 1의 (A), (B), (C), (D), (E)에 도시한 트랜지스터(150)는 기판(102) 위에 형성된 산화물 절연막(104)과, 산화물 절연막(104) 위에 형성된 산화물 반도체층(106)과, 산화물 반도체층(106) 위에 형성된 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)과, 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b) 각각 위에 형성된 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)과, 산화물 절연막(104), 산화물 반도체층(106), 제 2 소스 전극층(110a), 및 제 2 드레인 전극층(110b) 위에 형성된 게이트 절연막(112)과, 게이트 절연막(112) 위에 형성되며, 산화물 반도체층(106)과 중첩되는 위치에 형성된 게이트 전극층(114)과, 게이트 절연막(112) 및 게이트 전극층(114) 위에 형성된 보호 절연막(116)을 포함한다. 또한, 보호 절연막(116) 상방에 다른 절연층 또는 배선 등을 형성하여도 좋다.
기판(102)은 단순한 지지 재료뿐만 아니라, 트랜지스터 등 다른 디바이스가 형성된 기판이어도 좋다. 이 경우에는 트랜지스터(150)의 게이트 전극층(114), 제 1 소스 전극층(108a), 제 1 드레인 전극층(108b), 제 2 소스 전극층(110a), 및 제 2 드레인 전극층(110b) 중 적어도 하나는 상기 다른 디바이스와 전기적으로 접속되어도 좋다.
산화물 절연막(104)은 기판(102)으로부터의 불순물 확산을 방지하는 역할뿐만 아니라, 산화물 반도체층(106)에 산소를 공급하는 역할을 가질 수 있기 때문에, 산소를 함유한 절연막으로 한다. 특히 산화물 절연막(104)은 과잉 산소를 함유한 절연막이면 더 바람직하다. 과잉 산소를 함유한 산화물 절연막이란, 열처리 등에 의해 산소를 방출할 수 있는 산화물 절연막을 말한다. 바람직하게는, 승온 이탈 가스 분광법(thermal desorption spectroscopy)에 의한 분석에서, 산소 원자로 환산된 산소의 방출량이 1.0×1019atoms/cm3 이상인 막으로 한다. 또한 과잉 산소란, 열처리에 의해 산화물 반도체층 내, 또는 산화 실리콘 내, 또는 산화질화 실리콘 내를 이동할 수 있는 산소, 또는 본래의 화학양론적 조성을 만족시키는 산소보다 과잉으로 존재하는 산소, 또는 산소 부족으로 인한 Vo(oxygen vacancy(산소 공공))를 만족시키거나 충전하는 기능을 갖는 산소를 말한다. 산화물 절연막(104)으로부터 방출되는 산소는 산화물 반도체층(106)의 채널 형성 영역에 확산시킬 수 있으므로, 산화물 반도체층에 형성될 수 있는 산소 결손에 산소를 보전할 수 있다. 따라서, 안정된 트랜지스터의 전기 특성을 얻을 수 있다.
또한, 산화물 절연막(104)은 산화물 반도체층(106)에 접촉하도록 제공되어 있기 때문에 산화물 반도체층(106)에 하측으로부터 산소를 직접 확산시킬 수 있음과 함께, 게이트 절연막(112)과 접촉하도록 제공되어 있기 때문에 산화물 반도체층(106)에 상측으로부터 게이트 절연막(112)을 통하여 산소를 확산시킬 수 있다. 더 구체적으로는, 산화물 절연막(104)으로부터 방출되는 산소는 제 2 소스 전극층(110a)의 외측(도 1의 (B)에서는 왼쪽) 및 제 2 드레인 전극층(110b)의 외측(도 1의 (B)에서는 오른쪽)으로부터 게이트 절연막(112)을 통과하여, 산화물 반도체층(106)의 채널이 되는 상측에 들어갈 수 있다. 즉, 게이트 절연막(112)의 일부는 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)의 외측에서 산화물 절연막(104)과 접촉하는 구조이다.
따라서, 산화물 절연막(104)으로부터 방출되는 산소가 산화물 반도체층(106)의 채널에 확산될 수 있도록, 게이트 절연막(112)은 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)과, 보호 절연막(116)으로 협지(挾持)되어 있다. 그러므로, 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)과, 보호 절연막(116)에는 산소가 확산 또는 이동하기 어려운 재료를 사용한다. 이로써, 게이트 절연막을 통하여 산화물 반도체층 내에 산소를 확산시킬 때, 소스 전극층 및 드레인 전극층에 산소가 확산 또는 이동되는 것을 억제할 수 있다.
이와 같은 구조의 트랜지스터로 함으로써, 산화물 반도체층(106)의 채널 형성 영역에 산화물 절연막(104) 및 게이트 절연막(112)으로부터 과잉 산소를 공급할 수 있기 때문에, 산화물 반도체층(106)을 사용한 트랜지스터는 문턱 전압이 양인 노멀리 오프 특성을 갖게 된다. 따라서, 산화물 반도체층(106) 내의 산소 결손 증가를 억제한 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 기판(102)이 다른 디바이스가 형성된 기판인 경우, 산화물 절연막(104)은 층간 절연막으로서의 기능도 갖는다. 이 경우에는 산화물 절연막(104)의 표면이 평탄하게 되도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
산화물 반도체층(106)으로서 사용할 수 있는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 또는, In과 Zn 양쪽 모두를 함유하는 것이 바람직하다. 산화물 반도체층(106)에 사용할 수 있는 재료 및 형성 방법에 관해서는, 트랜지스터의 제작 방법 설명시에 자세히 설명하기로 한다.
또한, 산화물 반도체층을 채널로서 사용하는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체층 내의 불순물 농도를 저감시켜, 산화물 반도체층을 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체층의 캐리어 밀도가 1×1017/cm3 미만, 바람직하게는 1×1015/cm3 미만, 더 바람직하게는 1×1013/cm3 미만인 것을 말한다.
또한, 산화물 반도체층에 있어서, 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위를 형성하고, 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체층 내에 불순물 준위를 형성한다. 상기 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는 SIMS에 의한 분석에서 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 또한, 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체층이 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 함유되면, 산화물 반도체층의 결정성을 저하시킬 수 있다. 산화물 반도체층의 결정성을 저하시키지 않도록 하기 위해서는 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하면 좋다. 또한, 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하면 좋다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 낮고, 트랜지스터의 채널 폭으로 규격화된 오프 전류는 수yA/μｍ 내지 수zA/μｍ까지 저감할 수 있다.
또한, 산화물 반도체층(106)으로서 사용할 수 있는 산화물 반도체는 막 내의 국재 준위(局在 準位) 밀도를 저감함으로써, 산화물 반도체층(106)을 사용한 트랜지스터에 안정된 전기 특성을 부여할 수 있다. 또한, 이 트랜지스터에 안정된 전기 특성을 부여하기 위해서는 CPM 측정(CPM: Constant Photocurrent Method)으로 얻어지는, 산화물 반도체층(106) 내의 국재 준위에 의한 흡수 계수는 1×10-3/cm 미만, 바람직하게는 3×10-4/cm 미만으로 하면 좋다.
제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)에는 산소와 결합하기 쉬운 도전 재료를 사용할 수 있다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 등을 사용할 수 있다. 나중의 프로세스 온도를 비교적 높게 할 수 있음 등의 이유로, 융점이 높은 W를 사용하는 것이 특히 바람직하다. 또한, 산소와 결합하기 쉬운 도전 재료에는, 산소가 확산 또는 이동하기 쉬운 재료도 그 범주에 포함된다.
산소와 결합하기 쉬운 도전 재료와 산화물 반도체층을 접촉시키면, 산화물 반도체층 내의 산소가, 산소와 결합하기 쉬운 도전 재료 측에 확산 또는 이동하는 현상이 일어난다. 트랜지스터의 제작 공정에는 몇 개의 가열 공정이 있기 때문에, 상기 현상에 의해, 산화물 반도체층의 소스 전극 또는 드레인 전극과 접촉한 근방의 영역에 산소 결손이 발생하여, 상기 영역은 n형화된다. 따라서, n형화된 상기 영역은 트랜지스터의 소스 또는 드레인으로서 작용할 수 있다.
그러나, 채널 길이가 매우 짧은 트랜지스터를 형성한 경우, 상기 산소 결손의 발생에 의해 n형화된 영역이 트랜지스터의 채널 길이 방향으로 연장되어 형성될 수 있다. 이 경우, 트랜지스터의 전기 특성에 문턱 전압의 시프트나 게이트 전압으로 온/오프 상태를 제어할 수 없는 상태(도통 상태)가 나타난다. 그러므로, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우에는 소스 전극 및 드레인 전극에 산소와 결합하기 쉬운 도전 재료를 사용하는 것은 바람직하지 않다.
따라서, 본 발명의 일 형태에서는 소스 전극 및 드레인 전극을 적층으로 하고, 채널 길이를 결정하는 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)에는 산소와 결합하기 어려운 도전 재료를 사용한다. 상기 도전 재료로서는, 예를 들어 질화 탄탈, 질화 티타늄과 같은 도전성 질화물, 또는 루테늄 등을 사용하는 것이 바람직하다. 또한, 산소와 결합하기 어려운 도전 재료에는, 산소가 확산 또는 이동하기 어려운 재료도 그 범주에 포함된다.
또한, 도 1에 도시한 구조의 트랜지스터에 있어서, 채널 길이란, 제 2 소스 전극층(110a)과 제 2 드레인 전극층(110b) 사이의 간격을 말한다.
상기 산소와 결합하기 어려운 도전 재료를 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)에 사용함으로써, 산화물 반도체층(106)에 형성되는 채널 형성 영역에 산소 결손이 형성되는 것을 억제할 수 있어, 채널의 n형화를 억제할 수 있다. 따라서, 채널 길이가 매우 짧은 트랜지스터이어도 양호한 전기 특성을 얻을 수 있다.
또한, 상기 산소와 결합하기 어려운 도전 재료만으로 소스 전극 및 드레인 전극을 형성하면, 산화물 반도체층(106)과의 접촉 저항이 지나치게 높아지기 때문에, 도 1의 (B)에 도시한 바와 같이, 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)을 산화물 반도체층(106) 위에 형성하고, 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)을 덮도록 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)을 형성하는 것이 바람직하다.
이 때, 제 1 소스 전극층(108a) 또는 제 1 드레인 전극층(108b)과 산화물 반도체층(106)이 접촉하는 면적은 크고, 제 2 소스 전극층(110a) 또는 제 2 드레인 전극층(110b)과 산화물 반도체층(106)이 접촉하는 면적은 작은 것이 바람직하다. 제 1 소스 전극층(108a) 또는 제 1 드레인 전극층(108b)과 산화물 반도체층(106)이 접촉하는 영역은 산소 결손 생성으로 인해 n형화된 영역이 된다. 이 n형화된 영역에 의해, 제 1 소스 전극층(108a) 또는 제 1 드레인 전극층(108b)과 산화물 반도체층(106)의 접촉 저항을 저감시킬 수 있다. 따라서, 제 1 소스 전극층(108a) 또는 제 1 드레인 전극층(108b)과 산화물 반도체층(106)이 접촉하는 면적을 크게 함으로써, n형화된 영역의 면적도 크게 할 수 있다.
여기서, 상술한 n형화된 영역에 대해서 도 1의 (E)를 사용하여 설명한다. 도 1의 (E)는 도 1의 (B)에 도시한 영역(105)의 확대도이며, 산화물 반도체층(106)과 제 1 소스 전극층(108a)이 접촉한 영역에서, 산화물 반도체층(106) 내의 산소가 제 1 소스 전극층(108a) 측에 빼앗겨 n형화 영역(106a)이 형성되어 있다. 또한, n형화 영역(106a)은 산화물 반도체층(106)의 산소 결손이 많은 영역이며, 제 1 소스 전극층(108a)의 성분, 예를 들어 제 1 소스 전극층(108a)으로서 텅스텐막을 사용한 경우의 텅스텐 원소가 n형화 영역(106a) 내에 혼입된다. 또한, 도시하지 않았지만, 제 1 소스 전극층(108a) 중 산화물 반도체층(106)과 접촉하는 영역에 산화물 반도체층(106) 내의 산소가 혼입되어 혼합층이 형성될 수 있다.
또한, 영역(105)에 관해서는 산화물 반도체층(106)과 제 1 소스 전극층(108a)의 확대도를 사용하여 설명하였지만, 산화물 반도체층(106) 중 제 1 드레인 전극층(108b) 측에도 상술한 n형화 영역이 형성된다.
또한, n형화 영역(106a)은 산화물 반도체층(106) 내에서 소스 영역 또는 드레인 영역으로서 사용하여도 좋다.
또한, 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)에 산소와 결합하기 어려운 도전 재료를 사용함으로써, 산화물 절연막(104)으로부터 게이트 절연막(112)을 통하여, 산화물 반도체층(106)의 상측으로부터 산소를 공급할 때, 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)에 산소가 확산 또는 이동하는 일이 적기 때문에, 산화물 반도체층(106)에 산소를 바람직하게 공급할 수 있다.
게이트 절연막(112)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 중 1종류 이상을 함유한 절연막을 사용할 수 있다. 또한, 게이트 절연막(112)은 상기 재료의 적층이어도 좋다.
게이트 전극층(114)으로서는 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한, 게이트 전극층(114)은 상기 재료의 적층이어도 좋다.
보호 절연막(116)에는 산소가 확산 또는 이동하기 어려운 재료를 사용하면 좋다. 또한, 보호 절연막(116)은 막 내에 수소의 함유량이 적은 재료를 사용하면 좋다. 보호 절연막(116) 내의 수소의 함유량으로서는, 바람직하게는 5×1019/cm3 미만, 더 바람직하게는 5×1018/cm3 미만으로 한다. 보호 절연막(116) 내의 수소의 함유량을 상술한 값으로 함으로써, 트랜지스터의 오프 전류를 저감시킬 수 있다. 예를 들어, 보호 절연막(116)으로서는 질화 실리콘막, 질화산화 실리콘막을 사용하면 좋다.
여기서, 도 1의 (D)에 도시한 단면도를 사용하여 각 구성의 간격에 대해서 설명한다.
제 1 소스 전극층(108a)과 제 1 드레인 전극층(108b) 사이의 간격(L1)은 0.8μm 이상, 바람직하게는 1.0μm 이상으로 한다. L1이 0.8μm보다 작으면, 채널 형성 영역에서 발생하는 산소 결손의 영향을 배제할 수 없어, 트랜지스터의 전기 특성이 저하될 가능성이 있다.
한편, 제 2 소스 전극층(110a)과 제 2 드레인 전극층(110b) 사이의 간격(L2)은 L1보다 작은 값으로 할 수 있으며, 예를 들어 30nm 이하로 하여도 양호한 트랜지스터의 전기 특성을 얻을 수 있다.
또한, 게이트 전극층(114)의 폭을 L0으로 할 때, 도 1의 (D)에 도시한 바와 같이, L0≥L1≥L2(L1은 L2 이상 L0 이하)로 함으로써, 게이트 전극층(114)이 게이트 절연막(112)을 개재(介在)하여 소스 전극층(제 1 소스 전극층(108a) 및 제 2 소스 전극층(110a)) 및 드레인 전극층(제 1 드레인 전극층(108b) 및 제 2 드레인 전극층(110b))과 중첩되는 영역을 제공할 수 있다. 이와 같은 구성으로 함으로써, 미세화된 트랜지스터의 온 특성(예를 들어 온 전류나 전계 효과 이동도)을 향상시킬 수 있다.
또한, 산화물 반도체층(106)의 폭을 L3으로 하고 트랜지스터(150)의 폭을 L4로 할 때, L3은 1μm 미만, L4는 1μm 이상 2.5μm 이하로 하는 것이 바람직하다. L3 및 L4를 상술한 값으로 함으로써 트랜지스터의 미세화를 도모할 수 있다.
본 발명의 일 형태에 따른 트랜지스터에 관한 설명은 여기까지며, 상술한 트랜지스터의 구성으로 함으로써 산화물 반도체층 내의 산소 결손의 증가를 억제할 수 있다. 특히 상기 트랜지스터는 산화물 반도체층에 접촉하는 산화물 절연막 및 게이트 절연막으로부터 산화물 반도체층 내에 산소를 공급할 수 있다. 따라서, 양호한 전기 특성을 나타내며 장기 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는 본 명세서에 제시된 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 도 1에 도시한 트랜지스터(150)의 제작 방법에 대해서 도 2 내지 도 4를 사용하여 설명한다.
기판(102)에는 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘 또는 탄화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 사용하는 것도 가능하며, 이러한 기판 위에 반도체 소자가 제공된 것을 기판으로서 사용하여도 좋다.
산화물 절연막(104)은 플라즈마 CVD(Chemical Vapor Deposition)법 또는 스퍼터링법 등에 의해 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 등의 산화물 절연막, 또는 이들을 혼합한 재료를 사용하여 형성할 수 있다. 또한, 상기 재료의 적층이어도 좋고, 적어도 산화물 반도체층(106)과 접촉하는 상층은 산화물 반도체층(106)으로의 산소의 공급원이 될 수 있는 산소를 함유하는 재료로 형성한다.
또한, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하여 산화물 절연막(104)에 산소를 첨가하여도 좋다. 산소를 첨가함으로써, 산화물 절연막(104)에 산소를 더 과잉으로 함유시킬 수 있다.
다음에, 산화물 절연막(104) 위에 산화물 반도체막을 스퍼터링법, CVD법, MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 또는 PLD(Pulse Laser Deposition)법을 사용하여 형성하고, 선택적으로 에칭함으로써 산화물 반도체층(106)을 형성한다(도 2의 (A) 참조). 또한, 에칭하기 전에 가열 공정을 수행하여도 좋다.
산화물 반도체층(106)으로서 사용할 수 있는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 또는, In과 Zn 양쪽 모두를 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위해서, 상술한 것과 함께 스테빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스테빌라이저로서는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등을 들 수 있다. 또한, 다른 스테빌라이저로서는, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
여기서, 예를 들어 In-Ga-Zn 산화물이란, In, Ga, 및 Zn을 주성분으로서 함유한 산화물을 뜻하며, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 함유되어 있어도 좋다. 또한, 본 명세서에 있어서, In-Ga-Zn 산화물로 구성된 막을 IGZO막이라고도 부른다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m＞0, 및 m은 정수가 아님)로 표기되는 재료를 사용하여도 좋다. M은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n＞0, 및 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
또한, 스퍼터링법을 이용하여 산화물 반도체막을 형성하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 이용할 수 있다. 특히, 막을 형성할 때 발생하는 먼지를 저감할 수 있고, 막 두께 분포도 균일하게 할 수 있기 때문에 DC 스퍼터링법을 이용하는 것이 바람직하다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나이다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
또한, 본 명세서 등에서 '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
또한, CAAC-OS막에 포함되는 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기일 수도 있다. 다만 CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면 TEM상에 있어서 2500nm2 이상, 5μm2 이상, 또는 1000μm2 이상의 크기의 결정 영역이 관찰되는 경우가 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의해 해석한 경우, 회절각(2θ)이 31° 근방일 때 피크가 나타날 수 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되어 있는 것으로 확인된다.
한편, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의해 CAAC-OS막을 해석하면, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우, 2θ를 56° 근방에 고정하여, 시료 면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정 면에 귀속되는 피크가 6개 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
따라서, CAAC-OS막에서는 상이한 결정부간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되어 있는 것을 알 수 있다. 그러므로, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때, 또는 열처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의해 변화시키면, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 되지 않을 수도 있다.
또한, CAAC-OS막 내에서, c축 배향된 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향된 결정부의 비율이 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역이 변질되어, c축 배향된 결정부의 비율이 다른 영역이 부분적으로 형성될 수도 있다.
또한, out-of-plane법에 의해 InGaZnO4의 결정을 갖는 CAAC-OS막을 해석하면, 2θ가 31° 근방일 때의 피크 외에 2θ가 36° 근방일 때에도 피크가 나타나는 경우가 있다. 2θ의 피크가 36° 근방에 나타나는 것은 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 시사한다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗는 것으로 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈과 같은 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 될 수 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 '고순도 진성' 또는 '실질적으로 고순도 진성'이라고 표현한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 음이 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그래서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지에 필요한 시간이 길고, 마치 고정 전하인 듯 보이는 경우가 있다. 그러므로, 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 될 수 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 TEM에 의한 관찰상에서는 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한 nc-OS막은, 예를 들어 TEM에 의한 관찰상에서는 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어, 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 nc-OS막의 구조를 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 결정부보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자 빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)에 의하여 nc-OS막의 구조를 해석하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, 결정부와 프로브 직경이 가깝거나 결정부보다 프로브 직경이 작은(예를 들어 1nm 이상 30nm 이하) 전자 빔을 사용하는 전자 회절(나노 빔 전자 회절이라고도 함)에 의하여 nc-OS막의 구조를 해석하면, 스폿이 관측된다. 또한, nc-OS막에 나노 빔 전자 회절을 수행한 경우, 휘도가 높은 원 형(환 형) 영역이 관측될 수 있다. 또한, nc-OS막에 나노 빔 전자 회절을 수행한 경우에, 환 형 영역 내에 복수의 스폿이 관측될 수 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS막은 CAAC-OS막에 비해 결함 준위 밀도가 높다.
또한 산화물 반도체막은, 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이어도 좋다.
CAAC-OS막은 예를 들어, 다결정 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법으로 형성할 수 있다. 상기 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)하여 a-b면에 평행한 면을 갖는 평판 형상, 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 상태에서 기판에 도달됨으로써 CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위해, 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때의 불순물 혼입을 저감시킴으로써, 불순물에 의해 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)을 저감시키면 좋다. 또한, 성막 가스 내의 불순물을 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 막을 형성할 때의 기판 가열 온도를 높게 함으로써, 스퍼터링 입자가 기판에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판 가열 온도를 높게 함으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우에, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고 전력을 최적화함으로써, 막을 형성할 때의 플라즈마로 인한 손상을 경감시키면 바람직하다. 성막 가스 중의 산소 비율은 30vol% 이상, 바람직하게는 100vol%로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대해서 이하에서 기재한다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol수비로 혼합하고 가압 처리를 한 후, 1000℃ 이상 1500℃ 이하의 온도로 열처리함으로써 다결정인 In-Ga-Zn-O 화합물 타깃으로 한다. 또한, X, Y 및 Z는 임의의 양수이다. 여기서, 분말의 종류 및 이들을 혼합하는 mol수비는, 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
다음에, 제 1 열처리를 수행하는 것이 바람직하다. 제 1 열처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 수행하면 좋다. 또한, 제 1 열처리는 불활성 가스 분위기하에서 열처리한 후에, 이탈된 산소를 보전하기 위해서 산화성 가스를 10ppm 이상 포함하는 분위기하에서 수행하여도 좋다. 제 1 열처리에 의해, 산화물 반도체층(106)의 결정성을 높이고, 산화물 절연막(104) 및 산화물 반도체층(106)으로부터 수소나 물 등 불순물을 제거할 수 있다. 또한, 산화물 반도체층(106)을 형성하기 위한 에칭을 수행하기 전에 제 1 열처리를 수행하여도 좋다.
다음에, 산화물 반도체층(106) 위에 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)이 되는 제 1 도전막(108)을 형성한다(도 2의 (B) 참조). 제 1 도전막(108)으로서는 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들 중 어느 것을 주성분으로서 함유한 합금 재료를 사용할 수 있다. 예를 들어, 스퍼터링법 등에 의해 두께 100nm의 텅스텐막을 형성한다.
다음에, 제 1 도전막(108) 위에 레지스트 마스크(190a, 190b)를 형성한다(도 2의 (C) 참조).
다음에, 레지스트 마스크(190a, 190b)를 마스크로서 사용하여 제 1 도전막(108)을 산화물 반도체층(106) 위에서 분단하도록 에칭하여, 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)을 형성한 후, 레지스트 마스크(190a, 190b)를 제거한다(도 2의 (D) 참조).
이 때, 제 1 도전막(108)이 오버 에칭됨으로써, 도 2의 (D)에 도시한 바와 같이 산화물 반도체층(106)의 일부가 에칭된 형상이 된다. 다만, 제 1 도전막(108)과 산화물 반도체층(106)의 에칭 선택비가 큰 경우에는 산화물 반도체층(106)이 거의 에칭되지 않는 형상이 된다.
또한, 제 1 도전막(108)이 오버 에칭됨으로써, 도 2의 (D)에 도시한 바와 같이 산화물 절연막(104)의 일부, 더 구체적으로는 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)의 외측의 산화물 절연막(104)이 에칭된 형상이 된다.
다음에, 산화물 반도체층(106), 제 1 소스 전극층(108a), 및 제 1 드레인 전극층(108b) 위에 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)이 되는 제 2 도전막(110)을 형성한다(도 3의 (A) 참조). 제 2 도전막(110)으로서는 질화 탄탈, 질화 티타늄 등 도전성 질화물, 또는 루테늄, 또는 이들 중 어느 것을 주성분으로서 함유한 합금 재료를 사용할 수 있다. 예를 들어, 스퍼터링법 등에 의해 두께 20nm의 질화 탄탈막을 형성한다.
다음에, 제 2 도전막(110)을 산화물 반도체층(106) 위에서 분단하도록 에칭하여, 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)을 형성한다(도 3의 (B) 참조). 이 때, 도 3의 (B)에 도시한 형상과 같이, 산화물 반도체층(106)의 일부가 에칭된 형상으로 하여도 좋다. 또한, 도시하지 않았지만, 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)을 에칭할 때, 산화물 절연막(104)의 일부, 더 구체적으로는 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)의 외측의 산화물 절연막(104)이 에칭된 형상으로 하여도 좋다.
또한, 채널 길이(제 2 소스 전극층(110a)과 제 2 드레인 전극층(110b) 사이)가 매우 짧은 트랜지스터를 형성하는 경우에는, 우선 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)을 덮는 형상으로 제 2 도전막(110)을 에칭하고, 이 후 전자 빔 노광 등 세선(fine line) 가공에 적합한 방법을 사용하여 레지스트 마스크를 가공하고 이 마스크를 이용하여 에칭함으로써, 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)을 형성할 수 있다. 또한, 상기 레지스트 마스크로서는 포지티브형 레지스트를 사용하면, 노광 영역을 최소한으로 할 수 있기 때문에, 스루풋(throughput)을 향상시킬 수 있다. 이와 같은 방법을 사용하면, 채널 길이가 30nm 이하인 트랜지스터를 형성할 수 있다.
다음에, 제 2 열처리를 수행하는 것이 바람직하다. 제 2 열처리는 제 1 열처리와 같은 조건으로 수행할 수 있다. 제 2 열처리에 의해 산화물 반도체층(106)으로부터 수소나 물 등 불순물을 더 제거할 수 있다.
다음에, 산화물 절연막(104), 산화물 반도체층(106), 제 2 소스 전극층(110a), 및 제 2 드레인 전극층(110b) 위에 게이트 절연막(112)을 형성한다(도 3의 (C) 참조). 게이트 절연막(112)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 등을 사용할 수 있다. 또한, 게이트 절연막(112)은 상기 재료의 적층이어도 좋다. 게이트 절연막(112)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등을 사용하여 형성할 수 있다.
또한, 게이트 절연막(112)을 형성한 후에 연속적으로 열처리를 수행하는 것이 바람직하다. 예를 들어, 게이트 절연막(112)을 PE-CVD 장치로 형성하고, 진공 중에서 연속적으로 열처리를 수행한다. 이 열처리에 의해 게이트 절연막(112) 내로부터 수소나 수분 등을 제거할 수 있다. 또한, 이 열처리를 수행함으로써, 탈수 또는 탈수소화된 치밀한 게이트 절연막(112)을 형성할 수 있다.
다음에, 게이트 절연막(112) 위에 게이트 전극층(114)이 되는 제 3 도전막(113)을 형성하고, 이 후 원하는 영역에 레지스트 마스크(192)를 형성한다(도 3의 (D) 참조). 제 3 도전막(113)으로서는 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, W, 또는 이들 중 어느 것을 주성분으로 함유한 합금 재료를 사용할 수 있다. 제 3 도전막(113)은 스퍼터링법 등으로 형성할 수 있다.
다음에, 제 3 도전막(113)을 에칭하여 게이트 전극층(114)을 형성한 후, 레지스트 마스크(192)를 제거한다(도 4의 (A) 참조).
다음에, 게이트 절연막(112) 및 게이트 전극층(114) 위에 보호 절연막(116)을 형성한다(도 4의 (B) 참조). 보호 절연막(116)으로서는 산소가 확산 또는 이동하기 어려운 재료를 사용하는 것이 좋다. 또한, 보호 절연막(116)은 막 내에 수소의 함유량이 적은 재료를 사용하면 좋다. 보호 절연막(116) 내의 수소의 함유량으로서는, 바람직하게는 5×1019/cm3 미만, 더 바람직하게는 5×1018/cm3 미만으로 한다. 보호 절연막(116) 내의 수소 함유량을 상술한 값으로 함으로써, 트랜지스터의 오프 전류를 저감시킬 수 있다.
예를 들어, 보호 절연막(116)으로서는 질화 실리콘막, 질화산화 실리콘막을 사용하면 좋다. 또한, 보호 절연막(116)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 형성할 수 있다. 특히 보호 절연막(116)으로서, 스퍼터링법을 사용하여 질화 실리콘막을 형성하면, 막 내의 물이나 수소의 함유량이 적어 바람직하다.
다음에, 제 3 열처리를 수행하는 것이 바람직하다. 제 3 열처리는 제 1 열처리와 같은 조건으로 수행할 수 있다. 제 3 열처리에 의해, 산화물 절연막(104), 게이트 절연막(112)으로부터 산소가 방출되기 쉬워져 산화물 반도체층(106)의 산소 결손을 저감할 수 있다.
상술한 공정을 거쳐, 도 1에 도시한 트랜지스터(150)를 제작할 수 있다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에서 설명한 트랜지스터와 다른 구조의 트랜지스터에 대해서 도 5 및 도 6을 사용하여 설명한다.
도 5의 (A), (B), (C)는 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 5의 (A)는 트랜지스터의 상면도이고, 도 5의 (B)는 도 5의 (A)에 도시한 일점 쇄선 X2-Y2 부분의 단면에 상당한다. 도 5의 (C)는 도 5의 (A)에 도시한 일점 쇄선 V2-W2 부분의 단면에 상당한다. 또한, 도 5의 (A)의 상면도에 있어서, 도면의 명료화를 위해서 요소의 일부를 투과해서 도시하거나 생략하였다. 또한, 실시형태 1에 제시된 트랜지스터와 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 사용하며, 그 반복되는 설명은 생략한다.
도 5의 (A), (B), (C)에 도시한 트랜지스터(152)는 기판(102) 위에 형성된 산화물 절연막(104)과, 산화물 절연막(104) 위에 형성된 산화물 반도체층(106)과, 산화물 반도체층(106) 위에 형성된 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b)과, 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b) 각각 위에 형성된 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)과, 산화물 절연막(104), 산화물 반도체층(106), 제 2 소스 전극층(110a), 및 제 2 드레인 전극층(110b) 위에 형성된 게이트 절연막(112)과, 게이트 절연막(112) 위에 형성되며, 산화물 반도체층(106)과 중첩되는 위치에 형성된 게이트 전극층(114)과, 게이트 절연막(112) 및 게이트 전극층(114) 위에 형성된 보호 절연막(116)을 포함한다. 또한, 보호 절연막(116) 상방에 다른 절연층 또는 배선 등을 형성하여도 좋다.
본 실시형태에 제시된 트랜지스터(152)에 있어서, 실시형태 1에 제시된 트랜지스터(150)와 상이한 점은 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b)의 형상이다. 또한, 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b)의 상방에 형성되는 제 2 소스 전극층(110a), 제 2 드레인 전극층(110b), 게이트 절연막(112), 게이트 전극층(114), 보호 절연막(116)도 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b)의 형상에 맞춘 형상이 된다.
제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b)의 형상을 도 5의 (B)에 도시한 바와 같은 계단 형상으로 하면, 제 2 소스 전극층(110a), 제 2 드레인 전극층(110b), 및 게이트 절연막(112)의 피복성을 양호하게 할 수 있다. 또한, 게이트 절연막(112)의 피복성이 양호하게 됨으로써, 산화물 절연막(104)으로부터 방출되는 산소가 게이트 절연막(112)을 통하여 산화물 반도체층(106)의 채널이 되는 상측에 확산되기 쉬운 구조가 된다.
여기서, 도 6을 사용하여 트랜지스터(152)의 제작 방법에 대해서 설명한다.
도 2의 (C)까지의 트랜지스터(150)의 제작 방법과 같은 제작 방법에 의해, 도 6의 (A)에 도시한 공정까지를 수행한다(도 6의 (A) 참조). 또한, 도 6의 (A) 및 도 2의 (C)에 도시한 단면 구조는 동일하다.
다음에, 레지스트 마스크(190a, 190b)를 사용하여 제 1 도전막(108)을 에칭하여 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)을 형성한다(도 6의 (B) 참조).
다음에, 레지스트 마스크(190a, 190b)를 애싱(ashing)에 의해 후퇴 또는 축소시킴으로써 레지스트 마스크(194a, 194b)를 형성한다(도 6의 (C) 참조).
다음에, 레지스트 마스크(194a, 194b)를 사용하여 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)을 에칭하고, 이 후 레지스트 마스크(194a, 194b)를 제거함으로써 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b)을 형성한다(도 6의 (D) 참조).
이와 같이 애싱에 의해 레지스트 마스크를 후퇴 또는 축소시키는 공정과 에칭 공정을 교대로 복수회 수행함으로써, 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b)의 단부의 형상을 계단 형상으로 가공할 수 있다.
또한, 이후의 공정에 대해서는 상술한 실시형태에 제시된 트랜지스터(150)와 같은 제작 공정을 수행함으로써, 본 실시형태에 제시된 트랜지스터(152)를 제작할 수 있다.
본 발명의 일 형태에 따른 트랜지스터에 대한 설명은 여기까지며, 상기 트랜지스터의 구성은 산화물 반도체층 내의 산소 결손의 증가를 억제할 수 있다. 특히 상기 트랜지스터는 산화물 반도체층에 접촉하는 산화물 절연막 및 게이트 절연막으로부터 산화물 반도체층 내에 산소를 공급할 수 있다. 따라서, 양호한 전기 특성을 나타내며 장기 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는 본 명세서에 제시된 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1에서 설명한 트랜지스터와 다른 구조의 트랜지스터에 대해서 도 7 및 도 8을 사용하여 설명한다.
도 7의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 7의 (A)는 트랜지스터의 상면도이고, 도 7의 (B)는 도 7의 (A)에 도시한 일점 쇄선 X3-Y3 부분의 단면에 상당한다. 도 7의 (C)는 도 7의 (A)에 도시한 일점 쇄선 V3-W3 부분의 단면에 상당한다. 도 7의 (D)는 도 7의 (B)에 도시한 트랜지스터의 각 구성의 폭을 나타낸 도면이다. 또한, 도 7의 (A)의 상면도에 있어서, 도면의 명료화를 위해서 요소의 일부를 투과해서 도시하거나 생략하였다. 또한, 실시형태 1에 제시된 트랜지스터와 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 사용하며, 그 반복되는 설명은 생략한다.
도 7의 (A), (B), (C), (D)에 도시한 트랜지스터(154)는 기판(102) 위에 형성된 산화물 절연막(104)과, 산화물 절연막(104) 위에 형성된 산화물 반도체층(106)과, 산화물 반도체층(106) 위에 형성된 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)과, 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b) 각각 위에 형성된 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)과, 산화물 절연막(104), 산화물 반도체층(106), 제 2 소스 전극층(110a), 및 제 2 드레인 전극층(110b) 위에 형성된 게이트 절연막(112)과, 게이트 절연막(112) 위에 형성되며, 산화물 반도체층(106)과 중첩되는 위치에 형성된 게이트 전극층(174)과, 게이트 절연막(112) 및 게이트 전극층(174) 위에 형성된 보호 절연막(116)을 포함한다. 또한, 보호 절연막(116) 상방에 다른 절연층 또는 배선 등을 형성하여도 좋다.
본 실시형태에 제시된 트랜지스터(154)에 있어서, 실시형태 1에 제시된 트랜지스터(150)와 상이한 점은 게이트 전극층(174)의 형상이다. 트랜지스터(150)에 있어서, 게이트 전극층(114)은 제 1 소스 전극층(108a), 제 1 드레인 전극층(108b), 제 2 소스 전극층(110a), 및 제 2 드레인 전극층(110b)과 중첩되는 위치에 제공되어 있지만, 본 실시형태에 제시된 트랜지스터(154)에서는 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)과 중첩되는 위치에 게이트 전극층(174)이 제공된 구조이다. 바꿔 말하면, 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)과 중첩되는 위치에는 게이트 전극층(174)이 제공되지 않는 구조이다.
여기서, 도 7의 (D)에 도시한 단면도를 사용하여 각 구성의 간격에 대해서 설명한다.
제 1 소스 전극층(108a)과 제 1 드레인 전극층(108b) 사이의 간격(L1)은 0.8μm 이상, 바람직하게는 1.0μm 이상으로 한다. L1이 0.8μm보다 작으면, 채널 형성 영역에서 발생하는 산소 결손의 영향을 배제할 수 없어, 트랜지스터의 전기 특성이 저하될 가능성이 있다.
한편, 제 2 소스 전극층(110a)과 제 2 드레인 전극층(110b) 사이의 간격(L2)은 L1보다 작은 값으로 할 수 있으며, 예를 들어 30nm 이하로 하여도 양호한 트랜지스터의 전기 특성을 얻을 수 있다.
게이트 전극층(174)의 폭을 L0으로 할 때는 L1≥L0≥L2(L0은 L2 이상 L1 이하)로 함으로써, 게이트와 드레인 사이 및 게이트와 소스 사이의 기생 용량을 가능한 한 작게 할 수 있으며, 트랜지스터의 주파수 특성을 향상시킬 수 있다. 예를 들어, L0을 40nm로 할 수 있다. 또한, 양호한 트랜지스터의 전기 특성을 얻기 위해서는 L0-L2를 2nm 이상 20nm 이하, L1-L2를 20nm 이상 1μm 이하로 하는 것이 바람직하다.
다만, 높은 주파수 특성이 필요 없는 트랜지스터에서는 도 1의 (B)에 도시한 바와 같이, L0≥L1≥L2(L1은 L2 이상 L0 이하)로 하여도 좋다. 이와 같은 구조로 함으로써, 게이트 전극을 형성할 때의 공정의 어려움을 감소시킬 수 있다.
또한, 산화물 반도체층(106)의 폭을 L3으로 하고 트랜지스터(154)의 폭을 L4로 할 때, L3은 1μm 미만, L4는 1μm 이상 2.5μm 이하로 하는 것이 바람직하다. L3 및 L4를 상기 값으로 함으로써, 트랜지스터의 미세화를 도모할 수 있다.
여기서, 도 8을 사용하여 트랜지스터(154)의 제작 방법에 대해서 설명한다.
도 3의 (D)까지의 트랜지스터(150)의 제작 방법과 같은 제작 방법으로, 도 8의 (A)에 도시한 공정까지가 수행된다(도 8의 (A) 참조). 도 3의 (D)에 도시한 단면과 도 8의 (A)에 도시한 단면은 레지스트 마스크(196)의 형상이 다르다.
또한, 레지스트 마스크(196)는 포토리소그래피법 등에 의해 형성된 마스크에 슬리밍 처리를 수행하여 더 미세한 패턴을 갖는 마스크로 하는 것이 바람직하다. 슬리밍 처리로서는 예를 들어, 라디칼 상태의 산소(산소 라디칼) 등을 사용하는 애싱 처리를 적용할 수 있다. 슬리밍 처리를 수행한 결과로서, 포토리소그래피법 등에 의해 형성된 마스크를 노광 장치의 해상 한계 이하, 바람직하게는 1/2 이하의 선 폭, 더 바람직하게는 1/3 이하의 선 폭까지 미세화할 수 있다. 예를 들어, 선 폭은 20nm 이상 2000nm 이하, 바람직하게는 50nm 이상 350nm 이하로 할 수 있다.
다음에, 레지스트 마스크(196)를 사용하여 제 3 도전막(113)을 에칭하여 게이트 전극층(174)을 형성한 후, 레지스트 마스크(196)를 제거한다(도 8의 (B) 참조).
또한, 이 후의 공정에 대해서는 상술한 실시형태에 제시된 트랜지스터(150)와 같은 제작 공정을 수행함으로써, 본 실시형태에 제시된 트랜지스터(154)를 제작할 수 있다.
본 발명의 일 형태에 따른 트랜지스터에 대한 설명은 여기까지며, 상기 트랜지스터의 구성은 산화물 반도체층 내의 산소 결손의 증가를 억제할 수 있다. 특히 상기 트랜지스터는 산화물 반도체층에 접촉하는 산화물 절연막 및 게이트 절연막으로부터 산화물 반도체층 내에 산소를 공급할 수 있다. 따라서, 양호한 전기 특성을 나타내며 장기 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는 본 명세서에 제시된 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1에서 설명한 트랜지스터와 상이한 구조의 트랜지스터에 대해서 도 9 및 도 10을 사용하여 설명한다.
우선, 도 9에 도시한 트랜지스터(156)에 대해서 설명한다.
도 9의 (A), (B), (C)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도이다. 도 9의 (A)는 트랜지스터의 상면도이고, 도 9의 (B)는 도 9의 (A)에 도시한 일점 쇄선 X4-Y4의 단면에 상당한다. 또한, 도 9의 (C)는 도 9의 (A)에 도시한 일점 쇄선 V4-W4의 단면에 상당한다. 또한, 도 9의 (A)의 상면도에서는 도면의 명료화를 위해서 요소의 일부를 투과해서 도시하거나 생략하였다. 또한, 실시형태 1에 제시된 트랜지스터와 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 사용하며, 그 반복되는 설명은 생략한다.
도 9의 (A), (B), (C)에 도시한 트랜지스터(156)는 기판(102) 위에 형성된 산화물 절연막(104)과, 산화물 절연막(104) 위에 형성된 산화물 반도체층(106)과, 산화물 반도체층(106) 위에 형성된 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b)과, 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b) 각각 위에 형성된 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)과, 산화물 절연막(104), 산화물 반도체층(106), 제 2 소스 전극층(110a), 및 제 2 드레인 전극층(110b) 위에 형성된 게이트 절연막(112)과, 게이트 절연막(112) 위에 형성되며, 산화물 반도체층(106)과 중첩되는 위치에 형성된 게이트 전극층(174)과, 게이트 절연막(112) 및 게이트 전극층(174) 위에 형성된 보호 절연막(116)을 포함한다. 또한, 보호 절연막(116) 상방에 다른 절연층 또는 배선 등을 형성하여도 좋다.
본 실시형태에 제시된 트랜지스터(156)에 있어서, 실시형태 1에 제시된 트랜지스터(150)와 상이한 점은 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b)의 형상, 및 게이트 전극층(174)의 형상이다. 또한, 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b)의 상방에 형성되는 제 2 소스 전극층(110a), 제 2 드레인 전극층(110b), 게이트 절연막(112), 게이트 전극층(174), 보호 절연막(116)도 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b)의 형상에 맞춘 형상이 된다.
또한, 트랜지스터(150)에 있어서, 게이트 전극층(114)은 제 1 소스 전극층(108a), 제 1 드레인 전극층(108b), 제 2 소스 전극층(110a), 및 제 2 드레인 전극층(110b)과 중첩되는 위치에 제공되어 있지만, 본 실시형태에 제시된 트랜지스터(156)에서는 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)과 중첩되는 위치에 게이트 전극층(174)이 제공된 구조이다. 바꿔 말하면, 제 1 소스 전극층(168a) 및 제 1 드레인 전극층(168b)과 중첩되는 위치에는 게이트 전극층(174)이 제공되지 않는 구조이다.
그 외의 구성에 대해서는 상술한 실시형태에 제시된 트랜지스터(152) 및 트랜지스터(154)의 제작 방법을 참고함으로써, 본 실시형태에 제시된 트랜지스터(156)를 제작할 수 있다.
다음에, 도 10에 도시한 트랜지스터(158)에 대해서 설명한다.
도 10의 (A), (B), (C)에 도시한 트랜지스터(158)는 기판(102) 위에 형성된 산화물 절연막(104)과, 산화물 절연막(104) 위에 형성된 산화물 반도체층(106)과, 산화물 반도체층(106) 위에 형성된 제 1 소스 전극층(178a) 및 제 1 드레인 전극층(178b)과, 제 1 소스 전극층(178a) 및 제 1 드레인 전극층(178b) 각각 위에 형성된 제 2 소스 전극층(180a) 및 제 2 드레인 전극층(180b)과, 산화물 절연막(104), 산화물 반도체층(106), 제 2 소스 전극층(180a), 및 제 2 드레인 전극층(180b) 위에 형성된 게이트 절연막(112)과, 게이트 절연막(112) 위에 형성되며, 산화물 반도체층(106)과 중첩되는 위치에 형성된 게이트 전극층(174)과, 게이트 절연막(112) 및 게이트 전극층(174) 위에 형성된 보호 절연막(116)을 포함한다. 또한, 보호 절연막(116) 상방에 다른 절연층 또는 배선 등을 형성하여도 좋다.
본 실시형태에 제시된 트랜지스터(158)에 있어서, 실시형태 1에 제시된 트랜지스터(150)와 상이한 점은 제 1 소스 전극층(178a) 및 제 1 드레인 전극층(178b)의 형상, 제 2 소스 전극층(180a) 및 제 2 드레인 전극층(180b)의 형상, 및 게이트 전극층(174)의 형상이다. 또한, 제 1 소스 전극층(178a) 및 제 1 드레인 전극층(178b)의 상방에 형성되는 제 2 소스 전극층(180a), 제 2 드레인 전극층(180b), 게이트 절연막(112), 게이트 전극층(174), 보호 절연막(116)도 제 1 소스 전극층(178a) 및 제 1 드레인 전극층(178b)의 형상에 맞춘 형상이 된다.
제 1 소스 전극층(178a) 및 제 1 드레인 전극층(178b)의 형상을 도 10의 (B)에 도시한 바와 같은 형상으로 하면, 제 2 소스 전극층(180a), 제 2 드레인 전극층(180b), 및 게이트 절연막(112)의 피복성을 양호하게 할 수 있다.
또한, 제 2 소스 전극층(180a) 및 제 2 드레인 전극층(180b)은 채널 길이 방향의 단면(도 10의 (B))에서 제 1 소스 전극층(178a) 및 제 1 드레인 전극층(178b)보다 내측에 제공된다. 이와 같이 제 2 소스 전극층(180a) 및 제 2 드레인 전극층(180b)은 적어도 산화물 반도체층(106)의 채널 길이가 되는 영역에 제공되면 좋고, 제 1 소스 전극층(178a) 및 제 1 드레인 전극층(178b)을 덮지 않는 구조로 하여도 좋다. 다만, 상술한 실시형태에 제시된 트랜지스터와 같이, 제 1 소스 전극층 및 제 1 드레인 전극층을 제 2 소스 전극층 및 제 2 드레인 전극층으로 덮음으로써, 제 1 소스 전극층 및 제 1 드레인 전극층의 측면에 산소가 확산 또는 이동할 가능성이 저감하기 때문에, 산화물 절연막으로부터 게이트 절연막을 통하여 산화물 반도체층에 산소를 적합하게 공급할 수 있다.
본 발명의 일 형태에 따른 트랜지스터에 대한 설명은 여기까지며, 상기 트랜지스터의 구성은 산화물 반도체층 내의 산소 결손의 증가를 억제할 수 있다. 특히 상기 트랜지스터는 산화물 반도체층에 접촉하는 산화물 절연막 및 게이트 절연막으로부터 산화물 반도체층 내에 산소를 공급할 수 있다. 따라서, 양호한 전기 특성을 나타내며 장기 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는 본 명세서에 제시된 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태인 트랜지스터가 사용되어 있으며, 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 기록 횟수에 대한 제한도 없는 반도체 장치(기억 장치)의 일례를 도면을 사용하여 설명한다.
도 11의 (A)는 반도체 장치의 단면도이고, 도 11의 (B)는 반도체 장치의 회로도이다.
도 11의 (A) 및 (B)에 도시한 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(3200)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(3202) 및 용량 소자(3204)를 갖는다. 또한, 트랜지스터(3202)로서는 실시형태 1 내지 실시형태 5에서 설명한 트랜지스터를 사용할 수 있으며, 본 실시형태에서는 실시형태 1에서 설명한 도 1의 트랜지스터(150)를 적용하는 예를 설명한다. 또한, 용량 소자(3204)는 전극 중 하나에 트랜지스터(3202)의 게이트 전극과 같은 재료, 전극 중 다른 하나에 트랜지스터(3202)의 소스 전극 또는 드레인 전극과 같은 재료, 유전체에 트랜지스터(3202)의 게이트 절연막(112)과 같은 재료를 사용하는 구조로 함으로써, 트랜지스터(3202)와 동시에 형성할 수 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료는 실시형태 1에서 설명한 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서, 예를 들어 결정성 실리콘을 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 오프 전류가 낮다는 전기 특성 때문에 장시간의 전하 유지를 가능하게 한다.
또한, 상기 트랜지스터 중 양쪽 모두가 n채널형 트랜지스터인 것으로서 설명하지만, 물론 p채널형 트랜지스터도 사용할 수 있다. 또한, 정보를 유지하기 위해서 산화물 반도체를 사용한 실시형태 1에 제시된 바와 같은 트랜지스터를 사용하기만 하면, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성은 여기서 기재하는 것에 한정할 필요는 없다.
도 11의 (A)에 도시한 트랜지스터(3200)는 반도체 재료(예를 들어, 결정성 실리콘 등)를 포함한 기판(3000)에 제공된 채널 형성 영역과, 채널 형성 영역을 끼우도록 제공된 불순물 영역과, 불순물 영역과 접촉하는 금속간 화합물 영역과, 채널 형성 영역 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 게이트 전극층을 갖는다. 또한, 도면에 있어서, 명시적으로는 소스 전극층이나 드레인 전극층을 갖지 않을 수 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 이 경우에는, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극층이나 드레인 전극층이라고 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극층이라는 기재에는 소스 영역이 포함될 수 있다.
기판(3000) 위에는 트랜지스터(3200)를 둘러싸도록 소자 분리 절연층(3106)이 제공되고, 트랜지스터(3200)를 덮도록 산화물 절연막(3220)이 제공되어 있다. 또한, 소자 분리 절연층(3106)은 LOCOS(Local Oxidation of Silicon)나 STI(Shallow Trench Isolation)와 같은 소자 분리 기술을 이용하여 형성할 수 있다.
예를 들어, 결정성 실리콘 기판을 사용한 트랜지스터(3200)는 고속 동작이 가능하다. 따라서, 상기 트랜지스터를 판독용 트랜지스터로서 사용함으로써 정보를 고속으로 판독할 수 있다. 트랜지스터(3202) 및 용량 소자(3204)를 형성하기 전의 처리로서, 트랜지스터(3200)를 덮는 산화물 절연막(3220)에 CMP 처리를 수행하여 산화물 절연막(3220)을 평탄화함과 함께, 트랜지스터(3200)의 게이트 전극층 상면을 노출시킨다.
산화물 절연막(3220) 위에는 트랜지스터(3202)가 제공되고, 그 소스 전극 또는 드레인 전극 중 하나는 연장되어 용량 소자(3204)의 전극 중 다른 하나로서 기능한다.
도 11의 (A)에 도시한 트랜지스터(3202)는 산화물 반도체층에 채널이 형성되는 상부 게이트형 트랜지스터이다. 트랜지스터(3202)는 오프 전류가 낮기 때문에, 이것을 사용함으로써 오랫동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 필요 없거나 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
또한, 트랜지스터(3202)와 중첩되도록 산화물 절연막(3220)을 개재하여 전극(3150)이 제공되어 있다. 상기 전극(3150)에 적절한 전위를 공급함으로써, 트랜지스터(3202)의 문턱 전압을 제어할 수 있다. 또한, 트랜지스터(3202)의 장기 신뢰성을 높일 수 있다.
도 11의 (A)에 도시한 바와 같이, 트랜지스터(3200)와 트랜지스터(3202)는 중첩되도록 형성할 수 있기 때문에 그 점유 면적을 저감할 수 있다. 따라서, 반도체 장치의 집적도를 높일 수 있다.
다음에, 도 11의 (A)에 대응하는 회로 구성의 일례를 도 11의 (B)에 도시하였다.
도 11의 (B)에 있어서, 제 1 배선(1st Line)과 트랜지스터(3200)의 소스 전극층은 전기적으로 접속되어 있고, 제 2 배선(2nd Line)과 트랜지스터(3200)의 드레인 전극층은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층 중 다른 하나는 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(3202)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층 중 하나와 트랜지스터(3200)의 게이트 전극층은 용량 소자(3204)의 다른 쪽 전극과 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(3204)의 전극 중 하나는 전기적으로 접속되어 있다.
도 11의 (B)에 도시한 반도체 장치에서는 트랜지스터(3200)의 게이트 전극층의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 및 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(3202)가 온 상태가 되는 전위로 설정하여 트랜지스터(3202)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(3200)의 게이트 전극층 및 용량 소자(3204)에 공급된다. 즉 트랜지스터(3200)의 게이트 전극층에는 소정의 전하가 공급된다(기록). 여기서는, 다른 2개의 전위 레벨을 부여하는 전하(이하에서 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급된다. 이 후, 제 4 배선의 전위를 트랜지스터(3202)가 오프 상태가 되는 전위로 설정하여 트랜지스터(3202)를 오프 상태로 함으로써 트랜지스터(3200)의 게이트 전극층에 공급된 전하가 유지된다(유지).
트랜지스터(3202)의 오프 전류는 매우 낮기 때문에 트랜지스터(3200)의 게이트 전극층의 전하는 오랫동안 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태로 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(3200)의 게이트 전극층에 유지된 전하량에 따라 제 2 배선의 전위가 달라진다. 일반적으로, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트 전극층에 High 레벨 전하가 공급된 경우의 외견상 문턱 전압 Vth _H는 트랜지스터(3200)의 게이트 전극층에 Low 레벨 전하가 공급된 경우의 외견상 문턱 전압 Vth _L보다 낮게 되기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(3200)를 '온 상태'로 하기 위하여 필요하게 되는 제 5 배선의 전위를 말한다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth _L 사이의 전위 V0으로 설정함으로써, 트랜지스터(3200)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들어, 기록 동작할 때 High 레벨 전하가 공급되어 있는 경우에는, 제 5 배선의 전위가 V0(＞Vth _H)이 되면 트랜지스터(3200)는 온 상태가 된다. Low 레벨 전하가 공급되어 있는 경우에는, 제 5 배선의 전위가 V0(＜Vth _L)이 되어도 트랜지스터(3200)는 그대로 오프 상태가 유지된다. 그러므로 제 2 배선의 전위를 판별함으로써, 유지된 정보를 판독할 수 있다.
또한, 메모리셀을 어레이 형태로 배치하여 사용하는 경우에는, 원하는 메모리셀의 정보만을 판독할 수 있을 필요가 있다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극층의 상태에 상관없이 트랜지스터(3200)가 '오프 상태'가 되는 전위, 즉 Vth _H보다 낮은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(3200)가 온 상태가 되는 전위, 즉 Vth _L보다 큰 전위를 제 5 배선에 공급하면 좋다.
본 실시형태에 제시된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 낮은 트랜지스터를 적용함으로써 매우 오랫동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)에도 오랫동안 기억 내용을 유지할 수 있다.
또한, 본 실시형태에 제시된 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않아, 소자 열화의 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 플로팅 게이트에 대한 전자의 주입이나, 플로팅 게이트로부터의 전자 빼기를 수행할 필요가 없기 때문에, 게이트 절연막의 열화 등의 문제가 전혀 생기지 않는다. 즉, 본 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 정보가 기록되기 때문에 고속 동작도 용이하게 실현할 수 있다.
상술한 바와 같이, 미세화 및 고집적화되고 높은 전기적 특성을 갖는 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 실시형태는 본 명세서에 제시된 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태인 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고 기록 횟수에도 제한이 없는 반도체 장치에 대해서, 실시형태 6에 제시된 구성과 다른 구성을 설명한다.
도 12의 (A)는 반도체 장치의 회로 구성의 일례이고, 도 12의 (B)는 반도체 장치의 일례를 도시한 개념도이다. 또한, 상기 반도체 장치에 포함되는 트랜지스터(4162)로서는 실시형태 1 내지 실시형태 5에서 설명한 트랜지스터를 사용할 수 있다. 또한, 용량 소자(4254)는 실시형태 6에서 설명한 용량 소자(3204)와 마찬가지로, 트랜지스터(4162)의 제작 공정에서 동시에 제작할 수 있다.
도 12의 (A)에 도시한 반도체 장치에서 비트 라인 BL과 트랜지스터(4162)의 소스 전극은 전기적으로 접속되어 있고, 워드 라인 WL과 트랜지스터(4162)의 게이트 전극은 전기적으로 접속되어 있고, 트랜지스터(4162)의 드레인 전극과 용량 소자(4254)의 제 1 단자는 전기적으로 접속되어 있다.
다음에, 도 12의 (A)에 도시한 반도체 장치(메모리셀(4250))에서 정보의 기록 및 정보의 유지를 수행하는 경우에 대하여 설명한다.
우선, 워드 라인 WL의 전위를 트랜지스터(4162)가 온 상태가 되는 전위로 설정하여 트랜지스터(4162)를 온 상태로 한다. 이로써, 비트 라인 BL의 전위가 용량 소자(4254)의 제 1 단자에 공급된다(기록). 이 후, 워드 라인 WL의 전위를 트랜지스터(4162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(4162)를 오프 상태로 함으로써, 용량 소자(4254)의 제 1 단자의 전위가 유지된다(유지).
산화물 반도체를 사용한 트랜지스터(4162)는 오프 전류가 매우 낮다는 특징을 갖는다. 그러므로 트랜지스터(4162)를 오프 상태로 함으로써, 용량 소자(4254)의 제 1 단자의 전위(또는 용량 소자(4254)에 축적된 전하)를 매우 오랫동안 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(4162)가 온 상태가 되면, 부유 상태인 비트 라인 BL과 용량 소자(4254)가 도통되어, 비트 라인 BL과 용량 소자(4254) 간에서 전하가 다시 분배된다. 이로써, 비트 라인 BL의 전위가 변화한다. 비트 라인 BL의 전위의 변화량은 용량 소자(4254)의 제 1 단자의 전위(또는 용량 소자(4254)에 축적된 전하)에 따라 값이 달라진다.
예를 들어, 용량 소자(4254)의 제 1 단자의 전위를 V, 용량 소자(4254)의 용량을 C, 비트 라인 BL이 갖는 용량 성분(이하, 비트 라인 용량이라고도 부름)을 CB, 전하가 다시 분배되기 전의 비트 라인 BL의 전위를 VB0으로 하면, 전하가 다시 분배된 후의 비트 라인 BL의 전위는 (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리셀(4250)의 상태로서 용량 소자(4254)의 제 1 단자의 전위가 V1 및 V0(V1＞V0)의 2개의 상태를 취한다고 가정하면, 전위 V1을 유지하고 있는 경우의 비트 라인 BL의 전위(=(CB×VB0＋C×V1)/(CB＋C))는 전위 V0을 유지하고 있는 경우의 비트 라인 BL의 전위(=(CB×VB0＋C×V0)/(CB＋C))보다 높은 것을 알 수 있다.
그리고, 비트 라인 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이, 도 12의 (A)에 도시한 반도체 장치에서는 트랜지스터(4162)의 오프 전류가 매우 낮다는 특징 때문에, 용량 소자(4254)에 축적된 전하를 오랫동안 유지할 수 있다. 즉, 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우에도 오랫동안 기억 내용을 유지할 수 있다.
다음에, 도 12의 (B)에 도시된 반도체 장치에 대하여 설명한다.
도 12의 (B)에 도시한 반도체 장치는 위쪽 부분에 기억 회로로서 도 12의 (A)에 도시된 복수의 메모리셀(4250)을 갖는 메모리셀 어레이(4251)(메모리셀 어레이(4251a) 및 메모리셀 어레이(4251b))를 갖고, 아래쪽 부분에 메모리셀 어레이(4251)를 동작시키는 데에 필요한 주변 회로(4253)를 갖는다. 또한, 주변 회로(4253)는 메모리셀 어레이(4251)와 전기적으로 접속되어 있다.
도 12의 (B)에 도시한 구성으로 함으로써, 주변 회로(4253)를 메모리셀 어레이(4251a), 메모리셀 어레이(4251b)의 바로 아래에 제공할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(4253)에 제공되는 트랜지스터로서는 트랜지스터(4162)와 다른 반도체 재료를 사용하는 것이 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 더 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용하는 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 상기 트랜지스터에 의하여 바람직하게 실현할 수 있다.
또한, 도 12의 (B)에 도시한 반도체 장치에서는 메모리셀 어레이(4251)가 메모리셀 어레이(4251a)와 메모리셀 어레이(4251b)의 적층 구성인 예를 도시하였지만, 적층하는 메모리셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리셀 어레이가 적층된 구성이어도 좋고, 단층이어도 좋다.
트랜지스터(4162)는 산화물 반도체를 사용하여 형성되어 있으며, 실시형태 1 내지 실시형태 5에서 설명한 트랜지스터를 사용할 수 있다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 낮기 때문에 이것을 사용함으로써 오랫동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
또한, 산화물 반도체 외의 재료를 사용한 트랜지스터(바꿔 말하면, 충분한 고속 동작이 가능한 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(더 넓은 의미로서는 오프 전류가 충분히 낮은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써 여태까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써 반도체 장치의 집적화를 도모할 수 있다.
상술한 바와 같이, 미세화 및 고집적화되고 높은 전기적 특성을 갖는 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는 본 명세서에 제시된 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는 실시형태 1 내지 실시형태 5에서 설명한 트랜지스터를 사용할 수 있는 전자 기기 및 전기 기기의 예에 대해서 설명한다.
실시형태 1 내지 실시형태 5에서 설명된 트랜지스터는 각종 전자 기기(게임기를 포함함)나 전기 기기에 적용할 수 있다. 전자 기기로서는 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크톱 또는 노트북 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화 핸드셋, 트랜시버, 휴대 전화, 자동차 전화, 휴대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 전기 면도기, IC칩 등을 들 수 있다. 전기 기기로서는, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 방사선 측정기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 전기 기기로서는 연기(煙氣) 감지기, 가스 경보 장치, 방범 경보 장치 등의 경보 장치도 들 수 있다. 더구나, 전기 기기로서는 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 석유를 사용한 엔진, 또는 비수계 이차 전지로부터의 전력을 사용하여 전동기에 의하여 추진하는 이동체 등도 전기 기기의 범주에 포함된다. 상기 이동체로서, 예를 들어 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 이들의 타이어 차륜을 무한궤도로 바꾼 궤도 장착 차량, 전동 어시스트 자전거를 포함하는 원동기 부착 이륜차, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 우주선을 들 수 있다. 이들 전자 기기나 전기 기기의 구체적인 예를 도 13, 도 14, 도 15, 및 도 16에 도시하였다.
우선, 경보 장치의 예로서, 화재 경보기의 구성에 대해서 도 13을 사용하여 설명한다. 또한, 본 명세서에 있어서 화재 경보기란, 화재 발생을 급보하는 장치 전반을 말하며, 예를 들어 주택용 화재 경보기, 자동 화재 경보 설비, 및 상기 자동 화재 경보 설비에 사용되는 화재 감지기 등도 화재 경보기에 포함된다.
도 13에 도시한 경보 장치는 적어도 마이크로 컴퓨터(500)를 갖는다. 여기서, 마이크로 컴퓨터(500)는 경보 장치 내부에 제공되어 있다. 마이크로 컴퓨터(500)는 고전위 전원선 VDD와 전기적으로 접속된 파워 게이트 컨트롤러(503)와, 고전위 전원선 VDD 및 파워 게이트 컨트롤러(503)와 전기적으로 접속된 파워 게이트(504)와, 파워 게이트(504)와 전기적으로 접속된 CPU(Central Processing Unit; 505)와, 파워 게이트(504) 및 CPU(505)와 전기적으로 접속된 검출부(509)가 제공된다. 또한, CPU(505)에는 휘발성 기억부(506)와 비휘발성 기억부(507)가 포함된다.
또한, CPU(505)는 인터페이스(508)를 통하여 버스 라인(502)과 전기적으로 접속되어 있다. 인터페이스(508)도 CPU(505)와 마찬가지로 파워 게이트(504)와 전기적으로 접속되어 있다. 인터페이스(508)의 버스 규격으로서는, 예를 들어 I2C버스 등을 사용할 수 있다. 또한, 본 실시형태에 제시된 경보 장치에는 인터페이스(508)를 통하여 파워 게이트(504)와 전기적으로 접속되는 발광 소자(530)가 제공된다.
발광 소자(530)는 지향성이 강한 빛을 방출하는 것이 바람직하며, 예를 들어 유기 EL 소자, 무기 EL 소자, LED(Light Emitting Diode) 등을 사용할 수 있다.
파워 게이트 컨트롤러(503)는 타이머를 갖고, 이 타이머에 따라 파워 게이트(504)를 제어한다. 파워 게이트(504)는 파워 게이트 컨트롤러(503)의 제어에 따라 CPU(505), 검출부(509), 및 인터페이스(508)에 고전위 전원선 VDD로부터 공급되는 전원을 공급 또는 차단한다. 여기서, 파워 게이트(504)로서는, 예를 들어 트랜지스터 등 스위칭 소자를 사용할 수 있다.
이와 같은 파워 게이트 컨트롤러(503) 및 파워 게이트(504)를 사용함으로써, 광량을 측정하는 기간에 검출부(509), CPU(505), 및 인터페이스(508)에 전원을 공급하고, 측정 기간과 다음 측정 기간 사이에는 검출부(509), CPU(505), 및 인터페이스(508)로의 전원 공급을 차단할 수 있다. 이와 같이 경보 장치를 동작시킴으로써, 상기 각 구성에 상시적으로 전원을 공급하는 경우보다 소비 전력의 저감을 도모할 수 있다.
또한, 파워 게이트(504)로서 트랜지스터를 사용하는 경우, 비휘발성 기억부(507)에 사용되는, 오프 전류가 매우 낮은 트랜지스터, 예를 들어 산화물 반도체를 사용한 트랜지스터를 사용하는 것이 바람직하다. 이와 같은 트랜지스터를 사용함으로써, 파워 게이트(504)에서 전원을 차단할 때 누설 전류를 저감하여 소비 전력의 저감도 도모할 수 있다.
본 실시형태에 제시된 경보 장치에 직류 전원(501)을 제공하며, 직류 전원(501)으로부터 고전위 전원선 VDD에 전원을 공급하여도 좋다. 직류 전원(501)의 고전위 측의 전극은 고전위 전원선 VDD와 전기적으로 접속되고, 직류 전원(501)의 저전위 측의 전극은 저전위 전원선 VSS과 전기적으로 접속된다. 저전위 전원선 VSS는 마이크로 컴퓨터(500)에 전기적으로 접속된다. 여기서, 고전위 전원선 VDD는 고전위 H가 공급되어 있다. 또한, 저전위 전원선 VSS는, 예를 들어 접지 전위(GND) 등의 저전위 L이 공급되어 있다.
직류 전원(501)으로서 전지를 사용하는 경우에는, 예를 들어 고전위 전원선 VDD와 전기적으로 접속된 전극과, 저전위 전원선 VSS에 전기적으로 접속된 전극과, 상기 전지를 유지할 수 있는 하우징을 갖는 전지 케이스를 하우징에 제공하는 구성으로 하면 좋다. 또한, 본 실시형태에 제시되는 경보 장치에 반드시 직류 전원(501)을 제공할 필요는 없으며, 예를 들어 상기 경보 장치의 외부에 제공된 교류 전원으로부터 배선을 통하여 전원을 공급하는 구성으로 하여도 좋다.
또한, 상기 전지로서, 이차 전지, 예를 들어 리튬 이온 이차 전지(리튬 이온 축전지, 리튬 이온 전지, 또는 리튬 이온 배터리라고도 부름)를 사용할 수도 있다. 또한, 상기 이차 전지를 충전할 수 있도록 태양 전지를 제공하는 것이 바람직하다.
검출부(509)는 이상 상태에 관한 물리량을 계측하여 계측값을 CPU(505)로 송신한다. 이상 상태에 관한 물리량은 경보 장치의 용도에 따라 달라지고, 화재 경보기로서 기능하는 경보 장치에서는 화재에 관한 물리량을 계측한다. 그러므로, 검출부(509)는 화재에 관한 물리량으로서 광량을 계측하고, 연기의 존재를 감지한다.
검출부(509)는 파워 게이트(504)와 전기적으로 접속된 광 센서(511)와, 파워 게이트(504)와 전기적으로 접속된 앰프(512)와, 파워 게이트(504) 및 CPU(505)와 전기적으로 접속된 AD 컨버터(513)를 갖는다. 발광 소자(530), 및 검출부(509)에 제공된 광 센서(511), 앰프(512), 및 AD 컨버터(513)는 파워 게이트(504)가 검출부(509)에 전원을 공급하였을 때 동작한다.
또한, 도 13에 도시한 경보 장치의 단면의 일부를 도 14에 도시하였다. 상기 경보 장치는 p형 반도체 기판(601)에 형성된 소자 분리 영역(603)과, 게이트 절연막(607), 게이트 전극층(609), n형 불순물 영역(611a), n형 불순물 영역(611b), 절연막(615), 및 절연막(617)을 갖는 n형 트랜지스터(719)가 형성되어 있다. n형 트랜지스터(719)는 단결정 실리콘 등 산화물 반도체와는 다른 반도체를 사용하여 형성되기 때문에, 충분한 고속 동작이 가능하게 된다. 이로써, 고속 액세스가 가능한 CPU의 휘발성 기억부를 형성할 수 있다.
절연막(615) 및 절연막(617)의 일부를 선택적으로 에칭한 개구부에는 콘택트 플러그(619a) 및 콘택트 플러그(619b)가 형성되고, 절연막(617), 콘택트 플러그(619a), 및 콘택트 플러그(619b) 위에 홈부를 갖는 절연막(621)이 제공되어 있다.
절연막(621)의 홈부에 배선(623a) 및 배선(623b)이 형성되어 있으며, 절연막(621), 배선(623a), 및 배선(623b) 위에는 스퍼터링법 또는 CVD법 등에 의해 형성된 절연막(620)이 제공되어 있다. 또한, 상기 절연막(620) 위에 홈부를 갖는 절연막(622)이 형성되어 있다.
절연막(622)의 홈부에는 제 2 트랜지스터(717)의 백 게이트 전극으로서 기능하는 전극(624)이 형성되어 있다. 이와 같은 전극(624)을 제공함으로써, 제 2 트랜지스터(717)의 문턱 전압을 제어할 수 있다.
절연막(622) 및 전극(624) 위에는 스퍼터링법 또는 CVD법 등에 의해 형성된 산화물 절연막(625)이 제공되어 있으며, 산화물 절연막(625) 위에는 제 2 트랜지스터(717) 및 광전 변환 소자(714)가 제공되어 있다.
제 2 트랜지스터(717)는 산화물 반도체층(606)과, 산화물 반도체층(606)에 접촉하는 제 1 소스 전극층(616a) 및 제 1 드레인 전극층(616b)과, 제 1 소스 전극층(616a) 및 제 1 드레인 전극층(616b)의 상부에 접촉하는 제 2 소스 전극층(626a) 및 제 2 드레인 전극층(626b)과, 게이트 절연막(612)과, 게이트 전극층(604)과, 보호 절연막(618)을 포함한다. 또한, 광전 변환 소자(714)와 제 2 트랜지스터(717)를 덮는 절연막(645), 및 절연막(646)이 제공되며, 절연막(646) 위에 제 1 드레인 전극층(616b)에 접촉하여 배선(649)을 갖는다. 배선(649)은 제 2 트랜지스터(717)의 드레인 전극과 n형 트랜지스터(719)의 게이트 전극층(609)을 전기적으로 접속하는 노드로서 기능한다.
또한, 본 실시형태에 있어서, 제 2 트랜지스터(717)와 배선(649)의 접속 부분이 제 1 드레인 전극층(616b)에 접촉하는 구성에 대해서 예시하였지만, 이것에 한정되지 않으며, 예를 들어 제 2 드레인 전극층(626b)에 접촉하는 구성으로 하여도 좋다.
여기서, 제 2 트랜지스터(717)에는 실시형태 1 내지 실시형태 5에서 설명한 트랜지스터를 사용할 수 있으며, 산화물 반도체층(606)은 실시형태 1에서 설명한 산화물 반도체층(106)에 상당한다. 또한, 제 1 소스 전극층(616a) 및 제 1 드레인 전극층(616b) 각각은 실시형태 1에서 설명한 제 1 소스 전극층(108a) 및 제 1 드레인 전극층(108b)에 상당한다. 또한, 제 2 소스 전극층(626a) 및 제 2 드레인 전극층(626b) 각각은 실시형태 1에서 설명한 제 2 소스 전극층(110a) 및 제 2 드레인 전극층(110b)에 상당한다.
광 센서(511)는 광전 변환 소자(714)와, 용량 소자와, 제 1 트랜지스터와, 제 2 트랜지스터(717)와, 제 3 트랜지스터와, n형 트랜지스터(719)를 포함한다. 여기서, 광전 변환 소자(714)로서는, 예를 들어 포토다이오드 등을 사용할 수 있다.
광전 변환 소자(714)의 한쪽 단자는 저전위 전원선 VSS와 전기적으로 접속되고, 다른 쪽 단자는 제 2 트랜지스터(717)의 제 1 소스 전극층(616a) 및 제 1 드레인 전극층(616b) 중 하나, 및/또는 제 2 소스 전극층(626a) 및 제 2 드레인 전극층(626b) 중 하나에 전기적으로 접속된다.
제 2 트랜지스터(717)의 게이트 전극층(604)에는 전하 축적 제어 신호 Tx가 공급되고, 제 1 소스 전극층(616a) 및 제 1 드레인 전극층(616b) 중 다른 하나, 및/또는 제 2 소스 전극층(626a) 및 제 2 드레인 전극층(626b) 중 다른 하나는 용량 소자의 한 쌍의 전극 중 하나, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나, 및 n형 트랜지스터(719)의 게이트 전극과 전기적으로 접속된다(이하에서, 상기 노드를 노드 FD라고 부르는 경우가 있다).
용량 소자의 한 쌍의 전극 중 다른 하나는 저전위 전원선 VSS와 전기적으로 접속된다. 제 1 트랜지스터의 게이트 전극은 리셋 신호 Res가 공급되고, 소스 전극 및 드레인 전극 중 다른 하나는 고전위 전원선 VDD와 전기적으로 접속된다.
n형 트랜지스터(719)의 소스 전극 및 드레인 전극 중 하나는 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 하나와, 앰프(512)에 전기적으로 접속된다. 또한, n형 트랜지스터(719)의 소스 전극 및 드레인 전극 중 다른 하나는 고전위 전원선 VDD와 전기적으로 접속된다. 제 3 트랜지스터의 게이트 전극에는 바이어스 신호 Bias가 공급되고, 소스 전극 및 드레인 전극 중 다른 하나는 저전위 전원선 VSS와 전기적으로 접속된다.
또한, 용량 소자는 반드시 제공할 필요는 없으며, 예를 들어 n형 트랜지스터(719) 등의 기생 용량이 충분히 큰 경우에는, 용량 소자를 제공하지 않는 구성으로 하여도 좋다.
또한, 제 1 트랜지스터 및 제 2 트랜지스터(717)에는 오프 전류가 매우 낮은 트랜지스터를 사용하는 것이 바람직하다. 또한, 오프 전류가 매우 낮은 트랜지스터로서는 산화물 반도체를 포함하는 트랜지스터를 사용하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 노드 FD의 전위를 오랫동안 유지할 수 있다.
또한, 도 14에는 제 2 트랜지스터(717)에 전기적으로 접속되고, 산화물 절연막(625) 위에 광전 변환 소자(714)가 제공된 구성을 도시하였다.
광전 변환 소자(714)는 산화물 절연막(625) 위에 제공된 반도체막(660)과, 반도체막(660) 위에 접촉하여 제공된 제 1 소스 전극층(616a), 전극(616c)을 갖는다. 제 1 소스 전극층(616a)은 제 2 트랜지스터(717)의 소스 전극 또는 드레인 전극으로서 기능하는 전극이며, 광전 변환 소자(714)와 제 2 트랜지스터(717)를 전기적으로 접속한다. 또한, 광전 변환 소자(714)에서는 제 1 소스 전극층(616a) 및 전극(616c) 위에 각각 제 2 소스 전극층(626a) 및 전극(626c)이 제공되어 있다.
반도체막(660), 제 2 소스 전극층(626a) 및 전극(626c) 위에는 게이트 절연막(612), 보호 절연막(618), 절연막(645), 및 절연막(646)이 제공되어 있다. 또한, 절연막(646) 위에 배선(656)이 제공되며, 배선(656)은 전극(626c), 게이트 절연막(612), 보호 절연막(618), 절연막(645), 및 절연막(646)에 형성된 개구를 통하여 전극(616c)과 접촉한다.
전극(616c)은 제 1 소스 전극층(616a) 및 제 1 드레인 전극층(616b)과 같은 공정으로, 배선(656)은 배선(649)과 같은 공정으로 제작할 수 있다.
반도체막(660)으로서는 광전 변환을 수행할 수 있는 반도체막을 제공하면 좋고, 예를 들어 실리콘이나 게르마늄 등을 사용할 수 있다. 반도체막(660)에 실리콘을 사용한 경우에는 가시광을 검지하는 광 센서로서 기능한다. 또한, 실리콘과 게르마늄은 흡수할 수 있는 전자기파의 파장이 다르기 때문에, 반도체막(660)에 게르마늄을 사용하는 구성으로 하면, 적외선을 중심으로 검지하는 센서로서 사용할 수 있다.
상술한 바와 같이, 광 센서(511)를 포함하는 검출부(509)를 마이크로 컴퓨터(500)에 내장하여 제공할 수 있기 때문에, 부품 수를 삭감하여 경보 장치의 하우징을 축소할 수 있다. 또한, 광 센서 또는 광전 변환 소자의 위치에 자유도가 필요한 경우에는 광 센서 또는 광전 변환 소자를 외장형으로 한 것을 마이크로 컴퓨터(500)에 전기적으로 접속하면 좋다.
상술한 IC칩을 포함하는 경보 장치에는 상술한 실시형태에서 제시한 트랜지스터를 사용한 복수의 회로를 조합하여, 이들을 하나의 IC칩에 탑재한 CPU(505)가 사용된다.
도 15는 실시형태 1 내지 실시형태 5에서 설명한 트랜지스터를 적어도 일부에 사용한 CPU의 구체적인 구성을 도시한 블록도이다.
도 15의 (A)에 도시된 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 명령 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 갖는다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론, 도 15의 (A)에 도시한 CPU는 그 구성을 간략화하여 도시한 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 명령 디코더(1193)에 입력되어 복호화된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 복호화된 명령에 기초하여 각종 제어를 수행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 명령 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클럭 신호 CLK1을 바탕으로, 내부 클럭 신호 CLK2를 생성하는 내부 클럭 생성부를 갖추며, 내부 클럭 신호 CLK2를 상기 각종 회로에 공급한다.
도 15의 (A)에 도시한 CPU에서는 레지스터(1196)에 메모리셀이 제공되어 있다. 레지스터(1196)의 메모리셀로서, 상술한 실시형태에 제시된 트랜지스터를 사용할 수 있다.
도 15의 (A)에 도시한 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작을 선택한다. 즉 레지스터(1196)가 갖는 메모리셀에서 플립플롭에 의한 데이터 유지를 수행할지 또는 용량 소자에 의한 데이터 유지를 수행할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되어 있는 경우에는 레지스터(1196) 내의 메모리셀에 전원 전압이 공급된다. 용량 소자에 있어서 데이터 유지가 선택되어 있는 경우, 용량 소자의 데이터 재기록이 수행되고, 레지스터(1196) 내의 메모리셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 15의 (B) 또는 (C)에 도시된 바와 같이, 메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 사이에 스위칭 소자를 제공함으로써, 전원을 정지할 수 있다. 이하에서 도 15의 (B) 및 (C)의 회로에 대해서 설명한다.
도 15의 (B) 및 (C)에는 메모리셀에 대한 전원 전위의 공급을 제어하는 스위칭 소자에, 상술한 실시형태에서 제시한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 도시하였다.
도 15의 (B)에 도시한 기억 장치는 스위칭 소자(1141)와, 복수의 메모리셀(1142)을 갖는 메모리셀군(1143)을 갖는다. 구체적으로는 각 메모리셀(1142)에는 상술한 실시형태에 기재된 트랜지스터를 사용할 수 있다. 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 스위칭 소자(1141)를 통하여 HIGH 레벨 전원 전위 VDD가 공급된다. 또한, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 신호 IN의 전위와, LOW 레벨 전원 전위 VSS의 전위가 공급된다.
도 15의 (B)에서는 상술한 실시형태에서 제시한 트랜지스터를 스위칭 소자(1141)로서 사용하며, 상기 트랜지스터는 그 게이트 전극층에 공급되는 신호 SigA에 의하여 스위칭이 제어된다.
또한, 도 15의 (B)에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하였지만, 이것에 특별히 한정되지 않으며 복수의 트랜지스터를 가져도 좋다. 스위칭 소자로서 기능하는 복수의 트랜지스터를 스위칭 소자(1141)가 갖는 경우에는, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 15의 (B)에서는, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 대한, HIGH 레벨의 전원 전위(VDD)의 공급이 스위칭 소자(1141)에 의해 제어되지만, 스위칭 소자(1141)에 의해 LOW 레벨 전원 전위(VSS)의 공급이 제어되어도 좋다.
또한, 도 15의 (C)에는 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 스위칭 소자(1141)를 통하여 LOW 레벨 전원 전위 VSS가 공급되는 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 대한 LOW 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 사이에 스위칭 소자를 제공하고, 일시적으로 CPU의 동작을 정지하여 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있으며, 소비 전력을 저감할 수 있다. 구체적으로는 예를 들어, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치에 대한 정보 입력을 정지하는 동안이라도 CPU의 동작을 정지할 수 있고, 이에 따라 소비 전력을 저감할 수 있다.
여기서는 CPU를 예로 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
도 16의 (A)에 있어서, 경보 장치(8100)는 주택용 화재 경보기이며, 검출부 및 마이크로 컴퓨터(8101)를 사용한 전기 기기의 일례이다. 또한, 마이크로 컴퓨터(8101)는 상술한 실시형태에 제시된 트랜지스터를 사용한 CPU를 포함하는 전자 기기의 일례이다.
도 16의 (A)에 있어서, 실내기(8200) 및 실외기(8204)를 갖는 에어컨디셔너는 상술한 실시형태에 제시된 트랜지스터를 사용한 CPU를 포함하는 전기 기기의 일례이다. 구체적으로는 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 갖는다. 도 16의 (A)에서 CPU(8203)가 실내기(8200)에 제공된 경우를 예시하였지만, CPU(8203)는 실외기(8204)에 제공되어 있어도 좋다. 또는, 실내기(8200)와 실외기(8204) 양쪽 모두에 CPU(8203)가 제공되어도 좋다. 상술한 실시형태에서 제시한 트랜지스터를 에어컨디셔너의 CPU에 사용함으로써 전력 절감을 도모할 수 있다.
도 16의 (A)에 있어서, 전기 냉동 냉장고(8300)는 상술한 실시형태에 제시된 트랜지스터를 사용한 CPU를 포함하는 전기 기기의 일례이다. 구체적으로는, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 문(8302), 냉동실용 문(8303), CPU(8304) 등을 갖는다. 도 16의 (A)에서는 CPU(8304)가 하우징(8301)의 내부에 제공되어 있다. 상술한 실시형태에서 제시한 트랜지스터를 전기 냉동 냉장고(8300)의 CPU(8304)에 사용함으로써 전력 절감을 도모할 수 있다.
도 16의 (B) 및 (C)에 있어서, 전기 기기의 일례인 전기 자동차의 예를 도시하였다. 전기 자동차(9700)에는 이차 전지(9701)가 탑재된다. 이차 전지(9701)의 전력은 제어 회로(9702)에 의해 출력이 조정되어 구동 장치(9703)에 공급된다. 제어 회로(9702)는 ROM, RAM, CPU(도시하지 않았음) 등을 갖는 처리 장치(9704)에 의해 제어된다. 상술한 실시형태에서 제시한 트랜지스터를 전기 자동차(9700)의 CPU에 사용함으로써 전력 절감을 도모할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단독으로 구성되거나, 또는 전동기와 내연 기관이 조합되어 구성된다. 처리 장치(9704)는 전기 자동차(9700) 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길인지 내리막길인지 등의 정보, 구동륜에 가해지는 부하 정보 등)의 입력 정보에 따라 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 따라 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기가 탑재되어 있는 경우에는, 직류를 교류로 변환시키는 인버터도 내장된다.
또한, 본 실시형태는 본 명세서에 제시된 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시예 1)
본 실시예에서는 산화물 반도체막 위에 도전막을 형성하고, SIMS(Secondary Ion Mass Spectrometry) 분석에 의해, 적층된 막 사이의 원소 확산 또는 이동을 측정한 결과에 대해서 설명한다.
도 17의 (A) 및 (B)는 스퍼터링법을 이용하여 IGZO막과 텅스텐막의 적층 샘플을 제작하고, 산소 동위체(18O)의 깊이 방향의 프로파일을 열처리 전후에 SIMS 분석한 결과이다. 또한, IGZO막은 In:Ga:Zn=1:1:1 또는 1:3:2(원자수비)를 스퍼터링 타깃으로 사용하고 성막 가스를 Ar:O2(18O)=2:1(유량비)로 하여 DC 스퍼터링법에 의해 형성하였다. 또한, 텅스텐막은 텅스텐을 스퍼터링 타깃으로 사용하고 성막 가스를 Ar 100%로 하여 DC 스퍼터링법에 의해 형성하였다. 열처리를 300℃, 350℃, 400℃, 450℃로 각각 1시간 수행한 샘플과 열처리를 수행하지 않은 샘플을 포함하여 5개의 샘플을 비교하였다.
여기서, In:Ga:Zn=1:1:1(원자수비)을 스퍼터링 타깃으로 사용하여 형성한 IGZO막은 결정성을 갖는 IGZO막이고, In:Ga:Zn=1:3:2(원자수비)를 스퍼터링 타깃으로 사용하여 형성한 IGZO막은 비정질 IGZO막이다.
도 17의 (A) 및 (B)에 도시한 바와 같이, 산화물 반도체막의 조성이나 결정성에 상관없이, 열처리 온도가 높아지면서 산화물 반도체막 내의 산소가 텅스텐막에 들어가는 것을 알 수 있다.
트랜지스터의 제작 공정에는 몇 개의 가열 공정이 있기 때문에, 산화물 반도체층의 소스 전극 또는 드레인 전극과 접촉한 근방의 영역에 산소 결손이 발생하여, 상기 영역이 n형화된다. 따라서, n형화된 상기 영역은 트랜지스터의 소스 또는 드레인으로서 기능시킬 수 있다.
도 18의 (A) 및 (B)는 상기 텅스텐막 대신에 질화 탄탈막을 사용하여 제작한 샘플을 SIMS 분석한 결과이다. 질화 탄탈막은 탄탈을 스퍼터링 타깃으로 사용하고 성막 가스를 Ar:N2=5:1(유량비)로 하여 반응성 스퍼터링법(DC스퍼터링법)에 의해 형성하였다. 또한, 열처리를 상기와 같은 각 4개의 조건으로 수행한 샘플과 열처리를 수행하지 않은 샘플을 포함하여 5개의 샘플을 비교하였다.
도 18의 (A)는 In:Ga:Zn=1:1:1의 IGZO막과 질화 탄탈막의 적층 샘플에서의 SIMS 분석 결과이다. 모든 샘플에서 질화 탄탈막 내로의 산소 이동이 확인되지 않고, 도 17의 (A)에 도시한 텅스텐막을 사용한 샘플과 다른 움직임이었다. 또한, 도 18의 (B)는 In:Ga:Zn=1:3:2의 IGZO막과 질화 탄탈막의 적층 샘플에서의 SIMS 분석 결과이다. 모든 샘플에서 질화 탄탈막 내로의 산소 이동이 확인되지 않고, 도 17의 (B)에 도시한 텅스텐막을 사용한 샘플과 다른 움직임이었다. 따라서, 질화 탄탈막은 산소와 결합하기 어려운 막, 또는 산소가 이동하기 어려운 막이라고 할 수 있다.
도 19의 (A) 및 (B)는 상기 텅스텐막 대신에 질화 티타늄막을 사용하여 제작한 샘플을 SIMS 분석한 결과이다. 질화 티타늄막은 티타늄을 스퍼터링 타깃으로 사용하고 성막 가스를 N2 100%로 하여 반응성 스퍼터링법(DC스퍼터링법)에 의해 형성하였다. 또한, 열처리를 상기와 같은 각 4개의 조건으로 수행한 샘플과 열처리를 수행하지 않은 샘플을 포함하여 5개의 샘플을 비교하였다.
도 19의 (A)는 In:Ga:Zn=1:1:1의 IGZO막과 질화 티타늄막의 적층 샘플에서의 SIMS 분석 결과이다. 모든 샘플에서 질화 티타늄막 내로의 산소 이동이 확인되지 않고, 도 17의 (A)에 도시한 텅스텐막을 사용한 샘플과 다른 움직임이었다. 또한, 도 19의 (B)는 In:Ga:Zn=1:3:2의 IGZO막과 질화 티타늄막의 적층 샘플에서의 SIMS 분석 결과이다. 모든 샘플에서 질화 티타늄막 내로의 산소 이동이 확인되지 않고, 도 17의 (B)에 도시한 텅스텐막을 사용한 샘플과 다른 움직임이었다. 따라서, 질화 티타늄막은 산소와 결합하기 어려운 막, 또는 산소가 이동하기 어려운 막이라고 할 수 있다.
이어서, IGZO막 내로의 불순물 이동에 관해서 SIMS 분석에 의해 측정한 결과에 대해서 설명한다.
도 20의 (A) 및 (B)는 스퍼터링법으로 IGZO막 위에 질화 탄탈막 또는 질화 티타늄막을 형성하고, 질소의 깊이 방향의 포로파일을 열처리 전후에 SIMS 분석한 결과이다. 또한, IGZO막은 In:Ga:Zn=1:1:1(원자수비)를 스퍼터링 타깃으로 사용하고, 성막 가스를 Ar:O2=2:1(유량비)로 하여 DC 스퍼터링법에 의해 형성하였다. 또한, 질화 탄탈막 및 질화 티타늄막은 상술한 형성 방법으로 제작하였다. 또한, 열처리는 400℃, 1시간의 조건으로 수행한 샘플과 열처리를 수행하지 않은 샘플의 2개의 샘플을 비교하였다.
도 20의 (A) 및 (B)에 도시한 바와 같이, 모든 샘플에서 IGZO막 내로의 질소 이동이 확인되지 않는 것을 알았다. 따라서, IGZO막 내에서 도너가 되는 질소는 질화 탄탈막 또는 질화 티타늄막으로부터 IGZO막 내로 널리 이동하지 않기 때문에, 트랜지스터의 채널 형성 영역을 n형화시키지 않는 것을 알았다.
또한, 도 21의 (A) 및 (B)에서는 도 20에서 예시한 것과 같은 샘플에 대해서 Ta 또는 Ti의 깊이 방향의 프로파일을 SIMS 분석한 결과이다. 도 21의 (A) 및 (B)에 나타낸 바와 같이, IGZO막 내로의 Ta 또는 Ti의 이동이 확인되지 않는 것을 알았다. 따라서, 트랜지스터의 전기 특성에 영향을 미치는 불순물이 될 수 있는 Ti 및 Ta는 질화 탄탈막 또는 질화 티타늄막으로부터 IGZO막 내로 널리 이동하지 않는 것을 알았다.
상술한 바와 같이 하여, 질화 탄탈, 질화 티타늄 등 도전성 질화물은 산소와 결합하기 어려운 막 또는 산소가 이동하기 어려운 막이며, 상기 도전성 질화물 내의 질소 및 금속 원소는 산화물 반도체막 내로 이동하기 어려운 것이 확인되었다.
본 실시예는 본 명세서에 기재된 다른 실시형태 또는 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 2)
본 실시예에서는 산화물 반도체막 위에 도전막을 형성한 후에 도전막을 제거하고, 산화물 반도체막의 시트 저항값을 측정한 결과에 대해서 설명한다.
도 22는 스퍼터링법을 사용하여 IGZO막을 형성하고, 이 IGZO막 위에 스퍼터링법에 의해 텅스텐막 또는 질화 티타늄막을 적층한 후, 텅스텐막 또는 질화 티타늄막을 제거하여 제작한 샘플에 대해서 IGZO막을 에칭한 깊이에 대한 시트 저항값을 측정한 결과이다. 또한, 비교하기 위한 샘플로서, IGZO막 위에 도전막을 형성하지 않은 샘플도 제작하였다. 또한, IGZO막은 In:Ga:Zn=1:1:1(원자수비)을 스퍼터링 타깃으로 사용하고 성막 가스를 Ar:O2(18O)=2:1(유량비)로 하여 DC 스퍼터링법에 의해 형성하였다. 또한, 텅스텐막은 텅스텐을 스퍼터링 타깃으로 사용하고 성막 가스를 Ar 100%로 하여 DC 스퍼터링법에 의해 형성하였다. 질화 티타늄막은 티타늄을 스퍼터링 타깃으로 사용하고 성막 가스를 N2 100%로 하여 반응성 스퍼터링법(DC스퍼터링법)에 의해 형성하였다. 텅스텐막 및 질화 티타늄막의 에칭에는 과산화수소수를 사용하였다. IGZO막의 에칭에는 과산화수소수와 암모니아의 혼합 수용액을 사용하였다. 또한, IGZO막의 에칭 깊이는 에칭 전후의 분광 엘립소메트리를 사용하여 측정한 남은 막 두께로부터 구하였다.
도 22에 도시한 바와 같이, IGZO막 위에 텅스텐막을 형성한 샘플에서는 IGZO막의 표면으로부터 깊이 약 5nm까지 저저항화되어 있는 것으로 확인되었다. 이것은 IGZO막의 표면 근방에 IGZO와 텅스텐의 저저항 혼합층이 형성되어 있는 것, 또는, IGZO막 내의 산소가 텅스텐막 내로 이동함으로써 IGZO막의 표면 근방의 산소 결손으로 인해 n형화된 영역이 형성되어 있는 것 등을 시사한다.
한편, IGZO막 위에 질화 티타늄막을 형성한 샘플, 및 도전막을 형성하지 않은 샘플에서는 IGZO막의 저저항화가 확인되지 않았다. 이것은 질화 티타늄을 구성하는 원소가 IGZO막 내로 이동하기 어려운 것, 또는 IGZO막 내의 산소가 질화 티타늄막으로 이동하기 어려운 것 등을 시사한다.
도 23의 (A)는 스퍼터링법을 이용하여 IGZO막을 형성하고, 이 IGZO막 위에 스퍼터링법에 의해 텅스텐막 또는 질화 티타늄막을 적층한 후, 열처리하고 나서, 텅스텐막 또는 질화 티타늄막을 제거하여 제작한 샘플에 대해서 IGZO막을 에칭한 깊이에 대한 시트 저항값을 측정한 결과이다. 또한, 비교하기 위한 샘플로서, IGZO막 위에 도전막을 형성하지 않은 샘플도 제작하였다. 또한, IGZO막, 텅스텐막, 질화 티타늄막의 형성 및 제거는 상술한 바와 같이 수행하였다. 열처리는 N2 분위기하에서 400℃로 1시간의 조건으로 수행하였다.
도 23의 (A)에 도시한 바와 같이, 모든 샘플에서 IGZO막의 저저항화가 확인되었다. 여기서, IGZO막 위에 텅스텐막을 형성한 샘플이 표면 근방에서 가장 저저항화되고, 가장 깊이 저저항화되어 있는 것으로 확인되었다. 이것은 텅스텐막이 IGZO막 내의 산소를 가장 거두기 쉽다는 것을 시사한다. 또한, IGZO막 위에 질화 티타늄막을 형성한 샘플에서는 IGZO막 위에 도전막을 형성하지 않는 샘플과 같은 움직임이었다. 즉, IGZO막 위에 텅스텐막이 형성된 샘플에서는 텅스텐막에 IGZO막 내의 산소가 이동하여 IGZO막이 저저항화되는 한편, IGZO막 위에 질화 티타늄막을 형성한 샘플에서는 IGZO막으로부터 방출되는 산소는 질화 티타늄막을 투과하여 상방으로 방출되는 것이 시사된다. 이것은 실시예 1에 제시된 SIMS 분석의 결과와 거의 일치한다.
도 23의 (B)는 스퍼터링법에 의해 산화 실리콘막을 형성하고, 산화 실리콘막 위에 스퍼터링법에 의해 IGZO막을 형성하고, 이 IGZO막 위에 스퍼터링법에 의해 텅스텐막 또는 질화 티타늄막을 적층한 후, 열처리하고 나서, 텅스텐막 또는 질화 티타늄막을 제거하여 제작한 샘플에 대해서 IGZO막을 에칭한 깊이에 대한 시트 저항값을 측정한 결과이다. 또한, 비교하기 위한 샘플로서, IGZO막 위에 도전막을 형성하지 않은 샘플도 제작하였다. 산화 실리콘막은 실리콘을 스퍼터링 타깃으로 사용하고 성막 가스를 O2 100%로 하여 반응성 스퍼터링법(DC 스퍼터링법)에 의해 형성하였다. 또한, IGZO막, 텅스텐막, 질화 티타늄막의 형성 및 제거는 상술한 것과 마찬가지로 수행하였다. 열처리는 N2 분위기하에서 400℃로 1시간의 조건으로 수행하였다.
도 23의 (B)에서는 도 23의 (A)에 도시한 결과에 비해, IGZO막 중 저저항화되는 영역이 두께 방향으로 얕아지는 것으로 확인되었다. 이것은 열처리에 의해 산화 실리콘막으로부터 IGZO막에 산소가 공급되어, IGZO막 내의 산소 결손이 저감됨으로써 IGZO막이 고저항화된 것을 시사한다. 이와 같이 산소를 방출할 수 있는 막을 IGZO막보다 하측에 사용함으로써, IGZO막 중 저저항화되는 영역의 두께를 제어할 수 있는 것을 알았다.
상술한 바와 같이, 텅스텐막 등 산소를 거두기 쉬운 도전막을 IGZO막에 접촉하도록 형성함으로써, IGZO막 중 상기 도전막에 접촉하는 상기 도전막 근방의 영역을 저저항화시킬 수 있는 것으로 확인되었다. 또한 열처리를 수행함으로써, IGZO막 중 저저항화된 영역을 깊이 방향으로 확대시킬 수 있는 것으로 확인되었다. 또한, IGZO막 근방에 산소 방출 가능한 막을 형성함으로써, 저저항화되는 영역의 두께를 제어할 수 있는 것을 알았다.
본 실시예는 본 명세서에 기재된 다른 실시형태 또는 실시예와 적절히 조합하여 실시할 수 있다.
102: 기판
104: 산화물 절연막
105: 영역
106: 산화물 반도체층
106a: n형화 영역
108: 제 1 도전막
108a: 제 1 소스 전극층
108b: 제 1 드레인 전극층
110: 제 2 도전막
110a: 제 2 소스 전극층
110b: 제 2 드레인 전극층
112: 게이트 절연막
113: 제 3 도전막
114: 게이트 전극층
116: 보호 절연막
150: 트랜지스터
152: 트랜지스터
154: 트랜지스터
156: 트랜지스터
158: 트랜지스터
168a: 제 1 소스 전극층
168b: 제 1 드레인 전극층
174: 게이트 전극층
178a: 제 1 소스 전극층
178b: 제 1 드레인 전극층
180a: 제 2 소스 전극층
180b: 제 2 드레인 전극층
190a: 레지스트 마스크
190b: 레지스트 마스크
192: 레지스트 마스크
194a: 레지스트 마스크
194b: 레지스트 마스크
196: 레지스트 마스크
500: 마이크로 컴퓨터
501: 직류 전원
502: 버스 라인
503: 파워 게이트 컨트롤러
504: 파워 게이트
505: CPU
506: 휘발성 기억부
507: 비휘발성 기억부
508: 인터페이스
509: 검출부
511: 광 센서
512: 앰프
513: AD 컨버터
530: 발광 소자
601: 반도체 기판
603: 소자 분리 영역
604: 게이트 전극층
606: 산화물 반도체층
607: 게이트 절연막
609: 게이트 전극층
611a: 불순물 영역
611b: 불순물 영역
612: 게이트 절연막
615: 절연막
616a: 제 1 소스 전극층
616b: 제 1 드레인 전극층
616c: 전극
617: 절연막
618: 보호 절연막
619a: 콘택트 플러그
619b: 콘택트 플러그
620: 절연막
621: 절연막
622: 절연막
623a: 배선
623b: 배선
624: 전극
625: 산화물 절연막
626a: 제 2 소스 전극층
626b: 제 2 드레인 전극층
626c: 전극
645: 절연막
646: 절연막
649: 배선
656: 배선
660: 반도체막
714: 광전 변환 소자
717: 트랜지스터
719: 트랜지스터
1141: 스위칭 소자
1142: 메모리셀
1143: 메모리셀군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 명령 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
3000: 기판
3106: 소자 분리 절연층
3150: 전극
3200: 트랜지스터
3202: 트랜지스터
3204: 용량 소자
3220: 산화물 절연막
4162: 트랜지스터
4250: 메모리셀
4251: 메모리셀 어레이
4251a: 메모리셀 어레이
4251b: 메모리셀 어레이
4253: 주변 회로
4254: 용량 소자
8100: 경보 장치
8101: 마이크로 컴퓨터
8200: 실내기
8201: 하우징
8202: 송풍구
8203: CPU
8204: 실외기
8300: 전기 냉동 냉장고
8301: 하우징
8302: 냉장실용 문
8303: 냉동실용 문
8304: CPU
9700: 전기 자동차
9701: 이차 전지
9702: 제어 회로
9703: 구동 장치
9704: 처리 장치

Claims (12)

  1. 반도체 장치에 있어서,
    산화물 절연막과;
    상기 산화물 절연막 위의 산화물 반도체층과;
    상기 산화물 반도체층에 접촉하는 제 1 소스 전극층 및 제 1 드레인 전극층과;
    상기 산화물 반도체층에 접촉하며, 상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층을 각각 덮는 제 2 소스 전극층 및 제 2 드레인 전극층과;
    상기 산화물 절연막, 상기 산화물 반도체층, 상기 제 2 소스 전극층, 및 상기 제 2 드레인 전극층 위의 게이트 절연막과;
    상기 게이트 절연막 위에 있고 상기 산화물 반도체층과 중첩되는 게이트 전극층; 및
    상기 게이트 절연막 및 상기 게이트 전극층 위의 보호 절연막을 포함하고,
    상기 게이트 절연막은 상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층의 외측 영역에서 상기 산화물 절연막에 부분적으로 접촉하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층은 Al, Cr, Cu, Ta, Ti, Mo, 및 W 중에서 선택된 적어도 하나의 재료를 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 소스 전극층의 단부 및 상기 제 1 드레인 전극층의 단부는 단차를 갖는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층은 질화 탄탈, 질화 티타늄, 및 루테늄 중에서 선택된 적어도 하나의 재료를 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 보호 절연막은 질화 실리콘을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 산화물 반도체층은 결정을 포함하고,
    상기 결정의 c축은 상기 산화물 반도체층의 표면의 법선 벡터에 평행한, 반도체 장치.
  7. 반도체 장치에 있어서,
    산화물 절연막과;
    상기 산화물 절연막 위의 산화물 반도체층과;
    상기 산화물 반도체층에 접촉하는 제 1 소스 전극층 및 제 1 드레인 전극층과;
    상기 산화물 반도체층에 접촉하며, 상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층에 각각 접촉하는 제 2 소스 전극층 및 제 2 드레인 전극층과;
    상기 산화물 절연막, 상기 산화물 반도체층, 상기 제 1 소스 전극층, 상기 제 1 드레인 전극층, 상기 제 2 소스 전극층, 및 상기 제 2 드레인 전극층 위의 게이트 절연막과;
    상기 게이트 절연막 위에 있고 상기 산화물 반도체층과 중첩되는 게이트 전극층; 및
    상기 게이트 절연막 및 상기 게이트 전극층 위의 보호 절연막을 포함하고,
    상기 게이트 절연막은 상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층의 외측 영역에서 상기 산화물 절연막에 부분적으로 접촉하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층은 Al, Cr, Cu, Ta, Ti, Mo, 및 W 중에서 선택된 적어도 하나의 재료를 포함하는, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 소스 전극층의 단부 및 상기 제 1 드레인 전극층의 단부는 단차를 갖는, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층은 질화 탄탈, 질화 티타늄, 및 루테늄 중에서 선택된 적어도 하나의 재료를 포함하는, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 보호 절연막은 질화 실리콘을 포함하는, 반도체 장치.
  12. 제 7 항에 있어서,
    상기 산화물 반도체층은 결정을 포함하고,
    상기 결정의 c축은 상기 산화물 반도체층의 표면의 법선 벡터에 평행한, 반도체 장치.
KR1020130121919A 2012-10-17 2013-10-14 반도체 장치 KR102190306B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012230360A JP2014082388A (ja) 2012-10-17 2012-10-17 半導体装置
JPJP-P-2012-230360 2012-10-17

Publications (2)

Publication Number Publication Date
KR20140049476A true KR20140049476A (ko) 2014-04-25
KR102190306B1 KR102190306B1 (ko) 2020-12-11

Family

ID=50474585

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130121919A KR102190306B1 (ko) 2012-10-17 2013-10-14 반도체 장치

Country Status (5)

Country Link
US (2) US9330909B2 (ko)
JP (1) JP2014082388A (ko)
KR (1) KR102190306B1 (ko)
CN (1) CN103779422B (ko)
TW (1) TWI615974B (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6021586B2 (ja) 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5951442B2 (ja) 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
JP6204145B2 (ja) 2012-10-23 2017-09-27 株式会社半導体エネルギー研究所 半導体装置
WO2014065343A1 (en) 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6376788B2 (ja) * 2013-03-26 2018-08-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102232133B1 (ko) 2013-08-22 2021-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6440457B2 (ja) 2013-11-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置
TWI669761B (zh) 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
KR20220069118A (ko) 2014-07-15 2022-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
CN104143575A (zh) * 2014-07-25 2014-11-12 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板和显示装置
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6676316B2 (ja) 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US9954112B2 (en) * 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9818880B2 (en) 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
DE112016001703T5 (de) * 2015-04-13 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren derselben
CN105097548A (zh) * 2015-06-23 2015-11-25 京东方科技集团股份有限公司 氧化物薄膜晶体管、阵列基板及各自制备方法、显示装置
US10170569B2 (en) 2016-02-22 2019-01-01 Applied Materials, Inc. Thin film transistor fabrication utlizing an interface layer on a metal electrode layer
US10211064B2 (en) 2016-06-08 2019-02-19 International Business Machines Corporation Multi time programmable memories using local implantation in high-K/ metal gate technologies
CN106935660B (zh) * 2017-05-12 2019-10-18 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置
US11426818B2 (en) 2018-08-10 2022-08-30 The Research Foundation for the State University Additive manufacturing processes and additively manufactured products
JP2020167188A (ja) * 2019-03-28 2020-10-08 株式会社ジャパンディスプレイ 表示装置および表示装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165528A (ja) 2004-11-10 2006-06-22 Canon Inc 画像表示装置
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2011139055A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体素子、半導体装置及びそれらの作製方法
KR20120094513A (ko) * 2009-12-18 2012-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법

Family Cites Families (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP4627971B2 (ja) * 2002-05-17 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073558A (ja) 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP4958253B2 (ja) 2005-09-02 2012-06-20 財団法人高知県産業振興センター 薄膜トランジスタ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
KR100667087B1 (ko) * 2005-09-30 2007-01-11 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법
JP5427340B2 (ja) * 2005-10-14 2014-02-26 株式会社半導体エネルギー研究所 半導体装置
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
JP5177954B2 (ja) 2006-01-30 2013-04-10 キヤノン株式会社 電界効果型トランジスタ
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5016831B2 (ja) 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5128792B2 (ja) 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009224737A (ja) 2008-03-19 2009-10-01 Fujifilm Corp 酸化ガリウムを主成分とする金属酸化物からなる絶縁膜およびその製造方法
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5501586B2 (ja) 2008-08-22 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2010062276A (ja) 2008-09-03 2010-03-18 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102210025A (zh) 2008-11-07 2011-10-05 株式会社半导体能源研究所 半导体器件
US8441007B2 (en) * 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
WO2011077966A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102088281B1 (ko) 2010-01-22 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8436403B2 (en) 2010-02-05 2013-05-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor provided with sidewall and electronic appliance
CN102859705B (zh) 2010-04-23 2015-12-09 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR101437081B1 (ko) 2010-04-23 2014-09-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN106057907B (zh) 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101877377B1 (ko) 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102859703B (zh) 2010-04-23 2015-12-02 株式会社半导体能源研究所 半导体装置的制造方法
CN102906881B (zh) * 2010-05-21 2016-02-10 株式会社半导体能源研究所 半导体装置
KR101984218B1 (ko) * 2011-01-28 2019-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법 및 반도체 장치
EP2786404A4 (en) 2011-12-02 2015-07-15 Semiconductor Energy Lab SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
JP6021586B2 (ja) 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5951442B2 (ja) 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165528A (ja) 2004-11-10 2006-06-22 Canon Inc 画像表示装置
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2011139055A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体素子、半導体装置及びそれらの作製方法
KR20120094513A (ko) * 2009-12-18 2012-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법

Also Published As

Publication number Publication date
TW201419543A (zh) 2014-05-16
KR102190306B1 (ko) 2020-12-11
CN103779422B (zh) 2018-05-08
US20160240690A1 (en) 2016-08-18
US9330909B2 (en) 2016-05-03
CN103779422A (zh) 2014-05-07
TWI615974B (zh) 2018-02-21
JP2014082388A (ja) 2014-05-08
US20140103338A1 (en) 2014-04-17

Similar Documents

Publication Publication Date Title
KR102190306B1 (ko) 반도체 장치
US9852904B2 (en) Method for manufacturing semiconductor device
US9812467B2 (en) Semiconductor device comprising an oxide semiconductor
JP6203601B2 (ja) 半導体装置
KR102290247B1 (ko) 반도체 장치와 그 제작 방법
JP6285153B2 (ja) 半導体装置
JP2020021949A (ja) 半導体装置
KR20140136381A (ko) 반도체 장치
KR20140131264A (ko) 반도체 장치
JP2016058751A (ja) 半導体装置
JP6250883B2 (ja) 半導体装置
JP6345842B2 (ja) 半導体装置
JP6302037B2 (ja) 半導体装置の作製方法
JP6526853B2 (ja) 半導体装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant