KR20140048282A - 반도체 장치 - Google Patents

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아키타카 소에노
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도요타 지도샤（주）
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Abstract

다이오드 영역 (11) 과 IGBT 영역 (13) 이 동일 반도체 기판에 형성되어 있는 반도체 장치를 제공한다. 다이오드 영역은, 반도체 기판 (100) 의 표면에 노출되어 있고, 서로 격리되어 있는 복수의 제 1 도전형의 애노드층 (115, 116) 을 구비하고 있다. IGBT 영역은, 반도체 기판의 표면에 노출되어 있고, 서로 격리되어 있는 복수의 제 1 도전형의 보디 컨택트층 (135) 을 구비하고 있다. 애노드층은, 적어도 1 이상의 제 1 애노드층 (116) 을 구비하고 있다. 제 1 애노드층 (116) 은, 적어도 IGBT 영역에 근접하는 위치에 형성되어 있고, 제 1 애노드층 (116) 의 각각의 반도체 기판 평면 방향의 면적은, 다이오드 영역에 가장 근접하는 보디 컨택트층 (135) 의 반도체 기판 평면 방향의 면적보다 크다. 이로써, 제 1 애노드층 (116) 으로부터 많은 정공이 주입되기 때문에, 제 1 다이오드 영역 (11a) 의 순방향 전압을 저감시킬 수 있다. 보디 컨택트층 (135) 으로부터 주입된 정공이 감소하는 것에서 기인하여 다이오드 영역의 순방향 전압이 상승하는 것, 및 열 손실이 증대하는 것을 억제할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서에 기재된 기술은 반도체 장치에 관한 것이다.
일본 공개특허공보 2008-53648호 (특허문헌 1) 에는, 다이오드 영역과 IGBT 영역이 동일 반도체 기판에 형성되어 있는 반도체 장치가 개시되어 있다. 다이오드 영역에서는, 반도체 기판의 이면측에 n 형의 캐소드층이 형성되어 있고, IGBT 영역에서는, 반도체 기판의 이면측에 p 형의 콜렉터층이 형성되어 있다. 캐소드층과 콜렉터층은 서로 접하고 있고, 그 경계는 다이오드 영역과 IGBT 영역의 경계 영역 내에 존재하고 있다.
일본 공개특허공보 2008-53648호
다이오드 영역과 IGBT 영역이 동일 반도체 기판에 형성되어 있는 반도체 장치에서는, 다이오드 동작시에 IGBT 영역측으로부터 다이오드 영역측으로 흘러드는 정공에 의해 다이오드 영역의 순방향 전압이 저감된다. 그러나, 다이오드 동작시에 IGBT 영역에 있어서 게이트 전압을 인가하는 제어를 실시하는 경우에는, IGBT 영역의 절연 게이트를 따라 에미터층으로부터 드리프트층에 n 형의 채널이 형성된다. 이 채널이 형성되면, IGBT 영역측으로부터 다이오드 영역측으로 흘러드는 정공이 감소한다. 그 결과, 다이오드 영역의 순방향 전압이 상승하여 열 손실이 커진다.
본 명세서가 개시하는 반도체 장치는, 다이오드 영역과 IGBT 영역이 동일 반도체 기판에 형성되어 있다. 다이오드 영역은, 반도체 기판의 표면에 노출되어 있고, 서로 격리되어 있는 복수의 제 1 도전형의 애노드층과, 애노드층의 이면측에 형성되어 있고, 애노드층보다 제 1 도전형의 불순물 농도가 낮은 제 1 도전형의 다이오드 보디층과, 다이오드 보디층의 이면측에 형성되어 있는 제 2 도전형의 다이오드 드리프트층과, 다이오드 드리프트층의 이면측에 형성되어 있고, 다이오드 드리프트층보다 제 2 도전형의 불순물 농도가 높은 제 2 도전형의 캐소드층을 구비하고 있다. IGBT 영역은, 반도체 기판의 표면에 노출되어 있는 제 2 도전형의 에미터층과, 반도체 기판의 표면에 노출되어 있고, 서로 격리되어 있는 복수의 제 1 도전형의 보디 컨택트층과, 에미터층 및 보디 컨택트층의 이면측에 형성되어 있고, 보디 컨택트층보다 제 1 도전형의 불순물 농도가 낮은 제 1 도전형의 IGBT 보디층과, IGBT 보디층의 이면측에 형성되어 있는 제 2 도전형의 IGBT 드리프트층과, IGBT 드리프트층의 이면측에 형성되어 있는 제 1 도전형의 콜렉터층과, 에미터층과 IGBT 드리프트층을 분리하고 있는 범위의 IGBT 보디층에 절연막을 개재하여 대향하고 있는 IGBT 게이트 전극을 구비하고 있다. 애노드층은, 적어도 1 이상의 제 1 애노드층을 구비하고 있다. 제 1 애노드층은, 적어도 IGBT 영역에 근접하는 위치에 형성되어 있고, 제 1 애노드층의 각각의 반도체 기판 평면 방향의 면적은, 다이오드 영역에 가장 근접하는 보디 컨택트층의 반도체 기판 평면 방향의 면적보다 크다.
상기 반도체 장치에 의하면, 제 1 애노드층은, 적어도 IGBT 영역에 근접하는 위치에 형성되어 있고, 제 1 애노드층의 각각의 반도체 기판 평면 방향의 면적은, 다이오드 영역에 가장 근접하는 보디 컨택트층의 반도체 기판 평면 방향의 면적보다 크다. 이 때문에, 다이오드 동작시에, 제 1 애노드층으로부터 다이오드 드리프트층에 주입되는 정공의 양이 보디 컨택트층으로부터 IGBT 드리프트층에 주입되는 정공의 양보다 많아진다. IGBT 영역으로부터 흘러드는 정공의 양을 IGBT 영역에 근접하는 애노드층으로부터 주입되는 정공의 양에 대해 상대적으로 작게 할 수 있기 때문에, IGBT 영역으로부터 흘러드는 정공의 양에 따라 다이오드 영역의 순방향 전압이 변동하는 것을 억제할 수 있다. IGBT 영역으로부터 흘러드는 정공의 양이 감소하는 것에서 기인하여 다이오드 영역의 순방향 전압이 상승하는 것, 및 열 손실이 증대하는 것을 억제할 수 있다.
상기 반도체 장치는, 제 1 애노드층보다 IGBT 영역으로부터 먼 위치에 형성된 적어도 1 이상의 제 2 애노드층을 추가로 구비하고 있어도 된다. 제 2 애노드층의 각각의 반도체 기판 평면 방향의 면적은, 제 1 애노드층의 각각의 반도체 기판 평면 방향의 면적보다 작아도 된다. 또, 제 2 애노드층의 각각의 반도체 기판 평면 방향의 면적은, 다이오드 영역에 가장 근접하는 보디 컨택트층의 반도체 기판 평면 방향의 면적보다 커도 된다.
도 1 은, 실시예 1 에 관련된 반도체 장치의 평면도이다.
도 2 는, 도 1 의 Ⅱ-Ⅱ 선 단면도이다.
도 3 은, 실시예 1 에 관련된 반도체 장치의 다이오드 동작시의 상태를 설명하는 도면이다.
도 4 는, 변형예에 관련된 반도체 장치의 평면도이다.
도 5 는, 변형예에 관련된 반도체 장치의 평면도이다.
본 명세서가 개시하는 반도체 장치에서는, 애노드층은, 적어도 1 이상의 제 1 애노드층을 구비하고 있다. 제 1 애노드층은, 적어도 IGBT 영역에 근접하는 위치에 형성되어 있다. 제 1 애노드층의 각각의 반도체 기판 평면 방향의 면적은, 다이오드 영역에 가장 근접하는 보디 컨택트층의 반도체 기판 평면 방향의 면적보다 크다. 또한, 「다이오드 영역에 가장 근접하는」이란, IGBT 영역의 단부에 형성되어 있고, IGBT 영역과 다이오드 영역의 경계까지의 거리가 가장 가까운 것을 의미한다. 또, 「IGBT 영역에 근접하는 위치」에 형성된 애노드층이란, IGBT 영역과 다이오드 영역의 경계로부터 보다 가까운 위치에 형성된 1 이상의 애노드층을 의미한다. 「IGBT 영역에 근접하는 위치」에 형성된 애노드층은, IGBT 영역에 가장 근접하는 애노드층을 포함하고, 이것보다 IGBT 영역으로부터 먼 위치에 형성된 1 이상의 애노드층을 추가로 포함하고 있어도 된다. 따라서, 예를 들어, IGBT 영역과 다이오드 영역의 경계에 가까운 측으로부터 1 ∼ 3 번째 정도의 위치까지가 제 1 애노드층이어도 된다.
예를 들어, 특별히 한정되지 않지만, 애노드층과 보디 컨택트층의 쌍방이 절연 게이트의 길이 방향을 따라 동일하게 연장되도록 형성되어 있는 경우에는, 각각의 제 1 애노드층의 절연 게이트의 폭 방향 (길이 방향에 수직인 방향) 의 폭을, 다이오드 영역에 가장 근접하는 보디 컨택트층의 절연 게이트의 폭 방향의 폭보다 크게 한다. 이로써, 제 1 애노드층의 각각의 반도체 기판 평면 방향의 면적을, 다이오드 영역에 가장 근접하는 보디 컨택트층의 반도체 기판 평면 방향의 면적보다 크게 할 수 있다.
상기 반도체 장치는, 제 1 애노드층보다 IGBT 영역으로부터 먼 위치에 형성된 적어도 1 이상의 제 2 애노드층을 구비하고 있어도 된다. 예를 들어, 복수의 애노드층 중, IGBT 영역과 다이오드 영역의 경계로부터 가까운 측으로부터 1 ∼ 3 번째 정도의 위치에 제 1 애노드층이 형성되어 있고, 제 1 애노드층보다 IGBT 영역으로부터 먼 위치에 제 2 애노드층이 형성되어 있어도 된다. 제 2 애노드층의 각각의 반도체 기판 평면 방향의 면적은, 다이오드 영역에 가장 근접하는 보디 컨택트층의 반도체 기판 평면 방향의 면적보다 커도 되고, 거의 동일해도 되고, 작아도 된다. 예를 들어, 제 1 애노드층측으로부터 제 2 애노드층측을 향하여 (즉, IGBT 영역에 가까운 측으로부터 먼 측을 향하여), 애노드층의 반도체 기판 평면 방향의 면적이 서서히 작아져 있어도 된다. 애노드층의 반도체 기판 평면 방향의 면적을 IGBT 영역으로부터의 거리에 따라 바꾸는 경우에는, 예를 들어, 제 1 애노드층에 있어서의 반도체 기판 평면 방향의 면적의 증분을 상쇄하도록, 제 2 애노드층에 있어서의 반도체 기판 평면 방향의 면적을 감소시키는 것이 바람직하다. 다이오드 영역 전체로서의 정공의 주입량을 종래 구조의 반도체 장치와 동등 또는 그 이하로 억제할 수 있기 때문에, 예를 들어, 다이오드 영역에 형성하는 캐리어의 라이프 타임을 제어하기 위한 구조 (예를 들어, 결정 결함) 의 양을 억제할 수 있다. 또, 예를 들어, 제 1 애노드층 및 제 2 애노드층의 각각의 반도체 기판 평면 방향의 면적이, 다이오드 영역에 가장 근접하는 보디 컨택트층의 반도체 기판 평면 방향의 면적보다 커도 된다. 환언하면, 복수의 애노드층 전부에 있어서, 각각의 애노드층의 반도체 기판 평면 방향의 면적이, 다이오드 영역에 가장 근접하는 보디 컨택트층의 반도체 기판 평면 방향의 면적보다 커도 된다. 또, 복수의 애노드층의 각각의 반도체 기판 평면 방향의 면적은 거의 동일해도 된다. 환언하면, 복수의 애노드층의 각각의 반도체 기판 평면 방향의 면적이, 제 1 애노드층의 각각의 반도체 기판 평면 방향의 면적과 동일해도 된다.
다이오드 영역과 IGBT 영역은 각각 1 개씩이어도 되고, 복수의 다이오드 영역 또는 복수의 IGBT 영역이 있어도 된다. 예를 들어, 1 개의 IGBT 영역 중에 복수의 다이오드 영역이 존재하고 있는 경우나, 복수의 IGBT 영역이 교대로 배치되어 있는 경우에는, 그 반도체 장치에는 다이오드 영역과 IGBT 영역의 경계가 복수 존재한다. 다이오드 영역과 IGBT 영역의 경계가 복수 존재하는 반도체 장치에 있어서는, 다이오드 영역과 IGBT 영역 사이의 캐리어의 이동에 의한 반도체 장치의 특성에 대한 영향이 커진다. 이 때문에, 본원에 관련된 제 1 애노드층의 반도체 기판 평면 방향의 면적은, 다이오드 영역에 가장 근접하는 보디 컨택트층의 반도체 기판 평면 방향의 면적보다 크다는 구성을 구비하는 것에 의한 반도체 특성 개선의 효과가 보다 현저해진다. 또한, 다이오드 영역과 IGBT 영역의 경계가 복수 존재하는 반도체 장치에 있어서는, 적어도 1 개의 다이오드 영역과 IGBT 영역의 경계 근방에 있어서 상기 본원에 관련된 애노드층의 구성이 적용되어 있으면 된다.
또한, 본원에 관련된 반도체 장치는, 드리프트층의 이면에 접하여 버퍼층을 구비하고 있고, 버퍼층의 이면에 접하여 콜렉터층, 캐소드층이 형성되어 있어도 된다. 또, 다이오드 영역에 절연 게이트나 더미 게이트가 형성되어 있어도 된다.
본원이 개시하는 반도체 장치는, 종래의 반도체 장치의 제조 방법을 이용하여 용이하게 제조할 수 있다. 예를 들어, 애노드층, 보디 컨택트층 등을 형성하기 위해 불순물 주입을 실시하는 공정에 있어서, 패턴 마스크의 형상을 조정함으로써 용이하게 제조할 수 있다.
실시예 1
(반도체 장치)
도 1, 2 에 나타내는 반도체 장치 (1) 는, IGBT 와 다이오드가 동일한 반도체 기판 (100) 에 형성된 RC-IGBT 이다. 또한, 도 1 에 나타내는 평면도는, 반도체 기판 (100) 의 표면에 형성된 표면 전극 (101) 의 도시를 생략하고 있고, 반도체 기판 (100) 의 표면을 도시하고 있다. 또, 반도체 장치 (1) 는, 복수의 IGBT 영역과 복수의 다이오드 영역이 교대로 배치되어 있고, IGBT 영역과 다이오드 영역의 경계를 복수 갖고 있다. 도 1, 2 는, 복수의 IGBT 영역과 다이오드 영역의 경계 중 1 개를 도시하고 있고, 반도체 장치 (1) 의 복수의 경계는 모두 도 1, 2 와 동일한 구성을 갖고 있다.
반도체 장치 (1) 는, 반도체 기판 (100) 과, 반도체 기판 (100) 의 표면측에 형성된 더미 게이트 (130), 절연 게이트 (140) 및 표면 절연막 (145) 과, 반도체 기판 (100) 의 표면에 접하는 표면 전극 (101) 과, 반도체 기판 (100) 의 이면에 접하는 이면 전극 (102) 을 구비하고 있다. 반도체 기판 (100) 은, 다이오드 영역 (11) 과 IGBT 영역 (13) 을 구비하고 있다. 다이오드 영역 (11) 은, 제 1 다이오드 영역 (11a) 과 제 2 다이오드 영역 (11b) 을 구비하고 있다. 제 1 다이오드 영역 (11a) 은 IGBT 영역 (13) 에 근접하고 있고, 제 2 다이오드 영역 (11b) 과 IGBT 영역 (13) 사이에 형성되어 있다. 더미 게이트 (130) 와 절연 게이트 (140) 는, 대략 일정한 간격으로 반도체 기판 (100) 에 형성되어 있다.
반도체 기판 (100) 은, p＋ 형의 보디 컨택트층 (135) 과, n＋ 형의 에미터층 (136) 과, p＋ 형의 제 1 애노드층 (116) 및 제 2 애노드층 (115) 과, p 형의 다이오드 보디층 (114) 과, p 형의 IGBT 보디층 (134) 과, n 형의 드리프트층 (113) 과, n 형의 버퍼층 (112) 과, n＋ 형의 캐소드층 (111) 및 p＋ 형의 콜렉터층 (117) 을 구비하고 있다. 보디 컨택트층 (135), 에미터층 (136), 제 1 애노드층 (116) 및 제 2 애노드층 (115) 은, 반도체 기판 (100) 의 표면에 노출되어 있다. 다이오드 보디층 (114) 은, 제 1 애노드층 (116) 및 제 2 애노드층 (115) 의 이면 및 측면에 형성되어 있다. IGBT 보디층 (134) 은, 보디 컨택트층 (135) 및 에미터층 (136) 의 이면에 형성되어 있다. 드리프트층 (113) 은, 다이오드 보디층 (114) 및 IGBT 보디층 (134) 의 이면에 형성되어 있다. 버퍼층 (112) 은, 드리프트층 (113) 의 이면에 형성되어 있다. 캐소드층 (111) 및 콜렉터층 (117) 은, 버퍼층 (112) 의 이면에 형성되어 있다. 제 1 애노드층 (116) 및 제 2 애노드층 (115) 은, 다이오드 보디층 (114) 보다 p 형의 불순물 농도가 높다. 보디 컨택트층 (135) 및 콜렉터층 (117) 은, IGBT 보디층 (134) 보다 p 형의 불순물 농도가 높다. 반도체 장치 (1) 에서는, 다이오드 보디층 (114) 과 IGBT 보디층 (134) 은 p 형의 불순물 농도가 동일하다. 에미터층 (136) 및 캐소드층 (111) 은, 드리프트층 (113) 및 버퍼층 (112) 보다 n 형의 불순물 농도가 높고, 버퍼층 (112) 은, 드리프트층 (113) 보다 n 형의 불순물 농도가 높다. 반도체 장치 (1) 에서는, 다이오드 드리프트층과 IGBT 드리프트층이 1 개의 층 (드리프트층 (113)) 으로서 형성되어 있다. 드리프트층 (113) 중, 다이오드 영역 (11) 에 포함되는 부분이 다이오드 드리프트층이고, IGBT 영역 (13) 에 포함되는 부분이 IGBT 드리프트층이다.
도 1 에 나타내는 바와 같이, 제 1 다이오드 영역 (11a) 에 있어서는, 제 1 애노드층 (116) 및 표면부 (114a) (다이오드 보디층 (114) 의 일부로, 반도체 기판 (100) 의 표면에 노출되는 부분) 가 반도체 기판 (100) 의 표면에 노출되어 있고, 각각이 표면 전극 (101) 에 접하고 있다. 제 2 다이오드 영역 (11b) 에 있어서는, 제 2 애노드층 (115) 및 표면부 (114b) (다이오드 보디층 (114) 의 일부로, 반도체 기판 (100) 의 표면에 노출되는 부분) 가 반도체 기판 (100) 의 표면에 노출되어 있고, 각각이 표면 전극 (101) 에 접하고 있다. 다이오드 영역 (11) 에 있어서는, 캐소드층 (111) 이 반도체 기판 (100) 의 이면에 노출되어 있고, 이면 전극 (102) 에 접하고 있다.
또, IGBT 영역 (13) 에 있어서는, 보디 컨택트층 (135) 및 에미터층 (136) 이 반도체 기판 (100) 의 표면에 노출되어 있고, 표면 전극 (101) 에 접하고 있다. IGBT 영역 (13) 에 있어서는, 콜렉터층 (117) 이 반도체 기판 (100) 의 이면에 노출되어 있고, 이면 전극 (102) 에 접하고 있다.
다이오드 영역 (11) 에서는, 반도체 기판 (100) 의 표면측으로부터 다이오드 보디층 (114) 을 관통하여, 드리프트층 (113) 에 도달하는 더미 게이트 (130) 가 형성되어 있다. 더미 게이트 (130) 는, 반도체 기판 (100) 의 표면측에 형성된 트렌치 (131) 의 내벽에 형성된 더미 게이트 절연막 (132) 과, 더미 게이트 절연막 (132) 에 덮여 트렌치 (131) 내에 충전되어 있는 더미 게이트 전극 (133) 을 구비하고 있다. 더미 게이트 (130) 는, 다이오드 보디층 (114) 에 접하고 있다. 더미 게이트 전극 (133) 은, 표면 전극 (101) 에 전기적으로 접속되어 있다.
IGBT 영역 (13) 에서는, 반도체 기판 (100) 의 표면측으로부터 IGBT 보디층 (134) 을 관통하여, 드리프트층 (113) 에 도달하는 절연 게이트 (140) 가 형성되어 있다. 절연 게이트 (140) 는, 반도체 기판 (100) 의 표면측에 형성된 트렌치 (141) 의 내벽에 형성된 게이트 절연막 (142) 과, 게이트 절연막 (142) 에 덮여 트렌치 (141) 내에 충전되어 있는 게이트 전극 (143) 을 구비하고 있다. 절연 게이트 (140) 는, 에미터층 (136) 과 드리프트층 (113) 을 격리하는 부분의 IGBT 보디층 (134) 에 접하고 있다. 게이트 전극 (143) 은, 표면 절연막 (145) 에 의해 표면 전극 (101) 과 격리되어 있다.
도 1 에 나타내는 바와 같이, 제 1 애노드층 (116), 제 2 애노드층 (115), 보디 컨택트층 (135) 및 에미터층 (136) 은, 더미 게이트 (130) 및 절연 게이트 (140) 의 길이 방향 (도 1 에 나타내는 y 방향) 을 따라 연장되어 있고, 더미 게이트 (130) 및 절연 게이트 (140) 의 폭 방향 (도 1 에 나타내는 x 방향) 의 폭은, 더미 게이트 (130) 및 절연 게이트 (140) 의 길이 방향을 따라 대략 일정하다. 다이오드 영역 (11) 의 단부에 위치하고, IGBT 영역 (13) 에 근접하는 2 열의 애노드층이 제 1 애노드층 (116) 이다. 다이오드 영역 (11) 의 중앙측에 위치하고, 제 1 애노드층 (116) 보다 IGBT 영역으로부터 먼 위치에 형성된 애노드층이 제 2 애노드층 (115) 이다. 제 2 애노드층 (115) 의 x 방향의 폭 (D1) 은, 보디 컨택트층 (135) 의 x 방향의 폭 (D3) 과 거의 동일하고, 제 1 애노드층 (116) 의 x 방향의 폭 (D2) 은, 폭 (D1) 및 폭 (D3) 보다 크다. 제 1 애노드층 (116), 제 2 애노드층 (115), 보디 컨택트층 (135) 은, y 방향을 따라 연장되어 있기 때문에, x 방향의 폭이 클수록 반도체 기판 평면 방향의 면적이 크다. 즉, 제 1 애노드층 (116) 의 반도체 기판 평면 방향의 면적은, 제 2 애노드층 (115) 및 보디 컨택트층 (135) 의 반도체 기판 평면 방향의 면적보다 크다. 제 1 보디층 표면부 (114a) 의 x 방향의 폭은, 표면부 (114b) 의 x 방향의 폭보다 작다. 에미터층 (136) 의 x 방향의 폭은, 표면부 (114b) 의 x 방향의 폭과 거의 동일하다.
다음으로, 반도체 장치 (1) 의 동작에 대해 설명한다.
＜IGBT 동작시＞
이면 전극 (102) 의 전위 Va 를 표면 전극 (101) 의 전위 Vb 보다 고전위로 하고 (Va ＞ Vb), 게이트 전극 (133, 143) 에 정 (正) 전압 (정 바이어스) 을 인가하면, IGBT 보디층 (134) 에 있어서, 절연 게이트 (140) 의 근방에 채널이 형성된다. 이 채널을 통하여, 다수 캐리어인 전자가 에미터층 (136) 으로부터 드리프트층 (113) 에 주입된다. 또, 콜렉터층 (117) 으로부터 드리프트층 (113) 에 정공이 주입된다. 소수 캐리어인 정공이 드리프트층 (113) 에 주입되면, 드리프트층 (113) 에 있어서 전도율 변조가 일어나고, 드리프트층 (113) 의 저항이 낮아진다. 이와 같이 전자와 정공이 이동함으로써, 반도체 기판 (100) 의 이면측 (콜렉터층 (117) 측) 으로부터 표면측 (에미터층 (136) 측) 을 향하는 IGBT 전류가 흐른다.
＜다이오드 동작시＞
다음으로, 이면 전극 (102) 의 전위 Va 를 표면 전극 (101) 의 전위 Vb 보다 낮게 하면 (Va ＜ Vb), 도 3 의 실선으로 나타내는 바와 같이, 다이오드 영역 (11) 에서는, 제 1 애노드층 (116) 및 제 2 애노드층 (115) 으로부터, 다이오드 보디층 (114) 을 개재하여 드리프트층 (113) 에 정공이 주입된다. 이로써, 제 1 애노드층 (116) 및 제 2 애노드층 (115) 측으로부터 캐소드층 (111) 측에 다이오드 전류 (환류 전류) 가 흐른다. 이 때, 다이오드 영역 (11) 의 근방의 IGBT 영역 (13) 에 있어서도, 도 3 의 파선으로 나타내는 바와 같이, 보디 컨택트층 (135) 으로부터, 다이오드 보디층 (114) 을 개재하여 드리프트층 (113) 에 정공이 주입된다. 보디 컨택트층으로부터 주입된 정공은, 다이오드 영역 (11) 의 캐소드층 (111) 을 향하여 이동한다. 보디 컨택트층으로부터 주입된 정공에 의해, 다이오드 영역 (11) 의 순방향 전압이 저감된다.
다이오드 동작시에, 게이트 전극 (133) 에 정 전압이 인가되고 있는 경우, IGBT 영역 (13) 에서는, IGBT 보디층 (134) 에 있어서, 절연 게이트 (140) 의 근방에 n 형의 채널이 형성된다. 이 n 형의 채널에 의해 드리프트층 (113) 에 주입되는 전자에 의해, 보디 컨택트층으로부터 주입된 정공이 상쇄된다. 그 결과, 보디 컨택트층으로부터 주입되고, 다이오드 영역 (11) 의 캐소드층 (111) 을 향하여 이동하는 정공의 양이 적어진다.
본 실시예에서는, IGBT 영역 (13) 에 근접하는 2 열의 제 1 애노드층 (116) 의 반도체 기판 평면 방향의 면적은, 제 2 애노드층 (115) 및 보디 컨택트층 (135) 의 반도체 기판 평면 방향의 면적보다 크다. 이 때문에, 제 1 다이오드 영역 (11a) 에 있어서는, 제 1 애노드층 (116) 으로부터 드리프트층 (113) 에 주입되는 정공의 양이 많아지고, 도 3 에 파선으로 나타내는 보디 컨택트층 (135) 으로부터 주입된 정공을, 도 3 에 실선으로 나타내는 제 1 애노드층 (116) 및 제 2 애노드층 (115) 으로부터 주입된 정공에 대해 상대적으로 작게 할 수 있다. 또, 제 1 애노드층 (116) 으로부터 많은 정공이 주입되기 때문에, 제 1 다이오드 영역 (11a) 의 순방향 전압을 저감시킬 수 있다. 보디 컨택트층 (135) 으로부터 주입된 정공이 감소하는 것에서 기인하여 다이오드 영역의 순방향 전압이 상승하는 것, 및 열 손실이 증대하는 것을 억제할 수 있다.
(변형예)
상기 실시예에서는, 다이오드 영역 중, IGBT 영역에 근접하는 부분에 위치하는 제 1 애노드층만 폭이 큰 경우를 예시하여 설명하였지만, 이에 한정되지 않는다. 예를 들어, 다이오드 영역 전체에 있어서, 애노드층의 폭이 보디 컨택트층의 폭보다 커도 된다. 즉, 도 4 에 나타내는 반도체 장치 (2) 와 같이, 도 1 에 나타내는 제 1 애노드층 (116) 과 동일한 폭 (D2) 을 갖는 애노드층 (216) 이 전체에 형성되어 있는 다이오드 영역 (21) 을 구비하고 있어도 된다. 도 1 과 동일하게, 애노드층 (216) 의 x 방향의 폭 (D2) 은, 보디 컨택트층 (135) 의 폭 (D1) 보다 크고, 애노드층 (216) 의 반도체 기판 평면 방향의 면적은, 보디 컨택트층 (135) 의 반도체 기판 평면 방향의 면적보다 크다. 그 밖의 구성은, 도 1 에 나타내는 반도체 장치 (1) 와 동일하기 때문에, 중복 설명을 생략한다. 다이오드 영역 (21) 전체에 있어서, 애노드층 (216) 의 반도체 기판 평면 방향의 면적은, 보디 컨택트층 (135) 의 반도체 기판 평면 방향의 면적보다 크기 때문에, 보디 컨택트층 (135) 으로부터 다이오드 영역 (21) 측으로 이동하는 정공의 영향을 보다 작게 할 수 있다. 이로써, 보디 컨택트층 (135) 으로부터 주입된 정공에서 기인하는 순방향 전압의 상승폭을 줄여, 열 손실을 저감시키는 효과를 보다 현저하게 얻을 수 있다.
또, 상기 실시예에서는, 애노드층, 보디 컨택트층, 에미터층이 절연 게이트의 길이 방향을 따라 연장되어 있고, 절연 게이트의 폭 방향의 폭이 대략 일정한 경우를 예시하여 설명하였지만, 애노드층, 보디 컨택트층, 에미터층의 형상은, 이에 한정되지 않는다. IGBT 영역에 근접하는 애노드층의 반도체 기판 평면 방향의 면적을, 다이오드 영역에 가장 근접하는 보디 컨택트층의 반도체 기판 평면 방향의 면적보다 크게 할 수 있으면, 애노드층, 보디 컨택트층, 에미터층의 형상은, 특별히 한정되지 않는다. 예를 들어, 도 5 에 나타내는 바와 같이, IGBT 영역 (33) 에서는, 절연 게이트 (140) 사이에 사다리 형상의 에미터층 (336) 이 형성되어 있고, 에미터층 (336) 의 사다리 형상의 사이에 보디 컨택트층 (335) 이 형성되어 있어도 된다. 다이오드 영역 (31) 에 있어서는, IGBT 영역 (33) 에 근접하는 제 1 애노드층 (316) 은, 도 1 과 동일하게, 더미 게이트 (130) 의 길이 방향을 따라 연장되어 있다. 제 1 애노드층 (316) 의 반도체 기판 평면 방향의 면적은, 인접하는 절연 게이트 (140) 의 사이에 형성된 보디 컨택트층 (335) 의 반도체 기판 평면 방향의 면적의 합계보다 크다. 그 밖의 구성은, 도 1 에 나타내는 반도체 장치 (1) 와 동일하기 때문에, 중복 설명을 생략한다.
이상, 본 발명의 실시예에 대해 상세하게 설명하였지만, 이들은 예시에 지나지 않으며, 특허청구범위를 한정하는 것은 아니다. 특허청구범위에 기재된 기술에는, 이상에 예시한 구체예를 여러 가지로 변형, 변경한 것이 포함된다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것으로, 출원시 청구항에 기재된 조합에 한정되는 것은 아니다. 또, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성할 수 있는 것으로, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.

Claims (3)

  1. 다이오드 영역과 IGBT 영역이 동일 반도체 기판에 형성되어 있는 반도체 장치로서,
    다이오드 영역은,
    반도체 기판의 표면에 노출되어 있고, 서로 격리되어 있는 복수의 제 1 도전형의 애노드층과,
    애노드층의 이면측에 형성되어 있고, 애노드층보다 제 1 도전형의 불순물 농도가 낮은 제 1 도전형의 다이오드 보디층과,
    다이오드 보디층의 이면측에 형성되어 있는 제 2 도전형의 다이오드 드리프트층과,
    다이오드 드리프트층의 이면측에 형성되어 있고, 다이오드 드리프트층보다 제 2 도전형의 불순물 농도가 높은 제 2 도전형의 캐소드층을 구비하고 있고,
    IGBT 영역은,
    반도체 기판의 표면에 노출되어 있는 제 2 도전형의 에미터층과,
    반도체 기판의 표면에 노출되어 있고, 서로 격리되어 있는 복수의 제 1 도전형의 보디 컨택트층과,
    에미터층 및 보디 컨택트층의 이면측에 형성되어 있고, 보디 컨택트층보다 제 1 도전형의 불순물 농도가 낮은 제 1 도전형의 IGBT 보디층과,
    IGBT 보디층의 이면측에 형성되어 있는 제 2 도전형의 IGBT 드리프트층과,
    IGBT 드리프트층의 이면측에 형성되어 있는 제 1 도전형의 콜렉터층과,
    에미터층과 IGBT 드리프트층을 분리하고 있는 범위의 IGBT 보디층에 절연막을 개재하여 대향하고 있는 IGBT 게이트 전극을 구비하고 있고,
    애노드층은, 적어도 1 이상의 제 1 애노드층을 구비하고 있고,
    제 1 애노드층은, 적어도 IGBT 영역에 근접하는 위치에 형성되어 있고,
    제 1 애노드층의 각각의 반도체 기판 평면 방향의 면적은, 다이오드 영역에 가장 근접하는 보디 컨택트층의 반도체 기판 평면 방향의 면적보다 큰, 반도체 장치.
  2. 제 1 항에 있어서,
    애노드층은, 제 1 애노드층보다 IGBT 영역으로부터 먼 위치에 형성된 적어도 1 이상의 제 2 애노드층을 추가로 구비하고 있고, 제 2 애노드층의 각각의 반도체 기판 평면 방향의 면적은, 제 1 애노드층의 각각의 반도체 기판 평면 방향의 면적보다 작은, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    제 2 애노드층의 각각의 반도체 기판 평면 방향의 면적은, 다이오드 영역에 가장 근접하는 보디 컨택트층의 반도체 기판 평면 방향의 면적보다 큰, 반도체 장치.
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