KR20140044746A - 배선 기판 및 그 제조 방법 - Google Patents

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고이치 하라
도시히사 요다
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명의 배선 기판의 제조 방법은, 코어층의 한쪽 면으로부터 상기 코어층의 다른쪽 면으로 상기 코어층을 관통하는 관통 구멍을 형성하는 공정과, 상기 코어층의 한쪽 면 및 다른쪽 면과, 상기 관통 구멍의 내벽면을 피복하는 제1 금속층을 형성하는 공정과, 상기 제1 금속층 위에 제2 금속층을 형성하는 공정과, 상기 코어층의 한쪽 면의 상기 제2 금속층 위에 패터닝된 제3 금속층을 형성함과 함께, 상기 코어층의 다른쪽 면의 상기 제2 금속층 위에 패터닝된 제4 금속층을 형성하는 공정을 포함한다. 상기 제2 금속층을 형성하는 공정은, 상기 코어층의 한쪽 면 및 다른쪽 면과 상기 관통 구멍의 내벽면을 상기 제2 금속층으로 피복하며, 상기 관통 구멍의 중앙부를 상기 제2 금속층으로 막는 공정을 포함한다.

Description

배선 기판 및 그 제조 방법{WIRING SUBSTRATE AND METHOD FOR MANUFACTURING WIRING SUBSTRATE}
(관련 출원의 상호 참조)
본원은, 전체 내용이 여기에 참조로 포함되는, 2012년 10월 5일자로 출원된 일본국 특원2012-223502호로부터의 우선권에 기초하여 그 이익을 청구한다.
(기술분야)
본 발명은 배선 기판 및 그 제조 방법에 관한 것이다.
종래부터, 코어층에 설치한 관통 구멍을 도금으로 충전하여 관통 배선을 형성한 배선 기판이 알려져 있다. 이와 같은 배선 기판은, 예를 들면, 이하와 같은 방법에 의해 제조된다(예컨대, 일본국 특개2003-46248호 공보 참조). 우선, 코어층으로 이루어지는 수지판을 준비한다. 수지판의 양면에는 구리박이 형성된다. 이후, 수지판의 양면에 있는 구리박을 에칭하여 수지판의 양면에 구멍을 뚫는다. 그리고, 수지판의 양측에 있는 구멍으로부터 레이저 가공에 의해 관통 구멍을 형성한다. 관통 구멍은 테이퍼 형상의 정부(頂部)끼리를 맞댄 형상을 갖는다.
다음으로, 관통 구멍을 도금에 의해 충전한다. 구체적으로는, 도금에 의해 관통 구멍을 충전하는 초기에, 우선, 관통 구멍의 최소경부(最小徑部)가 막혀 바닥이 있는 2개의 비어 홀이 형성된다. 그 후, 도금에 의해 바닥이 있는 2개의 비어 홀이 충전됨(즉, 도금에 의해 관통 구멍 전체가 충전됨)과 함께, 수지판의 양면의 구리박 위에 패터닝되어 있지 않은 도금층이 균일하게(전체적으로) 형성된다.
그러나, 상기 방법에서는, 수지판의 양면에 균일하게 형성되는 도금층이 필연적으로 두꺼워진다. 결국, 구리박 또는 균일하게 형성된 도금층에 서브트랙티브법에 의해 패턴을 형성(패터닝)할 경우에, 파인 피치(fine pitch)로 패턴을 형성하는 것이 곤란하다. 예를 들면, 구리박의 두께가 12∼18㎛ 정도이면, 수지판의 각 면에 있어서의 구리박과 도금층의 총 두께는 수십 ㎛에 달하게 된다. 따라서, 구리박 및 균일하게 형성된 도금층을 서브트랙티브법에 의해 파인 피치의 패턴을 형성하는 것은 곤란하다.
본 발명의 일 양태에 따르면, 코어층의 한쪽 면으로부터 상기 코어층의 다른쪽 면으로 코어층을 관통하는 관통 구멍을 형성하는 공정과, 상기 코어층의 한쪽 면, 상기 코어층의 다른쪽 면, 및 상기 관통 구멍의 내벽면을 피복하는 제1 금속층을 형성하는 공정과, 상기 제1 금속층 위에 제2 금속층을 형성하는 공정과, 상기 코어층의 한쪽 면의 상기 제2 금속층 위에 패터닝된 제3 금속층을 형성함과 함께, 상기 코어층의 다른쪽 면의 상기 제2 금속층 위에 패터닝된 제4 금속층을 형성하는 공정을 갖는 배선 기판의 제조 방법으로서, 상기 제2 금속층을 형성하는 공정은, 상기 코어층의 한쪽 면 및 다른쪽 면과, 상기 관통 구멍 내의 상기 제1 금속층을 상기 제2 금속층으로 피복하는 공정, 및, 상기 관통 구멍의 중앙부를 상기 제2 금속층으로 막는 공정을 포함하는, 배선 기판의 제조 방법이 제공된다.
본 발명의 목적 및 장점은, 특히 청구범위에 제시된 요소들 및 조합들에 의해 실현 및 성취된다.
상기의 일반적인 설명 및 하기의 상세한 설명은 모두 예시 및 설명을 위한 것이며, 발명을 청구된 것에 제한하는 것이 아님을 이해해야 한다.
도 1은 본 발명의 실시형태에 따른 배선 기판을 예시하는 단면도.
도 2 내지 도 6은 본 발명의 실시형태에 따른 배선 기판의 제조 공정을 예시하는 개요도.
도 7 내지 도 9는 비교예에 따른 배선 기판의 제조 공정을 예시하는 개요도.
이하, 도면을 참조하여 발명을 실시하기 위한 형태에 대해서 설명한다. 한편, 각 도면에서, 동일 성분/부분에는 동일 부호를 부여한다. 따라서, 동일 부호가 부여된 동일 성분/부분의 상세한 설명은 생략된다.
[본 실시형태에 따른 배선 기판의 구조]
우선, 본 발명의 실시형태에 따른 배선 기판의 구조에 대해서 설명한다. 도 1은 본 발명의 실시형태에 따른 배선 기판(10)을 예시하는 단면도이다.
도 1을 참조하면, 배선 기판(10)은, 예컨대 코어층(11)과, 배선층(12)과, 배선층(13)과, 관통 배선(14)과, 절연층(15)과, 배선층(16)과, 절연층(17)과, 배선층(18)과, 절연층(20)과, 배선층(21)과, 절연층(22)과, 배선층(23)과, 솔더 레지스트층(19)과 솔더 레지스트층(24)을 갖는다.
한편, 배선 기판(10)에 있어서, 편의상, 솔더 레지스트층(19)이 형성되는 측을 "한쪽 측" 또는 "한쪽 면", 솔더 레지스트층(24)이 형성되는 측을 "다른쪽 측" 또는 "다른쪽 면"이라고 할 경우가 있다.
배선 기판(10)에 있어서, 코어층(11)의 한쪽 면에는 배선층(12)이 형성되고, 코어층(11)의 다른쪽 면에는 배선층(13)이 형성되어 있다. 배선층(12)과 배선층(13)은 코어층(11)의 한쪽 면으로부터 코어층(11)의 다른쪽 면으로 코어층(11)을 관통하는 관통 구멍(11x) 내에 형성된 관통 배선(14)에 의해 전기적으로 접속되어 있다. 배선층(12 및 13)은, 각각 평면에서 소정의 형상(평면 형상)으로 패터닝되어 있다. 한편, 배선층(12)은, 본 발명의 실시형태에 따른 제1 배선층의 대표적인 일례이며, 배선층(13)은, 본 발명의 실시형태에 따른 제2 배선층의 대표적인 일례이다.
코어층(11)으로서는, 예를 들면, 유리 클로스(glass cloth)에 에폭시계 수지를 함침시킨 소위 유리 에폭시 수지 기판 등을 사용할 수 있다. 코어층(11)으로서, 유리 섬유, 탄소 섬유, 아라미드 섬유 등의 직포나 부직포에 에폭시계 수지 등의 절연성 수지를 함침시킨 기판 등을 사용해도 된다. 코어층(11)의 두께는, 예를 들면, 60∼200㎛ 정도로 할 수 있다. 코어층(11)에는, 코어층(11)의 두께 방향으로 코어층(11)을 관통하는 관통 구멍(11x)이 설치되어 있다. 한편, 각 도면에서, 코어층(11)을 구성하는 재료(예컨대, 유리 클로스)의 도시는 생략 되어 있다.
관통 구멍(11x)은, 코어층(11)의 한쪽 면으로부터 형성된 제1 구멍(11x1)과, 코어층(11)의 다른쪽 면으로부터 형성된 제2 구멍(11x2)을 갖는다. 제1 구멍(11x1)은, 원추대 형상을 가지며, 코어층(11)의 한쪽 면측의 개구부 및 코어층(11) 내에 형성된 제1 정부를 포함한다. 제1 구멍(11x1)에서, 코어층(11)의 한쪽 면측의 개구부의 면적은 제1 정부의 면적보다 크다. 또한, 제2 구멍(11x2)은, 원추대 형상을 가지며, 코어층(11)의 다른쪽 면측의 개구부 및 코어층(11) 내에 형성된 제2 정부를 포함한다. 제2 구멍(11x2)에서, 코어층(11)의 다른쪽 면측의 개구부의 면적은 제2 정부의 면적보다 크다. 제1 구멍(11x1)과 제2 구멍(11x2)의 각각의 정부가 코어층(11) 내(예를 들면, 코어층(11)의 두께 방향에서의 코어층(11)의 중앙부 근방)에서 연통(連通)하여 관통 구멍(11x)을 형성하고 있다. 한편, 제1 구멍(11x1) 및 제2 구멍(11x2) 각각의 제1 및 제2 정부가 연통한 부분을, "정부 연통부"라고 할 경우가 있다.
바꾸어 말하면, 관통 구멍(11x)은, 모래시계 형상이다. 여기에서, 모래시계 형상이란, 관통 구멍(11x)에 있어서, 코어층(11)의 한쪽 면측의 개구부로부터 제1 구멍(11x1)의 제1 정부까지 및 코어층(11)의 다른쪽 면측의 개구부로부터 제2 구멍(11x2)의 제2 정부까지, 단면적(평면 방향의 단면적)이 연속적으로 감소하는 형상을 가리킨다. 관통 구멍(11x)에 있어서, 정부 연통부가 가장 단면적이 작은 부분(소경부)이 된다.
즉, 관통 구멍(11x)의 단면(두께 방향의 단면)은, 코어층(11)의 한쪽 면측의 개구부로부터 관통 구멍(11x)의 대략 중앙부의 소경부(정부 연통부)까지 연장되는 경사면을 갖는다. 또한, 관통 구멍(11x)의 단면(두께 방향의 단면)은, 코어층(11)의 다른쪽 면측의 개구부로부터 관통 구멍(11x)의 대략 중앙부의 소경부(정부 연통부)에 걸친 경사면을 갖는다.
관통 구멍(11x)에 있어서, 코어층(11)의 한쪽 면측의 개구부의 직경 및 코어층(11)의 다른쪽 면측의 개구부의 직경은, 각각 예를 들면, 70∼100㎛ 정도로 할 수 있다. 또한, 관통 구멍(11x)의 정부 연통부의 직경은, 예를 들면, 40∼75㎛ 정도로 할 수 있다.
단, 제1 구멍(11x1) 및 제2 구멍(11x2)은 각각 원추대 형상의 구멍이 아니어도 된다. 그 경우에는, 코어층(11)의 한쪽 면측의 개구부, 코어층(11)의 다른쪽 면측의 개구부, 및 정부 연통부의 단면 형상(평면 방향의 단면 형상)은, 예를 들면, 타원형이나 다른 형상이 된다.
또한, 정부 연통부는, 코어층(11)의 두께 방향에서 코어층(11)의 중앙부 근방에 위치하지만, 중앙부 근방으로부터 코어층(11)의 중앙부 부근에 대하여 코어층의 한쪽 측 또는 다른쪽 측으로 어긋나도 된다. 또한, 제1 구멍(11x1)의 축부 및 제2 구멍(11x2)의 축부가 수평 방향으로 다소 어긋나도 문제는 없다.
또한, 관통 구멍(11x)에 있어서, 한쪽 측의 개구부로부터 정부 연통부에 이르는 부분의 내벽면의 단면 형상(두께 방향의 단면 형상), 및 다른쪽 측의 개구부로부터 정부 연통부에 이르는 부분의 내벽면의 단면 형상(두께 방향의 단면 형상)은, 직선 형상이어도 곡선 형상이어도 된다.
배선층(12)은, 코어층(11)의 한쪽 면에, 제1 금속박(12a), 제1 금속층(12b), 제2 금속층(12c), 및 제3 금속층(12d)이 순차 적층된 구조를 갖는다. 배선층(13)은, 코어층(11)의 다른쪽 면에, 제2 금속박(13a), 제1 금속층(12b), 제2 금속층(12c), 및 제4 금속층(13d)이 순차 적층된 구조를 갖는다.
관통 구멍(11x) 내 및 관통 구멍(11x)의 주변부에 있어서, 제1 금속층(12b) 및 제2 금속층(12c)은, 코어층(11)의 한쪽 면으로부터 관통 구멍(11x)을 개재하여 코어층(11)의 다른쪽 면에 걸쳐 연속적으로 형성되어 있다. 보다 상세하게는, 관통 구멍(11x) 내 및 관통 구멍(11x)의 주변부에 있어서, 제1 금속층(12b)은, 관통 구멍(11x)의 내벽면을 피복함과 함께, 정부 연통부로부터 코어층(11)의 한쪽 면 및 다른쪽 면에 연재하고 있다. 그리고, 제1 금속층(12b)은, 코어층(11)의 한쪽 면에 있어서 제1 금속박(12a)을 피복하고, 코어층(11)의 다른쪽 면에 있어서 제2 금속박(13a)을 피복하고 있다.
또한, 관통 구멍(11x) 내에서, 제2 금속층(12c)은 관통 구멍(11x)를 완전히는 충전하지 않고, 관통 구멍(11x)의 내벽면을 피복하는 제1 금속층(12b)을 피복함과 함께, 관통 구멍(11x)의 중앙부를 막아 형성되어 있다. 제2 금속층(12c)이 개재된 관통 구멍(11x) 내 및 관통 구멍(11x) 위에는, 제1 오목부(12x)가 형성된다. 제1 오목부(12x)는 관통 구멍(11x)의 중앙부를 막는 제2 금속층(12c)을 바닥부로 하여 코어층(11)의 한쪽 면측으로 개구한다. 또한, 제2 금속층(12c)이 개재된 관통 구멍(11x) 내 및 관통 구멍(11x) 위에는, 제2 오목부(13x)가 형성된다. 제2 오목부(13x)는 관통 구멍(11x)의 중앙부를 막는 제2 금속층(12c)을 바닥부로 하여 코어층(11)의 다른쪽 면측으로 개구한다.
바꾸어 말하면, 관통 구멍(11x) 내에서의 제2 금속층(12c)의 단면 형상은, X자 형상으로 되어 있다. 제2 금속층(12c)의 단면은 X자 형상과 유사하기만 하면 되고, 정확히 X자 형상과 동일할 필요는 없다. 즉, X자 형상을 구성하는 사선부는 직선 형상이어도 되고 곡선 형상이어도 되고 양자를 포함하고 있어도 된다.
관통 구멍(11x) 내 및 관통 구멍(11x)의 주변부에 있어서, 제3 금속층(12d)은, 코어층(11)의 한쪽 면측의 제2 금속층(12c)을 피복함과 함께 제1 오목부(12x)를 충전하고 있다. 제3 금속층(12d)의 상면은, 대략 평탄하다. 또한, 관통 구멍(11x) 내 및 관통 구멍(11x)의 주변부에 있어서, 제4 금속층(13d)은, 코어층(11)의 다른쪽 면측의 제2 금속층(12c)을 피복함과 함께 제2 오목부(13x)를 충전하고 있다. 제4 금속층(13d)의 하면은, 대략 평탄하다.
한편, 관통 구멍(11x) 내에 형성된 제1 금속층(12b), 제2 금속층(12c), 제3 금속층(12d), 및 제4 금속층(13d)으로 구성되는 부분이 관통 배선(14)이다. 제1 금속박(12a), 제1 금속층(12b), 제2 금속층(12c), 제3 금속층(12d), 제2 금속박(13a), 및 제4 금속층(13d)의 각각의 재료로서는, 예를 들면, 구리(Cu) 등을 사용할 수 있다.
제1 금속박(12a) 및 제2 금속박(13a)의 두께는, 예를 들면, 각각 2∼3㎛ 정도로 할 수 있다. 제1 금속층(12b)의 두께는, 예를 들면, 0.5∼1㎛ 정도로 할 수 있다. 제2 금속층(12c)의 두께는, 예를 들면, 5∼10㎛ 정도로 할 수 있다. 제3 금속층(12d) 및 제4 금속층(13d)의 두께는, 예를 들면, 각각 10∼20㎛ 정도로 할 수 있다.
절연층(15)은, 코어층(11)의 한쪽 면에 배선층(12)을 덮도록 형성되어 있다. 절연층(15)의 재료로서는, 예를 들면, 에폭시계 수지를 주성분으로 하는 절연성 수지 등을 사용할 수 있다. 절연층(15)은, 실리카(SiO2) 등의 필러를 함유해도 상관없다. 절연층(15)의 두께는, 예를 들면 30∼70㎛ 정도로 할 수 있다.
배선층(16)은, 절연층(15)의 한쪽에 형성되어 있다. 절연층(15)은 절연층(15)을 관통하며 배선층(12)의 한쪽 면을 노출하는 비어 홀(15x)을 포함한다. 배선층(16)은, 비어 홀(15x) 내에 충전된 비어 배선, 및 절연층(15)의 한쪽 면에 형성된 배선 패턴을 포함하여 구성되어 있다. 비어 홀(15x)은, 절연층(17)측에 개구되어 있음(개구부)과 함께, 배선층(12)의 한쪽 면에 의해 바닥면(바닥부)이 형성된다. 비어 홀(15x)은, 비어 홀(15x)의 개구부의 면적이 비어 홀(15x)의 바닥면의 면적보다 커지는 원추대 형상의 오목부이다. 배선층(16)의 재료로서는, 예를 들면, 구리(Cu) 등을 사용할 수 있다. 배선층(16)의 두께는, 예를 들면, 10∼30㎛ 정도로 할 수 있다.
절연층(17)은, 절연층(15)의 한쪽 면에 배선층(16)을 덮도록 형성되어 있다. 절연층(17)의 재료나 두께는, 예를 들면, 절연층(15)과 마찬가지로 할 수 있다. 절연층(17)은, 실리카(SiO2) 등의 필러를 함유해도 상관없다.
배선층(18)은, 절연층(17)의 한쪽에 형성되어 있다. 절연층(17)은 절연층을 관통하여 배선층(16)의 한쪽 면을 노출하는 비어 홀(17x)을 포함한다. 배선층(18)은, 비어 홀(17x) 내에 충전된 비어 배선, 및 절연층(17)의 한쪽 면에 형성된 배선 패턴을 포함하여 구성되어 있다. 비어 홀(17x)은, 솔더 레지스트층(19)측에 개구되어 있음(개구부)과 함께, 배선층(16)의 한쪽 면에 의해 바닥면(바닥부)이 형성된다. 비어 홀(17x)은, 비어 홀(17x)의 개구부의 면적이 비어 홀(17x)의 바닥면의 면적보다 커지는 원추대 형상의 오목부이다. 비어 홀(17x)의 오목부는 그 안에 형성된 비어 배선을 갖는다. 배선층(18)의 재료나 두께는, 예를 들면, 배선층(16)과 마찬가지로 할 수 있다.
솔더 레지스트층(19)은, 절연층(17)의 한쪽 면에, 배선층(18)을 덮도록 형성되어 있다. 솔더 레지스트층(19)은, 예를 들면, 감광성 수지 등으로 형성할 수 있다. 솔더 레지스트층(19)의 두께는, 예를 들면 30∼70㎛ 정도로 할 수 있다.
솔더 레지스트층(19)은, 개구부(19x)를 갖고, 개구부(19x) 내에는 배선층(18)의 일부가 노출되어 있다. 상기 배선층(18)을 제1 패드라고도 한다. 개구부(19x) 내에 일부가 노출되는 배선층(18)은, 반도체 칩 등(도시 생략)과 전기적으로 접속되는 전극 패드로서 기능한다.
단, 솔더 레지스트층(19)은, 배선층(18)을 완전히 노출하도록 설치해도 된다. 솔더 레지스트층(19)이 배선층(18)을 완전히 노출하도록 설치되는 경우, 배선층(18)의 측면과 솔더 레지스트층(19)의 측면이 접하도록 솔더 레지스트층(19)을 설치해도 된다. 선택적으로, 솔더 레지스트층(19)이 배선층(18)을 완전히 덮는 경우, 배선층(18)의 측면과 솔더 레지스트층(19)의 측면 사이에 극간(隙間)이 생기도록 솔더 레지스트층(19)을 설치해도 된다.
필요에 따라, 개구부(19x)의 바닥부에서 노출되는 배선층(제1 패드)(18)의 한쪽 면에 금속층을 형성할 수 있다. 선택적으로, 배선층(제1 패드)(18)의 한쪽 면에 OSP(Organic Solderability Preservative) 처리 등의 산화 방지 처리를 실시해도 된다. 금속층의 예로서는, Au층이나, Ni/Au층(Ni층과 Au층을 이 순서로 적층한 금속층), Ni/Pd/Au층(Ni층과 Pd층과 Au층을 이 순서로 적층한 금속층) 등을 들 수 있다. 금속층의 두께는, 예를 들면, 0.03∼10㎛ 정도로 할 수 있다. 또한, 제1 패드(18)의 한쪽 면에, 솔더 볼 등의 외부 접속 단자를 형성해도 된다.
한편, 배선층(18)을 구성하는 배선 패턴을 절연층(17)의 한쪽 면에 인출(引出)하여 형성하고, 절연층(17)의 한쪽 면에 인출된 배선 패턴 위에 개구부(19x)를 형성해도 된다. 즉, 배선층(18)의 비어 홀(17x)이 형성되는 부분 이외의 부분에, 개구부(19x)를 배치해도 된다.
절연층(20)은, 코어층(11)의 다른쪽 면에 배선층(13)을 덮도록 형성되어 있다. 절연층(20)의 재료나 두께는, 예를 들면, 절연층(15)과 마찬가지로 할 수 있다. 절연층(20)은, 실리카(Si02) 등의 필러를 함유해도 상관없다.
배선층(21)은, 절연층(20)의 다른쪽 측에 형성되어 있다. 절연층(20)은 절연층을 관통하여 배선층(13)의 다른쪽 면을 노출하는 비어 홀(20x)을 구비한다. 배선층(21)은, 비어 홀(20x) 내에 충전된 비어 배선, 및 절연층(20)의 다른쪽 면에 형성된 배선 패턴을 포함하여 구성되어 있다. 비어 홀(20x)은, 절연층(22)측에 개구되어 있음(개구부)과 함께, 배선층(13)의 다른쪽 면에 의해 형성된 바닥면(바닥부)을 구비한다. 비어 홀(20x)은, 비어 홀(20x)의 개구부의 면적이 비어 홀(20x)의 바닥면의 면적보다 커지는 원추대 형상의 오목부이다. 배선층(21)의 재료나 두께는, 예를 들면, 배선층(16)과 마찬가지로 할 수 있다.
절연층(22)은, 절연층(20)의 다른쪽 면에 배선층(21)을 덮도록 형성되어 있다. 절연층(22)의 재료나 두께는, 예를 들면, 절연층(15)과 마찬가지로 할 수 있다. 절연층(22)은, 실리카(Si02) 등의 필러를 함유해도 상관없다.
배선층(23)은, 절연층(22)의 다른쪽 측에 형성되어 있다. 절연층(22)은, 절연층을 관통하여 배선층(21)의 다른쪽 면을 노출하는 비어 홀(22x)을 구비한다. 배선층(23)은, 비어 홀(22x) 내에 충전된 비어 배선, 및 절연층(22)의 다른쪽 면에 형성된 배선 패턴을 포함하여 구성되어 있다. 비어 홀(22x)은, 솔더 레지스트층(24)측에 개구되어 있음(개구부)과 함께, 배선층(21)의 다른쪽 면에 의해 형성된 바닥면(바닥부)을 구비한다. 비어 홀(22x)은, 비어 홀(22x)의 개구부의 면적이 비어 홀(22x)의 바닥면의 면적보다 커지는 원추대 형상의 오목부이다. 배선층(23)의 재료나 두께는, 예를 들면, 배선층(16)과 마찬가지로 할 수 있다.
솔더 레지스트층(24)은, 절연층(22)의 다른쪽 면에, 배선층(23)을 덮도록 형성되어 있다. 솔더 레지스트층(24)의 재료나 두께는, 예를 들면, 솔더 레지스트층(19)과 마찬가지로 할 수 있다.
솔더 레지스트층(24)은, 개구부(24x)를 갖는다. 개구부(24x) 내에는 배선층(23)의 일부가 노출되어 있다. 상기 배선층(23)을 제2 패드라고도 한다. 개구부(24x) 내에 일부가 노출되는 배선층(23)은, 마더 보드 등의 실장 기판 등(도시 생략)과 전기적으로 접속되는 전극 패드로서 기능한다. 한편, 제2 패드(23)의 평면 형상은 제1 패드(18)의 평면 형상보다 크다. 또한, 제2 패드(23)들간의 피치는 제1 패드(18)들간의 피치보다 넓다.
필요에 따라, 배선층(제2 패드)(23)의 다른쪽 면에 금속층을 형성할 수 있다. 선택적으로, 배선층(제2 패드)(23)의 다른쪽 면에는 OSP(Organic Solderability Preservative) 처리 등의 산화 방지 처리를 실시해도 된다. 금속층의 예로서는, Au층이나, Ni/Au층(Ni층과 Au층을 이 순서로 적층한 금속층), Ni/Pd/Au층(Ni층과 Pd층과 Au층을 이 순서로 적층한 금속층) 등을 들 수 있다. 금속층의 두께는, 예를 들면, 0.03∼10㎛ 정도로 할 수 있다. 또한, 제2 패드(23)의 다른쪽 면에, 솔더 볼이나 리드 핀 등의 외부 접속 단자를 형성해도 된다.
한편, 배선층(23)을 구성하는 배선 패턴을 절연층(22)의 다른쪽 면 위에 인출하여 형성하고, 절연층(22)의 다른쪽 면 위에 인출된 배선 패턴 위에 개구부(24x)를 형성해도 된다. 즉, 배선층(23)의 비어 홀(22x)이 형성되는 부분 이외의 부분에, 개구부(24x)를 배치해도 된다.
[배선 기판의 제조 방법]
다음으로, 본 발명의 실시형태에 따른 배선 기판의 제조 방법에 대해서 설명한다. 도 2∼도 6은 본 발명의 실시형태에 따른 배선 기판의 제조 공정을 예시하는 도면이다.
우선, 적층판을 준비한다. 적층판은, 코어층(11)의 한쪽 면에 제1 금속박(12P)이, 또한 코어층(11)의 다른쪽 면에 제2 금속박(13P)이 형성되어 있는 코어층(11)을 포함한다. 제1 및 제2 금속박(12P, 13P)은 각각 코어층(11)의 한쪽 면 및 다른쪽 면에 균일하게 형성되는 패터닝되어 있지 않은 금속박이다.
코어층(11)으로서는, 예를 들면, 유리 클로스에 에폭시계 수지를 함침시킨 소위 유리 에폭시 수지 기판 등을 사용할 수 있다. 코어층(11)으로서, 유리 섬유, 탄소 섬유, 아라미드 섬유 등의 직포나 부직포에 에폭시계 수지 등의 절연성 수지를 함침시킨 기판 등을 사용해도 된다. 코어층(11)의 두께는, 예를 들면, 60∼200㎛ 정도로 할 수 있다.
제1 금속박(12P) 및 제2 금속박(13P)으로서는, 예를 들면, 각각 구리박 등을 사용할 수 있다. 제1 금속박(12P) 및 제2 금속박(13P)의 각각의 두께는, 예를 들면, 12∼18㎛ 정도로 할 수 있다. 그러나, 에칭 등에 의해 제1 금속박(12P) 및 제2 금속박(13P)의 각각의 두께를 2∼3㎛ 정도로 박형화해 두는 것이 바람직하다. 제1 금속박(12P) 및 제2 금속박(13P)이 각각 구리박일 경우에는, 제1 금속박(12P) 및 제2 금속박(13P)은, 예를 들면, 황산과산화수소계의 에칭액이나 과황산염소계의 에칭액 등을 사용하여 에칭될 수 있다.
한편, 제1 금속박(12P) 및 제2 금속박(13P)을 박형화하는 목적은, 후공정에서의 레이저 가공을 용이하게 하기 위함이나, 레이저 가공시에 제1 금속박(12P) 및 제2 금속박(13P)의 가공부단에 생기는 버어(burr)를 작게 하기 위함이며, 또한, 배선층(12 및 13)의 파인 피치화를 실현하기 위함이다. 제1 금속박(12P) 및 제2 금속박(13P)은, 후공정에서 패터닝되어, 각각 제1 금속박(12a) 및 제2 금속박(13a)이 되는 부분이다.
다음으로, 도 2의 (b)에 나타내는 공정에서는, 예를 들면 C02 레이저 등을 사용한 레이저 가공법에 의해, 코어층(11), 제1 금속박(12P), 및 제2 금속박(13P)을 관통하는 관통 구멍(11x)을 형성한다. 관통 구멍(11x)을 형성하기 위해서는, 우선, 코어층(11)의 한쪽 면측에 제1 구멍(11x1)을 형성한다. 제1 구멍(11x1)은 제1 금속박(12P)을 개재하여, 코어층(11)의 한쪽 면측에 레이저광을 조사하여 형성된다.
다음으로, 제1 구멍(11x1)에 대응하는 위치의 코어층(11)의 다른쪽 면측에 제2 구멍(11x2)을 형성한다. 제2 구멍(11x2)은 제2 금속박(13P)을 개재하여, 코어층(11)의 다른쪽 면측에 레이저광을 조사하여 형성된다. 이에 따라, 제1 구멍(11x1)과 제2 구멍(11x2)의 각각의 정부가 코어층(11)의 두께 방향의 중앙부 근방에서 연통하여, 관통 구멍(11x)이 형성된다. 단, 최종적으로 관통 구멍(11x)이 형성되면, 제1 구멍(11x1)은 코어층(11)을 관통하지 않아도 된다.
제1 구멍(11x1)은, 코어층(11)의 한쪽 면측의 개구부의 면적이 코어층(11) 내에 형성된 정부의 면적보다 커지는 원추대 형상의 구멍이다. 또한, 제2 구멍(11x2)은, 코어층(11)의 다른쪽 면측의 개구부의 면적이 코어층(11) 내에 형성된 정부의 면적보다 커지는 원추대 형상의 구멍이다. 바꾸어 말하면, 관통 구멍(11x)은, 모래시계 형상이다.
한편, 제1 구멍(11x1) 및 제2 구멍(11x2)은 각각 원추대 형상의 구멍이 아니어도 된다. 따라서, 예를 들면, 코어층(11)의 한쪽 측의 개구부, 코어층(11)의 다른쪽 측의 개구부, 및 정부 연통부의 각각의 단면 형상(평면 방향의 단면 형상)은, 예를 들면, 타원형이나 다른 형상이 된다. 또한, 정부 연통부는, 코어층(11)의 두께 방향에서의 코어층(11)의 중앙부 근방에 위치하지만, 정부 연통부는 코어층(11)의 중앙부 근방으로부터 코어층의 한쪽 측 또는 다른쪽 측으로 어긋나도 된다.
또한, 관통 구멍(11x)에 있어서, 한쪽 측의 개구부로부터 정부 연통부에 이르는 부분의 내벽면의 단면 형상(두께 방향의 단면 형상), 및 다른쪽 측의 개구부로부터 정부 연통부에 이르는 부분의 내벽면의 단면 형상(두께 방향의 단면 형상)은, 각각 직선 형상이어도 곡선 형상이어도 된다.
레이저 가공법에 의해 관통 구멍(11x)을 형성하면, 관통 구멍(11x)의 한쪽 측의 개구단에 있어서, 버어(들)가 생길 경우가 있다. 버어는 제1 금속박(12P)의 단부(端部)가 관통 구멍(11x) 내에 차양 형상으로 돌출한 것이다. 마찬가지로, 관통 구멍(11x)의 다른쪽 측의 개구단에 있어서, 버어(들)가 생길 경우가 있다. 버어는 제2 금속박(13P)의 단부가 관통 구멍(11x) 내에 차양 형상으로 돌출한 것이다. 한편, 버어의 단부가 말려 올라가거나, 버어의 단부에 레이저에 의해 용융한 제1 금속박(12P) 또는 제2 금속박(13P)의 재료가 부착될 경우도 있다.
버어가 생성되는 경우에는, 예를 들면, 황산과산화수소계 에칭액이나 과황산염소계 에칭액 등을 사용한 에칭에 의해 버어를 제거하는 것이 바람직하다. 또한, 에칭을 대신하여, 버프 연마나 블라스트 처리, 고압 스프레이 세정 등에 의해 버어를 제거할 수도 있다. 한편, 상술한 바와 같이 제1 금속박(12P) 및 제2 금속박(13P)을 박형화해 두면, 용이하게 버어를 제거할 수 있는 점에서 바람직하다.
버어를 제거할 때에, 코어층(11)의 한쪽 면의 관통 구멍(11x)의 개구부 가장자리의 제1 금속박(12P)이 버어와 함께 환(環) 형상으로 제거될 수 있다. 따라서, 코어층(11)의 한쪽 면의 일부분이 환 형상으로 노출될 경우가 있다. 그러나, 코어층(11)의 한쪽 면의 일부분의 노출은 특별히 문제가 되지는 않는다. 마찬가지로, 코어층(11)의 다른쪽 면의 관통 구멍(11x)의 개구부 가장자리의 제2 금속박(13P)이 버어와 함께 환 형상으로 제거될 수 있다. 따라서, 코어층(11)의 다른쪽 면의 일부분이 환 형상으로 노출될 경우가 있다. 그러나, 코어층(11)의 다른쪽 면의 일부분의 노출은 특별히 문제가 되지는 않는다.
한편, 도 2의 (a)에 나타내는 공정과 도 2의 (b)에 나타내는 공정 사이에, 제1 금속박(12P)의 한쪽 면 및 제2 금속박(13P)의 다른쪽 면에 각각 표면 처리를 실시해 두면, 레이저 가공이 용이해져 바람직하다.
표면 처리의 일례로서는, 예를 들면, 흑화 처리를 들 수 있다. 흑화 처리란, 아염소산나트륨 등을 사용하여 금속박 표면을 산화 처리하는 것을 말한다. 흑화 처리는, 조화(粗化) 처리의 일종이다.
흑화 처리에 의해, 제1 금속박(12P)의 한쪽 면 및 제2 금속박(13P)의 다른쪽 면에, 각각 산화막이 형성된다. 산화막은 1㎛ 정도의 미소한 요철로 이루어진다. 즉, 제1 금속박(12P)의 한쪽 면 및 제2 금속박(13P)의 다른쪽 면에, 각각 산화막에 의한 조화면이 형성된다. 이 산화막의 조화면은, 흑색계 또는 갈색계로 시인(視認)된다.
흑색계 또는 갈색계의 산화막은, 후공정에서 조사하는 레이저광의 파장을 흡수하기 쉽기 때문에, 레이저 가공의 가공성을 높일 수 있다. 예를 들면, 적외선 파장을 갖는 C02 레이저가 사용되는 경우에는, 흑색계 또는 갈색계의 산화막은 자외광, 가시광, 적외광 등을 포함하는 넓은 파장대의 광을 흡수할 수 있다. 따라서, 레이저 가공의 가공성을 높일 수 있다. 한편, 상술한 바와 같이 에칭에 의해 버어를 제거하면, 버어와 함께 흑색계 또는 갈색계의 산화막도 제거된다. 단, 후공정에서 조사하는 레이저광의 파장을 흡수하기 쉽게 할 수 있으면, 흑화 처리 이외의 처리를 실시해도 된다.
다음으로, 필요에 따라 디스미어 처리를 행한 후, 도 2의 (c) 내지 도 4의 (a)에 나타내는 공정에서는, 배선층(12 및 13)을 형성한다. 즉, 우선, 도 2의 (c)에 나타내는 바와 같이, 제1 금속박(12P), 관통 구멍(11x)의 내벽면, 및 제2 금속박(13P)을 피복하는 제1 금속층(12Q)을 형성한다. 제1 금속층(12Q)은, 예를 들면, 무전해 도금법 등에 의해 형성할 수 있다. 제1 금속층(12Q)의 재료로서는, 예를 들면, 구리(Cu) 등을 사용할 수 있다. 제1 금속층(12Q)의 두께는, 예를 들면, 0.5∼1㎛ 정도로 할 수 있다. 제1 금속층(12Q)은 후공정에서 전해 도금을 행하기 위한 급전층이다. 제1 금속층(12Q)은 최종적으로는 에칭되어 제1 금속층(12b)이 되는 층이다.
다음으로, 도 3의 (a)에 나타내는 바와 같이, 제1 금속층(12Q) 위에 제2 금속층(12R)을 형성한다. 제2 금속층(12R)은 제1 금속층(12Q)을 급전층으로 하는 전해 도금법에 의해 형성된다. 제2 금속층(12R)은, 코어층(11)의 한쪽 면의 제1 금속층(12Q) 위에 균일하게(전체적으로) 형성된다. 또한, 제2 금속층(12R)은, 코어층(11)의 다른쪽 면의 제1 금속층(12Q) 위에 균일하게(전체적으로) 형성된다. 또한, 제2 금속층(12R)은, 관통 구멍(11x)을 완전히는 충전하지 않고, 관통 구멍(11x)의 내벽면을 피복하는 제1 금속층(12Q)을 피복함과 함께, 관통 구멍(11x)의 중앙부를 막아 형성된다. 제2 금속층(12R)의 재료로서는, 예를 들면, 구리(Cu) 등을 사용할 수 있다. 코어층(11)의 한쪽 면 위 및 다른쪽 면 위에 형성된 제2 금속층(12R)의 두께는, 예를 들면, 5∼10㎛ 정도로 할 수 있다. 제2 금속층(12R)은, 최종적으로는 에칭되어 제2 금속층(12c)이 되는 층이다.
한편, 관통 구멍(11x)의 중앙부 근방은 제2 금속층(12R)에 의해 막히지만, 제2 금속층(12R)이 개재된 관통 구멍(11x) 내 및 관통 구멍(11x) 위에는, 제1 오목부(12x)가 형성된다. 제1 오목부(12x)는 관통 구멍(11x)의 중앙부를 막는 제2 금속층(12R)을 바닥부로 하여 코어층(11)의 한쪽 면측에 개구된다. 또한, 제2 금속층(12R)이 개재된 관통 구멍(11x) 내 및 관통 구멍(11x) 위에는, 제2 오목부(13x)가 형성된다. 제2 오목부(13x)는 관통 구멍(11x)의 중앙부를 막는 제2 금속층(12R)을 바닥부로 하여 코어층(11)의 다른쪽 면측에 개구된다. 바꾸어 말하면, 관통 구멍(11x) 내에 형성되는 제2 금속층(12R)의 단면 형상은 X자 형상이 된다.
다음으로, 도 3의 (b)에 나타내는 바와 같이, 코어층(11)의 한쪽 면측의 제2 금속층(12R) 위에 배선층(12)에 대응하는 제1 개구부(들)(100x)를 갖는 제1 레지스트층(100)을 형성한다. 또한, 코어층(11)의 다른쪽 면측의 제2 금속층(12R) 위에 배선층(13)에 대응하는 제2 개구부(들)(110x)를 갖는 제2 레지스트층(110)을 형성한다. 제1 레지스트층(100) 및 제2 레지스트층(110)으로서는, 예를 들면, 드라이 필름 레지스트 등을 사용할 수 있다. 드라이 필름 레지스트에 패터닝 처리를 하여 제1 개구부(100x) 및 제2 개구부(110x)를 형성할 수 있다.
다음으로, 도 3의 (c)에 나타내는 바와 같이, 제1 개구부(100x) 내에 노출되는 제2 금속층(12R) 위에 제3 금속층(12d)을 형성한다. 제3 금속층(12d)은 제1 금속층(12Q)을 급전층으로 하는 전해 도금법에 의해 형성된다. 또한, 제2 개구부(110x) 내에 노출되는 제2 금속층(12R) 위에 제4 금속층(13d)을 형성한다. 제4 금속층(13d)은 제1 금속층(12Q)을 급전층으로 하는 전해 도금법에 의해 형성된다. 제3 금속층(12d) 및 제4 금속층(13d)의 각각의 재료로서는, 예를 들면, 구리(Cu) 등을 사용할 수 있다. 제3 금속층(12d) 및 제4 금속층(13d)의 각각의 두께는, 예를 들면, 10∼20㎛ 정도로 할 수 있다.
한편, 도 3의 (b)에 나타내는 공정에서, 관통 구멍(11x)의 표면측(제1 금속박(12P)측)에 형성되어 있던 제1 오목부(12x)는, 제3 금속층(12d)에 의해 충전된다. 도 3의 (b)에 나타내는 공정에서, 관통 구멍(11x)의 표면측(제2 금속박(13P)측)에 형성되어 있던 제2 오목부(13x)는, 제4 금속층(13d)에 의해 충전된다. 또한, 제3 금속층(12a)의 상면 및 제4 금속층(13d)의 하면은, 각각 대략 평탄해진다. 한편, 도 3의 (a)에 나타내는 공정과 도 3의 (c)에 나타내는 공정에서는 모두 전해 도금을 행하지만, 각각의 공정에서, 전해 도금을 수행하는 도금 조건(전해 도금에 사용하는 도금액의 조성 등)을 바꾸어도 상관없다. 예를 들면, 도 3의 (a)에 나타내는 공정에서는 관통 구멍(11x)의 충전성을 중시한 도금 조건으로 하고, 도 3의 (c)에 나타내는 공정에서는 제3 및 제4 금속층(12d, 13d)의 평탄성을 중시한 도금 조건으로 할 수 있다.
다음으로, 도 4의 (a)에 나타내는 바와 같이, 제1 레지스트층(100)의 제거 후, 제3 금속층(12d)의 부분이 노출된다. 이후, 제3 금속층(12d)을 마스크로 하여, 제3 금속층(12d)의 노출된 부분에 대응하는 제1 금속박(12P), 제1 금속층(12Q), 및 제2 금속층(12R)을 제거(에칭)한다. 또한, 제2 레지스트층(110)의 제거 후, 제3 금속층(13d)의 부분이 노출된다. 이후, 제4 금속층(13d)을 마스크로 하여, 제4 금속층(13d)의 노출된 부분에 대응하는 제2 금속박(13P), 제1 금속층(12Q), 및 제2 금속층(12R)을 제거(에칭)한다.
이에 따라, 코어층(11)의 한쪽 면측에, 제1 금속박(12a), 제1 금속층(12b), 제2 금속층(12c), 및 제3 금속층(12d)을 포함하고, 소정의 평면 형상으로 형성된 배선층(12)이 형성된다. 또한, 코어층(11)의 다른쪽 면측에, 제2 금속박(13a), 제1 금속층(12b), 제2 금속층(12c), 및 제4 금속층(13d)을 포함하고, 소정의 평면 형상으로 형성된 배선층(13)이 형성된다.
다음으로, 도 4의 (b)에 나타내는 공정에서는, 코어층(11)의 한쪽 면에 배선층(12)을 덮도록 에폭시계 수지 등의 절연성 수지 필름을 라미네이트해서, 절연층(15)을 형성한다. 또한, 코어층(11)의 다른쪽 면에 배선층(13)을 덮도록 에폭시계 수지 등의 절연성 수지 필름을 라미네이트해서, 절연층(20)을 형성한다. 선택적으로, 절연성 수지 필름을 라미네이트하는 대신에, 액상 또는 페이스트상의 수지를 도포하고, 액상 또는 페이스트상의 수지를 경화시켜서, 절연층(15 및 20)을 형성해도 된다. 절연층(15 및 20)의 각각의 두께는, 예를 들면, 30∼70㎛ 정도로 할 수 있다. 절연층(15 및 20)의 각각은, 실리카(Si02) 등의 필러를 함유해도 상관없다.
다음으로, 도 4의 (c)에 나타내는 공정에서는, 절연층(15)에, 절연층(15)을 관통하여 배선층(12)의 한쪽 면을 노출시키는 비어 홀(15x)을 형성한다. 또한, 절연층(20)에, 절연층(20)을 관통하여 배선층(13)의 다른쪽 면을 노출시키는 비어 홀(20x)을 형성한다. 비어 홀(15x 및 20x)은, 예를 들면, C02 레이저 등을 사용한 레이저 가공법에 의해 형성할 수 있다. 비어 홀(15x 및 20x)을 형성 후, 디스미어 처리를 행하여, 비어 홀(15x 및 20x)의 바닥부에 각각 노출되는 배선층(12) 및 배선층(13)의 표면에 부착된 수지 잔사(殘渣)를 제거하는 것이 바람직하다.
다음으로, 도 5의 (a)에 나타내는 공정에서는, 절연층(15)의 한쪽 측에 배선층(16)을 형성한다. 배선층(16)은, 비어 홀(15x) 내에 충전된 비어 배선, 및 절연층(15)의 한쪽 면에 형성된 배선 패턴을 포함하여 구성된다. 배선층(16)은, 비어 홀(15x)의 바닥부에 노출된 배선층(12)과 전기적으로 접속된다.
마찬가지로, 절연층(20)의 다른쪽 측에 배선층(21)을 형성한다. 배선층(21)은, 비어 홀(20x) 내에 충전된 비어 배선, 및 절연층(20)의 다른쪽 면에 형성된 배선 패턴을 포함하여 구성된다. 배선층(21)은, 비어 홀(20x)의 바닥부에 노출된 배선층(13)과 전기적으로 접속된다.
배선층(16 및 21)의 각각의 재료로서는, 예를 들면, 구리(Cu) 등을 사용할 수 있다. 배선층(16 및 21)의 각각의 두께는, 예를 들면, 10∼30㎛ 정도로 할 수 있다. 배선층(16 및 21)의 각각은, 세미애디티브법이나 서브트랙티브법 등의 각종 배선 형성 방법을 이용하여 형성할 수 있다.
다음으로, 도 5의 (b)에 나타내는 공정에서는, 도 4의 (b) 및 도 4의 (c)에 나타내는 공정을 반복함으로써, 배선층(16)에, 절연층(17), 배선층(18), 및 솔더 레지스트층(19)을 순차 적층한다. 또한, 도 4의 (b) 및 도 4의 (c)에 나타내는 공정을 반복함으로써, 배선층(21)에, 절연층(22), 배선층(23), 및 솔더 레지스트층(24)을 순차 적층한다. 단, 배선층(16, 21)에 적층되는 배선층과 절연층은 임의의 적층수로 할 수 있다.
즉, 절연층(15)의 한쪽 면에 배선층(16)을 덮도록 절연층(17)을 형성한다. 마찬가지로, 절연층(20)의 다른쪽 면에 배선층(21)을 덮도록 절연층(22)을 형성한다. 그리고, 절연층(17)을 관통하여 배선층(16)의 한쪽 면을 노출하는 비어 홀(17x)을 형성한다. 마찬가지로, 절연층(22)을 관통하여 배선층(21)의 다른쪽 면을 노출하는 비어 홀(22x)을 형성한다. 절연층(17 및 22)의 각각의 재료나 두께는, 예를 들면, 절연층(15)과 마찬가지로 할 수 있다. 절연층(17 및 22)의 각각은, 실리카(SiO2) 등의 필러를 함유해도 상관없다.
또한, 절연층(17)의 한쪽 측에 배선층(18)을 형성한다. 배선층(18)은, 비어 홀(17x) 내에 충전된 비어 배선, 및 절연층(17)의 한쪽 면에 형성된 배선 패턴을 포함하여 구성된다. 배선층(18)은, 비어 홀(17x) 내에 노출된 배선층(16)과 전기적으로 접속된다. 마찬가지로, 절연층(22)의 다른쪽 측에 배선층(23)을 형성한다. 배선층(23)은, 비어 홀(22x) 내에 충전된 비어 배선, 및 절연층(22)의 다른쪽 면에 형성된 배선 패턴을 포함하여 구성된다. 배선층(23)은, 비어 홀(22x) 내에 노출된 배선층(21)과 전기적으로 접속된다. 배선층(18 및 23)의 각각의 재료나 두께는, 예를 들면, 배선층(16)과 마찬가지로 할 수 있다.
또한, 절연층(17)의 한쪽 면에 배선층(18)을 피복하는 솔더 레지스트층(19)을 형성한다. 그러나, 상술한 바와 같이, 솔더 레지스트층(19)은, 배선층(18)을 완전히 노출하도록 형성해도 된다. 솔더 레지스트층(19)은, 예를 들면, 액상 또는 페이스트상의 감광성의 에폭시계 절연성 수지를 절연층(17)의 한쪽 면에 도포함으로써, 배선층(18)을 피복하도록 절연층(17)의 한쪽 면에 형성될 수 있다. 액상 또는 페이스트상의 감광성의 에폭시계 절연성 수지는 스크린 인쇄법, 롤 코팅법, 또는, 스핀 코팅법 등으로 도포될 수 있다. 혹은, 솔더 레지스트층(19)은, 예를 들면, 필름 형상의 감광성의 에폭시계 절연성 수지를 절연층(17)의 한쪽 면에 라미네이트함으로써, 배선층(18)을 피복하도록 절연층(17)의 한쪽 면에 형성될 수 있다. 마찬가지로 하여, 절연층(22)의 다른쪽 면에 배선층(23)을 피복하는 솔더 레지스트층(24)을 형성한다.
그리고, 도포 또는 라미네이트한 절연성 수지를 노광 및 현상함으로써 솔더 레지스트층(19)에 개구부(19x)를 형성한다(포토리소그래피법). 또한, 도포 또는 라미네이트한 절연성 수지를 노광 및 현상함으로써 솔더 레지스트층(24)에 개구부(24x)를 형성한다(포토리소그래피법). 한편, 개구부(19x 및 24x)는, 레이저 가공법이나 블라스트 처리에 의해 형성해도 된다. 개구부(19x 및 24x)의 각각의 평면 형상은, 예를 들면, 원 형상으로 할 수 있다. 개구부(19x 및 24x)의 각각의 직경은, 반도체 칩(도시 생략)이나 마더 보드(도시 생략)의 단자 피치 등에 맞춰 임의로 설계할 수 있다.
필요에 따라, 개구부(19x)의 바닥부에 노출되는 배선층(제1 패드)(18)의 한쪽 면에, 예를 들면 무전해 도금법 등에 의해 금속층 등을 형성해도 된다. 마찬가지로, 개구부(24x)의 각각의 바닥부에 노출되는 배선층(제2 패드)(23)의 다른쪽 면에, 예를 들면 무전해 도금법 등에 의해 금속층 등을 형성해도 된다. 금속층의 예로서는, Au층이나, Ni/Au층(Ni층과 Au층을 이 순서로 적층한 금속층), Ni/Pd/Au층(Ni층과 Pd층과 Au층을 이 순서로 적층한 금속층) 등을 들 수 있다. 또한, 금속층의 형성을 대신하여, 개구부(19x)에 노출되는 배선층(18)의 한쪽 면 및 개구부(24x)에 노출되는 배선층(23)의 다른쪽 면에, OSP(Organic Solderability Preservative) 처리 등의 산화 방지 처리를 실시해도 된다.
도 2 내지 도 5에 나타내는 공정에 의해, 도 1에 나타내는 배선 기판(10)이 완성되지만, 도 6에 나타내는 공정을 더 실시해도 된다. 즉, 도 6의 (a)에 나타내는 공정에서는, 제1 패드(18) 위에(또는 제1 패드(18) 위에 금속층 등이 형성되어 있을 경우에는, 금속층 등 위에) 외부 접속 단자(50)를 형성한다. 외부 접속 단자(50)로서는, 예를 들면, 솔더 볼 등을 사용할 수 있다. 솔더 볼의 재료로서는, 예를 들면 Pb를 함유하는 합금, Sn과 Cu를 함유하는 합금, Sn과 Sb를 함유하는 합금, Sn과 Ag를 함유하는 합금, Sn과 Ag와 Cu를 함유하는 합금 등을 사용할 수 있다.
외부 접속 단자(이 예에서는 솔더 볼)(50)를 형성함에 있어서, 예를 들면, 제1 패드(18) 위에(제1 패드(18) 위에 금속층 등이 형성되어 있을 경우에는, 금속층 등 위에), 표면 처리제로서의 플럭스를 도포한다. 그리고, 솔더 볼을 제1 패드(18) 위에(제1 패드(18) 위에 금속층 등이 형성되어 있을 경우에는, 금속층 등 위에) 탑재하고, 240℃∼260℃ 정도의 온도에서 리플로우 처리를 한다. 그 후, 배선 기판(10)의 표면을 세정하여 플럭스를 제거한다.
이 후, 절단 위치 C(도 6의 (a) 참조)를 따라 배선 기판(10)을 다이싱함으로써, 절단 및 개편화(個片化)한다. 선택적으로, 배선 기판(10)의 개편화는, 도 5의(b)에 나타내는 공정 후에 행해도 된다.
다음으로, 도 6의 (b)에 나타내는 공정에서는, 반도체 칩(60)을 준비한다. 반도체 칩(60)은, 배선 기판(10)의 외부 접속 단자(50)와 반도체 칩(60)의 전극 패드(도시 생략)가 대응하는 위치에 오도록, 배선 기판(10) 위에 배치된다. 그리고, 반도체 칩(60)이 상부에 놓여 있는 배선 기판(10)을 예를 들면 230℃ 정도로 가열해서, 외부 접속 단자(솔더 볼)(50)를 구성하는 솔더를 융해시킨다. 이로써, 배선 기판(10)의 제1 패드(18)와 반도체 칩(60)의 전극 패드(도시 생략)를 전기적 및 기계적으로 접속한다.
한편, 반도체 칩(60)의 전극 패드(도시 생략) 위에 솔더가 형성되어 있을 경우에는, 반도체 칩(60)의 전극 패드(도시 생략) 위의 솔더와 외부 접속 단자(솔더 볼)(50)를 구성하는 솔더가 용융하여 합금이 된다. 이로써, 반도체 칩(60)의 전극 패드(도시 생략) 위의 솔더와 외부 접속 단자(솔더 볼)(50)를 구성하는 솔더는 단일의 범프가 된다. 그 후, 배선 기판(10)과 반도체 칩(60) 사이에 언더필 수지(70)를 충전한다. 이로써, 배선 기판(10) 위에 반도체 칩(60)이 실장된 반도체 패키지가 완성된다.
여기에서, 비교예에 따른 배선 기판의 제조 공정을 나타내면서, 본 발명의 실시형태의 효과에 대해서 설명한다. 비교예의 설명에서는, 본 발명의 상술한 실시형태의 구성요소와 유사한 구성요소에는 유사한 참조 번호가 부여되고, 추가로 설명하지 않는다. 도 7∼도 9는 비교예에 따른 배선 기판의 제조 공정을 예시하는 도면이다. 우선, 본 실시형태의 도 2에 나타내는 공정을 실행한다. 이후, 도 7의 (a)에 나타내는 공정에서는, 코어층(11)의 한쪽 면측의 제1 금속층(12Q) 위에 배선층(12)에 대응하는 개구부(200x)를 갖는 레지스트층(200)을 형성한다. 또한, 코어층(11)의 다른쪽 면측의 제1 금속층(12Q) 위에 배선층(13)에 대응하는 개구부(210x)를 갖는 레지스트층(210)을 형성한다.
다음으로, 도 7의 (b)에 나타내는 공정에서는, 개구부(200x) 내에 노출되는 제1 금속층(12Q) 위에 금속층(12S)을 형성한다. 금속층(12S)은 제1 금속층(12Q)를 급전층으로 하는 전해 도금법에 의해 형성된다. 또한, 개구부(210x) 내에 노출되는 제1 금속층(12Q) 위에 금속층(12T)을 형성한다. 금속층(12T)은 제1 금속층(12Q)을 급전층으로 하는 전해 도금법에 의해 형성된다. 한편, 금속층(12S)과 금속층(12T)은, 관통 구멍(11x) 내에서는 일체로 되어 있으며, 관통 구멍(11x) 내에 형성된 제1 금속층(12Q)과 함께 관통 배선을 구성하고 있다. 관통 구멍(11x) 내에서의 금속층(12S 및 12T)의 단면 형상은, X자 형상으로 되어 있다.
다음으로, 도 7의 (c)에 나타내는 공정에서는, 개구부(200x) 내에 노출되는 금속층(12S) 위에 금속층(12U)을 형성한다. 금속층(12U)은 제1 금속층(12Q)을 급전층으로 하는 전해 도금법에 의해 형성된다. 또한, 개구부(210x) 내에 노출되는 금속층(12T) 위에 금속층(12V)을 형성한다. 금속층(12V)은 제1 금속층(12Q)을 급전층으로 하는 전해 도금법에 의해 형성된다.
한편, 도 7의 (b)에 나타내는 공정에서 관통 구멍(11x)의 표면측(제1 금속박(12P)측)에 형성되어 있던 제1 오목부(12x)는, 금속층(12U)에 의해 충전된다. 또한, 도 7의 (b)에 나타내는 공정에서 관통 구멍(11x)의 표면측(제2 금속박(13P)측)에 형성되어 있던 제2 오목부(13x)는, 금속층(12V)에 의해 충전된다. 도 7의 (c)의 공정 후에, 레지스트층(200 및 210)을 제거한다. 이로써, 코어층(11)의 양면측에 각각 배선층(12, 13)이 형성된다. 한편, 도 7의 (b) 및 (c)에 나타내는 공정에서는 모두 전해 도금을 행하지만, 도 7의 (b) 및 (c)의 각각의 공정에서, 전해 도금을 수행하는 도금 조건(전해 도금에 사용하는 도금액의 조성 등)을 바꾸어도 상관없다. 예를 들면, 도 7의 (b)에 나타내는 공정에서는 관통 구멍(11x)의 충전성을 중시한 도금 조건으로 하고, 도 7의 (c)에 나타내는 공정에서는 금속층(12U, 12V)의 평탄성을 중시한 도금 조건으로 할 수 있다.
그런데, 비교예의 도 7의 (b)에 나타내는 공정에서는, 패터닝된 금속층(12S 및 12T)을 형성하기 때문에, 형성해야 할 패턴의 소밀(denseness/sparseness)에 기인하는 전류 밀도 분포가 생길 수 있다. 그 때문에, 도 7의 (b)에 나타내는 공정에서, 도 8의 (a)에 나타내는 바와 같이, 관통 구멍(11x)의 중앙부 근방이 금속층(12S 및 12T)에 의해 충분히 막히지 않을 경우가 있다(A부). 그 결과, 관통 구멍(11x) 내에 형성된 제1 및 제2 오목부(12x, 13x)가 금속층(12U, 12V)으로 충분히 충전될 수 없다. 따라서, 도 8의 (b)에 나타내는 바와 같이, 금속층(12U, 12V)에 리세스가 잔존할 우려가 있다(B부).
또한, 형성해야 할 패턴의 소밀에 기인하는 전류 밀도 분포에 의해, 도 7의 (b)에 나타내는 공정에서, 도 9의 (a)에 나타내는 바와 같이, 관통 구멍(11x)의 중앙부 근방이 금속층(12S 및 12T)에 의해 전혀 막히지 않을 경우도 있다(E부). 그 결과, 도 7의 (c)에 나타내는 공정에서, 도 9의 (b)에 나타내는 바와 같이, 관통 배선(14) 내에 보이드가 발생할 우려가 있다(F부).
이와 같이, 패터닝된 금속층을 형성하는 공정에서 관통 구멍 내에 X자 형상의 금속층을 형성하면(즉, 패터닝된 금속층의 형성과 관통 구멍 내의 X자 형상의 금속층의 형성을 동시에 행하면), 형성해야 할 패턴의 소밀에 기인하는 전류 밀도 분포가 생길 수 있다. 그 때문에, 이상적인 X자 형상을 갖는 금속층이 형성되지 않는다. 그 결과, 후속 공정에서, 관통 구멍 내 또는 관통 구멍 위에서 금속층이 충분히 충전되지 않는 문제나, 후속 공정에서, 관통 배선에 보이드가 생성되는 문제 등이 생길 수 있다. 결과적으로, 배선층의 접속 신뢰성이 저하한다.
한편, 본 발명의 실시형태에 따른 배선 기판의 제조 방법에서는, 패터닝되어 있지 않은 균일한 형상의 금속층을 형성하는 공정(즉, 도 3의 (a)에 나타내는 공정)에서, 관통 구멍 내에 X자 형상의 금속층을 형성한다. 그 때문에, 이론적으로 패턴의 소밀에 기인하는 전류 밀도 분포가 생길 수 없다. 따라서, 이상적인 X자 형상을 갖는 금속층이 형성될 수 있다. 결국, 관통 구멍 내에서 X자 형상의 금속층의 중앙부 근방이 금속층에 의해 막히지 않거나, 부분적으로만 막히는 문제가 방지될 수 있다. 그 결과, 후속 공정에서, 관통 구멍 내 또는 관통 구멍 위에서 금속층이 충분히 충전될 수 없는 문제가 방지될 수 있다. 또한, 후속 공정에서, 관통 구멍 내에 보이드가 생성되는 문제가 방지될 수 있다. 결국, 접속 신뢰성이 높은 배선층을 형성할 수 있다.
또한, 본 발명의 실시형태에 따른 배선 기판의 제조 방법에서는, 배경기술에서 설명한 제조 방법과는 달리, 세미애디티브법을 이용한 패턴 형성이 가능하다. 그 결과, 배선층의 파인 피치화를 실현할 수 있다.
본원에 인용된 모든 예시 및 조건문은 본 발명 및 기술분야의 발전에 본 발명이 기여한 개념에 대한 독자의 이해를 돕기 위한 교육적 목적으로 의도된 것이며, 상기와 같이 특별히 인용된 예시들 및 조건들에 제한하지 않는 것으로 이해되어야 하고, 상세한 설명에서의 상기와 같은 예시들의 구성이 본 발명의 우월함이나 열등함을 나타내는 것에 관련되지 않는다. 이상, 본 발명의 실시형태에 대해서 상세히 설명했지만, 본 발명의 정신 및 범위로부터 일탈함이 없이, 상기 실시형태에 각종 변형, 치환 및 변경이 이루어질 수 있음을 이해해야 한다.
예를 들면, 상기 실시형태에서는, 원추대 형상의 2개의 구멍의 정부가 코어층 내에서 연통한 형상의 관통 구멍을 갖는 배선 기판을 사용하는 예를 나타냈지만, 원기둥 형상의 단일의 관통 구멍을 코어층 내에 형성한 배선 기판에 대해서도 본 발명을 적용 가능하다. 원기둥 형상의 단일의 관통 구멍을 코어층 내에 형성한 배선 기판을 사용하는 경우에도, 상기 실시형태와 마찬가지의 효과를 나타낸다. 한편, 원기둥 형상의 단일의 관통 구멍은, 예를 들면, 드릴 가공에 의해 형성할 수 있다는 점에 유의해야 한다.
또한, 상기 실시형태에서는, 코어층의 양면에 금속박이 형성된 코어층에 관통 구멍을 형성하는 예를 나타냈다. 그러나, 코어층의 양면에 금속박이 형성되어 있지 않은 코어층에 레이저나 드릴 등에 의해 관통 구멍을 형성해도 된다. 이 경우에는, 제1 금속층은, 코어층의 한쪽 면, 코어층의 다른쪽 면, 및 관통 구멍의 내벽면을 피복하도록 형성된다. 제1 금속층 이외의 금속층에 대해서는, 상기 실시형태와 마찬가지이다.
10: 배선 기판 11: 코어층
11x: 관통 구멍 11x1: 제1 구멍
11x2: 제2 구멍 12, 13, 16, 18, 21, 23: 배선층
12a, 12P: 제1 금속박 12b, 12Q: 제1 금속층
12c, 12R: 제2 금속층 12d: 제3 금속층
12x: 제1 오목부 13a, 13P: 제2 금속박
13d: 제4 금속층 13x: 제2 오목부
14: 관통 배선 15, 17, 20, 22: 절연층
15x, 17x, 20x, 22x: 비어 홀 19, 24: 솔더 레지스트층
19x, 24x: 개구부 50: 범프
60: 반도체 칩 70: 언더필 수지
100: 제1 레지스트층 100x: 제1 개구부
110: 제2 레지스트층 110x: 제2 개구부

Claims (12)

  1. 한쪽 면 및 다른쪽 면을 갖는 코어층이며, 상기 코어층의 한쪽 면으로부터 다른쪽 면으로 상기 코어층을 관통하는 관통 구멍을 포함하는 상기 코어층과,
    상기 관통 구멍의 내벽면을 피복함과 함께, 상기 관통 구멍의 중앙부로부터 상기 코어층의 한쪽 면 및 다른쪽 면에 연재(延在)하는 제1 금속층과,
    상기 제1 금속층 위에 형성된 제2 금속층과,
    상기 코어층의 한쪽 면의 상기 제2 금속층 위에 형성된 제3 금속층과,
    상기 코어층의 다른쪽 면의 상기 제2 금속층 위에 형성된 제4 금속층과,
    상기 코어층의 한쪽 면측에 형성되며, 상기 코어층의 한쪽 면측에 설치된 상기 제1 금속층의 제1 부분, 상기 제2 금속층의 제1 부분, 및 상기 제3 금속층을 포함하는 제1 배선층과,
    상기 코어층의 다른쪽 면측에 형성되며, 상기 코어층의 다른쪽 면측에 설치된 상기 제1 금속층의 제2 부분, 상기 제2 금속층의 제2 부분, 및 상기 제4 금속층을 포함하는 제2 배선층과,
    상기 관통 구멍 내에 형성되며, 상기 관통 구멍 내에 설치된 상기 제1 금속층의 제3 부분, 상기 제2 금속층의 제3 부분, 상기 제3 금속층의 일부분, 및 상기 제4 금속층의 일부분을 포함하는 관통 배선을 포함하고,
    상기 제2 금속층은 상기 관통 구멍 내에서 상기 제1 금속층을 피복하고 상기 관통 구멍의 중앙부를 막는, 배선 기판.
  2. 제1항에 있어서,
    상기 관통 구멍은 상기 코어층의 한쪽 면측에 개구를 갖는 제1 오목부 및 상기 코어층의 다른쪽 면측에 개구를 갖는 제2 오목부를 포함하고,
    상기 관통 구멍의 중앙부를 막는 상기 제2 금속층은 상기 제1 및 제2 오목부 각각의 바닥부로서 기능하며,
    상기 제3 금속층은 상기 제1 오목부를 충전하고,
    상기 제4 금속층은 상기 제2 오목부를 충전하는, 배선 기판.
  3. 제1항에 있어서,
    상기 관통 구멍은 제1 구멍 및 제2 구멍을 포함하고,
    상기 제1 및 제2 구멍 각각은 원추대 형상을 가지며,
    상기 제1 구멍은 상기 코어층의 한쪽 면측의 제1 개구부 및 상기 코어층 내의 제1 정부(頂部)를 포함하고, 상기 제1 개구부는 상기 제1 정부의 면적보다 큰 면적을 갖고,
    상기 제2 구멍은 상기 코어층의 다른쪽 면측의 제2 개구부 및 상기 코어층 내의 제2 정부를 포함하고, 상기 제2 개구부는 상기 제2 정부의 면적보다 큰 면적을 갖고,
    상기 제1 정부 및 상기 제2 정부는 상기 코어층 내에서 서로 연통하여 형성되는, 배선 기판.
  4. 제1항에 있어서,
    상기 코어층의 한쪽 면에는 제1 금속박이 형성되고,
    상기 코어층의 다른쪽 면에는 제2 금속박이 형성되며,
    상기 관통 구멍은 상기 제1 금속박, 상기 코어층, 및 상기 제2 금속박을 관통하고,
    상기 제1 금속층은 상기 제1 및 제2 금속박 위에 형성되며,
    상기 제1 배선층은 상기 코어층의 한쪽 면측에 설치된 상기 제1 금속박의 일부분을 더 포함하고,
    상기 제2 배선층은 상기 코어층의 다른쪽 면측에 설치된 상기 제2 금속박의 일부분을 더 포함하는, 배선 기판.
  5. 코어층의 한쪽 면으로부터 상기 코어층의 다른쪽 면으로 상기 코어층을 관통하는 관통 구멍을 형성하는 공정과,
    상기 코어층의 한쪽 면 및 다른쪽 면과, 상기 관통 구멍의 내벽면을 피복하는 제1 금속층을 형성하는 공정과,
    상기 제1 금속층 위에 제2 금속층을 형성하는 공정과,
    상기 코어층의 한쪽 면의 상기 제2 금속층 위에 패터닝된 제3 금속층을 형성함과 함께, 상기 코어층의 다른쪽 면의 상기 제2 금속층 위에 패터닝된 제4 금속층을 형성하는 공정을 포함하고,
    상기 제2 금속층을 형성하는 공정은, 상기 코어층의 한쪽 면 및 다른쪽 면과 상기 관통 구멍의 내벽면을 상기 제2 금속층으로 피복하며, 상기 관통 구멍의 중앙부를 상기 제2 금속층으로 막는 공정을 포함하는, 배선 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 금속층을 형성하는 공정은, 상기 관통 구멍 내에 제1 오목부 및 제2 오목부를 형성하는 공정을 포함하고,
    상기 제1 오목부는 상기 코어층의 한쪽 면측에 개구를 갖고, 상기 제2 오목부는 상기 코어층의 다른쪽 면측에 개구를 갖고,
    상기 관통 구멍의 중앙부를 막는 상기 제2 금속층은 상기 제1 및 제2 오목부 각각의 바닥부로서 기능하며,
    상기 패터닝된 제3 및 제4 금속층을 형성하는 공정은, 상기 제1 오목부를 상기 패터닝된 제3 금속층으로 충전하고, 상기 제2 오목부를 상기 패터닝된 제4 금속층으로 충전해서, 상기 관통 구멍 내에 관통 배선을 형성하는 공정을 포함하고,
    상기 관통 배선은 상기 관통 구멍 내에 형성되는 상기 제1 금속층의 일부분, 상기 제2 금속층의 일부분, 상기 패터닝된 제3 금속층의 일부분, 및 상기 패터닝된 제4 금속층의 일부분을 포함하는, 배선 기판의 제조 방법.
  7. 제5항에 있어서,
    상기 제2 금속층을 형성하는 공정은 상기 제1 금속층을 급전층으로 하는 전해 도금법을 수행하는 공정을 포함하고,
    상기 패터닝된 제3 및 제4 금속층을 형성하는 공정은,
    상기 코어층의 한쪽 면의 제2 금속층 위에 제1 개구부를 갖는 제1 레지스트층을 형성함과 함께, 상기 코어층의 다른쪽 면의 제2 금속층 위에 제2 개구부를 갖는 제2 레지스트층을 형성하는 공정, 및
    상기 제1 금속층을 급전층으로 하는 다른 전해 도금법을 수행하여, 상기 제1 개구부 내에 노출되는 상기 제2 금속층의 일부분 위에 상기 패터닝된 제3 금속층을 형성함과 함께, 상기 제2 개구부 내에 노출되는 상기 제2 금속층의 일부분 위에 상기 패터닝된 제4 금속층을 형성하는 공정을 포함하는, 배선 기판의 제조 방법.
  8. 제5항에 있어서,
    상기 제1 금속층, 상기 제2 금속층, 및 상기 패터닝된 제3 금속층을 포함하는 제1 배선층을 형성함과 함께, 상기 제1 금속층, 상기 제2 금속층, 및 상기 패터닝된 제4 금속층을 포함하는 제2 배선층을 형성하는 공정을 더 포함하고,
    상기 제1 및 제2 배선층을 형성하는 공정은 상기 패터닝된 제3 및 제4 금속층을 형성하는 공정 이후에 수행되고,
    상기 제1 배선층을 형성하는 공정은, 상기 패터닝된 제3 금속층을 마스크로 하여 상기 패터닝된 제3 금속층으로부터 노출되는 상기 제1 금속층의 제1 부분 및 상기 제2 금속층의 제1 부분을 제거하는 공정을 포함하며,
    상기 제2 배선층을 형성하는 공정은, 상기 패터닝된 제4 금속층을 마스크로 하여 상기 패터닝된 제4 금속층으로부터 노출되는 상기 제1 금속층의 제2 부분 및 상기 제2 금속층의 제2 부분을 제거하는 공정을 포함하는, 배선 기판의 제조 방법.
  9. 제5항에 있어서,
    상기 관통 구멍을 형성하는 공정은 원추대 형상의 제1 및 제2 구멍을 형성하는 공정을 포함하고,
    상기 제1 구멍은 상기 코어층의 한쪽 면측의 제1 개구부 및 상기 코어층 내의 제1 정부를 포함하고, 상기 제1 개구부는 상기 제1 정부의 면적보다 큰 면적을 갖고,
    상기 제2 구멍은 상기 코어층의 다른쪽 면측의 제2 개구부 및 상기 코어층 내의 제2 정부를 포함하고, 상기 제2 개구부는 상기 제2 정부의 면적보다 큰 면적을 갖고,
    상기 제1 및 제2 구멍을 형성하는 공정은 상기 제1 정부 및 상기 제2 정부를 상기 코어층 내에서 서로 연통하도록 형성하는 공정을 포함하는, 배선 기판의 제조 방법.
  10. 제5항에 있어서,
    상기 코어층의 한쪽 면에 제1 금속박을 형성하는 공정, 및
    상기 코어층의 다른쪽 면에 제2 금속박을 형성하는 공정을 더 포함하고,
    상기 관통 구멍을 형성하는 공정은, 상기 제1 금속박, 상기 코어층, 및 상기 제2 금속박을 관통하도록 상기 관통 구멍을 형성하는 형성하는 공정을 포함하고,
    상기 제1 금속층을 형성하는 공정은, 상기 제1 금속박, 상기 관통 구멍의 내벽면, 및 상기 제2 금속박을 피복하도록 상기 제1 금속층을 형성하는 공정을 포함하는, 배선 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 금속박, 상기 제1 금속층, 상기 제2 금속층, 및 상기 패터닝된 제3 금속층을 포함하는 제1 배선층을 형성함과 함께, 상기 제2 금속박, 상기 제1 금속층, 상기 제2 금속층, 및 상기 패터닝된 제4 금속층을 포함하는 제2 배선층을 형성하는 공정을 더 포함하고,
    상기 제1 및 제2 배선층을 형성하는 공정은 상기 패터닝된 제3 및 제4 금속층을 형성하는 공정 이후에 수행되고,
    상기 제1 배선층을 형성하는 공정은, 상기 패터닝된 제3 금속층을 마스크로 하여 상기 패터닝된 제3 금속층으로부터 노출되는 상기 제1 금속박의 일부분, 상기 제1 금속층의 제1 부분, 및 상기 제2 금속층의 제1 부분을 제거하는 공정을 포함하고,
    상기 제2 배선층을 형성하는 공정은, 상기 패터닝된 제4 금속층을 마스크로 하여 상기 패터닝된 제4 금속층으로부터 노출되는 상기 제2 금속박의 일부분, 상기 제1 금속층의 제2 부분, 및 상기 제2 금속층의 제2 부분을 제거하는 공정을 포함하는, 배선 기판의 제조 방법.
  12. 제5항에 있어서,
    상기 패터닝된 제3 금속층을 형성하는 공정과 상기 패터닝된 제4 금속층을 형성하는 공정이 별도로 수행되는, 배선 기판의 제조 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020180149A1 (ko) * 2019-03-07 2020-09-10 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014127623A (ja) * 2012-12-27 2014-07-07 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
TW201505493A (zh) * 2013-07-17 2015-02-01 Ichia Tech Inc 前驅基板、軟性印刷電路板的製造方法及前驅基板
CN104409364B (zh) * 2014-11-19 2017-12-01 清华大学 转接板及其制作方法、封装结构及用于转接板的键合方法
KR102518566B1 (ko) * 2015-02-23 2023-04-05 도판 인사츠 가부시키가이샤 인쇄 배선판 및 그 제조 방법
JP7219598B2 (ja) 2018-11-27 2023-02-08 新光電気工業株式会社 配線基板及びその製造方法
JP7217142B2 (ja) * 2018-12-19 2023-02-02 日本特殊陶業株式会社 配線基板およびその製造方法
CN111511102B (zh) * 2019-01-31 2023-12-15 奥特斯奥地利科技与系统技术有限公司 在通孔中具有符合最小距离设计原则的桥结构的部件承载件
CN111508925B (zh) * 2019-01-31 2024-04-23 奥特斯奥地利科技与系统技术有限公司 部件承载件以及制造部件承载件的方法
KR20210065347A (ko) * 2019-11-27 2021-06-04 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
KR20220001568A (ko) * 2020-06-30 2022-01-06 삼성전기주식회사 인쇄회로기판
KR20220110919A (ko) * 2021-02-01 2022-08-09 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판
CN117355937A (zh) * 2022-03-31 2024-01-05 京东方科技集团股份有限公司 基板及其制备方法、集成无源器件、电子装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6353994A (ja) * 1986-08-22 1988-03-08 富士通株式会社 中空多層用プリント板の製造方法
JP2009038390A (ja) * 2008-09-29 2009-02-19 Ibiden Co Ltd 多層プリント配線板の製造方法
WO2011062037A1 (ja) * 2009-11-20 2011-05-26 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US20110155439A1 (en) * 2009-12-24 2011-06-30 Shinko Electric Industries Co., Ltd. Multilayer wiring substrate and method of manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2347217A1 (de) * 1973-09-19 1975-03-27 Siemens Ag Verfahren zum durchkontaktieren eines beidseitig metallkaschierten basismaterials fuer gedruckte schaltungen
JP2002324958A (ja) * 2001-04-25 2002-11-08 Sony Corp プリント配線板と、その製造方法
DE10122565B4 (de) 2001-05-10 2010-01-14 Allmann, Ludwig Verfahren zum Sanieren von Rohrleitungen
JP3956204B2 (ja) * 2002-06-27 2007-08-08 日本特殊陶業株式会社 積層樹脂配線基板及びその製造方法、積層樹脂配線基板用金属板
JP2004311919A (ja) * 2003-02-21 2004-11-04 Shinko Electric Ind Co Ltd スルーホールフィル方法
DE102004045451B4 (de) * 2004-09-20 2007-05-03 Atotech Deutschland Gmbh Galvanisches Verfahren zum Füllen von Durchgangslöchern mit Metallen, insbesondere von Leiterplatten mit Kupfer
DK2165362T3 (da) * 2007-07-05 2012-05-29 Aaac Microtec Ab Through-wafer-via ved lav modstand
US8541695B2 (en) * 2010-02-26 2013-09-24 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8595927B2 (en) * 2011-03-17 2013-12-03 Ibiden Co., Ltd. Method for manufacturing multilayer printed wiring board
JP2012212867A (ja) * 2011-03-30 2012-11-01 Ibiden Co Ltd プリント配線板及びその製造方法
JP6385635B2 (ja) * 2012-05-28 2018-09-05 新光電気工業株式会社 配線基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6353994A (ja) * 1986-08-22 1988-03-08 富士通株式会社 中空多層用プリント板の製造方法
JP2009038390A (ja) * 2008-09-29 2009-02-19 Ibiden Co Ltd 多層プリント配線板の製造方法
WO2011062037A1 (ja) * 2009-11-20 2011-05-26 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US20110155439A1 (en) * 2009-12-24 2011-06-30 Shinko Electric Industries Co., Ltd. Multilayer wiring substrate and method of manufacturing the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020180149A1 (ko) * 2019-03-07 2020-09-10 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11728259B2 (en) 2019-08-23 2023-08-15 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same

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