CN117355937A - 基板及其制备方法、集成无源器件、电子装置 - Google Patents

基板及其制备方法、集成无源器件、电子装置 Download PDF

Info

Publication number
CN117355937A
CN117355937A CN202280000677.8A CN202280000677A CN117355937A CN 117355937 A CN117355937 A CN 117355937A CN 202280000677 A CN202280000677 A CN 202280000677A CN 117355937 A CN117355937 A CN 117355937A
Authority
CN
China
Prior art keywords
substrate
conductive film
blind hole
layer
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280000677.8A
Other languages
English (en)
Inventor
吴艺凡
李月
肖月磊
韩基挏
安齐昌
冯昱霖
曹雪
常文博
周毅
王立会
魏秋旭
曲峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Beijing BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of CN117355937A publication Critical patent/CN117355937A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/645Inductive arrangements
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

一种基板制备方法,包括提供包括至少一个盲孔(K2)的基底(10),基底(10)包括相对设置的第一表面(11)和第二表面(12),盲孔(K2)由第一表面(11)的一侧延伸至基底(10)内部,盲孔(K2)的孔径沿第一表面(11)至第二表面(12)的方向逐渐减小。在盲孔(K2)内形成连接电极(30)。沿第二表面(12)至第一表面(11)的方向对基底(10)进行减薄,减薄后盲孔(K2)形成贯穿基底(10)的过孔。还提供了包括该基板的集成无源器件及电子装置。

Description

基板及其制备方法、集成无源器件、电子装置 技术领域
本公开实施例涉及但不限于半导体技术领域,尤其涉及一种基板及其制备方法、集成无源器件、电子装置。
背景技术
很多半导体器件利用金属化过孔传输信号,例如,印刷电路板(英文全称为:Printed Circuit Board,简写为PCB)、封装载板、转接板、微电子机械系统(英文全称为:Micro-electro-mechanical-system,简写为MEMS)器件等。金属过孔的衬底材料影响了器件的电学性能、机械性能、热学性能等特性,硅、聚合物、陶瓷等材料广泛应用于制备半导体器件中金属过孔的衬底材料。近年来,随着玻璃加工技术的发展,玻璃也逐渐被应用于制备半导体器件中金属化过孔的衬底材料。由于玻璃具有高频损耗低、热膨胀系数与硅材料相近、成本低等特点,在封装组件、射频器件等领域得到了广泛应用。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供了一种基板的制备方法,包括:
提供包括至少一个盲孔的基底,所述基底包括相对设置的第一表面和第二表面,所述盲孔由所述第一表面延伸至所述基底内部,所述盲孔的孔径沿所述第一表面至所述第二表面的方向逐渐减小;
在所述盲孔内形成连接电极;
沿所述第二表面至所述第一表面方向对所述基底进行减薄,减薄后所述基底上的盲孔形成贯穿所述基底的过孔。
在示例性实施方式中,在所述盲孔内形成连接电极,包括:
在所述基底第一表面沉积导电薄膜,使导电薄膜形成在所述第一表面、所述盲孔壁,所述导电薄膜作为种子层;
在所述导电薄膜上形成电镀层;
将位于所述第一表面上的导电薄膜和电镀层去除,保留位于所述盲孔内的种子层和电镀层,所述盲孔内的电镀层为所述连接电极。
在示例性实施方式中,所述在所述基底第一表面沉积导电薄膜,包括:在所述基底第一表面采用磁控溅射工艺沉积所述导电薄膜。
在示例性实施方式中,所述将位于所述第一表面上的导电薄膜和电镀层去除,包括:采用化学物理抛光工艺将位于所述基底第一表面的导电膜层和电镀层去除。
在示例性实施方式中,所述沿所述第二表面至所述第一表面的方向对所述基底进行减薄,包括:
在所述基底第一表面键合临时载体,沿所述第二表面至所述第一表面的方向对所述基底进行减薄;
采用化学物理抛光工艺对基底减薄的一侧进行抛光。
在示例性实施方式中,在所述基底第一表面键合临时载体之前,还包括:在所述基底的第一表面的一侧形成正面导电膜层;
在所述基底第一表面键合临时载体,包括:在位于所述基底的第一表面上的所述正面导电膜层上键合所述临时载体;
在所述采用化学物理抛光工艺对基底减薄的一侧进行抛光之后,还包括:在所述基底抛光后的表面形成背面导电膜层;将所述临时载体去除;
所述正面导电膜层和所述背面导电膜层通过所述连接电极电连接。
在示例性实施方式中,所述提供的包括至少一个盲孔的基底厚度为400微米至800微米,所述盲孔的深度为100微米至300微米,减薄之后的基底厚度为100微米至300微米,所述盲孔的孔径尺寸小于150微米。
在示例性实施方式中,所述提供包括至少一个盲孔的基底之前,还包括:
在所述基底的第一表面通过激光改性和湿法刻蚀的方式形成至少一个所 述盲孔。
在示例性实施方式中,所述基底的材质为玻璃。
本公开实施例还提供一种基板,包括:基底,所述基底包括相对设置的第一表面和第二表面;所述基底上设有过孔,所述过孔中设有连接电极;
所述过孔的孔径沿所述第一表面至所述第二表面的方向逐渐减小。
在示例性实施方式中,所述基板还包括正面导电膜层和背面导电膜层;
所述正面导电膜层设置于所述第一表面,所述背面导电膜层设置于所述第二表面,所述正面导电膜层和所述背面导电膜层通过所述连接电极电连接。
在示例性实施方式中,所述过孔中最小孔径尺寸为20微米至50微米,所述过孔中最大孔径尺寸为40微米至60微米。
本公开实施例还提供一种集成无源器件,包括上述任一实施例所述的基板。
本公开实施例还提供一种电子装置,包括上述任一实施例所述的集成无源器件。
本公开实施例还提供一种电子装置,包括上述任一实施例所述的基板。
在阅读并理解了附图和详细描述后,可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解,并且构成说明书的一部分,与本公开的实施例一起用于解释本公开的技术方案,并不构成对本公开技术方案的限制。附图中每个部件的形状和大小不反映真实比例,目的只是示意说明本公开内容。
图1所示为一种玻璃衬底的剖面结构示意图;
图2所示为在玻璃衬底的第一表面上、第一通孔K1的侧壁上形成第一导电薄膜后的剖面结构示意图;
图3所示为在玻璃衬底的第二表面上、第一通孔K1的侧壁上形成第二导电薄膜后的剖面结构示意图;
图4所示为形成第一电镀层之后的剖面结构示意图;
图5所示为形成第一电镀层过程的结构示意图;
图6所示为在玻璃衬底第二表面一侧键合第一载体的剖面结构示意图;
图7所示为将第一表面的电镀层和导电薄膜去除后的剖面结构示意图;
图8所示为将第一载体与玻璃衬底解除键合后的剖面结构示意图;
图9所示为在玻璃衬底的第一表面键合第二载体的剖面结构示意图;
图10所示为将第二表面的电镀层去除后的剖面结构示意图;
图11所示为将第二载体与玻璃衬底解除键合后的剖面结构示意图;
图12所示为在第一表面和第二表面上形成第一导电膜层和第二导电膜层后的剖面结构示意图;
图13所示为本公开实施例提供的基板的制备方法的流程图;
图14所示为本公开示例性实施例提供的在基底上形成盲孔后的剖面结构示意图;
图15所示为本公开示例性实施例提供的在基底第一表面形成导电薄膜后的剖面结构示意图;
图16所示为本公开示例性实施例提供的在导电薄膜上形成电镀层之后的剖面结构示意图;
图17所示为本公开示例性实施例提供的将基底第一表面上的导电薄膜和电镀层去除后的剖面结构示意图;
图18所示为本公开实施例提供的在基底第二表面键合载体的剖面结构示意图;
图19所示为本公开实施例提供的在基底第一表面形成正面导电膜层后的剖面结构示意图;
图20所示为本公开实施例提供的在基底的正面导电膜层上键合载体的剖面结构示意图;
图21所示为本公开实施例提供的沿第二表面中第一表面方向对基底进行减薄后的剖面结构示意图;
图22所示为本公开实施例提供的在基底减薄的一面形成背面导电膜层后的剖面结构示意图;
图23所示为本公开实施例提供的将基底上的载体解键合后剖面结构示意图;
图24a所示为基板上梯形通孔的形貌示意图;
图24b所示为基板上沙漏形通孔的形貌示意图;
图25a所示为沙漏形通孔中形成的电极柱效果图;
图25b所示为梯形通孔中形成的电极柱效果图。
具体实施方式
下文中将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实,就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此,本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下,本公开中的实施例及实施例中的特征可以相互任意组合。为了保持本公开实施例的以下说明清楚且简明,本公开省略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构,其他结构可参考通常设计
本公开中的附图比例可以作为实际工艺中的参考,但不限于此。例如:每个膜层的厚度和间距、每个信号线的宽度和间距,可以根据实际情况进行调整。本公开中所描述的附图仅是结构示意图,本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置,而不是为了在数量方面上进行限定的。
在本说明书中,为了方便起见,使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系,仅是为了便于描述本说明书和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构 造和操作,因此不能理解为对本公开的限制。构成要素的位置关系根据描述每个构成要素的方向适当地改变。因此,不局限于在说明书中说明的词句,根据情况可以适当地更换。
在本说明书中,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解。例如,可以是固定连接,或可拆卸连接,或一体地连接;可以是机械连接,或电连接;可以是直接相连,或通过中间件间接相连,或两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中,“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受,就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线,而且可以包括晶体管等开关元件、电阻器、电感器、电容器、其它具有一种或多种功能的元件等。
在本说明书中,“平行”是指两条直线形成的角度为-10°以上且10°以下的状态,因此,可以包括该角度为-5°以上且5°以下的状态。另外,“垂直”是指两条直线形成的角度为80°以上且100°以下的状态,因此,可以包括85°以上且95°以下的角度的状态。
在本说明书中,“膜”和“层”可以相互调换。例如,有时可以将“导电层”换成为“导电膜”。与此同样,有时可以将“绝缘膜”换成为“绝缘层”。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的,可以是近似三角形、矩形、梯形、五边形或六边形等,可以存在公差导致的一些小变形,可以存在导角、弧边以及变形等。
本公开中的“约”,是指不严格限定界限,允许工艺和测量误差范围内的数值。
本公开中的“厚度”为膜层在垂直于基底方向上的尺寸。
在半导体器件中,用于制备金属过孔的多种不同材料的衬底,精细化过孔的加工方法一般采用化学腐蚀加工、机械加工和激光加工等。硅材料衬底上制备过孔,一般通过深反应离子刻蚀(英文全称为Deep Reactive Ion Etching,简写为DRIE)工艺加工,该工艺可加工最小直径约10μm、深宽比最大25:1的过孔;对于聚合物和陶瓷衬底,一般通过机械加工和激光加工的方式制备过孔,机械加工可使用高精度钻头制备直径大于100μm的过孔,激光加工可制备直径大于30μm的过孔;对于玻璃衬底,可通过激光改性、湿法刻蚀联用的工艺制备直径大于10μm的过孔。对比不难发现,在各种材料的衬底中,采用玻璃衬底制备的过孔可以更加精细。
在采用玻璃衬底制备过孔的工艺中,可以在衬底表面制备玻璃通孔(英文全称为:Through Glass Via,简写为TGV),将孔内填充金属后,制备表面膜层。
下面对衬底上形成过孔以及在过孔中填充金属、在衬底表面形成表面膜层的制备过程进行示例性说明。本公开所说的“图案化工艺”,对于金属材料、无机材料或透光导电材料,包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理,对于有机材料,包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种,涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种,刻蚀可以采用干刻和湿刻中的任意一种或多种,本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺,则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺,则在图案化工艺前称为“薄膜”,图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指,A和B通过同一次图案化工艺同时形成,膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中,“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指,B的正投影的边界落入A的正投影的边界范围内,或者A的正投影的边界与B的正投影的边界重叠。
在示例性实施方式中,在玻璃衬底制备通孔、填充金属层、制备膜层的过程可以包括如下步骤:
(01)形成贯穿玻璃衬底的第一通孔图案。
在示例性实施方式中,形成贯穿玻璃衬底的通孔图案可以包括:在玻璃 衬底上形成至少一个贯穿玻璃衬底的第一通孔,得到贯穿玻璃衬底的通孔图案。在示例性实施方式中,如图1所示,玻璃衬底100可以包括相对设置的第一表面101和第二表面102,第一通孔K1贯穿玻璃衬底100的第一表面101和第二表面102。
在示例性实施方式中,在玻璃衬底上形成至少一个贯穿玻璃衬底的第一通孔,可以包括:通过激光改性和湿法刻蚀的方式形成至少一个第一通孔K1。
在示例性实施方式中,通过激光改性和湿法刻蚀的方式形成至少一个第一通孔K1可以包括步骤A11至步骤A12:
步骤A11:在玻璃衬底100的第一表面101通过激光改性和湿法刻蚀方式得到第一沉孔;
步骤A12:在玻璃衬底100的第二表面102通过激光改性和湿法刻蚀方式得到第二沉孔;第二沉孔与第一沉孔结合形成第一通孔K1。
在上述步骤A11至步骤A12中,激光改性形成的第一沉孔和第二沉孔壁的表面凹凸不平呈现熔融态多毛刺,且存在大量的微裂纹和宏观裂缝,并存在有残余应力,通过湿法刻蚀使得激光通孔侧壁表面区域光滑平整,不存在微裂纹、宏观裂缝,并可以将应力区完全刻蚀掉。
在示例性实施方式中,通过在第一表面101形成第一沉孔、在第二表面102形成第二沉孔的刻蚀方式,在玻璃衬底100较厚的情况下,可以在很大程度上避免刻蚀误差,能够提高第一通孔K1的精度。
在另一种示例性实施方式中,通过激光改性和湿法刻蚀的方式形成至少一个第一通孔K1可以包括步骤A21至步骤A22:
步骤A21:在玻璃衬底100的第一表面101通过激光改性形成激光通孔;
步骤A22:通过湿法刻蚀对激光通孔的表面进行刻蚀得到第一通孔K1。
在本公开实施方式中,由于通过激光改性形成的激光通孔侧壁的表面凹凸不平呈现熔融态多毛刺,且存在大量的微裂纹和宏观裂缝,并存在有残余应力,通过湿法刻蚀使得激光通孔侧壁表面区域光滑平整,不存在微裂纹、宏观裂缝,并可以将应力区刻蚀掉。
在示例性实施方式中,上述湿法刻蚀可以使用2%-20%的HF刻蚀液, 在适当温度下,进行一定时间的湿法刻蚀,将应力区的玻璃刻蚀掉,使第一通孔K1内部和表面靠近孔的区域光滑平整,不存在微裂纹、宏观裂缝,并可以将应力区刻蚀掉。
在示例性实施方式中,玻璃衬底100的厚度H1(即图1中玻璃衬底100沿第三方向Z的尺寸)可以为100微米至300微米。
在示例性实施方式中,第一通孔K1的孔径L1(即图1中第一通孔K1沿第一方向X的尺寸)可以小于150微米,例如,第一通孔K1的孔径L1可以小于100微米。
在示例性实施方式中,第一通孔K1可以为沙漏形。
在示例性实施方式中,不限于通过激光改性和湿法刻蚀的方式形成至少一个第一通孔K1,例如,可以通过机械、化学腐蚀方式形成至少一个第一通孔K1。
(02)形成第一种子层图案。
在示例性实施方式中,如图2所示,形成第一种子层图案可以包括:在形成第一通孔K1图案的玻璃衬底100的第一表面101采用磁控溅射方式沉积第一导电薄膜201,使第一导电薄膜201形成在玻璃衬底100的第一表面101上、多个第一通孔K1中朝向第一表面101一侧的侧壁上,第一种子层图案可以包括第一导电薄膜201,第一导电薄膜201可以作为第一种子层。
在本公开实施例中,由于第一通孔K1为沙漏型,在形成第一种子层图案过程中,第一通孔K1朝向玻璃衬底100的第二表面102的一侧的侧壁被第一通孔K1的腰部遮挡,无法沉积第一导电薄膜201。
(03)形成第二种子层图案。
在示例性实施方式中,如图3所示,形成第二种子层图案可以包括:在形成第一种子层图案的玻璃衬底100的第二表面102一侧采用磁控溅射方式沉积第二导电薄膜202,使第二导电薄膜202形成在玻璃衬底100的第二表面102上、多个第一通孔K1中朝向第二表面102一侧的侧壁上,第二种子层图案可以包括第二导电薄膜202,第二导电薄膜202可以作为第二种子层。
在本公开实施例中,由于第一通孔K1为沙漏型,在形成第二种子层图 案过程中,第一通孔K1朝向玻璃衬底100的第一表面101的一侧的侧壁被第一通孔K1的腰部遮挡,不会沉积第而导电薄膜202。通过在第一表面101一侧形成第一种子层,在第二表面102一侧形成第二种子层,使得沙漏型的第一通孔K1在腰部能够形成种子层,即第一种子层和第二种子层可以在第一通孔K1的腰部连续,第一种子层与第二种子层可以采用同种材质,例如第一种子层和第二种子层可以采用金属材料,如银Ag、铜Cu、铝Al、钼Mo等金属材料。
(04)形成电镀层图案。
在示例性实施方式中,如图4所示,形成第一电镀层图案可以包括:在形成前述图案的玻璃衬底100上,通过双面电镀工艺,在玻璃衬底100的多个第一通孔K1内利用第一通孔K1侧壁上的第一种子层和第二种子层形成第一连接电极300,并在第一表面101的第一导电薄膜201上形成第一电镀层301,在第二表面102的第二导电薄膜202上形成第二电镀层302,以形成电镀层图案,即电镀层图案包括第一连接电极300、第一电镀层301和第二电镀层302,第一电镀层301、第二电镀层302、第一连接电极300可以为一体成型结构。
在本公开实施例中,为了在第一通孔K1中无孔隙填充电镀层,采用双面电镀工艺,在第一表面101一侧和第二表面102一侧同时施加电流,如图5所示,结合第一通孔K1的形状和双面电镀工艺,电镀过程可以为桥面或蝶形填充方式,第一通孔K1内首先在腰部填充,再分别朝向第一表面101和第二表面102填充电镀层。
在示例性实施方式中,第一连接电极300、第一电镀层301、第二电镀层302的材质可以为金属,例如可以为铜。
(05)去除第一表面上的第一电镀层。
在示例性实施方式中,如图6至图8所示,去除第一表面上的第一电镀层可以包括:在形成前述图案的玻璃衬底100的第二表面302临时键合第一载体401,可以通过第一键合胶层402将第一载体401与玻璃衬底100的第二表面302进行键合,如图6所示;然后将位于第一表面101的第一电镀层301和第一导电薄膜201去除,可以采用化学物理抛光(英文全称:Chemical physical Polishing,简写为CMP)工艺将第一电镀层301去除,如图7所示;将第一载体401与玻璃衬底100解除键合,如图8所示。
在本公开实施例,在玻璃衬底100的厚度比较小的情况下,通过将玻璃衬底100与第一载体401进行键合,可以增加强度,避免在去除第一电镀层301的过程中玻璃衬底100破裂或产生损伤。
(06)去除第一表面上的第二电镀层。
在示例性实施方式中,如图9至图11所示,去除第二电镀层可以包括:将去除第一电镀层301的玻璃衬底100翻转,然后在玻璃衬底100的第一表面301临时键合第二载体501,可以通过第二键合胶层502将第二载体501与玻璃衬底100的第一表面301进行键合,如图9所示;然后将位于第二表面102的第二电镀层302去除,可以采用化学物理抛光(英文全称:Chemical physical Polishing,简写为CMP)工艺将第二电镀层302去除,如图10所示;将第二载体501与玻璃衬底100解除键合,如图11所示。
在本公开实施例,在玻璃衬底100的厚度比较小的情况下,通过将玻璃衬底100与第二载体501进行键合,可以增加强度,避免在去除第二电镀层302的过程中玻璃衬底100破裂或产生损伤。
(07)制备导电膜层。
在示例性实施方式中,如图12所示,制备导电膜层可以包括:在去除第一电镀层301和第二电镀层302的玻璃衬底100的第一表面101制备第一导电膜层601、在第二表面102制备第二导电膜层602,第一导电膜层601和第二导电膜层602可以通过第一通孔K1中的第一连接电极300实现电连接。
通过上述工艺步骤(01)至(07)可以看出,存在以下缺陷:
(1)玻璃衬底100的厚度通常在100微米至300微米范围左右,由于玻璃衬底100厚度较小,在制备第一通孔K1、传送玻璃衬底100、去除第一电镀层301、去除第二电镀层302的过程中,容易导致玻璃衬底100碎裂,玻璃衬底100出现碎片的会风险比较大;
(2)由于制备的第一通孔K1是沙漏型的通孔,中间腰部的孔径尺寸比靠近第一表面101和第二表面102的通孔尺寸小,在其中一个表面的一侧制 备种子层的过程中,在第一通孔K1的腰部靠近另一个表面的侧壁不能够形成种子层,需要分别在第一表面101一侧和第二表面102一侧制备两次种子层,工艺比较繁琐、制备成本高;
(3)由于第一通孔K1是通孔结构,在磁控溅射制备种子层的过程中,为了避免磁控溅射过程中对设备基台产生污染,需要将玻璃衬底100放置在定期清洗的托盘上,多出了清洗托盘的工序;
(4)在第一通孔K1中形成第一连接电极300的过程中,需要采用双面电镀工艺,即在第一表面101一侧和第二表面102一侧进行双面电镀,工艺难度较大,生产效率低;
(5)需要在玻璃衬底100的第一表面101和第二表面102分别执行临时键合载体、去除电镀层、去除载体,即需要两次键合载体、两次去除电镀层、两次去除载体的步骤,操作复杂、生产效率低。
本公开实施例提供一种基板的制备方法,可以包括:
提供包括至少一个盲孔的基底,基底包括相对设置的第一表面和第二表面,盲孔由第一表面延伸至基底内部,盲孔的孔径沿第一表面至第二表面的方向逐渐减小;
在盲孔内形成连接电极;
沿第二表面至第一表面的方向对基底进行减薄,减薄后的盲孔形成贯穿基底的过孔。
本公开实施例提供的基板的制备方法,首先在基底的盲孔中形成连接电极,再沿第二表面至第一表面的方向对基底进行减薄,使得在盲孔中制备连接电极的过程中基底的厚度比较厚,由于基底相对较厚,可以在一定程度上减少在制备连接电极过程因基底较薄出现基底损伤的情况发生,降低了基底碎片的风险。
在示例性实施方式中,如图13所示,本公开实施例提供的基板的制备方法可以包括:
步骤S1:提供包括至少一个盲孔的基底,基底包括相对设置的第一表面和第二表面,盲孔由第一表面延伸至基底内部,盲孔的孔径沿第一表面至第 二表面的方向逐渐减小;如图14所示,10为基底,11为第一表面,12为第二表面,K2为盲孔。
步骤S2:在盲孔内形成连接电极;
步骤S3:沿第二表面至第一表面的方向对基底进行减薄,减薄后基底上的盲孔形成贯穿基底的过孔。
在示例性实施方式中,步骤S2中,在盲孔内形成连接电极,可以包括步骤S21至步骤S23:
步骤S21:在基底第一表面沉积导电薄膜,使导电薄膜形成在第一表面、盲孔壁,导电薄膜可以作为种子层;如图15所示,K2为盲孔,21为导电薄膜,导电薄膜21可以作为种子层。
在示例性实施方式中,盲孔K2的形状可以为锥形。
步骤S22:在导电薄膜上形成电镀层;如图16所示,31为电镀层,电镀层31可以包括位于盲孔K2中的连接电极30。
步骤S23:将位于第一表面上的导电薄膜和电镀层去除,保留位于盲孔内的种子层和电镀层,盲孔K2内的电镀层为连接电极30,如图17所示。
在示例性实施方式中,步骤S21中,在基底第一表面沉积导电薄膜可以包括:在基底10第一表面11采用磁控溅射工艺沉积导电薄膜21。
在示例性实施方式中,步骤S23中,将位于第一表面上的导电薄膜和电镀层去除可以包括:采用化学物理抛光工艺将位于基底10第一表面11的导电膜层21和电镀层31去除。
在示例性实施方式中,步骤S3中,沿第二表面至第一表面的方向对基底进行减薄,可以包括步骤S31至步骤S32:
步骤S31:在基底10第一表面11键合临时载体,沿第二表面12至第一表面11的方向对基底10进行减薄;如图20和图21所示,60为临时载体,临时载体60通过键合胶61与基底10键合。
步骤S32:采用化学物理抛光工艺对基底10减薄的一侧进行抛光。
在示例性实施方式中,在步骤S31中,在基底10第一表面11键合临时 载体之前,还可以包括:在基底10第一表面11形成正面导电膜层;如图19所示,51为正面导电膜层;
相应地,在基底10第一表面11键合临时载体,可以包括:在位于基底10的第一表面11上的正面导电膜层51上键合临时载体60;
步骤S32之后,还可以包括:在基底10抛光后的表面形成背面导电膜层;将临时载体60去除;如图22所示,52为背面导电膜层;
如图22所示,正面导电膜层51和背面导电膜层53可以通过连接电极30电连接。
在示例性实施方式中,临时载体60可以采用玻璃或硅等材料。
在示例性实施方式中,如图14所示,提供的包括至少一个盲孔K2的基底厚度H2为400微米至800微米,盲孔K2的深度H4为100微米至300微米。
在示例性实施方式中,如图21所示,减薄之后的基底厚度H5可以为100微米至300微米。在示例性实施方式中,盲孔K2的孔径尺寸可以小于150微米,例如,如图21所示,盲孔K2或过孔K3的孔径尺寸Q1(图14中的L2)可以小于150微米好,。
在示例性实施方式中,步骤S1中,提供包括至少一个盲孔K2的基底10之前,还可以包括:在基底10的第一表面11通过激光改性和湿法刻蚀的方式形成至少一个盲孔K2。
在示例性实施方式中,基底10的材质可以为玻璃。
在一种示例性实施方式中,制备基板的详细过程可以包括步骤(11)至步骤(18):
(11)在基底上形成盲孔图案。
在示例性实施方式中,如图14所示,在基底上形成盲孔图案可以包括:在基底10的第一表面11形成至少一个盲孔K2,得到盲孔K2图案。在示例性实施方式中,如图14所示,基底10可以包括相对设置的第一表面11和第二表面12,盲孔K2由基底100的第一表面11延伸至基底10内部。
在示例性实施方式中,在基底10的第一表面11一侧形成至少一个盲孔 K2,可以包括:通过激光改性和湿法刻蚀的方式形成至少一个盲孔K2。
在示例性实施方式中,通过激光改性和湿法刻蚀的方式形成至少一个盲孔K2可以包括步骤C1和步骤C2:
步骤C1:在基底10的第一表面11通过激光改性形成激光盲孔或者改性区;
步骤C2:通过湿法刻蚀对激光盲孔的表面进行刻蚀或者对改性区进行刻蚀得到盲孔K2。
在本公开实施方式中,由于通过激光改性形成的激光盲孔侧壁的表面凹凸不平呈现熔融态多毛刺,且存在大量的微裂纹和宏观裂缝,并存在有残余应力,通过湿法刻蚀使得激光通孔侧壁表面区域光滑平整,不存在微裂纹、宏观裂缝,并可以将应力区完全刻蚀掉。
在示例性实施方式中,上述湿法刻蚀可以使用2%-20%的HF刻蚀液,在适当温度下,进行一定时间的湿法刻蚀,将应力区的玻璃刻蚀掉,使盲孔K2内部和表面靠近孔的区域光滑平整,不存在微裂纹、宏观裂缝,并可以将应力区刻蚀掉。
在示例性实施方式中,基底10的厚度H2(即图14中基底10沿第三方向Z的尺寸)可以为400微米至800微米,例如基板10的厚度H2可以为500微米或700微米。
在示例性实施方式中,盲孔K2的孔径L2(即图14中盲孔K2沿第一方向X的孔径尺寸)可以小于150微米,例如盲孔K2的孔径L2可以小于100微米。
在示例性实施方式中,第盲孔K2的孔径沿第一表面11至第二表面12的方向逐渐减小。
在示例性实施方式中,不限于通过激光改性和湿法刻蚀的方式形成至少一个盲孔K2,例如,可以通过机械、化学腐蚀方式形成至少一个盲孔K2。
在本公开实施例中,基底10在形成盲孔K2后,在第二表面12一侧设有预留厚度H3,为后续减薄预留空间。在示例性实施方式中,预留厚度H3可以为几微米至几十微米。
在示例性实施方式中,盲孔K2的深度H4可以为100微米至300微米,即盲孔K2的深度H4与预留厚度H3之和为基底10的厚度H2。
在本公开实施例中,基底10由于设有预留厚度H2,使得基底10的厚度相对较厚,机械强度比较大,在一定程度上可以降低基底10的碎片风险。
在示例性实施方式中,盲孔K2的孔径尺寸沿基底10的厚度方向逐渐减小,即盲孔K2的孔径尺寸沿图14中第三方向Z的反方向逐渐减小,在后续形成导电层薄膜工序中不会产生遮挡。
(12)形成导电薄膜。
在示例性实施方式中,如图15所示,形成导电层薄膜可以包括:在形成盲孔K2图案的基底10的第一表面11采用磁控溅射方式沉积导电薄膜21,使导电薄膜21形成在基底10的第一表面11上、多个盲孔K2壁。导电薄膜21可以作为种子层,本公开实施例中,只需要在基底10的第一表面11制备种子层,无需在基底10的两面制备种子层,可以简化工艺、降低制备成本。并且盲孔K2的孔径沿第一表面11至第二表面12的方向逐渐减小,在磁控溅射形成导电薄膜21的过程中不会产生遮挡。
(13)形成电镀层。
在示例性实施方式中,如图16所示,形成电镀层可以包括:在形成导电薄膜21的基底10上,通过电镀工艺,在基底10的多个盲孔K2内利用盲孔K2壁上的导电薄膜21形成第二连接电极30,并在第一表面11的导电薄膜21上形成第三电镀层31,即电镀层可以包括第二连接电极30、第三电镀层31,第三电镀层31、第二连接电极30可以为一体成型结构。
在本公开实施例中,由于盲孔K2不是通孔,并且盲孔K2的孔径沿第一表面11至第二表面12的方向逐渐减小,在电镀过程中不会产生遮挡,采用单面电镀方式形成电镀层,在很大程度上降低了工艺难度,提高了生产效率。
在示例性实施方式中,第二连接电极30、第三电镀层31的材质可以为金属,例如可以为铜。在本公开实施例中,第二连接电极30即为上述的连接电极30,第三电镀层31即为上述的电镀层31。
(14)去除第一表面上的第三电镀层和导电薄膜。
在示例性实施方式中,去除第三电镀层31和导电薄膜21可以包括:可以采用化学物理抛光(英文全称:Chemical physical Polishing,简写为CMP)工艺将位于第一表面11的第三电镀层31和导电层薄膜21去除,如图17所示。
在示例性实施方式中,如图18所示,去除第三电镀层之前还可以包括:在形成第三电镀层31的基底10的第二表面12临时键合第三载体40,可以通过第三键合胶层41将第三载体40与基底10的第二表面12进行键合,如图18所示;在去除第三电镀层31之后还可以包括:将第三载体40与基底10解除键合,接触键合后的视图如图17所示。在本公开实施例中,基底10的厚度比较小的情况下,去除第三电镀层31之前在基底10的第二表面12键合第三载体40,可以增加基底10的强度,避免在去除第三电镀层31的过程中基底10破裂或产生损伤,基底10的厚度比较小,可以制备出更薄的基板。
(15)在第一表面形成正面导电膜层。
在示例性实施方式中,如图19所示,在第一表面11形成正面导电膜层51。在本公开实施例中,正面导电膜层51可以与第二连接电极30实现电连接。
(16)形成过孔图案。
在示例性实施方式中,形成过孔图案可以包括:在形成前述正面导电膜层51远离第一表面11的一侧临时键合第四载体60,可以通过第四键合胶层61将第四载体60与基底10进行键合,如图20所示;然后采用减薄工艺沿第二表面12至第一表面11的方向对基底10进行减薄,再采用化学物理抛光(英文全称:Chemical physical Polishing,简写为CMP)工艺对基底10减薄的一侧进行抛光,使得经过减薄、抛光之后基底10的厚度H5为100微米至300微米,如图21所示,其中第五厚度H5尺寸小于盲孔K2的深度H4的尺寸;减薄去掉的基底10的厚度大于预留厚度H3,例如减薄去掉的厚度可以为几微米,使得盲孔K2位置形成过孔图案,过孔图案可以包括至少一个过孔K3,如图21所示,过孔K3中填充有种子层21和第二连接电极30。过孔K3贯穿减薄后的基底10。
在示例性实施方式中,过孔K3在第一表面11的孔径尺寸Q1(即最大孔径尺寸)为20微米至50微米,第三通孔K3在第二表面12的孔径尺寸Q2(即最小孔径尺寸)为40微米至60微米。
(17)在基底远离第一表面的一侧形成背面导电膜层。
如图22所示,在基底10远离第一表面11的一侧形成背面导电膜层52,正面导电膜层51与背面导电膜层52可以通过第二连接电极30实现电连接,从而正面导电膜层51与背面导电膜层52可以实现电信号的传输。
(18)去除第四载体。
如图23所示,将第四载体60去除得到基板,基板包括基底10以及设置于基底10两侧的正面导电薄膜51和背面导电薄膜,以及连接正面导电薄膜51和背面导电薄膜52的第二连接电极30。
在本公开实施例中,基底10可以为玻璃、硅、聚合物、陶瓷等材料,由于玻璃具有高频损耗低、热膨胀系数与硅材料相近、成本低等特点,在封装组件、射频器件等领域得到了广泛应用。
在本公开实施例中,可以将通过步骤(01)至步骤(07)工艺形成的玻璃衬底称为通孔工艺,可以将步骤(11)至步骤(18)工艺形成的基板称为盲孔工艺,基底10可以采用玻璃材质,基底10沿第一方向X和第二方向Y(第二方向Y垂直于第一方向X与第三方向Z所在平面)的尺寸为6寸或8寸,通过盲孔工艺制备通孔以及连接电极的情况下,由于对基底10厚度进行减薄,可以制备厚度小于100微米的器件,而通孔工艺由于工艺复杂、涉及的流程多,并且后续没有减薄工艺,制备器件的厚度通常在250微米以上,由此可以看出,采用盲孔工艺与采用通孔工艺相比,能够制作更加精细的元器件。
如表1所示,为通孔工艺与盲孔工艺制备的通孔在形状上的区别:
表1:
通孔工艺 盲孔工艺
形貌示意图 参考图24b 参考图24a
形状 沙漏型 梯形
孔径L 大于或等于10微米 大于或等于10微米
深度H 大于或等于250微米 小于250微米
坡度角F 82°-84° 86°-87°
由于金属化过孔一般起电连接作用,所以不同孔形貌会影响器件性能,盲孔工艺和通孔工艺二者形成的基板的差异随着器件工作频率增大而增大,具体如表2和表3所示,为高频结构仿真(High Frequency Structure Simulator,简写为HFSS仿真)结果。以三匝电感为例,在3.5GHz下,沙漏形通孔电感器件的电感值和阻抗值均随腰部孔径减小而增大,品质因数Q值则相反(即品质因数Q值随腰部孔径减小而减小);梯形通孔电感器件的电感值随孔径变化的趋势与沙漏型通孔相同,但变化幅均小于沙漏形电感,如表2和表3所示,为不同形状的通孔制备的基板在形成器件性能上的区别:
表2沙漏形通孔器件的性能:
表3梯形通孔器件的性能:
表2中,L11和L13分别为沙漏形通孔两端的孔径,L12为沙漏形通孔腰部的孔径,表3中L21和L22分别为梯形通孔两端的孔径。
图25a所示为沙漏形通孔填充电极柱后得到的测试效果图,图25b所示为梯形通孔填充电极柱后得到的测试效果图,图25a和图25b可以为通过扫描电子显微镜(scanningelectron microscope,简写为SME)测试得到的效果图。
采用步骤(11)至步骤(18)的盲孔工艺与步骤(01)至步骤(07)的通孔工艺相比,还可以具有以下优势:
(一)基底10制备盲孔可以预留出盲孔未穿过的厚度,基底10的总厚度可以在400微米至800微米范围左右,由于基底10厚度相对较大,在制备盲孔K2、传送基底10、去除电镀层31的过程中,由于基底10较厚,基底10不容易碎裂,基底10出现碎片的会风险降低;
(二)由于制备的盲孔K2是梯形,在第一表面11制备种子层的过程中,不会产生遮挡,只需制备一次种子层即可,工艺比较简单、制备成本降低;
(三)由于盲孔K2不是通孔结构,在磁控溅射制备种子层的过程中,不会对设备基台产生污染,不需要将基底10放置在定期清洗的托盘上,减少了清洗托盘的工序;
(四)在盲孔K2中形成连接电极30的过程中,采用单面电镀工艺,即在第一表面11的一侧进行电镀,工艺难度较小,生产效率高;
(五)只需要在减薄基底10工序键合载体增加强度,由于基底10比较 厚,只需要在其中一个表面执行一次键合载体,不需多次键合载体、多次去除载体的操作,操作简单、生产效率高。
本公开实施例还提供了一种基板,如图14和23所示,可以包括基底10,基底10包括相对设置的第一表面11和第二表面12;基底10上设有通过孔,过孔中设有连接电极30;过孔30的孔径沿第一表面11至第二表面12的方向逐渐减小。
在示例性实施方式中,基板还可以包括正面导电膜层51和背面导电膜层52;正面导电膜层51设置于第一表面11,背面导电膜层52设置于第二表面12,正面导电膜层51和背面导电膜层52通过连接电极30电连接。其中,正面导电膜层51可以与基底10第一表面11远离第二表面12一侧的元器件电连接,背面导电膜层52可以与基底10第二表面12远离第一表面11一侧的元器件电连接,元器件可以为电容、电感等无源器件。
在示例性实施方式中,过孔在第一表面的孔径尺寸为20微米至50微米,过孔在第二表面的孔径尺寸为40微米至60微米。即,由于过孔的孔径尺寸沿第一表面至第二表面的方向逐渐减小,且过孔贯穿第一表面11和第二表面12,同一个过孔在不同位置的孔径尺寸不一样,过孔最小的孔径尺寸为20微米至50微米,过孔最大的孔径尺寸为40微米至60微米。
本公开实施例还提供了一种集成无源器件,包括上述任一实施例所述的基板。
在示例性实施方式中,集成无源器件中的无源器件可以集成在上述任一实施例所述的基本的第一表面和第二表面上。在示例性实施方式中,集成在基板上的无源器件可以通过正面导电膜层、连接电极、背面导电膜层实现器件之间的通信连接或者实现器件与外部设备的通信连接。在示例性实施方式中,无源器件可以包括电感、电容等器件。
本公开实施例还提供了一种电子装置,可以包括上述任一实施例所述的集成无源器件。
本公开实施例还提供了一种电子装置,可以包括上述任一实施例所述的基板。
在本公开实施方式中,电子可以为手机、电脑、电视机(TV)、医疗监控装置、车载中控装、显示器、笔记本电脑、数码相框、导航仪置等具有显示功能的产品或部件。
本公开实施例提供的基板及其制备方法、集成无源器件、电子装置,基板的制备方法首先在基底的盲孔中形成连接电极,再沿第二表面至第一表面的方向对基底进行减薄,使得在盲孔中制备连接电极的过程中基底的厚度比较厚,由于基底相对较厚,可以在一定程度上减小在制备连接电极过程因基底较薄出现基底损伤的情况发生,降低了基底碎片的风险。
本公开实施例附图只涉及本公开实施例涉及到的结构,其他结构可参考通常设计。
在不冲突的情况下,本公开实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本公开实施例所揭露的实施方式如上,但的内容仅为便于理解本公开实施例而采用的实施方式,并非用以限定本公开实施例。任何本公开实施例所属领域内的技术人员,在不脱离本公开实施例所揭露的精神和范围的前提下,可以在实施的形式及细节上进行任何的修改与变化,但本公开实施例的专利保护范围,仍须以所附的权利要求书所界定的范围为准。

Claims (14)

  1. 一种基板的制备方法,包括:
    提供包括至少一个盲孔的基底,所述基底包括相对设置的第一表面和第二表面,所述盲孔由所述第一表面延伸至所述基底内部,所述盲孔的孔径沿所述第一表面至所述第二表面的方向逐渐减小;
    在所述盲孔内形成连接电极;
    沿所述第二表面至所述第一表面的方向对所述基底进行减薄,减薄后所述基底上的盲孔形成贯穿所述基底的过孔。
  2. 根据权利要求1所述的制备方法,其中,在所述盲孔内形成连接电极,包括:
    在所述基底第一表面沉积导电薄膜,使导电薄膜形成在所述第一表面、所述盲孔壁,所述导电薄膜作为种子层;
    在所述导电薄膜上形成电镀层;
    将位于所述第一表面上的导电薄膜和电镀层去除,保留位于所述盲孔内的种子层和电镀层,所述盲孔内的电镀层为所述连接电极。
  3. 根据权利要求2所述的制备方法,其中,所述在所述基底第一表面沉积导电薄膜,包括:在所述基底第一表面采用磁控溅射工艺沉积所述导电薄膜。
  4. 根据权利要求2所述的制备方法,其中,所述将位于所述第一表面上的导电薄膜和电镀层去除,包括:采用化学物理抛光工艺将位于所述基底第一表面的导电膜层和电镀层去除。
  5. 根据权利要求1所述的制备方法,其中,所述沿所述第二表面至所述第一表面的方向对所述基底进行减薄,包括:
    在所述基底第一表面键合临时载体,沿所述第二表面至所述第一表面的方向对所述基底进行减薄;
    采用化学物理抛光工艺对基底减薄的一侧进行抛光。
  6. 根据权利要求5所述的制备方法,在所述基底第一表面键合临时载体 之前,还包括:在所述基底的第一表面形成正面导电膜层;
    在所述基底第一表面键合临时载体,包括:在位于所述基底的第一表面上的所述正面导电膜层上键合所述临时载体;
    在所述采用化学物理抛光工艺对基底减薄的一侧进行抛光之后,还包括:在所述基底抛光后的表面形成背面导电膜层;将所述临时载体去除;
    所述正面导电膜层和所述背面导电膜层通过所述连接电极电连接。
  7. 根据权利要求1至6任一项所述的制备方法,其中,所述提供的包括至少一个盲孔的基底厚度为400微米至800微米,所述盲孔的深度为100微米至300微米,减薄之后的基底厚度为100微米至300微米,所述盲孔的孔径尺寸小于150微米。
  8. 根据权利要求1至6任一项所述的制备方法,所述提供包括至少一个盲孔的基底之前,还包括:
    在所述基底的第一表面通过激光改性和湿法刻蚀的方式形成至少一个所述盲孔。
  9. 根据权利要求1至6任一项所述的制备方法,其中,所述基底的材质为玻璃。
  10. 一种基板,包括:基底,所述基底包括相对设置的第一表面和第二表面;所述基底上设有过孔,所述过孔中设有连接电极;
    所述过孔的孔径沿所述第一表面至所述第二表面的方向逐渐减小。
  11. 根据权利要求10所述的基板,还包括正面导电膜层和背面导电膜层;
    所述正面导电膜层设置于所述第一表面,所述背面导电膜层设置于所述第二表面,所述正面导电膜层和所述背面导电膜层通过所述连接电极电连接。
  12. 根据权利要求10所述的基板,其中,所述过孔最小孔径尺寸为20微米至50微米,所述过孔中最大孔径尺寸为40微米至60微米。
  13. 一种集成无源器件,包括如权利要求10至12任一项所述的基板。
  14. 一种电子装置,包括如权利要求13所述的集成无源器件。
CN202280000677.8A 2022-03-31 2022-03-31 基板及其制备方法、集成无源器件、电子装置 Pending CN117355937A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2022/084563 WO2023184401A1 (zh) 2022-03-31 2022-03-31 基板及其制备方法、集成无源器件、电子装置

Publications (1)

Publication Number Publication Date
CN117355937A true CN117355937A (zh) 2024-01-05

Family

ID=88198737

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280000677.8A Pending CN117355937A (zh) 2022-03-31 2022-03-31 基板及其制备方法、集成无源器件、电子装置

Country Status (3)

Country Link
US (1) US20240266235A1 (zh)
CN (1) CN117355937A (zh)
WO (1) WO2023184401A1 (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
KR100618543B1 (ko) * 2004-06-15 2006-08-31 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법
KR100621438B1 (ko) * 2005-08-31 2006-09-08 삼성전자주식회사 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
KR100800161B1 (ko) * 2006-09-30 2008-02-01 주식회사 하이닉스반도체 관통 실리콘 비아 형성방법
US8586465B2 (en) * 2007-06-07 2013-11-19 United Test And Assembly Center Ltd Through silicon via dies and packages
JP6114527B2 (ja) * 2012-10-05 2017-04-12 新光電気工業株式会社 配線基板及びその製造方法
JP6467814B2 (ja) * 2014-08-19 2019-02-13 凸版印刷株式会社 配線基板の製造方法、並びに半導体装置の製造方法

Also Published As

Publication number Publication date
US20240266235A1 (en) 2024-08-08
WO2023184401A1 (zh) 2023-10-05

Similar Documents

Publication Publication Date Title
US11406025B2 (en) Glass wiring board, method for manufacturing the same, and semiconductor device
CN109074900B (zh) 高频多层互连衬底及其制造方法
US7212088B1 (en) Electrical connecting element and a method of making such an element
EP1455558A2 (en) Printed wiring boards having capacitors and methods of making thereof
WO2003050909A1 (fr) Dispositif de carte de circuit imprime et procede de fabrication
US20110283535A1 (en) Wiring board and method of manufacturing the same
US11006516B2 (en) Wiring board, semiconductor device, and method of manufacturing wiring board
KR20140123916A (ko) 유리 관통 비아를 제조하는 방법
US8022311B2 (en) Printed circuit board for improving tolerance of embedded capacitors, and method of manufacturing the same
JP2004311912A (ja) 回路基板モジュール及びその製造方法
CN112997589A (zh) 电路基板
US20070120618A1 (en) Circuit board with microelectronic elements assembled thereon and method for producing such circuit board
CN115866936B (zh) 一种采用厚薄膜工艺实现多层电路板的方法
CN117355937A (zh) 基板及其制备方法、集成无源器件、电子装置
US20230039184A1 (en) Glass core wiring substrate incorporating high-frequency filter, high-frequency module using the same, and method of manufacturing glass core wiring substrate incorporating high-frequency filter
WO2008133369A9 (en) The manufacturing method of the thin film ceramic multi layer substrate
US6555914B1 (en) Integrated circuit package via
WO2022202475A1 (ja) 配線基板の製造方法及び配線基板
CN111509122B (zh) 一种内埋置无源阻容元件的lcp封装基板及制作方法
US12094631B2 (en) Chip inductor and method for manufacturing same
JP2023056567A (ja) 多層配線基板、その製造方法及びその設計方法
US7014784B2 (en) Methods and apparatus for printing conductive thickfilms over thickfilm dielectrics
JP2018148086A (ja) 貫通電極基板の製造方法及び貫通電極基板
JP2024134681A (ja) 配線基板および配線基板の製造方法
KR100593211B1 (ko) 웨이퍼 관통형 전극 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination