JP2014075548A - 配線基板及びその製造方法 - Google Patents

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Abstract

【課題】配線層のファインピッチ化が可能な配線基板及びその製造方法を提供する。
【解決手段】本配線基板10は、コア層11と、コア層に貫通孔11Xと、貫通孔の内壁面と共に、コア層の一方の面と他方の面に延在する第1金属層12bと、第1金属層上に形成された第2金属層12cと、コア層の一方の面の第2金属層上に形成された第3金属層12dと、他方の面の第2金属層上に形成された第4金属層13dと、を有し、貫通孔内において、第2金属層は貫通孔の内壁面の第1金属層を被覆すると共に貫通孔の中央部を塞いで形成され、コア層の一方の面側には、第1、第2、及び第3金属層を含む第1配線層12が形成され、コア層の他方の面側には、第1、第2、及び第4金属層を含む第2配線層13が形成され、貫通孔内には、第1、第2、第3、及び第4金属層を含む貫通配線14が形成されている。
【選択図】図1

Description

本発明は、配線基板及びその製造方法に関する。
従来より、コア層に設けた貫通孔をめっきで充填して貫通配線を形成した配線基板が知られている。このような配線基板は、例えば、以下のような方法により製造される。まず、コア層となる両面銅付き樹脂板を準備し、両面銅付き樹脂板の両面にある銅箔をエッチングして穴を開ける。そして、両面銅付き樹脂板の両側にある穴からレーザ加工により、テーパー形状の頂部同士を付き合わせた形状の貫通孔を形成する。
次に、貫通孔をフィルドめっきにより充填する。具体的には、めっきの初期に、まず、貫通孔の最小径部が塞がれて有底の2つのビアホールが形成され、その後、有底の2つのビアホールが充填される(貫通孔全体が充填される)と共に、各面の銅箔上にパターニングされていないベタ状のめっき層が形成される。
特開2003−46248号公報
しかしながら、上記方法では、各面に形成されるベタ状のめっき層が必然的に厚くなるため、その後、銅箔及びベタ状のめっき層をサブトラクティブ法によりパターニングする際に、ファインピッチ化することが困難である。例えば、銅箔の厚さが12〜18μm程度であれば、各面における銅箔とめっき層との合計の厚さは数10μmに達すると考えられ、銅箔及びベタ状のめっき層をサブトラクティブ法によるパターニングでファインピッチ化することは困難である。
本発明は、上記の点に鑑みてなされたものであり、配線層のファインピッチ化が可能な配線基板及びその製造方法を提供することを課題とする。
本配線基板は、コア層と、前記コア層の一方の面から前記コア層の他方の面に貫通する貫通孔と、前記貫通孔の内壁面を被覆すると共に、前記コア層の一方の面及び前記コア層の他方の面に延在する第1金属層と、前記第1金属層上に形成された第2金属層と、前記コア層の一方の面の前記第2金属層上に形成された第3金属層と、前記コア層の他方の面の前記第2金属層上に形成された第4金属層と、を有し、前記貫通孔内において、前記第2金属層は前記貫通孔の内壁面に設けられた前記第1金属層を被覆すると共に前記貫通孔の中央部を塞いで形成され、前記コア層の一方の面側には、前記コア層の一方の面側に設けられた前記第1金属層、前記第2金属層、及び前記第3金属層を含む第1配線層が形成され、前記コア層の他方の面側には、前記コア層の他方の面側に設けられた前記第1金属層、前記第2金属層、及び前記第4金属層を含む第2配線層が形成され、前記貫通孔内には、前記貫通孔内に設けられた前記第1金属層、前記第2金属層、前記第3金属層、及び前記第4金属層を含む貫通配線が形成されていることを要件とする。
本配線基板の製造方法は、コア層の一方の面から前記コア層の他方の面に貫通する貫通孔を形成する工程と、前記コア層の一方の面、前記コア層の他方の面、及び前記貫通孔の内壁面を被覆する第1金属層を形成する工程と、前記第1金属層上に第2金属層を形成する工程と、前記コア層の一方の面の前記第2金属層上にパターニングされた第3金属層を形成すると共に、前記コア層の他方の面の前記第2金属層上にパターニングされた第4金属層を形成する工程と、を有し、前記第2金属層を形成する工程において、前記第2金属層は、前記コア層の一方の面、他方の面、及び前記貫通孔の内壁面に設けられた前記第1金属層を被覆して形成され、かつ、前記貫通孔の中央部を塞いで形成されることを要件とする。
開示の技術によれば、配線層のファインピッチ化が可能な配線基板及びその製造方法を提供できる。
本実施の形態に係る配線基板を例示する断面図である。 本実施の形態に係る配線基板の製造工程を例示する図(その1)である。 本実施の形態に係る配線基板の製造工程を例示する図(その2)である。 本実施の形態に係る配線基板の製造工程を例示する図(その3)である。 本実施の形態に係る配線基板の製造工程を例示する図(その4)である。 本実施の形態に係る配線基板の製造工程を例示する図(その5)である。 比較例に係る配線基板の製造工程を例示する図(その1)である。 比較例に係る配線基板の製造工程を例示する図(その2)である。 比較例に係る配線基板の製造工程を例示する図(その3)である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
[本実施の形態に係る配線基板の構造]
まず、本実施の形態に係る配線基板の構造について説明する。図1は、本実施の形態に係る配線基板を例示する断面図である。
図1を参照するに、配線基板10は、コア層11と、配線層12及び13と、貫通配線14と、絶縁層15と、配線層16と、絶縁層17と、配線層18と、絶縁層20と、配線層21と、絶縁層22と、配線層23と、ソルダーレジスト層19及び24とを有する。
なお、配線基板10において、便宜上、ソルダーレジスト層19が形成される側を一方の側(一方の面)、ソルダーレジスト層24が形成される側を他方の側(他方の面)と称する場合がある。
配線基板10において、コア層11の一方の面には配線層12が形成され、他方の面には配線層13が形成されている。配線層12と配線層13とはコア層11の一方の面からコア層11の他方の面に貫通する貫通孔11x内に形成された貫通配線14により電気的に接続されている。配線層12及び13は、各々所定の平面形状にパターニングされている。なお、配線層12は、本発明に係る第1配線層の代表的な一例であり、配線層13は、本発明に係る第2配線層の代表的な一例である。
コア層11としては、例えば、ガラスクロスにエポキシ系樹脂を含浸させた所謂ガラスエポキシ基板等を用いることができる。コア層11として、ガラス繊維、炭素繊維、アラミド繊維等の織布や不織布にエポキシ系樹脂等の絶縁性樹脂を含浸させた基板等を用いてもよい。コア層11の厚さは、例えば、60〜200μm程度とすることができる。コア層11には、コア層11を厚さ方向に貫通する貫通孔11xが設けられている。なお、各図において、ガラスクロス等の図示は省略されている。
貫通孔11xは、コア層11の一方の面から形成された第1の孔11xと、コア層11の他方の面から形成された第2の孔11xとを有する。第1の孔11xは、コア層11の一方の面側の開口部の面積がコア層11内に形成された頂部の面積よりも大となる円錐台状の孔である。又、第2の孔11xは、コア層11の他方の面側の開口部の面積がコア層11内に形成された頂部の面積よりも大となる円錐台状の孔である。第1の孔11xと第2の孔11xの各々の頂部がコア層11内(例えば、コア層11の厚さ方向の中央部近傍)で連通して貫通孔11xを形成している。なお、第1の孔11xと第2の孔11xの各々の頂部が連通した部分を、頂部連通部と称する場合がある。
換言すれば、貫通孔11xは、鼓状である。ここで、鼓状とは、貫通孔11xにおいて、コア層11の一方の面側の開口部及びコア層11の他方の面側の開口部の各々から頂部連通部にかけて、断面積(平面方向の断面積)が連続的に減少する形状を指す。貫通孔11xにおいて、頂部連通部が最も断面積の小さい部分(小径部)となる。
つまり、貫通孔11xの断面(厚さ方向の断面)は、コア層11の一方の面側の開口部から貫通孔11xの略中央部の小径部(頂部連通部)にかけての傾斜面を有する。又、貫通孔11xの断面(厚さ方向の断面)は、コア層11の他方の面側の開口部から貫通孔11xの略中央部の小径部(頂部連通部)にかけての傾斜面を有する。
貫通孔11xにおいて、コア層11の一方の面側の開口部の径及びコア層11の他方の面側の開口部の径は、各々例えば、70〜100μm程度とすることができる。又、頂部連通部の径は、例えば、40〜75μm程度とすることができる。
但し、第1の孔11x及び第2の孔11xは各々円錐台状の孔でなくてもよく、その場合には、貫通孔11xの一方の側の開口部、他方の側の開口部、頂部連通部の各々の断面形状(平面方向の断面形状)は、例えば、楕円形や他の形状となる。
又、頂部連通部は、コア層11の厚さ方向の中央部近傍に位置するが、中央部近傍からコア層11の一方の側又は他方の側にずれてもよい。つまり、頂部連通部は、コア層11の厚さ方向の中央部近傍から垂直方向に多少ずれても問題はない。又、第1の孔11xの軸部及び第2の孔11xの軸部が水平方向に多少ずれても問題はない。
又、貫通孔11xにおいて、一方の側の開口部から頂部連通部に至る部分の内壁面の断面形状(厚さ方向の断面形状)、及び他方の側の開口部から頂部連通部に至る部分の内壁面の断面形状(厚さ方向の断面形状)は、直線状であっても曲線状であってもよい。
配線層12は、コア層11の一方の面に、第1金属箔12a、第1金属層12b、第2金属層12c、及び第3金属層12dが順次積層された構造を有する。配線層13は、コア層11の他方の面に、第2金属箔13a、第1金属層12b、第2金属層12c、及び第4金属層13dが順次積層された構造を有する。
貫通孔11x内及びその周辺部において、第1金属層12b及び第2金属層12cは、コア層11の一方の面から貫通孔11xを介してコア層11の他方の面にかけて連続的に形成されている。より詳しくは、貫通孔11x内及びその周辺部において、第1金属層12bは、貫通孔11xの内壁面を被覆すると共に、コア層11の一方の面及び他方の面に延在している。そして、第1金属層12bは、コア層11の一方の面において第1金属箔12aを被覆し、コア層11の他方の面において第2金属箔13aを被覆している。
又、貫通孔11x内において、第2金属層12cは貫通孔11xを完全には充填せずに、貫通孔11xの内壁面を被覆する第1金属層12bを被覆すると共に、貫通孔11xの中央部を塞いで形成されている。貫通孔11x内及び貫通孔11x上には、貫通孔11xの中央部を塞ぐ第2金属層12cを底部としコア層11の一方の面側に開口する第1凹部12xが形成されている。又、貫通孔11xの中央部を塞ぐ第2金属層12cを底部としコア層11の他方の面側に開口する第2凹部13xとが形成されている。
換言すれば、貫通孔11x内にける第2金属層12cの断面形状は、X字形状とされている。なお、X字形状とは、おおよそX字の形をしていることを示しており、例えば、Xを構成する斜線部が直線状であってもよいし曲線状であってもよいし両者を含んでいてもよい。
貫通孔11x内及びその周辺部において、第3金属層12dは、コア層11の一方の面側の第2金属層12cを被覆すると共に第1凹部12xを充填している。第3金属層12dの上面は、略平坦である。又、貫通孔11x内及びその周辺部において、第4金属層13dは、コア層11の他方の面側の第2金属層12cを被覆すると共に第2凹部13xを充填している。第4金属層13dの下面は、略平坦である。
なお、貫通孔11x内に形成された第1金属層12b、第2金属層12c、第3金属層12d、及び第4金属層13dから構成される部分が貫通配線14である。第1金属箔12a、第1金属層12b、第2金属層12c、第3金属層12d、第2金属箔13a、及び第4金属層13dの各々の材料としては、例えば、銅(Cu)等を用いることができる。
第1金属箔12a及び第2金属箔13aの厚さは、例えば、各々2〜3μm程度とすることができる。第1金属層12bの厚さは、例えば、0.5〜1μm程度とすることができる。第2金属層12cの厚さは、例えば、5〜10μm程度とすることができる。第3金属層12d及び第4金属層13dの厚さは、例えば、各々10〜20μm程度とすることができる。
絶縁層15は、コア層11の一方の面に配線層12を覆うように形成されている。絶縁層15の材料としては、例えば、エポキシ系樹脂を主成分とする絶縁性樹脂等を用いることができる。絶縁層15は、シリカ(SiO)等のフィラーを含有しても構わない。絶縁層15の厚さは、例えば30〜70μm程度とすることができる。
配線層16は、絶縁層15の一方の側に形成されている。配線層16は、絶縁層15を貫通し配線層12の一方の面を露出するビアホール15x内に充填されたビア配線、及び絶縁層15の一方の面に形成された配線パターンを含んで構成されている。ビアホール15xは、絶縁層17側に開口されていると共に、配線層12の一方の面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部である。配線層16の材料としては、例えば、銅(Cu)等を用いることができる。配線層16の厚さは、例えば、10〜30μm程度とすることができる。
絶縁層17は、絶縁層15の一方の面に配線層16を覆うように形成されている。絶縁層17の材料や厚さは、例えば、絶縁層15と同様とすることができる。絶縁層17は、シリカ(SiO)等のフィラーを含有しても構わない。
配線層18は、絶縁層17の一方の側に形成されている。配線層18は、絶縁層17を貫通し配線層16の一方の面を露出するビアホール17x内に充填されたビア配線、及び絶縁層17の一方の面に形成された配線パターンを含んで構成されている。ビアホール17xは、ソルダーレジスト層19側に開口されていると共に、配線層16の一方の面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部である。配線層18の材料や厚さは、例えば、配線層16と同様とすることができる。
ソルダーレジスト層19は、絶縁層17の一方の面に、配線層18を覆うように形成されている。ソルダーレジスト層19は、例えば、感光性樹脂等から形成することができる。ソルダーレジスト層19の厚さは、例えば30〜70μm程度とすることができる。
ソルダーレジスト層19は、開口部19xを有し、開口部19x内には配線層18の一部が露出している。開口部19x内に露出する配線層18は、半導体チップ等(図示せず)と電気的に接続されるパッドとして機能する。そこで、開口部19x内に露出する配線層18を第1パッド18と称する場合がある。
但し、ソルダーレジスト層19は、配線層18を完全に露出するように設けてもよい。この場合、配線層18の側面とソルダーレジスト層19の側面とが接するようにソルダーレジスト層19を設けてもよいし、配線層18の側面とソルダーレジスト層19の側面との間に隙間ができるようにソルダーレジスト層19を設けてもよい。
必要に応じ、第1パッド18の一方の面に金属層を形成したり、OSP(Organic Solderability Preservative)処理等の酸化防止処理を施したりしてもよい。金属層の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。金属層の厚さは、例えば、0.03〜10μm程度とすることができる。又、第1パッド18の一方の面に、はんだボール等の外部接続端子を形成してもよい。
なお、配線層18を構成する配線パターンを絶縁層17の一方の面に引き出して形成し、絶縁層17の一方の面に引き出された配線パターン上に開口部19xを形成してもよい。つまり、配線層18のビアホール17x上以外の部分に、開口部19xを配置してもよい。
絶縁層20は、コア層11の他方の面に配線層13を覆うように形成されている。絶縁層20の材料や厚さは、例えば、絶縁層15と同様とすることができる。絶縁層20は、シリカ(SiO)等のフィラーを含有しても構わない。
配線層21は、絶縁層20の他方の側に形成されている。配線層21は、絶縁層20を貫通し配線層13の他方の面を露出するビアホール20x内に充填されたビア配線、及び絶縁層20の他方の面に形成された配線パターンを含んで構成されている。ビアホール20xは、絶縁層22側に開口されていると共に、配線層13の他方の面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部である。配線層21の材料や厚さは、例えば、配線層16と同様とすることができる。
絶縁層22は、絶縁層20の他方の面に配線層21を覆うように形成されている。絶縁層22の材料や厚さは、例えば、絶縁層15と同様とすることができる。絶縁層22は、シリカ(SiO)等のフィラーを含有しても構わない。
配線層23は、絶縁層22の他方の側に形成されている。配線層23は、絶縁層22を貫通し配線層21の他方の面を露出するビアホール22x内に充填されたビア配線、及び絶縁層22の他方の面に形成された配線パターンを含んで構成されている。ビアホール22xは、ソルダーレジスト層24側に開口されていると共に、配線層21の他方の面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部である。配線層23の材料や厚さは、例えば、配線層16と同様とすることができる。
ソルダーレジスト層24は、絶縁層22の他方の面に、配線層23を覆うように形成されている。ソルダーレジスト層24の材料や厚さは、例えば、ソルダーレジスト層19と同様とすることができる。
ソルダーレジスト層24は、開口部24xを有し、開口部24x内には配線層23の一部が露出している。開口部24x内に露出する配線層23は、マザーボード等の実装基板等(図示せず)と電気的に接続されるパッドとして機能する。そこで、開口部24x内に露出する配線層23を第2パッド23と称する場合がある。なお、第2パッド23の平面形状は第1パッド18の平面形状よりも大きく、かつ、第2パッド23のピッチは第1パッド18のピッチよりも広い。
必要に応じ、第2パッド23の他方の面に金属層を形成したり、OSP(Organic Solderability Preservative)処理等の酸化防止処理を施したりしてもよい。金属層の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。金属層の厚さは、例えば、0.03〜10μm程度とすることができる。又、第2パッド23の他方の面に、はんだボールやリードピン等の外部接続端子を形成してもよい。
なお、配線層23を構成する配線パターンを絶縁層22上に引き出して形成し、絶縁層22上に引き出された配線パターン上に開口部24xを形成してもよい。つまり、配線層23のビアホール22x上以外の部分に、開口部24xを配置してもよい。
[本実施の形態に係る配線基板の製造方法]
次に、本実施の形態に係る配線基板の製造方法について説明する。図2〜図6は、本実施の形態に係る配線基板の製造工程を例示する図である。
まず、図2(a)に示す工程では、コア層11の一方の面に第1金属箔12P(パターニングされていないベタ状の金属箔)、他方の面に第2金属箔13P(パターニングされていないベタ状の金属箔)が形成された積層板を準備する。
コア層11としては、例えば、ガラスクロスにエポキシ系樹脂を含浸させた所謂ガラスエポキシ基板等を用いることができる。コア層11として、ガラス繊維、炭素繊維、アラミド繊維等の織布や不織布にエポキシ系樹脂等の絶縁性樹脂を含浸させた基板等を用いてもよい。コア層11の厚さは、例えば、60〜200μm程度とすることができる。
第1金属箔12P及び第2金属箔13Pとしては、例えば、各々銅箔等を用いることができる。第1金属箔12P及び第2金属箔13Pの各々の厚さは、例えば、12〜18μm程度とすることができるが、エッチング等により2〜3μm程度に薄型化しておくことが好ましい。第1金属箔12P及び第2金属箔13Pが各々銅箔である場合には、例えば、硫酸過酸化水素系のエッチング液や過硫酸塩素系のエッチング液等を用いてエッチングして薄型化できる。
なお、第1金属箔12P及び第2金属箔13Pを薄型化する目的は、後工程におけるレーザ加工を容易にするためや、レーザ加工時に第1金属箔12P及び第2金属箔13Pの加工部端に生じるバリを小さくするためである。又、配線層12及び13のファインピッチ化を実現するためである。第1金属箔12P及び第2金属箔13Pは、後工程でパターニングされて、各々第1金属箔12a及び第2金属箔13aとなる部分である。
次に、図2(b)に示す工程では、例えばCOレーザ等を用いたレーザ加工法により、コア層11、第1金属箔12P、及び第2金属箔13Pを貫通する貫通孔11xを形成する。貫通孔11xを形成するには、まず、第1金属箔12Pを介して、コア層11の一方の面側にレーザ光を照射し、コア層11の一方の面側に第1の孔11xを形成する。
次に、第2金属箔13Pを介して、第1の孔11xに対応する位置のコア層11の他方の面側にレーザ光を照射し、コア層11の他方の面側に第2の孔11xを形成する。これにより、第1の孔11xと第2の孔11xの各々の頂部がコア層11の厚さ方向の中央部近傍で連通し、貫通孔11xが形成される。但し、最終的に貫通孔11xが形成されれば、第1の孔11xはコア層11を貫通しなくてもよい。
第1の孔11xは、コア層11の一方の面側の開口部の面積がコア層11内に形成された頂部の面積よりも大となる円錐台状の孔である。又、第2の孔11xは、コア層11の他方の面側の開口部の面積がコア層11内に形成された頂部の面積よりも大となる円錐台状の孔である。換言すれば、貫通孔11xは、鼓状である。
なお、第1の孔11x及び第2の孔11xは各々円錐台状の孔でなくてもよく、その場合には、貫通孔11xの一方の側の開口部、他方の側の開口部、頂部連通部の各々の断面形状(平面方向の断面形状)は、例えば、楕円形や他の形状となる。又、頂部連通部は、コア層11の厚さ方向の中央部近傍に位置するが、中央部近傍からコア層11の一方の側又は他方の側にずれてもよい。
又、貫通孔11xにおいて、一方の側の開口部から頂部連通部に至る部分の内壁面の断面形状(厚さ方向の断面形状)、及び他方の側の開口部から頂部連通部に至る部分の内壁面の断面形状(厚さ方向の断面形状)は、直線状であっても曲線状であってもよい。
レーザ加工法により貫通孔11xを形成すると、貫通孔11xの一方の側の開口端において、第1金属箔12Pの端部が貫通孔11x内にひさし状に張り出したバリが生じる場合がある。同様に、貫通孔11xの他方の側の開口端において、第2金属箔13Pの端部が貫通孔11x内にひさし状に張り出したバリが生じる場合がある。なお、バリの端部がめくれ上がったり、バリの端部にレーザにより溶融した第1金属箔12P又は第2金属箔13Pの材料が付着したりする場合もある。
このような場合には、例えば、硫酸過酸化水素系エッチング液や過硫酸塩素系エッチング液等を用いたエッチングによりバリを除去することが好ましい。又、エッチングに代えて、バフ研磨やブラスト処理、高圧スプレー洗浄等によりバリを除去することもできる。なお、前述のように第1金属箔12P及び第2金属箔13Pを薄型化しておくと、容易にバリを除去できる点で好適である。
バリを除去する際に、コア層11の一方の面の貫通孔11xの開口部周縁の第1金属箔12Pがバリと共に環状に除去されてコア層11の一方の面が環状に露出する場合があるが特に問題はない。同様に、コア層11の他方の面の貫通孔11xの開口部周縁の第2金属箔13Pがバリと共に環状に除去されてコア層11の他方の面が環状に露出する場合があるが特に問題はない。
なお、図2(a)に示す工程と図2(b)に示す工程の間に、第1金属箔12Pの一方の面及び第2金属箔13Pの他方の面に各々表面処理を施しておくと、レーザ加工が容易になり好適である。表面処理の一例としては、例えば、黒化処理を挙げることができる。黒化処理とは、亜塩素酸ナトリウム等を用いて金属箔表面を酸化処理することをいう。黒化処理は、粗化処理の一種である。
黒化処理によって、第1金属箔12Pの一方の面及び第2金属箔13Pの他方の面に、1μm程度の微小な凹凸からなる酸化膜が形成される。つまり、第1金属箔12Pの一方の面及び第2金属箔13Pの他方の面に、酸化膜による粗化面が形成される。この酸化膜は(この粗化面は)、黒色系又は褐色系に視認される。
黒色系又は褐色系の酸化膜は、後工程で照射するレーザ光の波長を吸収しやすいため、レーザ加工の加工性を高めることができる。例えば、COレーザの波長帯は赤外であるが、黒色系又は褐色系の酸化膜は紫外光、可視光、赤外光等を含む波長帯の光を広く吸収するため、レーザ加工の加工性を高めることができる。なお、前述のようにエッチングによりバリを除去すると、バリと共に黒色系又は褐色系の酸化膜も除去される。但し、後工程で照射するレーザ光の波長を吸収しやすくできれば、黒化処理以外の処理を施してもよい。
次に、必要に応じてデスミア処理を行った後、図2(c)〜図4(a)に示す工程では、配線層12及び13を形成する。すなわち、まず、図2(c)に示すように、第1金属箔12P、貫通孔11xの内壁面、及び第2金属箔13Pを被覆する第1金属層12Qを形成する。第1金属層12Qは、例えば、無電解めっき法等により形成できる。第1金属層12Qの材料としては、例えば、銅(Cu)等を用いることができる。第1金属層12Qの厚さは、例えば、0.5〜1μm程度とすることができる。第1金属層12Qは後工程で電解めっきを行うための給電層であり、最終的にはエッチングされて第1金属層12bとなる層である。
次に、図3(a)に示すように、第1金属層12Qを給電層とする電解めっき法により、第1金属層12Q上に第2金属層12Rを形成する。第2金属層12Rは、コア層11の一方の面の第1金属層12Q上にベタ状に形成される。又、第2金属層12Rは、コア層11の他方の面の第1金属層12Q上にベタ状に形成される。又、第2金属層12Rは、貫通孔11xを完全には充填せずに、貫通孔11xの内壁面を被覆する第1金属層12Qを被覆すると共に、貫通孔11xの中央部を塞いで形成される。第2金属層12Rの材料としては、例えば、銅(Cu)等を用いることができる。コア層11の一方の面上及び他方の面上の第2金属層12Rの厚さは、例えば、5〜10μm程度とすることができる。第2金属層12Rは、最終的にはエッチングされて第2金属層12cとなる層である。
なお、貫通孔11xの中央部近傍は第2金属層12Rにより塞がれるが、貫通孔11x内及び貫通孔11x上には、貫通孔11xの中央部を塞ぐ第2金属層12Rを底部としコア層11の一方の面側に開口する第1凹部12xが形成される。又、貫通孔11xの中央部を塞ぐ第2金属層12Rを底部としコア層11の他方の面側に開口する第2凹部13xが形成される。換言すれば、貫通孔11x内に形成される第2金属層12Rの断面形状はX字形状となる。
次に、図3(b)に示すように、コア層11の一方の面側の第2金属層12R上に配線層12に対応する第1開口部100xを有する第1レジスト層100を形成する。又、コア層11の他方の面側の第2金属層12R上に配線層13に対応する第2開口部110xを有する第2レジスト層110を形成する。第1レジスト層100及び第2レジスト層110としては、例えば、ドライフィルム等を用いることができ、パターニング処理をして第1開口部100x及び第2開口部110xを形成できる。
次に、図3(c)に示すように、第1金属層12Qを給電層とする電解めっき法により、第1開口部100x内に露出する第2金属層12R上に第3金属層12dを形成する。又、第1金属層12Qを給電層とする電解めっき法により、第2開口部110x内に露出する第2金属層12R上に第4金属層13dを形成する。第3金属層12d及び第4金属層13dの各々の材料としては、例えば、銅(Cu)等を用いることができる。第3金属層12d及び第4金属層13dの各々の厚さは、例えば、10〜20μm程度とすることができる。
なお、図3(b)に示す工程で貫通孔11xの表面側(第1金属箔12P及び第2金属箔13P側)に形成されていた第1凹部12x及び第2凹部13xは、各々第3金属層12d及び第4金属層13dにより充填される。又、第3金属層12dの上面及び第4金属層13dの下面は、各々略平坦となる。なお、図3(a)に示す工程と図3(c)に示す工程では何れも電解めっきを行うが、各々の工程において、めっき条件(使用するめっき液の組成等)を変えても構わない。例えば、図3(a)に示す工程では貫通孔の充填性を重視しためっき条件とし、図3(c)に示す工程では金属層の平坦性を重視しためっき条件とすることができる。
次に、図4(a)に示すように、第1レジスト層100及び第2レジスト層110を除去後、第3金属層12dをマスクとして、第3金属層12dから露出する部分の第1金属箔12P、第1金属層12Q、及び第2金属層12Rをエッチングにより除去する。又、第4金属層13dをマスクとして、第4金属層13dから露出する部分の第2金属箔13P、第1金属層12Q、及び第2金属層12Rをエッチングにより除去する。
これにより、コア層11の一方の面側に、第1金属箔12a、第1金属層12b、第2金属層12c、及び第3金属層12d含み、所定の平面形状にパターニングされた配線層12が形成される。又、コア層11の他方の面側に、第2金属箔13a、第1金属層12b、第2金属層12c、及び第4金属層13d含み、所定の平面形状にパターニングされた配線層13が形成される。
次に、図4(b)に示す工程では、コア層11の一方の面に配線層12を覆うようにフィルム状のエポキシ系樹脂等の絶縁性樹脂フィルムをラミネートし、絶縁層15を形成する。又、コア層11の他方の面に配線層13を覆うようにフィルム状のエポキシ系樹脂等の絶縁性樹脂フィルムをラミネートし、絶縁層20を形成する。或いは、フィルム状のエポキシ系樹脂等のラミネートに代えて、液状又はペースト状のエポキシ系樹脂等の絶縁性樹脂を塗布後、硬化させて絶縁層15及び20を形成してもよい。絶縁層15及び20の各々の厚さは、例えば、30〜70μm程度とすることができる。絶縁層15及び20の各々は、シリカ(SiO)等のフィラーを含有しても構わない。
次に、図4(c)に示す工程では、絶縁層15に、絶縁層15を貫通し配線層12の一方の面を露出させるビアホール15xを形成する。又、絶縁層20に、絶縁層20を貫通し配線層13の他方の面を露出させるビアホール20xを形成する。ビアホール15x及び20xは、例えば、COレーザ等を用いたレーザ加工法により形成できる。ビアホール15x及び20xを形成後、デスミア処理を行い、ビアホール15x及び20xの底部に各々露出する配線層12及び配線層13の表面に付着した樹脂残渣を除去することが好ましい。
次に、図5(a)に示す工程では、絶縁層15の一方の側に配線層16を形成する。配線層16は、ビアホール15x内に充填されたビア配線、及び絶縁層15の一方の面に形成された配線パターンを含んで構成される。配線層16は、ビアホール15xの底部に露出した配線層12と電気的に接続される。
同様に、絶縁層20の他方の側に配線層21を形成する。配線層21は、ビアホール20x内に充填されたビア配線、及び絶縁層20の他方の面に形成された配線パターンを含んで構成される。配線層21は、ビアホール20xの底部に露出した配線層13と電気的に接続される。
配線層16及び21の各々の材料としては、例えば、銅(Cu)等を用いることができる。配線層16及び21の各々の厚さは、例えば、10〜30μm程度とすることができる。配線層16及び21の各々は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
次に、図5(b)に示す工程では、図4(b)及び図4(c)に示す工程を繰り返すことにより、配線層16に、絶縁層17、配線層18、及びソルダーレジスト層19を順次積層する。又、配線層21に、絶縁層22、配線層23、及びソルダーレジスト層24を順次積層する。但し、配線層と絶縁層は任意の積層数とすることができる。
すなわち、絶縁層15の一方の面に配線層16を覆うように絶縁層17を形成する。同様に、絶縁層20の他方の面に配線層21を覆うように絶縁層22を形成する。そして、絶縁層17を貫通し配線層16の一方の面を露出するビアホール17xを形成する。同様に、絶縁層22を貫通し配線層21の他方の面を露出するビアホール22xを形成する。絶縁層17及び22の各々の材料や厚さは、例えば、絶縁層15と同様とすることができる。絶縁層17及び22の各々は、シリカ(SiO)等のフィラーを含有しても構わない。
更に、絶縁層17の一方の側に配線層18を形成する。配線層18は、ビアホール17x内に充填されたビア配線、及び絶縁層17の一方の面に形成された配線パターンを含んで構成される。配線層18は、ビアホール17x内に露出した配線層16と電気的に接続される。同様に、絶縁層22の他方の側に配線層23を形成する。配線層23は、ビアホール22x内に充填されたビア配線、及び絶縁層22の他方の面に形成された配線パターンを含んで構成される。配線層23は、ビアホール22x内に露出した配線層21と電気的に接続される。配線層18及び23の各々の材料や厚さは、例えば、配線層16と同様とすることができる。
更に、絶縁層17の一方の面に配線層18を被覆するソルダーレジスト層19を形成する(但し、前述のように、ソルダーレジスト層19は、配線層18を完全に露出するように形成してもよい)。ソルダーレジスト層19は、例えば、液状又はペースト状の感光性のエポキシ系絶縁性樹脂を、配線層18を被覆するように絶縁層17の一方の面にスクリーン印刷法、ロールコート法、又は、スピンコート法等で塗布することにより形成できる。或いは、例えば、フィルム状の感光性のエポキシ系絶縁性樹脂を、配線層18を被覆するように絶縁層17の一方の面にラミネートすることにより形成してもよい。同様にして、絶縁層22の他方の面に配線層23を被覆するソルダーレジスト層24を形成する。
そして、塗布又はラミネートした絶縁性樹脂を露光及び現像することでソルダーレジスト層19に開口部19xを形成する(フォトリソグラフィ法)。又、ソルダーレジスト層24に開口部24xを形成する(フォトリソグラフィ法)。なお、開口部19x及び24xは、レーザ加工法やブラスト処理により形成してもよい。開口部19x及び24xの各々の平面形状は、例えば、円形状とすることができる。開口部19x及び24xの各々の直径は、半導体チップやマザーボードの端子ピッチ等に合わせて任意に設計できる。
必要に応じ、開口部19x及び24xの各々の底部に露出する配線層18(第1パッド18)の一方の面及び配線層23(第2パッド23)の他方の面に、例えば無電解めっき法等により金属層等を形成してもよい。金属層の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。又、金属層の形成に代えて、開口部19x及び24xの各々の底部に露出する配線層18の一方の面及び配線層23の他方の面に、OSP(Organic Solderability Preservative)処理等の酸化防止処理を施してもよい。
以上の工程により、図1に示す配線基板10が完成するが、更に、図6に示す工程を実施してもよい。すなわち、図6(a)に示す工程では、第1パッド18上に(第1パッド18上に金属層等が形成されている場合には、金属層等の上に)外部接続端子50を形成する。外部接続端子50としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばPbを含む合金、SnとCuの合金、SnとSbの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。
外部接続端子50は、例えば、第1パッド18上に(第1パッド18上に金属層等が形成されている場合には、金属層等の上に)、表面処理剤としてのフラックスを塗布する。そして、はんだボールを搭載し、240℃〜260℃程度の温度でリフローし、その後、表面を洗浄してフラックスを除去することにより形成できる。
この後、切断位置Cに沿って配線基板10を切断し、個片化する。配線基板10は、切断位置Cに沿ってダイサー等で切断することにより個片化される。なお、配線基板10の個片化は、図5(b)に示す工程の後に行ってもよい。
次に、図6(b)に示す工程では、半導体チップ60を準備し、配線基板10の外部接続端子50と半導体チップ60の電極パッド(図示せず)とが対応する位置に来るように、配線基板10上に半導体チップ60を配置する。そして、例えば230℃程度に加熱し、外部接続端子50(はんだボール)を構成するはんだを融解させ、配線基板10の第1パッド18と半導体チップ60の電極パッド(図示せず)とを電気的及び機械的に接続する。
なお、半導体チップ60の電極パッド(図示せず)上にはんだが形成されている場合には、半導体チップ60の電極パッド(図示せず)上のはんだと外部接続端子50(はんだボール)を構成するはんだとが溶融して合金となり、1つのバンプが形成される。その後、配線基板10と半導体チップ60との間にアンダーフィル樹脂70を充填することにより、配線基板10上に半導体チップ60が実装された半導体パッケージが完成する。
ここで、比較例に係る配線基板の製造工程を示しながら、本実施の形態の効果について説明する。図7〜図9は、比較例に係る配線基板の製造工程を例示する図である。まず、図7(a)に示す工程では、本実施の形態の図2(a)〜図2(c)に示す工程を実行後、コア層11の一方の面側の第1金属層12Q上に配線層12に対応する開口部200xを有するレジスト層200を形成する。又、コア層11の他方の面側の第1金属層12Q上に配線層13に対応する開口部210xを有するレジスト層210を形成する。
次に、図7(b)に示す工程では、第1金属層12Qを給電層とする電解めっき法により、開口部200x内に露出する第1金属層12Q上に金属層12Sを形成する。又、第1金属層12Qを給電層とする電解めっき法により、開口部210x内に露出する第1金属層12Q上に金属層12Tを形成する。なお、金属層12Sと金属層12Tとは、貫通孔11x内では一体となっており、貫通孔11x内に形成された第1金属層12Qと共に貫通配線を構成している。貫通孔11x内にける金属層12S及び12Tの断面形状は、X字形状とされている。
次に、図7(c)に示す工程では、第1金属層12Qを給電層とする電解めっき法により、開口部200x内に露出する金属層12S上に金属層12Uを形成する。又、第1金属層12Qを給電層とする電解めっき法により、開口部210x内に露出する金属層12T上に金属層12Vを形成する。
なお、図7(b)に示す工程で貫通孔11xの表面側(第1金属箔12P及び第2金属箔13P側)に形成されていた凹部は、各々金属層12U及び12Vにより充填される。この工程の後、レジスト層200及び210を除去することにより、コア層11の両面側に各々配線層が形成される。なお、図7(b)に示す工程と図7(c)に示す工程では何れも電解めっきを行うが、各々の工程において、めっき条件(使用するめっき液の組成等)を変えても構わない。例えば、図7(b)に示す工程では貫通孔の充填性を重視しためっき条件とし、図7(c)に示す工程では金属層の平坦性を重視しためっき条件とすることができる。
ところで、図7(b)に示す工程では、電解めっき法により、パターニングされた金属層12S及び12Tを形成するため、形成すべきパターンの疎密に起因する電流密度分布が生じる。そのため、図7(b)に示す工程において、図8(a)に示すように、貫通孔11xの中央部近傍が金属層12S及び12Tにより十分に塞がれない場合がある(A部)。その結果、図7(c)に示す工程において、図8(b)に示すように、貫通孔11x内に形成された凹部が金属層12U及び12Vで十分充填されず、窪みが残存するおそれがある(B部)。
又、形成すべきパターンの疎密に起因する電流密度分布により、図7(b)に示す工程において、図9(a)に示すように、貫通孔11xの中央部近傍が金属層12S及び12Tにより全く塞がれない場合もある(E部)。その結果、図7(c)に示す工程において、図9(b)に示すように、貫通配線14内にボイドが発生するおそれがある(F部)。
このように、パターニングされた金属層を形成する工程において貫通孔内にX字形状の金属層を形成すると(パターニングされた金属層の形成と貫通孔内のX字形状の金属層の形成を同時に行うと)、形成すべきパターンの疎密に起因する電流密度分布が生じる。そのため、理想的なX字形状が形成されない。その結果、その後の工程において、貫通孔内又は貫通孔上において金属層の充填不足やボイドの発生等が生じ、配線層の接続信頼性が低下する。
一方、本実施の形態に係る配線基板の製造方法では、パターニングされていないベタ状の金属層を形成する工程において、貫通孔内にX字形状の金属層を形成する(図3(a)に示す工程)。そのため、原理的にパターンの疎密に起因する電流密度分布が生じ得ず、貫通孔内においてX字形状の金属層の中央部近傍が十分に塞がれない問題や、全く塞がれない問題が発生せずに、理想的なX字形状が形成される。その結果、その後の工程において、貫通孔内又は貫通孔上において金属層の充填不足やボイドの発生等の問題も発生せず、接続信頼性の高い配線層を形成できる。
又、本実施の形態に係る配線基板の製造方法では、背景技術において説明した製造方法とは異なり、セミアディティブ法を用いたパターン形成が可能である。その結果、配線層のファインピッチ化を実現できる。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、上記実施の形態では、円錐台状の2つの孔の頂部がコア層内で連通した形状の貫通孔を有する配線基板を用いる例を示した。しかし、円柱状の1つの貫通孔をコア層内に形成した配線基板に対しても本発明を適用可能であり、その場合も上記実施の形態と同様の効果を奏する。なお、円柱状の1つの貫通孔は、例えば、ドリル加工により形成できる。
又、上記実施の形態では、コア層の両面に金属箔が形成された積層板に貫通孔を形成する例を示したが、両面に金属箔が形成されていないコア層にレーザやドリル等により貫通孔を形成してもよい。この場合には、第1金属層は、コア層の一方の面、コア層の他方の面、及び貫通孔の内壁面を被覆するように形成される。他の金属層については、上記実施の形態と同様である。
10 配線基板
11 コア層
11x 貫通孔
11x 第1の孔
11x 第2の孔
12、13、16、18、21、23 配線層
12a、12P 第1金属箔
12b、12Q 第1金属層
12c、12R 第2金属層
12d 第3金属層
12x 第1凹部
13a、13P 第2金属箔
13d 第4金属層
13x 第2凹部
14 貫通配線
15、17、20、22 絶縁層
15x、17x、20x、22x ビアホール
19、24 ソルダーレジスト層
19x、24x 開口部
50 バンプ
60 半導体チップ
70 アンダーフィル樹脂
100 第1レジスト層
100x 第1開口部
110 第2レジスト層
110x 第2開口部

Claims (11)

  1. コア層と、
    前記コア層の一方の面から前記コア層の他方の面に貫通する貫通孔と、
    前記貫通孔の内壁面を被覆すると共に、前記コア層の一方の面及び前記コア層の他方の面に延在する第1金属層と、
    前記第1金属層上に形成された第2金属層と、
    前記コア層の一方の面の前記第2金属層上に形成された第3金属層と、
    前記コア層の他方の面の前記第2金属層上に形成された第4金属層と、を有し、
    前記貫通孔内において、前記第2金属層は前記貫通孔の内壁面に設けられた前記第1金属層を被覆すると共に前記貫通孔の中央部を塞いで形成され、
    前記コア層の一方の面側には、前記コア層の一方の面側に設けられた前記第1金属層、前記第2金属層、及び前記第3金属層を含む第1配線層が形成され、
    前記コア層の他方の面側には、前記コア層の他方の面側に設けられた前記第1金属層、前記第2金属層、及び前記第4金属層を含む第2配線層が形成され、
    前記貫通孔内には、前記貫通孔内に設けられた前記第1金属層、前記第2金属層、前記第3金属層、及び前記第4金属層を含む貫通配線が形成されている配線基板。
  2. 前記貫通孔内には、前記貫通孔の中央部を塞ぐ前記第2金属層を底部とし前記コア層の一方の面側に開口する第1凹部と、前記貫通孔の中央部を塞ぐ前記第2金属層を底部とし前記コア層の他方の面側に開口する第2凹部と、が形成され、
    前記第3金属層は前記第1凹部を充填するように形成され、かつ、前記第4金属層は前記第2凹部を充填するように形成されている請求項1記載の配線基板。
  3. 前記貫通孔は、前記コア層の一方の面側の開口部の面積が前記コア層内に形成された頂部の面積よりも大となる円錐台状の第1の孔と、前記コア層の他方の面側の開口部の面積が前記コア層内に形成された頂部の面積よりも大となる円錐台状の第2の孔とが、各々の頂部が前記コア層内で連通した形状である請求項1又は2記載の配線基板。
  4. 前記コア層の一方の面には第1金属箔が形成され、前記コア層の他方の面には第2金属箔が形成され、
    前記貫通孔は、前記第1金属箔、前記コア層、及び前記第2金属箔を貫通し、
    前記第1金属層は、前記貫通孔の内壁面を被覆すると共に、前記第1金属箔上及び前記第2金属箔上に延在し、
    前記コア層の一方の面側には、前記コア層の一方の面側に設けられた前記第1金属箔、前記第1金属層、前記第2金属層、及び前記第3金属層を含む第1配線層が形成され、
    前記コア層の他方の面側には、前記コア層の他方の面側に設けられた前記第2金属箔、前記第1金属層、前記第2金属層、及び前記第4金属層を含む第2配線層が形成されている請求項1乃至3の何れか一項記載の配線基板。
  5. コア層の一方の面から前記コア層の他方の面に貫通する貫通孔を形成する工程と、
    前記コア層の一方の面、前記コア層の他方の面、及び前記貫通孔の内壁面を被覆する第1金属層を形成する工程と、
    前記第1金属層上に第2金属層を形成する工程と、
    前記コア層の一方の面の前記第2金属層上にパターニングされた第3金属層を形成すると共に、前記コア層の他方の面の前記第2金属層上にパターニングされた第4金属層を形成する工程と、を有し、
    前記第2金属層を形成する工程において、前記第2金属層は、前記コア層の一方の面、他方の面、及び前記貫通孔の内壁面に設けられた前記第1金属層を被覆して形成され、かつ、前記貫通孔の中央部を塞いで形成される配線基板の製造方法。
  6. 前記第2金属層を形成する工程では、前記貫通孔内には、前記貫通孔の中央部を塞ぐ前記第2金属層を底部とし前記コア層の一方の面側に開口する第1凹部と、前記貫通孔の中央部を塞ぐ前記第2金属層を底部とし前記コア層の他方の面側に開口する第2凹部と、が形成され、
    前記第3金属層及び前記第4金属層を形成する工程では、前記第3金属層を前記第1凹部を充填するように形成し、かつ、前記第4金属層を前記第2凹部を充填するように形成し、前記貫通孔内に設けられた前記第1金属層、前記第2金属層、前記第3金属層、及び前記第4金属層により、前記貫通孔内に貫通配線を形成する請求項5記載の配線基板の製造方法。
  7. 前記第2金属層を形成する工程では、前記第1金属層を給電層とする電解めっき法により、前記第1金属層上に前記第2金属層を形成し、
    前記第3金属層及び前記第4金属層を形成する工程では、前記コア層の一方の面の第2金属層上に第1開口部を有する第1レジスト層を形成すると共に、前記コア層の他方の面の第2金属層上に第2開口部を有する第2レジスト層を形成し、前記第1金属層を給電層とする電解めっき法により、前記第1開口部内に露出する前記第2金属層上に前記第3金属層を形成すると共に、前記第2開口部内に露出する前記第2金属層上に前記第4金属層を形成する請求項5又は6記載の配線基板の製造方法。
  8. 前記第3金属層及び前記第4金属層を形成する工程の後、
    前記第3金属層をマスクとして前記第3金属層から露出する部分の前記第1金属層及び前記第2金属層を除去して、前記第1金属層、前記第2金属層、及び前記第3金属層を含む第1配線層を形成すると共に、
    前記第4金属層をマスクとして前記第4金属層から露出する部分の前記第1金属層及び前記第2金属層を除去して、前記第1金属層、前記第2金属層、及び前記第4金属層を含む第2配線層を形成する工程を有する請求項5乃至7の何れか一項記載の配線基板の製造方法。
  9. 前記貫通孔を形成する工程では、前記貫通孔は、前記コア層の一方の面側の開口部の面積が前記コア層内に形成された頂部の面積よりも大となる円錐台状の第1の孔と、前記コア層の他方の面側の開口部の面積が前記コア層内に形成された頂部の面積よりも大となる円錐台状の第2の孔とが、各々の頂部が前記コア層内で連通した形状に形成される請求項5乃至8の何れか一項記載の配線基板の製造方法。
  10. 前記コア層の一方の面には第1金属箔が形成され、前記コア層の他方の面には第2金属箔が形成され、
    前記貫通孔を形成する工程では、前記第1金属箔、前記コア層、及び前記第2金属箔を貫通する貫通孔を形成し、
    前記第1金属層を形成する工程では、前記第1金属箔、前記貫通孔の内壁面、及び前記第2金属箔を被覆する第1金属層を形成する請求項5乃至9の何れか一項記載の配線基板の製造方法。
  11. 前記第3金属層及び前記第4金属層を形成する工程の後、
    前記第3金属層をマスクとして前記第3金属層から露出する部分の前記第1金属箔、前記第1金属層、及び前記第2金属層を除去して、前記第1金属箔、前記第1金属層、前記第2金属層、及び前記第3金属層を含む第1配線層を形成すると共に、
    前記第4金属層をマスクとして前記第4金属層から露出する部分の前記第2金属箔、前記第1金属層、及び前記第2金属層を除去して、前記第2金属箔、前記第1金属層、前記第2金属層、及び前記第4金属層を含む第2配線層を形成する工程を有する請求項10記載の配線基板の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020088192A (ja) * 2018-11-27 2020-06-04 新光電気工業株式会社 配線基板及びその製造方法
JP2020098874A (ja) * 2018-12-19 2020-06-25 日本特殊陶業株式会社 配線基板およびその製造方法
US11521922B2 (en) * 2020-06-30 2022-12-06 Samsung Electro-Mechanics Co., Ltd. Printed circuit board

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014127623A (ja) * 2012-12-27 2014-07-07 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
TW201505493A (zh) * 2013-07-17 2015-02-01 Ichia Tech Inc 前驅基板、軟性印刷電路板的製造方法及前驅基板
CN104409364B (zh) * 2014-11-19 2017-12-01 清华大学 转接板及其制作方法、封装结构及用于转接板的键合方法
KR102518566B1 (ko) * 2015-02-23 2023-04-05 도판 인사츠 가부시키가이샤 인쇄 배선판 및 그 제조 방법
CN111508925B (zh) * 2019-01-31 2024-04-23 奥特斯奥地利科技与系统技术有限公司 部件承载件以及制造部件承载件的方法
CN111511102B (zh) * 2019-01-31 2023-12-15 奥特斯奥地利科技与系统技术有限公司 在通孔中具有符合最小距离设计原则的桥结构的部件承载件
KR102573196B1 (ko) * 2019-03-07 2023-08-30 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
KR102537005B1 (ko) 2019-03-12 2023-05-26 앱솔릭스 인코포레이티드 유리를 포함하는 기판의 적재 카세트 및 이를 적용한 기판의 적재방법
JP7254930B2 (ja) 2019-03-12 2023-04-10 アブソリックス インコーポレイテッド パッケージング基板及びこれを含む半導体装置
KR102396184B1 (ko) 2019-03-12 2022-05-10 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
EP3910667A4 (en) 2019-03-29 2022-10-26 Absolics Inc. PACKAGING GLASS SUBSTRATE FOR SEMICONDUCTORS, PACKAGING SUBSTRATE FOR SEMICONDUCTORS AND SEMICONDUCTOR DEVICES
KR102413117B1 (ko) 2019-08-23 2022-06-24 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
KR20210065347A (ko) * 2019-11-27 2021-06-04 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
KR20220110919A (ko) * 2021-02-01 2022-08-09 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판
WO2023184401A1 (zh) * 2022-03-31 2023-10-05 京东方科技集团股份有限公司 基板及其制备方法、集成无源器件、电子装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6353994A (ja) * 1986-08-22 1988-03-08 富士通株式会社 中空多層用プリント板の製造方法
JP2004311919A (ja) * 2003-02-21 2004-11-04 Shinko Electric Ind Co Ltd スルーホールフィル方法
JP2009038390A (ja) * 2008-09-29 2009-02-19 Ibiden Co Ltd 多層プリント配線板の製造方法
WO2011062037A1 (ja) * 2009-11-20 2011-05-26 イビデン株式会社 プリント配線板及びプリント配線板の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2347217A1 (de) * 1973-09-19 1975-03-27 Siemens Ag Verfahren zum durchkontaktieren eines beidseitig metallkaschierten basismaterials fuer gedruckte schaltungen
JP2002324958A (ja) * 2001-04-25 2002-11-08 Sony Corp プリント配線板と、その製造方法
DE10122565B4 (de) 2001-05-10 2010-01-14 Allmann, Ludwig Verfahren zum Sanieren von Rohrleitungen
JP3956204B2 (ja) * 2002-06-27 2007-08-08 日本特殊陶業株式会社 積層樹脂配線基板及びその製造方法、積層樹脂配線基板用金属板
DE102004045451B4 (de) * 2004-09-20 2007-05-03 Atotech Deutschland Gmbh Galvanisches Verfahren zum Füllen von Durchgangslöchern mit Metallen, insbesondere von Leiterplatten mit Kupfer
ES2386008T3 (es) * 2007-07-05 2012-08-07 Aac Microtec Ab Vía de interconexión de baja resistencia a través de una oblea
JP5360494B2 (ja) * 2009-12-24 2013-12-04 新光電気工業株式会社 多層配線基板、多層配線基板の製造方法、及びヴィアフィル方法
US8541695B2 (en) * 2010-02-26 2013-09-24 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8595927B2 (en) * 2011-03-17 2013-12-03 Ibiden Co., Ltd. Method for manufacturing multilayer printed wiring board
JP2012212867A (ja) * 2011-03-30 2012-11-01 Ibiden Co Ltd プリント配線板及びその製造方法
JP6385635B2 (ja) * 2012-05-28 2018-09-05 新光電気工業株式会社 配線基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6353994A (ja) * 1986-08-22 1988-03-08 富士通株式会社 中空多層用プリント板の製造方法
JP2004311919A (ja) * 2003-02-21 2004-11-04 Shinko Electric Ind Co Ltd スルーホールフィル方法
JP2009038390A (ja) * 2008-09-29 2009-02-19 Ibiden Co Ltd 多層プリント配線板の製造方法
WO2011062037A1 (ja) * 2009-11-20 2011-05-26 イビデン株式会社 プリント配線板及びプリント配線板の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020088192A (ja) * 2018-11-27 2020-06-04 新光電気工業株式会社 配線基板及びその製造方法
JP7219598B2 (ja) 2018-11-27 2023-02-08 新光電気工業株式会社 配線基板及びその製造方法
JP2020098874A (ja) * 2018-12-19 2020-06-25 日本特殊陶業株式会社 配線基板およびその製造方法
JP7217142B2 (ja) 2018-12-19 2023-02-02 日本特殊陶業株式会社 配線基板およびその製造方法
US11521922B2 (en) * 2020-06-30 2022-12-06 Samsung Electro-Mechanics Co., Ltd. Printed circuit board

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