KR20140028733A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20140028733A
KR20140028733A KR1020120095684A KR20120095684A KR20140028733A KR 20140028733 A KR20140028733 A KR 20140028733A KR 1020120095684 A KR1020120095684 A KR 1020120095684A KR 20120095684 A KR20120095684 A KR 20120095684A KR 20140028733 A KR20140028733 A KR 20140028733A
Authority
KR
South Korea
Prior art keywords
refresh
time
mode
command
memory blocks
Prior art date
Application number
KR1020120095684A
Other languages
English (en)
Other versions
KR102011796B1 (ko
Inventor
이요셉
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120095684A priority Critical patent/KR102011796B1/ko
Priority to US13/714,331 priority patent/US9030904B2/en
Priority to TW102122032A priority patent/TWI588826B/zh
Priority to CN201310316649.XA priority patent/CN103680599B/zh
Publication of KR20140028733A publication Critical patent/KR20140028733A/ko
Application granted granted Critical
Publication of KR102011796B1 publication Critical patent/KR102011796B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

메모리 장치는, 다수의 메모리 블록; 메모리 콘트롤러의 제어에 따라, 한번에 제1개수의 메모리 블록을 리프레쉬하는 제1모드와 한번에 제2개수 -상기 제2개수는 상기 제1개수보다 더 적은 개수임- 의 메모리 블록을 리프레쉬하는 제2모드를 설정하기 위한 설정회로; 추가 리프레쉬 정보를 저장하는 저장회로; 및 상기 설정회로에 의해 상기 제2모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 리프레쉬 명령이 인가될 때마다 한번에 제2개수의 메모리 블록이 리프레쉬되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제1개수의 메모리 블록이 리프레쉬되도록 제어하는 리프레쉬 제어부를 포함한다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 메모리장치에 관한 것으로, 더욱 상세하게는 메모리 장치의 리프레쉬 기술에 관한 것이다.
메모리장치의 메모리셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작이라 한다.
리프레쉬 동작은 메모리 콘트롤러로부터 메모리 장치로 리프레쉬 명령이 인가될 때마다 수행되는데, 메모리 콘트롤러는 메모리 장치의 데이터 보유 시간을 고려해 일정 시간마다 메모리 장치로 리프레쉬 명령을 인가한다. 예를 들어, 메모리 장치의 데이터 보유 시간이 64ms이고, 리프레쉬 명령이 8000번 인가되어야 메모리 장치 내부의 전체 메모리 셀이 리프레쉬 될 수 있는 경우에, 메모리 콘트롤러는 64ms 동안에 8000번의 리프레쉬 명령을 메모리 장치로 인가한다. 한편, 메모리 장치 테스트 과정에서 데이터 보유 시간이 규정된 시간을 초과하지 못하는 메모리 장치는 페일로 처리되는데, 이렇게 페일로 처리된 메모리 장치의 경우 버려져야 하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터 보유 시간이 부족한 메모리 장치도 정상적인 동작이 가능하게 하는 기술을 제공하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리 장치는, 다수의 메모리 블록; 메모리 콘트롤러의 제어에 따라, 한번에 제1개수의 메모리 블록을 리프레쉬하는 제1모드와 한번에 제2개수 -상기 제2개수는 상기 제1개수보다 더 적은 개수임- 의 메모리 블록을 리프레쉬하는 제2모드를 설정하기 위한 설정회로; 추가 리프레쉬 정보를 저장하는 저장회로; 및 상기 설정회로에 의해 상기 제2모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 리프레쉬 명령이 인가될 때마다 한번에 제2개수의 메모리 블록이 리프레쉬되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제1개수의 메모리 블록이 리프레쉬되도록 제어하는 리프레쉬 제어부를 포함한다.
또한, 본 발명의 일실시예에 따른 메모리 시스템은, 다수의 메모리 블록; 입력된 설정정보에 따라 한번에 제1개수의 메모리 블록을 리프레쉬하는 제1모드와 한번에 제2개수 -제2개수는 상기 제1개수보다 더 적은 개수임- 의 메모리 블록을 리프레쉬하는 제2모드를 설정하기 위한 설정회로; 및 상기 설정회로에 의해 상기 제2모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 리프레쉬 명령이 인가될 때마다 한번에 제2개수의 메모리 블록이 리프레쉬되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제1개수의 메모리 블록이 리프레쉬되도록 제어하는 리프레쉬 제어부를 포함하는 메모리 장치; 및 상기 메모리 장치로 상기 설정정보를 인가하고, 주기적으로 상기 리프레쉬 명령을 인가하는 메모리 콘트롤러를 포함한다.
또한, 본 발명의 다른 실시예에 따른 메모리 장치는, 커맨드 입력부; 어드레스 입력부; 다수의 메모리 블록; 상기 커맨드 입력부를 통해 입력된 커맨드를 디코딩해 설정 명령과 리프레쉬 명령을 생성하는 커맨드 디코더; 상기 설정 명령의 활성화시에 상기 어드레스 입력부를 통해 입력된 어드레스에 응답해 한번에 제1개수의 메모리 블록을 리프레쉬하는 제1모드와 한번에 제2개수 -상기 제2개수는 상기 제1개수보다 더 적은 개수임- 의 메모리 블록을 리프레쉬하는 제2모드를 설정하기 위한 설정회로; 추가 리프레쉬 정보를 저장하는 저장회로; 및 상기 설정회로에 의해 상기 제2모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 상기 리프레쉬 명령이 활성화될 때마다 한번에 제2개수의 메모리 블록이 리프레쉬되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제1개수의 메모리 블록이 리프레쉬되도록 제어하는 리프레쉬 제어부를 포함한다.
본 발명에 따르면, 데이터 보유 시간이 짧은 메모리 장치는 리프레쉬 명령이 인가될 때마다 한번에 더 많은 메모리 뱅크를 리프레쉬하도록 리프레쉬 모드가 변경된다. 따라서, 데이터 보유 시간이 짧은 메모리 장치도 페일로 처리하지 않고 구제할 수 있다는 장점이 있다.
도 1은 리프레쉬 모드가 제1모드로 설정된 경우에 메모리 장치의 리프레쉬 동작을 도시한 도면.
도 2는 리프레쉬 모드가 제2모드로 설정된 경우에 메모리 장치의 리프레쉬 동작을 도시한 도면.
도 3은 리프레쉬 모드가 제3모드로 설정된 경우에 메모리 장치의 리프레쉬 동작을 도시한 도면.
도 4는 본 발명의 일실시예에 따른 메모리 장치의 구성도.
도 5는 설정회로(440)에 의해 제1모드가 설정되고, 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우에 메모리 장치의 리프레쉬 동작을 도시한 도면.
도 6은 설정회로(440)에 의해 제2모드가 설정되고, 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우에 메모리 장치의 리프레쉬 동작을 도시한 도면.
도 7은 설정회로(440)에 의해 제3모드가 설정되고, 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우에 메모리 장치의 리프레쉬 동작을 도시한 도면.
도 8은 본 발명의 일실시예에 따른 메모리 시스템의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 내지 도 3은 리프레쉬 모드에 따른 메모리 장치의 리프레쉬 동작을 설명하기 위한 도면이다.
도 1은 리프레쉬 모드가 제1모드로 설정된 경우에 메모리 장치의 리프레쉬 동작을 도시한다. 제1모드는 FGR(Fine Granularity refresh)1 모드일 수 있다. 제1모드에서는 메모리 장치로 리프레쉬 명령이 인가될 때마다 전체 뱅크 그룹에서 각각 하나의 로우(row)가 리프레쉬된다. 도 1을 참조하면, 리프레쉬 명령(101)의 인가에 응답해 뱅크 그룹0 내지 뱅크 그룹3이 리프레쉬되는 것을 확인할 수 있다. 참고로, 도 1의 BG0_REF 내지 BG3_REF는 해당 뱅크 그룹이 리프레쉬되는 것을 나타낸다. 또한, 리프레쉬 명령(102)의 인가에 응답해 뱅크 그룹0 내지 뱅크 그룹3이 리프레쉬된다. 여기서 리프레쉬 명령(102)의 인가시에는 리프레쉬 명령(101)의 인가시에 리프레쉬 되었던 로우 다음의 로우가 리프레쉬된다. 예를 들어, 리프레쉬 명령(101)의 인가시에 뱅크 그룹0 내지 뱅크 그룹3의 100번 로우가 리프레쉬되었다면, 리프레쉬 명령(102)의 인가시에는 뱅크 그룹0 내지 뱅크 그룹3의 101번 로우가 리프레쉬된다. 제1모드시에는 한번의 리프레쉬 명령에 응답해 모든 뱅크 그룹이 리프레쉬되므로, 리프레쉬 동작 구간, 즉 tRFC(refresh cycle), 이 비교적 크게 설정된다. 참고로, BG0_REF 내지 BG3_REF는 약간의 시간차이를 두고 활성화되는 것을 확인할 수 있는데, 이는 리프레쉬 동작에 의한 순간 전류(peak current)를 줄이기 위함이다. 도 1과 다르게 BG0_REF 내지 BG3_REF가 동시에 활성화될 수도 있다.
도 2는 리프레쉬 모드가 제2모드로 설정된 경우에 메모리 장치의 리프레쉬 동작을 도시한다. 제2모드는 FGR2 모드일 수 있다. 제2모드에서는 메모리 장치로 리프레쉬 명령이 인가될 때마다 전체 뱅크 그룹 중 절반의 뱅크 그룹에서 각각 하나의 로우가 리프레쉬된다. 도 2를 참조하면, 리프레쉬 명령(201)의 인가에 응답해 뱅크 그룹0과 뱅크 그룹1이 리프레쉬되고, 리프레쉬 명령(202)의 인가에 응답해 뱅크 그룹2와 뱅크 그룹3이 리프레쉬되는 것을 확인할 수 있다. 리프레쉬 명령(202)의 다음번에 다시 리프레쉬 명령(203)이 인가되면, 다시 뱅크 그룹0과 뱅크 그룹1이 리프레쉬된다. 이때 뱅크 그룹0과 뱅크 그룹1 내부에서 리프레쉬되는 로우는 리프레쉬 명령(201)시에 리프레쉬 되었던 로우의 다음 로우이다. 제2모드시에는 한번의 리프레쉬 명령에 응답해 전체 뱅크 그룹 중 절반의 뱅크 그룹이 리프레쉬되므로, 리프레쉬 동작 구간, 즉 tRFC, 이 제1모드에서 보다는 작게 설정된다.
도 3은 리프레쉬 모드가 제3모드로 설정된 경우에 메모리 장치의 리프레쉬 동작을 도시한다. 제3모드는 FGR4 모드일 수 있다. 제3모드에서는 메모리 장치로 리프레쉬 명령이 인가될 때마다 전체 뱅크 그룹 중 1/4의 뱅크 그룹에서 각각 하나의 로우가 리프레쉬된다. 도 3을 참조하면, 리프레쉬 명령(301)의 인가에 응답해 뱅크 그룹0이 리프레쉬 되고, 리프레쉬 명령(302)의 인가에 응답해 뱅크 그룹1이 리프레쉬 되고, 리프레쉬 명령(303)의 인가에 응답해 뱅크 그룹2가 리프레쉬 되고, 리프레쉬 명령(304)의 인가에 응답해 뱅크 그룹3이 리프레쉬 되는 것을 확인할 수 있다. 리프레쉬 명령(304)의 다음번에 다시 리프레쉬 명령(미도시)이 인가되면, 다시 뱅크 그룹0이 리프레쉬된다. 이때 뱅크 그룹0에서 리프레쉬되는 로우는 리프레쉬 명령(201)시에 리프레쉬 되었던 로우의 다음 로우이다. 제3모드시에는 한번의 리프레쉬 명령에 응답해 전체 뱅크 그룹 중 1/4의 뱅크 그룹이 리프레쉬되므로, 리프레쉬 동작 구간, 즉 tRFC, 이 제2모드에서 보다 더 작게 설정된다.
도 4는 본 발명의 일실시예에 따른 메모리 장치의 구성도이다.
도 4를 참조하면, 메모리 장치는 커맨드 입력부(410), 어드레스 입력부(420), 커맨드 디코더(430), 설정 회로(440), 저장 회로(450), 리프레쉬 제어부(460), 어드레스 카운터부들(470_BG0~470_BG3) 및 뱅크 그룹들(BG0~BG3)을 포함한다. 도 4에서는 메모리 장치에서 리프레쉬 모드를 설정하기 위한 구성 및 리프레쉬 동작과 관련된 구성만을 도시하였으며, 그 이외의 리드, 라이트 등 본 발명과 직접적인 관련이 없는 동작과 관련된 구성은 그 도시를 생략하였다.
커맨드 입력부(410)는 메모리 콘트롤러로부터 인가되는 커맨드(CMDs)를 수신하며, 어드레스 입력부(420)는 메모리 콘트롤러로부터 인가되는 어드레스(ADDs)를 수신한다. 커맨드(CMDs)와 어드레스(ADDs) 각각은 멀티 비트의 신호들을 포함한다.
커맨드 디코더(430)는 커맨드 입력부(410)를 통해 입력된 커맨드(CMDs)를 디코딩해 설정 명령(MRS: Mode Register Set)과 리프레쉬 명령(REF)을 생성한다. 입력된 커맨드 신호들(CMDs)의 조합이 설정 명령(MRS)에 대응하면 설정 명령(MRS)을 활성화하고, 입력된 커맨드 신호들(CMDs)의 조합이 리프레쉬 명령을 나타내면 리프레쉬 명령(REF)을 활성화한다. 이 이외에도, 커맨드 디코더(430)는 입력된 커맨드 신호들(CMDs)을 디코딩해 액티브(active), 프리차지(precharge), 리드(read) 및 라이트(write) 등의 명령도 생성하지만, 이는 본 발명과 직접적인 관련이 없으므로, 여기서는 그 도시 및 설명을 생략하기로 한다.
어드레스 카운터부들(470_BG0~470_BG3)은 뱅크 그룹(BG0~BG3)마다 구비되며, 해당 뱅크 그룹의 리프레쉬 동작시에 사용될 어드레스(ADD_COUNT_BG0~ADD_COUNT_BG3)를 카운팅한다. 어드레스 카운터부들(470_BG0~470_BG3)은 자신에 대응하는 리프레쉬 신호(REF_BG0~REF_BG3)가 활성화될 때마다 어드레스(ADD_COUNT_BG0~ADD_COUNT_BG3)의 값을 1씩 증가시킨다. 예를 들어, 어드레스 카운터부(470_BG0)는 리프레쉬 신호(REF_BG0)가 활성화될 때마다 어드레스(ADD_COUNT_BG0)의 값을 1씩 증가시키고, 어드레스 카운터부(470_BG2)는 리프레쉬 신호(REF_BG2)가 활성화될 때마다 어드레스(ADD_COUNT_BG2)의 값을 1씩 증가시킨다. 여기서 어드레스의 값을 1씩 증가시킨다는 것은 이전에 N번 로우가 선택되었다면 다음번에는 N+1번 로우가 선택되도록 어드레스를 변화시킨다는 것을 의미한다.
여기서는 각각의 뱅크 그룹(BG0~BG3)마다 어드레스 카운터부들(470_BG0~470_BG3)이 별도로 구비되는 것을 예시하였으나, 하나의 어드레스 카운터가 모든 뱅크 그룹에 의해 공유될 수도 있다. 예를 들어, 메모리 장치가 리프레쉬 신호(REF_BG0)에 응답해 어드레스(ADD_COUNT_BG0)를 증가시키는 어드레스 카운터부만(470_BG0)을 구비하고, 모든 뱅크 그룹(BG0~BG3)이 어드레스 카운터부(470_BG0~470_BG3)에서 출력되는 어드레스(ADD_COUNT_BG0)에 응답해 리프레쉬 동작을 수행하도록 메모리 장치가 설계될 수도 있다.
뱅크 그룹들(BG0~BG3) 각각은 적어도 하나 이상의 뱅크들을 포함한다. 도 4에서는 메모리 장치 내부에 16개의 뱅크(BK0~BK15)가 존재하고 4개의 뱅크가 하나의 뱅크 그룹으로 분류되어 모두 4개의 뱅크 그룹(BG0~BG3)을 형성하는 것을 도시하였으나, 뱅크 그룹 및 뱅크의 개수는 설계에 따라 얼마든지 변경 가능함은 당연하다. 뱅크 그룹들(BG0~BG3)은 자신에 대응하는 리프레쉬 신호(REF_BG0~REF_BG3)에 응답해 리프레쉬된다. 예를 들어, 리프레쉬 신호(REF_BG0)가 활성화되면 뱅크 그룹(BG0) 내부의 모든 뱅크들(BK0~BK3)에서 어드레스에(ADD_COUNT_BG0) 의해 선택된 로우(row)가 리프레쉬된다. 마찬가지로, 리프레쉬 신호(REF_BG2)가 활성화되면 뱅크 그룹(BG2) 내부의 모든 뱅크들(BK8~BK11)에서 어드레스(ADD_COUNT_BG2)에 의해 선택된 로우가 리프레쉬된다.
설정회로(440)는 설정 명령(MRS)의 활성화시에 어드레스 입력부(420)를 통해 입력된 어드레스(ADDs)를 이용하여 리프레쉬 모드를 설정한다. 리프레쉬 모드는 제1모드, 제2모드 및 제3모드가 있을 수 있다. 설정회로(440)가 설정하는 리프레쉬 모드는 결국, 메모리 콘트롤러가 지시하는 리프레쉬 모드가 된다. 설정회로(440)로부터 출력되는 신호(MODE1)는 메모리 콘트롤러에 의해 제1모드의 설정이 지시되었음을 나타내는 신호이고, 신호(MODE2)는 메모리 콘트롤러에 의해 제2모드의 설정이 지시되었음을 나타내는 신호이고, 신호(MODE3)는 메모리 콘트롤러에 의해 제3모드의 설정이 지시되었음을 나타내는 신호이다.
저장회로(450)는 추가 리프레쉬 정보(REF_ADDITIONAL)를 저장한다. 여기서 추가 리프레쉬 정보(REF_ADDITIONAL)는 메모리 장치의 데이터 보유 시간(data retention time)이 규정된 시간(예, 메모리 표준 스팩에서 요구하는 시간)을 만족하는지/만족하지 못하는지를 나타내는 정보이다. 메모리 장치의 제조 후에 테스트 과정에서 측정된 데이터 보유 시간이 규정된 시간에 미치지 못하는 경우에 추가 리프레쉬 정보(REF_ADDITIONAL)는 활성화되어 저장된다. 그리고, 테스트 과정에서 측정된 데이터 보유 시간이 규정된 시간을 초과하는 경우에 추가 리프레쉬 정보(REF_ADDITIONAL)는 비활성화되어 저장된다. 즉, 데이터 보유 시간의 미달로 인해 종래에 페일 칩으로 분류되어야 할 메모리 장치의 경우에는 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화되어 저장되고, 데이터 보유 시간이 충분한 메모리 장치의 경우에는 추가 리프레쉬 정보(REF_ADDITIONAL)가 비활성화되어 저장된다. 저장회로(450)에 저장되는 추가 리프레쉬 정보(REF_ADDITIONAL)는 테스트 과정 이후부터는 계속 그 값을 유지해야 하므로, 저장회로(450)는 레이저 퓨즈(laser fuse), 이-퓨즈(e-fuse) 또는 플래쉬 메모리 셀 등의 비휘발성 메모리를 포함하는 것이 바람직하다.
리프레쉬 제어부(460)는 설정회로에서 설정된 모드(MODE1~MODE3)와 저장회로에 저장된 추가 리프레쉬 정보(REF_ADDITIONAL), 및 리프레쉬 명령(REF)에 응답해 메모리의 리프레쉬 동작을 제어한다. 리프레쉬 동작의 제어는 리프레쉬 신호들(BG0_REF~BG3_REF)을 활성화하는 것에 의해 이루어진다. 이하에서는 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우와 추가 리프레쉬 정보(REF_ADDITIONAL)가 비활성화된 경우를 나누어 리프레쉬 제어부(460)의 동작에 대해 알아보기로 한다.
(1) 추가 리프레쉬 정보(REF_ADDITIONAL)가 비활성화된 경우 리프레쉬 제어부(460)의 동작.
추가 리프레쉬 정보(REF_ADDITIONAL)가 비활성화된 경우에 리프레쉬 제어부(460)는 설정회로(440)에서 설정된 모드와 동일하게, 즉 도 1 내지 도 3과 동일하게, 리프레쉬 신호들(BG0_REF~BG3_REF)을 활성화시켜 메모리 장치의 리프레쉬 동작을 제어한다. 설정회로(440)에 의해 제1모드가 설정되면, 즉 신호(MODE1)가 활성화되면, 리프레쉬 제어부(460)는 도 1과 동일하게 리프레쉬 명령(REF)이 활성화될 때마다 전체 뱅크 그룹이 리프레쉬되도록 제어한다. 설정회로(440)에 의해 제2모드가 활성화되면, 즉 신호(MODE2)가 활성화되면, 리프레쉬 제어부(460)는 도 2와 동일하게 리프레쉬 명령(REF)이 활성화될 때마다 전체 뱅크 그룹의 절반이 리프레쉬되도록 제어한다. 설정회로(440)에 의해 제3모드가 활성화되면, 즉 신호(MODE3)가 활성화되면, 리프레쉬 제어부(460)는 도 3과 동일하게 리프레쉬 명령(REF)이 활성화될 때마다 전체 뱅크 그룹의 1/4이 리프레쉬되도록 제어한다. 결국, 추가 리프레쉬 정보가 비활성화된 경우에는 메모리 콘트롤러가 설정한 모드와 동일하게 메모리 장치가 리프레쉬된다.
(2) 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우 리프레쉬 제어부(460)의 동작.
추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우에, 리프레쉬 제어부(460)는 설정회로(440)에 설정된 리프레쉬 모드 보다 더 많은 뱅크 그룹에서 리프레쉬가 수행되도록 메모리 장치를 제어한다. 이에 대해서는 도 5 내지 도 7을 참조하여 알아보기로 한다.
도 5는 설정회로(440)에 의해 제1모드가 설정되고, 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우에 메모리 장치의 리프레쉬 동작을 도시한다. 제1모드가 설정되고(MODE1 활성화) 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우에 리프레쉬 제어부(460)는 리프레쉬 명령(REF)이 활성화될 때마다 모든 뱅크 그룹(BG0~BG3)에 대응하는 리프레쉬 신호들(REF_BG0~REF_BG3)을 2번씩 활성화한다. 도 5를 참조하면, 리프레쉬 명령(501)에 응답해 리프레쉬 신호들(REF_BG0~REF_BG3)이 2번씩 활성화되고, 리프레쉬 명령(502)에 응답해 리프레쉬 신호들(REF_BG0~REF_BG3)이 2번씩 활성화되는 것을 확인할 수 있다. 제1모드에서의 리프레쉬 동작 구간(tRFC1)은 충분히 길게 설정되므로, 리프레쉬 명령(501, 502)이 활성화될 때마다 리프레쉬 신호들(REF_BG0~REF_BG3)이 2번씩 활성화되더라도 리프레쉬 동작 구간을 벗어나지는 않는다.
도 6은 설정회로(440)에 의해 제2모드가 설정되고, 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우에 메모리 장치의 리프레쉬 동작을 도시한다. 제2모드가 설정되고(MODE2 활성화) 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우에 리프레쉬 제어부(460)는 마치 제1모드가 설정된 것과 유사하게 리프레쉬 동작을 제어한다. 도 6을 참조하면, 리프레쉬 명령(601)에 응답해 모든 뱅크 그룹(BG0~BG3)의 리프레쉬 신호들(REF_BG0~REF_BG3)이 활성화되고, 리프레쉬 명령(602)에 응답해 모든 뱅크 그룹(BG0~BG3)의 리프레쉬 신호들(REF_BG0~REF_BG3)이 활성화되는 것을 확인할 수 있다. 또한, 리프레쉬 명령(603)에 응답해 모든 뱅크 그룹(BG0~BG3)의 리프레쉬 신호들(REF_BG0~REF_BG3)이 활성화된다. 즉, 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우에 메모리 장치의 리프레쉬 동작은 메모리 콘트롤러가 설정한 제2모드가 아니라 제1모드가 설정된 것과 같이 동작한다. 하나의 리프레쉬 명령당 활성화되는 리프레쉬 신호들의 개수를 늘리더라도 제2모드에서의 리프레쉬 동작 구간(tRFC2)을 벗어나지는 않는다.
도 7은 설정회로(440)에 의해 제3모드가 설정되고, 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우에 메모리 장치의 리프레쉬 동작을 도시한다. 제3모드가 설정되고(MODE3 활성화) 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우에 리프레쉬 제어부(460)는 마치 제2모드가 설정된 것과 유사하게 리프레쉬 동작을 제어한다. 도 7을 참조하면, 리프레쉬 명령(701)에 응답해 절반의 뱅크 그룹(BG0, BG1)의 리프레쉬 신호들(REF_BG0, REF_BG1)이 활성화되고, 리프레쉬 명령(702)에 응답해 절반의 뱅크 그룹(BG2, BG3)의 리프레쉬 신호들(REF_BG2, REF_BG3)이 활성화되는 것을 확인할 수 있다. 또한, 리프레쉬 명령(703)에 응답해서 리프레쉬 신호들(REF_BG0, REF_BG1)이 활성화되고, 리프레쉬 명령(704)에 응답해서 리프레쉬 신호들(REF_BG2, REF_BG3)이 활성화된다.
도 5 내지 도 7을 통해 살펴본 바와 같이, 추가 리프레쉬 정보(REF_ADDITIONAL)가 활성화된 경우에는 그렇지 않은 경우(도 1 내지 도 3) 보다, 메모리 장치 내부적으로 리프레쉬 신호들(REF_BG0~REF_BG3)이 더 많이 활성화된다. 따라서, 데이터 보유 시간이 부족한 메모리 장치(즉, 본래 페일로 처리되어야 할 메모리 장치)도 추가 리프레쉬 정보(REF_ADDITIONAL)를 활성화하는 것에 의해 사용하는 것이 가능해진다.
도 8은 본 발명의 일실시예에 따른 메모리 시스템의 구성도이다.
도 8에 도시된 바와 같이, 메모리 시스템은 메모리 콘트롤러(810) 및 메모리 장치(820)를 포함한다.
메모리 콘트롤러(810)는 메모리 장치에 커맨드(CMDs)와 어드레스(ADDs)를 인가하는 것에 의해 메모리 장치(820)의 동작을 제어하고, 리드 및 라이트 동작시에 메모리 장치와 데이터(DATA)를 주고 받는다. 메모리 장치(820)의 리프레쉬 모드를 설정하는 것은 커맨드(CMDs)와 어드레스(ADDs)를 메모리 장치로 전송하는 것에 의해 이루어질 수 있으며, 메모리 장치(820)에 리프레쉬 명령을 인가하는 것은 커맨드(CMDs)를 전송하는 것에 의해 이루어질 수 있다. 리프레쉬 동작시에는 메모리 장치(820)가 내부적으로 생성한 어드레스(ADD_COUNT_BG0 ~ ADD_COUNT_BG3)가 사용되므로, 메모리 콘트롤러(810)가 메모리 장치(820)로 어드레스(ADDs)를 전송할 필요는 없다.
메모리 장치(820, 도 4)는 커맨드(CMDs)와 어드레스(ADDs)를 인가받아 리프레쉬 모드를 설정한다. 그리고 메모리 콘트롤러(810)로부터 커맨드(CMDs)를 통해 인가되는 리프레쉬 명령에 응답해 리프레쉬 동작을 수행한다. 이때 리프레쉬 동작의 수행 방법은 설정된 리프레쉬 모드(MODE1~MODE3)와 내부적으로 저장된 추가 리프레쉬 정보(REF_ADDITIONAL)에 의해 결정된다. 한편, 메모리 콘트롤러(810)로부터 리드 및 라이트 명령이 인가되는 경우에, 메모리 장치(820)는 메모리 콘트롤러(810)와 데이터(DATA)를 주고 받는다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
410: 커맨드 입력부 420: 어드레스 입력부
430: 커맨드 디코더 440: 설정 회로
450: 저장 회로 460: 이프레쉬 제어부
470_BG0~470_BG3: 어드레스 카운터부들
BG0~BG3: 뱅크 그룹들

Claims (15)

  1. 다수의 메모리 블록;
    메모리 콘트롤러의 제어에 따라, 한번에 제1개수의 메모리 블록을 리프레쉬하는 제1모드와 한번에 제2개수 -상기 제2개수는 상기 제1개수보다 더 적은 개수임- 의 메모리 블록을 리프레쉬하는 제2모드를 설정하기 위한 설정회로;
    추가 리프레쉬 정보를 저장하는 저장회로; 및
    상기 설정회로에 의해 상기 제2모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 리프레쉬 명령이 인가될 때마다 한번에 제2개수의 메모리 블록이 리프레쉬되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제1개수의 메모리 블록이 리프레쉬되도록 제어하는 리프레쉬 제어부
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 설정회로는 한번에 제3개수 -제3개수는 상기 제2개수보다 더 적은 개수임- 의 메모리 블록을 리프레쉬하는 제3모드를 더 설정하고,
    상기 리프레쉬 제어부는 상기 설정회로에 의해 상기 제3모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제3개수의 메모리 블록이 리프레쉬되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제2개수의 메모리 블록이 리프레쉬되도록 제어하는
    메모리 장치.
  3. 제 1항에 있어서,
    상기 리프레쉬 제어부는 상기 설정회로에 의해 상기 제1모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제1개수의 메모리 블록이 리프레쉬 되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제1개수의 메모리 블록이 2번씩 리프레쉬 되도록 제어하는
    메모리 장치.
  4. 제 3항에 있어서,
    상기 제1개수는 상기 다수의 메모리 블록의 개수와 동일한
    메모리 장치.
  5. 제 1항에 있어서,
    상기 다수의 메모리 블록 각각은 메모리 뱅크인
    메모리 장치.
  6. 제 1항에 있어서,
    상기 저장회로는 비휘발성 저장소자를 포함하는
    메모리 장치.
  7. 제 1항에 있어서,
    상기 추가 리프레쉬 정보의 활성화/비활성화는 상기 메모리 장치의 제조과정에서 측정된 데이터 유지 시간(data retention time)에 의해 결정되는
    메모리 장치.
  8. 다수의 메모리 블록; 입력된 설정정보에 따라 한번에 제1개수의 메모리 블록을 리프레쉬하는 제1모드와 한번에 제2개수 -제2개수는 상기 제1개수보다 더 적은 개수임- 의 메모리 블록을 리프레쉬하는 제2모드를 설정하기 위한 설정회로; 및 상기 설정회로에 의해 상기 제2모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 리프레쉬 명령이 인가될 때마다 한번에 제2개수의 메모리 블록이 리프레쉬되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제1개수의 메모리 블록이 리프레쉬되도록 제어하는 리프레쉬 제어부를 포함하는 메모리 장치; 및
    상기 메모리 장치로 상기 설정정보를 인가하고, 주기적으로 상기 리프레쉬 명령을 인가하는 메모리 콘트롤러
    를 포함하는 메모리 시스템.
  9. 제 8항에 있어서,
    상기 설정회로는 한번에 제3개수 -제3개수는 상기 제2개수보다 더 적은 개수임- 의 메모리 블록을 리프레쉬하는 제3모드를 더 설정하고,
    상기 리프레쉬 제어부는 상기 설정회로에 의해 상기 제3모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제3개수의 메모리 블록이 리프레쉬되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제2개수의 메모리 블록이 리프레쉬되도록 제어하는
    메모리 시스템.
  10. 제 8항에 있어서,
    상기 리프레쉬 제어부는 상기 설정회로에 의해 상기 제1모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제1개수의 메모리 블록이 리프레쉬 되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제1개수의 메모리 블록이 2번씩 리프레쉬 되도록 제어하는
    메모리 시스템.
  11. 커맨드 입력부;
    어드레스 입력부;
    다수의 메모리 블록;
    상기 커맨드 입력부를 통해 입력된 커맨드를 디코딩해 설정 명령과 리프레쉬 명령을 생성하는 커맨드 디코더;
    상기 설정 명령의 활성화시에 상기 어드레스 입력부를 통해 입력된 어드레스에 응답해 한번에 제1개수의 메모리 블록을 리프레쉬하는 제1모드와 한번에 제2개수 -상기 제2개수는 상기 제1개수보다 더 적은 개수임- 의 메모리 블록을 리프레쉬하는 제2모드를 설정하기 위한 설정회로;
    추가 리프레쉬 정보를 저장하는 저장회로; 및
    상기 설정회로에 의해 상기 제2모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 상기 리프레쉬 명령이 활성화될 때마다 한번에 제2개수의 메모리 블록이 리프레쉬되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 인가될 때마다 한번에 제1개수의 메모리 블록이 리프레쉬되도록 제어하는 리프레쉬 제어부
    를 포함하는 메모리 장치.
  12. 제 11항에 있어서,
    상기 설정회로는 한번에 제3개수 -제3개수는 상기 제2개수보다 더 적은 개수임- 의 메모리 블록을 리프레쉬하는 제3모드를 더 설정하고,
    상기 리프레쉬 제어부는 상기 설정회로에 의해 상기 제3모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 상기 리프레쉬 명령이 활성화될 때마다 한번에 제3개수의 메모리 블록이 리프레쉬되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 활성화될 때마다 한번에 제2개수의 메모리 블록이 리프레쉬되도록 제어하는
    메모리 장치.
  13. 제 11항에 있어서,
    상기 리프레쉬 제어부는 상기 설정회로에 의해 상기 제1모드가 설정된 경우에, 상기 추가 리프레쉬 정보가 비활성화되면 상기 리프레쉬 명령이 활성화될 때마다 한번에 제1개수의 메모리 블록이 리프레쉬 되도록 제어하고, 상기 추가 리프레쉬 정보가 활성화되면 상기 리프레쉬 명령이 활성화될 때마다 한번에 제1개수의 메모리 블록이 2번씩 리프레쉬 되도록 제어하는
    메모리 장치.
  14. 제 11항에 있어서,
    상기 설정 명령은
    모드 레지스터 셋 명령인
    메모리 장치.
  15. 제 12항에 있어서,
    상기 제1모드는 FGR(Fine Granularity Refresh)1 모드이고, 상기 제2모드는 FGR2 모드이고, 상기 제3모드는 FGR4 모드인
    메모리 장치.
KR1020120095684A 2012-08-30 2012-08-30 메모리 장치 및 이를 포함하는 메모리 시스템 KR102011796B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020120095684A KR102011796B1 (ko) 2012-08-30 2012-08-30 메모리 장치 및 이를 포함하는 메모리 시스템
US13/714,331 US9030904B2 (en) 2012-08-30 2012-12-13 Memory device and memory system having programmable refresh methods
TW102122032A TWI588826B (zh) 2012-08-30 2013-06-20 記憶體裝置及包含其之記憶體系統
CN201310316649.XA CN103680599B (zh) 2012-08-30 2013-07-25 存储器件以及包括存储器件的存储系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120095684A KR102011796B1 (ko) 2012-08-30 2012-08-30 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20140028733A true KR20140028733A (ko) 2014-03-10
KR102011796B1 KR102011796B1 (ko) 2019-08-20

Family

ID=50187464

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120095684A KR102011796B1 (ko) 2012-08-30 2012-08-30 메모리 장치 및 이를 포함하는 메모리 시스템

Country Status (4)

Country Link
US (1) US9030904B2 (ko)
KR (1) KR102011796B1 (ko)
CN (1) CN103680599B (ko)
TW (1) TWI588826B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349430B2 (en) 2014-09-11 2016-05-24 SK Hynix Inc. Memory device and memory system including the same
US9620195B1 (en) 2016-03-18 2017-04-11 SK Hynix Inc. Memory device

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102133380B1 (ko) * 2013-08-09 2020-07-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작방법
KR20150128087A (ko) * 2014-05-08 2015-11-18 에스케이하이닉스 주식회사 리프레쉬 오류를 방지할 수 있는 반도체 장치 및 이를 이용한 메모리 시스템
KR20160046502A (ko) * 2014-10-21 2016-04-29 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
EP3279899B1 (en) 2015-05-04 2020-10-07 Huawei Technologies Co. Ltd. Dram refreshing method, apparatus and system
US10318187B2 (en) * 2016-08-11 2019-06-11 SK Hynix Inc. Memory controller and memory system including the same
US10141041B1 (en) * 2017-11-01 2018-11-27 Micron Technology, Inc. Systems and methods for maintaining refresh operations of memory banks using a shared
KR102419036B1 (ko) * 2017-12-18 2022-07-11 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US12020740B2 (en) 2018-06-26 2024-06-25 Rambus Inc. Memory device having non-uniform refresh
CN113948145B (zh) * 2020-07-17 2024-05-14 长鑫存储技术有限公司 封装芯片的测试方法、系统、计算机设备和存储介质
KR20220032366A (ko) * 2020-09-07 2022-03-15 삼성전자주식회사 가변적인 모드 설정을 수행하는 메모리 장치 및 그 동작방법
CN113467930B (zh) * 2021-05-31 2023-04-14 翱捷科技股份有限公司 一种硬件管理共享内存的处理方法及装置
CN113823340B (zh) * 2021-09-18 2023-08-25 长鑫存储技术有限公司 刷新命令保护方法及电路、存储器刷新方法及电路、设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7088635B2 (en) * 2004-06-03 2006-08-08 Hynix Semiconductor, Inc. Bank based self refresh control apparatus in semiconductor memory device and its method
US20110131432A1 (en) * 2009-12-02 2011-06-02 Dell Products L.P. System and Method for Reducing Power Consumption of Memory

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002352598A (ja) 2001-05-28 2002-12-06 Mitsubishi Electric Corp 半導体記憶装置
US7426151B2 (en) * 2001-08-14 2008-09-16 Samung Electronics Co., Ltd. Device and method for performing a partial array refresh operation
JP2004134009A (ja) * 2002-10-10 2004-04-30 Matsushita Electric Ind Co Ltd ウォブル復調装置および方法
US7313047B2 (en) * 2006-02-23 2007-12-25 Hynix Semiconductor Inc. Dynamic semiconductor memory with improved refresh mechanism
KR100809960B1 (ko) 2006-09-28 2008-03-07 삼성전자주식회사 반도체 메모리 장치의 리프레시 회로 및 리프레시 방법
US8484410B2 (en) * 2010-04-12 2013-07-09 Intel Corporation Method to stagger self refreshes

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7088635B2 (en) * 2004-06-03 2006-08-08 Hynix Semiconductor, Inc. Bank based self refresh control apparatus in semiconductor memory device and its method
US20110131432A1 (en) * 2009-12-02 2011-06-02 Dell Products L.P. System and Method for Reducing Power Consumption of Memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349430B2 (en) 2014-09-11 2016-05-24 SK Hynix Inc. Memory device and memory system including the same
US9620195B1 (en) 2016-03-18 2017-04-11 SK Hynix Inc. Memory device

Also Published As

Publication number Publication date
TWI588826B (zh) 2017-06-21
TW201409467A (zh) 2014-03-01
US20140064008A1 (en) 2014-03-06
CN103680599B (zh) 2017-12-01
KR102011796B1 (ko) 2019-08-20
CN103680599A (zh) 2014-03-26
US9030904B2 (en) 2015-05-12

Similar Documents

Publication Publication Date Title
KR102011796B1 (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
KR102021401B1 (ko) 메모리 장치
US11955158B2 (en) Apparatuses and methods for access based refresh timing
US9418723B2 (en) Techniques to reduce memory cell refreshes for a memory device
JP5505802B2 (ja) メモリ装置を動作する方法
CN105845170B (zh) 存储器件及包括其的存储系统
US9514798B2 (en) Address storage circuit and memory and memory system including the same
KR20150048429A (ko) 메모리 시스템 및 이의 동작 방법
KR20150002128A (ko) 반도체 장치 및 그의 리프레쉬 방법
KR20120012056A (ko) 메모리장치
KR20170035150A (ko) 트레이닝 동작을 제어하는 메모리 컨트롤러, 메모리 시스템 및 그의 동작방법
KR20150033949A (ko) 메모리 및 이를 포함하는 메모리 시스템
US20230170008A1 (en) Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
KR100655288B1 (ko) 셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및그것을 포함하는 메모리 시스템
CN106057232B (zh) 半导体存储器件
CN105047221A (zh) 易失性存储器件、包括该器件的存储模块及其操作方法
US20110007592A1 (en) Semiconductor storage device and refresh control method thereof
KR20170044347A (ko) 메모리 장치 및 메모리 장치의 동작 방법
KR20140028659A (ko) 리프레시 제어회로 및 이를 포함하는 메모리 장치
US11107517B2 (en) Semiconductor memory device and method for refreshing memory with refresh counter
KR20090126976A (ko) 자동 리프레쉬 제어회로
KR102469113B1 (ko) 메모리 및 메모리의 리프레시 동작 방법
KR20110131634A (ko) 뱅크 그룹 리프레쉬 제어장치
KR20160094686A (ko) 반도체 장치 및 그의 구동방법
KR20150064879A (ko) 메모리, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant