KR20140026572A - 관통 기판 인터커넥트들을 갖는 반도체 구조물들, 및 관통 기판 인터커넥트들을 형성하는 방법들 - Google Patents

관통 기판 인터커넥트들을 갖는 반도체 구조물들, 및 관통 기판 인터커넥트들을 형성하는 방법들 Download PDF

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앨런 지. 우드
필립 제이. 아일랜드
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마이크론 테크놀로지, 인크
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    • H01L2224/05655—Nickel [Ni] as principal constituent

Abstract

일부 실시예들은 인터커넥트들을 반도체 기판들을 통해 형성하는 방법들을 포함한다. 개구부는 반도체 기판을 통해 도중까지 연장되도록 형성될 수 있고, 인터커넥트의 부분은 개구부 내에 형성될 수 있다. 다른 개구부는 기판의 제 2 측면으로부터 상기 인터커넥트의 제 1 부분으로 연장되도록 형성될 수 있고, 인터커넥트의 다른 부분은 그러한 개구부 내에 형성될 수 있다. 일부 실시예들은 부분적으로 반도체 기판을 통해 기판의 제 1 측면으로부터 연장되는 관통 기판 인터커넥트의 제 1 부분; 및 기판의 제 2 측면으로부터 연장되고 인터커넥트의 제 1 부분으로 모두 연장되는 다수의 개별 도전성 핑거들을 갖는 제 2 부분을 갖는 반도체 구조물들을 포함한다.

Description

관통 기판 인터커넥트들을 갖는 반도체 구조물들, 및 관통 기판 인터커넥트들을 형성하는 방법들{SEMICONDUCTOR CONSTRUCTIONS HAVING THROUGH-SUBSTRATE INTERCONNECTS, AND METHODS OF FORMING THROUGH-SUBSTRATE INTERCONNECTS}
본 발명은 관통 기판 인터커넥트들을 갖는 반도체 구조물들, 및 관통 기판 인터커넥트들을 형성하는 방법들에 관한 것이다.
메모리 다이스와 같은 집적 회로 장치들의 상업적 생산은 다수의 동일한 회로 패턴들의 제조를 단일 반도체 웨이퍼 또는 다른 벌크 반도체 기판 상에 수반할 수 있다. 주어진 크기의 반도체 기판 상에 제조되는 반도체 장치들의 밀도를 증가시켜 반도체 장치들의 수율 및 그의 증대된 성능을 달성하는 것은 반도체 제조자들의 지속적인 목적이다.
반도체 장치들의 밀도를 반도체 어셈블리에서 증가시키는 하나의 방법은 반도체 다이를 통해 전체적으로 연장되고; 특히 다이의 활성 표면으로부터 다이의 대향하는 후면 표면으로 연장되는 비아들(즉, 관통 구멍들)을 생성하는 것이다. 비아들은 도전 재료로 충전되어 전기 경로들을 다이의 활성 표면으로부터 다이의 후면 표면으로 제공하는 관통 기판 인터커넥트들을 형성한다. 관통 기판 인터커넥트들은 다이의 후면을 따르고, 다이 외부의 회로 구성요소들로 연장되는 전기 콘택트들에 전기적으로 결합될 수 있다. 일부 응용들에서, 다이는 3차원 멀티칩 모듈(3-D MCM)에 통합될 수 있고, 다이 외부의 회로 구성요소들은 다른 반도체 다이 및/또는 캐리어 기판에 의해 포함될 수 있다.
비아들을 반도체 기판들에 형성하는 다양한 방법들은 개시되어 왔다. 예를 들어, 미국 특허 제7,855,140호, 제7,626,269호 및 제6,943,106호는 관통 기판 인터커넥트들을 형성하기 위해 이용될 수 있는 대표적인 방법들을 설명한다.
열적 유도 문제들은 종래에 형성된 관통 기판 인터커넥트들에 의해 발생할 수 있다. 그러한 문제들은 반도체 다이의 다른 재료들에 대한 인터커넥트들(예를 들어, 구리) 내의 도전성 재료들의 상이한 열팽창율의 결과로서 발생하는 응력들에서 기인할 수 있다. 그러한 열적 유도 문제들을 경감하거나 방지하는 새로운 관통 기판 인터커넥트 아키텍처들을 개발하고, 그러한 아키텍처들을 제조하는 방법들을 제조하는 것이 바람직할 것이다.
도 1 - 도 8 및 도 10 - 도 14는 관통 기판 인터커넥트를 형성하는 대표적인 실시예 방법의 다양한 공정 단계들에서 반도체 구조물의 개략 단면도들이다.
도 9는 도 8의 구조물의 개략 평면도이다. 도 8의 단면은 도 9의 라인 8-8을 따른다.
도 15 및 도 16은 관통 기판 인터커넥트를 형성하는 다른 대표적인 실시예 방법의 다양한 공정 단계들에서 반도체 구조물의 개략 단면도들이다. 도 15의 공전 단계는 도 7의 것을 따를 수 있고, 도 8의 것에 대한 대안일 수 있다.
도 17 - 도 19, 도 21 및 도 22는 관통 기판 인터커넥트를 형성하는 다른 대표적인 실시예 방법의 다양한 공정 단계들에서 반도체 구조물의 개략 단면도들이다. 도 17의 공정 단계는 도 4의 것을 따를 수 있고, 도 5의 것에 대한 대안일 수 있다.
도 20은 도 19의 구조물의 개략 평면도이다. 도 19의 단면은 도 20의 라인 19-19를 따른다.
도 21은 관통 기판 인터커넥트를 형성하는 다른 대표적인 실시예 방법의 공정 단계에서 반도체 구조물의 개략 단면도이다.
도 22는 관통 기판 인터커넥트를 형성하는 다른 대표적인 실시예 방법의 공정 단계에서 반도체 구조물의 개략 단면도이다.
도 23 - 도 25는 관통 기판 인터커넥트를 형성하는 다른 대표적인 실시예 방법의 다양한 공정 단계들에서 반도체 구조물의 개략 단면도들이다. 도 23의 공정 단계는 도 8의 것을 따를 수 있다.
도 26은 관통 기판 인터커넥트를 형성하는 다른 대표적인 실시예 방법의 공정 단계에서 반도체 구조물의 개략 단면도이다.
도 27 - 도 29 및 도 31은 다른 대표적인 실시예 방법의 다양한 공정 단계들에서 반도체 구조물의 개략 단면도들이다. 도 27의 공정 단계는 도 4의 것을 따를 수 있다.
도 30은 도 29의 구조물의 개략 평면도이다. 도 29의 단면은 도 30의 라인 29-29를 따른다.
도 32는 다른 대표적인 실시예 방법의 공정 단계에서 반도체 구조물의 개략 단면도이다.
일부 실시예들은 기판의 내부 영역에 합류하는 적어도 2개의 개별 전기 도전성 구성요소들로 세분화되는 관통 기판 인터커넥트들을 포함한다. 관통 기판 인터커넥트들을 적어도 2개의 분리 구성요소로 세분화하는 것은 본 개시의 "배경기술" 부분에서 앞서 논의된 문제들을 처리할 수 있고; 특히 종래에 형성된 관통 기판 인터커넥트들과 연관되는 열적 유도 문제들을 경감하거나, 심지어 방지할 수 있다. 일부 실시예들은 관통 기판 인터커넥트들의 구성요소들과 동시에 형성되는 앵커 핀들을 포함한다.
대표적인 실시예들은 도 1 - 도 32와 관련하여 설명된다.
도 1을 참조하면, 반도체 구조물(10)의 일부가 예시된다. 구성(10)은 반도체 웨이퍼의 일부일 수 있다. 구조물(10)은 그것과 연관되는 집적 회로부(도시되지 않음)를 갖는 반도체 기판(12)을 포함한다. 기판(12)은 반도체 재료를 포함하고; 예를 들어 단결정 실리콘 베이스(단결정 실리콘 웨이퍼의 영역과 같은)를 포함할 수 있다. "반도전성 기판", "반도체 구조물" 및 "반도체 기판"이라는 용어들은 반도전성 웨이퍼(단독으로 또는 다른 재료들을 포함하는 어셈블리들로), 및 반도전성 재료 층들(단독으로 또는 다른 재료들을 포함하는 어셈블리들로)과 같은 벌크 반도전성 재료들을 포함하지만 이들에 제한되지 않는, 반도전성 재료를 포함하는 임의의 구조물을 의미한다. "기판"이라는 용어는 상술한 반도전성 기판들을 포함하지만, 이에 제한되지 않는, 임의의 지지 구조를 지칭한다.
기판(12)은 제 1 측면(9) 및 대향하는 제 2 측면(11)을 갖는다.
기판(12)과 연관되는 집적 회로부는 도면을 단순화하기 위해 도시되지 않는다. 회로부는 예를 들어, 메모리, 로직, 와이어링 등을 포함하는 현재 공지되었거나 나중에 개발될 임의의 집적 회로 구성요소들을 포함할 수 있다. 다양한 회로 구성요소들은 예를 들어 내화 금속 재료들, 배리어 재료들, 확산 재료들, 절연체 재료들 등 중 1개 이상을 포함하는 다수의 재료들 중 어느 하나를 포함할 수 있다. 집적 회로 구성요소들은 주로 단독으로 측면들(9 및 11) 중 어느 하나일 수 있다. 그것과 연관되는 집적 회로부를 갖는 측면은 반도체 기판(12)의 전면 측면(또는 활성 측면)으로 지칭될 수 있고, 다른 측면은 기판의 후면으로 지칭될 수 있다. 일부 실시예들에서, 제 1 측면(9)은 기판의 전면 측면에 대응할 수 있다.
도 2를 참조하면, 개구부(14)는 부분적으로 기판의 제 1 측면(9)으로부터 기판(12)으로 연장되도록 형성된다. 그러한 개구부는 임의의 적절한 처리를 이용하여 형성될 수 있다. 예를 들어, 포토리소그래픽 패턴 포토레지스트 마스크(도시되지 않음)는 개구부의 위치를 정의하기 위해 측면(9)에 걸쳐 형성될 수 있고, 그 후에 1개 이상의 에치들은 개구부를 기판(12) 내에 패턴화하기 위해 이용될 수 있으며, 그 뒤에 포토레지스트 마스크는 도 2의 구조물을 남기기 위해 제거될 수 있다.
개구부(14)는 기판(12) 내의 임의의 적절한 거리에 형성될 수 있다. 일부 실시예들에서, 개구부(14)는 기판(12)(도시된 바와 같음)을 통해 중간보다 더 많이 연장되도록 형성될 수 있고, 다른 실시예들에서 개구부(14)는 기판(12)을 통해 중간 이하로 연장되도록 형성될 수 있다.
도 3을 참조하면, 전기 절연성 라이너(16)는 개구부(14) 내에 형성되고, 그 후에 도전성 재료들(18 및 20)은 라이닝된 개구부 내에 형성된다.
전기 절연성 라이너는 임의의 적절한 조성 또는 조성들의 조합을 포함할 수 있고; 일부 실시예들에서 예를 들어 BPSG(borophosphosilicate glass), PSG(phosphosilicate glass), FSG(fluorosilicate glass) 등 중 1개 이상과 같은 도핑된 유리를 포함할 수 있다. 라이너(16)는 임의의 적절한 두께로 형성될 수 있고, 일부 실시예들에서 예를 들어 약 1700 옹스트롬의 두께와 같은 약 1000 옹스트롬에서 약 3000 옹스트롬까지의 범위 내의 두께로 형성될 수 있다.
전기 도전성 재료들(18 및 20)은 임의의 적절한 조성들 또는 조성들의 조합을 포함할 수 있다. 일부 실시예들에서, 전기 도전성 재료(20)는 구리를 포함하거나, 필수적으로 구리로 구성되거나, 구리로 구성될 수 있고; 재료(18)는 구리 배리어 재료일 수 있다. 구리 배리어 재료는 코발트, 루테늄, 탄탈, 질화 탄탈, 질화 텅스텐 및 질화 티탄 중 1개 이상을 포함할 수 있다. 전기 도전성 재료들(18 및 20)은 전기 도전성 인터커넥트의 제 1 부분(22)을 함께 형성한다. 일부 실시예들에서, 도전성 재료(20)는 전기 도전성 인터커넥트의 제 1 부분의 코어로 지칭될 수 있고, 재료(18)는 그러한 코어 주위에 연장되는 외장으로 지칭될 수 있다.
본 출원 내의 도면들의 나머지 논의는 코어(20)를 구리 함유 코어로서 지칭하고, 재료(18)를 그러한 코어 주위의 구리 배리어 외장으로 지칭할 수 있다. 그러나, 본 발명은 또한 다른 도전성 재료들이 구리 함유 코어들 및 구리 배리어 외장들에 더하여, 또는 대안적으로 이용될 수 있는 실시예들을 포함한다. 코어들이 비구리 재료로 대체되는 실시예들에서, 구리 배리어 외장들은 생략될 수 있다.
코어(20)는 예시된 실시예에서 개구부(14)의 약간 외측으로 돌출하고, 따라서 반도체 기판의 측면(9)을 넘어 외부로 연장되도록 예시된다. 다른 실시예들에서, 코어는 기판의 측면(9)과 같은 높이이도록 형성되거나, 기판의 측면(9)에 대해 리세스될 수 있다.
도 4를 참조하면, 기판(12)은 기판의 제 2 측면(11)으로부터 전기 도전성 인터커넥트의 제 1 부분(22)으로의 거리(D)가 약 20 마이크로미터 이하이도록 박형화될 수 있다. 일부 실시예들에서, 기판의 박형화는 생략될 수 있다.
도 5를 참조하면, 패턴화된 마스킹 재료(24)는 기판(12)의 제 2 측면(11)에 걸쳐 제공된다. 개구부(26)는 그러한 개구부가 인터커넥트의 제 1 부분(22) 바로 위에 있는 상태에서, 패턴화된 마스킹 재료를 통해 연장된다. 마스킹 재료(24)는 임의의 적절한 조성 또는 조성들의 조합을 포함할 수 있고; 일부 실시예들에서 포토리소그래픽 패턴 포토레지스트에 대응할 수 있다.
도 6을 참조하면, 개구부(26)는 기판(12)으로 연장되고, 특히 전기 절연성 재료(16)로 연장된다. 그 뒤에, 마스킹 재료(24)(도 5)가 제거된다. 개구부(26)은 임의의 적절한 에치, 또는 에치들의 조합으로 기판(12)으로 연장될 수 있고; 일부 실시예들에서 DRIE(deep reactive ion etch) 공정을 이용하여 기판으로 연장될 수 있다. 도 6의 개구부(26)는 도 2의 처리 단계에서 형성되는 제 1 개구부(14)와 구별하기 위해 제 2 개구부로 지칭될 수 있다. 개구부(26)는 일부 실시예들에서 절연 재료(16)로 또는 절연 재료를 통해 형성될 수 있다.
도 7을 참조하면, 전기 절연성 재료(28)는 기판(12)의 제 2 측면(11)을 따라, 그리고 개구부(26) 내에 형성된다. 전기 절연성 재료(28)는 임의의 적절한 조성 또는 조성들의 조합을 포함할 수 있고; 일부 실시예들에서 이산화 실리콘 또는 질화 실리콘을 포함하거나, 필수적으로 이산화 실리콘 또는 질화 실리콘으로 구성되거나, 이산화 실리콘 또는 질화 실리콘으로 구성될 수 있다. 전기 절연성 재료는 예를 들어 ALD(atomic layer deposition) 및 CVD(chemical vapor deposition) 중 하나 또는 둘 다를 포함하는 임의의 적절한 처리에 의해 형성될 수 있다. 증착 공정은 저온 공정일 수 있고, 특히 약 200℃ 이하의 온도를 이용할 수 있다. 그러한 저온 처리는 기판(12)과 연관되는 집적 회로 구성요소들에 대한 열적 유도 손상을 회피하기 위해 소망될 수 있다.
전기 절연성 재료(28)는 개구부(26)의 하단을 따르는 것보다 기판(12)의 표면(11)을 따라 더 두껍게 형성된다. 그러한 것은 개구부(26)의 하단을 따르는 증착이 표면(11)을 따르는 증착보다 더 느리도록 개구부(26)가 적절한 종횡비를 가지면 발생할 수 있고; 일부 실시예들에서 개구부(26)는 2:1 이하의 종횡비를 가질 수 있다. 일부 실시예들에서, 표면(11)에 걸친 재료(28)의 두께는 적어도 약 5000 옹스트롬(angstrom)이고, 개구부(26)의 하단을 따르는 재료(28)의 두께는 약 3000 옹스트롬 이하이다.
도 8을 참조하면, 전기 절연성 재료(28)는 재료(28)의 하단에 구멍을 뚫고, 또한 라이너(16)에 구멍을 뚫어서 인터커넥트의 전기 도전성 제 1 부분(22)을 노출시키는 이방성 에칭을 받는다. 전기 절연성 재료는 개구부(26)의 측벽들을 따라 잔존하고, 에칭이 개구부(26)의 하단에서 재료(28)에 구멍을 뚫은 후에 표면(11)을 가로질러 잔존한다. 도시된 실시예에서, 에칭은 개구부(26)를 외장(18)을 통해 및 전기 인터커넥트의 제 1 부분의 코어(20)로 연장하기 위해 수행된다. 도 15 및 도 16과 관련하여 아래에 논의되는 다른 실시예들에서, 개구부(26)는 외장(18)을 통해서라기보다는 오히려 외장(18)으로 연장될 수 있다.
도 9는 도 8의 구조물의 평면도를 도시하고, 인터커넥트의 제 1 부분(22)에 대한 개구부(26)를 도시한다. 인터커넥트 부분(22)은 그러한 것이 다른 재료들 아래에 있는 것을 표시하기 위해 파선으로 도시된다.
도 10을 참조하면, 전기 도전성 재료들은 기판(12)의 제 2 측면(11)을 가로질러 형성되고, 개구부(26) 내에 형성된다. 그러한 전기 도전성 재료들은 구리 배리어 재료(30) 및 구리 시드 재료(32)를 포함할 수 있다. 구리 배리어 재료는 구리 배리어 재료(18) 내의 이용에 적절한 바와 같이 상기 논의된 재료들 중 어느 하나를 포함할 수 있고, 예를 들어 ALD, CVD 및 PVD(physical vapor deposition) 중 1개 이상을 포함하는 임의의 적절한 처리에 의해 형성될 수 있다. 구리 시드 재료는 임의의 적절한 시드 재료를 포함할 수 있고, 예를 들어 ALD, CVD 및 PVD 중 1개 이상과 같은 임의의 적절한 처리에 의해 형성될 수 있다.
도 11을 참조하면, 패턴화된 마스크(34)는 기판(12)의 제 2 측면(11)에 걸쳐 형성된다. 패턴화된 마스크는 마스킹 재료(36)를 포함한다. 마스킹 재료(36)는 임의의 적절한 조성 또는 조성들의 조합일 수 있고; 일부 실시예들에서 포토리소그래픽 패턴 포토레지스트를 포함할 수 있다.
패턴화된 마스크(34)는 제 2 영역(40)을 커버하지 않으면서, 기판의 제 2 측면의 제 1 영역(38)을 커버한다. 개구부(26)는 그러한 커버되지 않은 제 2 영역 내에 있다.
도 12를 참조하면, 전기 도전성 재료(42)는 기판의 제 2 측면(11)에 걸쳐 형성되고, 그러한 제 2 측면의 커버되지 않은 제 2 영역(40) 내에 형성된다. 재료(42)는 구리를 포함하거나, 필수적으로 구리로 구성되거나, 구리로 구성될 수 있고; 구리 시드 재료(32)로부터 전해 성장될(electrolytically-grown) 수 있다. 도 12의 실시예에서, 전해 성장 재료(42)는 커버되지 않은 영역(40) 내의 시드 재료와 병합되어, 커버되지 않은 영역(40) 내의 시드 재료는 그것이 재료(42)에 통합될 때 효과적으로 없어진다.
전기 도전성 재료(42)는 임의의 적절한 두께로 형성될 수 있다. 도시된 실시예에서, 재료(42)는 마스크(34)의 높이를 초과하는 두께로 형성되지만, 다른 실시예들에서 재료(42)는 마스크(34)의 높이를 초과하지 않는 두께로 형성될 수 있다.
본 출원 내의 도면들의 논의는 재료(42)를 구리 함유 재료로 지칭하고, 재료(32)를 구리 포함 시드 재료로 지칭하며, 재료(30)를 구리 배리어 재료로 지칭할 수 있다. 그러나, 본 발명은 또한 다른 도전성 재료들이 구리 함유 재료들 및 구리 배리어 재료들에 더하여, 또는 대안적으로 이용될 수 있는 실시예들을 포함한다. 구리 함유 재료들(32 및 42)이 비구리 재료들로 대체되는 실시예들에서, 구리 배리어 재료들은 생략될 수 있다.
도 13을 참조하면, 재료(42)는 재료(42)를 가로질러 연장되는 평판화된 상부 표면(43)을 형성하기 위해 CMP(chemical-mechanical polishing)를 받고, 마스크(34)(도 12)는 제거된다. 또한, 구리 배리어 재료(30) 및 시드 재료(32)(도 12)는 마스크(34)에 의해 커버되었던 기판(12)의 영역(38)으로부터 제거된다.
전기 도전성 재료들(30 및 42)은 전기 인터커넥트의 제 2 부분이 개구부(26) 내에 연장되어 있는 상태에서, 그러한 전기 인터커넥트의 제 2 부분(44)에 통합된다. 전기 인터커넥트의 제 1 및 제 2 부분들(22 및 44)은 서로 전기적으로 결합되고, 관통 기판 인터커넥트(100)를 함께 형성한다.
전기 인터커넥트의 제 2 부분(44)은 기판의 제 2 측면(11)에 걸쳐 있는 페데스탈(46)을 포함하고, 페데스탈은 측벽들(47)을 갖는다.
일부 실시예들에서, 제 2 부분(44)은 재료(42)에 대응하는 코어를 포함하고, 코어 주위의 재료(30)에 대응하는 외장을 포함하는 것으로 간주될 수 있다. 따라서, 재료(42)는 인터커넥트의 제 2 부분(44)의 코어 재료로 지칭될 수 있고, 재료(30)는 인터커넥트의 제 2 부분의 외장 재료로 지칭될 수 있다. 일부 실시예들에서, 코어(42)는 구리 함유 코어일 수 있고, 외장(30)은 구리 배리어 외장일 수 있다.
도 14를 참조하면, 전기 절연성 구조(48)는 기판(12)의 제 1 영역(38)을 가로질러 형성되고, 페데스탈(46)의 측벽들(47)을 따라 형성된다. 구조(48)는 전기 절연성 재료(50)를 포함한다. 그러한 전기 절연성 재료는 임의의 적절한 조성 또는 조성들의 조합을 포함할 수 있고; 일부 실시예들에서 폴리이미드를 포함하거나, 필수적으로 폴리이미드로 구성되거나, 폴리이미드로 구성될 수 있다.
도 14는 전기 도전성 코어 재료(42)에 걸쳐 형성되는 본딩 재료(52)를 도시한다. 일부 실시예들에서, 그러한 본딩 재료는 땜납 가용성 재료를 포함할 수 있고, 구조물(10) 외부의 회로부(도시되지 않음)에 대한 본드를 제조하는데 적절할 수 있다. 본딩 재료가 코어 재료(42) 바로 위에 제공되어 도시되지만, 일부 실시예들에서 본딩 재료와 코어 재료 사이에 1개 이상의 다른 층들이 존재할 수 있다. 그러한 다른 층들은 예를 들어 니켈, 금, 또는 땜납 가용성(solder wettable) 재료를 코어 재료에 부착하는데 적절한 임의의 다른 재료를 포함할 수 있고; 일부 실시예들에서 언더 범프 재료들로서 본 기술분야에 공지된 재료들을 포함할 수 있다.
도 8의 제조 단계는 코어(20)로 연장되는 개구부(26)를 도시한다. 다른 실시예들에서, 개구부(26)는 외장 전체를 통해 코어(20)로 연장되기보다는 오히려, 외장(18)으로 연장될 수 있다. 도 15 및 도 16은 그러한 다른 실시예들의 일 예를 예시한다.
도 15를 참조하면, 그러한 것은 도 8의 것과 유사한 처리 단계에서의 구조물(10a)을 도시하지만; 여기서 개구부(26)는 전기 도전성 인터커넥트의 제 1 부분(22)의 전기 도전성 외장(18)으로 연장되고, 그러한 전기 도전성 인터커넥트의 제 1 부분의 코어(20)로 연장되지 않는다.
도 16은 도 14의 것과 유사한 처리 단계에서의 구조물(10a)을 도시하고(특히, 도 10 - 도 14와 관련하여 상술한 것과 유사한 처리 후에), 관통 기판 인터커넥트의 제 1 부분(22)의 전기 도전성 외장(18)에 합류하는 전기 도전성 외장(30)을 갖는 관통 기판 인터커넥트(100)의 제 2 부분(44)을 도시한다.
도 1 - 도 16의 실시예들은 전기 인터커넥트의 제 2 부분을 단일 개구부 내에 형성한다. 다른 실시예들에서, 전기 인터커넥트의 제 2 부분은 다수의 개구부들 내에 형성될 수 있다. 전기 인터커넥트의 제 2 부분을 다수의 개구부들 내에 형성하는 대표적인 실시예 방법은 도 17 - 도 22와 관련하여 설명된다.
도 17을 참조하면, 구조물(10b)은 도 5의 것과 유사한 처리 단계에서 도시된다. 구조물(10b)은 도 5의 구조물(10)과 같이, 기판(12)의 제 2 측면(11)을 가로질러 형성되는 패턴화된 마스킹 재료(24)를 포함한다. 그러나, 도 5의 구조물과 다르게, 도 17의 구조물(10b)은 마스킹 재료(24)를 통해 패턴화되는 3개의 개구부들(60-62)을 갖는다. 개구부들(60-62)은 모두 전기 인터커넥트의 제 1 부분(22) 바로 위에 있다. 도 17의 실시예는 마스킹 재료를 통해 패턴화되는 복수의 개구부들이 존재하는 대표적인 실시예이다. 다른 대표적인 실시예들에서, 복수의 개구부들은 예시된 3개의 개구부들과 상이한 수의 개구부들에 대응할 수 있다. 도 27 - 도 32와 관련하여 아래에 논의되는 일부 실시예들에서, 개구부들 모두가 전기 인터커넥트의 제 1 부분 바로 위에 있는 것은 아니다. 대신에, 개구부들의 일부는 앵커 핀들이 요구되는 위치들에 있을 수 있다.
도 18을 참조하면, 구조물(10b)은 개구부들(60-62)을 기판(12)을 통해, 그리고 전기 절연성 재료(16)로 연장하기 위해 도 6과 관련하여 상술한 것과 유사한 처리를 받는다.
도 19를 참조하면, 구조물(10b)은 도 8의 것과 유사한 처리단계에서 도시된다. 특히, 구조물은 전기 절연성 재료(28)를 기판의 측면(11)을 가로질러 그리고 개구부들(60-62) 내에 형성한 후에; 및 개구부들(60-62)을 재료들(16 및 18)을 통해 그리고 인터커넥트의 제 1 부분의 코어(20)로 연장하는 에칭 후에 도시된다.
도 20은 도 19의 구조물의 평면도를 도시하고, 인터커넥트의 제 1 부분(22)에 대한 개구부들(60-62)을 도시한다. 제 1 부분(22)은 그러한 것이 다른 재료들 아래에 있는 것을 표시하기 위해 파선으로 도시된다. 부가 개구부들(63-66)은 개구부들(60-62) 외에, 도 19의 평면도에 보여진다. 개구부들(60-66) 모두는 인터커넥트의 제 1 부분(22) 바로 위에 있고; 따라서 그러한 개구부들 모두는 인터커넥트의 제 1 부분으로 연장되는 제 2 개구부들인 것으로 간주될 수 있다. 도시된 실시예는 인터커넥트의 제 1 부분(22)에 걸쳐 형성되는 7개의 개구부들을 갖지만, 다른 실시예들에서 인터커넥트의 제 1 부분에 걸쳐 형성되는 7개보다 적은 개구부들, 또는 그러한 제 1 부분에 걸쳐 형성되는 7개보다 많은 개구부들이 존재할 수 있다.
도 7과 관련하여 앞서 논의된 바와 같이, 절연 재료(28)는 절연 재료가 그러한 기판으로 연장되는 개구부들의 하단들에서보다 기판(12)의 외부 표면 위에서 더 두껍다는 조건 하에 형성되는 것이 요구될 수 있다. 그러한 조건들은 개구부들의 하단들에서의 재료(28)의 증착이 기판(12)의 외부 표면을 가로지르는 재료(28)의 증착보다 더 느리도록 적절히 높은 종횡비들을 갖는 개구부들을 이용할 수 있다. 재료(28)의 원하는 증착 특성들을 달성하기 위해 적절히 높은 종횡비를 갖는 단일 개구부를 활용하는 잠재적인 어려움은 그러한 개구부 내에 최종적으로 형성되는 도전성 인터커넥트의 부분이 너무 좁아서 원하는 컨덕턴스 특성들을 달성할 수 없다는 것이다. 도 19 및 도 20의 실시예 내의 다수의 개구부들의 이용은 적절히 높은 종횡비들이 개별 개구부들 내에서 달성될 수 있게 하여 절연 재료(28)가 기판(12)의 외부 표면에 걸치는 것보다 개구부들의 하단들에 걸쳐 더 얇게 형성되게 할 수 있고, 또한 최종 인터커넥트가 원하는 컨덕턴스 특성들을 갖도록 충분한 전도성 재료가, 결합된 다수의 개구부들 내에 형성되게 할 수 있다.
도 19 및 도 20의 처리 단계에서 형성되는 다수의 개구부들은 서로 거의 동일한 치수들을 가질 수 있다(도시된 바와 같음). 다른 실시예들에서, 개구부들 중 1개 이상은 개구부들 중 1개 이상의 다른 것들과 실질적으로 상이한 치수들을 가질 수 있다.
도 21을 참조하면, 구조물(10b)은 도 14의 것과 유사한 처리 단계에서 도시된다. 구조물은 코어(20) 및 외장(18)을 포함하는 제 1 부분(22), 및 코어(42) 및 외장(30)을 포함하는 제 2 부분(44)을 갖는 관통 기판 인터커넥트(100)를 포함한다. 제 2 부분(44)은 각각 개구부들(60-62) 내의 다수의 전도성 핑거들(70-72)을 포함한다. 전도성 핑거들(70-72) 모두는 관통 기판 인터커넥트의 제 1 부분(22)의 코어(20)로 연장된다.
일부 실시예들에서, 코어(20) 및 코어(42)는 서로 동일한 금속 함유 조성을 둘 다 포함할 수 있고; 예를 들어 구리로 둘 다 구성될 수 있다. 그러한 실시예들에서, 코어들(20 및 42)은 제 1 조성을 포함하는 금속 함유 코어들인 것으로 간주될 수 있고; 외장(30)은 제 1 조성과 상이하고(예를 들어, 외장(30)은 구리 배리어 재료를 포함할 수 있음), 금속 함유 코어들(20 및 42) 사이에 직접 제 2 조성을 포함하는 것으로 간주될 수 있다.
도 21의 제조 단계는 코어(20)로 연장되는 전도성 핑거들(70-72)을 도시한다. 다른 실시예들에서, 전도성 핑거들(70-72)은 그러한 외장 전체를 통해 코어(20)로 연장되기보다는 오히려, 외장(18)으로 연장될 수 있다(도 15 및 도 16과 관련하여 상기 논의된 구조물과 유사하게). 도 22는 관통 기판 인터커넥트(100)의 제 2 부분의 전도성 핑거들(70-72)이 관통 기판 인터커넥트의 제 1 부분의 외장(18)으로 연장되는 대표적인 실시예를 도시하는 구조물(10c)을 예시한다. 일부 실시예들에서, 외장들(18 및 30)은 서로 동일한 조성을 포함할 수 있고, 도전성 코어들(42 및 20) 사이에 단일 층을 형성하기 위해 병합될 수 있다. 다른 실시예들에서, 외장들(18 및 30)은 서로 상이한 조성을 포함할 수 있다.
도 23 - 도 25는 대안적으로 도 10 - 도 14의 상술한 패턴화에 이용될 수 있는 관통 기판 인터커넥트의 제 2 부분을 패턴화하는 방법을 예시한다.
도 23을 참조하면, 구조물(10d)은 도 8의 것 이후의 처리 단계에서 도시된다. 구조물은 도 11과 관련하여 상기 논의된 제 1 및 제 2 영역들(38 및 40)을 포함하도록 도시된다. 전기 절연성 구조(80)는 구조물(10d)의 기판(12)의 제 1 영역(38)에 걸치도록 패턴화되고, 제 2 영역(40)에 걸치지 않도록 패턴화된다.
전기 절연성 구조는 임의의 적절한 조성 또는 조성들의 조합을 포함할 수 있는 전기 절연성 재료(82)를 포함하고; 일부 실시예들에서 폴리이미드를 포함하거나, 필수적으로 폴리이미드로 구성되거나, 폴리이미드로 구성될 수 있다. 전기 절연성 재료는 임의의 적절한 처리로 구조(80)의 구성으로 패턴화될 수 있다. 예를 들어, 포토리소그래픽 패턴 포토레지스트 마스크(도시되지 않음)는 재료(82)의 넓은 구역에 걸쳐 패턴화될 수 있고, 패턴은 마스크로부터 1개 이상의 적절한 에치들로 재료(82)의 넓은 구역으로 전사될 수 있으며, 그 후에 마스크는 재료(82)의 예시된 패턴화된 구조(80)를 남기기 위해 제거될 수 있다.
구리 배리어 재료(30) 및 구리 시드 재료(32)는 절연성 구조(80)에 걸쳐 형성되고, 구조(80)에 의해 커버되지 않는 영역(40)을 가로질러 형성된다.
도 24를 참조하면, 구리 함유 재료(42)는 재료(30)를 가로질러 형성된다. 구리 함유 재료는 시드 재료(32)로부터 전해 성장될 수 있다(도 23). 시드 재료는 전해 성장 구리와 병합되고, 따라서 도 24의 처리 단계에서 도시되지 않는다.
도 25를 참조하면, CMP 및/또는 다른 적절한 처리는 구리 함유 재료(42)를 기판의 제 2 영역(40)에 걸쳐 남기면서, 절연 재료(82) 위로부터 구리 함유 재료(42) 및 구리 배리어 재료(30)를 제거하기 위해 이용된다. 후속 처리(도시되지 않음)에서, 도 14의 재료(52)와 유사한 땜납 가용성 재료는 구리 함유 재료(42)에 걸쳐 제공될 수 있다.
도 25의 구조물은 그러한 인터커넥트의 제 1 부분(22)의 외장(18)을 통해 연장되는 관통 기판 인터커넥트(100)의 제 2 부분(44)을 갖는다. 다른 실시예들에서, 도 23 - 도 25의 것과 유사한 처리는 전기 인터커넥트의 제 2 부분(44)이 그러한 전기 인터커넥트의 제 1 부분(22)의 외장(18)을 통해 연장되지 않는 도 16의 것과 유사한 구조물들을 형성하기 위해 이용될 수 있다.
도 23 - 도 25의 것과 유사한 처리는 도 21 및 도 22와 관련하여 상술한 것들과 유사한 인터커넥트들(즉, 다수의 전도성 핑거들을 포함하는 인터커넥트들)의 제조 동안 이용될 수 있다. 도 26은 도 23 - 도 25의 것과 유사한 처리에 의해 형성되고, 다수의 전도성 핑거들(70-72)을 갖는 관통 기판 인터커넥트(100)를 포함하는 구조물(10e)을 도시한다.
본 명세서에 설명되는 관통 기판 인터커넥트들의 부분(44)은 "제 2 부분"으로 지칭되고, 부분(22)은 "제 1 부분"으로 지칭되지만, 일부 실시예들에서 각각의 부분들은 본 명세서에 제공되는 다양한 도면들에 도시된 것과 반대 순서로 형성될 수 있다. 따라서, 일부 실시예들에서 멀티 핑거 부분은 관통 기판 인터커넥트의 다른 부분 전에 형성될 수 있다.
실시예들은 제 1 및 제 2 부분들을 포함하는 단일 인터커넥트의 형성을 설명하지만, 실시예들은 기판을 통해 도중까지 위치되는 인터페이스에서 서로 결합하는 한 쌍의 인터커넥트들을 형성하는 것으로 간주될 수도 있다.
본 출원의 도면들은 개별 관통 기판 인터커넥트들의 형성을 도시하지만, 그러한 인터커넥트들은 반도체 기판 내에 동시에 제조될 수 있는 다수의 인터커넥트들을 나타낸다는 점이 이해되어야 한다. 따라서, 도면들에 도시된 개별 인터커넥트들 각각은 기판 내에 동시에 제조되는 큰 복수의 인터커넥트들을 나타낼 수 있다는 점이 이해되어야 한다. 그러한 복수의 인터커넥트들은 기판을 가로질러 임의의 적절한 배열을 가질 수 있고, 예를 들어 Kirby를 본 발명자로서, 및 Micron Technology, Inc.를 양수인으로서 열거하는 미국 특허 제6,943,106호 기재된 것들과 유사한 배열들을 가질 수 있다.
도 1 - 도 26의 실시예들은 관통 기판 전기 인터커넥트들을 형성한다. 다른 실시예들에서, 앵커 핀들은 관통 기판 인터커넥트들의 제조 동안 관통 기판 인터커넥트들과 함께 형성될 수 있다. 앵커 핀들을 형성하는 대표적인 실시예 방법은 도 27 - 도 31과 관련하여 설명된다.
도 27을 참조하면, 구조물(10f)은 도 17의 것과 유사한 처리 단계에서 도시된다. 구조물(10f)은 도 17의 구조물(10)과 같이, 기판(12)의 제 2 측면(11)을 가로질러 형성되는 패턴화된 마스킹 재료(24)를 포함한다. 그러나, 도 17의 구조물과 다르게, 도 27의 구조물(10f)은 마스킹 재료(24)를 통해 패턴화되는 한 쌍의 개구부들(110 및 112)을 3개의 개구부들(60-62)의 대향하는 측면들 상에 갖는다. 개구부들(110 및 112)은 전기 인터커넥트의 제 1 부분(22)으로부터 측방으로 오프셋되고, 따라서 그러한 전기 인터커넥트의 제 1 부분 바로 위에 있지 않다. 도 27의 실시예는 전기 인터커넥트의 제 1 부분 바로 위에 있지 않은 위치에 마스킹 재료를 통해 패턴화되는 적어도 1개의 개구부가 존재한 대표적인 실시예이다. 다른 실시예들에서, 그러한 제 1 부분 바로 위에 있지 않은 개구부들의 수는 예시된 한 쌍의 개구부와 상이한 수의 개구부들에 대응할 수 있다.
도 28을 참조하면, 구조물(10f)은 도 18과 관련하여 상술한 것과 유사한 처리를 받고, 그러한 처리는 개구부들(110 및 112)을 기판(12)으로 연장시킨다.
도 29를 참조하면, 구조물(10f)은 도 19의 것과 유사한 처리 단계에서 도시된다. 특히, 구조물은 기판의 측면(11)을 가로질러 및 개구부들(60-62, 110 및 112) 내에 전기 절연성 재료(28)의 형성 후에; 및 개구부들(60-62)을 재료들(16 및 18)을 통해 및 인터커넥트의 제 1 부분의 코어(20)에 연장시키는 에칭 후에 도시된다. 그러한 에칭은 도시된 바와 같이, 개구부들(110 및 112)을 기판(12) 안으로 그러한 개구부들 내의 절연 재료(11)의 하단 표면들 아래의 깊이까지 리세스시킬 수 있다.
도 30은 도 29의 구조물의 평면도를 도시하고, 인터커넥트의 제 1 부분(22)에 대한 개구부들(60-62, 110 및 112)을 도시한다. 제 1 부분(22)은 그러한 것이 다른 재료들 아래에 있는 것을 표시하기 위해 파선으로 도시된다. 부가 개구부들(63-66)은 개구부들(60-62, 110 및 112) 외에, 도 29의 평면도에 보여진다. 개구부들(60-66) 모두는 인터커넥트의 제 1 부분(22) 바로 위에 있는 반면, 개구부들(110 및 112)는 그러한 인터커넥트의 제 1 부분 바로 위에 있지 않다.
도 29 및 도 30의 처리 단계에서 형성되는 다수의 개구부들은 임의의 적절한 치수들을 가질 수 있다.
도 31을 참조하면, 구조물(10f)은 도 21의 것과 유사한 처리 단계에서 도시된다. 구조물은 코어(20) 및 외장(18)을 포함하는 제 1 부분(22), 및 코어(42) 및 외장(30)를 포함하는 제 2 부분(44)을 갖는 관통 기판 인터커넥트(100)를 포함한다. 제 2 부분(44)은 각각 다수의 전도성 핑거들(70-72)을 개구부들(60-62) 내에 포함한다. 전도성 핑거들(70-72) 모두는 관통 기판 인터커넥트의 제 1 부분(22)의 코어(20)로 연장된다. 구조물은 또한 기판(12)으로 연장되는 앵커 핀들(114 및 116)을 형성하기 위해 개구부들(110 및 112)로 연장되는 도전성 재료(42)를 포함한다. 그러한 앵커 핀들은 기판의 재료(42)의 패드를 유지하는 것을 원조할 수 있다. 앵커 핀들의 수 및 간격은 기판의 원하지 않은 약화를 회피하면서, 재료(42)의 패드의 원하는 유지를 기판에 달성하기 위해 선택될 수 있다.
도 31의 것들과 유사한 앵커 핀들은 본 명세서에 설명되는 실시예들 중 어느 하나와 결합하여 이용될 수 있다.
도 31의 실시예는 전기 인터커넥트의 제 1 부분(22)에 대해 다소 대칭적으로 지향되는 재료(42)의 패드를 도시하지만(그리고 특히 대략 동일한 거리로 도 31의 단면 부분을 따라 인터커넥트의 제 1 부분의 우측 및 좌측 둘 다로 연장되는 패드 재료(42)를 도시함), 다른 실시예들에서 패드 재료는 그러한 전기 인터커넥트의 제 1 부분에 대해 대칭적으로 지향될 수 있다. 도 32는 재료(42)의 패드가 전기 인터커넥트의 제 1 부분(22)에 대해 측방으로 오프셋되도록 제공되는 구조물(10g)을 도시한다. 도시된 실시예에서, 재료(42)는 개구부(112)로 연장되는 앵커 핀(116)을 형성한다. 재료(42)의 패드가 일부 실시예들에서 전기 인터커넥트의 제 1 부분(22)에 대해 측방으로 오프셋되게 하는 일부 장점들이 존재할 수 있어, 그러한 것은 열 팽창 동안 발생되는 다양한 힘의 방향 수정을 가능하게 할 수 있다.
도면들 내의 다양한 실시예들의 특정 배향은 예시적 목적들만을 위한 것이고, 실시예들은 일부 응용들에서 도시된 배향들에 대해 회전될 수 있다. 여기에 제공되는 명세서, 및 이어지는 청구항들은 구조들이 도면들의 특정 배향에 있거나, 그러한 배향에 대해 회전되는지에 관계없이, 다양한 특징들 사이에서 설명된 관계들을 갖는 임의의 구조들과 관련된다.
첨부 도면들의 단면도들은 특징들을 단면들의 평면들 내에 단지 도시하고, 재료들을 단면들의 평면들 뒤에 도시하지 않아서 도면들을 단순화한다.
구조는 위에서 다른 구조 "상에" 또는 다른 구조에 "대해" 있는 것으로 위에서 언급된 경우, 그것은 다른 구조 바로 위에 있을 수 있거나 개재 구조들이 존재할 수도 있다. 대조적으로, 구조가 다른 구조 "바로 위에" 또는 다른 구조에 "대해 직접" 있는 것으로 언급된 경우, 어떤 개재 구조들도 존재하지 않는다. 구조는 다른 구조에 "연결된" 또는 "결합된" 것으로 언급된 경우, 그것은 다른 구조에 직접 연결되거나 결합될 수 있거나, 또는 개재 구조들이 존재할 수 있다. 대조적으로, 구조가 다른 구조에 "직접 연결된" 또는 "직접 결합된" 것으로 언급된 경우, 어떤 개재 구조들도 존재하지 않는다.
일부 실시예들은 인터커넥트들을 반도체 기판들을 통해 형성하는 방법들을 포함한다. 제 1 개구부는 반도체 기판의 일 측면으로부터 연장되고, 기판을 통해 도중까지 연장되도록 형성될 수 있다. 도전성 인터커넥트의 제 1 부분은 제 1 개구부 내에 형성될 수 있다. 적어도 1개의 제 2 개구부는 기판의 제 2 측면으로부터 도전성 인터커넥트의 제 1 부분으로 연장되도록 형성된다. 도전성 인터커넥트의 제 2 부분은 적어도 1개의 제 2 개구부 내에 형성될 수 있다.
일부 실시예들은 인터커넥트들을 반도체 기판들을 통해 형성하는 방법들을 포함한다. 제 1 개구부는 반도체 기판의 일 측면으로부터 연장되고, 기판을 통해 도중까지 연장되도록 형성될 수 있다. 도전성 인터커넥트의 제 1 부분은 제 1 개구부 내에 형성될 수 있다. 적어도 1개의 제 2 개구부는 기판의 제 2 측면으로부터 연장되고 도전성 인터커넥트의 제 1 부분 바로 위에 연장되도록 형성될 수 있다. 전기 절연성 재료는 기판의 제 2 측면을 따라 형성되고 적어도 1개의 제 2 개구부 내에 형성될 수 있다. 전기 절연성 재료는 전기 절연성 재료를 기판의 제 2 측면을 따라 및 적어도 1개의 제 2 개구부의 측벽들을 따라 남기면서 적어도 1개의 제 2 개구부의 하단을 따라서 제거될 수 있다. 전기 절연성 재료가 적어도 1개의 제 2 개구부의 하단을 따라서 제거된 후에, 인터커넥트의 제 1 부분의 영역은 적어도 1개의 제 2 개구부를 통해 노출된다. 그 다음, 도전성 인터커넥트의 제 2 부분은 적어도 1개의 제 2 개구부 내에 형성될 수 있다.
일부 실시예들은 상기 제 1 부분이 반도체 기판의 제 1 측면으로부터 연장되고 부분적으로 기판을 통해 연장된 상태에서, 관통 기판 인터커넥트의 도전성 제 1 부분을 갖는 반도체 구조물들을 포함한다. 반도체 구조물들은 제 2 부분이 제 1 측면과 대향하는 관계로 기판의 제 2 측면으로부터 연장되고, 도전성 제 1 부분으로 모두 연장되는 다수의 개별 도전성 핑거들을 포함하는 상태에서, 관통 기판 인터커넥트의 도전성 제 2 부분을 가질 수도 있다.
일부 실시예들은 반도체 기판의 제 1 측면으로부터 연장되고 부분적으로 연장되고, 제 1 금속 함유 코어를 갖는 상태에서, 관통 기판 인터커넥트의 제 1 도전성 부분을 포함하는 반도체 구조물들을 포함한다. 반도체 구조물들은 제 2 부분이 제 1 측면과 대향하는 관계로 반도체 기판의 제 2 측면으로부터 연장되고, 제 2 부분이 금속 함유 코어 주위에 도전성 외장을 가지며, 제 2 부분의 도전성 외장이 제 1 부분의 도전성 코어와 제 2 부분의 도전성 코어 사이에 있는 상태에서, 관통 기판 인터커넥트의 제 2 도전성 부분을 포함할 수도 있다.

Claims (27)

  1. 반도체 기판을 통해 인터커넥트를 형성하는 방법으로서,
    상기 기판의 제 1 측면으로부터 연장되고, 상기 기판을 통해 도중까지 연장되는 제 1 개구부를 형성하는 단계;
    도전성 인터커넥트의 제 1 부분을 상기 제 1 개구부 내에 형성하는 단계;
    상기 기판의 제 2 측면으로부터 연장되고 상기 도전성 인터커넥트의 제 1 부분으로 연장되는 적어도 1개의 제 2 개구부를 형성하는 단계; 및
    상기 도전성 인터커넥트의 제 2 부분을 상기 적어도 1개의 제 2 개구부 내에 형성하는 단계를 포함하는, 인터커넥트를 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 기판으로 연장되는 적어도 1개의 앵커 핀을 상기 도전성 인터커넥트의 제 2 부분의 형성 동안 형성하는 단계를 더 포함하는, 인터커넥트를 형성하는 방법.
  3. 청구항 1에 있어서,
    상기 도전성 인터커넥트의 제 1 부분은 구리 코어를 포함하고, 상기 적어도 1개의 제 2 개구부는 상기 구리 코어를 노출시키는, 인터커넥트를 형성하는 방법.
  4. 청구항 3에 있어서,
    상기 도전성 인터커넥트의 제 1 부분으로 연장되는 하나의 제 2 개구부만이 존재하는, 인터커넥트를 형성하는 방법.
  5. 청구항 3에 있어서,
    상기 도전성 인터커넥트의 제 1 부분으로 연장되는 다수의 제 2 개구부들이 존재하는, 인터커넥트를 형성하는 방법.
  6. 청구항 1에 있어서,
    상기 도전성 인터커넥트의 제 1 부분은 구리 코어 주위에 도전성 외장을 포함하고, 상기 적어도 1개의 제 2 개구부은 상기 도전성 외장을 노출시키고 상기 구리 코어를 노출시키지 않는, 인터커넥트를 형성하는 방법.
  7. 청구항 6에 있어서,
    상기 노출된 도전성 외장은 구리 배리어 재료인, 인터커넥트를 형성하는 방법.
  8. 반도체 기판을 통해 인터커넥트를 형성하는 방법으로서,
    상기 기판의 제 1 측면으로부터 연장되고, 상기 기판을 통해 도중까지 연장되는 제 1 개구부를 형성하는 단계;
    도전성 인터커넥트의 제 1 부분을 상기 제 1 개구부 내에 형성하는 단계;
    상기 기판의 제 2 측면으로부터 연장되고 상기 도전성 인터커넥트의 제 1 부분 바로 위에 연장되는 적어도 1개의 제 2 개구부를 형성하는 단계;
    전기 절연성 재료를 상기 기판의 제 2 측면을 따라 및 상기 적어도 1개의 제 2 개구부 내에 형성하는 단계;
    상기 전기 절연성 재료를 상기 기판의 제 2 측면을 따라 및 상기 적어도 1개의 제 2 개구부의 측벽들을 따라 남기면서 상기 적어도 1개의 제 2 개구부를 따라서 상기 절연성 재료를 제거하는 단계; 상기 전기 절연성 재료가 상기 적어도 1개의 제 2 개구부의 하단을 따라서 제거된 후에, 상기 인터커넥트의 제 1 부분의 영역은 상기 적어도 1개의 제 2 개구부를 통해 노출되는 상기 단계; 및
    상기 도전성 인터커넥트의 제 2 부분을 상기 적어도 1개의 제 2 개구부 내에 형성하는 단계를 포함하는, 인터커넥트를 형성하는 방법.
  9. 청구항 8에 있어서,
    상기 기판의 제 2 측면으로부터 상기 도전성 인터커넥트의 제 1 부분으로 연장되는 하나의 제 2 개구부만이 존재하는, 인터커넥트를 형성하는 방법.
  10. 청구항 8에 있어서,
    상기 기판의 제 2 측면으로부터 상기 도전성 인터커넥트의 제 1 부분으로 연장되는 다수의 제 2 개구부들이 존재하는, 인터커넥트를 형성하는 방법.
  11. 청구항 8에 있어서,
    상기 전기 절연성 재료는 상기 적어도 1개의 제 2 개구부의 하단을 따르는 것보다 상기 기판의 제 2 측면을 따라 더 두껍게 형성되는, 인터커넥트를 형성하는 방법.
  12. 청구항 8에 있어서,
    상기 도전성 인터커넥트의 제 2 부분을 형성하는 단계는 구리를 상기 적어도 1개의 제 2 개구부 내에 전해 성장시키는 단계를 포함하는, 인터커넥트를 형성하는 방법.
  13. 청구항 8에 있어서,
    상기 도전성 인터커넥트의 제 2 부분을 형성하는 단계는,
    구리 배리어 재료를 상기 기판의 제 2 측면을 가로질러 및 상기 적어도 1개의 제 2 개구부 내에 형성하는 단계;
    구리 시드 재료를 상기 구리 배리어 재료에 걸쳐 형성하는 단계;
    상기 기판의 제 2 측면의 제 2 영역을 커버하지 않은 채 남기면서 상기 기판의 제 2 측면의 제 1 영역을 커버하는 패턴화된 마스크를 형성하는 단계; 상기 적어도 1개의 제 2 개구부는 커버되지 않은 제 2 영역 내에 있는 상기 단계;
    상기 시드 재료로부터의 구리를 상기 커버되지 않은 제 2 영역 내에서 전해 성장시키는 단계; 및
    상기 구리를 전해 성장시킨 후, 상기 제 1 영역 위로부터 상기 패턴화된 마스크, 상기 시드 재료 및 상기 구리 배리어 재료를 제거하는 단계를 포함하는, 인터커넥트를 형성하는 방법.
  14. 청구항 13에 있어서,
    상기 구리는 상기 제 1 영역 위로부터 상기 패턴화된 마스크, 상기 시드 재료 및 상기 구리 배리어 재료를 제거한 후에 상기 제 2 영역에 걸쳐 페데스탈로 남고; 전기 절연성 구조를 상기 제 1 영역을 따라 및 상기 페데스탈의 측벽들을 따라 형성하는 단계를 더 포함하는, 인터커넥트를 형성하는 방법.
  15. 청구항 13에 있어서,
    상기 기판으로 연장되는 적어도 1개의 앵커 핀을 상기 도전성 인터커넥트의 제 2 부분의 형성 동안에 형성하는 단계를 더 포함하고, 상기 적어도 1개의 앵커 핀은 전해 성장 구리를 포함하는, 인터커넥트를 형성하는 방법.
  16. 청구항 8에 있어서,
    상기 도전성 인터커넥트의 제 2 부분을 형성하는 단계,
    상기 기판의 제 2 측면의 제 2 영역을 커버하지 않은 채 남기면서 상기 기판의 제 2 측면의 제 1 영역을 커버하는 전기 절연성 구조를 형성하는 단계; 상기 적어도 1개의 제 2 개구부는 커버되지 않은 제 2 영역 내에 있는 상기 단계;
    구리 배리어 재료를 상기 전기 절연성 구조를 가로질러 및 상기 적어도 1개의 제 2 개구부 내에 형성하는 단계;
    구리를 상기 구리 배리어 재료에 걸쳐 형성하는 단계; 및
    상기 구리 및 상기 배리어 재료를 상기 제 2 영역에 걸쳐 남기면서, 상기 전기 절연성 구조 위로부터 상기 구리 및 상기 배리어 재료를 제거하는 단계를 포함하는, 인터커넥트를 형성하는 방법.
  17. 청구항 16에 있어서,
    상기 전기 절연성 구조는 폴리이미드를 포함하는, 인터커넥트를 형성하는 방법.
  18. 청구항 16에 있어서,
    상기 전기 절연성 구조 위로부터 상기 구리 및 상기 배리어 재료의 제거는 화학적 기계적 연마를 포함하는, 인터커넥트를 형성하는 방법.
  19. 반도체 구조물로서,
    관통 기판 인터커넥트의 도전성 제 1 부분으로서; 반도체 기판의 제 1 측면으로부터 연장되고 부분적으로 상기 기판을 통해 연장되는 상기 도전성 제 1 부분; 및
    상기 관통 기판 인터커넥트의 도전성 제 2 부분으로서, 상기 제 1 측면과 대향하는 관계로 상기 기판의 제 2 측면으로부터 연장되고, 상기 도전성 제 1 부분으로 모두 연장되는 다수의 개별 도전성 핑거들을 포함하는 상기 도전성 제 2 부분을 포함하는, 반도체 구조물.
  20. 청구항 19에 있어서,
    상기 도전성 제 1 부분은 제 1 조성을 함유하는 금속 함유 코어를 갖고; 상기 개별 도전성 핑거들은 상기 제 1 조성의 금속 함유 코어들을 모두 가지며; 상기 핑거들의 금속 함유 코어들은 상기 제 1 조성과 상이한 제 2 조성을 갖는 도전성 재료의 개재 영역만큼 상기 제 1 부분의 금속 함유 코어로부터 이격되는, 반도체 구조물.
  21. 청구항 20에 있어서,
    상기 관통 기판 인터커넥트의 제 2 부분으로부터 측방으로 오프셋되는 적어도 1개의 앵커 핀을 더 포함하고, 공통 조성을 상기 핑거들의 금속 함유 코어들로서 포함하는, 반도체 구조물.
  22. 청구항 20에 있어서,
    상기 제 1 조성은 구리로 구성되는, 반도체 구조물.
  23. 청구항 22에 있어서,
    상기 제 2 조성은 코발트, 루테늄, 탄탈, 질화 탄탈, 질화 텅스텐, 및 질화 티탄 중 1개 이상을 포함하는, 반도체 구조물.
  24. 반도체 구조물로서,
    관통 기판 인터커넥트의 제 1 도전성 부분으로서; 반도체 기판의 제 1 측면으로부터 연장되고 부분적으로 상기 기판을 통해 연장되며, 제 1 금속 함유 코어를 갖는 상기 제 1 도전성 부분; 및
    상기 관통 기판 인터커넥트의 제 2 도전성 부분으로서, 상기 제 1 측면과 대향하는 관계로 상기 반도체 기판의 제 2 측면으로부터 연장되고; 금속 함유 코어 주위에 도전성 외장을 가지며; 상기 제 2 부분의 도전성 외장은 상기 제 1 부분의 도전성 코어와 상기 제 2 부분의 도전성 코어 사이에 있는 상기 제 2 도전성 부분을 포함하는, 반도체 구조물.
  25. 청구항 24에 있어서,
    상기 관통 기판 인터커넥트의 제 2 부분으로부터 측방으로 오프셋되는 적어도 1개의 앵커 핀을 더 포함하고, 공통 조성을 상기 관통 기판 인터커넥트의 제 2 부분의 금속 함유 코어로서 포함하는, 반도체 구조물.
  26. 청구항 24에 있어서,
    상기 제 1 부분의 금속 함유 코어는 구리로 구성되고; 상기 제 2 부분의 금속 함유 코어는 구리로 구성되며; 상기 도전성 외장은 구리 배리어 재료인, 반도체 구조물.
  27. 청구항 24에 있어서,
    상기 구리 배리어 재료는 코발트, 루테늄, 탄탈, 질화 탄탈, 질화 텅스텐, 및 질화 티탄 중 1개 이상을 포함하는, 반도체 구조물.
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