KR20140025225A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 안티퓨즈의 프로그램 게이트를 사이즈가 작은 메탈콘택으로 대체하여 형성하는 기술에 관한 것이다.
본 발명에 따른 반도체 소자는, 반도체 소자는, 주변회로 영역의 반도체 기판 상부에 형성되며 파열(rupture)되는 제 1 게이트 절연막을 포함하는 메탈콘택 구조물; 및 상기 메탈콘택 구조물 일측의 상기 반도체 기판 상부에 형성된 게이트 구조물을 포함한다.
본 발명에 따른 반도체 소자는, 반도체 소자는, 주변회로 영역의 반도체 기판 상부에 형성되며 파열(rupture)되는 제 1 게이트 절연막을 포함하는 메탈콘택 구조물; 및 상기 메탈콘택 구조물 일측의 상기 반도체 기판 상부에 형성된 게이트 구조물을 포함한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 안티퓨즈의 프로그램 게이트를 사이즈가 작은 메탈콘택으로 대체하여 형성하는 기술에 관한 것이다.
최근에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력이 요구된다. 이에 따라 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전하고 있다.
반도체 장치는 주로 실리콘 재질의 기판상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication; FAB) 공정과 상기 셀 들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting; EDS)을 수행한다.
상기 검사 공정은 기판상에 형성한 셀들의 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로써 어셈블리 공정에서 소모되는 노력 및 비용을 절감할 수 있다. 또한, 상기 불량한 상태를 갖는 셀 들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생할 수 있다.
여기서, 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계 시 결함이 있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계한다. 이에 특정 퓨즈들만을 커팅(Cutting)함으로써 리페어할 셀 들의 위치 정보를 생성하는 것이다.
그러나, 웨이퍼 레벨에서의 결함 셀들을 리페어 하는 리페어 공정을 수행하더라도 패키지 공정을 수행하고 나면 웨이퍼 레벨에서 전혀 이상 없던 칩(Chip)들에서 1 비트 또는 2 비트 결함이 발생하게 되는데 이로 인한 불량률이 약 10% 가량 발생하는바 패키지 이후의 리페어 공정의 도입이 요구되었다. 특히, 여러 개의 칩을 패키징하는 MCP(Multi-chip Package)의 경우 1 비트 또는 2 비트 결함에 의해 디램 뿐만 아니라 상대적으로 고가인 플래쉬램 또한 사용하지 못하게 되므로 패키지 이후의 리페어 공정의 도입이 필수적이다.
그러나, 패키징 이후에는 레이저 리페어 장비를 사용할 수 없기 때문에 패키지 이전의 리페어 공정과는 다른 새로운 방식의 퓨즈 구성이 요구된다.
이하에서는 패키지 이후의 리페어 공정에 사용하는 퓨즈에 대해서 설명하도록 한다.
상기 패키징 이후에 사용하는 퓨즈는 통상 안티퓨즈(Anti-fuse)라 하는데 이는 패키지 이전의 퓨즈는 절단에 의해 리페어를 수행하는 반면 패키징 이후에 사용하는 퓨즈는 절단이 아닌 상호 접속에 의해 리페어를 수행하기 때문이다. 즉, 안티퓨즈란 패키지 이전의 퓨즈에 대한 상대적인 의미로 정상 상태에서는 전기적으로 개방(open)되어 있다가 필요에 따라 고전압을 인가하여 도전체 사이의 절연체를 파괴하면 단락(short) 상태가 되는 퓨즈를 말한다. 이러한 안티퓨즈는 주변회로영역(Periphery)에 형성하며 안티퓨즈를 위한 여분의 셀들 또한 주변회로영역에 형성하되 통상 리프레쉬(refresh)가 필요없는 SRAM 셀로 형성한다.
이러한 안티 퓨즈는 패키지 레벨에서 리페어(repair)를 가능하게 할 뿐만 아니라 넷 다이 증가, 제품 특성의 개선 및 고집적화에 따른 기존의 레이저 퓨즈의 장비 및 공정의 의존도를 극복하기 위하여 많이 이용될 것이다.
이를 위해서는 안티퓨즈는 파괴(rupture) 성공 여부와 게이트 산화막의 신뢰성을 안정적으로 확보하는 것이 무엇보다 중요하다.
또한, DRAM의 밀도(density)가 증가함에 따라 필요한 퓨즈의 개수가 증가하게 되어 이는 퓨즈 사이즈의 증가를 가져와 결국 넷다이가 감소되는 문제점을 가지게 된다.
본 발명에서는 안티퓨즈의 프로그램 게이트를 메탈콘택으로 대체하여 형성한 반도체 소자 및 그 제조 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 주변회로 영역의 반도체 기판 상부에 형성되며 파열(rupture)되는 제 1 게이트 절연막을 포함하는 메탈콘택 구조물; 및 상기 메탈콘택 구조물 일측의 상기 반도체 기판 상부에 형성된 게이트 구조물을 포함한다.
또한, 상기 게이트 구조물 일측의 제 1 접합영역 상부에 형성되는 제 1 메탈콘택을 더 포함한다.
또한, 상기 메탈콘택은 비트라인콘택인 것을 특징으로 한다.
또한, 상기 메탈콘택 구조물은, 상기 반도체 기판 상부에 형성된 제 1 게이트 절연막; 상기 제 1 게이트 절연막 상부에 형성된 제 2 메탈콘택; 및 상기 제 2 메탈콘택 상부에 형성된 메탈배선을 포함한다.
또한, 상기 제 1 게이트 절연막은 상기 게이트 구조물 일측의 상기 반도체 기판의 제 2 접합영역 상부에 형성되는 것을 특징으로 한다.
또한, 상기 게이트 구조물은, 상기 반도체 기판 상부에 미리 정한 두께로 형성된 제 2 게이트 절연막; 상기 제 2 게이트 절연막 상부에 형성된 도전막; 및 상기 도전막 상부에 형성된 하드마스크 질화막을 포함한다.
또한, 상기 제 1 게이트 절연막은 상기 제 2 게이트 절연막보다 얇은 두께를 가지는 것을 특징으로 한다.
또한, 상기 제 1 게이트 절연막은 20~30Å의 두께를 가지도록 하고, 상기 제 2 게이트 절연막은 50~60Å의 두께를 가지도록 하는 것을 특징으로 한다.
또한, 상기 제 2 게이트 절연막은 반도체 소자의 셀 영역의 게이트 절연막의 두께와 동일한 것을 특징으로 한다.
또한, 상기 제 1 게이트 절연막이 파열(rupture)되면 상기 제 2 게이트 절연막 하부를 통해 채널이 형성되는 것을 특징으로 한다.
또한, 상기 메탈콘택 구조물은 프로그램 게이트(program gate)로 구동되고, 상기 게이트 구조물은 셀렉트 게이트(select gate)로 구동되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판 상부에 게이트 구조물을 형성하는 단계; 및 상기 게이트 구조물의 측면의 상기 반도체 기판 상부에 제 1 게이트 절연막을 포함하는 메탈콘택 구조물을 형성하는 단계를 포함한다.
또한, 상기 게이트 구조물을 형성한 후, 상기 게이트 구조물을 마스크로 하여 상기 반도체 기판 상부에 불순물 이온 주입을 수행하여 상기 게이트 구조물 사이의 제 1 접합영역 및 상기 게이트 구조물 바깥쪽의 제 2 접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 제 1 접합영역 상부에 제 1 메탈콘택을 형성하는 단계를 더 포함한다.
또한, 상기 메탈콘택 구조물을 형성하는 단계는, 상기 반도체 기판 상부에 제 1 게이트 절연막을 형성하는 단계; 및 상기 제 1 게이트 절연막 상부에 제 2 메탈콘택을 형성하는 단계를 포함한다.
또한, 상기 제 1 게이트 절연막은 상기 제 2 접합영역 상부에 형성하는 것을 특징으로 한다.
또한, 상기 게이트 구조물을 형성하는 단계는, 상기 반도체 기판 상부에 제 2 게이트 절연막을 형성하는 단계; 상기 제 2 게이트 절연막 상부에 도전막을 형성하는 단계; 및 상기 도전막 상부에 하드마스크 질화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 게이트 절연막은 상기 제 2 게이트 절연막보다 얇게 형성하는 것을 특징으로 한다.
또한, 상기 제 1 게이트 절연막은 상기 셀 영역의 게이트 절연막과 동일한 두께를 가지도록 형성하는 것을 특징으로 한다.
또한, 상기 제 1 게이트 절연막은 20~30Å의 두께를 가지도록 형성하고, 상기 제 2 게이트 절연막은 50~60Å의 두께를 가지도록 하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 주변회로 영역의 반도체 기판 상부에 형성되며 제 1 전압이 인가되면 파열(rupture)되는 제 1 게이트 절연막을 포함하는 메탈콘택 구조물과, 상기 메탈콘택 구조물 일측의 상기 반도체 기판 상부에 형성되며 제 2 전압이 인가되면 하부에 채널영역이 형성되는 제 1 게이트 구조물과, 상기 제 1 게이트 구조물 일측의 상기 반도체 기판 상부에 형성되며 제 3 전압이 인가되는 제 2 게이트 구조물과, 상기 제 2 게이트 구조물의 일측의 상기 반도체 기판 상부에 형성되며 상기 제 3 전압이 인가되는 제 2 메탈콘택 구조물을 포함한다.
또한, 상기 제 1 게이트 구조물과 상기 제 2 게이트 구조물 사이에 형성되는 메탈콘택을 더 포함한다.
또한, 상기 제 1 전압은 고전압이고, 상기 제 3 전압은 저전압이며, 상기 제 2 전압은 상기 제 1 전압과 상기 제 3 전압 사이값인 것을 특징으로 한다.
본 발명은 다음과 같은 효과가 있다.
첫째, 프로그램 게이트를 사이즈가 작은 메탈콘택으로 대체함으로써 퓨즈 사이즈를 감소시킬 수 있는 효과가 있다.
둘째, 프로그램 게이트로서 사용되는 메탈콘택 하부의 게이트 절연막을 얇게 형성하고 셀렉트 게이트 하부의 게이트 절연막을 두껍게 형성함으로써 프로그램 게이트의 브레이크다운을 용이하게 하는 동시에 셀렉트 트랜지스터의 신뢰성을 향상시킬 수 있는 효과가 있다.
셋째, 소스/드레인 영역 이온주입 후 소스/드레인 영역 상부에 게이트 절연막 및 메탈콘택을 형성함으로써, 소스/드레인 영역 상부에서 브레이크다운(breakdown))이 일어나도록 하여 브레이크다운 전류 불안정을 해소할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 안티 퓨즈의 평면도,
도 2는 본 발명의 실시예에 따른 안티 퓨즈의 단면도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 안티 퓨즈의 공정 단면도이다.
도 2는 본 발명의 실시예에 따른 안티 퓨즈의 단면도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 안티 퓨즈의 공정 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
안티퓨즈 어레이(antifuse array)는 프로그램 트랜지스터(program transistor)와 셀렉트 트렌지스터(select transistor), 메탈콘택(metalcontact)이 복수개 나열되어 구성되며, 임의의 선택된 셀을 프로그래밍하기 위해서 1개의 프로그램 트랜지스터, 셀렉트 트랜지스터, 비트라인(메탈콘택)을 각각 선택해야 한다.
즉, 프로그램 게이트에 고전압이 인가되면 비트라인을 통해 인가된 저전압과의 레벨 차이로 인해 프로그램 트랜지스터의 게이트 절연막이 파열(rupture)된다. 이때, 셀렉트 게이트에 일정 전압이 인가되면 셀렉트 게이트 하부에 채널영역이 형성되어, 프로그램 게이트에 인가된 고전압이 셀렉트 게이트 하부의 채널 영역을 통해 셀렉트 게이트 측면의 비트라인(메탈콘택)을 통해 출력되도록 한다.
이때, 본 발명은 프로그램 게이트 대신에 사이즈가 작은 메탈콘택을 형성함으로써 퓨즈 사이즈의 넷다이를 증가시킬 수 있다.
또한, 안티퓨즈의 프로그램 트랜지스터의 게이트 절연막은 브레이크다운(breakdown) 또는 파열(rupture)이 용이하도록 얇게 형성되어야 하고, 셀렉트 트랜지스터의 게이트 절연막은 신뢰성을 위해 미리 정한 두께 이상으로 형성되어야 한다.
따라서, 프로그램 트랜지스터의 게이트 절연막과 셀렉트 트랜지스터의 게이트 절연막의 두께를 다르게 형성하기 위해서는 프로그램 트랜지스터의 게이트 절연막 형성을 위한 공정과 셀렉트 트랜지스터의 게이트 절연막 형성을 위한 공정을 별도로 수행해야 한다. 이에, 각 게이트 절연막 형성 공정을 위한 마스크 마진을 형성해야 하므로 마스크 마진 만큼의 프로그램 게이트와 셀렉트 게이트 사이의 공간을 필요로 하게 된다.
이에, 본 발명에서는 프로그램 게이트 대신에 사이즈가 작은 메탈콘택을 형성함으로써 넷다이를 만족시키는 동시에 셀렉트 게이트 형성 후 메탈콘택 하부의 게이트 절연막을 형성하므로 셀렉트 게이트의 게이트 절연막은 두껍게 형성하고 프로그램 게이트로 사용되는 메탈콘택 하부의 게이트 절연막은 얇게 형성함으로써 메탈하부의 게이트 절연막은 브레이크다운이 용이하게 일어나고 셀렉트 트랜지스터의 신뢰성을 향상시킬 수 있도록 한다.
또한, 안티퓨즈의 프로그램 게이트 및 셀렉트 게이트 하부에 채널 영역이 형성되도록 게이트의 양측에 일부 오버랩되는 이온주입 영역(드레인/소스영역)이 형성되게 된다. 이때, 안티퓨즈의 프로그램 트랜지스터의 게이트 절연막 파열(rupture) 시 채널(channel) 영역 상부의 게이트 절연막이 파열되는 경우 N형의 게이트 패턴과 P형의 반도체 기판의 전류 및 전압의 커브가 다이오드 특성을 보이며 게이트 저항이 증가하게 되어 게이트 절연막 파열(rupture) 시 브레이크다운 전압 레벨이 불안정해지게 된다.
이에, 본 발명에서는 프로그램 게이트 대신에 프로그램 트랜지스터와 셀렉트 트랜지스터가 공유하는 드레인/소스영역 상부에 게이트 절연막, 메탈콘택 및 메탈배선을 형성함으로써 프로그램 트랜지스터와 셀렉트 트랜지스터가 공유하는 드레인/소스영역 상부의 게이트 절연막에서 파열(rupture)이 발생하도록 함으로써, 브레이크다운 전압 레벨의 차이를 감소시켜 안티퓨즈의 안정적인 동작을 가능하게 한다.
이하, 도 1 내지 도 3f를 참조하여, 본 발명의 실시예를 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 안티 퓨즈(antifuse)의 평면도이고, 도 2는 도 1의 A-A' 단면을 자른 단면도이다.
도 1에 도시된 바와 같이, 가로축으로 비트라인 BL이 일정 간격으로 이격되어 배열되고 비트라인 BL과 수직방향으로 메탈배선(131a, 131b) 및 셀렉트 게이트 구조물(100a, 100b)이 배열된다. 이때, 메탈콘택(127c)을 중심으로 메탈콘택(127c)의 일측에 메탈배선(131a)과 셀렉트 게이트 구조물(100a)이 나란히 위치하고, 메탈콘택(127c)의 타측에 셀렉트 게이트 구조물(100b)과 메탈배선(131b)이 나란히 위치한다. 이에, 메탈콘택(127c)을 중심으로 메탈배선, 셀렉트 게이트 구조물이 좌우 대칭을 이루도록 한다. 여기서, 메탈콘택(127c)은 비트라인(BL)과 연결되는 비트라인콘택이 된다.
또한, 메탈배선(131a, 131b)은 셀렉트 게이트 구조물(100a, 100b) 일측에 형성된 메탈콘택(123a, 123b)과 각각 연결된다.
도 1의 A-A' 단면을 자른 단면도인 도 2를 참조하여 본 발명의 안티퓨즈의 구조를 더욱 자세히 설명하기로 한다.
반도체 기판(101) 상부에 게이트 절연막(105a, 105b), 도전막(107a, 107b), 베리어막(109a, 109b), 텅스텐 실리사이드(111a, 111b), 하드마스크 질화막(113a, 113b)을 순차적으로 형성한 후, 게이트 식각 공정을 진행하여 게이트 패터닝을 실시하여 셀렉트 게이트 구조물(100a, 100b)을 형성한다.
셀렉트 게이트 구조물(100a, 100b)의 일측에 메탈콘택 구조물이 형성된다. 메탈콘택 구조물은 게이트 절연막(121a, 121b) 및 메탈콘택(123a, 123b)이 순차적으로 적층된 구조를 가진다. 이때, 게이트 절연막(121a, 121b)은 셀렉트 게이트 구조물(100a, 100b)의 게이트 절연막(105a, 105b)보다 두께가 절반이하로 얇게 형성되고, 접합영역(103a, 103b) 상부에 형성되도록 한다.
셀렉트 게이트 구조물(100a, 100b) 사이의 접합영역(103c) 상부에 비트라인과 연결되는 메탈콘택(127c)이 형성된다.
이와 같이, 본 발명에 따른 안티퓨즈는 메탈콘택(127c)을 중심으로 메탈콘택과 셀렉트 게이트가 좌우 대칭으로 형성되는 구조를 가진다.
상기와 같은 구조의 안티 퓨즈의 동작을 설명하면 아래와 같다.
먼저, 프로그램 게이트로 사용되는 메탈콘택(123a) 상에 형성된 메탈배선(131a)을 통해 고전압이 인가되어 게이트 절연막(121a)이 파열(rupture)되면 셀렉트 게이트(100a) 상부의 메탈콘택(127a)을 통해 인가된 일정 전압에 의해 셀렉트 게이트(100a) 하부의 접합영역(103a, 103c) 사이에 채널영역이 형성된다. 이에, 이 채널영역을 통해 전류가 흘러 메탈콘택(127c)으로 전류가 흐르게 된다(도 2의 화살표 참조).
이때, 선택되지 않은 다른 셀렉트 게이트 구조물(100b)에 저전압이 인가되도록 한다.
이와같이, 본 발명의 프로그램 게이트 대신에 메탈콘택을 사용하는 구조를 갖는 안티퓨즈는 프로그램 게이트로서 사용되는 메탈콘택 하부의 게이트 절연막(121a, 121b)을 얇게 형성함으로써 퓨즈 파열(rupture)이 용이하도록 하고, 셀렉트 게이트 구조물(100a, 100b)의 게이트 절연막(105a, 105b)은 두껍게 형성함으로써 셀렉트 게이트 특성 열화를 방지할 수 있다.
이하, 도 3a 내지 도 3f를 참조하여, 본 발명의 실시예에 따른 안티 퓨즈의 제조 방법을 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(101)에 소자분리막(102)을 형성하여 활성영역과 필드 영역을 분리한다. 그리고, 반도체 기판(101) 상부에 게이트 구조물 형성을 위한 포토레지스트 패턴(미도시)을 형성하고 반도체 기판(101) 상부에 게이트 절연막(105a, 105b), 도전막(107a, 107b), 베리어막(109a, 109b), 텅스텐 실리사이드(111a, 111b), 하드마스크 질화막(113a, 113b)을 순차적으로 형성한 후, 게이트 식각 공정을 진행하여 게이트 패터닝을 실시하여 셀렉트 게이트 구조물(100a, 100b)을 형성한다. 그 후, 구조물 전면에 질화막을 증착한 후에 식각공정을 진행하여 셀렉트 게이트 구조물(100a, 100b) 측벽에 스페이서(115a, 115b)를 형성한다. 이때, 게이트 절연막(105a, 105b)은 활성영역 상에 질소(N2)를 이온 주입한 후 열산화하여 형성하고, 그 두께는 50~60Å으로 형성하도록 하는 것이 바람직하다. 도전막(107a, 107b)은 폴리실리콘 등의 물질로 형성된다.
여기서, 셀렉트 게이트 구조물(100a, 100b)은 미리 정한 간격만큼 이격되어 복수개로 형성되고 각각 셀 선택을 위한 셀렉트 게이트(select gate)로서 사용된다.
그 후, 셀렉트 게이트 구조물(100a, 100b)을 마스크로 하여 노출된 활성영역 상에 불순물을 이온주입(ion implantation)을 하여 드레인/소스 영역인 접합영역(103a~103c)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 셀렉트 게이트 구조물(100a, 100b)을 포함한 반도체 기판(101) 전면에 층간절연막(117)을 형성한 후, 포토레지스트 패턴(미도시)을 형성하여 층간절연막(117)을 식각하여 접합영역(103a, 103b)이 노출되도록 하고, 노출된 접합영역(103a, 103b) 상부에 메탈콘택홀(119a, 119b)을 형성한다. 이때, 메탈콘택홀(119a, 119b)은 셀렉트 게이트 구조물(100a, 100b)의 바깥쪽 접합영역(103a, 103b) 상부에 각각 형성되도록 한다.
또한, 층간절연막(117)은 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-dopedSilicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이 후, 도 3c에 도시된 바와 같이, 메탈콘택홀(119a, 119b) 내부 바닥에 노출된 반도체 기판(활성영역)상에 게이트 절연막(121a, 121b)을 형성한다.
이때, 게이트 절연막(121a, 121b)은 노출된 활성영역 상에 질소(N2)를 이온 주입한 후 열산화하여 형성할 수 있으며, 질화막(nitride), 산화막(oxide) 등으로 형성될 수 있고, 게이트 절연막(121a, 121b)의 두께는 20~30Å으로 형성하도록 하는 것이 바람직하다.
그 후, 도 3d에 도시된 바와 같이, 메탈콘택홀(119a, 119b)의 게이트 절연막(121a, 121b) 상부를 도전물질을 채우고 층간절연막(117) 전면에 증착한 후 층간절연막(117) 상부가 노출되도록 평탄화를 수행하여 메탈콘택(123a, 123b)을 형성한다. 이때, 평탄화는 화학기계적연마(CMP;chemical mechanical polishing) 공정 등을 포함한다.
그런 다음, 도 3e에 도시된 바와 같이, 셀렉트 게이트 구조물(100a, 100b) 상부의 층간절연막(117), 하드마스크 질화막(113a, 113b), 텅스텐 실리사이드(111a, 111b)를 식각하여 메탈콘택홀(125a, 125b)을 형성하고, 동시에 셀렉트 게이트 구조물(100a, 100b) 사이의 접합영역(103c) 상부의 층간절연막(117)을 식각하여 접합영역(103c)이 노출되도록 메탈콘택홀(125c)을 형성한다.
이어서, 도 3f에 도시된 바와 같이, 도 3e에서 형성된 메탈콘택홀(125a~125c) 내에 도전물질을 채우고 층간절연막(117) 전면에 도전물질을 증착한 후 층간절연막(117) 상부가 노출되도록 평탄화를 수행하여 메탈콘택(127a ~ 127c)을 형성한다.
이와 같이, 본 발명의 안티 퓨즈의 프로그램 게이트 대신에 메탈콘택(123a, 123b)을 형성함으로써 퓨즈 사이즈를 감소시키고, 프로그램 게이트로 구동되는 메탈콘택(123a, 123b) 하부의 게이트 절연막(121a, 121b)을 얇게 형성하여 파열(rupture)이 용이하도록 하는 동시에, 셀렉트 게이트로 사용되는 셀렉트 게이트 구조물(100a, 100b)의 게이트 절연막(105a, 105b)은 두껍게 형성함으로써, 셀렉트 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 프로그램 게이트로 사용되는 메탈콘택(123a, 123b) 하부의 게이트 절연막(121a, 121b)은 접합영역(103a, 103b) 상부에 형성됨으로써 접합영역(103a, 103b) 상부에서만 브레이크다운이 일어나도록 하여 브레이크다운 전압 레벨 불안정을 해소할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101 : 반도체 기판 103a, 103b, 103c : 접합영역
105a, 105b : 게이트 절연막 107a, 107b : 도전막
109a, 109b : 베리어막 111a, 111b : 텅스텐 실리사이드 113a, 113b : 하드마스크 질화막 115a, 115b : 스페이서
117 : 층간절연막 100a, 100b : 셀렉트 게이트 구조물
119a, 119b, 125a, 125b, 125c : 메탈콘택홀
121a, 121b : 게이트 절연막
123a, 123b, 127a, 127b, 127c : 메탈콘택
105a, 105b : 게이트 절연막 107a, 107b : 도전막
109a, 109b : 베리어막 111a, 111b : 텅스텐 실리사이드 113a, 113b : 하드마스크 질화막 115a, 115b : 스페이서
117 : 층간절연막 100a, 100b : 셀렉트 게이트 구조물
119a, 119b, 125a, 125b, 125c : 메탈콘택홀
121a, 121b : 게이트 절연막
123a, 123b, 127a, 127b, 127c : 메탈콘택
Claims (24)
- 주변회로 영역의 반도체 기판 상부에 형성되며 파열(rupture)되는 제 1 게이트 절연막을 포함하는 메탈콘택 구조물; 및
상기 메탈콘택 구조물 일측의 상기 반도체 기판 상부에 형성된 게이트 구조물
을 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 게이트 구조물 일측의 제 1 접합영역 상부에 형성되는 제 1 메탈콘택을 더 포함하는 반도체 소자. - 청구항 2에 있어서,
상기 제 1 메탈콘택은 비트라인콘택인 것을 특징으로 하는 반도체 소자. - 청구항 2에 있어서,
상기 메탈콘택 구조물은,
상기 제 1 게이트 절연막;
상기 제 1 게이트 절연막 상부에 형성된 제 2 메탈콘택; 및
상기 제 2 메탈콘택 상부에 형성된 메탈배선
을 포함하는 반도체 소자. - 청구항 4에 있어서,
상기 제 1 게이트 절연막은
상기 게이트 구조물 일측의 상기 반도체 기판의 제 2 접합영역 상부에 형성되는 것을 특징으로 하는 반도체 소자. - 청구항 4에 있어서,
상기 게이트 구조물은,
상기 반도체 기판 상부에 미리 정한 두께로 형성된 제 2 게이트 절연막;
상기 제 2 게이트 절연막 상부에 형성된 도전막; 및
상기 도전막 상부에 형성된 하드마스크 질화막
을 포함하는 반도체 소자. - 청구항 6에 있어서,
상기 제 1 게이트 절연막은 상기 제 2 게이트 절연막보다 얇은 두께를 가지는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 게이트 절연막은 20~30Å의 두께를 가지는 것을 특징으로 하는 반도체 소자. - 청구항 6에 있어서,
상기 제 2 게이트 절연막은 50~60Å의 두께를 가지는 것을 특징으로 하는 반도체 소자. - 청구항 6에 있어서,
상기 제 2 게이트 절연막은 반도체 소자의 셀 영역의 게이트 절연막의 두께와 동일한 것을 특징으로 하는 반도체 소자. - 청구항 6에 있어서,
상기 제 1 게이트 절연막이 파열(rupture)되면 상기 제 2 게이트 절연막 하부를 통해 채널이 형성되는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 메탈콘택 구조물은 인가되는 전압에 의해 파열되는 프로그램 게이트(program gate)로 구동되고, 상기 게이트 구조물은 셀렉트 게이트(select gate)로 구동되는 것을 특징으로 하는 반도체 소자. - 반도체 기판 상부에 게이트 구조물을 형성하는 단계; 및
상기 게이트 구조물의 측면의 상기 반도체 기판 상부에 제 1 게이트 절연막을 포함하는 메탈콘택 구조물을 형성하는 단계
를 포함하는 반도체 소자 제조 방법. - 청구항 13에 있어서,
상기 게이트 구조물을 형성한 후,
상기 게이트 구조물을 마스크로 하여 상기 반도체 기판 상부에 불순물 이온 주입을 수행하여 상기 게이트 구조물 사이의 제 1 접합영역 및 상기 게이트 구조물 바깥쪽의 제 2 접합영역을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 청구항 14에 있어서,
상기 제 1 접합영역 상부에 제 1 메탈콘택을 형성하는 단계
를 더 포함하는 반도체 소자 제조 방법. - 청구항 15에 있어서,
상기 메탈콘택 구조물을 형성하는 단계는,
상기 반도체 기판 상부에 상기 제 1 게이트 절연막을 형성하는 단계; 및
상기 제 1 게이트 절연막 상부에 제 2 메탈콘택을 형성하는 단계
를 포함하는 반도체 소자 제조 방법. - 청구항 16에 있어서,
상기 제 1 게이트 절연막은 상기 제 2 접합영역 상부에 형성하는 것을 특징으로 하는 반도체 소자 제조 방법. - 청구항 16에 있어서,
상기 게이트 구조물을 형성하는 단계는,
상기 반도체 기판 상부에 제 2 게이트 절연막을 형성하는 단계;
상기 제 2 게이트 절연막 상부에 도전막을 형성하는 단계; 및
상기 도전막 상부에 하드마스크 질화막을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 청구항 18에 있어서,
상기 제 1 게이트 절연막은 상기 제 2 게이트 절연막보다 얇게 형성하는 것을 특징으로 하는 반도체 소자 제조 방법. - 청구항 18에 있어서,
상기 제 1 게이트 절연막은 상기 셀 영역의 게이트 절연막과 동일한 두께를 가지도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법. - 청구항 18에 있어서,
상기 제 1 게이트 절연막은 20~30Å의 두께를 가지도록 형성하고, 상기 제 2 게이트 절연막은 50~60Å의 두께를 가지도록 하는 것을 특징으로 하는 반도체 소자 제조 방법. - 주변회로 영역의 반도체 기판 상부에 형성되며 제 1 전압이 인가되면 파열(rupture)되는 제 1 게이트 절연막을 포함하는 메탈콘택 구조물;
상기 메탈콘택 구조물 일측의 상기 반도체 기판 상부에 형성되며 제 2 전압이 인가되면 하부에 채널영역이 형성되는 제 1 게이트 구조물;
상기 제 1 게이트 구조물 일측의 상기 반도체 기판 상부에 형성되며 제 3 전압이 인가되는 제 2 게이트 구조물; 및
상기 제 2 게이트 구조물의 일측의 상기 반도체 기판 상부에 형성되며 상기 제 3 전압이 인가되는 제 2 메탈콘택 구조물
을 포함하는 반도체 소자. - 청구항 22에 있어서,
상기 제 1 게이트 구조물과 상기 제 2 게이트 구조물 사이에 형성되는 메탈콘택을 더 포함하는 반도체 소자. - 청구항 22에 있어서,
상기 제 1 전압은 고전압이고, 상기 제 3 전압은 저전압이며, 상기 제 2 전압은 상기 제 1 전압과 상기 제 3 전압 사이값인 것을 특징으로 하는 반도체 소자.
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| US13/717,603 US9000528B2 (en) | 2012-08-22 | 2012-12-17 | Semiconductor device and fabrication method |
| JP2013008153A JP2014041991A (ja) | 2012-08-22 | 2013-01-21 | 半導体素子及びその製造方法 |
| US14/633,747 US9305786B2 (en) | 2012-08-22 | 2015-02-27 | Semiconductor device and fabrication method |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160121245A (ko) * | 2015-04-10 | 2016-10-19 | 에스케이하이닉스 주식회사 | 안티 퓨즈 소자, 안티 퓨즈 어레이 및 그 동작 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10090360B2 (en) | 2015-02-13 | 2018-10-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing a semiconductor structure including a plurality of trenches |
| JP6448424B2 (ja) * | 2015-03-17 | 2019-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR102463919B1 (ko) * | 2015-12-23 | 2022-11-08 | 에스케이하이닉스 주식회사 | 안티퓨즈 불휘발성 메모리 셀 및 셀 어레이와, 셀 어레이의 프로그램 및 리드 방법 |
| KR102606814B1 (ko) * | 2018-12-28 | 2023-11-29 | 에스케이하이닉스 주식회사 | 안티 퓨즈를 구비한 반도체장치 및 그 제조 방법 |
| US10903217B2 (en) * | 2019-01-18 | 2021-01-26 | Globalfoundries Singapore Pte. Ltd. | Anti-fuse memory cell and a method for forming the anti-fuse memory cell |
| US11605639B2 (en) * | 2020-06-15 | 2023-03-14 | Taiwan Semiconductor Manufacturing Company Limited | One-time-programmable memory device including an antifuse structure and methods of forming the same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103348A (en) * | 1980-12-18 | 1982-06-26 | Toshiba Corp | Semiconductor memory device |
| JPH01152760A (ja) * | 1987-12-10 | 1989-06-15 | Nec Corp | ２次元ｃｃｄ光センサー装置 |
| JPH08264736A (ja) * | 1995-03-27 | 1996-10-11 | Matsushita Electron Corp | 半導体装置 |
| JP2000123593A (ja) * | 1998-08-13 | 2000-04-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR100378183B1 (ko) * | 2000-09-18 | 2003-03-29 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 제조 방법 |
| JP4599059B2 (ja) * | 2001-09-18 | 2010-12-15 | キロパス テクノロジー インコーポレイテッド | 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ |
| JP2003168734A (ja) * | 2001-11-29 | 2003-06-13 | Mitsubishi Electric Corp | 半導体装置及びその制御方法、その製造方法 |
| JP3933608B2 (ja) * | 2003-06-30 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置及び半導体集積回路 |
| KR101144218B1 (ko) | 2004-05-06 | 2012-05-10 | 싸이던스 코포레이션 | 분리 채널 안티퓨즈 어레이 구조 |
| KR20120006707A (ko) | 2010-07-13 | 2012-01-19 | 주식회사 하이닉스반도체 | 반도체 소자의 안티퓨즈 및 그 제조 방법 |
| KR101140106B1 (ko) | 2010-10-14 | 2012-04-30 | 에스케이하이닉스 주식회사 | 반도체 소자의 안티퓨즈 및 그 제조 방법 |
| US8822283B2 (en) * | 2011-09-02 | 2014-09-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned insulated film for high-k metal gate device |
| JP2013074189A (ja) * | 2011-09-28 | 2013-04-22 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
2012
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-
2015
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Cited By (1)
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| KR20160121245A (ko) * | 2015-04-10 | 2016-10-19 | 에스케이하이닉스 주식회사 | 안티 퓨즈 소자, 안티 퓨즈 어레이 및 그 동작 방법 |
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