CN116419576A - 一种sot-mram存储单元及其制备方法、sot-mram - Google Patents

Abstract

本发明提供了一种SOT‑MRAM存储单元及其制备方法、SOT‑MRAM，该SOT‑MRAM存储单元通过在SOT轨道层与磁性隧道结的自由层之间增加绝缘层，且在绝缘层内穿设有能够传输自旋流的插塞，插塞连接在自由层和SOT轨道层之间，将SOT轨道层产生的自旋流传输给自由层。在SOT‑MRAM器件的制备时，通过增加的绝缘层和插塞，能够给磁性隧道结刻蚀提供工艺窗口，能够大幅提高刻蚀工艺的窗口。在过度刻蚀以清除反溅射再沉积的金属材料时，既能够消除SOT轨道层或磁性隧道结短路现象，又能够完全消除SOT轨道层被刻蚀损伤或被穿透的现象，提高器件良率。增加的绝缘层还能够加大磁性隧道结中的自由层与SOT轨道层之间的距离，减小自由层受到来自SOT轨道层通电时的热扩散影响，降低自由层温度。

Description

一种SOT-MRAM存储单元及其制备方法、SOT-MRAM

技术领域

本发明涉及半导体技术领域，尤其涉及一种SOT-MRAM存储单元及其制备方法、SOT-MRAM。

背景技术

SOT-MRAM作为下一代非易失性磁随机存储器，其制备工艺的优化十分重要，器件良率是关键指标。现阶段在SOT-MRAM的制备工艺中，对SOT-MRAM元器件的刻蚀要求很高，尤其是刻蚀工艺对器件电学性能的影响方面的要求，需要精确控制刻蚀过程停止的膜层位置，减少刻蚀损伤对SOT(Spin Orbit Torque，自旋轨道转矩效应)轨道层的影响。现有技术在制备SOT-MRAM元器件的过程中，先形成SOT轨道层，之后在SOT轨道层上生长磁性隧道结堆叠层；再刻蚀磁性隧道结堆叠层，并刻蚀停止在SOT轨道层位置，形成磁性隧道结。

但是，由于SOT轨道层及其上层功能层的厚度均仅有不到10纳米，工艺窗口过窄。且在刻蚀磁性隧道结堆叠层过程中，为了减少SOT-MRAM元器件因为刻蚀过程中的下层金属反溅射而发生短路现象，刻蚀工艺中通常使用过度刻蚀的方法清楚反溅射再沉积的金属材料。但是由于SOT轨道层厚度较小，很容易在过度刻蚀过程中SOT轨道层被刻蚀穿透而断路，进而器件报废，良率下降。进而导致现有的工艺流程由于良率过低，而无法应用于大面积的SOT-MRAM器件制备中。

发明内容

本发明提供了一种SOT-MRAM存储单元及其制备方法、SOT-MRAM，以提高刻蚀工艺的窗口，消除SOT轨道层被刻蚀损伤或被穿透的现象，提高器件良率；且还减小自由层受到来自SOT轨道层通电时的热扩散影响，降低自由层温度。

第一方面，本发明提供了一种SOT-MRAM存储单元，该SOT-MRAM存储单元包括一个基底，在基底上形成有SOT轨道层，在SOT轨道层上形成有绝缘层，在绝缘层上形成有磁性隧道结。其中，磁性隧道结包括层叠在绝缘层上的自由层、层叠在自由层上的隧道层、以及层叠在隧道层上的参考层。且在绝缘层内穿设有能够传输自旋流的插塞，插塞的一端与SOT轨道层接触，插塞的另一端与自由层接触。

在上述的方案中，通过在SOT轨道层与磁性隧道结的自由层之间增加绝缘层，且在绝缘层内穿设有能够传输自旋流的插塞，插塞连接在自由层和SOT轨道层之间，从而实现将SOT轨道层通电子流时产生的自旋流传输给自由层的功能。相比传统的SOT-MRAM器件的制备工艺，本发明在SOT-MRAM器件的制备时，通过增加的绝缘层和插塞，能够给磁性隧道结刻蚀提供工艺窗口，从而刻蚀形成磁性隧道结的过程中，能够大幅提高刻蚀工艺的窗口。在对SOT轨道层进行过度刻蚀以清除反溅射再沉积的金属材料时，能够使刻蚀精确的停止在SOT轨道层上方，既能够消除SOT轨道层或磁性隧道结短路现象，又能够完全消除SOT轨道层被刻蚀损伤或被穿透的现象，提高器件良率，有利于SOT-MRAM技术走向成熟和产品量产。另外，增加的绝缘层还能够加大磁性隧道结中的自由层与SOT轨道层之间的距离，减小自由层受到来自SOT轨道层通电时的热扩散影响，降低自由层温度。

在一个具体的实施方式中，插塞的材料为绝缘反铁磁材料，能够增大通过插塞传输自旋流的传输距离，使自旋流的传输距离能够达到20-25纳米，从而能够设计更厚的绝缘层和插塞，进而进一步提高刻蚀工艺的窗口。

在一个具体的实施方式中，插塞的厚度为20～25纳米，从而能够设计更厚的绝缘层，进而进一步提高刻蚀工艺的窗口，同时增加自由层与SOT轨道层之间的间距，进一步减小自由层受到来自SOT轨道层通电时的热扩散影响，降低自由层温度。

在一个具体的实施方式中，该SOT-MRAM存储单元还包括：穿设在绝缘层内的导电结构，且导电结构电连接自由层与SOT轨道层。以重新设计全新的读通道，解决由于插塞的材料一般为绝缘材料而造成的原来的读通道效果差或失效问题。

在一个具体的实施方式中，导电结构为穿设在绝缘层内且环绕在插塞周围的导电环；且导电环的一端与SOT轨道层接触，导电环的另一端与自由层接触。以简化导电结构的设置方式，减少导电结构所占的空间，利于SOT-MRAM尺寸集成化。

在一个具体的实施方式中，导电结构包括：形成在绝缘层内且环绕在插塞周围的导电环、形成在绝缘层内的导电塞、以及形成在绝缘层内的互连线。其中，导电环的第一端与自由层接触，导电环的第二端形成在绝缘层内；导电塞的第一端与SOT轨道层接触，导电塞的第二端形成在绝缘层内；互连线电连接导电环的第二端与导电塞的第二端。以减小导电结构的制备工艺难度。

在一个具体的实施方式中，自由层完全覆盖导电环，防止在过度刻蚀绝缘层以清除反溅射再沉积的金属材料时，导电环及插塞的表面都没有不露出绝缘层，防止出现断路或短路的电学缺陷。

在一个具体的实施方式中，自由层底部的直径比导电环的外径大，保证在过度刻蚀绝缘层时，导电环及插塞的表面都不会露出绝缘层，防止出现断路或短路的电学缺陷。

在一个具体的实施方式中，自由层底部的直径比导电环的外径大5～15纳米，保证在过度刻蚀绝缘层时，导电环及插塞的表面都完全不会露出绝缘层，杜绝出现断路或短路的电学缺陷。

在一个具体的实施方式中，绝缘层在未被自由层覆盖的设定半径区域内的厚度，小于插塞的厚度，以通过过度刻蚀设定半径区域内的绝缘层，清除反溅射再沉积的金属材料，防止SOT轨道层或磁性隧道结短路。

在一个具体的实施方式中，覆盖在磁性隧道结侧壁、及绝缘层的设定半径区域表面的保护层，以对磁性隧道结、导电环、插塞及SOT轨道层进行保护。

第二方面，本发明还提供了一种SOT-MRAM存储单元的制备方法，该制备方法包括：提供一基底；在基底上形成SOT轨道层；在SOT轨道层上形成绝缘层；在绝缘层内穿设能够传输自旋流的插塞，且插塞的一端与SOT轨道层接触；在绝缘层上形成磁性隧道结，磁性隧道结包括层叠在绝缘层上的自由层、层叠在自由层上的隧道层、以及层叠在隧道层上的参考层，且插塞的另一端与自由层接触。

在上述的方案中，通过在SOT轨道层与磁性隧道结的自由层之间增加绝缘层，且在绝缘层内穿设有能够传输自旋流的插塞，插塞连接在自由层和SOT轨道层之间，从而实现将SOT轨道层通电子流时产生的自旋流传输给自由层的功能。相比传统的SOT-MRAM器件的制备工艺，本发明在SOT-MRAM器件的制备时，通过增加的绝缘层和插塞，能够给磁性隧道结刻蚀提供工艺窗口，从而刻蚀形成磁性隧道结的过程中，能够大幅提高刻蚀工艺的窗口。在对SOT轨道层进行过度刻蚀以清除反溅射再沉积的金属材料时，能够使刻蚀精确的停止在SOT轨道层上方，既能够消除SOT轨道层或磁性隧道结短路现象，又能够完全消除SOT轨道层被刻蚀损伤或被穿透的现象，提高器件良率，有利于SOT-MRAM技术走向成熟和产品量产。另外，增加的绝缘层还能够加大磁性隧道结中的自由层与SOT轨道层之间的距离，减小自由层受到来自SOT轨道层通电时的热扩散影响，降低自由层温度。

在一个具体的实施方式中，在绝缘层上形成磁性隧道结之前，制备方法还包括：在绝缘层穿设导电结构；且在绝缘层上形成磁性隧道结之后，导电结构电连接自由层与SOT轨道层。以重新设计全新的读通道，解决由于插塞的材料一般为绝缘材料而造成的原来的读通道效果差或失效问题。

在一个具体的实施方式中，在绝缘层穿设导电结构包括：在绝缘层内穿设环绕在插塞周围的导电环；且在绝缘层上形成磁性隧道结之后，导电环的一端与SOT轨道层接触，导电环的另一端与自由层接触。以简化导电结构的设置方式，减少导电结构所占的空间，利于SOT-MRAM尺寸集成化。

在一个具体的实施方式中，在绝缘层穿设导电结构包括：在绝缘层内形成导电塞、导电环和互连线；其中，导电塞的第一端与SOT轨道层接触，导电塞的第二端形成在绝缘层内；导电环环绕在插塞周围，且导电环的第一端与自由层接触，导电环的第二端形成在绝缘层内；互连线电连接导电环的第二端与导电塞的第二端。以减小导电结构的制备工艺难度。

在一个具体的实施方式中，在绝缘层上形成磁性隧道结包括：在绝缘层上生长磁性隧道结堆叠层，其中，磁性隧道结堆叠层包括：生长在绝缘层表面的自由材料层、生长在自由材料层上的隧道材料层、生长在隧道材料层上的参考材料层；在磁性隧道结堆叠层上生长硬掩膜；从上至下依次刻蚀硬掩膜、磁性隧道结堆叠层，并向下过度刻蚀未被自由层覆盖的设定半径区域内的绝缘层，以清除刻蚀金属硬掩膜或磁性隧道结堆叠层时因反溅射再沉积的金属材料，形成磁性隧道结。以通过过度刻蚀设定半径区域内的绝缘层，清除反溅射再沉积的金属材料，防止SOT轨道层或磁性隧道结短路。

在一个具体的实施方式中，形成覆盖在磁性隧道结侧壁、及绝缘层的设定半径区域表面的保护层，以对磁性隧道结、导电环、插塞及SOT轨道层进行保护。

第三方面，本发明还提供了一种SOT-MRAM，该SOT-MRAM包括上述任意一种SOT-MRAM存储单元。通过在SOT轨道层与磁性隧道结的自由层之间增加绝缘层，且在绝缘层内穿设有能够传输自旋流的插塞，插塞连接在自由层和SOT轨道层之间，从而实现将SOT轨道层通电子流时产生的自旋流传输给自由层的功能。相比传统的SOT-MRAM器件的制备工艺，本发明在SOT-MRAM器件的制备时，通过增加的绝缘层和插塞，能够给磁性隧道结刻蚀提供工艺窗口，从而刻蚀形成磁性隧道结的过程中，能够大幅提高刻蚀工艺的窗口。在对SOT轨道层进行过度刻蚀以清除反溅射再沉积的金属材料时，能够使刻蚀精确的停止在SOT轨道层上方，既能够消除SOT轨道层或磁性隧道结短路现象，又能够完全消除SOT轨道层被刻蚀损伤或被穿透的现象，提高器件良率，有利于SOT-MRAM技术走向成熟和产品量产。另外，增加的绝缘层还能够加大磁性隧道结中的自由层与SOT轨道层之间的距离，减小自由层受到来自SOT轨道层通电时的热扩散影响，降低自由层温度。

附图说明

图1为本发明实施例提供的一种SOT-MRAM存储单元的剖视结构示意图；

图2为本发明实施例提供的另一种SOT-MRAM存储单元的剖视结构示意图；

图3为本发明实施例提供的另一种SOT-MRAM存储单元的剖视结构示意图；

图4a～图4e为本发明实施例提供的一种制备插塞时的各个步骤的结构示意图；

图5a～图5e为本发明实施例提供的一种制备图2示出的SOT-MRAM存储单元时各个步骤的结构示意图；

图6a～图6h为本发明实施例提供的一种制备图3示出的SOT-MRAM存储单元时各个步骤的结构示意图。

附图标记：

10-基底 11-第一层间绝缘层 12-防扩散层 13-第二层间绝缘层

14-金属布线 15-金属通孔 20-SOT轨道层 30-绝缘层

40-磁性隧道结 41-自由层 411-自由材料层 412-自由层界面

42-隧道层 421-隧道材料层 43-参考层 431-参考材料层

44-金属硬掩膜 45-氧化物硬掩膜 46-金属硬掩膜层

50-插塞 51-插塞孔 60-导电环 601-导电环槽 61-导电塞

62-互连线 63-阶梯槽 64-金属通孔材料 65-回刻槽

70-保护层 71-第三层间绝缘层 80-顶电极

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了方便理解本发明实施例提供的SOT-MRAM存储单元，下面首先说明一下本发明实施例提供的SOT-MRAM存储单元的应用场景，该SOT-MRAM存储单元应用于SOT-MRAM中。下面结合附图对该SOT-MRAM存储单元进行详细的叙述。

参考图1、图2及图3，本发明实施例提供的SOT-MRAM存储单元包括一个基底10，在基底10上形成有SOT轨道层20，在SOT轨道层20上形成有绝缘层30，在绝缘层30上形成有磁性隧道结40。其中，磁性隧道结40包括层叠在绝缘层30上的自由层41、层叠在自由层41上的隧道层42、以及层叠在隧道层42上的参考层43。且在绝缘层30内穿设有能够传输自旋流的插塞50，插塞50的一端与SOT轨道层20接触，插塞50的另一端与自由层41接触。

在上述的方案中，通过在SOT轨道层20与磁性隧道结40的自由层41之间增加绝缘层30，且在绝缘层30内穿设有能够传输自旋流的插塞50，插塞50连接在自由层41和SOT轨道层20之间，从而实现将SOT轨道层20通电子流时产生的自旋流传输给自由层41的功能。相比传统的SOT-MRAM器件的制备工艺，本发明在SOT-MRAM器件的制备时，通过增加的绝缘层30和插塞50，能够给磁性隧道结40刻蚀提供工艺窗口，从而刻蚀形成磁性隧道结40的过程中，能够大幅提高刻蚀工艺的窗口。在对SOT轨道层20进行过度刻蚀以清除反溅射再沉积的金属材料时，能够使刻蚀精确的停止在SOT轨道层20上方，既能够消除SOT轨道层20或磁性隧道结40短路现象，又能够完全消除SOT轨道层20被刻蚀损伤或被穿透的现象，提高器件良率，有利于SOT-MRAM技术走向成熟和产品量产。另外，增加的绝缘层30还能够加大磁性隧道结40中的自由层41与SOT轨道层20之间的距离，减小自由层41受到来自SOT轨道层20通电时的热扩散影响，降低自由层41温度。下面结合附图对上述各个结构进行详细的介绍。

在设置基底10时，基底10作为支撑SOT轨道层20及磁性隧道结40等各个结构的载体，可以在基底10内设置有字线、位线等电路结构。如图1所示出的基底10，该基底10从上到下依次包含有第一层间绝缘层11、防扩散层12和第二层间绝缘层13。其中，第一层间绝缘层11和第二层间绝缘层13的材料可以为氧化物绝缘材料制备而成的层间氧化物绝缘层30，具体的，可以采用氧化硅、氮氧化硅等氧化物绝缘材料制备成第一层间绝缘层11和第二层间绝缘层13。其中的防扩散层12的材料可以为氮化硅等材料。参考图1、图2及图3，还可以在第一层间绝缘层11内形成有两个金属布线14，在防扩散层12和第二层间绝缘层13内穿设有两个金属通孔15，两个金属布线14与两个金属通孔15一一对应，每个金属通孔15形成在对应的金属布线14的上方，两个金属通孔15之间的间距由金属布线14设计决定，从而与SOT轨道层20电连接，向SOT轨道层20通电子流，或读取磁性隧道结40的电学参数。金属布线14和金属通孔15的材料可以为钴、钨、铜、钌等。

参考图1、图2及图3，在基底10上形成有SOT轨道层20，SOT轨道层20与两个金属通孔15电连接。SOT轨道层20的厚度可以为5～10纳米。SOT轨道层20的材料可以是钨、钽、铂及其合金等，还可以为铋硒合金、铋碲合金，碲化钨等。

如图1～图3所示，在SOT轨道层20上形成有绝缘层30，该绝缘层30的材料同样可以采用氧化物绝缘材料制备而成，其中的氧化物绝缘材料可以为二氧化硅等材料。在确定绝缘层30的厚度时，绝缘层30的厚度主要与制备插塞50的材料的自旋扩散距离有关，还与后续制备磁性隧道结40前对绝缘层30的表面，进行诸如但不限于化学机械平坦工艺等平坦化处理，造成的厚度损失有关。

参考图1～图3，在绝缘层30内穿设有能够传输自旋流的插塞50，且插塞50的一端与SOT轨道层20接触，而插塞50的另一端与绝缘层30的上端面平齐，从而实现与磁性隧道结40中的自由层41接触。插塞50的形状具体可以为圆柱、棱柱等的柱状结构。在确定插塞50的材料时，可以采用绝缘反铁磁材料作为插塞50的材料，其中的绝缘反铁磁材料可以为氧化镍，能够增大通过插塞50传输自旋流的传输距离，使自旋流的传输距离能够达到20-25纳米，从而能够设计更厚的绝缘层30和插塞50，进而进一步提高刻蚀工艺的窗口。在确定插塞50的厚度时，插塞50的厚度可以为20纳米、21纳米、22纳米、23纳米、24纳米、25纳米等介于20～25纳米之间的任意值，从而能够设计更厚的绝缘层30，进而进一步提高刻蚀工艺的窗口，同时增加自由层41与SOT轨道层20之间的间距，进一步减小自由层41受到来自SOT轨道层20通电时的热扩散影响，降低自由层41温度。

继续参考图1～图3，在绝缘层30上形成有磁性隧道结40，且磁性隧道结40正好位于插塞50的正上方。磁性隧道结40具体包括层叠在绝缘层30上且与插塞50的端面接触的自由层41、层叠在自由层41上的隧道层42、以及层叠在隧道层42上的参考层43。可以将磁性隧道结40制备成如图1～图3示出的下端大、上端小的具有剖度的结构。如图1～图3所示，还可以在参考层43上层叠金属硬掩膜层46，保护材料层。通过在SOT轨道层20与磁性隧道结40的自由层41之间增加绝缘层30，且在绝缘层30内穿设有能够传输自旋流的插塞50，插塞50连接在自由层41和SOT轨道层20之间，从而实现将SOT轨道层20通电子流时产生的自旋流传输给自由层41的功能。相比传统的SOT-MRAM器件的制备工艺，本发明在SOT-MRAM器件的制备时，通过增加的绝缘层30和插塞50，能够给磁性隧道结40刻蚀提供工艺窗口，从而刻蚀形成磁性隧道结40的过程中，能够大幅提高刻蚀工艺的窗口。在对SOT轨道层20进行过度刻蚀以清除反溅射再沉积的金属材料时，能够使刻蚀精确的停止在SOT轨道层20上方，既能够消除SOT轨道层20或磁性隧道结40短路现象，又能够完全消除SOT轨道层20被刻蚀损伤或被穿透的现象，提高器件良率，有利于SOT-MRAM技术走向成熟和产品量产。另外，增加的绝缘层30还能够加大磁性隧道结40中的自由层41与SOT轨道层20之间的距离，减小自由层41受到来自SOT轨道层20通电时的热扩散影响，降低自由层41温度。

另外，参考图1～图3，还可以在绝缘层30内穿设有导电结构，且导电结构电连接自由层41与SOT轨道层20。即导电结构能够作为SOT轨道层20与自由层41之间通电流的桥梁，从而将SOT轨道层20、导电结构作为读通道中的部分结构，以重新设计全新的读通道，解决由于插塞50的材料一般为绝缘材料而造成的原来的读通道效果差或失效问题。在具体设置导电结构时，存在多种设置方式，只要能够保证导电结构位于绝缘层30内，且导电结构上介于绝缘层30与SOT轨道层20之间的端面，与SOT轨道层20电连接；同时导电结构上介于绝缘层30与自由层41之间的端面，与自由层41电连接，都能够实现导电结构电连接自由层41与SOT轨道层20。导电结构的材料具体可以为钨、钌、钽、钴等金属或合金。如下示例性的示出设置导电结构的两种方式。应当注意的是，形成导电结构的方式，并不限于下述示出的设置方式，除此之外，还可以采用其他的设置方式。

实施例1

参考图2，导电结构可以为穿设在绝缘层30内且环绕在插塞50周围的导电环60，且导电环60的一端与SOT轨道层20接触，导电环60的另一端与自由层41接触。即导电环60的形状为筒状结构，将插塞50包围在其内。导电环60可以为插塞50同心设计，也可以使导电环60的中心与插塞50的中心存在一定的偏差，比如存在5～10纳米的偏差。导电环60的内缘截面形状具体与插塞50的形状有关。导电环60的外缘截面形状具体可以为圆形、正方形、六边形、长方形、八边形等。同时，导电环60像插塞50一样，从绝缘层30的下端面贯穿到绝缘层30的上端面，且导电环60环绕在插塞50的侧壁周围，既不影响插塞50传输自旋流，且还能够与自由层41接触并电连接；导电环60的另一端贯穿到绝缘层30的下端面，与SOT轨道层20接触并电连接。通过上述设置方式，能够简化导电结构的设置方式，减少导电结构所占的空间，利于SOT-MRAM尺寸集成化。

实施例2

参考图3，导电结构可以包括：形成在绝缘层30内且环绕在插塞50周围的导电环60、形成在绝缘层30内的导电塞61、以及形成在绝缘层30内的互连线62。其中，导电环60的第一端(图3中的上端)与自由层41接触，导电环60的第二端(图3中的下端)形成在绝缘层30内。即导电环60的上端面延伸到绝缘层30的上端面，与自由层41接触并电连接，但是导电环60的下端面并没有穿透绝缘层30，而是延伸到绝缘层30的内部之后，并没有继续向下延伸。导电环60的形状的设置方式与实施例1中的设置方式相同，在此不在赘述。其中的导电塞61的第一端(图3中的下端)与SOT轨道层20接触，导电塞61的第二端(图3中的上端)形成在绝缘层30内。即导电塞61的下端面延伸到了绝缘层30的下端面，与SOT轨道层20接触并电连接，但是导电塞61的上端面并没有穿透绝缘层30，而是延伸到绝缘层30的内部之后，并没有继续向上延伸。导电塞61的形状具体同样可以为圆柱状、棱柱状等柱状结构。其中的互连线62全部位于绝缘层30内，并电连接导电环60的第二端与导电塞61的第二端，即导电环60上位于绝缘层30内的一端，通过互连线62电连接导电塞61上位于绝缘层30内的一端，从而实现SOT轨道层20、导电塞61、互连线62、导电环60到自由层41的电流通路。通过上述方式，在制备时，参考图6a～6e，能够先刻蚀较大的阶梯槽63，再填充金属通孔材料64，之后再回刻形成回刻槽65，再填充绝缘材料，一起形成导电塞61、互连线62及导电环60，以减小导电结构的制备工艺难度。

再者，参考图2及图3，可以使自由层41底部的直径比导电环60的外径大，保证在过度刻蚀绝缘层30时，导电环60及插塞50的表面都不会露出绝缘层30，防止出现断路或短路的电学缺陷。设置时，可以使自由层41设置的较大些，使自由层41完全覆盖导电环60，即在自由层界面412处，自由层41能够完全覆盖住导电环60，防止在过度刻蚀绝缘层30以清除反溅射再沉积的金属材料时，导电环60及插塞50的表面都没有不露出绝缘层30，防止出现断路或短路的电学缺陷。具体的，可以使自由层41底部的直径比导电环60的外径大5～15纳米，具体的，自由层41底部的直径可以比导电环60的外径大5纳米、6纳米、7纳米、8纳米、9纳米、10纳米、11纳米、12纳米、13纳米、14纳米、15纳米等介于5～15纳米之间的任意值，保证在过度刻蚀绝缘层30时，导电环60及插塞50的表面都完全不会露出绝缘层30，杜绝出现断路或短路的电学缺陷。

另外，参考图1～图3，绝缘层30在未被自由层41覆盖的设定半径区域内的厚度，小于插塞50的厚度。从而能够在制备形成磁性隧道结40时，可以通过过度刻蚀设定半径区域内的绝缘层30，清除反溅射再沉积的金属材料，防止SOT轨道层20或磁性隧道结40短路，同时形成如图1～图3示出的绝缘层30在未被自由层41覆盖的设定半径区域内的厚度小于插塞50的厚度的形状。其中的设定半径区域的大小与反溅射再沉积的金属材料的分布范围有关。如果金属材料的分布范围较大，需要过度刻蚀的范围也就越大，对应的设定半径区域也就越大。而如果金属材料的分布范围较小，需要过度刻蚀的范围也就越小，对应的设定半径区域也就越小。

参考图1、图5d及图6g，还可以形成保护层70，保护层70覆盖在磁性隧道结40侧壁、及绝缘层30的设定半径区域表面，以对磁性隧道结40、导电环60、插塞50及SOT轨道层20进行保护。其中的保护层70的材料可以为氮化硅，保护层70的厚度可以为10纳米、12纳米、14纳米、16纳米、18纳米、20纳米等介于10～20纳米之间的任意值。如图1、图5d及图6g所示，还可以填充形成第三层间绝缘层71，并对第三层间绝缘层71的上表面进行平坦化处理，以便于后续形成如图5e及图6h所示出的顶电极80。其中的第三层间绝缘层71的材料可以为氧化物绝缘材料，具体可以采用氧化硅或氮氧化硅作为氧化物绝缘材料。参考图5e及图6h，顶电极80形成在参考层43上，且与参考层43电连接，从而能够实现参考层43与顶电极80之间通电子流。顶电极80的材料可以为氮化钽、氮化钛等。

上述的设计方法，通过在SOT轨道层20与磁性隧道结40的自由层41之间增加绝缘层30，且在绝缘层30内穿设有能够传输自旋流的插塞50，插塞50连接在自由层41和SOT轨道层20之间，从而实现将SOT轨道层20通电子流时产生的自旋流传输给自由层41的功能。相比传统的SOT-MRAM器件的制备工艺，本发明在SOT-MRAM器件的制备时，通过增加的绝缘层30和插塞50，能够给磁性隧道结40刻蚀提供工艺窗口，从而刻蚀形成磁性隧道结40的过程中，能够大幅提高刻蚀工艺的窗口。在对SOT轨道层20进行过度刻蚀以清除反溅射再沉积的金属材料时，能够使刻蚀精确的停止在SOT轨道层20上方，既能够消除SOT轨道层20或磁性隧道结40短路现象，又能够完全消除SOT轨道层20被刻蚀损伤或被穿透的现象，提高器件良率，有利于SOT-MRAM技术走向成熟和产品量产。另外，增加的绝缘层30还能够加大磁性隧道结40中的自由层41与SOT轨道层20之间的距离，减小自由层41受到来自SOT轨道层20通电时的热扩散影响，降低自由层41温度。

另外，本发明实施例还提供了一种SOT-MRAM存储单元的制备方法，参考图1、图2及图3，该制备方法包括：

提供一基底10；

在基底10上形成SOT轨道层20；

在SOT轨道层20上形成绝缘层30；

在绝缘层30内穿设能够传输自旋流的插塞50，且插塞50的一端与SOT轨道层20接触；

在绝缘层30上形成磁性隧道结40，磁性隧道结40包括层叠在绝缘层30上的自由层41、层叠在自由层41上的隧道层42、以及层叠在隧道层42上的参考层43，且插塞50的另一端与自由层41接触。

在上述的方案中，通过在SOT轨道层20与磁性隧道结40的自由层41之间增加绝缘层30，且在绝缘层30内穿设有能够传输自旋流的插塞50，插塞50连接在自由层41和SOT轨道层20之间，从而实现将SOT轨道层20通电子流时产生的自旋流传输给自由层41的功能。相比传统的SOT-MRAM器件的制备工艺，本发明在SOT-MRAM器件的制备时，通过增加的绝缘层30和插塞50，能够给磁性隧道结40刻蚀提供工艺窗口，从而刻蚀形成磁性隧道结40的过程中，能够大幅提高刻蚀工艺的窗口。在对SOT轨道层20进行过度刻蚀以清除反溅射再沉积的金属材料时，能够使刻蚀精确的停止在SOT轨道层20上方，既能够消除SOT轨道层20或磁性隧道结40短路现象，又能够完全消除SOT轨道层20被刻蚀损伤或被穿透的现象，提高器件良率，有利于SOT-MRAM技术走向成熟和产品量产。另外，增加的绝缘层30还能够加大磁性隧道结40中的自由层41与SOT轨道层20之间的距离，减小自由层41受到来自SOT轨道层20通电时的热扩散影响，降低自由层41温度。下面结合附图对上述各个步骤进行详细的介绍。

首先，参考图4a，提供一基底10。该基底10作为支撑SOT轨道层20及磁性隧道结40等各个结构的载体，可以在基底10内设置有字线、位线等电路结构。如图4a所示出的基底10，该基底10从上到下依次包含有第一层间绝缘层11、防扩散层12和第二层间绝缘层13。其中，第一层间绝缘层11和第二层间绝缘层13的材料可以为氧化物绝缘材料制备而成的层间氧化物绝缘层30，具体的，可以采用氧化硅、氮氧化硅等氧化物绝缘材料制备成第一层间绝缘层11和第二层间绝缘层13。其中的防扩散层12的材料可以为氮化硅等材料。参考图4a，还可以在第一层间绝缘层11内形成有两个金属布线14，在防扩散层12和第二层间绝缘层13内穿设有两个金属通孔15，两个金属布线14与两个金属通孔15一一对应，每个金属通孔15形成在对应的金属布线14的上方，两个金属通孔15之间的间距由金属布线14设计决定，从而与SOT轨道层20电连接，向SOT轨道层20通电子流，或读取磁性隧道结40的电学参数。金属布线14和金属通孔15的材料可以为钴、钨、铜、钌等。

接下来，参考图4b，在基底10上形成SOT轨道层20，具体可以在基底10表面生长形成SOT轨道层20。SOT轨道层20与两个金属通孔15电连接。SOT轨道层20的厚度可以为5～10纳米。SOT轨道层20的材料可以是钨、钽、铂及其合金等，还可以为铋硒合金、铋碲合金，碲化钨等。

接下来，参考图4c，在SOT轨道层20上形成绝缘层30，具体可以在SOT轨道层20表面生长形成绝缘层30。该绝缘层30的材料同样可以采用氧化物绝缘材料制备而成，其中的氧化物绝缘材料可以为二氧化硅等材料。在确定绝缘层30的厚度时，绝缘层30的厚度主要与制备插塞50的材料的自旋扩散距离有关，还与后续制备磁性隧道结40前对绝缘层30的表面，进行诸如但不限于化学机械平坦工艺等平坦化处理，造成的厚度损失有关。

接下来，参考图4d和图4e，在绝缘层30内穿设能够传输自旋流的插塞50，且插塞50的一端与SOT轨道层20接触，而插塞50的另一端与绝缘层30的上端面平齐，从而实现与后续步骤形成的磁性隧道结40中的自由层41接触。插塞50的形状具体可以为圆柱、棱柱等的柱状结构。在确定插塞50的材料时，可以采用绝缘反铁磁材料作为插塞50的材料，其中的绝缘反铁磁材料可以为氧化镍，能够增大通过插塞50传输自旋流的传输距离，使自旋流的传输距离能够达到20-25纳米，从而能够设计更厚的绝缘层30和插塞50，进而进一步提高刻蚀工艺的窗口。在确定插塞50的厚度时，插塞50的厚度可以为20纳米、21纳米、22纳米、23纳米、24纳米、25纳米等介于20～25纳米之间的任意值，从而能够设计更厚的绝缘层30，进而进一步提高刻蚀工艺的窗口，同时增加自由层41与SOT轨道层20之间的间距，进一步减小自由层41受到来自SOT轨道层20通电时的热扩散影响，降低自由层41温度。

具体形成插塞50时，首先如图4d所示，可以通过曝光和反应离子刻蚀，在绝缘层30中制备出插塞孔51，直至SOT轨道层20的上表面露出。其中的插塞孔51的直径由后续步骤中磁性隧道结40刻蚀后形成的自由层41的底部直径有关。之后，参考图4e，在插塞孔51内采用诸如但不限于物理气相沉积法等方式，生长填充制备插塞50的填充材料，并进行诸如但不限于化学机械平坦等的平坦化处理，至到插塞孔51的表面露出填充材料，并与绝缘层30的上表面平齐。填充材料一般是绝缘的反铁磁材料，如氧化镍，从而在绝缘层30内制备出穿设绝缘层30的上表面和下表面的插塞50。

另外，在绝缘层30上形成磁性隧道结40之前，参考图1、图2及图3，还可以先在绝缘层30穿设导电结构；且在绝缘层30上形成磁性隧道结40之后，导电结构电连接自由层41与SOT轨道层20。即导电结构能够作为SOT轨道层20与自由层41之间通电流的桥梁，从而将SOT轨道层20、导电结构作为读通道中的部分结构，以重新设计全新的读通道，解决由于插塞50的材料一般为绝缘材料而造成的原来的读通道效果差或失效问题。在具体设置导电结构时，存在多种设置方式，只要能够保证导电结构位于绝缘层30内，且导电结构上介于绝缘层30与SOT轨道层20之间的端面，与SOT轨道层20电连接；同时导电结构上介于绝缘层30与自由层41之间的端面，与自由层41电连接，都能够实现导电结构电连接自由层41与SOT轨道层20。导电结构的材料具体可以为钨、钌、钽、钴等金属或合金。如下示例性的示出设置导电结构的两种方式。应当注意的是，形成导电结构的方式，并不限于下述示出的设置方式，除此之外，还可以采用其他的设置方式。

实施例1

参考图5a～图5b所示出的制备导电结构的方式，此时在绝缘层30穿设导电结构具体为：在绝缘层30内穿设环绕在插塞50周围的导电环60，即采用导电环60作为导电结构。且在绝缘层30上形成磁性隧道结40之后，导电环60的一端与SOT轨道层20接触，导电环60的另一端与自由层41接触。即导电环60的形状为筒状结构，将插塞50包围在其内。导电环60可以为插塞50同心设计，也可以使导电环60的中心与插塞50的中心存在一定的偏差，比如存在5～10纳米的偏差。导电环60的内缘截面形状具体与插塞50的形状有关。导电环60的外缘截面形状具体可以为圆形、正方形、六边形、长方形、八边形等。同时，导电环60像插塞50一样，从绝缘层30的下端面贯穿到绝缘层30的上端面，且导电环60环绕在插塞50的侧壁周围，既不影响插塞50传输自旋流，且还能够与自由层41接触并电连接；导电环60的另一端贯穿到绝缘层30的下端面，与SOT轨道层20接触并电连接。通过上述设置方式，能够简化导电结构的设置方式，减少导电结构所占的空间，利于SOT-MRAM尺寸集成化。

在具体制备导电环60时，首先，参考图5a，围绕插塞50的周围，可以通过反应离子刻蚀技术，在插塞50周围刻蚀出与插塞50呈同心圆状的导电环槽601，当然，导电环槽601也可以与插塞50非同心的布置方式，即导电环槽601的中心与插塞50的中心有诸如但不限于5～10纳米的偏差。导电环槽601的直径可以比插塞50的直径大5～10纳米，并且将导电环槽601刻蚀至SOT轨道层20的上表面露出。之后，参考图5b，可以通过物理、化学气相沉积法或者原子层沉积法，填充导电环槽601。填充材料可以是钨、钌、钽、钴等金属或合金。填充至填充材料的上表面与导电环槽601和绝缘层30的上表面平齐程度，形成环绕在插塞50周围的导电环60。应当理解的是，上述仅仅示出了形状导电环60的一种方式，除此之外，还可以采用其他能够形成如上所述的导电环60的工艺。

实施例2

参考图6a～图6e所示出的制备导电结构的方式，此时，在绝缘层30穿设导电结构具体包括：在绝缘层30内形成导电塞61、导电环60和互连线62。其中，导电环60的第一端(图3和图6d中的上端)与自由层41接触，导电环60的第二端(图3和图6d中的下端)形成在绝缘层30内。即导电环60的上端面延伸到绝缘层30的上端面，与自由层41接触并电连接，但是导电环60的下端面并没有穿透绝缘层30，而是延伸到绝缘层30的内部之后，并没有继续向下延伸。导电环60的形状的设置方式与实施例1中的设置方式相同，在此不在赘述。其中的导电塞61的第一端(图3和图6d中的下端)与SOT轨道层20接触，导电塞61的第二端(图3和图6d中的上端)形成在绝缘层30内。即导电塞61的下端面延伸到了绝缘层30的下端面，与SOT轨道层20接触并电连接，但是导电塞61的上端面并没有穿透绝缘层30，而是延伸到绝缘层30的内部之后，并没有继续向上延伸。导电塞61的形状具体同样可以为圆柱状、棱柱状等柱状结构。其中的互连线62全部位于绝缘层30内，并电连接导电环60的第二端与导电塞61的第二端，即导电环60上位于绝缘层30内的一端，通过互连线62电连接导电塞61上位于绝缘层30内的一端，从而实现SOT轨道层20、导电塞61、互连线62、导电环60到自由层41的电流通路。通过上述方式，在制备时，能够先刻蚀较大的阶梯槽63，再填充金属通孔材料64，之后再回刻形成回刻槽65，再填充绝缘材料，一起形成导电塞61、互连线62及导电环60，以减小导电结构的制备工艺难度。具体的制备流程可以采用如下方式。

首先，参考图6a，可以利用双大马士革工艺，制备形成阶梯槽63。即将绝缘层30制备成阶梯状的阶梯槽63。阶梯槽63的左侧的下方(以图6a示出的结构为参考)可以是圆柱状的通孔，正好位于一个金属通孔15的正上方，且阶梯槽63的左侧的通孔的下方延伸至SOT轨道层20露出。阶梯槽63的上部分(以图6a示出的结构为参考)向插塞50方向延伸凸出，至阶梯槽63的右侧边界超出插塞50的右侧边界1～5纳米的程度，以便于在插塞50周围形成导电环60。之后，参考图6b，可以在阶梯槽63中填充金属通孔材料64，并使用化学机械平坦法磨平金属通孔材料64的上表面，至金属通孔材料64的上表面与绝缘层30和插塞50的上表面平齐。注意阶梯槽63右侧超出插塞50的部分，即为导电环60中包围在插塞50右侧周围的部分。然后，参考图6c，对金属通孔材料64的左侧部分进行回刻，形成如图6c所示出的回刻槽65，从而形成如图6c所示出的导电塞61、互连线62和导电环60。回刻范围可以为：回刻槽65的左侧与圆柱状的通孔的左侧平齐，回刻槽65的右侧距离圆柱状的通孔的左侧5～10纳米，回刻槽65的深度需要小于阶梯槽63向右凸出部分的深度，使得凸出部分底部仍有金属材料形成互连线62，保持电学连通。同时需要有一定的深度，使得后续的过度刻蚀步骤不会触及形成的导电塞61。之后，参考图6d，可以再次在回刻槽65内填充氧化物绝缘材料并磨平，至回刻槽65内的氧化物绝缘材料的上表面与绝缘侧、插塞50、导电环60的上表面齐平并露出，使绝缘层30的上表面再次平齐，便于后续形成磁性隧道结40。注意导电环60的左侧位置，即是上一步骤中回刻范围中的回刻槽65右侧与插塞50左侧之间预留的间距。其形成的立体图如图6e所示，导电环60、互连线62和导电塞61均形成在绝缘层30内，且导电环60环绕包裹在插塞50的周围，导电塞61与SOT轨道层20接触，互连线62与导电塞61和导电环60连接。应当理解的是，上述进行示出了形成上述导电结构的一种方式，除此之外，还可以采用其他的方式。

接下来，参考图2及图3，在绝缘层30上形成磁性隧道结40，且磁性隧道结40正好位于插塞50的正上方。磁性隧道结40具体包括层叠在绝缘层30上且与插塞50的端面接触的自由层41、层叠在自由层41上的隧道层42、以及层叠在隧道层42上的参考层43。可以将磁性隧道结40制备成如图1～图3示出的下端大、上端小的具有剖度的结构。如图1～图3所示，还可以在参考层43上层叠金属硬掩膜层46，保护材料层。通过在SOT轨道层20与磁性隧道结40的自由层41之间增加绝缘层30，且在绝缘层30内穿设有能够传输自旋流的插塞50，插塞50连接在自由层41和SOT轨道层20之间，从而实现将SOT轨道层20通电子流时产生的自旋流传输给自由层41的功能。相比传统的SOT-MRAM器件的制备工艺，本发明在SOT-MRAM器件的制备时，通过增加的绝缘层30和插塞50，能够给磁性隧道结40刻蚀提供工艺窗口，从而刻蚀形成磁性隧道结40的过程中，能够大幅提高刻蚀工艺的窗口。在对SOT轨道层20进行过度刻蚀以清除反溅射再沉积的金属材料时，能够使刻蚀精确的停止在SOT轨道层20上方，既能够消除SOT轨道层20或磁性隧道结40短路现象，又能够完全消除SOT轨道层20被刻蚀损伤或被穿透的现象，提高器件良率，有利于SOT-MRAM技术走向成熟和产品量产。另外，增加的绝缘层30还能够加大磁性隧道结40中的自由层41与SOT轨道层20之间的距离，减小自由层41受到来自SOT轨道层20通电时的热扩散影响，降低自由层41温度。

在具体形成磁性隧道结40时，参考图5c和图2、以及图6f和图3。首先在绝缘层30上生长磁性隧道结40堆叠层，其中，磁性隧道结40堆叠层包括：生长在绝缘层30表面的自由材料层411、生长在自由材料层411上的隧道材料层421、生长在隧道材料层421上的参考材料层431。且还可以在磁性隧道结40堆叠层上生长硬掩膜，以在后续刻蚀磁性隧道结40堆叠层形成磁性隧道结40时，保护磁性隧道结40的各个层结构，防止出现磁性隧道结40刻蚀损伤情况。具体生长的硬掩膜可以如图5c及图6所示出的，包括生长在参考材料层431表面的金属硬掩膜44、以及生长在金属硬掩膜44上的氧化物硬掩膜45。之后，如图5c和图2、以及图6f和图3，从上至下依次刻蚀硬掩膜、磁性隧道结40堆叠层，并向下过度刻蚀未被自由层41覆盖的设定半径区域内的绝缘层30，以清除刻蚀金属硬掩膜44或磁性隧道结40堆叠层时因反溅射再沉积的金属材料，形成磁性隧道结40。以通过过度刻蚀设定半径区域内的绝缘层30，清除反溅射再沉积的金属材料，防止SOT轨道层20或磁性隧道结40短路。具体的，可以通过曝光和刻蚀磁性隧道结40堆叠层和硬掩膜，制备磁性隧道结40。参考图2及图3，制备完成后，氧化物硬掩模耗尽，金属硬掩模成仍有剩余形成覆盖在参考层43上的金属硬掩膜层46。

如图2及图3所示，可以使自由层41设置的较大些，使自由层41完全覆盖导电环60，即在自由层界面412处，自由层41能够完全覆盖住导电环60，防止在过度刻蚀绝缘层30以清除反溅射再沉积的金属材料时，导电环60及插塞50的表面都没有不露出绝缘层30，防止出现断路或短路的电学缺陷。具体的，可以使自由层41底部的直径比导电环60的外径大5～15纳米，具体的，自由层41底部的直径可以比导电环60的外径大5纳米、6纳米、7纳米、8纳米、9纳米、10纳米、11纳米、12纳米、13纳米、14纳米、15纳米等介于5～15纳米之间的任意值，保证在过度刻蚀绝缘层30时，导电环60及插塞50的表面都完全不会露出绝缘层30，杜绝出现断路或短路的电学缺陷。

另外，参考图2～图3，在刻蚀形成磁性隧道结40之后，绝缘层30在未被自由层41覆盖的设定半径区域内的厚度，小于插塞50的厚度。从而能够在制备形成磁性隧道结40时，可以通过过度刻蚀设定半径区域内的绝缘层30，清除反溅射再沉积的金属材料，防止SOT轨道层20或磁性隧道结40短路，同时形成如图1～图3示出的绝缘层30在未被自由层41覆盖的设定半径区域内的厚度小于插塞50的厚度的形状。其中的设定半径区域的大小与反溅射再沉积的金属材料的分布范围有关。如果金属材料的分布范围较大，需要过度刻蚀的范围也就越大，对应的设定半径区域也就越大。而如果金属材料的分布范围较小，需要过度刻蚀的范围也就越小，对应的设定半径区域也就越小。

再者，参考图1、图5d和图6g，还可以形成保护层70，保护层70覆盖在磁性隧道结40侧壁、及绝缘层30的设定半径区域表面，以对磁性隧道结40、导电环60、插塞50及SOT轨道层20进行保护。其中的保护层70的材料可以为氮化硅，保护层70的厚度可以为10纳米、12纳米、14纳米、16纳米、18纳米、20纳米等介于10～20纳米之间的任意值。如图1、图5d及图6g所示，还可以填充形成第三层间绝缘层71，并对第三层间绝缘层71的上表面进行平坦化处理，以便于后续形成如图5e及图6h所示出的顶电极80。其中的第三层间绝缘层71的材料可以为氧化物绝缘材料，具体可以采用氧化硅或氮氧化硅作为氧化物绝缘材料。

参考图5e及图6h，顶电极80形成在金属硬掩膜层46上，且通过金属硬掩膜层46与参考层43电连接，从而能够实现参考层43与顶电极80之间通电子流。顶电极80的材料可以为氮化钽、氮化钛等。在制备顶电极80时，首先在第三层间绝缘层71表面、金属硬掩膜层46表面、以及保护层70上与第三层间绝缘层71表面平齐的表面沉积顶电极80材料层，之后，刻蚀顶电极80材料层形成顶电极80。在刻蚀顶电极80材料层形成顶电极80时，可以向下刻蚀至SOT轨道层20以下的一定深度，之后填充覆盖氧化物绝缘材料，并磨平氧化物绝缘材料至顶电极80的上表面露出。至此，可以完成SOT-MRAM存储单元的制备。

上述的制备方法，通过在SOT轨道层20与磁性隧道结40的自由层41之间增加绝缘层30，且在绝缘层30内穿设有能够传输自旋流的插塞50，插塞50连接在自由层41和SOT轨道层20之间，从而实现将SOT轨道层20通电子流时产生的自旋流传输给自由层41的功能。相比传统的SOT-MRAM器件的制备工艺，本发明在SOT-MRAM器件的制备时，通过增加的绝缘层30和插塞50，能够给磁性隧道结40刻蚀提供工艺窗口，从而刻蚀形成磁性隧道结40的过程中，能够大幅提高刻蚀工艺的窗口。在对SOT轨道层20进行过度刻蚀以清除反溅射再沉积的金属材料时，能够使刻蚀精确的停止在SOT轨道层20上方，既能够消除SOT轨道层20或磁性隧道结40短路现象，又能够完全消除SOT轨道层20被刻蚀损伤或被穿透的现象，提高器件良率，有利于SOT-MRAM技术走向成熟和产品量产。另外，增加的绝缘层30还能够加大磁性隧道结40中的自由层41与SOT轨道层20之间的距离，减小自由层41受到来自SOT轨道层20通电时的热扩散影响，降低自由层41温度。

另外，本发明实施例还提供了一种SOT-MRAM，参考图1～图3，该SOT-MRAM包括上述任意一种SOT-MRAM存储单元。通过在SOT轨道层20与磁性隧道结40的自由层41之间增加绝缘层30，且在绝缘层30内穿设有能够传输自旋流的插塞50，插塞50连接在自由层41和SOT轨道层20之间，从而实现将SOT轨道层20通电子流时产生的自旋流传输给自由层41的功能。相比传统的SOT-MRAM器件的制备工艺，本发明在SOT-MRAM器件的制备时，通过增加的绝缘层30和插塞50，能够给磁性隧道结40刻蚀提供工艺窗口，从而刻蚀形成磁性隧道结40的过程中，能够大幅提高刻蚀工艺的窗口。在对SOT轨道层20进行过度刻蚀以清除反溅射再沉积的金属材料时，能够使刻蚀精确的停止在SOT轨道层20上方，既能够消除SOT轨道层20或磁性隧道结40短路现象，又能够完全消除SOT轨道层20被刻蚀损伤或被穿透的现象，提高器件良率，有利于SOT-MRAM技术走向成熟和产品量产。另外，增加的绝缘层30还能够加大磁性隧道结40中的自由层41与SOT轨道层20之间的距离，减小自由层41受到来自SOT轨道层20通电时的热扩散影响，降低自由层41温度。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (18)

1.一种SOT-MRAM存储单元，其特征在于，包括：

基底；

形成在所述基底上的SOT轨道层；

形成在所述SOT轨道层上的绝缘层；

形成在所述绝缘层上的磁性隧道结，所述磁性隧道结包括层叠在所述绝缘层上的自由层、层叠在所述自由层上的隧道层、以及层叠在所述隧道层上的参考层；

其中，所述绝缘层内穿设有能够传输自旋流的插塞，所述插塞的一端与所述SOT轨道层接触，所述插塞的另一端与所述自由层接触。

2.如权利要求1所述的SOT-MRAM存储单元，其特征在于，所述插塞的材料为绝缘反铁磁材料。

3.如权利要求2所述的SOT-MRAM存储单元，其特征在于，所述插塞的厚度为20～25纳米。

4.如权利要求1所述的SOT-MRAM存储单元，其特征在于，还包括：穿设在所述绝缘层内的导电结构，且所述导电结构电连接所述自由层与所述SOT轨道层。

5.如权利要求4所述的SOT-MRAM存储单元，其特征在于，所述导电结构为穿设在所述绝缘层内且环绕在所述插塞周围的导电环；

且所述导电环的一端与所述SOT轨道层接触，所述导电环的另一端与所述自由层接触。

6.如权利要求4所述的SOT-MRAM存储单元，其特征在于，所述导电结构包括：

形成在所述绝缘层内且环绕在所述插塞周围的导电环，所述导电环的第一端与所述自由层接触，所述导电环的第二端形成在所述绝缘层内；

形成在所述绝缘层内的导电塞，所述导电塞的第一端与所述SOT轨道层接触，所述导电塞的第二端形成在所述绝缘层内；

形成在所述绝缘层内的互连线，且所述互连线电连接所述导电环的第二端与所述导电塞的第二端。

7.如权利要求5或6所述的SOT-MRAM存储单元，其特征在于，所述自由层完全覆盖所述导电环。

8.如权利要求7所述的SOT-MRAM存储单元，其特征在于，所述自由层底部的直径比所述导电环的外径大。

9.如权利要求8所述的SOT-MRAM存储单元，其特征在于，所述自由层底部的直径比所述导电环的外径大5～15纳米。

10.如权利要求1所述的SOT-MRAM存储单元，其特征在于，所述绝缘层在未被所述自由层覆盖的设定半径区域内的厚度，小于所述插塞的厚度。

11.如权利要求10所述的SOT-MRAM存储单元，其特征在于，还包括：覆盖在所述磁性隧道结侧壁、及所述绝缘层的所述设定半径区域表面的保护层。

12.一种SOT-MRAM存储单元的制备方法，其特征在于，包括：

提供一基底；

在所述基底上形成SOT轨道层；

在所述SOT轨道层上形成绝缘层；

在所述绝缘层内穿设能够传输自旋流的插塞，且所述插塞的一端与所述SOT轨道层接触；

在所述绝缘层上形成磁性隧道结，所述磁性隧道结包括层叠在所述绝缘层上的自由层、层叠在所述自由层上的隧道层、以及层叠在所述隧道层上的参考层；且所述插塞的另一端与所述自由层接触。

13.如权利要求12所述的制备方法，其特征在于，所述在所述绝缘层上形成磁性隧道结之前，所述制备方法还包括：在所述绝缘层穿设导电结构；

且在所述绝缘层上形成磁性隧道结之后，所述导电结构电连接所述自由层与所述SOT轨道层。

14.如权利要求13所述的制备方法，其特征在于，所述在所述绝缘层穿设导电结构包括：在所述绝缘层内穿设环绕在所述插塞周围的导电环；

且在所述绝缘层上形成磁性隧道结之后，所述导电环的一端与所述SOT轨道层接触，所述导电环的另一端与所述自由层接触。

15.如权利要求13所述的制备方法，其特征在于，所述在所述绝缘层穿设导电结构包括：在所述绝缘层内形成导电塞、导电环和互连线；

其中，所述导电塞的第一端与所述SOT轨道层接触，所述导电塞的第二端形成在所述绝缘层内；

所述导电环环绕在所述插塞周围，且所述导电环的第一端与所述自由层接触，所述导电环的第二端形成在所述绝缘层内；

所述互连线电连接所述导电环的第二端与所述导电塞的第二端。

16.如权利要求14或15所述的制备方法，其特征在于，所述在所述绝缘层上形成磁性隧道结包括：

在所述绝缘层上生长磁性隧道结堆叠层，其中，所述磁性隧道结堆叠层包括：生长在所述绝缘层表面的自由材料层、生长在所述自由材料层上的隧道材料层、生长在所述隧道材料层上的参考材料层；

在所述磁性隧道结堆叠层上生长硬掩膜；

从上至下依次刻蚀所述硬掩膜、磁性隧道结堆叠层，并向下过度刻蚀未被所述自由层覆盖的设定半径区域内的所述绝缘层，以清除刻蚀金属硬掩膜或磁性隧道结堆叠层时因反溅射再沉积的金属材料，形成所述磁性隧道结。

17.如权利要求16所述的制备方法，其特征在于，还包括：形成覆盖在所述磁性隧道结侧壁、及所述绝缘层的所述设定半径区域表面的保护层。

18.一种SOT-MRAM，其特征在于，包括如权利要求1～11任一项所述的SOT-MRAM存储单元。

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