KR20140016796A - 금속의 접촉 저항을 줄이기 위한 방법 - Google Patents

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Abstract

감소된 접촉 저항을 갖는 집적 회로에 대한 구조가 개시된다. 구조는 기판, 기판 상에 증착된 캡층, 캡층 상에 증착된 유전층, 및 유전층에 내장된 트렌치를 포함한다. 트렌치는 트렌치의 측벽 상에 증착된 원자층 증착(ALD) TaN 또는 화학적 기상 증착(CVD) TaN, ALD TaN 또는 CVD TaN 상에 증착된 물리적 기상 증착(PVD) Ta 또는 PVD Ta와 PVD TaN의 조합, 및 ALD TaN 또는 CVD TaN 상에 증착된 PVD Ta 또는 PVD Ta와 PVD TaN의 조합 상에 증착된 Cu를 포함한다. 구조는 충진된 트렌치의 바텀에서 트렌치 내에 통합된 비아를 더욱 포함한다.

Description

금속의 접촉 저항을 줄이기 위한 방법{A METHOD OF REDUCING CONTACT RESISTANCE OF A METAL}
본 출원은 발명의 명칭이 "금속의 접촉 저항을 줄이기 위한 방법"이며, 2012년 7월 31일자에 출원된 미국 가특허 출원 번호 제61/677,862호의 우선권을 주장하고, 이것의 전체 내용은 참조로 본 명세서에 포함된다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. IC 재료 및 설계에서 기술적 진보는 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더욱 작고 더욱 복잡한 회로를 갖는다. IC 진화 동안에, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소한 반면, 기능 밀도(즉, 칩 영역당 상호접속된 장치의 수)는 일반적으로 증가하였다. 이러한 축소는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 또한, 이와 같은 축소는 IC 제조 및 처리의 복잡성을 증가시키고, 이러한 진보를 실현하기 위해, IC 제조 및 처리에서 유사한 개발이 필요하다.
예를 들어, 장치의 임계 치수(critical dimension; CD)가 축소됨에 따라, CD에서 임의의 변화는 IC 장치의 금속 구조의 접촉 저항(Rc)의 결과 변화를 포함하여 더욱 관련성이 높아질 수 있다.
따라서, 필요한 것은 IC 장치를 더욱 축소시키기 위한 방법이다.
감소된 접촉 저항을 갖는 집적 회로에 대한 구조가 개시된다. 구조는 기판, 기판 상에 증착된 캡층, 캡층 상에 증착된 유전층, 및 유전층에 내장된 트렌치를 포함한다. 트렌치는 트렌치의 측벽 상에 증착된 원자층 증착(ALD) TaN 또는 화학적 기상 증착(CVD) TaN, ALD TaN 또는 CVD TaN 상에 증착된 물리적 기상 증착(PVD) Ta 또는 PVD Ta와 PVD TaN의 조합, 및 ALD TaN 또는 CVD TaN 상에 증착된 PVD Ta 또는 PVD Ta와 PVD TaN의 조합 상에 증착된 Cu를 포함한다. 구조는 충진된 트렌치의 바텀에서 트렌치 내에 통합된 비아를 더욱 포함한다.
본 발명에 따르면 금속의 접촉 저항을 줄이기 위한 방법을 제공하는 것이 가능하다.
본 개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 하나 이상의 실시예들에 따른 장치의 횡단면도이다.
도 2는 본 개시의 하나 이상의 실시예들을 구현하기 위한 장치를 제조하는 방법의 흐름도이다.
도 3 내지 도 14는 본 개시의 하나 이상의 실시예들을 구현하기 위한 장치를 형성하는 횡단면도이다.
도 15는 도 1 및 도 3 내지 도 14의 장치에 대한 접촉 저항 개선의 예이다.
도 16은 도 1 및 도 3 내지 도 14의 장치에 대한 상이한 요소비(element ratio)의 그래프를 제공한다.
도 17은 도 1 및 도 3 내지 도 14의 장치에 대한 2개의 TaN 화합물의 X선 회절(X-ray diffraction; XRD) 분석이다.
다음의 개시는 본 개시의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함하고, 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
비교를 위해, 다음의 개시는 2개의 상이한 장치를 설명한다. 제1 장치(100)는 도 1 을 참조하여 기술되고, 하나 이상의 트렌치 안에 장벽층의 증착을 위해 탄탈룸(Ta) 및 탄탈룸 질화물(TaN)과 같은 물질의 화학적 기상 증착(physical vapor deposition; PVD)을 이용하는 방법 및 장치를 나타낸다. 제2 장치(300)는 도 2 내지 도 14를 참조하여 기술되고, 하나 이상의 트렌치 안에 장벽층의 증착을 위해 PVD, 원자층 증착(atomic layer deposition; ALD), 및/또는 화학적 기상 증착(chemical vapor deposition; CVD)과 같은 상이한 증착 기술을 이용하는 방법 및 장치를 나타낸다.
도 1을 참조하면, 장치(100)는 기판(102), 기판(102) 상에 증착된 제1 캡층(104), 제1 캡층(104) 상에 증착된 제1 유전층(106), 제1 유전층(106) 내에 내장된 제1 트렌치(108), 제1 트렌치(108) 및 제1 유전층(106) 위에 증착된 제2 캡층(114), 제2 캡층(114) 상에 증착된 제2 유전층(116), 제1 트렌치(108) 상에 형성되고 제2 유전층(116)에 매립된 비아(118), 비아(118) 상에 형성되고 제2 유전층(116)에 매립된 제2 트렌치(124)를 포함한다.
제1 트렌치(108)는 제1 유전층(106) 내에 내장된다. 제1 트렌치(108)는 제1 트렌치(108)의 바텀과 측벽 상에 증착된 제1 트렌치 금속 장벽층(110) 및 제1 트렌치 금속 장벽층(110) 위에서 제1 트렌치(108) 내를 충진(fill)하는 제1 트렌치 금속(112)을 포함한다. 참조를 위해, 트렌치 금속은 또한 금속으로도 불리며, 트렌치 금속 장벽층은 또한 금속 장벽층으로도 불린다.
제1 트렌치 금속 장벽층(110), 비아 금속 장벽층(120), 및 제2 트렌치 금속 장벽층(126)은 PVD TaN층 및 PVD Ta층을 포함한다. 금속 장벽층으로서 PVD TaN 및 PVD Ta를 이용하는 제1 트렌치 금속(112) 또는 제2 트렌치 금속(128)의 접촉 저항(Rc)은 제1 트렌치 금속(112) 및/또는 제2 트렌치 금속(128)의 임계 치수(CD)에 의존한다. 접촉 저항(Rc)은 대응하는 트렌치 금속의 CD와 함께 증가한다. 따라서, IC에서 트렌치 금속의 접촉 저항(Rc)의 변화는 IC의 성능에 상당히 영향을 미칠 수 있다.
도 2 내지 도 14는 도 1의 제1 장치(100)보다 낮은 Rc를 제공하는 제2 장치(300)를 설명하고, 제2 장치(300)는 금속 라인 신뢰성 및 BEOL(back end of line) 신뢰성에 거의 또는 전혀 아무런 영향을 미치지 않다.
도 2를 참조하면, 본 개시의 하나 이상의 실시예들을 구현하기 위한 장치(300)를 형성하는 방법(200)이 나타난다. 도 3 및 도 14는 방법(200)을 이용하여 형성된 제2 장치(300)의 횡단면도이다.
방법(200)은 도 3에 도시된 바와 같이, 기판(302) 상에 다수의 층들을 형성함으로써 단계(202)에서 시작한다. 단계(202)는 기판(302) 상에 제1 캡층(304)을 증착하고, 제1 캡층(304) 상에 제1 유전층(306)을 증착하며, 제1 유전층(306) 상에 하드 마스크층(308)을 증착하는 것을 포함한다.
본 실시예에서, 기판(302)은 하나 이상의 전도성 박막 또는 비전도성 박막이 있거나 없는, 웨이퍼를 포함한다. 웨이퍼는 실리콘(다시 말해서, 실리콘 웨이퍼)을 포함하는 반도체 기판이다. 대안적으로 또는 부가적으로, 웨이퍼는 게르마늄과 같은 다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 안티몬화 인듐을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 혼정 반도체를 포함한다. 또 다른 대안으로, 웨이퍼는 절연 기판상의 반도체(semiconductor on insulator; SOI)일 수 있다. 전도성 박막 및 비전도성 박막은 절연체 또는 전도성 물질을 포함할 수 있다. 예를 들어, 전도성 물질은 알루미늄(Al), 구리(Cu), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 금(Au), 및 백금(Pt)과 같은 금속, 및 금속들의 합금을 포함한다. 절연 물질은 실리콘 질화물 및 실리콘 산화물을 포함할 수 있다.
기판(302)은 이온 주입 또는 확산으로 형성된, n형 소스/드레인, p형 소스/드레인, n형 웰, 및/또는 p형 웰과 같은 다양한 도핑된 피처들을 포함할 수 있다. 기판(302)은 또한 다양한 트렌치를 형성하기 위한 에칭 공정, 그리고 나서 유전체로 트렌치를 충진하기 위한 증착 공정과 같은, 공정에 의해 형성된, 쉘로우 트렌치 분리(shallow trench isolation; STI)와 같은 다양한 분리 피처들을 포함할 수 있다. 기판(302)은 또한 반도체 IC 장치를 제조하기 위해 FEOL(front end of line)에 형성된 게이트 및 콘택홀을 포함한다.
일부 실시예들에서, 제1 캡층(304)은 실리콘 질화물(SixNy)을 포함한다. 제1 캡층(304)은 금속(예컨대, 구리) 확산을 막는데 이용된다. 제1 유전층(306)은 유기물이거나 무기물일 수 있는 유전체를 포함한다. 본 실시예에서, 유전체는 대략 2.6 내지 대략 2.65의 범위에 이르는 유전율 k를 갖는 유기 실리콘 겔(organic silicone gel; OSG)을 포함한다. 저유전율(low k) 유전체 OSG는 디에톡시 메틸 실란(diethoxy methyl silane; DEMS)과 같은 전구체와 산소(O2) 플라스마 하의 α-테르펜(ATRP) 다음에 자외선(UV) 경화와 같은 포로젠(porogen) 사이의 화학 반응에 의해 형성된다. 제1 유전층(306)은 실리콘(Si), 탄소(C), 산소(O2), 및 수소(H)를 포함할 수 있다. 제1 하드 마스크층(308)은 실리콘 질화물(SixNy)과 같은 물질, 또는 Ti 또는 TiN과 같은 금속 하드 마스크를 포함한다. 다른 적합한 물질들이 제1 캡층(304), 제1 유전층(306), 및 제1 하드 마스크층(308)에 가능하다.
방법(200)은 제1 포토 레지스트 패턴(310)을 형성함으로써 단계(206)로 진행한다. 도 4에 도시된 바와 같이, 제1 포토 레지스트 패턴(310)은 제1 유전층(306) 상에 증착된 제1 하드 마스크층(308)의 탑 상에 형성된다. 단계(206)는 예를 들어 스핀온 코팅 공정에 의해 제1 하드 마스크층(308) 상에 제1 포토 레지스트 막을 증착하는 것을 포함한다. 본 개시에서, 포토 레지스트 막은 또한 레지스트 막으로서 언급된다. 제1 포토 레지스트 막은 포지티브 톤 레지스트(positive tone resist) 또는 네거티브 톤 레지스트(negative tone resist)를 포함할 수 있다. 제1 포토 레지스트 막은 또한 단일 포토 레지스트 막 또는 다층 포토 레지스트 막을 포함할 수 있다. 단계(206)는 하드 마스크층(308) 상에 제1 포토 레지스트 막을 증착하기 전에, 탈수 공정(dehydration process)을 수행하는 것을 포함할 수 있고, 이것은 하드 마스크층(308) 상에 포토 레지스트 막의 접착을 강화시킬 수 있다. 탈수 공정은 한동안 고온 베이킹하거나 또는 하드 마스크층(308)에 HMDS(hexamethyldisilizane)와 같은 화학 물질을 적용하는 것을 포함할 수 있다. 단계(206)는 또한 포토 레지스트 패턴의 프로파일을 향상시키기 위해 바텀 반사 방지 코팅(bottom anti-reflection coating; BARC) 공정을 적용하는 것을 포함한다. 단계(206)는 포토 레지스트 막의 기계적 강도를 증가시키기 위해 소프트 베이크(soft bake; SB) 공정을 이용하는 것을 포함한다.
단계(206)는 또한 리소그래피 노출 툴을 이용하여 마스크층(308) 상에 증착된 제1 포토 레지스트 막을 노출하는 것을 포함한다. 리소그래피 노출 툴은 자외선(UV) 광, 심자외선(deep ultraviolet; DUV) 광, 극자외선(extreme ultraviolet; EUV), 또는 X선 광 툴을 포함한다. 리소그래피 노출 툴은 또한 전자 빔 라이터와 같은 하전 입자 툴을 포함한다. 단계(206)는 또한 이진 마스크 또는 위상 시프트 마스크(phase shift mask; PSM)와 같은 마스크를 이용하는 것을 포함한다. 위상 시프트 마스크는 대안적인 위상 시프트 마스크(대안적 PSM), 또는 감쇠된 위상 시프트 마스크(감쇠 PSM)일 수 있다. 본 개시에서, 마스크는 또한 포토마스크 또는 레티클로서 언급된다.
단계(206)는 또한 TMAH(tetramethylammonium hydroxide)와 같은 현상액을 이용하여 노출된 제1 포토 레지스트 막을 현상하는 것을 포함한다. 현상액으로서 유기 용제를 이용하는 것이 가능하다. 단계(206)는 또한 포스트 노출 베이크(post expose bake; PEB), 포스트 현상 베이크(post develop bake; PDB), 또는 이들 모두를 포함한다. 단계(206)는 또한 임의의 현상 잔여물을 제거하기 위해 세척 공정(rinsing process)을 포함한다.
방법(200)은 도 5에 도시된 바와 같이 제1 트렌치(312)를 형성함으로써 단계(208)로 진행한다. 단계(208)는 에칭 공정을 이용함으로써 제1 포토 레지스트 패턴(310)으로 커버되지 않은 하드 마스크층(308)의 일부를 제거하는 것을 포함한다. 단계(208)는 또한 제1 포토 레지스트 패턴(310)을 벗겨내고 임의의 에칭 잔여물을 제거하기 위해 세정 공정(cleaning process)을 이용하는 것을 포함한다. 단계(208)는 에칭 공정을 이용하여 제1 트렌치(312)를 형성하는 것을 더욱 포함한다. 제1 트렌치(312)는 제1 유전층(306) 및 제1 캡층(304)을 관통하여, 기판(302)에 내장된 게이트, 소스, 드레인, 또는 커패시터와 같은 기판(302)의 접촉 영역에 도달한다.
방법(200)은 전도성 물질을 이용하여 제1 트렌치(312)를 충진함으로써 단계(210)로 진행한다. 단계(210)는 제1 트렌치(312)의 바텀 및 측벽 상에 금속 장벽을 증착하는 것을 포함한다. 본 실시예들에서, 금속 장벽은 한번 이상의 증착 공정을 이용하여 형성된, 다수의 층들을 포함한다. 단계(210)는 원자층 증착(ALD) 공정 또는 화학적 기상 증착(CVD)을 이용하여 도 6에 도시된 바와 같이 제1 트렌치(312)의 바텀 및 측벽 상에 제1 장벽층(314)을 증착하는 것을 포함한다. 단계(210)는 또한 PVD 공정과 같은 증착 공정을 이용하여 제1 장벽층(314) 상에 제2 장벽층(316)을 증착하는 것을 포함한다. 일 실시예에서, 제2 장벽층(316)은 PVD TaN층 없이 PVD Ta층만을 포함한다. 다른 실시예에서, 제2 장벽층(316)은 PVD TaN층과 함께 PVD Ta층을 포함한다. 이러한 실시예들 모두는 PVD Ta층은 포함하지만, PVD TaN층은 선택적이다. 더 많은 장벽층들을 추가하는 것이 가능하다는 것을 이해한다. ALD 공정에 의해 형성된 TaN층은 ALD TaN으로 언급되고, CVD 공정에 의해 형성된 TaN층은 CVD TaN으로 연급되며, PVD 공정에 의해 형성된 Ta층은 PVD Ta로서 언급되는 것을 유념한다. PVD TaN은 이하에 기술되는 바와 같이, ALD TaN 또는 CVD TaN과는 상이하다는 것을 더욱 유념한다.
단계(210)는 전기 도금 공정과 같은 증착 공정을 이용하여 도 6에 도시된 바와 같이, 구리(Cu)와 같은 제1 트렌치 금속(318)으로 제1 트렌치(312)를 충진하는 것을 더욱 포함한다. 일 실시예에서, 단계(210)는 또한 시드층을 증착하는 것을 포함할 수 있다.
방법(200)은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 수행함으로써 단계(212)로 진행한다. 단계(212)는 도 6 및 도 7에 도시된 바와 같이 제1 트렌치(312) 바깥쪽의 제1 트렌치 금속(318), 제2 장벽층(316), 및 제1 장벽층(314)을 제거하는 것을 포함한다. 단계(212)는 또한 에칭 공정을 이용하여 제1 하드 마스크층(308)를 제거하는 것을 포함한다. 단계(212)는 연마를 위해 패드 및 슬러리를 이용하는 것을 더욱 포함한다. 단계(212)는 스크럽 세정 공정을 이용하는 것을 또한 포함한다. 도 7에 도시된 바와 같이, 제1 트렌치 금속(318)은 제1 유전층(306)에 내장된다.
방법(200)은 도 8에 도시된 바와 같이, 제1 유전층(306)에 내장된 제1 트렌치 금속(318) 상에 제2의 다수의 층들을 증착함으로써 단계(214)로 진행한다. 단계(214)는 제1 유전층(306)에 내장된 제1 트렌치 금속(318) 상에 제2 캡층(320)을 증착하고, 제1 트렌치 금속(318) 상에 증착된 제2 캡층(320) 상에 제2 유전층(322)을 증착하며, 제2 캡층(320) 상에 증착된 제2 유전층(322) 상에 제2 하드 마스크층(324)을 증착하는 것을 포함한다.
도 8에 도시된 바와 같이, 본 실시예에서, 제2 캡층(320)은 실리콘 질화물(SixNy)을 포함한다. 제2 캡층(320)은 금속층 사이에 금속(예컨대, 구리) 확산을 막는데 이용된다. 제2 유전층(322)은 유기 유전체 또는 무기 유전체를 포함할 수 있다. 본 실시예에서, 유전체는 대략 2.6 내지 대략 2.65의 범위에 이르는 유전율 k를 갖는 유기 실리콘 겔(organic silicone gel; OSG)을 포함한다. 저유전율(low k) 유전체 OSG는 디에톡시 메틸 실란(diethoxy methyl silane; DEMS)과 같은 전구체와 산소(O2) 플라스마 하의 α-테르펜(ATRP) 다음에 자외선(UV) 경화와 같은 포로젠(porogen) 사이의 화학 반응에 의해 형성된다. 제2 유전층(332)은 실리콘(Si), 탄소(C), 산소(O2), 및/또는 수소(H)를 포함할 수 있다. 제2 유전층(332)은 제1 유전층(306)과 같거나 유사할 수 있다. 제2 하드 마스크층(324)은 실리콘 질화물(SixNy)과 같은 물질, 또는 Ti 또는 TiN과 같은 금속 하드 마스크를 포함한다. 다른 적합한 물질들이 제2 캡층(320), 제2 유전층(322), 및 제2 하드 마스크층(324)에 가능하다.
방법(200)은 도 9에 도시된 바와 같이 제2 포토 레지스트 패턴(326)을 형성함으로써 단계(216)로 진행한다. 제2 포토 레지스트 패턴(326)이 제2 유전층(322) 상에 증착된 제2 하드 마스크층(324)의 탑 상에 형성된다. 단계(216)는 도 4를 참조하여 제1 포토 레지스트 패턴(310)을 형성할 때의 단계(206)와 같거나 유사하다.
방법(200)은 도 10에 도시된 바와 같이 트렌치(328)를 형성함으로써 단계(218)로 진행한다. 단계(218)는 에칭 공정을 이용하여 제2 포토 레지스트 패턴(326)으로 커버되지 않은 제2 하드 마스크층(324)의 일부를 제거하는 것을 포함한다. 단계(218)는 또한 도 10에 도시된 바와 같이 제2 유전층(322) 내를 에칭하는 것을 포함한다. 단계(218)는 제2 포토 레지스트 패턴(326)을 벗겨내고 에칭 잔여물을 제거하기 위해 세정 공정을 이용하는 것을 더욱 포함한다.
방법(200)은 도 11에 도시된 바와 같이 제3 포토 레지스트 패턴(330)을 형성함으로써 단계(220)로 진행한다. 제3 포토 레지스트 패턴(330)은 트렌치(328) 및 제2 하드 마스크층(324)의 탑 상에 형성된다. 단계(220)는 도 4를 참조하여 제1 포토 레지스트 패턴(310)을 형성할 때의 단계(206)와 같거나 유사하다.
방법(200)은 도 12에 도시된 바와 같이 비아(332) 및 제2 트렌치(334)를 형성함으로써 단계(222)로 진행한다. 단계(222)는 제3 포토 레지스트 패턴(330) 및 에칭 공정을 이용함으로써 제1 트렌치 금속(318)에 도달하기 위해서 제2 유전층(322) 및 제2 캡층(320)을 통한 에칭을 포함한다. 단계(222)는 또한 세정 공정을 이용하여 제3 포토 레지스트 패턴(330)을 벗겨내는 것을 포함한다. 단계(222)는 에칭 공정을 이용하여 제2 하드 마스크층(324)을 활용함으로써 제2 유전층(322)을 에칭하는 것을 더욱 포함한다.
방법(200)은 도 13에 도시된 바와 같이 비아(332) 및 제2 트렌치(334)를 충진함으로써 단계(224)로 진행한다. 단계(224)는 원자층 증착(ALD) 공정 또는 화학적 기상 증착(CVD)을 이용하여 비아(332) 및 제2 트렌치(334)의 바텀 및 측벽 상에 제3 장벽층(336)을 증착하는 것을 포함한다. 본 실시예에서, 제3 장벽층(336)은 제1 트렌치 금속(318)에 접촉한다. 단계(224)는 또한 PVD 공정과 같은 증착 공정을 이용하여 제3 장벽층(336) 상에 제4 장벽층(338)을 증착하는 것을 포함한다. 단계(224)는 제4 장벽층(338) 상에 제2 트렌치 금속(340)을 증착하고, 전기 도금과 같은 증착 공정을 이용하여 비아(332) 및 제2 트렌치(334)를 충진하는 것을 포함한다. 일 실시예에서, 단계(224)는 또한 제2 트렌치 금속의 시드층을 증착하는 것을 포함할 수 있다.
본 실시예에서, 제3 장벽층(336)은 ALD 공정 또는 CVD 공정을 이용하여 비아(332) 및 제2 트렌치(334)의 바텀 및 측벽 상에 증착된 TaN층(ALD TaN 또는 CVD TaN)을 포함한다. 일 실시예에서, 제4 장벽층(338)은 PVD TaN 없이, PVD Ta만을 포함한다. 다른 실시예에서, 제4 장벽층(338)은 PVD TaN과 함께 PVD Ta를 포함한다. 본 실시예를 계속하면, 제2 트렌치 금속(340)은 전기 도금 공정을 이용함으로써 형성된 구리(Cu)를 포함한다. 제2 트렌치 금속(340)은 다른 금속 또는 금속 합금을 포함할 수 있다.
방법(200)은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 수행함으로써 단계(226)로 진행한다. 단계(226)는 도 13 및 도 14에 도시된 바와 같이 제2 트렌치(332) 바깥쪽의 제 3 장벽층(336), 제4 장벽층(338), 및 제2 트렌치 금속(340)을 제거하는 것을 포함한다. 단계(226)는 연마를 위한 패드 및 슬러리를 이용하는 것을 포함한다. 단계(226)는 또한 스크럽 세정 공정을 이용하는 것을 포함한다. 단계(226)는 에칭 공정을 이용하여 제2 하드 마스크층(324)을 제거하는 것을 더욱 포함한다. 부가적인 단계들이 상기 방법(200) 이전에, 방법 동안에, 그리고 방법 이후에 제공될 수 있고, 기술된 단계들의 일부는 상기 방법(200)의 추가적인 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. 제시된 실시예들에서, 더욱 많은 트렌치 금속층들이 방법(200)을 이용함으로써 형성될 수 있다.
도 14에 도시된 바와 같이, 방법(200)에 의해 제조되는 장치(300)는 기판(302), 기판(302) 상에 증착된 제1 캡층(304), 제1 캡층(304) 상에 증착된 제1 유전층(306), 제1 캡층(304) 및 제1 유전층(306) 내에 내장된 제1 트렌치(312), 제1 유전층(306) 상에 증착된 제2 캡층(320), 제2 캡층(320) 상에 증착된 제2 유전층(322), 제1 트렌치(312)의 탑 상에 통합되고 제2 캡층(320) 및 제2 유전층(322) 내에 내장된 비아(332), 및 비아(332)의 탑 상에 통합되고 제2 유전층(322) 내에 내장된 제2 트렌치(334)를 포함한다. 하지만, 장치의 다른 구성들도 가능하다.
도 14에 도시된 바와 같이, 제1 트렌치(312)는 제1 트렌치(312)의 바텀 및 측벽 상에 증착된 제1 장벽층(314), 제1 장벽층(314) 상에 증착된 제2 장벽층(316), 및 제2 장벽층(316) 상에 증착되고 제1 트렌치(312)를 충진하는 제1 트렌치 금속(318)을 포함한다. 비아(332)는 제1 트렌치 금속(318)의 탑과 비아(322)의 측벽 상에 증착된 제3 장벽층(336), 제3 장벽층(336) 상에 증착된 제4 장벽층(338), 및 제4 장벽층(338) 상에 증착되고 비아(332)를 충진하는 제2 트렌치 금속(340)을 포함한다. 제2 트렌치(334)는 제2 트렌치(334)의 측벽 상에 증착된 제3 장벽층(336), 제3 장벽층(336) 상에 증착된 제4 장벽층(338), 및 제4 장벽층(338) 상에 증착되고 제2 트렌치(334)를 충진하는 제2 트렌치 금속(318)을 포함한다. 비아(332)는 제2 트렌치(334)와 통합된다. 제3 장벽층(336) 및 제4 장벽층(338)은 비아(332) 및 제2 트렌치(334) 모두에 의해 공유된다. 비아(332) 및 제2 트렌치(334) 모두는 제2 트렌치 금속(340)으로 충진된다.
도 15는 그룹(402)으로 식별되는 장치(100)(도 1)의 Rc를 그룹(404)으로 식별되는 장치(300)(도 2 내지 도 14)의 Rc와 비교하는 그래프(400)이다. 그룹(402)은 제1 트렌치 금속(M1)과 제2 트렌치 금속(M2)이 PVD Ta/TaN으로 증착되는 동안 M1 및 M2의 임계 치수(CD) 변화를 갖는 제1 트렌치 금속(M1)과 제2 트렌치 금속(M2) 간의 Rc 데이터를 포함한다. 그룹(404)은 제1 트렌치 금속(M1)과 제2 트렌치 금속(M2)이 ALD TaN/PVD Ta로 증착되는 동안 M1 및 M2의 임계 치수(CD) 변화를 갖는 제1 트렌치 금속(M1)과 제2 트렌치 금속(M2) 간의 Rc 데이터를 포함한다.
0.05 μm에서 M1/M2이 거의 같다는 M1/M2에 대한 오직 하나의 예외만 있고, 상이한 M1/M2 CD에서 그룹(404)의 Rc 데이터는 그룹(402)의 Rc 데이터보다 작다. 도면에 도시된 바와 같이, 그룹(402)의 Rc는 대력 6 Ω에서 대략 14 Ω으로 변하고, 그룹(404)의 Rc는 대략 6 Ω에서 대략 11 Ω으로 변한다. 상이한 M1/M2 CD 위치에서 그룹(404)의 Rc 데이터의 변화는 그룹(402)의 Rc 데이터의 변화보다 작다는 것을 유념해야 한다. 그룹(404)의 Rc 변화의 기울기는 그룹(402)의 Rc 변화의 기울기보다 얕다는 것을 더욱 유념해야 한다. 그러므로, IC 장치의 성능은 장치(100)와 비교했을 때 장치(300)를 이용함으로써 개선된다.
도 16 및 도 17을 참조하면, PVD TaN과 비교했을 때 ALD TaN 또는 CVD TaN 간의 차이가 상이한 방식으로 도시될 수 있다. 도 16은 장치(100)(도 1)에 해당하는 그래프(500), 및 장치(300)(도 2 내지 도 14)에 해당하는 그래프(510)를 도시한다. 그래프(510)는 대략 2.3 내지 2.6 정도인 ALD TaN의 N/Ta 비, 대략 0.3 내지 0.6 정도인 PVD TaN의 N/Ta 비, 및 대략 0.6 내지 1.0 정도인 ALD TaN/PVD Ta 또는 ALD Ta/PVD TaN/Ta의 N/Ta 비를 도시한다. PVD TaN/Ta(그래프 500)의 탄소(C) 함유량은 대략 0.2% 보다 낮고, ALD TaN/PVD Ta 또는 ALD TaN/PVD TaN/Ta(그래프 510)의 C 함유량은 대략 0.2 내지 1%이다.
도 17을 참조하면, 장치(100) 및 장치(300)을 비교하는 X선 회절(XRD) 분석이 도시된다. 라인(520)은 장치(300)에 해당하고, 라인(530)은 장치(100)에 해당한다. 라인(520, 530)은 도면에서 명시적으로 지정된 영역을 제외하면, 유사하다. 도면은 PVD TaN/Ta(장치 100)의 β-Ta 및 ALD TaN/PVD Ta 또는 ALD TaN/PVD TaN/Ta(장치 300)의 α-Ta를 도시한다.
도 15 및 도 16에 도시된 측정 및 데이터는 오직 예시를 목적으로 한 것으로, 본 개시의 실시예들의 전체가 아닌 일부에 대하여 얻어진 것을 이해한다. 따라서, 본 발명은 특허청구 범위에 명시적으로 설명된 것을 제외하고, 이러한 측정 및 데이터에 의해 제한되어서는 안 된다.
따라서, 본 개시는 집적 회로에 대한 구조를 설명한다. 구조는 기판, 기판 상에 증착된 캡층, 캡층 상에 증착된 유전층, 및 유전층에 내장된 트렌치를 포함한다. 트렌치는 트렌치의 측벽 상에 증착된 원자층 증착(ALD) TaN 또는 화학적 기상 증착(CVD) TaN(ALD TaN 또는 CVD TaN의 N/Ta 비는 대략 2.3 내지 2.6의 범위에 이름), ALD TaN 또는 CVD TaN 상에 증착된 물리적 기상 증착(PVD) Ta 또는 PVD Ta와 PVD TaN의 조합(PVD TaN의 N/Ta 비는 대략 0.3 내지 0.6의 범위에 이르고, PVD Ta의 N/Ta 비는 거의 0임), 및 ALD TaN 또는 CVD TaN 상에 증착된 PVD Ta 또는 PVD Ta와 PVD TaN의 조합 상에 증착된 Cu(ALD TaN 또는 CVD TaN 상에 증착된 PVD Ta 또는 PVD Ta와 PVD TaN의 조합의 N/Ta 비는 대략 0.6 내지 1.0에 이름)를 포함한다. 구조는 충진된 트렌치의 바텀에서 트렌치 내에 통합된 비아를 더욱 포함한다. 비아는 캡층에 도달한다. ALD TaN의 두께는 대략 5 내지 10 옹스트롬(Å)의 범위에 이른다. PVD Ta 또는 PVD TaN의 Ta는 β-Ta에서부터 α-Ta로 변한다. 유전층은 대략 2.6 내지 대략 2.65의 범위에 이르는 유전율 k를 갖는 저유전율(low-k) 물질을 포함한다. 유전층은 Si, C, O 및 H를 더욱 포함한다. ALD TaN 및 ALD TaN상에 증착된 PVD Ta 또는 PVD Ta과 PVD TaN 조합에서 탄소(C) 농도는 대략 0.2 내지 1(%)의 범위에 이른다. PVD Ta 또는 PVD TaN의 탄소(C) 농도는 대략 0.2 %보다 낮다.
일부 실시예에서, 집적 회로에 대한 구조가 설명된다. 구조는 기판, 기판 상에 증착된 제1 캡층, 제1 캡층 상에 증착된 제1 유전층, 제1 유전층에 내장된 제1 트렌치, 제1 유전층 상에 증착된 제2 캡층, 제1 유전층 상에 증착된 제2 유전층, 제2 유전층에 내장된 제2 트렌치, 제1 트렌치와 제2 트렌치 사이에 위치하며 충진된 제1 트렌치의 탑에서 제1 트렌치 내에 통합되고 제2 트렌치의 바텀에서 제2 트렌치 내에 통합되는 비아를 포함한다. 제1 트렌치 또는 제2 트렌치는 제1 트렌치의 바텀 및 측벽 상에 증착된 원자층 증착(ALD) TaN 또는 화학적 기상 증착(CVD) TaN(ALD TaN 또는 CVD TaN의 N/Ta 비는 대략 2.3 내지 2.6의 범위에 이름), ALD TaN 또는 CVD TaN 상에 증착된 물리적 기상 증착(PVD) Ta 또는 PVD Ta와 PVD TaN의 조합(PVD TaN의 N/Ta 비는 대략 0.3 내지 0.6의 범위에 이르고, PVD Ta의 N/Ta 비는 거의 0임), 및 ALD TaN 또는 CVD TaN 상에 증착된 PVD Ta 또는 PVD Ta와 PVD TaN의 조합 상에 증착된 Cu(ALD TaN 또는 CVD TaN 상에 증착된 PVD Ta 또는 PVD Ta와 PVD TaN의 조합의 N/Ta 비는 대략 0.6 내지 1.0에 이름)를 포함한다.
본 개시는 또한 집적 회로를 제조하는 방법을 설명한다. 방법은 기판 상에 캡층을 증착하는 단계, 캡층 상에 유전층을 증착하는 단계, 유전층 상에 하드 마스크층을 증착하는 단계, 제1 유전층에 트렌치를 형성하는 단계, 및 트렌치를 충진하는 단계를 포함한다. 트렌치를 충진하는 단계는 트렌치의 바텀 및 측벽 상에 제1 장벽층을 증착하는 단계, 제1 장벽층 상에 제2 장벽층을 증착하는 단계, 및 제2 장벽층 상에 금속을 증착하는 단계를 포함한다. 방법은 하드 마스크층을 제거하기 위해 화학적 기계적 연마(CMP)를 이용하는 단계를 더욱 포함한다. 제1 장벽층을 증착하는 단계는 원자층 증착(ALD) 공정 또는 화학적 기상 증착(CVD) 공정을 이용하여 대략 5 내지 10 옹스트롱(Å)의 범위에 이르는 두께를 갖는 탄탈룸 질화물(TaN)층을 증착하는 단계를 포함한다. 제2 장벽층을 증착하는 단계는 물리적 기상 증착(PVD) 공정을 이용하여 제1 장벽층 상에 대략 50 내지 100 옹스트롱(Å)의 범위에 이르는 두께를 갖는 Ta층을 증착하는 단계를 포함한다. 제2 장벽층을 증착하는 단계는 PVD 공정을 이용하여 TaN층을 증착하는 단계를 더욱 포함한다. 금속을 증착하는 단계는 구리(Cu)를 증착하는 단계를 포함한다. 금속을 증착하는 단계는 Cu 시드층을 증착하는 단계를 더욱 포함한다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
102, 302: 기판 104, 304: 제1 캡층
106, 306: 제1 유전층 108, 312: 제1 트렌치
110: 제1 트렌치 금속 장벽층 112, 318: 제1 트렌치 금속
114, 320: 제2 캡층 116, 322: 제2 유전층
118, 332: 비아 120: 비아 금속 장벽층
124, 334: 제2 트렌치 126: 제2 트렌치 금속 장벽층
308: 제1 하드 마스크층 310: 제1 포토 레지스트 패턴
314: 제1 장벽층 316: 제2 장벽층
324: 제2 하드 마스크층 326: 제2 포토 레지스트 패턴
330: 제3 포토 레지스트 패턴 336: 제3 장벽층
338: 제4 장벽층

Claims (10)

  1. 집적 회로에 대한 구조에 있어서,
    기판;
    상기 기판 상에 증착된 캡층;
    상기 캡층 상에 증착된 유전층; 및
    상기 유전층에 내장된 트렌치를 포함하고,
    상기 트렌치는,
    상기 트렌치의 측벽 상에 형성된 원자층 증착(ALD) TaN층;
    상기 ALD TaN층 위에 형성된 물리적 기상 증착(PVD) Ta층; 및
    상기 PVD Ta층 위에 형성된 Cu 함유 층을 포함하고,
    상기 ALD TaN층 및 상기 PVD Ta층의 전체 N/Ta 비는 0.6 내지 1.0의 범위에 이르는 것인, 집적 회로에 대한 구조.
  2. 제1항에 있어서, 상기 ALD TaN층의 N/Ta 비는 2.3 내지 2.6의 범위에 이르는 것인, 집적 회로에 대한 구조.
  3. 제1항에 있어서, 상기 트렌치의 바텀 부분에서 상기 트렌치 내에 통합된 비아를 더 포함하고, 상기 비아는 상기 캡층에 도달하는 것인, 집적 회로에 대한 구조.
  4. 제1항에 있어서, 상기 ALD TaN층의 두께는 5 내지 10 옹스트롬(Å)의 범위에 이르는 것인, 집적 회로에 대한 구조.
  5. 제1항에 있어서, 상기 트렌치는 상기 ALD TaN층과 상기 PVD Ta층 사이에 형성된 PVD TaN층을 더 포함하는 것인, 집적 회로에 대한 구조.
  6. 제1항에 있어서, 상기 유전층은 2.6 내지 2.65의 범위에 이르는 유전율 k를 갖는 저유전율(low-k) 물질을 갖는 것인, 집적 회로에 대한 구조.
  7. 제1항에 있어서, 상기 ALD TaN층 및 상기 PVD Ta층의 전체 탄소(C) 농도는 0.2 내지 1(%)의 범위에 이르는 것인, 집적 회로에 대한 구조.
  8. 제1항에 있어서, 상기 PVD Ta층은 α-Ta 및 β-Ta를 포함하는 것인, 집적 회로에 대한 구조.
  9. 집적 회로에 대한 구조에 있어서,
    기판;
    상기 기판 위에 형성된 제1 캡층;
    상기 제1 캡층 위에 형성된 제1 유전층;
    상기 제1 유전층에 내장된 제1 트렌치;
    상기 제1 유전층 위에 형성된 제2 캡층;
    상기 제1 유전층 위에 형성된 제2 유전층;
    상기 제2 유전층에 내장된 제2 트렌치; 및
    상기 제1 트렌치와 상기 제2 트렌치 사이에 위치하며, 상기 제1 트렌치의 탑 부분에서 상기 제1 트렌치 내에 통합되고 상기 제2 트렌치의 바텀 부분에서 상기 제2 트렌치 내에 통합되는 비아를 포함하고,
    상기 제1 트렌치는,
    상기 제1 트렌치의 바텀 및 측벽 상에 증착된 제1 원자층 증착(ALD) TaN층;
    상기 제1 ALD TaN층 위에 증착된 제1 물리적 기상 증착(PVD) Ta층; 및
    상기 제1 PVD Ta층 위에 형성된 제1 Cu 함유 층을 포함하고,
    상기 제2 트렌치는
    상기 제2 트렌치의 바텀 및 측벽 상에 증착된 제2 ALD TaN층;
    상기 제2 ALD TaN층 위에 증착된 제2 PVD Ta층; 및
    상기 제2 PVD Ta층 위에 형성된 제2 Cu 함유 층을 포함하는 것인, 집적 회로에 대한 구조.
  10. 집적 회로를 제조하는 방법에 있어서,
    기판 상에 캡층을 증착하는 단계;
    상기 캡층 상에 유전층을 증착하는 단계;
    상기 유전층에 트렌치를 형성하는 단계; 및
    상기 트렌치를 충진하는 단계를 포함하고,
    상기 트렌치를 충진하는 단계는 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 상기 트렌치의 바텀 및 측벽 상에 제1 장벽층을 증착하는 단계,
    물리적 기상 증착(PVD)를 이용하여 상기 제1 장벽층 상에 제2 장벽층을 증착하는 단계, 및
    상기 제2 장벽층 위에 금속층을 증착하는 단계를 포함하는 것인, 집적 회로를 제조하는 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US9997457B2 (en) * 2013-12-20 2018-06-12 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US10177133B2 (en) 2014-05-16 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9966471B2 (en) 2014-06-27 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked Gate-All-Around FinFET and method forming the same
US9614088B2 (en) 2014-08-20 2017-04-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
US9437484B2 (en) 2014-10-17 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer in integrated circuits
US9508858B2 (en) 2014-11-18 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Contacts for highly scaled transistors
US9466494B2 (en) 2014-11-18 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Selective growth for high-aspect ration metal fill
US9613850B2 (en) 2014-12-19 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique for feature cut by line-end shrink
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9876114B2 (en) 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
US9673112B2 (en) 2015-02-13 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor fabrication with height control through active region profile
US9859115B2 (en) 2015-02-13 2018-01-02 National Taiwan University Semiconductor devices comprising 2D-materials and methods of manufacture thereof
US9502502B2 (en) 2015-03-16 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9698048B2 (en) 2015-03-27 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device
US9741829B2 (en) 2015-05-15 2017-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9576796B2 (en) 2015-05-15 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9761683B2 (en) 2015-05-15 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10062779B2 (en) 2015-05-22 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9685368B2 (en) 2015-06-26 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure having an etch stop layer over conductive lines
US10403744B2 (en) 2015-06-29 2019-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices comprising 2D-materials and methods of manufacture thereof
US11424399B2 (en) 2015-07-07 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated thermoelectric devices in Fin FET technology
US9418886B1 (en) 2015-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming conductive features
US9536980B1 (en) 2015-07-28 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming same
US9721887B2 (en) 2015-08-19 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd Method of forming metal interconnection
US9564363B1 (en) 2015-08-19 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming butted contact
US9698100B2 (en) 2015-08-19 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for interconnection
US9831090B2 (en) 2015-08-19 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor device having gate spacer protection layer
US9728402B2 (en) 2015-08-21 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Flowable films and methods of forming flowable films
US9786602B2 (en) 2015-08-21 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure and methods of fabrication the same
US9490136B1 (en) 2015-08-31 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trench cut
US9613856B1 (en) 2015-09-18 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
US9972529B2 (en) 2015-09-28 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
US10163797B2 (en) 2015-10-09 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Forming interlayer dielectric material by spin-on metal oxide deposition
US9735052B2 (en) 2015-10-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal lines for interconnect structure and method of manufacturing same
US9711533B2 (en) 2015-10-16 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices having different source/drain proximities for input/output devices and non-input/output devices and the method of fabrication thereof
US9659864B2 (en) 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming self-aligned via with selectively deposited etching stop layer
US9647116B1 (en) 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device
SG10201608814YA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
US9818690B2 (en) 2015-10-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnection structure and method
US9627531B1 (en) 2015-10-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Field-effect transistor with dual vertical gates
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9633999B1 (en) 2015-11-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor mid-end-of-line (MEOL) process
US10164051B2 (en) 2015-11-16 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9773879B2 (en) 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10340348B2 (en) 2015-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing finFETs with self-align contacts
US9873943B2 (en) 2015-12-15 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for spatial atomic layer deposition
US10163719B2 (en) 2015-12-15 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming self-alignment contact
US9728501B2 (en) 2015-12-21 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
DE102016116026B4 (de) 2015-12-29 2024-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren
US10163704B2 (en) 2015-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9887128B2 (en) 2015-12-29 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for interconnection
US9614086B1 (en) 2015-12-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Conformal source and drain contacts for multi-gate field effect transistors
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
US11088030B2 (en) 2015-12-30 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10115796B2 (en) 2016-01-07 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pulling-back sidewall metal layer
US10811262B2 (en) 2016-01-14 2020-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a uniform and thin silicide layer on an epitaxial source/ drain structure and manufacturing method thereof
US9881872B2 (en) 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a local interconnect in a semiconductor device
US10163912B2 (en) 2016-01-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain proximity
US10727094B2 (en) 2016-01-29 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd Thermal reflector device for semiconductor fabrication tool
US10283605B2 (en) 2016-01-29 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd Self-aligned metal gate etch back process and device
US9812451B2 (en) 2016-02-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd Field effect transistor contact with reduced contact resistance
US10535558B2 (en) 2016-02-09 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
US9543161B1 (en) 2016-02-10 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of planarizating film
US9947756B2 (en) 2016-02-18 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9754822B1 (en) 2016-03-02 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US9755019B1 (en) 2016-03-03 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9570556B1 (en) 2016-03-03 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10056407B2 (en) 2016-03-04 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and a method for fabricating the same
US9711402B1 (en) 2016-03-08 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact metal
US10109627B2 (en) 2016-03-08 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Enlarging spacer thickness by forming a dielectric layer over a recessed interlayer dielectric
US9911611B2 (en) 2016-03-17 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming openings in a material layer
DE102016114724B4 (de) 2016-03-25 2021-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zum Ausbilden von Gräben mit unterschiedlichen Tiefen und Vorrichtung
US9779984B1 (en) 2016-03-25 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming trenches with different depths
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US9847477B2 (en) 2016-04-12 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a bottom electrode of a magnetoresistive random access memory cell
US9805951B1 (en) 2016-04-15 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of integration process for metal CMP
US9893062B2 (en) 2016-04-28 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
CN107329927A (zh) * 2016-04-28 2017-11-07 富泰华工业（深圳）有限公司 一种数据共享系统及方法
US10475847B2 (en) 2016-04-28 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having stress-neutralized film stack and method of fabricating same
US9899266B2 (en) 2016-05-02 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US11127629B2 (en) 2016-05-17 2021-09-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
US10276662B2 (en) 2016-05-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming contact trench
US9917085B2 (en) 2016-05-31 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate isolation structure and method forming same
US10109467B2 (en) 2016-06-01 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Advanced exhaust system
US9941386B2 (en) 2016-06-01 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with fin structure and method for forming the same
US9627258B1 (en) 2016-06-15 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a contact
US10164032B2 (en) 2016-06-17 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact and manufacturing method thereof
US10515822B2 (en) 2016-06-20 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing bottom layer wrinkling in a semiconductor device
US10008414B2 (en) 2016-06-28 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for widening Fin widths for small pitch FinFET devices
US10685873B2 (en) 2016-06-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer for semiconductor devices
US9768064B1 (en) 2016-07-14 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Formation method of semiconductor device structure
US9640540B1 (en) 2016-07-19 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for an SRAM circuit
US9721805B1 (en) 2016-07-29 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Formation method of semiconductor device structure
US10121873B2 (en) 2016-07-29 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and contact plug design and method forming same
US10199500B2 (en) 2016-08-02 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer film device and method
US10043886B2 (en) 2016-08-03 2018-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate formation through etch back process
US9929271B2 (en) 2016-08-03 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10510850B2 (en) 2016-08-03 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9991205B2 (en) 2016-08-03 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10164111B2 (en) 2016-08-03 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
US10522536B2 (en) 2016-08-03 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with gate stacks
US9997524B2 (en) 2016-08-24 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device and manufacturing method thereof
US10269926B2 (en) 2016-08-24 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Purging deposition tools to reduce oxygen and moisture in wafers
US9865697B1 (en) 2016-08-25 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9953864B2 (en) 2016-08-30 2018-04-24 International Business Machines Corporation Interconnect structure
US9812358B1 (en) 2016-09-14 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US9966308B2 (en) 2016-10-04 2018-05-08 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US9865589B1 (en) 2016-10-31 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. System and method of fabricating ESD FinFET with improved metal landing in the drain
US10049930B2 (en) 2016-11-28 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and operation method thereof
US10043665B2 (en) 2016-11-28 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Formation method of semiconductor device structure with semiconductor nanowire
US9881834B1 (en) 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Contact openings and methods forming same
US9837539B1 (en) 2016-11-29 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
US9985134B1 (en) 2016-11-29 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US10510598B2 (en) 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned spacers and method forming same
US10290546B2 (en) 2016-11-29 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage adjustment for a gate-all-around semiconductor structure
US10008416B2 (en) 2016-11-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Forming a protective layer to prevent formation of leakage paths
US10707316B2 (en) 2016-12-09 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate structure
US10157781B2 (en) 2016-12-14 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor structure using polishing process
US9865595B1 (en) 2016-12-14 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with epitaxial structures that wrap around the fins and the method of fabricating the same
US9972571B1 (en) 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
US10651171B2 (en) 2016-12-15 2020-05-12 Taiwan Semiconductor Manufacturing Co. Ltd. Integrated circuit with a gate structure and method making the same
US10079289B2 (en) 2016-12-22 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods thereof
US10164106B2 (en) 2016-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9985023B1 (en) 2017-02-21 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9859364B1 (en) 2017-03-03 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10153198B2 (en) 2017-04-07 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Low-resistance contact plugs and method forming same
US10707165B2 (en) 2017-04-20 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having an extra low-k dielectric layer and method of forming the same
US10522643B2 (en) 2017-04-26 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Device and method for tuning threshold voltage by implementing different work function metals in different segments of a gate
US10522417B2 (en) 2017-04-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with different liners for PFET and NFET and method of fabricating thereof
US10453753B2 (en) 2017-08-31 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Using a metal-containing layer as an etching stop layer and to pattern source/drain regions of a FinFET
US10276697B1 (en) 2017-10-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance FET with improved reliability performance
US10522557B2 (en) 2017-10-30 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Surface topography by forming spacer-like components
US10366915B2 (en) 2017-11-15 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices with embedded air gaps and the fabrication thereof
US10510894B2 (en) 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
US10361120B2 (en) * 2017-11-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
US10756114B2 (en) 2017-12-28 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor circuit with metal structure and manufacturing method
US10854615B2 (en) 2018-03-30 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having non-merging epitaxially grown source/drains
US11302535B2 (en) 2018-06-27 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Performing annealing process to improve fin quality of a FinFET semiconductor
US10665506B2 (en) 2018-06-27 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced via bridging risk
US10388771B1 (en) 2018-06-28 2019-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device for forming cut-metal-gate feature
US10790352B2 (en) 2018-06-28 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. High density capacitor implemented using FinFET
TWI801530B (zh) * 2018-07-03 2023-05-11 南韓商三星電子股份有限公司 半導體裝置
US10886226B2 (en) * 2018-07-31 2021-01-05 Taiwan Semiconductor Manufacturing Co, Ltd. Conductive contact having staircase barrier layers
US10998241B2 (en) 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
US10923393B2 (en) * 2018-09-24 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts and interconnect structures in field-effect transistors
US11210447B2 (en) 2018-09-26 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Reconfiguring layout and sizing for transistor components to simultaneously optimize logic devices and non-logic devices
US10699944B2 (en) 2018-09-28 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Surface modification layer for conductive feature formation
US11069793B2 (en) 2018-09-28 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance for gate-all-around device by forming extra inner spacers
US10971605B2 (en) 2018-10-22 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy dielectric fin design for parasitic capacitance reduction
US11139203B2 (en) 2018-10-22 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Using mask layers to facilitate the formation of self-aligned contacts and vias
US11158788B2 (en) * 2018-10-30 2021-10-26 International Business Machines Corporation Atomic layer deposition and physical vapor deposition bilayer for additive patterning
US20200176377A1 (en) * 2018-11-30 2020-06-04 Nanya Technology Corporation Electronic device and method of manufacturing the same
CN110676213B (zh) * 2019-09-18 2021-12-14 天津大学 一种针对小线宽要求的硅通孔互连铜线阻挡层优化方法
US11508822B2 (en) 2019-09-25 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain via having reduced resistance
US11362035B2 (en) * 2020-03-10 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion barrier layer for conductive via to decrease contact resistance
US11764220B2 (en) 2020-04-27 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device by patterning a serpentine cut pattern
US11769821B2 (en) 2020-05-15 2023-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a corner spacer
US11715690B2 (en) 2020-09-24 2023-08-01 Nanya Technology Corporation Semiconductor device having a conductive contact with a tapering profile
TWI749845B (zh) * 2020-11-03 2021-12-11 南亞科技股份有限公司 積體電路導線結構及其製造方法
US20230060786A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Enlarged Backside Contact

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW383435B (en) * 1996-11-01 2000-03-01 Hitachi Chemical Co Ltd Electronic device
US5893752A (en) * 1997-12-22 1999-04-13 Motorola, Inc. Process for forming a semiconductor device
JP2000049116A (ja) * 1998-07-30 2000-02-18 Toshiba Corp 半導体装置及びその製造方法
US9051641B2 (en) * 2001-07-25 2015-06-09 Applied Materials, Inc. Cobalt deposition on barrier surfaces
AU2002333601A1 (en) * 2001-09-14 2003-04-01 Asm America, Inc. Metal nitride deposition by ald using gettering reactant
US7049226B2 (en) * 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
US6916398B2 (en) * 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US20030139034A1 (en) * 2002-01-22 2003-07-24 Yu-Shen Yuang Dual damascene structure and method of making same
DE10301243B4 (de) * 2003-01-15 2009-04-16 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Schaltungsanordnung, insbesondere mit Kondensatoranordnung
US8241701B2 (en) * 2005-08-31 2012-08-14 Lam Research Corporation Processes and systems for engineering a barrier surface for copper deposition
US7202162B2 (en) * 2003-04-22 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition tantalum nitride layer to improve adhesion between a copper structure and overlying materials
US7098537B2 (en) * 2003-11-21 2006-08-29 International Business Machines Corporation Interconnect structure diffusion barrier with high nitrogen content
US7700474B2 (en) * 2006-04-07 2010-04-20 Tokyo Electron Limited Barrier deposition using ionized physical vapor deposition (iPVD)
US6952052B1 (en) * 2004-03-30 2005-10-04 Advanced Micro Devices, Inc. Cu interconnects with composite barrier layers for wafer-to-wafer uniformity
CN1946412B (zh) * 2004-04-13 2011-04-13 明治乳业株式会社 炎性肠病的预防和/或治疗剂
US7226860B2 (en) * 2004-04-28 2007-06-05 Taiwan Semiconductor Manfacturing Co. Ltd. Method and apparatus for fabricating metal layer
US20050277292A1 (en) * 2004-05-28 2005-12-15 Chao-Hsien Peng Method for fabricating low resistivity barrier for copper interconnect
US7211507B2 (en) * 2004-06-02 2007-05-01 International Business Machines Corporation PE-ALD of TaN diffusion barrier region on low-k materials
US20060009030A1 (en) * 2004-07-08 2006-01-12 Texas Instruments Incorporated Novel barrier integration scheme for high-reliability vias
US7176119B2 (en) * 2004-09-20 2007-02-13 International Business Machines Corporation Method of fabricating copper damascene and dual damascene interconnect wiring
US20060113675A1 (en) * 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
US7259463B2 (en) * 2004-12-03 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Damascene interconnect structure with cap layer
JP2006210477A (ja) * 2005-01-26 2006-08-10 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法並びに薄膜トランジスタ基板及びその製造方法並びに該薄膜トランジスタを用いた液晶表示装置及び有機ｅｌ表示装置並びに透明導電積層基板
US20090236744A1 (en) * 2005-03-02 2009-09-24 Takao Kinoshita Semiconductor device and method of producing the same
US7538434B2 (en) * 2005-03-08 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Copper interconnection with conductive polymer layer and method of forming the same
US7335587B2 (en) * 2005-06-30 2008-02-26 Intel Corporation Post polish anneal of atomic layer deposition barrier layers
KR100657165B1 (ko) * 2005-08-12 2006-12-13 동부일렉트로닉스 주식회사 구리 배선의 형성 방법 및 그에 의해 형성된 구리 배선을포함하는 반도체 소자
KR100625795B1 (ko) * 2005-08-25 2006-09-18 주식회사 하이닉스반도체 반도체 소자의 게이트 및 그 형성방법
US20070126120A1 (en) * 2005-12-06 2007-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
KR100727258B1 (ko) * 2005-12-29 2007-06-11 동부일렉트로닉스 주식회사 반도체 장치의 박막 및 금속 배선 형성 방법
US7417321B2 (en) * 2005-12-30 2008-08-26 Taiwan Semiconductor Manufacturing Co., Ltd Via structure and process for forming the same
KR100660915B1 (ko) * 2006-02-03 2006-12-26 삼성전자주식회사 반도체 소자의 배선 형성 방법
JP4676350B2 (ja) * 2006-02-14 2011-04-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4728153B2 (ja) * 2006-03-20 2011-07-20 富士通セミコンダクター株式会社 半導体装置の製造方法
EP1845554A3 (en) * 2006-04-10 2011-07-13 Imec A method to create super secondary grain growth in narrow trenches
US20080081464A1 (en) * 2006-09-29 2008-04-03 Tokyo Electron Limited Method of integrated substrated processing using a hot filament hydrogen radical souce
US8026605B2 (en) * 2006-12-14 2011-09-27 Lam Research Corporation Interconnect structure and method of manufacturing a damascene structure
US7785934B2 (en) * 2007-02-28 2010-08-31 International Business Machines Corporation Electronic fuses in semiconductor integrated circuits
JP2008244298A (ja) * 2007-03-28 2008-10-09 Tokyo Electron Ltd 金属膜の成膜方法、多層配線構造の形成方法、半導体装置の製造方法、成膜装置
US7678298B2 (en) * 2007-09-25 2010-03-16 Applied Materials, Inc. Tantalum carbide nitride materials by vapor deposition processes
US7969708B2 (en) * 2007-11-01 2011-06-28 Taiwan Semiconductor Company, Ltd. Alpha tantalum capacitor plate
KR20090045677A (ko) 2007-11-02 2009-05-08 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US8703605B2 (en) * 2007-12-18 2014-04-22 Byung Chun Yang High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability
KR100914982B1 (ko) * 2008-01-02 2009-09-02 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그 형성방법
US9059028B2 (en) * 2009-06-25 2015-06-16 Nec Corporation Semiconductor device and method for manufacturing same
JP2011199021A (ja) * 2010-03-19 2011-10-06 Renesas Electronics Corp 半導体装置及びその製造方法
JP5683388B2 (ja) * 2010-08-19 2015-03-11 株式会社日立国際電気 半導体装置の製造方法、基板処理方法及び基板処理装置
KR20120061609A (ko) * 2010-12-03 2012-06-13 삼성전자주식회사 집적회로 칩 및 이의 제조방법
US9269612B2 (en) * 2011-11-22 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of forming damascene interconnect structures
US20140061918A1 (en) * 2011-12-27 2014-03-06 Christopher Jezewski METHOD OF FORMING LOW RESISTIVITY TaNx/Ta DIFFUSION BARRIERS FOR BACKEND INTERCONNECTS
US20130264620A1 (en) * 2012-04-06 2013-10-10 Texas Instruments Incorporated Integrated circuit having ferroelectric memory with dense via barrier
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8778801B2 (en) * 2012-09-21 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming seed layer structure
US8722531B1 (en) * 2012-11-01 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
US20140264872A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Capping Layer for Interconnect Applications

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