CN105097664B - 一种用于集成电路的结构和制造集成电路的方法 - Google Patents

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Abstract

本发明公开了用于具有减小的接触电阻的集成电路的结构。该结构包括衬底、沉积在衬底上的覆盖层、沉积在覆盖层上的介电层、以及嵌入在介电层中的沟槽。该沟槽包括沉积在沟槽的侧壁上的TaN层，其中，TaN层具有大于钽的氮浓度；沉积在TaN层上的Ta层；以及沉积在Ta层上的Cu。该结构还包括在填充的沟槽的底部集成到沟槽的通孔。在一个实施例中，TaN层和Ta层均以物理汽相沉积(PVD)形成，其中，通过以至少20sccm的N2流量等离子体溅射Ta靶来形成TaN层。该结构提供低的接触电阻(Rc)和紧凑的Rc分布。本发明还涉及器件和用于减小金属的接触电阻的方法。

Description

一种用于集成电路的结构和制造集成电路的方法
相关申请的交叉引用
本申请要求2012年7月31日提交的主题为“减小金属的接触电阻的方法(A Methodof Reducing Contact Resistance of a Metal)”的美国临时专利申请第61/677,862号的优先权，其全部内容结合于此作为参考。本申请也是2012年8月31日提交的美国第13/601,223号的部分继续申请，其全部内容也结合于此作为参考。
技术领域
本发明涉及器件和用于减小金属的接触电阻的方法。
背景技术
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都具有比前一代更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，使用制造工艺可以产生的最小组件(或线))减小。该按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性，而为了实现这些进步，需要IC处理和制造中的类似的发展。
例如，随着器件的临界尺寸(CD)按比例缩小，CD的任何变化都可能变得更加相关，包括IC器件中的金属结构的接触电阻(Rc)的产生的变化。因此，需要一种用于进一步按比例缩小IC器件的方法。
发明内容
为了解决现有技术中的问题，本发明提供了一种用于集成电路的结构，所述结构包括：衬底；覆盖层，沉积在所述衬底上；介电层，沉积在所述覆盖层上；以及沟槽，嵌入在所述介电层中，其中，所述沟槽包括：TaN层，形成在所述沟槽的侧壁上，其中，所述TaN层具有大于钽浓度的氮浓度；Ta层，形成在所述TaN层上方；以及含Cu层，形成在所述Ta层上方，其中，所述TaN层和所述Ta层的总体碳(C)浓度低于约0.2％。
在上述结构中，其中，所述TaN层和所述Ta层的总体N/Ta比率在从约0.6至约1.0的范围内。
在上述结构中，其中，所述TaN层的N/Ta比率在从约2.3至约2.6的范围内。
在上述结构中，还包括通孔，所述通孔在所述沟槽的底部集成到所述沟槽，其中，所述通孔到达所述覆盖层。
在上述结构中，还包括通孔，所述通孔在所述沟槽的底部集成到所述沟槽，其中，所述通孔到达所述覆盖层；其中，所述沟槽具有约0.045μm的CD，并且所述结构的接触电阻(Rc)具有小于约0.4欧姆(Ω)的标准差(σ)。
在上述结构中，其中，所述TaN层的厚度在从约10埃至约20埃的范围内。
在上述结构中，其中，所述Ta层的厚度在从约50埃至约100埃的范围内。
在上述结构中，其中，所述TaN层和所述Ta层包括α-Ta，但是基本上不包括β-Ta。
在上述结构中，其中，所述TaN层和所述Ta层包括α-Ta和β-Ta。
根据本发明的另一个方面，提供了一种用于集成电路的结构，所述结构包括：衬底；第一覆盖层，形成在所述衬底上方；第一介电层，形成在所述第一覆盖层上方；第一沟槽，嵌入在所述第一介电层中，其中，所述第一沟槽包括：第一TaN层，沉积在所述第一沟槽的底部和侧壁上，其中，所述第一TaN层具有大于钽浓度的氮浓度；第一Ta层，沉积在所述第一TaN层上方；以及第一含Cu层，形成在所述第一Ta层上方；第二覆盖层，形成在所述第一介电层上方；第二介电层，形成在所述第二覆盖层上方；第二沟槽，嵌入在所述第二介电层中，其中，所述第二沟槽包括：第二TaN层，沉积在所述第二沟槽的底部和侧壁上，其中，所述第二TaN层具有大于钽浓度的氮浓度；第二Ta层，沉积在所述第二TaN层上方；以及第二含Cu层，形成在所述第二Ta层上方；以及通孔，位于所述第一沟槽和所述第二沟槽之间，其中，所述通孔在所述第一沟槽的顶部集成到所述第一沟槽内并且在所述第二沟槽的底部集成到所述第二沟槽内。
在上述结构中，其中，所述第一沟槽与所述第二沟槽的接触电阻(Rc)具有小于约0.4欧姆(Ω)的标准差(σ)。
在上述结构中，其中，所述第一沟槽与所述第二沟槽的接触电阻(Rc)在从约6欧姆(Ω)至约11欧姆(Ω)的范围内，同时所述第一沟槽的临界尺寸(CD)在从约0.05微米(μm)至约0.5微米(μm)的范围内。
在上述结构中，其中，所述通孔的CD在从约0.025μm至约0.040μm的范围内，同时所述第一沟槽或所述第二沟槽的CD在从约0.036μm至约1.0μm的范围内。
在上述结构中，其中，所述通孔的CD在从约0.040μm至约0.055μm的范围内，同时所述第一沟槽或所述第二沟槽的CD在从约0.045μm至约1.0μm的范围内。
在上述结构中，其中，所述通孔的CD在从约0.055μm至约0.070μm的范围内，同时所述第一沟槽或所述第二沟槽的CD在从约0.064μm至约1.0μm的范围内。
根据本发明的又一个方面，提供了一种制造集成电路的方法，所述方法包括：在衬底上沉积覆盖层；在所述覆盖层上沉积介电层；在所述介电层中形成沟槽；以及填充所述沟槽，其中，填充所述沟槽包括：以至少20标准立方厘米每分钟(sccm)的N2流量使用TaN的物理汽相沉积(PVD)在所述沟槽的底部和侧壁上沉积第一阻挡层；使用Ta的PVD在所述第一阻挡层上沉积第二阻挡层；以及在所述第二阻挡层上方沉积金属层。
在上述方法中，其中，沉积所述第一阻挡层包括以从约20sccm至约40sccm的范围内的N2流量等离子体溅射Ta靶。
在上述方法中，其中，沉积所述第一阻挡层包括以从约20sccm至约40sccm的范围内的N2流量等离子体溅射Ta靶；其中，沉积所述第一阻挡层还包括：从约4sccm至约50sccm的范围内的Ar流量、从约3KW至约15KW的范围内的DC功率以及从约75W至约250W的范围内的AC功率。
在上述方法中，其中，所述第一阻挡层沉积为具有从约10埃至约20埃的范围内的厚度。
在上述方法中，其中，所述第二阻挡层沉积为具有从约至约的范围内的厚度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一个或多个实施例的器件的截面图。
图2是用于实现本发明的一个或多个实施例的制造器件的方法的流程图。
图3至图14是用于实现本发明的一个或多个实施例的形成器件的截面图。
图15是用于图1和图3至图14的器件的接触电阻改进的实例。
图16提供了用于图1和图3至图14的器件的不同元素比率的图。
图17是用于图1和图3至图14的器件的两种TaN化合物的X射线衍射(XRD)分析。
图18是根据本发明的一个或多个实施例的器件的截面图。
图19是根据一些实施例的用于图18的器件的TaN/Ta化合物的X射线衍射(XRD)分析。
图20示出了根据一些实施例的图14和图18的器件的薄层电阻的图。
图21和图22示出了根据一些实施例的图14和图18的器件的接触电阻的图。
具体实施方式
下文公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下文中所描述的组件和布置的具体实例是为了简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作出相应的解释。
为了比较的目的，以下公开内容描述了三种不同的器件。参照图1描述了第一器件100，第一器件100代表一种利用诸如钽(Ta)和氮化钽(TaN)的材料的物理汽相沉积(PVD)以用于在一个或多个沟槽内沉积阻挡层的方法和器件。参照图2至图14描述了第二器件300，第二器件300代表一种利用诸如PVD、原子层沉积(ALD)和/或化学汽相沉积(CVD)的不同沉积技术以用于在一个或多个沟槽内沉积阻挡层的方法和器件。参照图18描述了第三器件600，第三器件600代表一种利用诸如钽(Ta)和氮化钽(TaN)的材料的物理汽相沉积(PVD)以用于在一个或多个沟槽内沉积阻挡层的方法和器件。它们之间的差别将在合适的地方进行讨论。
参照图1，器件100包括衬底102、沉积在衬底102上的第一覆盖层104、沉积在第一覆盖层104上的第一介电层106、嵌入到第一介电层106内的第一沟槽108、沉积在第一沟槽108和第一介电层106上方的第二覆盖层114、沉积在第二覆盖层114上的第二介电层116、形成在第一沟槽108上并且埋在第二介电层116中的通孔118、形成在通孔118上并且埋在第二介电层116中的第二沟槽124。
第一沟槽108嵌入到第一介电层106内。第一沟槽108包括沉积在第一沟槽108的底部和侧壁上的第一沟槽金属阻挡层110以及位于第一沟槽金属阻挡层110上方的填充到第一沟槽108内的第一沟槽金属112。为了参考的目的，沟槽金属也称为金属，并且沟槽金属阻挡层也称为金属阻挡层。
第一沟槽金属阻挡层110、通孔金属阻挡层120和第二沟槽金属阻挡层126包括PVDTaN层和PVD Ta层。将PVD TaN和PVD Ta用作金属阻挡层，第一沟槽金属112或第二沟槽金属128的接触电阻(Rc)取决于第一沟槽金属112和/或第二沟槽金属128的临界尺寸(CD)。接触电阻(Rc)随着相应的沟槽金属的CD的增大而增大。因此，IC中的沟槽金属的接触电阻(Rc)的变化可以显著影响IC的性能。
图2至图14描述了第二器件300，第二器件300提供了比图1的第一器件100更低的Rc，对金属线电阻率和后段制程(BEOL)可靠性几乎没有影响。
参照图2，示出了用于实现本发明的一个或多个实施例的形成器件300的方法200。图3至图14是使用方法200形成的第二器件300的截面图。
方法200开始于步骤202，如图3所示，在衬底302上形成堆叠层。步骤202包括：在衬底302上沉积第一覆盖层304，在覆盖层304上沉积第一介电层306，以及在第一介电层306上沉积硬掩模层308。
在本实施例中，衬底302包括具有或不具有一个或多个导电或非导电薄膜的晶圆。该晶圆是包括硅的半导体衬底(即，硅晶圆)。可选地或额外地，该晶圆可以包括：诸如锗的另一元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体。在又另一可选实施例中，该晶圆可以是绝缘体上半导体(SOI)。导电和非导电薄膜可以包括绝缘体或导电材料。例如，导电材料包括诸如铝(Al)、铜(C u)、钨(W)、镍(Ni)、钛(Ti)、金(Au)和铂(Pt)的金属以及这些金属的合金。绝缘材料可以包括氧化硅和氮化硅。
衬底302可以包括通过离子注入或扩散形成的多个掺杂部件，诸如n型源极/漏极、p型源极/漏极、n型阱和/或p型阱。衬底302也可以包括通过工艺(诸如包括蚀刻以形成多个沟槽以及然后进行的沉积以用介电材料填充沟槽的工艺)形成的诸如浅沟槽隔离(STI)的多个隔离部件。衬底302还包括在用于制造半导体IC器件的前段制程(FEOL)中形成的栅极和接触孔。
在一些实施例中，第一覆盖层304包括氮化硅(SixNy)。第一覆盖层304用于防止金属(例如，铜)扩散。第一介电层306包括可以为有机或无机的介电材料。在本实施例中，介电材料包括介电常数k在从约2.6至约2.65的范围内的有机硅凝胶(OSG)。在氧(O2)等离子体下通过诸如二乙氧基甲基硅烷(DEMS)的前体和诸如α-萜品烯(ATRP)的致孔剂之间进行化学反应，然后进行紫外(UV)固化，从而形成低k介电材料OSG。第一介电层306可以包括硅(Si)、碳(C)、氧(O2)和氢(H)。第一硬掩模层308包括诸如氮化硅(SixNy)的材料或者诸如Ti或TiN的金属硬掩模。其他合适的材料可以用于第一覆盖层304、第一介电层306和第一硬掩模层308。
方法200进行至步骤206，形成第一光刻胶图案310。如图4所示，在沉积在第一介电层306上的第一硬掩模层308的顶部上形成第一光刻胶图案310。步骤206包括例如通过旋涂工艺在第一硬掩模层308上沉积第一光刻胶膜。在本发明中，光刻胶膜也称为抗蚀剂膜。第一光刻胶膜可以包括正性光刻胶或负性光刻胶。第一光刻胶膜也可以包括单层光刻胶膜或多层光刻胶膜。步骤206可以包括在硬掩模层308上沉积第一光刻胶膜之前实施脱水工艺，这可以增强光刻胶膜与硬掩模层308的粘附。脱水工艺可以包括对硬掩模层308高温烘烤一段时间或应用诸如六甲基二硅胺烷(HMDS)的化学物质。步骤206也包括应用底部抗反射涂层(BARC)工艺以改进光刻胶图案的轮廓。步骤206包括使用软烘烤(SB)工艺以增大光刻胶膜的机械强度。
步骤206还包括使用光刻曝光工具曝光沉积在掩模层308上的第一光刻胶膜。光刻曝光工具包括紫外(UV)光、深紫外(DUV)光、远紫外(EUV)光或X射线工具。光刻曝光工具也包括诸如电子束笔的带电粒子工具。步骤206也可以包括使用诸如二元掩模或相移掩模(PSM)的掩模。相移掩模可以是替代相移掩模(alt.PSM)或衰减相移掩模(att.PSM)。在本发明中，掩模也称为光掩模或中间掩模。
步骤206也包括使用诸如四甲基氢氧化铵(TMAH)的显影剂显影曝光后的第一光刻胶膜。可以将有机溶剂用作显影剂。步骤206也包括曝光后烘烤(PEB)、显影后烘烤(PDB)或两者。步骤206也包括冲洗工艺以去除任何显影残留物。
方法200进行至步骤208，如图5所示，形成第一沟槽312。步骤208包括通过使用蚀刻工艺去除硬掩模层308未由第一光刻胶图案310覆盖的部分。步骤208也包括使用清洗工艺以剥离第一光刻胶图案310并且去除任何蚀刻残留物。步骤208还包括使用蚀刻工艺形成第一沟槽312。第一沟槽312穿过第一介电层306和第一覆盖层304到达衬底302的接触区(诸如嵌入到衬底302内的栅极、源极、漏极或电容器)。
方法200进行至步骤210，使用导电材料填充第一沟槽312。步骤210包括在第一沟槽312的底部和侧壁上沉积金属阻挡层。在本实施例中，金属阻挡层包括使用多于一个沉积工艺形成的多个层。如图6所示，步骤210包括使用原子层沉积(ALD)工艺或化学汽相沉积(CVD)在第一沟槽312的底部和侧壁上沉积第一阻挡层314。步骤210也包括使用诸如PVD工艺的沉积工艺在第一阻挡层314上沉积第二阻挡层316。在一个实施例中，第二阻挡层316仅包括PVD Ta层，而不包括PVD TaN层。在另一实施例中，第二阻挡层316包括PVD Ta层和PVDTaN层。这些实施例均包括PVD Ta，但是PVD TaN是可选择的。应该理解，可以添加更多的阻挡层。应该注意，通过ALD工艺形成的TaN层称为ALD TaN，通过CVD工艺形成的TaN层称为CVDTaN，通过PVD工艺形成的Ta层称为PVD Ta，依此类推。还应该注意，如下所讨论的，PVD TaN不同于ALD TaN或CVD TaN。
如图6所示，步骤210还包括使用诸如电镀工艺的沉积工艺以诸如铜(Cu)的第一沟槽金属318填充第一沟槽312。在一个实施例中，步骤210也可以包括沉积晶种层。
方法200进行至步骤212，实施化学机械抛光(CMP)工艺。如图6至图7所示，步骤212包括去除第一沟槽312外部的第一沟槽金属318、第二阻挡层316和第一阻挡层314。步骤212也包括使用蚀刻工艺去除第一硬掩模层308。步骤212还包括将焊盘和料浆用于抛光。步骤212也包括使用洗涤清洗工艺。如图7所示，第一沟槽金属318嵌入第一介电层306中。
方法200进行至步骤214，如图8所示，在嵌入第一介电层306中的第一沟槽金属318上沉积第二堆叠层。步骤214包括：在嵌入第一介电层306中的第一沟槽金属318上沉积第二覆盖层320，在沉积在第一沟道金属318上的第二覆盖层320上沉积第二介电层322，以及在沉积在第二覆盖层320上的第二介电层322上沉积第二硬掩模层324。
如图8所示，在本实施例中，第二覆盖层320包括氮化硅(SixNy)。第二覆盖层320用于防止金属层之间的金属(例如，铜)扩散。第二介电层322可以包括有机或无机介电材料。在本实施例中，该材料包括介电常数k在从约2.6至约2.65的范围内的有机硅凝胶(OSG)。在氧(O2)等离子体下通过诸如二乙氧基甲基硅烷(DEMS)的前体和诸如α-萜品烯(ATRP)的致孔剂之间进行化学反应，然后进行紫外(UV)固化，从而形成低k介电材料OSG。第二介电层322可以包括硅(Si)、碳(C)、氧(O2)和/或氢(H)。第二介电层322可以与第一介电层306相同或类似。第二硬掩模层324包括诸如氮化硅(SixNy)的材料或者如Ti或TiN的金属硬掩模。其他合适的材料可以用于第二覆盖层320、第二介电层322和第二硬掩模层324。
方法200进行至步骤216，如图9所示，形成第二光刻胶图案326。在沉积在第二介电层322上的第二硬掩模层324的顶部上形成第二光刻胶图案326。步骤216与参照图4形成第一光刻胶图案310的步骤206类似或相同。
方法200进行至步骤218，如图10所示，形成沟槽328。步骤218包括使用蚀刻工艺去除第二硬掩模层324未由第二光刻胶图案326覆盖的部分。如图10所示，步骤218也包括蚀刻到第二介电层322内。步骤218还包括使用清洗工艺以剥离第二光刻胶图案326并且去除任何蚀刻残留物。
方法200进行至步骤220，如图11所示，形成第三光刻胶图案330。第三光刻胶图案330形成在沟槽328和第二硬掩模层324的顶部上。步骤220与参照图4形成第一光刻胶图案310的步骤206类似或相同。
方法200进行至步骤222，如图12所示，形成通孔332和第二沟槽334。步骤222包括通过利用第三光刻胶图案330和蚀刻工艺蚀刻穿过第二介电层322和第二覆盖层320到达第一沟槽金属318。步骤222也包括使用清洗工艺剥离第三光刻胶图案330。步骤222还包括通过利用硬掩模层324使用蚀刻工艺蚀刻第二介电层322。
方法200进行至步骤224，如图13所示，填充通孔332和第二沟槽334。步骤224包括使用ALD或CVD在通孔332和第二沟槽334的底部和侧壁上沉积第三阻挡层336。在本实施例中，第三阻挡层336与第一沟槽金属318接触。步骤224也包括使用诸如PVD的沉积工艺在第三阻挡层336上沉积第四阻挡层338。步骤224还包括使用诸如电镀工艺的沉积工艺在第四沟槽阻挡层338上沉积第二沟槽金属340并且填满通孔332和第二沟槽334。在一个实施例中，步骤224也可以包括沉积第二沟槽金属的晶种层。
在本实施例中，第三阻挡层336包括使用ALD工艺或CVD工艺沉积在通孔332和第二沟槽334的底部和侧壁上的TaN层(ALD TaN或CVD TaN)。在一个实施例中，第四阻挡层338仅包括PVD Ta，而不包括PVD TaN。在另一实施例中，第四阻挡层338包括PVD Ta和PVD TaN。继续本实施例，第二沟槽金属340包括通过使用电镀工艺形成的铜(Cu)。第二沟槽金属340可以包括其他金属或金属合金。
方法200进行至步骤226，实施化学机械抛光(CMP)工艺。如图13至图14所示，步骤226包括去除第二沟槽334外部的第三阻挡层336、第四阻挡层338和第二沟槽金属340。步骤226包括将焊盘和料浆用于抛光。步骤226也包括使用洗涤清洗工艺。步骤226还包括使用蚀刻工艺去除第二硬掩模层324。在方法200之前、期间和之后可以提供额外的步骤，并且对于方法200的额外实施例，可以替换、消除或移动一些描述的步骤。在本实施例中，可以通过使用方法200形成更多的沟槽金属层。
如图14所示，通过方法200制造的器件300包括衬底302、沉积在衬底302上的第一覆盖层304、沉积在第一覆盖层304上的第一介电层306、嵌入到第一覆盖层304和第一介电层306内的第一沟槽312、沉积在第一介电层306上的第二覆盖层320、沉积在第二覆盖层320上的第二介电层322、集成在第一沟槽312的顶部上并且嵌入到第二覆盖层320和第二介电层322内的通孔332、以及集成在通孔332的顶部上并且嵌入到第二介电层322内的第二沟槽334。然而，器件的其他配置是可以的。
如图14所示，第一沟槽312包括沉积在第一沟槽312的底部和侧壁上的第一阻挡层314、沉积在第一阻挡层314上的第二阻挡层316、以及沉积在第二阻挡层316上同时填满第一沟槽312的第一沟槽金属318。通孔332包括沉积在第一沟槽金属318的顶部和通孔332的侧壁上的第三阻挡层336、沉积在第三阻挡层336上的第四阻挡层338、以及沉积在第四阻挡层338上同时填满通孔332的第二沟槽金属340。第二沟槽334包括沉积在第二沟槽334的侧壁上的第三阻挡层336、沉积在第三阻挡层336上的第四阻挡层338、以及沉积在第四阻挡层338上同时填满第二沟槽334的第二沟槽金属340。通孔332和第二沟槽334集成在一起。第三阻挡层336和第四阻挡层338由通孔332和第二沟槽334共享。通孔332和第二沟槽334均填充有第二沟槽金属340。
图15是对器件100(图1)的Rc(以组402表示)与器件300(图2至图14)的Rc(以组404表示)进行比较的图400。组402包括在M1和M2沉积在PVD Ta/TaN上时，具有M1和M2的临界尺寸(CD)变化的第一沟槽金属M1和第二沟槽金属M2之间的Rc数据。组404包括在M1和M2沉积在ALD TaN/PVD Ta上时，具有M1和M2的CD变化的第一沟槽金属M1和第二沟槽金属M2之间的Rc数据。
在不同的M1/M2CD处，组404中的Rc数据低于组402中的Rc数据，仅有M1/M2为0.052时是一个例外，在例外的情况下，它们大约相同。如图所示，组402中的Rc从约6Ω变化至约14Ω，而组404中的Rc从约6Ω变化至约11Ω。应该注意，在不同的M1/M2CD位置处，组404中的Rc数据的变化小于组402中的Rc数据的变化。还应该注意，组404中的Rc变化的斜率小于组402中的Rc变化的斜率。因此，与器件100相比，通过使用器件300改进了IC器件的性能。
参照图16和图17，与PVD TaN相比，ALD TaN或CVD TaN之间的差异可以通过不同的方式表示。图16提供了对应于器件100(图1)的图500和对应于器件300(图2至图14)的图510。图510示出了ALD TaN的N/Ta比率为约2.3至2.6、PVD TaN的N/Ta比率为约0.3至0.6、以及ALD TaN/PVD Ta或ALD Ta/PVD TaN/Ta的N/Ta比率为约0.6至1.0。PVD TaN/Ta(图500)中的碳(C)含量低于约0.2％，而ALD TaN/PVD Ta或ALD TaN/PVD TaN/Ta(图510)中的C含量为约0.2％至1％。
参照图17，比较器件100和300的X射线衍射(XRD)分析。线520对应于器件300，而线530对应于器件100。线520、530类似，除了在图中特别指定的区域中。该图示出了PVD TaN/Ta(器件100)中的β中的β和ALD TaN/PVD Ta或ALD TaN/PVD TaN/Ta(器件300)中的α-Ta。
参照图18，其中示出了根据本发明的多个方面制造的器件600。器件600的许多层和组成类似于器件300(图14)的层和组成。因此，为了简单的目的，以相同的参考标号标记它们。然而，器件600包括与器件300不同的一对金属阻挡层(为TaN层上方Ta层)。在一个实施例中，阻挡层636是厚度在从约至的范围内的PVD TaN层，阻挡层638是厚度在从约至约的范围内的PVD Ta层，并且阻挡层638位于阻挡层636上方。在另一实施例中，阻挡层614是厚度在从约至约的范围内的PVD TaN层，阻挡层616是厚度在从约至的范围内的PVD Ta层，并且阻挡层616位于阻挡层614上方。在多个实施例中，阻挡层对636/638可以具有与阻挡层对614/616相同的组成或不同的组成。例如，在一个实施例中，阻挡层614/616是PVD TaN/PVD Ta层，而阻挡层636和638分别与阻挡层336和338(图14)基本上相同。在另一实施例中，阻挡层636/638是PVD TaN/PVD Ta层，而阻挡层614和616分别与阻挡层314和316(图14)基本上相同。在又另一实施例中，阻挡层614/616是PVD TaN/PVD Ta层，并且阻挡层636/638也是PVD TaN/PVD Ta层。在多个实施例中，诸如614/616对或636/638对的器件600的PVD TaN/PVD Ta层对具有与如图510(图16)所示的器件300类似的N/Ta浓度比率。例如，关于器件600，PVD TaN层的N/Ta比率为约2.3至2.6，并且PVD TaN/PVD Ta层的N/Ta比率为约0.6至1.0。然而，器件600的PVD TaN/PVD Ta层对的碳(C)含量低于器件300的阻挡层的C含量。在一个实施例中，器件600的PVD TaN/Ta层中的碳(C)含量低于约0.2％。
在多个实施例中，器件600也不同于器件100(图1)。例如，器件600的PVD TaN层(例如，阻挡层614和/或阻挡层636)薄于器件100的PVD TaN层(例如，图1中的阻挡层110、120和/或126)。在多个实施例中，器件600的PVD TaN层薄于而器件100的PVD TaN层厚于器件600和器件100之间的另一个差别为相应的PVD TaN/PVD Ta阻挡层中的N/Ta比率。在多个实施例中，器件600的PVD TaN层具有约2.3至2.6的N/Ta比率(图16的图510)，而器件100的PVD TaN层具有约0.3至0.6的N/Ta比率(图16的图500)。
仍参照图18，在器件600的一个实施例中，第一沟槽312和第二沟槽334均具有从约0.036微米(μm)至约1.0μm的范围内的CD(例如，宽度)，而通孔332具有从约0.025μm至约0.040μm的范围内的CD(例如，直径)。在器件600的另一实施例中，第一沟槽312和第二沟槽334均具有从约0.045μm至约1.0μm的范围内的CD(例如，宽度)，而通孔332具有从约0.040μm至约0.055μm的范围内的CD(例如，直径)。在器件600的又另一实施例中，第一沟槽312和第二沟槽334均具有从约0.064μm至约1.0μm的范围内的CD(例如，宽度)，而通孔332具有从约0.055μm至约0.070μm的范围内的CD(例如，直径)。
根据一些实施例，可以以方法200(图2)制造器件600。在一个实施例中，方法200在步骤210中形成作为一对PVD TaN和PVD Ta层的阻挡层614和616。在该实施例中，如图6所示，步骤210使用第一PVD工艺(包括以可控的N2流量等离子体溅射Ta靶)在第一沟槽312的底部和侧壁上沉积阻挡层614。在第一PVD工艺中，N2流量控制在从约20标准立方厘米每分钟(sccm)至约40sccm。在一个实施例中，N2流量为约30sccm。在另一实施例中，N2流量为约36sccm。在又另一实施例中，N2流量为从约30sccm至约40sccm。在多个实施例中，第一PVD工艺还包括从约4sccm至约50sccm的范围内的Ar流量、从约3KW至约15KW的范围内的DC功率以及从约75W至约250W的范围内的AC功率。在多个实施例中，PVD TaN层614的厚度控制在约至由于高N2流量与其他操作条件(诸如Ar流量、DC功率和AC功率)结合，PVD TaN层614获得从约2.3至约2.6的范围内的高N/Ta比率。步骤210还包括使用第二PVD工艺在阻挡层614上沉积阻挡层616。第二PVD工艺包括在没有N2流量的情况下等离子体溅射Ta靶。在多个实施例中，PVD Ta层616的厚度控制在约至在一个实施例中，方法200在步骤224中使用与上述类似的PVD工艺形成作为一对PVD TaN和PVD Ta层的阻挡层636和638。由于PVD TaN636(或614)中的高N/Ta比率，PVD Ta层638(或616)获得高于器件100(图1)中的PVD Ta层的Ta纯度。因此，器件600获得低于器件100的Rc。此外，如将在下面讨论的，器件600的某些特性比得上或甚至超过器件300。
图19示出了器件600的多个实施例的XRD分析。参照图19，图712示出了一对PVDTaN/PVD Ta层中的Ta组成，其中，以约27sccm的N2流量形成PVD TaN层。类似地，图714和图716示出了在具有不同N2流量的这样一对中的Ta组成。具体地，图714中的实施例使用约30sccm的N2流量，而图716中的实施例使用约36sccm的N2流量。从图19可以看出，图712中的实施例包括β-Ta和α-Ta，而图714和图716中的实施例包括增大的α-Ta组分和减少的β-Ta组分。具体地，图716中的实施例包括α-Ta，但是基本上不包括β-Ta。由于β-Ta的电阻通常比α-Ta更大，因此图19至少部分地解释了为什么以较高N2流量形成的PVD TaN层有助于降低器件600的各个实施例的Rc。
当设计诸如器件100、300和600的集成电路互连件时，互连件的电阻是重要的问题。例如，通过互连件的传播延迟t通常表示为t＝RC，其中，R是互连件的电阻，而C是互连件的电容性负载。因此，较低的电阻通常有助于降低传播延迟，从而加快切换速度。互连件的电阻包括薄层电阻(Rs)组件和接触电阻(Rc)组件。为了比较器件300和600的电阻，分别比较Rs和Rc组件。为此目的，通过模拟和实验比较器件300的一个实施例和器件600的两个实施例，其中，所有三个实施例均使用宽度为0.045μm的层-5含铜金属线。器件300的实施例将ALD TaN层(例如，阻挡层336)上方的PVD Ta层(例如，阻挡层338)用作通孔332中的金属阻挡层。器件600的第一实施例将PVD TaN层(例如，阻挡层636)上方的PVD Ta层(例如，阻挡层638)用作通孔332中的金属阻挡层，其中，以约30sccm的N2流量形成PVD TaN层。器件600的第二实施例将PVD TaN层(例如，阻挡层636)上方的PVD Ta层(例如，阻挡层638)用作通孔332中的金属阻挡层，其中，以约36sccm的N2流量形成PVD TaN层。图20比较了三个实施例的相应的金属线的Rs。图21和图22比较了三个实施例的Rc。
参照图20，图722示出了关于器件300的实施例的Rs的统计。图724示出了关于器件600的第一实施例的Rs的统计。图726与图724基本上重叠，图726示出了关于器件600的第二实施例的Rs的统计。可以从图20看出，三个实施例的Rs大约相同。
参照图21和图22，图732和图742示出了关于器件300的实施例的Rc的统计，图734和图744示出了关于器件600的第一实施例的Rc的统计，并且图736和图746示出了关于器件600的第二实施例的Rc的统计。在每个图中，均使用了约484个样本。参照图21，图732中的平均和中值Rc低于图734和图736中的平均和中值Rc。然而，图734和图736中的Rc标准差(σ)小于图732中的Rc标准差，这有助于器件600中的更可预测的互连件电阻。关于图734和图736中所示的器件600的两个实施例，Rc标准差(σ)小于约0.4欧姆(Ω)。图22示出了与图21中相同的信息，但是从不同的角度。此外，与器件100的一些实施例(图15中的组402)相比，器件600的两个实施例显示出通常类似于图15中的组404的较低的Rc，其中，沟槽312与沟槽334的接触电阻(Rc)在从约6在至约11从的范围内，而沟槽的临界尺寸(CD)在从约0.05微米(μm)至约0.5微米(μm)的范围内。
以上所示的测量和数据仅用于实例的目的，并且是关于本发明的一些而不是全部实施例导出的。因此，除了权力要求中明确说明的，本发明不应由这些测量和数据限制。
因此，本发明描述了用于集成电路的结构。该结构包括衬底、沉积在衬底上的覆盖层、沉积在覆盖层上的介电层、以及嵌入在介电层中的沟槽。该沟槽包括：沉积在沟槽的侧壁上的原子层沉积(ALD)TaN或化学汽相沉积(CVD)TaN，其中，ALD TaN或CVD TaN的N/Ta比率在从约2.3至2.6的范围内；沉积在ALD TaN或CVD TaN上的物理汽相沉积(PVD)Ta或者PVDTa和PVD TaN的组合，其中，PVD TaN的N/Ta比率在从约0.3至0.6的范围内，并且PVD Ta的N/Ta比率接近零；以及沉积在PVD Ta上的Cu或者沉积在ALD TaN或CVD TaN上的PVD Ta和PVDTaN的组合，其中，PVD Ta、或者PVD Ta和PVD TaN与ALD TaN或CVD TaN的组合的N/Ta比率在从约0.6至1.0的范围内。该结构还包括在填充的沟槽的底部集成到沟槽的通孔。通孔到达覆盖层。ALD TaN的厚度在从约5埃至10埃的范围内。PVD Ta或PVD TaN的Ta从β-Ta变为α-Ta。介电层包括介电常数k在从约2.6至2.65的范围内的低k材料。介电层还包括Si、C、O和H。ALD TaN和PVD Ta或者沉积在ALD TaN上的PVD Ta和PVD TaN中的碳(C)浓度在从约0.2个百分比(％)至1％的范围内。PVD Ta或PVD TaN中的碳(C)浓度小于约0.2％。
在一些实施例中，描述了用于集成电路的结构。该结构包括衬底、沉积在衬底上的第一覆盖层、沉积在第一覆盖层上的第一介电层、嵌入在第一介电层中的第一沟槽、沉积在第一介电层上的第二覆盖层、沉积在第二覆盖层上的第二介电层、嵌入在第二介电层中的第二沟槽、以及位于第一沟槽和第二沟槽之间并且在填充的第一沟槽的顶部集成到第一沟槽并且在第二沟槽的底部集成到第二沟槽的通孔。第一沟槽或第二沟槽包括：沉积在第一沟槽的底部和侧壁上的原子层沉积(ALD)TaN或化学汽相沉积(CVD)TaN，其中，ALD TaN或CVD TaN的N/Ta比率在从约2.3至2.6的范围内；沉积在ALD TaN或CVD TaN上的物理汽相沉积(PVD)Ta或者PVD Ta和PVD TaN的组合，其中，PVD TaN的N/Ta比率在从约0.3至0.6的范围内，并且PVD Ta的N/Ta比率接近零；以及沉积在PVD Ta上的Cu或者沉积在ALD TaN或CVDTaN上的PVD Ta和PVD TaN的组合，其中，PVD Ta、或者PVD Ta和PVD TaN与ALD TaN或CVDTaN的组合的N/Ta比率在从约0.6至1.0的范围内。
本发明也描述了用于制造集成电路的方法。该方法包括：在衬底上沉积覆盖层，在覆盖层上沉积介电层，在介电层上沉积硬掩模层，在第一介电层中形成沟槽，以及填充沟槽。填充沟槽包括：在沟槽的底部和侧壁上沉积第一阻挡层，在第一阻挡层上沉积第二阻挡层，以及在第二阻挡层上沉积金属。该方法还包括使用化学机械抛光(CMP)以去除硬掩模层。沉积第一阻挡层包括使用原子层沉积(ALD)工艺或化学汽相沉积(CVD)工艺沉积厚度在从约5埃至10埃的范围内的氮化钽(TaN)。沉积第二阻挡层包括使用物理汽相沉积(PVD)工艺在第一阻挡层上沉积厚度在从约至的范围内的Ta层。沉积第二阻挡层还包括使用PVD工艺沉积TaN层。沉积金属包括沉积铜(Cu)。沉积金属还包括沉积Cu晶种层。
在一个示例性方面中，本发明涉及用于集成电路的结构。该结构包括衬底；沉积在衬底上的覆盖层；沉积在覆盖层上的介电层；以及嵌入在介电层中的沟槽。沟槽包括形成在沟槽的侧壁上的TaN层，其中，TaN层具有大于钽浓度的氮浓度；形成在TaN层上方的Ta层；以及形成在Ta层上方的含Cu层。TaN层和Ta层的总体碳(C)浓度低于约0.2个百分比(％)。
在另一个示例性方面中，本发明涉及用于集成电路的结构。该结构包括衬底；形成在衬底上方的第一覆盖层；形成在第一覆盖层上方的第一介电层；嵌入在第一介电层中的第一沟槽。第一沟槽包括沉积在第一沟槽的底部和侧壁上的第一TaN层，其中，第一TaN层具有大于钽的氮浓度；沉积在第一TaN层上方的第一Ta层；以及形成在第一Ta层上方的第一含Cu层。该结构还包括形成在第一介电层上方的第二覆盖层、形成在第二覆盖层上方的第二介电层、嵌入在第二介电层中的第二沟槽。第二沟槽包括沉积在第二沟槽的底部和侧壁上的第二TaN层，其中，第二TaN层具有大于钽浓度的氮浓度；沉积在第二TaN层上方的第二Ta层；以及形成在第二Ta层上方的第二含Cu层。该结构还包括位于第一沟槽和第二沟槽之间的通孔，其中，通孔在第一沟槽的顶部集成到第一沟槽并且在第二沟槽的底部集成到第二沟槽。
在又另一示例性方面，本发明针对制造集成电路的方法。该方法包括：在衬底上沉积覆盖层；在覆盖层上沉积介电层；在介电层中形成沟槽；以及填充沟槽。填充沟槽的步骤包括：以至少20标准立方厘米每分钟(sccm)的N2流量使用TaN的物理汽相沉积(PVD)在沟槽的底部和侧壁上沉积第一阻挡层；使用Ta的PVD在第一阻挡层上沉积第二阻挡层；以及在第二阻挡层上方沉积金属层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种用于集成电路的结构，所述结构包括：
衬底；
覆盖层，沉积在所述衬底上；
介电层，沉积在所述覆盖层上；以及
沟槽，嵌入在所述介电层中，其中，所述沟槽包括：
TaN层，形成在所述沟槽的侧壁上，其中，所述TaN层具有大于钽浓度的氮浓度；
Ta层，形成在所述TaN层上方；以及
含Cu层，形成在所述Ta层上方，其中，所述TaN层和所述Ta层的总体碳(C)浓度低于0.2％。
2.根据权利要求1所述的结构，其中，所述TaN层和所述Ta层的总体N/Ta比率在从0.6至1.0的范围内。
3.根据权利要求1所述的结构，其中，所述TaN层的N/Ta比率在从2.3至2.6的范围内。
4.根据权利要求1所述的结构，还包括通孔，所述通孔在所述沟槽的底部集成到所述沟槽，其中，所述通孔到达所述覆盖层。
5.根据权利要求4所述的结构，其中，所述沟槽具有0.045μm的CD，并且所述结构的接触电阻(Rc)具有小于0.4欧姆(Ω)的标准差(σ)。
6.根据权利要求1所述的结构，其中，所述TaN层的厚度在从 至的范围内。
7.根据权利要求1所述的结构，其中，所述Ta层的厚度在从至的范围内。
8.根据权利要求1所述的结构，其中，所述TaN层和所述Ta层包括α-Ta，但是不包括β-Ta。
9.根据权利要求1所述的结构，其中，所述TaN层和所述Ta层包括α-Ta和β-Ta。
10.一种用于集成电路的结构，所述结构包括：
衬底；
第一覆盖层，形成在所述衬底上方；
第一介电层，形成在所述第一覆盖层上方；
第一沟槽，嵌入在所述第一介电层中，其中，所述第一沟槽包括：
第一TaN层，沉积在所述第一沟槽的底部和侧壁上，其中，所述第一TaN层具有大于钽浓度的氮浓度；
第一Ta层，沉积在所述第一TaN层上方；以及
第一含Cu层，形成在所述第一Ta层上方；
第二覆盖层，形成在所述第一介电层上方；
第二介电层，形成在所述第二覆盖层上方；
第二沟槽，嵌入在所述第二介电层中，其中，所述第二沟槽包括：
第二TaN层，沉积在所述第二沟槽的底部和侧壁上，其中，所述第二TaN层具有大于钽浓度的氮浓度；
第二Ta层，沉积在所述第二TaN层上方；以及
第二含Cu层，形成在所述第二Ta层上方；以及
通孔，位于所述第一沟槽和所述第二沟槽之间，其中，所述通孔在所述第一沟槽的顶部集成到所述第一沟槽内并且在所述第二沟槽的底部集成到所述第二沟槽内。
11.根据权利要求10所述的结构，其中，所述第一沟槽与所述第二沟槽的接触电阻(Rc)具有小于0.4欧姆(Ω)的标准差(σ)。
12.根据权利要求10所述的结构，其中，所述第一沟槽与所述第二沟槽的接触电阻(Rc)在从6欧姆(Ω)至11欧姆(Ω)的范围内，同时所述第一沟槽的临界尺寸(CD)在从0.05微米(μm)至0.5微米(μm)的范围内。
13.根据权利要求10所述的结构，其中，所述通孔的CD在从0.025μm至0.040μm的范围内，同时所述第一沟槽或所述第二沟槽的CD在从0.036μm至1.0μm的范围内。
14.根据权利要求10所述的结构，其中，所述通孔的CD在从0.040μm至0.055μm的范围内，同时所述第一沟槽或所述第二沟槽的CD在从0.045μm至1.0μm的范围内。
15.根据权利要求10所述的结构，其中，所述通孔的CD在从0.055μm至0.070μm的范围内，同时所述第一沟槽或所述第二沟槽的CD在从0.064μm至1.0μm的范围内。
16.一种制造集成电路的方法，所述方法包括：
在衬底上沉积覆盖层；
在所述覆盖层上沉积介电层；
在所述介电层中形成沟槽；以及
填充所述沟槽，其中，填充所述沟槽包括：
以至少20标准立方厘米每分钟(sccm)的N2流量使用TaN的物理汽相沉积(PVD)在所述沟槽的底部和侧壁上沉积第一阻挡层，其中，所述第一阻挡层具有大于钽浓度的氮浓度；
使用Ta的PVD在所述第一阻挡层上沉积第二阻挡层；以及
在所述第二阻挡层上方沉积金属层。
17.根据权利要求16所述的方法，其中，沉积所述第一阻挡层包括以从20sccm至40sccm的范围内的N2流量等离子体溅射Ta靶。
18.根据权利要求17所述的方法，其中，沉积所述第一阻挡层还包括：从4sccm至50sccm的范围内的Ar流量、从3KW至15KW的范围内的DC功率以及从75W至250W的范围内的AC功率。
19.根据权利要求16所述的方法，其中，所述第一阻挡层沉积为具有从至的范围内的厚度。
20.根据权利要求16所述的方法，其中，所述第二阻挡层沉积为具有从至的范围内的厚度。
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