KR20140005914A - 내장된 나노구조를 갖는 저 열전도성 매트릭스 및 그것의 방법 - Google Patents

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밍치앙 이
가브리엘 에이. 마터스
매튜 엘. 스컬린
치 광 리
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알파벳 에너지, 인코포레이티드
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Abstract

본 발명은 적어도 하나의 내장된 나노와이어 어레이를 갖는 매트릭스 및 그 방법을 제공한다. 상기 매트릭스는 나노와이어 및 상기 나노와이어 사이에 배치된 하나 이상의 충진재를 포함한다. 상기 나노와이어 각각은 제 1 말단 및 제 2 말단을 포함한다. 상기 나노와이어는 서로 실질적으로 평행하고 상기 하나 이상의 충진재에 의해 서로에 대하여 상대적 위치에 고정된다. 상기 하나 이상의 충진재 각각은 켈빈 온도당 미터당 50 와트 미만의 열전도도와 관련된다. 그리고, 상기 매트릭스는 적어도 승화 온도 및 녹는 온도와 관련되며, 상기 승화 온도 및 녹는 온도는 각각 350℃ 보다 높다.

Description

내장된 나노구조를 갖는 저 열전도성 매트릭스 및 그것의 방법{LOW THERMAL CONDUCTIVITY MATRICES WITH EMBEDDED NANOSTRUCTURES AND METHODS THEREOF}
본 명세서에 기재된 작업은 부분적으로 미국 공군 SBIR 계약 번호 FA8650-10-M-2031에 따라 지원되었다. 따라서 미국 정부는 본 발명에 관한 특정의 권리를 가질 수 있다.
본 발명은 나노구조에 관한 것이다. 좀 더 구체적으로, 본 발명은 내장된 나노구조를 갖는 저 열전도성 매트릭스 및 그 방법을 제공한다. 간단히 예를 들면, 본 발명은 열전 장치(thermoelectric devices)에서 사용하기 위한 하나 이상의 저 열전도성 재료에 내장된 나노구조의 어레이(arrays)에 적용되어 왔다. 그러나, 본 발명이 태양열 발전(solar power), 전지 전극 및/또는 에너지 저장, 촉매 및/또는 발광 다이오드를 포함하지만 이에 한하지 않는, 훨씬 더 넓은 범위의 응용 가능성을 가짐이 인식될 것이다.
열전 재료(thermoelectric materials)는, 고체 상태에서 이동하는 부분 없이, 예를 들어 적용된 온도 구배에서 상당량의 열에너지를 전기로 전환시키거나(예를 들어, 제벡 효과(Seebeck effect)) 또는 적용된 전기장에서 열을 펌프(예를 들어, 펠티에 효과(Peltier effect))할 수 있는 것이다. 고체-상태 열기관에 대한 적용은, 마이크로칩 및 센서와 같은 사물 또는 공간을 냉각하는 것 뿐만 아니라, 1차적이든 폐기물이든 다양한 열원으로부터 전기를 발전시키는 것을 포함하여, 다양하다. 열전 재료로 구성되는 열전 장치를 사용하는 것에 대한 관심은, 일부는 향상된 열전 성능(예를 들어, 효율, 전력 밀도, 또는 "열전 성능 지수(thermoelectric figure of merit)" ZT(ZT는 S 2 σ/k 와 같고 S는 제벡 계수이며, σ는 열전도도이고, k는 열전 재료의 열전도도임))으로 인하여, 또한 열효율 개선을 위해 폐기열을 전기로서 회수하거나 성능 개선을 위해 집적 회로를 냉각시키는 시스템 모두를 위한 고조된 요구로 인하여, 최근 수년간 성장하였다.
여태까지, 열전기 장치(thermoelectrics)는 유사한 에너지 생성 또는 냉각 수단을 이루는 다른 기술들에 비하여 이들 장치의 빈약한 비용 효능으로 인하여 상업적 이용성이 제한되었다. 다른 기술이 보통, 경량의 낮은 풋프린트(footprint) 적용에서 사용하기에 열전기 장치만큼 적당하지 않은 경우라 할지라도, 열전기 장치는 종종 그것의 엄청나게 높은 비용으로 인하여 제한되어 왔다. 상업적 용도에서 열전기 장치의 유용성을 실현하는데 중요한 것은 고성능 열전 재료(예를 들어 모듈)로 구성되는 장치의 제조 가능성(manufacturability)이다. 이러한 모듈은 바람직하게, 예를 들어 최소 비용으로 최대 성능을 보장하는 방식으로 제조된다.
현재 상업적으로 이용가능한 열전 모듈에서 열전 재료는 일반적으로 비스무스 텔루라이드(bismuth telluride) 또는 납 텔루라이드(lead telluride)로 구성되는데, 이들은 모두 유독하고, 제조하기 어렵고, 입수 및 가공하기에 비용이 많이 든다. 대체 에너지 생성 및 미소 규모(microscale) 냉각 능력 모두에 대한 강한 요구가 현재 있으므로, 제조가능성이 상당히 높고 저비용이며, 고성능의 열전기 장치에 대한 추진력이 성장하고 있다.
열전 장치는 종종, 전기 접속되고 냉각기(예를 들어, 펠티에) 또는 에너지 전환(예를 들어, 제벡) 장치에서 조립되는, Bi2Te3 및 PbTe과 같은 종래의 열전 재료로 만들어진 열전 다리(thermoelectric legs)로 분리된다. 이는 종종, 열적으로 병렬 구성(thermally parallel configuration)을 제공하면서 직렬-구성의 전기 접속(series-configured electrical connection)이 되도록 하는 구성에서 상기 열전 다리를 금속 접촉에 결합시켜, 모든 다리들을 가로질러 동시에 온도 구배가 이루어지도록 하는 것과 관련된다. 그러나, 종래의 열전 장치를 생산하는 데에는 많은 단점이 존재할 수 있다. 예를 들어, 외부로 만들어진 상기 열전 다리를 가공 및 조립하는 것과 관련된 비용이 흔히 높다. 상기 종래의 가공 또는 조립 방법은 보통, 많은 열전 응용에 요구되는 컴팩트한 열전 장치의 제조를 어렵게 한다. 종래의 열전 재료는 종종 유독하고 비싸다.
나노구조는 흔히, 나노 스케일로 측정되는 적어도 하나의 구조적 칫수(예를 들어, 0.1 nm 내지 1000 nm)를 갖는 구조를 말한다. 예를 들어 나노와이어(nanowire)는, 비록 나노와이어가 길이에 있어 상당히 더 길 수 있지만, 나노스케일로 측정되는 횡단 거리를 갖는 단면적을 가짐을 특징으로 한다. 또 다른 예로, 나노튜브(nanotube) 또는 중공 나노와이어(hollow nanowire)는, 비록 나노튜브가 길이에 있어 상당히 더 길 수 있지만, 나노스케일로 측정되는 횡단 거리를 갖는 총 단면적 및 벽 두께를 가짐을 특징으로 한다. 또 다른 예로, 나노홀(nanohole)은, 비록 나노홀이 깊이에 있어 상당히 더 길 수 있지만, 나노스케일로 측정되는 횡단 거리를 갖는 단면적을 갖는 공극(void)을 특징으로 한다. 또 다른 예로, 나노메쉬(nanomesh)는 종종 상호 연결되는, 복수의 다른 나노구조(예를 들어 나노와이어, 나노튜브 및/또는 나노홀)를 포함하는 어레이(array)이다.
나노구조는 열전 성능을 개선할 가능성을 보여왔다. 열전 재료로부터 0D, 1D, 또는 2D 나노구조를 생성하는 것은, 어떠한 경우 그 재료의 열전 발전(thermoelectric power generation) 또는 냉각 효율을, 다른 경우에는 때때로 매우 현저하게(100 이상의 지수(factor)) 개선할 수 있다. 그러나, 많은 나노구조로 구성되는 실제 육안으로 보이는(macroscopic) 열전 장치에서 요구되는 나노구조에 대하여 배열, 스케일 및 기계적 강도의 면에서 많은 한계가 존재한다. 실리콘 가공과 유사한 방법을 이용하여 그러한 나노구조를 가공하는 것은 대단한 비용 잇점을 가질 것이다. 예를 들어, 평면(planar surface)을 갖는 나노구조 어레이를 만드는 것은 금속화(metallization)와 같은 평면 반도체 공정을 지지한다.
따라서, 열전 장치에서 사용하기에 유리한 전기적, 열적, 기계적 특성을 갖는 재료로부터 이러한 나노구조 어레이를 형성하는 것이 매우 바람직하다.
본 출원은 2010년 12월 3일 출원된 미국 가출원 제61/419,366호(공동 양도되고 모든 목적상 본 출원에 포함됨)에 대한 우선권을 주장한다.
본 출원은 미국 특허출원 제13/299,179호(모든 목적상 본 출원에 포함됨)와 관련된다.
미국 가출원 제61/419,366호 미국 특허출원 제13/299,179호
본 발명은 나노구조에 관한 것이다. 좀 더 구체적으로, 본 발명은 내장된 나노구조를 갖는 저 열전도성 매트릭스 및 그 방법을 제공한다. 간단히 예를 들면, 본 발명은 열전 장치에서 사용하기 위한 하나 이상의 저 열전도성 물질에 내장된 나노구조 어레이에 적용되어 왔다. 그러나, 본 발명이 태양열 발전, 전지 전극 및/또는 에너지 저장, 촉매 및/또는 발광 다이오드를 포함하지만 이에 한하지 않는, 훨씬 더 넓은 범위의 응용 가능성을 가짐이 인식될 것이다.
일 실시예에 의하면, 적어도 하나의 내장된 나노와이어 어레이를 갖는 매트릭스는 나노와이어 및 상기 나노와이어 사이에 배치된 하나 이상의 충진재(fill materials)를 포함한다. 상기 나노와이어 각각은 제 1 말단 및 제 2 말단을 포함한다. 상기 나노와이어는 서로 실질적으로 평행하고 상기 하나 이상의 충진재에 의해 서로에 대하여 상대적 위치에 고정된다. 상기 하나 이상의 충진재 각각은 켈빈(Kelvin) 온도당 미터당 50 와트(Watts) 미만의 열전도도와 관련된다. 그리고, 상기 매트릭스는 적어도 승화 온도 및 녹는 온도와 관련되며, 상기 승화 온도 및 상기 녹는 온도는 각각 350℃ 보다 높다.
또 다른 실시예에 의하면, 적어도 하나의 내장된 나노구조 어레이를 갖는 매트릭스는 나노구조를 포함하며, 상기 나노구조는 각각 제 1 말단 및 제 2 말단을 포함한다. 상기 나노구조는 공극에 대응한다. 하나 이상의 충진재가 적어도 상기 공극 내에 위치한다. 상기 나노구조 각각은 반도체 재료를 포함한다. 상기 나노구조는 서로 실질적으로 평행하며 상기 하나 이상의 충진재에 의하여 서로에 대한 상대적 위치에 고정된다. 상기 하나 이상의 충진재 각각은 켈빈 온도당 미터당 50 와트 미만의 열전도도와 관련된다. 그리고, 상기 매트릭스는 적어도 승화 온도 및 녹는 온도와 관련되며, 상기 승화 온도 및 녹는 온도는 각각 350℃ 보다 높다.
또 다른 실시예에 의하면, 적어도 하나의 내장된 나노구조 어레이를 갖는 매트릭스를 제조하는 방법은 나노구조에 대응하는 공극을 하나 이상의 충진재로 채우는 것을 포함하며, 상기 하나 이상의 충진재 각각은 켈빈 온도당 미터당 50 와트 미만의 열전도도와 관련되며, 상기 나노 구조는 반도체 재료를 포함하며 적어도 상기 나노구조로 내장된 매트릭스를 형성하며, 상기 매트릭스는 적어도 승화 온도 및 녹는 온도와 관련되며, 상기 승화 온도 및 녹는 온도는 각각 350℃ 보다 높다. 상기 공극을 채우는 공정은 상기 나노구조를 서로에 대하여 실질적으로 평행하게 유지하고, 상기 나노 구조를 상기 하나 이상의 충진재에 의하여 서로에 대한 상대적 위치에 고정하는 것을 포함한다.
실시예에 따라 하나 이상의 이러한 잇점들이 달성될 수 있다. 본 발명의 이러한 잇점들 및 다양한 추가의 목적, 특징 및 장점은 아래의 상세한 설명 및 첨부도면을 참고로 완전히 인식될 수 있다.
도 1은 본 발명의 일 실시예에 따라 매트릭스에 내장된 나노와이어의 어레이를 보여주는 간략도이다.
도 2는 본 발명의 또 다른 실시예에 따라 매트릭스에 내장된 나노홀의 어레이를 보여주는 간략도이다.
도 3은 본 발명의 일 실시예에 따라 매트릭스에 내장된 나노구조의 어레이를 형성하는 방법을 보여주는 간략도이다.
도 4는 본 발명의 일 실시예에 따라 매트릭스에 내장된 나노구조의 어레이를 형성하는 방법의 일부로서 하나의 나노구조 어레이를 형성하는 공정을 보여주는 간략도이다.
도 5는 본 발명의 일 실시예에 따라 매트릭스에 내장된 나노구조의 어레이를 형성하는 방법의 일부로서 형성된 하나의 나노구조 어레이를 보여주는 간략도이다.
도 6a, 6b 및 6c는 본 발명의 특정 실시예에 따라 매트릭스에 내장된 나노구조의 어레이를 형성하는 방법의 일부로서 복수의 나노구조의 다양한 면을 보여주는 주사전자현미경 이미지이다.
도 7은 본 발명의 일 실시예에 따라 매트릭스에 내장된 나노구조의 어레이를 형성하는 방법의 일부로서 제 1 나노구조 어레이 및 제 2 나노구조 어레이의 형성을 보여주는 간략도이다.
도 8은 본 발명의 또 다른 실시예에 따라 매트릭스에 내장된 나노구조의 어레이를 형성하는 방법의 일부로서 제 1 나노구조 어레이 및 제 2 나노구조 어레이의 형성을 보여주는 간략도이다.
도 9는 본 발명의 일 실시예에 따라 도 3의 방법의 일부로서 충진 공정 동안 나노구조의 어레이를 충진하기 위해 사용되는 스핀-온 코팅 공정(spin-on coating process) 동안 나노구조 어레이의 측면을 보여주는 간략도이다.
도 10은 본 발명의 일 실시예에 따라 도 3의 방법의 일부로서 나노구조 어레이를 충진하기 위해 스핀-온 코팅 공정이 사용된 후에 상기 나노구조 어레이의 측면을 보여주는 간략도이다.
도 11a-11f는 본 발명의 특정 실시예에 따라 도 3의 방법의 일부로서 상기 스핀-온 코팅 공정 이후의 나노구조 어레이의 다양한 면을 보여주는 주사전자현미경 이미지이다.
도 12는 본 발명의 일 실시예에 따라 도 3의 방법의 일부로서 나노구조 어레이를 충진하기 위해 이용된 증착 공정 동안 나노구조의 어레이의 측면을 보여주는 간략도이다.
본 발명은 나노구조에 관한 것이다. 좀 더 구체적으로, 본 발명은 내장된 나노구조를 갖는 저 열전도성 매트릭스 및 그 방법을 제공한다. 간단히 예를 들면, 본 발명은 열전 장치에서 사용하기 위한 하나 이상의 저 열전도성 물질에 내장된 나노구조 어레이에 적용되어 왔다. 그러나, 본 발명이 태양열 발전, 전지 전극 및/또는 에너지 저장, 촉매 및/또는 발광 다이오드를 포함하지만 이에 한하지 않는, 훨씬 더 넓은 범위의 응용 가능성을 가짐이 인식될 것이다.
일반적으로, 열전 재료의 유용성은 그 재료의 물리적 기하구조에 따라 다르다. 예를 들어, 열전 장치의 뜨거운 면과 차가운 면에 제공된 열전 재료의 표면적이 크면 클수록, 전력 밀도의 증가를 통해 열 및/또는 에너지 전달을 지지하는 열전 장치의 능력은 더 커진다. 또 다른 예로, 상기 열전 재료의 뜨거운 면과 차가운 면 사이의 적당한 최소 거리(즉, 열전 나노구조의 길이)는 상기 열전 장치를 가로질러 더 높은 열 구배(higher thermal gradient)를 더 잘 지지하도록 돕는다. 이는 또한 전력 밀도를 증가시킴으로써 열 및/또는 에너지 전달을 지지하는 능력을 증가시킬 수 있다.
열전 나노구조의 한가지 유형은 적당한 열전 특성을 갖는 나노와이어 어레이이다. 나노와이어는 유익한 열전 특성을 가질 수 있지만, 아직까지 종래의 나노와이어 및 나노와이어 어레이는 어레이의 비교적 적은 크기 및 제조된 나노와이어의 짧은 길이로 인하여 그것의 기술적 응용성이 제한되었다. 열전 응용성을 갖는 또 다른 유형의 나노구조는 나노홀 또는 나노메쉬이다. 나노홀 또는 나노메쉬 어레이는 또한 이들 나노구조가 생성하거나 합성할 수 있는 적은 부피로 인하여 제한된 응용성을 갖는다. 예를 들어, 100 ㎛ 보다 짧은 길이를 갖는 종래의 나노구조는 전력 발생 및/또는 열 펌핑에 있어 제한된 응용성을 가지며, 10 ㎛ 보다 짧은 길이를 갖는 종래의 나노구조는 이러한 짧은 길이를 가로질러 이용가능한 열교환 기술을 이용하여 온도 구배를 유지 또는 달성하는 능력이 매우 감소하기 때문에 훨씬 더 적은 응용성을 갖는다. 또한, 또 다른 예로, 4, 6, 8 및 12 인치의 웨이퍼 칫수보다 적은 어레이는 상업적으로 제한된다.
실리콘과 같은 반도체 물질을 이용하여 형성되는 매우 긴 나노구조의 큰 어레이의 개발은 열전 장치의 형성에 있어 유용할 수 있다. 예를 들어, 낮은 열전도도를 갖고 반도체 기판의 소정 영역 내에 형성된 실리콘 나노구조는 유니웨이퍼(uniwafer) 열전 장치를 제조하기 위한 복수의 열전 소자를 형성하기 위해 이용될 수 있다. 또 다른 예로, 상기 반도체 기판의 소정 영역 내에 형성된 실리콘 나노와이어는 조립된 열전 장치에서 n- 또는 p-타입 다리 또는 양자 모두로서 이용될 수 있다.
그러나, 나노구조 어레이를 형성하고 이용하는데 종종 많은 어려움이 있다. 예를 들어, 나노구조는 종종 깨지기 쉬우며(fragile) 쉽게 굴곡 또는 파손될 수 있다. 또 다른 예로, 나노구조는 고온 표면에 직접 적용될 수 없다. 또 다른 예로, 나노구조는 거친 환경에 노출될 수 없다. 또 다른 예로, 나노구조는 열전 응용을 위해 필요한 신뢰할만한 평면 금속 접촉을 형성하는 지지 물질을 필요로 한다. 결과적으로, 나노구조 어레이는 적당한 매트릭스에 내장됨으로써 이득을 볼 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따라 매트릭스에 내장된 나노와이어의 어레이를 보여주는 간략도이다. 이 도면은 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 도 1에서, 나노와이어 어레이(2110)는 반도체 재료의 블록(예를 들어, 반도체 기판(2120)) 내에 형성된다. 일 예로서, 상기 반도체 기판(2120)은 전체 웨이퍼이다. 또 다른 예에서, 상기 반도체 기판(2120)은 4-인치 웨이퍼이다. 또 다른 예로서, 상기 반도체 기판은 4-인치 웨이퍼보다 큰 패널(panel)이다. 또 다른 예로서, 상기 반도체 기판(2120)은 6-인치 웨이퍼이다. 또 다른 예에서, 상기 반도체 기판(2120)은 8-인치 웨이퍼이다. 또 다른 예에서, 상기 반도체 기판(2120)은 12-인치 웨이퍼이다. 또 다른 예에서, 상기 반도체 기판(2120)은 12-인치 웨이퍼보다 큰 패널이다. 또 다른 예에서, 상기 반도체 기판(2120)은 웨이퍼와는 다른 형상이다. 또 다른 예에서, 상기 반도체 기판(2120)은 실리콘을 포함한다.
일부 실시예에서, 상기 반도체 기판(2120)은 관능화(functionalized)된다. 예를 들어, 상기 반도체 기판(2120)은 n-타입 반도체를 형성하도록 도핑된다. 또 다른 예에서, 상기 반도체 기판(2120)은 p-타입 반도체를 형성하도록 도핑된다. 또 다른 예에서, 상기 반도체 기판(2120)은 III군 및/또는 V군 원소를 이용하여 도핑된다. 또 다른 예에서, 상기 반도체 기판(2120)은 상기 반도체 기판(2120)의 전기적 및/또는 열적 특성을 제어하기 위해 관능화된다. 또 다른 예에서, 상기 반도체 기판(2120)은 붕소로 도핑된 실리콘을 포함한다. 또 다른 예에서, 상기 반도체 기판(2120)은 상기 반도체 기판(2120)의 저항률(resistivity)을 약 0.00001 Ω-m와 10 Ω-m 사이로 조절하도록 도핑된다. 또 다른 예에서, 상기 반도체 기판(2120)은 나노와이어 어레이(2110)에 0.1 W/(mㆍK)(즉, 켈빈 온도당 미터당 와트)와 500 W/(mㆍK) 사이의 열전도도를 제공하도록 관능화된다.
다른 실시예에서, 나노와이어 어레이(2110)는 반도체 기판(2120)에 형성된다. 예를 들어, 나노와이어 어레이(2110)는 실질적으로 모든 반도체 기판(2120)에 형성된다. 또 다른 예에서, 나노와이어 어레이(2110)는 복수의 나노와이어(2130)를 포함한다. 또 다른 예에서, 상기 복수의 나노와이어(2130) 각각은 제 1 말단(2140) 및 제 2 말단(2150)을 갖는다. 또 다른 예에서, 상기 복수의 나노와이어(2130)의 제 2 말단(2150)은 집합적으로 하나의 어레이 영역(array area)을 형성한다. 또 다른 예에서, 상기 어레이 영역은 0.01 mm x 0.01 mm이다. 또 다른 예에서, 상기 어레이 영역은 0.1 mm x 0.1 mm이다. 또 다른 예에서, 상기 어레이 영역은 직경이 450 mm이다. 또 다른 예에서, 상기 복수의 나노와이어(2130)의 제 1 말단(2140) 각각과 상기 복수의 나노와이어(2130) 각각의 제 2 말단(2150) 사이의 거리는 적어도 200 ㎛이다. 또 다른 예에서, 상기 복수의 나노와이어(2130)의 제 1 말단(2140) 각각과 상기 복수의 나노와이어(2130) 각각의 제 2 말단(2150) 사이의 거리는 적어도 300 ㎛이다. 또 다른 예에서, 상기 복수의 나노와이어(2130)의 제 1 말단(2140) 각각과 상기 복수의 나노와이어(2130) 각각의 제 2 말단(2150) 사이의 거리는 적어도 400 ㎛이다. 또 다른 예에서, 상기 복수의 나노와이어(2130)의 제 1 말단(2140) 각각과 상기 복수의 나노와이어(2130) 각각의 제 2 말단(2150) 사이의 거리는 적어도 500 ㎛이다. 또 다른 예에서, 상기 복수의 나노와이어(2130)의 제 1 말단(2140) 각각과 상기 복수의 나노와이어(2130) 각각의 제 2 말단(2150) 사이의 거리는 적어도 525 ㎛이다.
또 다른 예에서, 상기 복수의 나노와이어(2130)의 모든 나노와이어는 서로 실질적으로 평행하다. 또 다른 예에서, 상기 복수의 나노와이어(2130)는 상기 반도체 기판(2120)에서 실질적으로 수직으로 형성된다. 또 다른 예에서, 상기 복수의 나노와이어(2130)는 상기 어레이 영역에 실질적으로 직각으로 배향된다. 또 다른 예에서, 상기 복수의 나노와이어(2130) 각각은 거친 표면을 갖는다. 또 다른 예에서, 상기 복수의 나노와이어(2130) 각각은 길이 대 단면적의 비율이 큰 실질적으로 균일한 단면적을 포함한다. 또 다른 예에서, 상기 복수의 나노와이어(2130) 각각의 단면은 실질적으로 원형이다. 또 다른 예에서, 상기 복수의 나노와이어(2130) 각각의 단면은 1 nm 내지 250 nm (횡단) 사이이다.
또 다른 예에서, 상기 복수의 나노와이어(2130)는 그들 사이에 각각 간격(2160)을 갖는다. 예를 들어, 상기 각각의 간격(2160)은 25 nm 내지 1000 nm(횡단)이다. 또 다른 예에서, 상기 각각의 간격(2160)은 하나 이상의 충진재로 실질적으로 충진된다. 또 다른 예에서, 상기 하나 이상의 충진재는 매트릭스를 형성한다. 또 다른 예에서, 상기 매트릭스는 다공성이다. 또 다른 예에서, 상기 하나 이상의 충진재는 낮은 열전도도를 갖는다. 또 다른 예에서, 상기 열전도도는 0.0001 W/(mㆍK)과 50 W/(mㆍK) 사이이다. 또 다른 예에서, 상기 하나 이상의 충진재는 상기 복수의 나노와이어(2130)에 추가의 기계적 안정성을 제공한다. 또 다른 예에서, 상기 하나 이상의 충진재는 장치 작동의 연장된 기간 동안 350℃를 초과하는 온도를 견딜 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 장치 작동의 연장된 기간 동안 550℃를 초과하는 온도를 견딜 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 장치 작동의 연장된 기간 동안 650℃를 초과하는 온도를 견딜 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 750℃를 초과하는 온도를 견딜 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 800℃를 초과하는 온도를 견딜 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 낮은 열팽창 계수를 갖는다. 또 다른 예에서, 상기 선형 열팽창 계수는 0.01 ㎛/mㆍK와 30 ㎛/mㆍK 사이이다. 또 다른 예에서, 상기 하나 이상의 충진재는 평탄화(planarized)될 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 연마(polished)될 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 그 위를 덮는 추가 재료에 대한 지지 베이스(support base)를 제공한다. 또 다른 예에서, 상기 하나 이상의 충진재는 전도성이다. 또 다른 예에서, 상기 하나 이상의 충진재는 복수의 나노와이어(2130)와의 우수한 전기 접촉 형성을 지지한다. 또 다른 예에서, 상기 하나 이상의 충진재는 복수의 나노와이어(2130)와 우수한 열접촉 형성을 지지한다.
또 다른 실시예에서, 상기 하나 이상의 충진재 각각은 포토레지스트(photoresist), 스핀-온 유리, 스핀-온 도펀트, 에어로겔(aerogel), 제로겔(xerogel), 및 산화물 등으로 구성되는 군으로부터 선택된 적어도 하나를 포함한다. 예를 들어, 상기 포토레지스트는 긴 UV 파장 G-선(예를 들어 약 436 nm) 포토레지스트를 포함한다. 또 다른 예에서, 상기 포토레지스트는 네거티브 포토레지스트 특징을 갖는다. 또 다른 예에서, 상기 포토레지스트는 Si, GaAs, InP 및 유리를 포함하여, 다양한 기판 재료에 우수한 접착을 나타낸다. 또 다른 예에서, 상기 포토레지스트는 Au, Cu 및 Al을 포함하여, 다양한 금속에 우수한 접착을 나타낸다. 또 다른 예에서, 상기 스핀 온 유리는 높은 유전 상수(dielectric constant)를 갖는다. 또 다른 예에서, 상기 스핀-온 도펀트는 n-타입 및/또는 p-타입 도펀트를 포함한다. 또 다른 예에서, 상기 스핀-온 도펀트는 상기 나노와이어 어레이(2110)의 서로 다른 영역에서 서로 다른 도펀트로 지역적으로 적용된다. 또 다른 예에서, 상기 스핀-온 도펀트는 붕소 및/또는 인 등을 포함한다. 또 다른 예에서, 상기 스핀-온 유리는 하나 이상의 스핀-온 도펀트를 포함한다. 또 다른 예에서, 상기 에어로겔은 약 0.1 W/(mㆍK) 이하의 매우 낮은 열전도도를 특징으로 하는 실리카겔로부터 유도된다. 또 다른 예에서, 상기 하나 이상의 충진재는 긴 사슬의 하나 이상의 산화물을 포함한다. 또 다른 예에서, 상기 산화물은 Al2O3, FeO, FeO2, Fe2O3, TiO, TiO2, ZrO2, ZnO, HfO2, CrO, Ta2O5, SiN, TiN, BN, SiO2, AlN, CN, 및/또는 기타를 포함한다.
일부 실시예에 의하면, 상기 하나 이상의 충진재에 내장된 상기 나노와이어 어레이(2110)는 유용한 특징들을 갖는다. 예를 들어, 상기 내장된 나노와이어 어레이(2110)는 잘 정렬된다. 또 다른 예에서, 상기 내장된 나노와이어 어레이(2110)는 파손 없이 높은 온도 구배를 이겨낸다. 또 다른 예에서, 상기 내장된 나노와이어 어레이(2110)는 상기 복수의 나노와이어(2130)의 파손 또는 굽힘 없이 높은 온도 구배를 이겨낸다. 또 다른 예에서, 상기 내장된 나노와이어 어레이(2110)의 향상된 기계적 강도는 하나 이상의 표면 연마 및/또는 평탄화 공정이 상기 내장된 나노와이어 어레이(2110)의 하나 이상의 표면에서 수행되도록 한다. 또 다른 예에서, 상기 내장된 나노와이어 어레이(2110)의 향상된 기계적 강도는 상기 내장된 나노와이어 어레이(2110) 상에서 수행되는 핸들링, 기계 가공 및/또는 제조 공정에 대한 지지를 제공한다. 또 다른 예에서는, 하나 이상의 전도성 재료(conductive materials)가 상기 내장된 나노와이어 어레이에 배치되어 하나 이상 복수의 상기 나노와이어(2130)의 하나 이상 복수의 제 1 말단(2140)과 하나 이상의 전기 접촉을 형성하도록 한다. 또 다른 예에서, 상기 하나 이상의 전도성 재료는 하나 이상의 표면과 하나 이상의 우수한 열 접촉을 형성하여, 상기 하나 이상의 충진재에서의 열 누출을 제한하면서 상기 하나 이상의 복수의 나노와이어(2130)를 통과하는 하나 이상의 열 통로를 형성하도록 구성된다.
도 2는 본 발명의 또 다른 실시예에 따라 매트릭스에 내장된 나노홀의 어레이를 보여주는 간략도이다. 이 도면은 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 도 2에서, 나노홀 어레이(2110)는 반도체 물질의 블록(예를 들어, 반도체 기판(2220)) 내에 형성된다. 일 예로서, 상기 반도체 기판(2220)은 전체 웨이퍼이다. 또 다른 예에서, 상기 반도체 기판(2220)은 4-인치 웨이퍼이다. 또 다른 예로서, 상기 반도체 기판(2220)은 6-인치 웨이퍼이다. 또 다른 예에서, 상기 반도체 기판(2220)은 8-인치 웨이퍼이다. 또 다른 예에서, 상기 반도체 기판(2220)은 12-인치 웨이퍼이다. 또 다른 예에서, 상기 반도체 기판(2220)은 12-인치 웨이퍼보다 큰 패널이다. 또 다른 예에서, 상기 반도체 기판(2220)은 웨이퍼와는 다른 형상이다. 또 다른 예에서, 상기 반도체 기판(2220)은 실리콘을 포함한다.
일부 실시예에서, 상기 반도체 기판(2220)은 관능화된다. 예를 들어, 상기 반도체 기판(2220)은 n-타입 반도체를 형성하도록 도핑된다. 또 다른 예에서, 상기 반도체 기판(2220)은 p-타입 반도체를 형성하도록 도핑된다. 또 다른 예에서, 상기 반도체 기판(2220)은 III군 및/또는 V군 원소를 이용하여 도핑된다. 또 다른 예에서, 상기 반도체 기판(2220)은 상기 반도체 기판(2220)의 전기적 및/또는 열적 특성을 제어하기 위해 관능화된다. 또 다른 예에서, 상기 반도체 기판(2220)은 붕소로 도핑된 실리콘을 포함한다. 또 다른 예에서, 상기 반도체 기판(2220)은 상기 반도체 기판(2220)의 저항률(resistivity)을 약 0.00001 Ω-m와 10 Ω-m 사이로 조절하도록 도핑된다. 또 다른 예에서, 상기 반도체 기판(2220)은 나노홀 어레이(2210)에 0.1 W/mㆍK와 500 W/mㆍK 사이의 열전도도를 제공하도록 관능화된다.
다른 실시예에서, 상기 나노홀 어레이(2210)는 상기 반도체 기판(2220) 내에 형성된다. 예를 들어, 상기 나노홀 어레이(2210)는 실질적으로 모든 반도체 기판(2220)에 형성된다. 또 다른 예에서, 상기 나노홀 어레이(2210)는 복수의 나노홀(2230)을 포함한다. 또 다른 예에서, 상기 복수의 나노홀(2230) 각각은 제 1 말단(2240) 및 제 2 말단(2250)을 갖는다. 또 다른 예에서, 상기 복수의 나노홀(2230)의 제 2 말단(2250)은 집합적으로 어레이 영역을 형성한다. 또 다른 예에서, 상기 어레이 영역은 0.01 mm x 0.01 mm이다. 또 다른 예에서, 상기 어레이 영역은 0.1 mm x 0.1 mm이다. 또 다른 예에서, 상기 어레이 영역은 직경이 450 mm이다. 또 다른 예에서, 상기 복수의 나노홀(2230)의 제 1 말단(2240) 각각과 상기 복수의 나노홀(2230) 각각의 제 2 말단(2250) 사이의 거리는 적어도 200 ㎛이다. 또 다른 예에서, 상기 복수의 나노홀(2230)의 제 1 말단(2240) 각각과 상기 복수의 나노홀(2230) 각각의 제 2 말단(2250) 사이의 거리는 적어도 300 ㎛이다. 또 다른 예에서, 상기 복수의 나노홀(2230)의 제 1 말단(2240) 각각과 상기 복수의 나노홀(2230) 각각의 제 2 말단(2250) 사이의 거리는 적어도 400 ㎛이다. 또 다른 예에서, 상기 복수의 나노홀(2230)의 제 1 말단(2240) 각각과 상기 복수의 나노홀(2230) 각각의 제 2 말단(2250) 사이의 거리는 적어도 500 ㎛이다. 또 다른 예에서, 상기 복수의 나노홀(2230)의 제 1 말단(2240) 각각과 상기 복수의 나노홀(2230) 각각의 제 2 말단(2250) 사이의 거리는 적어도 525 ㎛이다.
또 다른 예에서, 상기 복수의 나노홀(2230)의 모든 나노홀은 서로 실질적으로 평행하다. 또 다른 예에서, 상기 복수의 나노홀(2230)은 상기 반도체 기판(2210)에서 실질적으로 수직으로 형성된다. 또 다른 예에서, 상기 복수의 나노홀(2230)은 상기 어레이 영역에 실질적으로 직각으로 배향된다. 또 다른 예에서, 상기 복수의 나노홀(2230) 각각은 거친 표면을 갖는다. 또 다른 예에서, 상기 복수의 나노홀(2230) 각각은 서로 25 nm 내지 1000 nm 사이의 간격을 갖는다.
또 다른 실시예에서, 상기 복수의 나노홀(2230) 각각은 길이 대 단면적의 비율이 큰 실질적으로 균일한 단면적을 포함한다. 예를 들어, 상기 복수의 나노홀(2230) 각각의 단면은 실질적으로 원형이다. 또 다른 예에서, 상기 복수의 나노홀(2230) 각각의 단면은 1 nm 내지 250 nm (횡단) 사이이다. 또 다른 예에서, 상기 복수의 나노홀(2230) 각각은 하나 이상의 충진재로 실질적으로 충진된다. 또 다른 예에서, 상기 하나 이상의 충진재는 매트릭스를 형성한다. 또 다른 예에서, 상기 매트릭스는 다공성이다. 또 다른 예에서, 상기 하나 이상의 충진재는 낮은 열전도도를 갖는다. 또 다른 예에서, 상기 열전도도는 0.0001 W/(mㆍK)과 50 W/(mㆍK) 사이이다. 또 다른 예에서, 상기 하나 이상의 충진재는 상기 복수의 나노홀(2230)에 추가의 기계적 안정성을 제공한다. 또 다른 예에서, 상기 하나 이상의 충진재는 장치 작동의 연장된 기간 동안 650℃를 초과하는 온도를 견딜 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 이어지는 장치의 제조 동안 750℃를 초과하는 온도를 견딜 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 낮은 열팽창 계수를 갖는다. 또 다른 예에서, 상기 선형 열팽창 계수는 0.01 ㎛/mㆍK와 30 ㎛/mㆍK 사이이다. 또 다른 예에서, 상기 하나 이상의 충진재는 평탄화될 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 연마될 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 그 위를 덮는 추가 재료에 대한 지지 베이스를 제공한다. 또 다른 예에서, 상기 하나 이상의 충진재는 전도성이다. 또 다른 예에서, 상기 하나 이상의 충진재는 상기 복수의 나노홀(2230)과의 우수한 전기 접촉 형성을 지지한다. 또 다른 예에서, 상기 하나 이상의 충진재는 상기 복수의 나노홀(2230)과 우수한 열접촉 형성을 지지한다.
또 다른 실시예에서, 상기 하나 이상의 충진재 각각은 포토레지스트, 스핀-온 유리, 스핀-온 도펀트, 에어로겔, 제로겔, 및 산화물 등으로 구성되는 군으로부터 선택된 적어도 하나를 포함한다. 예를 들어, 상기 포토레지스트는 긴 UV 파장 G-선(예를 들어 약 436 nm) 포토레지스트를 포함한다. 또 다른 예에서, 상기 포토레지스트는 네거티브 포토레지스트 특징을 갖는다. 또 다른 예에서, 상기 포토레지스트는 Si, GaAs, InP 및 유리를 포함하여, 다양한 기판 재료에 우수한 접착을 나타낸다. 또 다른 예에서, 상기 포토레지스트는 Au, Cu 및 Al을 포함하여, 다양한 금속에 우수한 접착을 나타낸다. 또 다른 예에서, 상기 스핀 온 유리는 높은 유전 상수를 갖는다. 또 다른 예에서, 상기 스핀-온 도펀트는 n-타입 및/또는 p-타입 도펀트를 포함한다. 또 다른 예에서, 상기 스핀-온 도펀트는 상기 나노홀 어레이(2210)의 서로 다른 영역에서 서로 다른 도펀트로 지역적으로 적용된다. 또 다른 예에서, 상기 스핀-온 도펀트는 붕소 및/또는 인 등을 포함한다. 또 다른 예에서, 상기 스핀-온 유리는 하나 이상의 스핀-온 도펀트를 포함한다. 또 다른 예에서, 상기 에어로겔은 약 0.1 W/(mㆍK) 이하의 매우 낮은 열전도도를 특징으로 하는 실리카겔로부터 유도된다. 또 다른 예에서, 상기 하나 이상의 충진재는 긴 사슬의 하나 이상의 산화물을 포함한다. 또 다른 예에서, 상기 산화물은 Al2O3, FeO, FeO2, Fe2O3, TiO, TiO2, ZrO2, ZnO, HfO2, CrO, Ta2O5, SiN, TiN, BN, SiO2, AlN, CN 및/또는 기타를 포함한다.
일부 실시예에 의하면, 상기 하나 이상의 충진재에 내장된 상기 나노홀 어레이(2210)는 유용한 특징들을 갖는다. 예를 들어, 상기 내장된 나노홀 어레이(2210)는 잘 정렬된다. 또 다른 예에서, 상기 내장된 나노홀 어레이(2210)는 파손 없이 높은 온도 구배를 이겨낸다. 또 다른 예에서, 상기 내장된 나노홀 어레이(2210)는 상기 복수의 나노홀(2230)을 둘러싸는 반도체 재료의 파손 또는 굽힘 없이 높은 온도 구배를 이겨낸다. 또 다른 예에서, 상기 내장된 나노홀 어레이(2210)의 향상된 기계적 강도는 하나 이상의 표면 연마 및/또는 평탄화 공정이 상기 내장된 나노홀 어레이(2210)의 하나 이상의 표면에서 수행되도록 한다. 또 다른 예에서, 상기 내장된 나노홀 어레이(2210)의 향상된 기계적 강도는 상기 내장된 나노홀 어레이(2210)에서 수행되는 핸들링, 기계 가공 및/또는 제조 공정에 대한 지지를 제공한다. 또 다른 예에서는, 하나 이상의 전도성 재료가 상기 내장된 나노와이어 어레이에 배치되어 하나 이상의 복수의 상기 나노홀(2230)의 하나 이상의 복수의 제 1 말단(2140)과 하나 이상의 전기 접촉을 형성하도록 한다. 또 다른 예에서, 상기 하나 이상의 전도성 재료는 하나 이상의 표면과 하나 이상의 우수한 열 접촉을 형성하여, 상기 하나 이상의 충진재에서의 열 누출을 제한하면서 상기 하나 이상의 복수의 나노홀(2230)을 통과하는 하나 이상의 열 통로를 형성하도록 구성된다.
도 3은 본 발명의 일 실시예에 따라 매트릭스에 내장된 나노구조의 어레이를 형성하는 방법을 보여주는 간략도이다. 이 도면은 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 상기 방법(2300)은 나노구조 어레이를 형성하는 공정(2310), 상기 나노구조 어레이를 예비처리하는 공정(2320), 하나 이상의 충진재를 제조하는 공정(2330), 상기 나노구조 어레이를 충진하는 공정(2340), 상기 하나 이상의 충진재를 경화시키는 공정(2350), 및 상기 충진된 나노구조 어레이를 평탄화하는 공정(2360)을 포함한다. 예를 들어, 상기 방법(2300)은 도 1에 도시된 바와 같이 매트릭스에 내장된 복수의 나노와이어(2130)를 형성하기 위해 이용된다. 또 다른 예에서 상기 방법(2300)은 도 2에 도시된 바와 같이 매트릭스에 내장된 복수의 나노홀(2230)을 형성하기 위해 이용된다. 또 다른 예에서 상기 공정들(2320, 2350 및/또는 2360)은 생략된다.
도 4는 본 발명의 일 실시예에 따라 매트릭스에 내장된 나노구조의 어레이를 형성하는 방법(2300)의 일부로서 나노구조 어레이를 형성하는 공정(2310)을 보여주는 간략도이다. 이 도면은 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 상기 공정(2310)은 상기 반도체 기판을 제공하는 공정(310), 상기 반도체 기판을 관능화하는 공정(320), 상기 반도체 기판을 세척하는 공정(330), 상기 반도체 기판의 부분들을 마스킹(masking)하는 공정(340), 상기 반도체 기판에 금속화된 필름을 적용하는 공정(350), 상기 반도체 기판을 엣칭하는 공정(360), 상기 엣칭된 반도체 기판을 세정하는 공정(370), 및 상기 엣칭된 반도체 기판을 건조시키는 공정(380)을 포함한다.
도 5는 본 발명의 일 실시예에 따라 매트릭스에 내장된 나노구조 어레이를 형성하는 방법(2300)의 일부로서 형성된 하나의 나노구조 어레이를 보여주는 간략도이다. 이 도면은 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 도 5에서, 나노구조의 어레이(2510)는 반도체 재료(예를 들어, 반도체 기판(2520))의 블록 내에 형성된다. 일 예로서, 상기 반도체 기판(2520)은 전체 웨이퍼이다. 또 다른 예에서, 상기 반도체 기판(2520)은 4-인치 웨이퍼이다. 또 다른 예에서, 상기 반도체 기판은 4-인치 웨이퍼보다 큰 패널이다. 또 다른 예에서, 상기 반도체 기판(2520)은 실리콘을 포함한다. 또 다른 예에서, 상기 반도체 기판(2520)은 상기 반도체 기판(2120) 및/또는 상기 반도체 기판(2220)이다.
일부 실시예에서, 상기 반도체 기판(2520)은 관능화된다. 예를 들어, 상기 반도체 기판(2520)은 n-타입 반도체를 형성하도록 도핑된다. 또 다른 예에서, 상기 반도체 기판(2520)은 p-타입 반도체를 형성하도록 도핑된다. 또 다른 예에서, 상기 반도체 기판(2520)은 III군 및/또는 V군 원소를 이용하여 도핑된다. 또 다른 예에서, 상기 반도체 기판(2520)은 상기 반도체 기판(2520)의 전기적 및/또는 열적 특성을 제어하기 위해 관능화된다. 또 다른 예에서, 상기 반도체 기판(2520)은 붕소로 도핑된 실리콘을 포함한다. 또 다른 예에서, 상기 반도체 기판(2520)은 상기 반도체 기판(2520)의 저항률(resistivity)을 약 0.00001 Ω-m와 10 Ω-m 사이로 조절하도록 도핑된다. 또 다른 예에서, 상기 반도체 기판(2520)은 나노구조 어레이(2510)에 0.1 W/mㆍK와 500 W/mㆍK 사이의 열전도도를 제공하도록 관능화된다.
다른 실시예에서, 상기 나노구조 어레이(2510)는 상기 반도체 기판(2520) 내에 형성된다. 예를 들어, 상기 나노구조 어레이(2510)는 실질적으로 모든 반도체 기판(2520)에 형성된다. 또 다른 예에서, 상기 나노구조 어레이(2510)는 복수의 나노구조(2530)를 포함한다. 또 다른 예에서, 상기 복수의 나노구조(2530) 각각은 제 1 말단(2540) 및 제 2 말단(2550)을 갖는다. 또 다른 예에서, 상기 복수의 나노구조(2530)의 제 2 말단(2550)은 집합적으로 어레이 영역을 형성한다. 또 다른 예에서, 상기 어레이 영역은 0.01 mm x 0.01 mm이다. 또 다른 예에서, 상기 어레이 영역은 0.1 mm x 0.1 mm이다. 또 다른 예에서, 상기 어레이 영역은 직경이 450 mm이다. 또 다른 예에서, 상기 복수의 나노구조(2530)의 제 1 말단(2540) 각각과 상기 복수의 나노구조(2530) 각각의 제 2 말단(2550) 사이의 거리는 적어도 200 ㎛이다. 또 다른 예에서, 상기 복수의 나노구조(2530)의 제 1 말단(2540) 각각과 상기 복수의 나노구조(2530) 각각의 제 2 말단(2550) 사이의 거리는 적어도 300 ㎛이다. 또 다른 예에서, 상기 복수의 나노구조(2530)의 제 1 말단(2540) 각각과 상기 복수의 나노구조(2530) 각각의 제 2 말단(2550) 사이의 거리는 적어도 400 ㎛이다. 또 다른 예에서, 상기 복수의 나노구조(2530)의 제 1 말단(2540) 각각과 상기 복수의 나노구조(2530) 각각의 제 2 말단(2550) 사이의 거리는 적어도 500 ㎛이다. 또 다른 예에서, 상기 복수의 나노구조(2530)의 제 1 말단(2540) 각각과 상기 복수의 나노구조(2530) 각각의 제 2 말단(2550) 사이의 거리는 적어도 525 ㎛이다.
또 다른 예에서, 상기 복수의 나노구조(2530)의 모든 나노구조는 서로 실질적으로 평행하다. 또 다른 예에서, 상기 복수의 나노구조(2530)는 상기 반도체 기판(2510)에서 실질적으로 수직으로 형성된다. 또 다른 예에서, 상기 복수의 나노구조(2530)는 상기 어레이 영역에 실질적으로 직각으로 배향된다. 또 다른 예에서, 상기 복수의 나노구조(2530) 각각은 거친 표면을 갖는다. 또 다른 예에서, 상기 복수의 나노구조(2530) 각각은 서로 25 nm 내지 1000 nm 사이의 간격을 갖는다. 또 다른 예에서, 상기 복수의 나노구조(2530) 각각은 길이 대 단면적의 비율이 큰 실질적으로 균일한 단면적을 포함한다. 또 다른 예에서, 상기 복수의 나노구조(2530) 각각의 단면은 실질적으로 원형이다. 또 다른 예에서, 상기 복수의 나노구조(2530) 각각의 단면은 1 nm 내지 1000 nm (횡단) 사이이다.
일부 실시예에 의하면, 상기 나노구조 어레이(2510)는 도 1에 도시된 바와 같이 나노와이어의 어레이(2110)이다. 예를 들어, 상기 복수의 나노구조(2530)는 복수의 나노와이어(2130)이다. 일부 실시예에 의하면, 상기 나노구조 어레이(2510)는 도 2에 도시된 바와 같이 나노홀의 어레이(2210)이다. 예를 들어, 상기 복수의 나노구조(2530)는 복수의 나노홀(2230)이다.
상기 논의되고 여기에 더 강조되는 바와 같이, 도 5는 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 일부 실시예에서는, 나노와이어 또는 나노홀이 아닌 나노구조가 형성된다. 예를 들어, 나노튜브 및/또는 나노메쉬는 상기 반도체 기판(2520)에 형성된다. 특정의 실시예에서는, 하나 이상의 복수의 나노구조가 하나의 반도체 기판에 형성된다.
도 6a, 6b 및 6c는 본 발명의 특정 실시예에 따라 매트릭스에 내장된 나노구조의 어레이를 형성하는 방법(2300)의 일부로서 상기 복수의 나노구조(2530)의 다양한 면을 보여주는 주사전자현미경 이미지이다. 이들 이미지는 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 도 6a 및 6b는 길이 대 단면적의 비율이 크고 서로 실질적으로 평행한 복수의 나노와이어를 보여준다. 도 6c는 상기 복수의 나노구조(2610) 사이에 복수의 공극(2620)을 갖는 복수의 나노구조(2610)의 평면도를 보여준다. 예를 들어, 상기 복수의 나노구조(2610)는 도 1의 복수의 나노와이어(2130)이다. 또 다른 예에서, 상기 복수의 공극(2620)은 도 1의 상기 각각의 간격(2160)이다. 또 다른 예에서, 상기 복수의 공극(2620)은 도 2의 상기 복수의 나노홀(2230)이다.
도 7은 본 발명의 일 실시예에 따라 매트릭스에 내장된 나노구조의 어레이를 형성하는 방법(2300)의 일부로서 제 1 나노구조 어레이 및 제 2 나노구조 어레이의 형성을 보여주는 간략도이다. 이 도면은 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 예를 들어, 도 7에 도시된 바와 같이, 상기 반도체 기판(2710)은 제 1 나노구조 어레이(2720) 및 제 2 나노구조 어레이(2730)를 포함한다. 또 다른 예에서, 상기 반도체 기판(2710)은 상기 반도체 기판(2520)이다. 또 다른 예에서, 상기 제 1 나노구조 어레이(2720) 및 상기 제 2 나노구조 어레이(2730)는 상기 나노구조의 어레이(2510)이다.
도 8은 본 발명의 또 다른 실시예에 따라 매트릭스에 내장된 나노구조의 어레이를 형성하는 방법(2300)의 일부로서 제 1 나노구조 어레이 및 제 2 나노구조 어레이의 형성을 보여주는 간략도이다. 이 도면은 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 예를 들어, 도 8에 도시된 바와 같이, 상기 반도체 기판(2810)은 제 1 나노구조 어레이(2820) 및 제 2 나노구조 어레이(2830)를 포함한다. 또 다른 예에서, 상기 반도체 기판(2810)은 상기 반도체 기판(2520)이다. 또 다른 예에서, 상기 나노구조의 제 1 어레이(2820) 및 상기 나노구조의 제 2 어레이(2830)는 상기 나노구조의 어레이(2510)이다.
도 3으로 돌아가서, 상기 선택적 공정(2320)에서, 상기 나노구조의 어레이는 예비 처리된다. 예를 들어, 상기 나노구조 어레이에서 상기 복수의 나노구조 각각의 표면 각각의 소수성은 변경된다. 또 다른 예에서, 상기 복수의 나노구조 각각의 표면 각각의 표면 에너지는 변경된다. 또 다른 예에서, 상기 복수의 나노구조 각각의 표면 각각은 더 소수성으로 된다. 또 다른 예에서, 상기 복수의 나노구조 각각의 표면 각각은 더 친수성으로 된다. 또 다른 예에서, 상기 복수의 나노구조 각각의 표면 각각은 열 확산(thermal diffusion)에 의해 예비처리된다. 또 다른 예에서, 상기 복수의 나노구조 각각의 표면 각각은 도핑에 의해 예비처리된다. 또 다른 예에서, 상기 복수의 나노구조 각각의 표면 각각은 자외선(UV) 빛을 이용하여 예비처리된다. 또 다른 예에서, 상기 복수의 나노구조 각각의 표면 각각은 오존을 이용하여 예비처리된다.
일 실시예에 의하면, 상기 공정(2330)에서, 하나 이상의 충진재가 제조된다. 예를 들어, 상기 하나 이상의 충진재는 낮은 열전도도를 갖는다. 또 다른 예에서, 상기 열전도도는 0.0001 W/(mㆍK)와 50 W/(mㆍK) 사이이다. 또 다른 예에서, 상기 하나 이상의 충진재는 상기 복수의 나노구조(2530)에 추가의 기계적 안정성을 제공한다. 또 다른 예에서, 상기 하나 이상의 충진재는 장치 작동의 연장된 기간 동안 650℃를 초과하는 온도를 견딜 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 이어지는 장치의 제조 동안 750℃를 초과하는 온도를 견딜 수 있다. 또 다른 예에서, 상기 선형 열팽창 계수는 0.01 ㎛/mㆍK와 30 ㎛/mㆍK 사이이다. 또 다른 예에서, 상기 하나 이상의 충진재는 평탄화될 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 연마될 수 있다. 또 다른 예에서, 상기 하나 이상의 충진재는 그 위를 덮는 추가 재료에 대한 지지 베이스를 제공한다. 또 다른 예에서, 상기 하나 이상의 충진재는 전도성이다. 또 다른 예에서, 상기 하나 이상의 충진재는 상기 복수의 나노구조(2530)와의 우수한 전기 접촉의 형성을 지지한다. 또 다른 예에서, 상기 하나 이상의 충진재는 상기 복수의 나노구조(2530)와 우수한 열접촉 형성을 지지한다.
또 다른 실시예에서, 상기 하나 이상의 충진재 각각은 포토레지스트, 스핀-온 유리, 스핀-온 도펀트, 에어로겔, 제로겔 및 산화물 등으로 구성되는 군으로부터 선택된 적어도 하나를 포함한다. 예를 들어, 상기 하나 이상의 포토레지스트는 긴 UV 파장 G-선 포토레지스트를 포함한다. 예를 들어, 상기 포토레지스트는 긴 UV 파장 G-선(예를 들어 약 436 nm) 포토레지스트를 포함한다. 또 다른 예에서, 상기 포토레지스트는 네거티브 포토레지시트 특징을 갖는다. 또 다른 예에서, 상기 포토레지스트는 Si, GaAs, InP 및 유리를 포함하여, 다양한 기판 재료에 우수한 접착을 나타낸다. 또 다른 예에서, 상기 포토레지스트는 Au, Cu 및 Al을 포함하여, 다양한 금속에 우수한 접착을 나타낸다. 또 다른 예에서, 상기 스핀 온 유리는 높은 유전 상수를 갖는다. 또 다른 예에서, 상기 스핀-온 도펀트는 n-타입 및/또는 p-타입 도펀트를 포함한다. 또 다른 예에서, 상기 스핀-온 도펀트는 상기 나노구조 어레이의 서로 다른 영역에서 서로 다른 도펀트로 지역적으로 적용된다. 또 다른 예에서, 상기 스핀-온 도펀트는 붕소 및/또는 인 등을 포함한다. 또 다른 예에서, 상기 스핀-온 유리는 하나 이상의 스핀-온 도펀트를 포함한다. 또 다른 예에서, 상기 에어로겔은 약 0.1 W/(mㆍK) 이하의 매우 낮은 열전도도를 특징으로 하는 실리카겔로부터 유도된다. 또 다른 예에서, 상기 하나 이상의 충진재는 긴 사슬의 하나 이상의 산화물을 포함한다. 또 다른 예에서, 상기 산화물은 Al2O3, FeO, FeO2, Fe2O3, TiO, TiO2, ZrO2, ZnO, HfO2, CrO, Ta2O5, SiN, TiN, BN, SiO2, AlN, CN 및/또는 기타를 포함한다.
또 다른 실시예에서, 상기 하나 이상의 충진재는 사용되기 위해 제조된다. 예를 들어, 상기 하나 이상의 충진재는 하나 이상의 용매를 이용하여 용액 내로 배치된다. 또 다른 예에서, 상기 하나 이상의 용매는 알코올, 아세톤 및/또는 비극성 용매 등으로 구성되는 군으로부터 선택된 하나 이상을 포함한다. 또 다른 예에서, 상기 하나 이상의 용매는 상기 복수의 나노구조 각각의 표면이 친수성인 경우, 알코올, 아세톤 및/또는 기타를 포함한다. 또 다른 예에서, 상기 하나 이상의 용매는 상기 복수의 나노구조 각각의 표면이 소수성인 경우, 하나 이상의 비극성 용매를 포함한다. 또 다른 예에서, 상기 하나 이상의 충진재는 그들이 액체 형태가 될 때까지 그들을 가열함으로써 제조된다. 또 다른 예에서, 상기 하나 이상의 충진재는 하나 이상의 도펀트를 이용하여 도핑된다.
상기 공정(2340)에서, 상기 나노구조 어레이는 상기 하나 이상의 충진재를 이용하여 충진된다. 예를 들어, 상기 하나 이상의 충진재는 매트릭스를 형성하기 위해 사용된다. 또 다른 예에서, 상기 매트릭스는 상기 복수의 나노구조를 내장한다. 또 다른 예에서, 상기 나노구조 어레이는 복수의 공극에 대응한다. 또 다른 예에서, 상기 복수의 공극은 상기 하나 이상의 충진재로 충진된다. 또 다른 예에서, 상기 공정(2340)은 서로 다른 충진 공정을 이용한다. 또 다른 예에서, 충진 공정의 선택은 사용되는 상기 하나 이상의 충진재에 따라 다르다. 또 다른 예에서, 상기 충진 공정의 선택은 생성될 매트릭스의 원하는 조성 및 프로필에 따라 다르다.
도 9는 본 발명의 일 실시예에 따라 도 3의 방법의 일부로서 상기 충진 공정(2340) 동안 상기 나노구조 어레이(2510)를 충진하기 위해 사용되는 스핀-온 코팅 공정(spin-on coating process) 동안 상기 나노구조 어레이(2510)의 측면을 보여주는 간략도이다. 이 도면은 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 도 9에 도시된 바와 같이, 상기 스핀-온 코팅 공정은 액체 형태의 하나 이상의 충진재로 사용된다. 또 다른 예에서, 상기 스핀-온 코팅 기술은 포토레지스트, 하나 이상의 스핀-온 유리, 하나 이상의 스핀-온 도펀트, 에어로겔 및/또는 제로겔 등을 상기 하나 이상의 충진재로서 이용한다. 또 다른 예에서, 상기 하나 이상의 충진재(2910)의 초과량이 상기 나노구조 어레이(2510) 상에 놓여진다. 또 다른 예에서, 상기 나노구조 어레이(2510) 및 상기 반도체 기판(2520)은 고속으로 회전된다. 또 다른 예에서, 상기 하나 이상의 충진재(2910)는 원심력에 의해 퍼져서 상기 나노구조 어레이(2510)를 충진한다. 또 다른 예에서, 상기 하나 이상의 충진재의 초과량은 상기 나노구조 어레이(2510) 밖으로 스핀 아웃(spin out)되고 상기 반도체 기판(2520)의 엣지(edge)에서 스핀 오프(spin off)된다. 또 다른 예에서, 상기 하나 이상의 충진재(2920)의 양은 상기 나노구조 어레이(2510)의 모든 영역이 약간 과-충진되도록 결정되고/결정되거나 시스템적으로 최적화된다. 또 다른 예에서, 상기 스핀-온 코팅 공정은 모세관력(capillary force)에 의해 보조된다.
도 10은 본 발명의 일 실시예에 따라 도 3의 방법의 일부로서 상기 나노구조 어레이(2510)를 충진하기 위해 스핀-온 코팅 공정이 사용된 후에 상기 나노구조 어레이(2510)의 측면을 보여주는 간략도이다. 이 도면은 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 도 10에 도시된 바와 같이, 상기 하나 이상의 충진재(2920)는 상기 나노구조 어레이(2510) 전체로 분배된다. 예를 들어, 상기 하나 이상의 충진재(2920)의 원하는 커버 범위(coverage)는 상기 나노구조 어레이(2510)를 덮어씌운다. 또 다른 예에서는, 상기 나노구조 어레이(2510)의 중앙(2940)에 배치되는 것보다 더 많은 양의 상기 하나 이상의 충진재(2920)가 상기 나노구조 어레이(2510)의 엣지(2930)에 배치된다. 또 다른 예에서, 상기 엣지(2930)와 상기 중앙(2940) 사이에서 상기 하나 이상의 충진재(2920)의 불균일함은 실질적으로 10% 미만이다.
도 11a-11f는 본 발명의 특정 실시예에 따라 도 3의 방법의 일부로서 상기 스핀-온 코팅 공정 이후의 상기 나노구조 어레이(2510)의 다양한 면을 보여주는 주사전자현미경 이미지이다. 이들 이미지는 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 도 11a-11f에 도시된 바와 같이, 상기 하나 이상의 충진재(2920)는 상기 나노구조 어레이(2510)의 상기 중앙(2940)으로부터의 거리에 기초하여 달라지는 양으로 상기 나노구조 어레이(2510)를 커버한다. 예를 들어, 도 11a 및 11b에 도시된 바와 같이, 상기 중앙(2940)으로부터 각각 약 75 mm 및 65 mm의 거리를 갖는 상기 나노구조 어레이(2510)의 영역들은 상기 하나 이상의 충진재의 비교적 과잉 커버 범위를 갖는다. 또 다른 예에서, 상기 중앙(2940)으로부터 이들 거리에서 상기 복수의 나노구조(2530)의 제 1 말단(2540)은 거의 볼 수가 없다. 또 다른 예에서, 도 11c-11f에 도시된 바와 같이, 상기 이미지가 상기 나노구조 어레이(2510)의 상기 중앙(2940)으로 더 가까이 이동함에 따라, 상기 복수의 나노구조(2530)의 더 많은 제 1 말단(2540)이 가시화된다.
또 다른 실시예에서, 상기 하나 이상의 충진재를 이용하여 상기 나노구조 어레이(2510)를 충진하는 공정(2340)은 딥핑(dipping) 공정을 포함한다. 예를 들어, 상기 딥핑 공정에서, 상기 반도체 기판(2520) 및 상기 나노구조 어레이(2510)는 상기 하나 이상의 충진재 배쓰(bath)에 잠긴다. 또 다른 예에서, 상기 딥핑 공정은 모세관력의 도움을 받는다. 또 다른 실시예에서는, 졸-겔 공정이 이용되어 상기 하나 이상의 충진재로서 긴 사슬의 상기 하나 이상의 산화물을 형성하도록 한다.
또 다른 실시예에서, 상기 하나 이상의 충진재를 이용하여 상기 나노구조 어레이(2510)를 충진하는 공정(2340)은 증착(deposition) 공정을 이용한다. 예를 들어, 상기 나노구조 어레이는 화학 증기 증착(CVD)을 이용하여 충진된다. 또 다른 예에서, 상기 나노구조 어레이는 원자층 증착(ALD)을 이용하여 충진된다. 또 다른 예에서, 원자층 증착에는 TMOS (테트라-메틸-오쏘(ortho)-실리케이트), 산화제 및/또는 촉매가 이용된다. 또 다른 예에서는, TEOS (테트라-에토(etho)-오쏘(ortho)-실리케이트)가 TMOS를 대신한다. 또 다른 예에서는, 실란(SiH4)이 TMOS을 대신한다. 또 다른 예에서, 상기 산화제는 수증기 및/또는 오존을 포함한다. 또 다른 예에서, 상기 촉매는 아민을 포함한다. 또 다른 예에서, 상기 증착 공정은 균질한(heterogeneous) 충진을 생성하기 위해 이용된다.
도 12는 본 발명의 일 실시예에 따라 도 3의 방법의 일부로서 상기 나노구조 어레이(2510)를 충진하기 위해 이용된 증착 공정 동안 상기 나노구조 어레이(2510)의 측면을 보여주는 간략도이다. 이 도면은 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 도 12에 도시된 바와 같이, 하나 이상의 충진재는 층 방식으로(in a layered fashion) 상기 나노구조 어레이(2510) 전체로 분배된다. 예를 들면, 적어도 제 1 충진재는 상기 복수의 나노구조(2950)의 하나 이상의 표면상에 제 1 충진층(2952)으로 증착된다. 또 다른 예에서, 적어도 제 2 충진재는 상기 제 1 충진층(2952) 위로 제 2 충진층(2954)으로 증착된다. 또 다른 예에서, 적어도 제 3 충진재는 상기 제 2 충진층(2954) 위로 제 3 충진층(2956)으로 증착된다. 또 다른 예에서, 상기 제 1 충진층(2952), 상기 제 2 충진층(2954) 및/또는 상기 제 3 충진층(2956)은 그 아래에 있는 층의 재료 위로 컨포멀 코팅(conformal coating)을 형성한다. 또 다른 예에서, 상기 제 1 충진층(2952)은 하나 이상의 표면에 소수성을 제공하며, 이는 상기 복수의 나노구조(2950)의 하부 표면들과 다르다. 또 다른 예에서, 상기 제 1 충진층(2952)은 그 하부의 상기 복수의 나노구조(2950)에 열적 보호를 제공한다. 또 다른 예에서, 상기 제 1 충진재는 SiN, TiN, BN, AlN 및/또는 CN 등이다. 또 다른 예에서, 상기 제 2 충진재 및 상기 제 3 충진재는 2개의 비유사한 산화물이다. 또 다른 예에서, 상기 제 2 충진재는 SiO2 및/또는 ZrO2이다. 또 다른 예에서, 상기 제 3 충진재는 ZrO2 및/또는 SiO2이다.
상기 논의되고 여기에 더 강조되는 바와 같이, 도 12는 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 예를 들어, 나노와이어 또는 나노홀이 아닌 나노구조가 형성된다. 또 다른 예에서, 상기 하나 이상의 충진재의 3개 보다 많은 층은 상기 나노구조 어레이를 충진하기 위해 이용된다. 또 다른 예에서, 상기 적어도 제 2 충진재 및 상기 적어도 제 3 충진재는 상기 나노구조 어레이가 실질적으로 충진될 때까지 번갈아 교대하는 층들로 증착된다. 또 다른 예에서, 상기 하나 이상의 충진재의 서로 다른 조합이 상기 나노구조 어레이의 서로 다른 영역에서 사용된다. 또 다른 예에서, 적어도 2개의 상이한 상(distinct phases)을 갖는 상기 하나 이상의 충진재의 서로 다른 조합이 상기 나노구조 어레이를 충진하기 위해 사용된다.
다시 도 3으로 돌아가서, 상기 선택적 공정(2350)에서 상기 하나 이상의 충진재는 경화된다. 예를 들어, 상기 경화 공정은 상기 하나 이상의 충진재를 고체 형태로 변형시키는 것을 포함한다. 또 다른 예에서, 상기 경화 공정(2350)은 상기 하나 이상의 충진재를 열 처리하는 것을 포함한다. 또 다른 예에서, 상기 경화 공정(2350)은 대략 실온에서 수행된다. 또 다른 예에서, 상기 경화 공정(2350)은 섭씨 수백도 까지의 상승된 온도 범위에서 수행된다. 또 다른 예에서, 상기 경화 공정(2350)은 약 500℃에서 수행된다. 또 다른 예에서, 상기 경화 공정(2350)은 소정의 온도 프로필을 이용하여 수행된다. 또 다른 예에서, 상기 경화 공정(2350)은 약 2 시간 이하의 시간 동안 대략 실온에서부터 50℃와 250℃ 이상 사이의 온도까지 온도를 상승시키는 것을 포함한다. 또 다른 예에서, 상기 경화 공정(2350)은 약 1 시간 이하의 시간 동안 300℃와 500℃ 사이의 상승된 온도에서 열처리하는 것을 포함한다. 또 다른 예에서, 상기 경화 공정(2350)은 30분 이상까지의 냉각기간을 포함한다. 또 다른 예에서, 상기 경화 공정(2350)은 상기 하나 이상의 충진재로부터 불순물을 세정 및/또는 건조시킨다. 또 다른 예에서, 상기 경화 공정(2350)은 소정의 기체 환경을 갖는 노(furnace)에서 수행된다. 또 다른 예에서 상기 경화 공정(2350)은 부분 진공에서 수행된다. 또 다른 예에서, 상기 경화 공정(2350)은 진공에서 수행된다.
상기 선택적 공정(2360)에서, 상기 내장된 나노구조 어레이는 평탄화된다. 예를 들어, 상기 평탄화 공정(2360)은 연마(polishing)를 포함한다. 또 다른 예에서, 상기 평탄화 공정(2360)은 추가의 핸들링, 기계 가공 및/또는 제조 공정들을 위해 상기 내장된 나노구조 어레이를 준비한다. 또 다른 예에서, 상기 평탄화 공정(2360)은 하나 이상의 전도성 재료를 수용하도록 구성된, 상기 내장된 나노구조 어레이 상에 하나 이상의 표면을 제공한다.
상기 논의되고 여기에 더 강조되는 바와 같이, 도 3-12는 단순히 예시이므로, 특허청구범위를 부당하게 제한하여서는 아니된다. 당업자라면 많은 변형, 대체 및 변경을 인식할 것이다. 일부 실시예에서는, 나노와이어 또는 나노홀이 아닌 나노구조가 형성되고 충진된다. 예를 들어, 나노튜브 및/또는 나노메쉬는 상기 반도체 기판에 형성된 다음 충진된다. 또 다른 예에서, 상기 하나 이상의 충진재는 다공성 매트릭스를 형성한다. 또 다른 예에서, 상기 하나 이상의 충진재는 크랙이나 공극이 없는 매트릭스를 형성한다. 또 다른 예에서, 상기 하나 이상의 충진재는 하나 이상의 제 1 충진재 및 하나 이상의 제 2 충진재를 포함한다. 또 다른 예에서, 상기 하나 이상의 제 1 충진재는 상기 나노구조 어레이의 제 1 부분을 충진하는데 사용된다. 또 다른 예에서, 상기 하나 이상의 제 2 충진재는 상기 나노구조 어레이의 제 2 부분을 충진하기 위해 사용된다.
일부 실시예에서, 복수의 충진 공정이 상기 나노구조 어레이를 충진하는 공정(2340)에 대하여 사용된다. 예를 들어, 상기 하나 이상의 나노구조의 상기 하나 이상의 표면에 컨포멀 코팅(conformal coating)을 적용하기 위해 증착 공정이 이용된다. 또 다른 예에서, 상기 컨포멀 코팅은 상기 나노구조 어레이를 예비처리하기 위한 공정(2320)을 이용하는 대신 상기 하나 이상의 표면의 소수성을 변경하기 위해 사용된다.
일 실시예에 의하면, 적어도 하나의 내장된 나노와이어 어레이를 갖는 매트릭스는 나노와이어 및 상기 나노와이어 사이에 배치된 하나 이상의 충진재를 포함한다. 상기 나노와이어 각각은 제 1 말단 및 제 2 말단을 포함한다. 상기 나노와이어는 서로 실질적으로 평행하며 상기 하나 이상의 충진재에 의하여 서로에 대하여 상대적 위치에 고정된다. 상기 하나 이상의 충진재 각각은 켈빈(Kelvin) 온도당 미터당 50 와트 미만의 열전도도와 관련된다. 그리고, 상기 매트릭스는 적어도 승화 온도 및 녹는 온도와 관련되며, 상기 승화 온도 및 녹는 온도는 각각 350℃ 보다 높다. 예를 들어 상기 매트릭스는 적어도 도 1에 따라 실행된다.
또 다른 예에서, 상기 매트릭스는 열전 장치의 일부이다. 또 다른 예에서, 상기 매트릭스는 또한 복수의 나노구조를 포함하고, 상기 복수의 나노구조는 상기 하나 이상의 충진재를 포함한다. 또 다른 예에서, 상기 제 1 말단과 상기 제 2 말단 사이의 거리는 적어도 300 ㎛이다. 또 다른 예에서, 상기 거리는 적어도 400 ㎛이다. 또 다른 예에서, 상기 거리는 적어도 500 ㎛이다. 또 다른 예에서, 상기 거리는 적어도 525 ㎛이다. 또 다른 예에서, 상기 나노와이어는 하나의 면적에 대응하며, 상기 면적은 약 0.0001 mm2 크기이다. 또 다른 예에서, 상기 나노와이어는 하나의 면적에 대응하며, 상기 면적은 0.01 mm2 크기보다 작다. 또 다른 예에서, 상기 나노와이어는 하나의 면적에 대응하며, 상기 면적은 적어도 100 mm2 크기이다. 또 다른 예에서, 상기 면적은 적어도 1000 mm2 크기이다. 또 다른 예에서, 상기 면적은 적어도 2500 mm2 크기이다. 또 다른 예에서, 상기 면적은 적어도 5000 mm2 크기이다.
또 다른 예에서, 상기 녹는 온도 및 상기 승화 온도는 각각 450℃ 보다 높다. 또 다른 예에서, 상기 녹는 온도 및 상기 승화 온도는 각각 550℃ 보다 높다. 또 다른 예에서, 상기 녹는 온도 및 상기 승화 온도는 각각 650℃ 보다 높다. 또 다른 예에서, 상기 녹는 온도 및 상기 승화 온도는 각각 750℃ 보다 높다. 또 다른 예에서, 상기 녹는 온도 및 상기 승화 온도는 각각 800℃ 보다 높다. 또 다른 예에서, 상기 열전도도는 켈빈 온도당 미터당 5 와트 미만이다. 또 다른 예에서, 상기 열전도도는 켈빈 온도당 미터당 1 와트 미만이다. 또 다른 예에서, 상기 열전도도는 켈빈 온도당 미터당 0.1 와트 미만이다. 또 다른 예에서, 상기 열전도도는 켈빈 온도당 미터당 0.01 와트 미만이다. 또 다른 예에서, 상기 열전도도는 켈빈 온도당 미터당 0.001 와트 미만이다. 또 다른 예에서, 상기 열전도도는 켈빈 온도당 미터당 0.0001 와트 미만이다.
또 다른 예에서, 상기 하나 이상의 충진재 각각은 포토레지스트, 스핀-온 유리, 스핀-온 도펀트, 에어로겔, 제로겔, 및 산화물로 구성되는 군으로부터 선택된 적어도 하나를 포함한다. 또 다른 예에서, 상기 포토레지스트는 G-선 포토레지스트이다. 또 다른 예에서, 상기 산화물은 Al2O3, FeO, FeO2, Fe2O3, TiO, TiO2, ZrO2, ZnO, HfO2, CrO, Ta2O5, SiN, TiN, BN, SiO2, AlN 및 CN으로 구성되는 군으로부터 선택된다. 또 다른 예에서, 상기 하나 이상의 충진재는 하나 이상의 장쇄를 갖는 하나 이상의 산화물을 포함한다. 또 다른 예에서, 상기 매트릭스는 다공성이다. 또 다른 예에서, 상기 나노와이어의 표면은 친수성이다. 또 다른 예에서, 상기 나노와이어의 표면은 소수성이다. 또 다른 예에서, 상기 매트릭스의 적어도 하나의 표면은 평탄화된다.
또 다른 예에서, 상기 하나 이상의 충진재는 각각 서로 다른 층에 있다. 또 다른 예에서, 상기 서로 다른 층은 제 1 층, 제 2 층 및 제 3 층을 포함한다. 상기 제 1층은 SiN, TiN, BN, AlN 및 CN로 구성되는 군으로부터 선택된 하나 이상의 재료를 포함한다. 상기 제 2층은 제 1 산화물을 포함한다. 그리고, 상기 제 3층은 제 2 산화물을 포함한다. 또 다른 예에서, 상기 제 1 산화물은 SiO2 이고 상기 제 2 산화물은 ZrO2 이다. 또 다른 예에서, 상기 제 1 층은 상기 나노와이어 상에 있고, 상기 제 2 층은 상기 제 1 층 상에 있으며, 상기 제 3 층은 상기 제 2 층에 있다. 또 다른 예에서, 상기 서로 다른 층들은 또한 제 4 층 및 제 5 층을 포함한다. 상기 제 4 층은 상기 제 1 산화물을 포함하고 상기 제 5 층은 상기 제 2 산화물을 포함한다. 또 다른 예에서, 상기 매트릭스는 제 1 영역 및 제 2 영역을 포함한다. 상기 하나 이상의 충진재는 상기 제 1 영역에 위치하는 하나 이상의 제 1 재료 및 상기 제 2 영역에 위치하는 하나 이상의 제 2 재료를 포함한다. 또 다른 예에서, 상기 나노와이어는 반도체를 포함한다. 또 다른 예에서, 상기 반도체는 실리콘이다.
또 다른 실시예에 의하면, 적어도 하나의 내장된 나노구조 어레이를 갖는 매트릭스는 나노구조를 포함하고, 상기 나노구조는 각각 제 1 말단 및 제 2 말단을 포함한다. 상기 나노구조는 공극에 대응한다. 하나 이상의 충진재가 적어도 상기 공극 내에 위치한다. 상기 나노구조 각각은 반도체 재료를 포함한다. 상기 나노구조는 서로 실질적으로 평행하며 상기 하나 이상의 충진재에 의하여 서로에 대한 상대적 위치에 고정된다. 상기 하나 이상의 충진재 각각은 켈빈 온도당 미터당 50 와트 미만의 열전도도와 관련된다. 그리고, 상기 매트릭스는 적어도 승화 온도 및 녹는 온도와 관련되며, 상기 승화 온도 및 녹는 온도는 각각 350℃ 보다 높다. 예를 들어, 상기 매트릭스는 적어도 도 2에 따라 실행된다.
또 다른 예에서, 상기 나노구조는 나노홀에 해당하고 상기 나노홀이 상기 공극이다. 또 다른 예에서, 상기 나노구조는 나노와이어에 해당하고 상기 나노와이어를 둘러싸는 공간이 상기 공극이다.
또 다른 실시예에 의하면, 적어도 하나의 내장된 나노구조 어레이를 갖는 매트릭스를 제조하는 방법은 나노구조에 대응하는 공극을 하나 이상의 충진재로 채우는 것을 포함하며, 상기 하나 이상의 충진재 각각은 켈빈 온도당 미터당 50 와트 미만의 열전도도와 관련되며, 상기 나노 구조는 반도체 재료를 포함하며 적어도 상기 나노구조로 내장된 매트릭스를 형성하며, 상기 매트릭스는 적어도 승화 온도 및 녹는 온도와 관련되며, 상기 승화 온도 및 녹는 온도는 각각 350℃ 보다 높다. 상기 공극을 채우는 공정은 상기 나노구조를 서로에 대하여 실질적으로 평행하게 유지하고, 상기 나노 구조를 상기 하나 이상의 충진재에 의하여 서로에 대한 상대적 위치에 고정하는 것을 포함한다. 예를 들어, 상기 매트릭스는 적어도 도 3에 따라 실행된다.
또 다른 예에서, 상기 방법은 또한 제 1 말단 및 제 2 말단을 각각 포함하는 나노구조를 형성하는 것을 포함한다. 또 다른 예에서, 상기 하나 이상의 충진재 각각은 포토레지스트, 스핀-온 유리, 스핀-온 도펀트, 에어로겔, 제로겔, 및 산화물로 구성되는 군으로부터 선택된 적어도 하나를 포함한다. 또 다른 예에서, 상기 방법은 또한 상기 나노구조의 하나 이상의 표면을 예비처리하는 것을 포함한다. 또 다른 예에서, 상기 예비처리 공정은 상기 나노구조의 상기 하나 이상의 표면의 소수성을 변경하는 것을 포함한다. 또 다른 예에서, 상기 방법은 또한 상기 하나 이상의 충진재를 제조하는 것을 포함한다. 또 다른 예에서, 상기 하나 이상의 충진재를 제조하는 공정은 상기 하나 이상의 충진재를 도핑(doping)하는 것을 포함한다.
또 다른 예에서, 상기 방법은 또한 상기 하나 이상의 충진재를 경화하는 것을 포함한다. 또 다른 예에서, 상기 하나 이상의 충진재를 경화하는 공정은 상기 하나 이상의 충진재를 적어도 300℃로 가열하는 것을 포함한다. 또 다른 예에서, 상기 하나 이상의 충진재를 경화하는 공정은 상기 하나 이상의 충진재를 적어도 500℃로 가열하는 것을 포함한다. 또 다른 예에서, 상기 방법은 또한 상기 매트릭스의 적어도 하나의 표면을 평탄화하는 것을 포함한다. 또 다른 예에서, 상기 매트릭스의 적어도 하나의 표면을 평탄화하는 공정은 상기 매트릭스의 표면을 연마하는 것을 포함한다.
또 다른 예에서, 상기 공극을 충진하는 공정은 액체 형태의 상기 하나 이상의 충진재를 상기 나노구조에 적용하고 상기 나노구조를 회전시켜 상기 하나 이상의 충진재의 적어도 일부를 제거하는 것을 포함한다. 또 다른 예에서, 상기 공극을 충진하는 공정은 상기 나노구조를 상기 하나 이상의 충진재에 딥핑하는 것을 포함한다. 또 다른 예에서, 상기 공극을 충진하는 공정은 상기 하나 이상의 충진재를 증착시키는 것을 포함한다. 또 다른 예에서, 상기 하나 이상의 충진재를 증착하는 공정은 화학 증기 증착을 포함한다. 또 다른 예에서, 상기 하나 이상의 충진재를 증착하는 공정은 원자층 증착을 포함한다. 또 다른 예에서, 상기 하나 이상의 충진재를 증착하는 공정은 테트라-메틸-오쏘(ortho)-실리케이트(TMOS), 테트라-에토(etho)-오쏘-실리케이트(TEOS) 및 실란(SiH4)으로 구성되는 군으로부터 선택된 적어도 하나를 이용하는 것을 포함한다.
또 다른 예에서, 상기 하나 이상의 충진재를 증착하는 공정은 적어도 상기 하나 이상의 충진재의 컨포멀 층을 형성하는 것을 포함한다. 또 다른 예에서, 상기 하나 이상의 충진재를 증착하는 공정은 상기 하나 이상의 충진재를 층으로 증착하는 것을 포함한다. 또 다른 예에서, 상기 하나 이상의 충진재를 증착하는 공정은 제 1 층(상기 제 1 층은 SiN, TiN, BN, AlN 및 CN로 구성되는 군으로부터 선택된 하나 이상의 재료를 포함함)을 증착시키고, 제 2 층(상기 제 2 층은 제 1 산화물을 포함함)을 증착시키고, 제 3 층(상기 제 3 층은 제 2 산화물을 포함함)을 증착시키는 것을 포함한다. 또 다른 예에서, 상기 제 1 산화물은 SiO2 이고 상기 제 2 산화물은 ZrO2 이다. 또 다른 예에서, 상기 제 1 층을 증착시키는 공정은 상기 나노구조의 표면에 상기 제 1 층을 증착시키는 것을 포함하고, 상기 제 2 층을 증착시키는 공정은 상기 제 1 층 상에 상기 제 2 층을 증착시키는 것을 포함하며, 상기 제 3 층을 증착시키는 공정은 상기 제 2 층 상에 상기 제 3 층을 증착시키는 것을 포함한다. 또 다른 예에서, 상기 하나 이상의 충진재를 증착시키는 공정은 또한 제 4 층(상기 제 4 층은 상기 제 1 산화물을 포함함)을 증착시키고, 제 5 층(상기 제 5 층은 상기 제 2 산화물을 포함함)을 증착시키는 것을 포함한다. 또 다른 예에서, 상기 하나 이상의 충진재는 하나 이상의 제 1 재료 및 하나 이상의 제 2 재료를 포함한다. 상기 공극은 복수의 제 1 공극 및 복수의 제 2 공극을 포함한다. 상기 공극을 충진하는 공정은 상기 복수의 제 1 공극을 상기 하나 이상의 제 1 재료로 충진하고 상기 복수의 제 2 공극을 상기 하나 이상의 제 2 재료로 충진하는 것을 포함한다.
앞서 기재된 것은 본 발명의 구체적 실시예들이지만, 상기 기재된 실시예들과 균등한 기타의 실시예들도 있음은 당업자에 의해 이해될 것이다. 예를 들어, 본 발명의 다양한 실시예 및/또는 예는 조합될 수 있다. 따라서, 본 발명은 예시된 구체적 실시예에 의해 제한되어서는 아니되며, 첨부하는 특허청구범위에 의하여만 제한됨을 이해하여야 한다.
2110: 나노와이어 어레이
2120: 반도체 기판
2130: 나노와이어
2140: 제 1 말단
2150: 제 2 말단
2160: 간격
2210: 나노홀 어레이
2220: 반도체 기판
2230: 나노홀
2240: 제 1 말단
2250: 제 2 말단
2510: 나노구조의 어레이
2520: 반도체 기판
2530: 나노구조
2540: 제 1 말단
2550: 제 2 말단
2710: 반도체 기판
2720: 제 1 나노구조 어레이
2730: 제 2 나노구조 어레이
2810: 반도체 기판
2820: 제 1 나노구조 어레이
2830: 제 2 나노구조 어레이
2910: 하나 이상의 충진재
2920: 하나 이상의 충진재
2930: 엣지
2940: 중앙
2950: 복수의 나노구조
2952, 2954, 2956: 제 1 충진층, 제 2 충진층, 제 3 충진층

Claims (68)

  1. 적어도 하나의 내장된 나노와이어 어레이를 갖는 매트릭스로서, 상기 매트릭스는
    나노와이어(상기 나노와이어 각각은 제 1 말단 및 제 2 말단을 포함함); 및
    상기 나노와이어 사이에 배치된 하나 이상의 충진재로 구성되고,
    상기 나노와이어는 서로 실질적으로 평행하고 상기 하나 이상의 충진재에 의해 서로에 대하여 상대적 위치에 고정되고,
    상기 하나 이상의 충진재 각각은 켈빈 온도당 미터당 50 와트(Watts) 미만의 열전도도와 관련되며;
    상기 매트릭스는 적어도 승화 온도 및 녹는 온도와 관련되며, 상기 승화 온도 및 상기 녹는 온도는 각각 350℃ 보다 높은 것을 특징으로 하는 매트릭스.
  2. 제1항에 있어서,
    상기 매트릭스는 열전 장치의 일부인 것을 특징으로 하는, 매트릭스.
  3. 제1항에 있어서,
    상기 하나 이상의 충진재를 포함하는 복수의 나노구조로 더 구성되는, 매트릭스.
  4. 제1항에 있어서,
    상기 제 1 말단과 상기 제 2 말단 사이의 거리는 적어도 300 ㎛인 것을 특징으로 하는, 매트릭스.
  5. 제4항에 있어서,
    상기 거리는 적어도 400 ㎛인 것을 특징으로 하는, 매트릭스.
  6. 제5항에 있어서,
    상기 거리는 적어도 500 ㎛인 것을 특징으로 하는, 매트릭스.
  7. 제6항에 있어서,
    상기 거리는 적어도 525 ㎛인 것을 특징으로 하는, 매트릭스.
  8. 제1항에 있어서,
    상기 나노와이어는 하나의 면적에 대응하며, 상기 면적은 약 0.0001 mm2 크기인 것을 특징으로 하는, 매트릭스.
  9. 제1항에 있어서,
    상기 나노와이어는 하나의 면적에 대응하며, 상기 면적은 0.01 mm2 크기보다 작은 것을 특징으로 하는, 매트릭스.
  10. 제1항에 있어서,
    상기 나노와이어는 하나의 면적에 대응하며, 상기 면적은 적어도 100 mm2 크기인 것을 특징으로 하는, 매트릭스.
  11. 제10항에 있어서,
    상기 면적은 적어도 1000 mm2 크기인 것을 특징으로 하는, 매트릭스.
  12. 제11항에 있어서,
    상기 면적은 적어도 2500 mm2 크기인 것을 특징으로 하는, 매트릭스.
  13. 제12항에 있어서, 상기 면적은 적어도 5000 mm2 크기인 것을 특징으로 하는, 매트릭스.
  14. 제1항에 있어서,
    상기 녹는 온도 및 상기 승화 온도는 각각 450℃ 보다 높은 것을 특징으로 하는, 매트릭스.
  15. 제14항에 있어서,
    상기 녹는 온도 및 상기 승화 온도는 각각 550℃ 보다 높은 것을 특징으로 하는, 매트릭스.
  16. 제15항에 있어서,
    상기 녹는 온도 및 상기 승화 온도는 각각 650℃ 보다 높은 것을 특징으로 하는, 매트릭스.
  17. 제16항에 있어서,
    상기 녹는 온도 및 상기 승화 온도는 각각 750℃ 보다 높은 것을 특징으로 하는, 매트릭스.
  18. 제17항에 있어서,
    상기 녹는 온도 및 상기 승화 온도는 각각 800℃ 보다 높은 것을 특징으로 하는, 매트릭스.
  19. 제1항에 있어서,
    상기 열전도도는 켈빈 온도당 미터당 5 와트 미만인 것을 특징으로 하는, 매트릭스.
  20. 제19항에 있어서,
    상기 열전도도는 켈빈 온도당 미터당 1 와트 미만인 것을 특징으로 하는, 매트릭스.
  21. 제20항에 있어서,
    상기 열전도도는 켈빈 온도당 미터당 0.1 와트 미만인 것을 특징으로 하는, 매트릭스.
  22. 제21항에 있어서,
    상기 열전도도는 켈빈 온도당 미터당 0.01 와트 미만인 것을 특징으로 하는, 매트릭스.
  23. 제22항에 있어서,
    상기 열전도도는 켈빈 온도당 미터당 0.001 와트 미만인 것을 특징으로 하는, 매트릭스.
  24. 제21항에 있어서,
    상기 열전도도는 켈빈 온도당 미터당 0.0001 와트 미만인 것을 특징으로 하는, 매트릭스.
  25. 제1항에 있어서,
    상기 하나 이상의 충진재 각각은 포토레지스트, 스핀-온 유리, 스핀-온 도펀트, 에어로겔, 제로겔 및 산화물로 구성되는 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는, 매트릭스.
  26. 제25항에 있어서,
    상기 포토레지스트는 G-선 포토레지스트인 것을 특징으로 하는, 매트릭스.
  27. 제25항에 있어서,
    상기 산화물은 Al2O3, FeO, FeO2, Fe2O3, TiO, TiO2, ZrO2, ZnO, HfO2, CrO, Ta2O5, SiN, TiN, BN, SiO2, AlN 및 CN으로 구성되는 군으로부터 선택되는 것을 특징으로 하는, 매트릭스.
  28. 제1항에 있어서,
    상기 하나 이상의 충진재는 하나 이상의 장쇄를 갖는 하나 이상의 산화물을 포함하는 것을 특징으로 하는, 매트릭스.
  29. 제1항에 있어서,
    상기 매트릭스는 다공성인 것을 특징으로 하는, 매트릭스.
  30. 제1항에 있어서,
    상기 나노와이어의 표면은 친수성인 것을 특징으로 하는, 매트릭스.
  31. 제1항에 있어서,
    상기 나노와이어의 표면은 소수성인 것을 특징으로 하는, 매트릭스.
  32. 제1항에 있어서,
    상기 매트릭스의 적어도 하나의 표면은 평탄화되는 것을 특징으로 하는, 매트릭스.
  33. 제1항에 있어서,
    상기 하나 이상의 충진재는 각각 서로 다른 층에 있는 것을 특징으로 하는, 매트릭스.
  34. 제33항에 있어서,
    상기 서로 다른 층은 제 1 층, 제 2 층 및 제 3 층을 포함하고;
    상기 제 1층은 SiN, TiN, BN, AlN 및 CN로 구성되는 군으로부터 선택된 하나 이상의 재료를 포함하며;
    상기 제 2층은 제 1 산화물을 포함하고;
    상기 제 3층은 제 2 산화물을 포함하는 것을 특징으로 하는, 매트릭스.
  35. 제34항에 있어서,
    상기 제 1 산화물은 SiO2 이고 상기 제 2 산화물은 ZrO2 인 것을 특징으로 하는, 매트릭스.
  36. 제34항에 있어서,
    상기 제 1 층은 상기 나노와이어 상에 있고;
    상기 제 2 층은 상기 제 1 층 상에 있으며;
    상기 제 3 층은 상기 제 2 층 상에 있는 것을 특징으로 하는, 매트릭스.
  37. 제34항에 있어서,
    상기 서로 다른 층들은 제 4 층 및 제 5 층을 더 포함하고;
    상기 제 4 층은 상기 제 1 산화물을 포함하며;
    상기 제 5 층은 상기 제 2 산화물을 포함하는 것을 특징으로 하는, 매트릭스.
  38. 제1항에 있어서,
    상기 매트릭스는 제 1 영역 및 제 2 영역을 포함하고;
    상기 하나 이상의 충진재는 상기 제 1 영역에 위치하는 하나 이상의 제 1 재료 및 상기 제 2 영역에 위치하는 하나 이상의 제 2 재료를 포함하는 것을 특징으로 하는, 매트릭스.
  39. 제1항에 있어서,
    상기 나노와이어는 반도체를 포함하는 것을 특징으로 하는, 매트릭스.
  40. 제39항에 있어서,
    상기 반도체는 실리콘인 것을 특징으로 하는, 매트릭스.
  41. 적어도 하나의 내장된 나노구조 어레이를 갖는 매트릭스로서, 상기 매트릭스는
    각각 제 1 말단 및 제 2 말단을 포함하고 공극에 대응하는 나노구조; 및
    적어도 상기 공극 내에 위치하는 하나 이상의 충진재로 구성되며,
    상기 나노구조 각각은 반도체 재료를 포함하고;
    상기 나노구조는 서로 실질적으로 평행하며 상기 하나 이상의 충진재에 의하여 서로에 대한 상대적 위치에 고정되고;
    상기 하나 이상의 충진재 각각은 켈빈 온도당 미터당 50 와트 미만의 열전도도와 관련되고;
    상기 매트릭스는 적어도 승화 온도 및 녹는 온도와 관련되며, 상기 승화 온도 및 녹는 온도는 각각 350℃ 보다 높은 것을 특징으로 하는, 매트릭스.
  42. 제41항에 있어서,
    상기 나노구조는 나노홀에 해당하고;
    상기 나노홀이 상기 공극인 것을 특징으로 하는, 매트릭스.
  43. 제41항에 있어서,
    상기 나노구조는 나노와이어에 해당하고;
    상기 나노와이어를 둘러싸는 공간이 상기 공극인 것을 특징으로 하는, 매트릭스.
  44. 적어도 하나의 내장된 나노구조 어레이를 갖는 매트릭스의 제조 방법으로서, 상기 방법은
    나노구조에 대응하는 공극을 적어도 하나 이상의 충진재로 채우고(상기 하나 이상의 충진재 각각은 켈빈 온도당 미터당 50 와트 미만의 열전도도와 관련되며, 상기 나노구조는 반도체 재료를 포함함);
    적어도 상기 나노구조로 내장된 매트릭스(상기 매트릭스는 적어도 승화 온도 및 녹는 온도와 관련되며, 상기 승화 온도 및 녹는 온도는 각각 350℃ 보다 높음)를 형성하는 것으로 구성되며,
    상기 공극을 채우는 공정은
    상기 나노구조를 서로에 대하여 실질적으로 평행하게 유지하고;
    상기 나노구조를 상기 하나 이상의 충진재에 의하여 서로에 대한 상대적 위치에 고정하는 것을 포함하는 것을 특징으로 하는, 매트릭스의 제조 방법.
  45. 제44항에 있어서,
    각각 제 1 말단 및 제 2 말단을 포함하는 상기 나노구조를 형성하는 것으로 더 구성되는, 매트릭스의 제조 방법.
  46. 제44항에 있어서,
    상기 하나 이상의 충진재 각각은 포토레지스트, 스핀-온 유리, 스핀-온 도펀트, 에어로겔, 제로겔 및 산화물로 구성되는 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는, 매트릭스의 제조 방법.
  47. 제44항에 있어서,
    상기 나노구조의 하나 이상의 표면을 예비처리하는 것으로 더 구성되는, 매트릭스의 제조 방법.
  48. 제47항에 있어서,
    상기 예비처리 공정은 상기 나노구조의 상기 하나 이상의 표면의 소수성을 변경하는 것을 포함하는, 매트릭스의 제조 방법.
  49. 제44항에 있어서,
    상기 하나 이상의 충진재를 제조하는 것으로 더 구성되는, 매트릭스의 제조 방법.
  50. 제49항에 있어서,
    상기 하나 이상의 충진재를 제조하는 공정은 상기 하나 이상의 충진재를 도핑(doping)하는 것을 포함하는, 매트릭스의 제조 방법.
  51. 제44항에 있어서,
    상기 하나 이상의 충진재를 경화시키는 것으로 더 구성되는, 매트릭스의 제조 방법.
  52. 제51항에 있어서,
    상기 하나 이상의 충진재를 경화하는 공정은 상기 하나 이상의 충진재를 적어도 300℃로 가열하는 것을 포함하는, 매트릭스의 제조 방법.
  53. 제52항에 있어서,
    상기 하나 이상의 충진재를 경화하는 공정은 상기 하나 이상의 충진재를 적어도 500℃로 가열하는 것을 포함하는, 매트릭스의 제조 방법.
  54. 제44항에 있어서,
    상기 매트릭스의 적어도 하나의 표면을 평탄화하는 것으로 더 구성되는 매트릭스의 제조 방법.
  55. 제54항에 있어서,
    상기 매트릭스의 적어도 하나의 표면을 평탄화하는 공정은 상기 매트릭스의 표면을 연마하는 것을 포함하는, 매트릭스의 제조 방법.
  56. 제44항에 있어서,
    상기 공극을 충진하는 공정은
    액체 형태의 상기 하나 이상의 충진재를 상기 나노구조에 적용하고;
    상기 나노구조를 회전시켜 상기 하나 이상의 충진재의 적어도 일부를 제거하는 것을 포함하는, 매트릭스의 제조 방법.
  57. 제44항에 있어서,
    상기 공극을 충진하는 공정은 상기 나노구조를 상기 하나 이상의 충진재에 딥핑하는 것을 포함하는, 매트릭스의 제조 방법.
  58. 제44항에 있어서,
    상기 공극을 충진하는 공정은 상기 하나 이상의 충진재를 증착시키는 것을 포함하는, 매트릭스의 제조 방법.
  59. 제58항에 있어서,
    상기 하나 이상의 충진재를 증착하는 공정은 화학 증기 증착을 포함하는, 매트릭스의 제조 방법.
  60. 제58항에 있어서,
    상기 하나 이상의 충진재를 증착하는 공정은 원자층 증착을 포함하는, 매트릭스의 제조 방법.
  61. 제58항에 있어서,
    상기 하나 이상의 충진재를 증착하는 공정은 테트라-메틸-오쏘(ortho)-실리케이트(TMOS), 테트라-에토(etho)-오쏘-실리케이트(TEOS) 및 실란(SiH4)으로 구성되는 군으로부터 선택된 적어도 하나를 이용하는 것을 포함하는, 매트릭스의 제조 방법.
  62. 제58항에 있어서,
    상기 하나 이상의 충진재를 증착하는 공정은 적어도 상기 하나 이상의 충진재의 컨포멀 층을 형성하는 것을 포함하는, 매트릭스의 제조 방법.
  63. 제58항에 있어서,
    상기 하나 이상의 충진재를 증착하는 공정은 상기 하나 이상의 충진재를 층으로 증착시키는 것을 포함하는, 매트릭스의 제조 방법.
  64. 제63항에 있어서,
    상기 하나 이상의 충진재를 증착시키는 공정은
    제 1 층(상기 제 1 층은 SiN, TiN, BN, AlN 및 CN로 구성되는 군으로부터 선택된 하나 이상의 재료를 포함함)을 증착시키고;
    제 2 층(상기 제 2 층은 제 1 산화물을 포함함)을 증착시키고;
    제 3 층(상기 제 3 층은 제 2 산화물을 포함함)을 증착시키는 것을 포함하는, 매트릭스의 제조 방법.
  65. 제64항에 있어서,
    상기 제 1 산화물은 SiO2 이고 상기 제 2 산화물은 ZrO2 인 것을 특징으로 하는, 매트릭스의 제조 방법.
  66. 제64항에 있어서,
    상기 제 1 층을 증착시키는 공정은 상기 나노구조의 표면에 상기 제 1 층을 증착시키는 것을 포함하고;
    상기 제 2 층을 증착시키는 공정은 상기 제 1 층 상에 상기 제 2 층을 증착시키는 것을 포함하며;
    상기 제 3 층을 증착시키는 공정은 상기 제 2 층 상에 상기 제 3 층을 증착시키는 것을 포함하는, 매트릭스의 제조 방법.
  67. 제64항에 있어서,
    상기 하나 이상의 충진재를 증착시키는 공정은
    제 4 층(상기 제 4 층은 상기 제 1 산화물을 포함함)을 증착시키고;
    제 5 층(상기 제 5 층은 상기 제 2 산화물을 포함함)을 증착시키는 것을 더 포함하는, 매트릭스의 제조 방법.
  68. 제44항에 있어서,
    상기 하나 이상의 충진재는 하나 이상의 제 1 재료 및 하나 이상의 제 2 재료를 포함하고;
    상기 공극은 복수의 제 1 공극 및 복수의 제 2 공극을 포함하며;
    상기 공극을 충진하는 공정은
    상기 복수의 제 1 공극을 상기 하나 이상의 제 1 재료로 충진하고;
    상기 복수의 제 2 공극을 상기 하나 이상의 제 2 재료로 충진하는 것을 포함하는, 매트릭스의 제조 방법.
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