JP5282598B2

JP5282598B2 - 熱電変換素子の製造方法

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Publication number: JP5282598B2
Application number: JP2009033842A
Authority: JP
Inventors: 千穂子金田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-02-17
Filing date: 2009-02-17
Publication date: 2013-09-04
Anticipated expiration: 2029-02-17
Also published as: JP2010192580A

Description

本発明は、熱を電気に変換する熱電変換素子の製造方法に関する。

熱を電気に変換する熱電変換素子が開発されており、地球温暖化防止策の一つとして、熱電変換素子を用いてデータセンターや工場又は家庭等から排出される熱を電気に変換して再利用することが提案されている。

熱電変換素子は、組成が異なる２種類の導体又は半導体を接合して形成される。これらの導体又は半導体の２つの接合部を異なる温度に保つと、ゼーベック効果により接合部間に起電力が発生する。一般的な熱電変換素子では組成が異なる２つの導体又は半導体を接合したものを１つのセルとし、複数のセルを直列に接続することによって大きな起電力を得ている。

特表２００２−５４０６３６号公報

Allon I. Hochbaum et al., Enhanced thermoelectric performance of rough silicon nanowires, NATURE Vol.451/10 January 2008

ところで、熱電変換効率の指標となる熱電性能指数Ｚ（Ｋ^-1）は、下記（１）式により表わされる。

Ｚ＝α²／ρκ …（１）
ここで、αはゼーベック係数（Ｖ／Ｋ）、ρは電気抵抗率（Ωｍ）、κは熱伝導率（Ｗ／ｍＫ）である。

この（１）式からわかるように、熱電変換効率を高くするためには、電気伝導性が高く（すなわち電気抵抗率ρの値が小さい）、且つ熱伝導性が低い（すなわち熱伝導率κの値が小さい）熱電変換素子材料が要求される。しかし、材料そのものの電気伝導性と熱伝導性との間には相関があり、一般的には電気伝導性が高い物質は熱伝導性も高い。

熱電変換素子の材料としてＢｉＴｅ系金属（例えばｎ型素子材料としてＢｉ₂Ｔｅ_2.85Ｓｅ_0.15、ｐ型素子材料としてＢｉ_0.5Ｓｂ_1.5Ｔｅ₃）を用いると、比較的大きな起電力が得られることが知られている。しかし、重金属を主成分とする材料は環境に大きな負荷を与えることが懸念されるため、重金属を主成分としない材料を用いて熱電変換素子を形成することが好ましい。

一方、無電解エッチング法を用いて水溶液中でシリコンナノワイヤを形成する方法が提案されており、この方法で作成された直径が５０ｎｍのシリコンナノワイヤでは熱電性能指数Ｚが０．６程度になることが報告されている。このシリコンナノワイヤを多数束ねて熱電変換素子を形成すれば、熱電変換効率が高い熱電変換素子が得られると考えられる。しかし、そのためには複雑な製造プロセスが必要となる。

以上から、比較的容易に製造することができ、電気伝導性が高く且つ熱伝導性が低くて熱電変換効率が高い熱電変換素子の製造方法を提供することを目的とする。

一観点によれば、ｐ型半導体ブロックと、ｎ型半導体ブロックと、前記ｐ型半導体ブロックと前記ｎ型半導体ブロックとを電気的に接続する接続部とを有する熱電変換素子の製造方法において、基板の上にｐ型不純物又はｎ型不純物が導入されたシリコン膜を形成する工程と、前記シリコン膜に酸素を打ち込んで第１のシリコン酸化膜をストライプ状に形成し、前記シリコン膜を複数の領域に分割する工程と、前記シリコン膜の表面を酸化させて第２のシリコン酸化膜を形成し、前記第１のシリコン酸化膜と前記第２のシリコン酸化膜とにより囲まれたシリコンナノワイヤを形成する工程と、前記シリコンナノワイヤが形成された基板を切断して前記ｐ型半導体ブロック又は前記ｎ型半導体ブロックを形成する工程とを有する熱電変換素子の製造方法が提供される。

なお、本願においてシリコンワイヤとはワイヤ状のシリコンをいい、直径（又は幅）がナノオーダーのシリコンナノワイヤを含むものとする。

上記観点によれは、シリコン膜に酸素を打ち込んで第１のシリコン酸化膜をストライプ状に形成し、更にシリコン膜の表面を酸化させて第２のシリコン酸化膜を形成して、シリコン酸化膜を細長い形状の複数のシリコン（シリコンワイヤ）に分離する。このような方法でシリコンワイヤを作成することにより、多数のシリコンワイヤからなる半導体ブロックを容易に形成することができる。シリコンワイヤは高い熱電性能指数を有するため、多数のシリコンワイヤを含む半導体ブロックで形成された熱電変換素子は、熱電変換効率が良好である。また、重金属を主原料としないため、環境に与える負荷が少ない。

図１は、実施形態に係る熱電変換素子の構造を示す模式図である。図２は、熱電変換素子の１つのセルを示す模式図である。図３（ａ），（ｂ）は、実施形態に係る熱電変換素子の製造方法を示す断面図及び平面図（その１）である。図４（ａ），（ｂ）は、実施形態に係る熱電変換素子の製造方法を示す断面図及び平面図（その２）である。図５（ａ），（ｂ）は、実施形態に係る熱電変換素子の製造方法を示す断面図及び平面図（その３）である。図６（ａ），（ｂ）は、実施形態に係る熱電変換素子の製造方法を示す断面図及び平面図（その４）である。図７（ａ），（ｂ）は、実施形態に係る熱電変換素子の製造方法を示す断面図及び平面図（その５）である。

以下、実施形態について、添付の図面を参照して説明する。

図１は実施形態に係る熱電変換素子の構造を示す模式図である。

本実施形態に係る熱電変換素子１０は、２枚の伝熱板１４ａ，１４ｂ間に複数のｐ型半導体ブロック１１と複数のｎ型半導体ブロック１２とを挟んだ構造を有している。ｐ型半導体ブロック１１及びｎ型半導体ブロック１２は交互に並べられ、伝熱板１４ａ，１４ｂの面上に設けられた導体１３により電気的に直列接続されている。また、直列接続されたｐ型半導体ブロック１１及びｎ型半導体ブロック１２の集合体の両端には、電力を取り出すための電極１５ａ，１５ｂが設けられている。

図２は、熱電変換素子１０の１つのセルを示す模式図である。ｐ型半導体ブロック１１及びｎ型半導体ブロック１２は、いずれも細長い糸状のシリコンを多数束ねた構造を有している。ｐ型半導体ブロック１１のシリコンにはｐ型不純物（Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）及びＩｎ（インジウム）など）が導入され、ｎ型半導体ブロック１２にはｎ型不純物（Ｐ（リン），Ａｓ（ヒ素）及びＳｂ（アンチモン）など）が導入されている。以下、半導体ブロック１１，１２内の糸状のシリコンをシリコンナノワイヤ（シリコンワイヤ）１６という。ｐ型半導体ブロック１１及びｎ型半導体ブロック１２のシリコンナノワイヤ１６中の不純物濃度は、例えば１０¹⁵〜１０²¹ｃｍ^-3程度である。

シリコンナノワイヤ１６はその長さ方向の位置で太さ（幅）が異なる。各シリコンナノワイヤ１６は、それらの間に介在する絶縁性のシリコン酸化物（ＳｉＯ₂）１７により相互に分離されている。但し、各シリコンナノワイヤ１６は完全に分離されている必要はなく、隣接するシリコンナノワイヤ１６同士が部分的につながっていてもよい。

このような構造の熱電変換素子１０において、２枚の伝熱板１４ａ，１４ｂに温度差を与えると、ゼーベック効果によりｐ型半導体ブロック１１とｎ型半導体ブロック１２との間に電位差が発生し、電極１５ａ，１５ｂから電流を取り出すことができる。

高い熱電変換効率を得るためには、ｐ型半導体ブロック１１及びｎ型半導体ブロック１２の電気抵抗率ρが低く、且つ熱伝導率κが高いことが必要である。本実施形態においては、シリコンナノワイヤ１６に不純物が１０¹⁵〜１０²¹ｃｍ^-3程度の濃度に導入されており、シリコンナノワイヤ１６の１本当たりの電気抵抗率ρが１０〜１０^-6Ωｃｍ程度である。また、本実施形態においては、半導体ブロック１１，１２が細く且つ長さ方向の位置で太さ（幅）が変化する多数のシリコンナノワイヤ１６により形成されている。このため、シリコンナノワイヤ１６を伝わるフォノンがシリコンナノワイヤ１６とシリコン酸化物１７との界面で複雑に散乱されて熱伝導性が低くなる。これにより、熱電変換素子１０の熱電性能指数Ｚが大きくなり、熱を効率的に電気に変換することができる。

以下、実施形態に係る熱電変換素子の製造方法について説明する。最初に、ｐ型半導体ブロック１１の製造方法について、図３〜図７を参照して説明する。

まず、図３（ａ）に断面図、図３（ｂ）に平面図を示すように、表面がＳｉＯ₂からなるＳｉＯ₂基板２１を用意する。半導体ブロック１１，１２の熱伝導率を低くするためにはシリコンナノワイヤ１６を伝わるフォノンを散乱させることが有効であり、そのためにはＳｉＯ₂基板２１の表面は完全な平坦ではなく、この上に堆積されるＳｉ部分の厚さの５〜４０％の凹凸があることが好ましい。

次に、図４（ａ）に断面図、図４（ｂ）に平面図を示すように、例えばＣＶＤ法（Chemical Vapor Deposition）又はＭＢＥ（Molecular Beam Epitaxy）法により、ＳｉＯ₂基板２１の上に厚さが３〜１６０ｎｍのｐ型不純物が導入されたＳｉ膜（ｐ型Ｓｉ膜）２２を形成する。Ｓｉ膜２２の不純物濃度は、前述したように１０¹⁵〜１０²¹ｃｍ^-3程度とする。

ＣＶＤ法でｐ型Ｓｉ膜２２を形成する場合は、例えばチャンバ内の圧力を０．２５気圧（約２．５３×１０⁴Ｐａ）以下に維持する。そして、ＳｉＣｌ₄とＢ₂Ｈ₆との混合ガスをチャンバ内に導入し、１２０℃の温度で反応させて、基板２０（ＳｉＯ₂膜２１）の上にｐ型Ｓｉ膜２２を成長させる。

ＭＢＥ法でｐ型Ｓｉ膜２２を形成する場合は、例えばＳｉ₂Ｈ₆（ジシランガス）又は固体Ｓｉソースを用い、温度が５００℃、圧力が５×１０^-7Ｔｏｒr（６．６５×１０^-5Ｐａ）の条件で基板２０（ＳｉＯ₂膜２１）の上にシリコン膜を成長させる。ドーパントは、ドーパント元素単体の個体を加熱し、原子状の蒸気として供給する。ドーパントとしてＧａ又はＩｎなどのＳｉよりも重い原子を用いれば、フォノン散乱をより一層大きくして熱伝導性をより効率的に低減することができる。

次に、図５（ａ）に断面図、図５（ｂ）に平面図を示すように、イオン打ち込み装置を使用してＳｉ膜２２に酸素を打ち込み、Ｓｉと酸素とが結合してなるＳｉＯ₂壁（第１のシリコン酸化膜）２３をストライプ状（縞状）に形成する。ＳｉＯ₂壁２３間の間隔は例えば３〜１００ｎｍとし、ＳｉＯ₂壁２３の幅は例えば１／８層〜１００ｎｍとする。なお、１／８層とは、シリコンモノレイヤに対し酸素が１／８の割合（８個のＳｉ原子に対し１つの酸素原子）で結合した層であり、絶縁性を確保できるとされている最低限の厚さである。

ＳｉＯ₂壁２３の幅は均一である必要はなく、フォノンを効率的に散乱させるためにはＳｉＯ₂壁２３の幅が例えばＳｉＯ₂壁２３の厚さの５〜４０％の範囲で変化していることが好ましい。また、イオン打ち込み時の加速電圧はＳｉ膜２２の厚さに応じて設定すればよく、例えば２．５〜１２０ｋｅＶとする。但し、ＳｉＯ₂壁２３の下端は下層のＳｉＯ₂膜２１までほぼ達していればよく、加速電圧を精密に制御する必要はない。

次に、図６（ａ）に断面図、図６（ｂ）に平面図を示すように、酸素を含む雰囲気中でＳｉ膜２２の表面を７００〜１０００℃の温度で酸化し、１／８層〜１００ｎｍ程度の厚さのＳｉＯ₂膜（第２のシリコン酸化膜）２４を形成する。このとき、酸化後に残存するＳｉ膜２２の厚さが例えば３〜１００ｎｍになるように酸化を行えばよい。平坦性を特にコントロールしなければ、Ｓｉ膜２２の表面に形成された自然酸化膜（ＳｉＯ₂膜）には凹凸が自然に形成される。但し、凹凸が、その上に堆積されるＳｉ膜の厚さの５〜４０％程度の範囲に入るような形成条件を選択することが好ましい。

このようにして、Ｓｉ膜２２内に、ＳｉＯ₂膜２１，２４及びＳｉＯ₂壁２３（図２のシリコン酸化物１７に対応）により分離された多数のシリコンワイヤ１６が形成される。

その後、ＳｉＯ₂膜２４の上にｐ型不純物が導入されたＳｉ膜２２を３〜１６０ｎｍの厚さに形成する工程（図４参照）、ＳｉＯ₂壁２３を形成する工程（図５参照）、及びＳｉＯ₂膜２４を形成する工程（図６参照）を数回〜数十回繰り返して行い、最後に、この積層構造の周囲全体を酸化、あるいは自然酸化膜が形成されるまで大気中に放置することにより、図７（ａ）に断面図、図７（ｂ）に平面図を示すような積層構造を形成する。

その後、基板切断装置（ダイサー等）により上記のＳｉＯ₂とＳｉとからなる積層膜を切断し、例えば１ｍｍ×１ｍｍ×１０ｍｍ（シリコンナノワイヤの長さ方向）の大きさのｐ型半導体ブロック１１（図２参照）を得る。

ｎ型半導体ブロック１２は、上述のｐ型半導体ブロックと同様にして形成する。但し、Ｓｉ膜２２に導入する不純物として、Ｐ、Ａｓ又はＳｂ等の５価の不純物を使用する。例えばＣＶＤ法でＳｉ膜を形成するときは、ＳｉＣｌ₄ガスにＰＨ₃又はＡｓＨ₃等のガスを混合して使用する。また、ＭＢＥ法でＳｉ膜を形成する場合は、Ａｓ又はＳｂなどのＳｉよりも重い原子をドーパントとして使用する。

このようにして所定の大きさのｐ型半導体ブロック１１及びｎ型半導体ブロック１２を形成した後、図１に示すように、導体パターン１３が形成された伝熱板１４ａの上にｐ型半導体ブロック１１及びｎ型半導体ブロック１２を並べて配置し、半導体ブロック１１，１２と伝熱板１４ａの導体パターン１３とを接着剤（高熱伝導性接着剤）により機械的及び電気的に接続する。このとき、半導体ブロック１１，１２は、シリコンナノワイヤ１６の長さ方向が高さ方向となるように配置する。

次いで、半導体ブロック１１，１２の上に伝熱板１４ｂを配置し、伝熱板１４ｂの導体パターンと半導体ブロック１１，１２とを接着剤（高熱伝導性接着剤）により機械的及び電気的に接合する。また、半導体ブロック１１，１２の集合体の両端に引き出し電極１５ａ，１５ｂを例えば銀ペーストにより形成する。このようにして、本実施形態に係る熱電変換素子が完成する。

本実施形態に係る熱電変換素子は、ＳｉＯ₂膜及びＳｉＯ₂壁で分離されたそれぞれのシリコンナノワイヤ１６の中を電流が流れるため、シリコンナノワイヤ１６とシリコン酸化物１７（ＳｉＯ₂膜２１，２４及びＳｉＯ₂壁２３）との界面でフォノンが散乱され、電気伝導性に比べて熱伝導性が低くなる。これにより、高い熱電性能指数が実現される。

また、本実施形態においては、シリコンナノワイヤ１６を、シリコンの堆積と酸化という単純なプロセスで形成する。従って、製造が容易である。また、これらのシリコンナノワイヤ１６はシリコン酸化物１７と一体的に形成される。従って、個々のシリコンナノワイヤ１６を束ねる工程が不要であり、製造が容易である。

本方法によれば、シリコンナノワイヤを用いた熱電変換材料を、豊富で安価かつ安全な材料を用いて、単純なプロセスで簡便かつ大量に作製することができる。

１０…熱電変換素子、１１…ｐ型半導体ブロック、１２…ｎ型半導体ブロック、１３…導体、１４ａ，１４ｂ…伝熱板、１５ａ，１５ｂ…電極、１６…シリコンワイヤ、１７…シリコン酸化物、２０…基板、２１…ＳｉＯ₂基板、２２…Ｓｉ膜、２３…ＳｉＯ₂壁、２４…ＳｉＯ₂膜。

Claims

ｐ型半導体ブロックと、ｎ型半導体ブロックと、前記ｐ型半導体ブロックと前記ｎ型半導体ブロックとを電気的に接続する接続部とを有する熱電変換素子の製造方法において、
基板の上にｐ型不純物又はｎ型不純物が導入されたシリコン膜を形成する工程と、
前記シリコン膜に酸素を打ち込んで第１のシリコン酸化膜をストライプ状に形成し、前記シリコン膜を複数の領域に分割する工程と、
前記シリコン膜の表面を酸化させて第２のシリコン酸化膜を形成し、前記第１のシリコン酸化膜と前記第２のシリコン酸化膜とにより囲まれたシリコンナノワイヤを形成する工程と、
前記シリコンナノワイヤが形成された基板を切断して前記ｐ型半導体ブロック又は前記ｎ型半導体ブロックを形成する工程と
を有することを特徴とする熱電変換素子の製造方法。
前記シリコン膜を形成する工程と、前記第１のシリコン酸化膜を形成する工程と、前記第２のシリコン酸化膜を形成する工程とを複数回繰り返して前記基板上に積層構造を形成し、その後前記基板を切断する工程を実施することを特徴とする請求項１に記載の熱電変換素子の製造方法。
前記基板は、その表面にシリコン酸化物からなる自然酸化膜を有することを特徴とする請求項１又は２に記載の熱電変換素子の製造方法。