JP5585101B2 - 熱電変換素子及びその製造方法 - Google Patents
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Description
本発明は、熱電変換素子及びその製造方法に関する。
熱電変換素子は、２種類の熱電変換材のそれぞれの両端に温度差を生じさせたときに生じるゼーベック効果を利用して熱エネルギーを電気エネルギーに変換する。ここで、熱電変換材には、高い電気伝導性と、低い熱伝導性とが求められる。物質の電気伝導性と熱伝導性は一般には相関があり、電気伝導性が高い物質は熱伝導性も高いことが多い。このため、ＢｉＴｅ系などの重金属系を用いて製造された熱電変換素子は、半導体を用いた場合に比べて電気伝導率を大きくできるので、熱電変換の効率の指標である熱電性能指数を大きくできる可能性がある。しかしながら、重金属は、高価であり、環境に与える影響などを考慮すると取り扱いが容易でなかった。
そこで、近年では、熱電変換材に半導体を用いた熱電変換素子が開発されている。この場合、ｎ型半導体を有する熱電変換材と、ｐ型半導体を有する熱電変換材のそれぞれを、高温部と低温部に接触させる。高温側のそれぞれの熱電変換材では、電子又は正孔が低温側へ送られる。これにより、各熱電変換材料の両端の間に電位差が発生する。
半導体を用いた熱電変換素子の従来例としては、例えば、Ｇｅ又はＳｉＧｅ合金からなるマトリックス中に、Ｇｅ濃度がマトリックス中とは異なるＳｉＧｅ合金からなるナノ粒子を分散させたナノ粒子混合物があげられる。マトリックス及びナノ粒子には、ｎ型不純物やｐ型不純物がそれぞれ導入される。ナノ粒子は、例えば、湿式化学法および蒸着法で製造され、高温下で圧縮圧力を与えることで、マトリックス中に分散させる。この熱電変換素子では、ナノ粒子とマトリックス材料との境界でフォノンの散乱が増加されることで熱伝導率が減少させられ、熱電性能指数が向上する。
また、官能化酸化ケイ素粒子からなるコアを製造し、コアの官能化した表面にＢｉ２Ｔｅ３又はＰｂＴｅシェルを成長させた材料を用いた熱電変換素子が知られている。シェルは、コアの周囲に厚さが数１０ｎｍ又はそれ未満で形成される。量子閉じ込め効果によるフェルミ準位付近の状態密度の変化により熱電性能指数が向上する。
さらに、ナノワイヤを用いて熱電変換素子を形成する従来の例としては、例えば、アルミニウムとシリコンの混合膜中に形成した細孔に半導体材料からなる熱電変換材が導入されたものがある。アルミニウムとシリコンの混合膜を形成した後、膜中のアルミニウムを濃硫酸でエッチングしてマトリックス内に径が０．５ｎｍから５ｎｍ未満の細孔を形成する。細孔に熱電変換材を導入すると、熱電変換材がナノワイヤ化される。
しかしながら、従来のナノ粒子を分散させる熱電変換素子は、ＳｉＧｅのナノ粒子をマトリックス中に分散させる方法や、コアを形成する工程が複雑であった。
また、従来のナノワイヤを有する熱電変換素子は、膜中に細孔の径を精度良く製造することが難しかった。さらに、膜中に長い細孔を製造することも困難であり、熱電変換素子を大型化することが困難だった。
本発明は、このような事情を鑑みてなされたものであり、熱電性能指数の高い熱電変換素子を安価に効率良く製造できるようにすることを目的とする。
また、従来のナノワイヤを有する熱電変換素子は、膜中に細孔の径を精度良く製造することが難しかった。さらに、膜中に長い細孔を製造することも困難であり、熱電変換素子を大型化することが困難だった。
本発明は、このような事情を鑑みてなされたものであり、熱電性能指数の高い熱電変換素子を安価に効率良く製造できるようにすることを目的とする。
本実施形態の一観点によれば、基板の上方に不純物を導入した半導体膜を形成する工程と、前記半導体膜の上に金属膜を形成する工程と、前記金属膜を複数のラインからなる縞状のパターンを形成する工程と、前記パターンの下の前記半導体膜を前記パターンから露出する前記半導体膜よりも深く酸化する工程と、を含む熱電変換素子の製造方法が提供される。
また、本実施形態の別の観点によれば、基板と、前記基板の上方に設けられ、両側部に凹凸が形成された熱電変換材と、前記熱電変換材の両側部に設けられ、前記基板と前記熱電変換材を加熱することによって形成された熱酸化膜と、を含み、前記熱電変換材の両側の凹凸は、前記熱酸化膜を挟んで隣り合う他の前記熱電変換材との間の間隔の５％〜４０％の大きさを有することを特徴とする熱電変換素子が提供される。
この熱電変換素子及びその製造方法によれば、基板上に形成した半導体膜の一部を酸化させることで熱電変換材を製造することが可能になるので、製造プロセスを簡略化できる。熱電変換材が基板面に略平行に形成されるので、基板に垂直な方向に延びる細孔に半導体膜を埋め込む場合に比べて、長尺の熱電変換材を製造することができる。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
（第１の実施の形態）
まず、本実施の形態に係る熱電変換素子の製造方法について図面を参照して以下に説明する。
最初に、図１Ａに示すように、基板１上にｎ型又はｐ型の不純物を導入した半導体膜２がＣＶＤ(Chemical Vapor Deposition)法、またはＭＢＥ(Molecular Beam Epitaxy)法により形成される。基板１は、絶縁体であるＳｉＯ２を用いることが好ましいが、その他の絶縁体、例えばアルミナでも良い。また、Ｓｉの表面を酸化させてＳｉＯ２膜を形成した基板１を用いても良い。
（第１の実施の形態）
まず、本実施の形態に係る熱電変換素子の製造方法について図面を参照して以下に説明する。
最初に、図１Ａに示すように、基板１上にｎ型又はｐ型の不純物を導入した半導体膜２がＣＶＤ(Chemical Vapor Deposition)法、またはＭＢＥ(Molecular Beam Epitaxy)法により形成される。基板１は、絶縁体であるＳｉＯ２を用いることが好ましいが、その他の絶縁体、例えばアルミナでも良い。また、Ｓｉの表面を酸化させてＳｉＯ２膜を形成した基板１を用いても良い。
半導体膜２としては、Ｓｉや、Ｇｅ、又はこれらの化合物（ＳｉｘＧｅ１−ｘ（ｘ＝０〜１））があげられる。なお、Ｓｉの熱伝導率は１４８Ｗ／ｍＫで、電子移動度は１４００ｃｍ２／Ｖｓである。また、Ｇｅの熱伝導率は、５９．９Ｗ／ｍＫで、電子移動度は３９００ｃｍ２／Ｖｓである。
Ｓｉ又はＧｅの半導体膜２をｐ型にする不純物としては、例えばＢ、Ａｌ、Ｇａ、又はＩｎがある。また、Ｓｉ又はＧｅの半導体膜２をｎ型にする不純物としては、例えばＬｉ、Ｐ、Ａｓ、又はＳｂがある。なお、半導体膜２がＳｉから形成される場合には、Ｓｉよりも重い原子、例えばｐ型であればＧａ、Ｉｎを不純物として用い、ｎ型であればＡｓ、Ｓｂを不純物として用いると、フォノン散乱を大きくして、熱伝導をより抑えられる。
半導体膜２がＣＶＤ法を用いて形成されるときは、例えば、分圧０．２５気圧以下のＳｉＣｌ４、ＧｅＣｌ４、又はこれらの混合ガスを１２００℃で反応させ、Ｓｉ、Ｇｅ、又はこれらの化合物のいずれかの薄膜を３ｎｍ〜２０ｎｍの膜厚で成長させる。そして、ＳｉＣｌ４、ＧｅＣｌ４、またはこれらの混合ガスにＢ２Ｈ６、ＰＨ３、ＡｓＨ３等を所定量だけ混合させながら半導体膜２を形成することで不純物を導入できる。
半導体膜２がＭＢＥ法を用いて形成されるときは、例えば、Ｓｉ２Ｈ６、Ｇｅ２Ｈ６、又はこれらの混合ガスが用いられる。また、固体のＳｉソース、Ｇｅソース、又はＳｉＧｅソースに電子ビームを照射してガス化さても良い。いずれの場合も、半導体膜２は、例えば、基板温度５００℃、６．６×１０−５Ｐａの雰囲気中で成長させる。不純物は、ＣＶＤ法を用いる場合と同様なガスを使用して半導体膜２中に導入する。
ここで、ＣＶＤ法やＭＢＥ法を用いて基板１上に成長させた半導体膜２の界面は平坦で
はなく、膜厚の５〜４０％の凹凸をもつ。このため、半導体膜２を形成する前に基板１の表面を平坦化する必要はない。
はなく、膜厚の５〜４０％の凹凸をもつ。このため、半導体膜２を形成する前に基板１の表面を平坦化する必要はない。
なお、以下の説明では、理解を容易にするために、半導体膜２としてＳｉを用いた場合について説明するが、半導体膜２をＧｅで形成しても同様にして熱電変換素子を製造することができる。
次に、図１Ｂに示すように、半導体膜２の上に、金属膜３として、Ｚｒ、Ｈｆ、又はこれらの化合物がスパッタ法を用いて１ｎｍ〜１０ｎｍの膜厚に形成される。この後、金属膜３上にレジスト膜４を塗布し、電子ビームを用いた直接描画によってレジスト膜４を例えば３ｎｍ〜１５０ｎｍの間隔をあけて、幅５ｎｍ〜１００ｎｍの幅でストライプ形状に露光する。この後、レジスト膜４を現像すると、図１Ｃに示すように、縞状のマスク５が形成される。
図１Ｃと、図１Ｃを上方からみた平面図である図２に示すように、マスク５は、基板面に平行に延びる細長のライン５Ａを複数有し、１つのライン５Ａの幅ｄｒｌは、例えば５ｎｍ〜１００ｎｍとする。１つのライン５Ａとその隣のライン５Ａとの間隔ｄｒｓは、例えば３ｎｍ〜１５０ｎｍとする。さらに、各ライン５Ａの両側部には、隣り合う２本のライン５Ａの間隔ｄｒｓの５％〜４０％の幅ｒｕ１の凹凸が、ライン５Ａの長さ方向ＤＬに沿って形成されている。
なお、各ライン５Ａの両側部の凹凸の形状や大きさは、場所によってランダムに形成されている。このような凹凸形状は、レジスト膜４を露光するときの電子ビームの照射幅をランダムに変化させたり、電子ビームの照射位置をランダムにずらしたりすることで実現できる。
続いて、このようなマスク５を用いて、例えばフッ素系のガスにより金属膜３をドライエッチングする。ドライエッチングは、下地の半導体膜２が露出するまで行う。これにより、図１Ｄに示すように、金属膜３がマスク５の形状に倣った縞状のパターンに加工される。
図１Ｄ及び図３に示すように、金属膜３からなる縞状のパターンは、基板面に平行に延びる細長のライン３Ａから形成される。１つのライン３Ａの幅ｄｍｌは、例えば５ｎｍ〜１００ｎｍで、厚さは例えば１ｎｍ〜１０ｎｍとする。１つのライン３Ａとその隣のライン３Ａとの間隔ｄｍｓは、例えば３ｎｍ〜１５０ｎｍとする。さらに、各ライン３Ａの両側部には、隣り合う２本のライン３Ａの間隔ｄｍｓの例えば５％〜４０％の幅ｍｕ１の凹凸が形成される。ライン３Ａの両側部の凹凸は、マスク５のライン５Ａの形状に倣う。このため、各ライン３Ａの両側部の凹凸の量や凹凸の形状は、ライン３Ａごとに、かつ各ライン３Ａの場所ごとに異なる。
例えば、隣のライン３Ａとの間隔が１００ｎｍのとき、そのライン３Ａは両側部のそれぞれに５ｎｍ〜４０ｎｍの大きさの凹凸が、ライン３Ａの長さ方向ＤＬに形成される。すなわち、図３において、ライン３Ａの間隔を示す仮想線を基準として、５ｎｍ〜４０ｎｍの範囲でライン３Ａの側部が場所ごとに突出したり、引っ込んだりする。
続いて、半導体膜２及び金属膜３を形成した基板１を加熱炉に導入し、半導体膜２及び金属膜３を酸化させる。加熱は、例えば、７００℃〜１００℃の温度雰囲気で酸素ガスを流しながら行う。
ここで、金属膜３を形成するＨｆや、Ｈｆと同じチタン族元素のＺｒは、半導体膜２と
なるＳｉより酸化され易い。さらに、半導体膜２では、金属膜３で覆われていない部分に比べて、金属膜３で覆われている部分の酸化が進行する。
なるＳｉより酸化され易い。さらに、半導体膜２では、金属膜３で覆われていない部分に比べて、金属膜３で覆われている部分の酸化が進行する。
これは、次のような理由によるものと考えられる。ＨｆＯ２とＳｉの積層構造においてその界面における酸化反応の活性化エネルギーは、Ｓｉ単体の表面の熱酸化の活性化エネルギーに比べて非常に小さい。さらに、ＨｆＯ２中の酸素の拡散は非常に早く、Ｈｆ及びＳｉの酸化反応における律速過程にはならない。これらのことは、清水らによってなされたＨｆＯ２とＳｉの界面の酸化機構に関する研究（極薄シリコン酸化膜の形成・評価・信頼性，第９回研究会，ＪＳＡＰ Ｃａｔａｌｏｇ Ｎｕｍｂｅｒ ＡＰ０４２２０２，ｐ２６５−２７０，２００４年）に記載されている。
このため、ＳｉとＨｆを積層させた部分では、ＨｆＯ２の表面に取り込まれた酸素分子が速やかにＨｆＯ２とＳｉの界面に到達し、Ｓｉを酸化させると考えられる。そして、Ｓｉの界面酸化の活性化エネルギーがＳｉ単体の表面の活性化エネルギーより小さいことから、金属膜３のライン３Ａの下方の半導体膜２の酸化速度が、金属膜３のライン３Ａがない領域の半導体膜２の酸化速度より大きくなる。
これにより、この酸化工程では、図１Ｅに示すような酸化膜６が基板１の上方に形成される。酸化膜６は、金属膜３の形成位置を中心に形成される。すなわち、半導体膜２が金属膜３のライン３Ａで覆われていた部分は、半導体膜２が露出している部分に比べて酸化が進行する。金属膜３の酸化によりＨｆやＺｒの酸化膜が形成されると、酸素がその酸化膜を通って半導体膜２との界面に移動し易くなり、金属膜３のライン３Ａの下の半導体膜２の酸化が促進される。その結果、金属膜３のライン３Ａの下方に、酸化膜６からなる壁部６Ａが半導体膜２の厚さのほぼ全長にわたって、すなわち基板１にほぼ達する深さまで形成される。
これに対し、半導体膜２が金属膜３のライン３Ａで形成されるパターンの間から露出していた部分は、半導体膜２のみの場合の酸化速度が金属膜３及び金属膜３との界面に比べて小さいため、その表面のみに酸化膜６が形成されている。
このように、ライン３Ａがある部分の半導体膜２をライン３Ａがない部分の半導体膜２よりも深く酸化することで、半導体膜２は、長さ方向ＤＬに延びる複数の細長のナノワイヤ状になる。このようなナノワイヤ状になった半導体膜２のそれぞれが熱電変換材７になる。
このとき形成される酸化膜６は、ＳｉＯ２、ＺｒＯ２、Ｚｒシリケート、Ｚｒゲルマネート、ＨｆＯ２、Ｈｆシリケート、Ｈｆゲルマネートのいずれか、又はこれらを１つ以上組み合わせた混合物になる。そして、熱電変換材７は、膜厚方向ＤＴにおいて、基板１と酸化膜６の上端部とで挟まれ、その厚さは、例えば３ｎｍ〜２０ｎｍになる。
さらに、図１Ｅと、図１ＥのＩ−Ｉ線に沿った断面図である図４に示すように、熱電変換材７の長さ方向ＤＬ及び膜厚方向ＤＴに直交する幅方向ＤＷにおいて、熱電変換材７は、酸化膜６の隣り合う一対の壁部６Ａに挟まれる。１つの熱電変換材７の幅ｄｗｌは、長さ方向ＤＬの場所ごと、及び膜厚方向ＤＴの場所ごとに異なるが、例えば３ｎｍ〜１５０ｎｍになる。１つの熱電変換材７とその隣の熱電変換材７との間隔ｄｗｓは、長さ方向ＤＬの場所ごと、及び膜厚方向ＤＴの場所ごとに異なるが、例えば５ｎｍ〜１００ｎｍになる。
さらに、図１Ｅと、図１ＥのＩ−Ｉ線に沿った断面図である図４に示すように、熱電変換材７の長さ方向ＤＬ及び膜厚方向ＤＴに直交する幅方向ＤＷにおいて、熱電変換材７は、酸化膜６の隣り合う一対の壁部６Ａに挟まれる。１つの熱電変換材７の幅ｄｗｌは、長さ方向ＤＬの場所ごと、及び膜厚方向ＤＴの場所ごとに異なるが、例えば３ｎｍ〜１５０ｎｍになる。１つの熱電変換材７とその隣の熱電変換材７との間隔ｄｗｓは、長さ方向ＤＬの場所ごと、及び膜厚方向ＤＴの場所ごとに異なるが、例えば５ｎｍ〜１００ｎｍになる。
熱電変換材７の幅方向ＤＷの両側部１７には、金属膜３の各ライン３Ａの両側部の形状に略倣って、凹凸形状が形成される。より具体的には、各熱電変換材７の両側部１７には、隣り合う２本の熱電変換材７の幅ｄｍｓの例えば５％〜４０％の幅ｗｕ１の凹凸が形成
される。この両側部１７の凹凸の大きさや形状は、熱電変換材７ごとに異なる。さらに、同じ熱電変換材７でも長さ方向ＤＬの場所ごと、及び膜厚方向ＤＴの場所ごとに両側部１７の凹凸の大きさや形状が異なる。
される。この両側部１７の凹凸の大きさや形状は、熱電変換材７ごとに異なる。さらに、同じ熱電変換材７でも長さ方向ＤＬの場所ごと、及び膜厚方向ＤＴの場所ごとに両側部１７の凹凸の大きさや形状が異なる。
例えば、隣の熱電変換材７との間隔が５０ｎｍのとき、その熱電変換材７は両側部１７のそれぞれに２．５ｎｍ〜２０ｎｍの凹凸が長さ方向ＤＬに形成される。すなわち、図４において、半導体膜２の間隔を示す仮想線を基準として、２．５ｎｍ〜２０ｎｍの範囲で半導体膜２の側部１７が場所ごとに突出したり、引っ込んだりする。
なお、酸化工程における加熱時間は、最も薄い酸化膜６、すなわち、半導体２が露出していた部分が例えば１ｎｍ〜１０ｎｍの膜厚になり、かつ酸化膜６の壁部６Ａが半導体膜２の厚さ方向のほぼ全長にわたり酸化されるような時間とする。なお、酸化膜６の壁部６Ａが基板１に到達する深さまで形成される前に酸化工程を終了させても良い。この場合は、一部の熱電変換材７が基板１側で隣りの熱電変換材７に連結される。
続いて、図１Ｆに示すように、酸化膜６の上に不純物を含む第２の半導体膜２を形成する。第２の半導体膜２の材料や、膜厚、製造方法は前記と同様である。第１層目にｐ型の半導体膜２を形成したときは、第２層目もｐ型の半導体膜２を形成する。同様に、第１層目にｎ型の半導体膜２を形成したときは、第２層目もｎ型の半導体膜２を形成する。
さらに、図１Ａから図４と同様の工程を実施して、第２の半導体膜２の上にも第２の金属膜３をＺｒやＨｆを用いて形成する。さらに、第２の金属膜３をパターニングして第２のライン３Ａを複数形成してから酸化し、ライン３Ａがある部分の半導体膜２をライン３Ａがない部分の半導体膜２よりも深く酸化することで、複数の熱電変換材７を形成する。そして、以降は前記の工程を繰り返し、図１Ｇに示すように、熱電変換材７の積層体８を製造する。
次に、積層体８の表面を酸化し、全体を１原子層以上の絶縁物９で覆う。必要に応じてダイシング工程で基板１及び積層体８を半導体膜２に平行に切断すると、図５に示すように、熱電変換モジュール１０が形成される。なお、積層体８の側面は、自然酸化膜１１で覆われるが、熱酸化等による酸化膜を形成しても良い。
ここで、積層体８の積層数を増大させると、１つの熱電変換モジュール１０に含まれるナノワイヤ状の熱電変換材７の数が増える。また、積層数が同じ場合には、基板１の幅方向の長さを増減させることで、熱電変換モジュール１０の断面積、すなわちナノワイヤ状の熱電変換材７の本数を容易に調整できる。また、半導体膜２の長さや、タイシング時の基板１の切断長さを増減させることで、熱電変換モジュール１０の長さ、すなわちナノワイヤ状の熱電変換材７の長さを容易に調整できる。
そして、図６に一例を示すように、熱電変換モジュール１０を複数用いて熱電変換素子２５を製造する。図６において最も右側に配置される低温側電極（第２の電極）２２には、ｐ型の半導体膜２を積層して製造した第１の熱電変換モジュール１０Ａの熱電変換材７の一端が例えば金ペースト等を用いて電気的に接続される。この第１の熱電変換モジュール１０Ａの熱電変換材７の他端には、高温側電極（第１の電極）２１Ａが例えば金ペースト等を用いて電気的に接続される。
高温側電極２１Ａには、ｎ型の半導体膜２を積層して製造した第２の熱電変換モジュール１０Ｂの熱電変換材７の他端も例えば金ペースト等を用いて電気的に接続される。この第２の熱電変換モジュール１０Ｂの熱電変換材７の一端は、低温側電極（第３の電極）２３を介して、左隣りの第１の熱電変換モジュール１０Ａの熱電変換材７の一端に電気的に接続される。
以降は、同様にして、第１の熱電変換モジュール１０Ａ、高温側電極２１Ｂ、第２の熱電変換モジュール１０Ｂ、低温側電極２２が電気的に接続される。さらに、この低温側電極２２には、第１の熱電変換モジュール１０Ａ、高温側電極２１Ｃ、第２の熱電変換モジュール１０Ｂ、他方の低温側電極２３が順番に電気的に接続される。これにより、熱電変換素子２５が形成される。
高温側電極２１Ａには、ｎ型の半導体膜２を積層して製造した第２の熱電変換モジュール１０Ｂの熱電変換材７の他端も例えば金ペースト等を用いて電気的に接続される。この第２の熱電変換モジュール１０Ｂの熱電変換材７の一端は、低温側電極（第３の電極）２３を介して、左隣りの第１の熱電変換モジュール１０Ａの熱電変換材７の一端に電気的に接続される。
以降は、同様にして、第１の熱電変換モジュール１０Ａ、高温側電極２１Ｂ、第２の熱電変換モジュール１０Ｂ、低温側電極２２が電気的に接続される。さらに、この低温側電極２２には、第１の熱電変換モジュール１０Ａ、高温側電極２１Ｃ、第２の熱電変換モジュール１０Ｂ、他方の低温側電極２３が順番に電気的に接続される。これにより、熱電変換素子２５が形成される。
ここで、各熱電変換材７は、基板１に支持されているので機械的な強度が担保される。なお、電極２１〜２３の数と、熱電変換モジュール１０の配列数は任意に変更できる。
熱電変換素子２５を使用するときは、高温部分に高温側電極２１Ａ〜２１Ｃを配置する。これにより、高温側電極２１から離れた低温側電極２２，２３が相対的に低温部分になる。このような温度差に起因して、熱電変換素子２５に熱起電力が生じる。両端の電極２２，２３のそれぞれに、例えば導電性ワイヤ２６を取り付けて不図示の負荷に接続すると、それぞれのワイヤ状の半導体膜２の中を電流が流れる。
この際、ｐ型の半導体膜２を有する第１の熱電変換モジュール１０Ａでは、半導体膜２中の正孔が高温側の一端から低温側の他端に向けて高速に移動する。これに対し、フォノンは、半導体膜２に含まれるｐ型の不純物で散乱される。さらに、酸化膜６に挟まれた半導体膜２の側部１７の凹凸によってもフォノンが散乱される。その結果、この細線の半導体膜２からなる熱電変換材７は、バルクの半導体膜２に比べて、熱伝導性が低下する。
また、ｎ型の半導体膜２を有する第２の熱電変換モジュール１０Ｂでは、電子が低温側の他端から高温側の一端に向けて高速に移動する。これに対し、フォノンは、半導体膜２内のｎ型の不純物と、半導体膜２の側部１７とで散乱される。その結果、この細線の半導体膜２からなる熱電変換材７は、バルクの半導体膜２に比べて、熱伝導性が低下する。
なお、各熱電変換モジュール１０Ａ，１０Ｂにおいて、基板１の凹凸の大きさによっては、半導体膜３３，３６の下面と基板１との界面でもフォノンを散乱させることが可能である。この場合には、基板１の凹凸も熱伝導性の低下に寄与する。
なお、各熱電変換モジュール１０Ａ，１０Ｂにおいて、基板１の凹凸の大きさによっては、半導体膜３３，３６の下面と基板１との界面でもフォノンを散乱させることが可能である。この場合には、基板１の凹凸も熱伝導性の低下に寄与する。
この熱電変換素子２５では、フォノンの散乱により熱伝導性が低く抑えられるので、高い熱電性能指数が得られる。
熱電変換素子２５の他の使用例としては、例えば、低温側電極２２，２３間に電圧を印加して電流を流しても良い。ペルチェ効果によって、熱電変換素子２５の高温側電極２１Ａ〜２１Ｃの温度を相対的に上昇させ、低温側電極２２，２３の温度を相対的に低下させることができる。
熱電変換素子２５の他の使用例としては、例えば、低温側電極２２，２３間に電圧を印加して電流を流しても良い。ペルチェ効果によって、熱電変換素子２５の高温側電極２１Ａ〜２１Ｃの温度を相対的に上昇させ、低温側電極２２，２３の温度を相対的に低下させることができる。
なお、基板１を介した伝熱を抑制するために、基板１、特に高温側電極２１側の一部を除去し、代わりに断熱材を配置しても良い。また、熱電変換モジュール１０Ａ，１０Ｂの周囲を断熱材で覆って、熱電変換モジュール１０Ａ，１０Ｂの強度を補強しても良い。
以上、説明したように、この実施の形態では、半導体膜２や金属膜３の堆積や、酸化により熱電変換材７を作製することができるので、簡単なプロセスで熱電変換素子２５を製造できる。特に、金属膜３のライン３Ａがある部分と、ライン３Ａがない部分で酸化深さが異なるように半導体膜２を酸化させることで、熱電変換材７の形状をコントロールするようにした。これにより、ナノワイヤ化された熱電変換材７が簡単に製造できると共に、その形状も制御し易くなる。
さらに、熱電変換材７と酸化膜６の境界を凹凸形状にしたので、熱電変換材７の側部１７でフォノンが散乱され易くなり、熱電性能指数をさらに高くできる。
さらに、熱電変換材７と酸化膜６の境界を凹凸形状にしたので、熱電変換材７の側部１７でフォノンが散乱され易くなり、熱電性能指数をさらに高くできる。
また、半導体膜２に、Ｓｉを用いたので、熱電変換材７を安価に、かつ環境に与える影
響を抑えつつ製造できる。金属膜３にＺｒ、Ｈｆを用いたので、熱電変換素子２５を安価に製造できる。
響を抑えつつ製造できる。金属膜３にＺｒ、Ｈｆを用いたので、熱電変換素子２５を安価に製造できる。
半導体膜２にＧｅ、又はＳｉとＧｅの化合物を用いた場合でも、Ｓｉのみで製造した熱電変換素子２５と同様の作用及び効果が得られる。なお、このときの酸化膜６は、ＳｉｘＧｅ１−ｘＯ２（ｘ＝０〜１）、ＺｒＯ２、Ｚｒシリケート、Ｚｒゲルマネート、ＨｆＯ２、Ｈｆシリケート、Ｈｆゲルマネートのいずれか、又はこれらを１つ以上組み合わせた混合物になる。
ここで、従来のように基板に垂直に延びる細孔に熱電変換材を埋め込む場合には、熱電変換材の下端が基板による制限を受け、上端は基板上に堆積させる膜の厚さに制限を受ける。これに対し、この実施の形態では、熱電変換材７が基板面に平行に形成されるので、その長さを容易に調整でき、従来に比べて長尺の熱電変換材７を容易に製造できる。
なお、この熱電変換素子２５は、積層体８を製造せずに、半導体膜２を用いた熱電変換材７を１層のみ有しても良い。この場合には、ナノワイヤ状の熱電変換材７１が幅方向ＤＷに１次元に配列される。
熱電変換材７を積層させる場合、金属膜３の縞は必ずしも上下の層で同じ位置に形成する必要はない。
マスク５の凹凸形状は、電子ビームの照射幅や照射位置を制御することで、予め定められた形状に形成しても良い。この場合は、電子ビームの直接描画によってレジスト膜４を露光する代わりに、場所によって異なる凹凸形状を有するフォトマスクを用いてレジスト膜４を露光しても良い。
熱電変換材７を積層させる場合、金属膜３の縞は必ずしも上下の層で同じ位置に形成する必要はない。
マスク５の凹凸形状は、電子ビームの照射幅や照射位置を制御することで、予め定められた形状に形成しても良い。この場合は、電子ビームの直接描画によってレジスト膜４を露光する代わりに、場所によって異なる凹凸形状を有するフォトマスクを用いてレジスト膜４を露光しても良い。
（第２の実施の形態）
以下、図面を参照して第２の実施の形態について説明する。
図１Ａに示すように、基板１上に半導体膜２を形成する。半導体膜２は、Ｓｉ、Ｇｅ、又はこれらの化合物（ＳｉｘＧｅ１−ｘ（ｘ＝０〜１））からなり、ＣＶＤ法、又はＭＢＥ法により３ｎｍ〜２０ｎｍの膜厚に形成する。
以下、図面を参照して第２の実施の形態について説明する。
図１Ａに示すように、基板１上に半導体膜２を形成する。半導体膜２は、Ｓｉ、Ｇｅ、又はこれらの化合物（ＳｉｘＧｅ１−ｘ（ｘ＝０〜１））からなり、ＣＶＤ法、又はＭＢＥ法により３ｎｍ〜２０ｎｍの膜厚に形成する。
次に、図７Ａに示すように、半導体膜２上にマスク３１が形成される。マスク３１の開口部から露出する半導体膜２には、ｐ型不純物、例えばＢ、Ａｌ、Ｇａ、又はＩｎがイオン注入により導入される。このようにしてｐ型不純物が導入された第１の領域３２に、ｐ型半導体膜３３が形成される。なお、イオン注入が終了したらマスク３１を除去する。第１の領域３２を複数形成するときは、所定の間隔、例えば等間隔で第１の領域３２を形成する。
さらに、図７Ｂに示すように、半導体膜２上にマスク３４が形成される。マスク３４の開口部から露出する半導体膜２には、ｎ型不純物、例えばＬｉ、Ｐ、Ａｓ、又はＳｂがイオン注入により導入される。このようにしてｎ型不純物が導入された第２の領域３５に、ｎ型半導体膜３６が形成される。なお、イオン注入が終了したらマスク３４を除去する。第２の領域３５を複数形成するときは、第１の領域３２を挟むように所定の間隔で第２の領域３５を形成する。
続いて、図７Ｃに示すように、半導体膜２上の略全面に、Ｚｒ、Ｈｆ、又はこれらの化合物からなる金属膜３がスパッタ法により１ｎｍ〜１０ｎｍの膜厚に形成される。この後、金属膜３上にレジスト膜４が塗布される。
次に、第１の領域３２及び第２の領域３５のそれぞれにおいて、電子ビームを用いた直接描画によってレジスト膜４を３ｎｍ〜１５０ｎｍの間隔をあけて、かつ５ｎｍ〜１００ｎｍの幅で露光する。露光が終了したら、レジスト膜４を現像する。
次に、第１の領域３２及び第２の領域３５のそれぞれにおいて、電子ビームを用いた直接描画によってレジスト膜４を３ｎｍ〜１５０ｎｍの間隔をあけて、かつ５ｎｍ〜１００ｎｍの幅で露光する。露光が終了したら、レジスト膜４を現像する。
これにより、図１Ｃに示すように、ｐ型半導体膜３３の上と、ｎ側半導体膜３６の上のそれぞれに、縞状のマスク５が形成される。このマスク５を用いて、例えばフッ素系のガスにより金属膜３をドライエッチングする。ドライエッチングは、下地の半導体膜３３，３６が露出するまで行う。
その結果、図７Ｄに示すように、第１の領域３２と第２の領域３５のそれぞれの半導体膜３３，３６上に金属膜３からなる縞模様が形成される。また、第１の領域３２と第２の領域３５の境界部分は、金属膜３がエッチングされずに残され、縞状のパターンが形成される。なお、各領域３２，３５における金属膜３のライン３Ａの数は、図７Ｄに示す数に限定されない。
金属膜３からなる縞状のパターンとなるライン３Ａは、基板面に略平行に延び、１つのライン３Ａの幅ｄｍｌが、例えば５ｎｍ〜１００ｎｍで、隣り合う２つのライン３Ａの間隔ｄｍｓは、例えば３ｎｍ〜１５０ｎｍとする。さらに、各ライン３Ａの両側部には、隣り合う２本のライン３Ａの間隔の５％〜４０％の幅ｍｕ１（図３参照）の凹凸が形成される。
金属膜３からなる縞状のパターンとなるライン３Ａは、基板面に略平行に延び、１つのライン３Ａの幅ｄｍｌが、例えば５ｎｍ〜１００ｎｍで、隣り合う２つのライン３Ａの間隔ｄｍｓは、例えば３ｎｍ〜１５０ｎｍとする。さらに、各ライン３Ａの両側部には、隣り合う２本のライン３Ａの間隔の５％〜４０％の幅ｍｕ１（図３参照）の凹凸が形成される。
続いて、半導体膜２及び金属膜３を形成した基板２を加熱炉に導入し、半導体膜２及び金属膜３を酸化させる。このとき、半導体膜２が金属膜３で覆われていた部分は、半導体膜２が露出している部分に比べて酸化が進行する。金属膜３の酸化によりＨｆやＺｒを含む酸化膜が形成されると、酸素が酸化膜を通って半導体膜２との界面に移動し、金属膜３のライン３Ａの下の半導体膜２の酸化を促進させる。
これに対し、半導体膜２のみの場合の酸化速度は、半導体膜２と金属膜３との界面に比べて小さい。したがって、半導体膜２が金属膜３の間から露出していた部分は、その表面の一部のみに酸化膜６が形成される。
その結果、図７Ｅに示すように、ライン３Ａの下の半導体膜２が、ライン３Ａのない部分の半導体膜２よりも深く酸化される。これにより、第１、第２の領域３２，３５のそれぞれに、半導体膜３３，３６からなる熱電変換材７Ａ，７Ｂが複数形成される。各熱電変換材７Ａ，７Ｂは、基板面に略平行な細長のワイヤ形状になる。
その結果、図７Ｅに示すように、ライン３Ａの下の半導体膜２が、ライン３Ａのない部分の半導体膜２よりも深く酸化される。これにより、第１、第２の領域３２，３５のそれぞれに、半導体膜３３，３６からなる熱電変換材７Ａ，７Ｂが複数形成される。各熱電変換材７Ａ，７Ｂは、基板面に略平行な細長のワイヤ形状になる。
なお、第１の領域３２と第２の領域３５の境界は、金属膜３による半導体膜２の酸化が進行し、壁部６Ａが基板２まで達する。これにより、第１の領域３２の半導体膜３３と第２の領域３５の半導体膜３６とは電気的に分離させられる。
各領域３２，３５のワイヤ状の熱電変換材７Ａ，７Ｂは、周囲を酸化膜６で囲まれ、基板１に垂直な膜厚方向ＤＴの厚さが例えば３ｎｍ〜２０ｎｍになる。半導体膜３３，３６の幅方向ＤＷの長さは、例えば３ｎｍ〜１５０ｎｍになる。そして、金属膜３の幅の凹凸に倣って、各熱電変換材７Ａ，７Ｂの側部１７にも、熱電変換材７Ａ，７Ｂの間隔ｄｗｓの５％〜４０％の幅ｗｕ１（図４参照）の凹凸が形成される。
以降、必要に応じて半導体膜３３、３５の形成工程から酸化工程までを繰り返す。この際、第１の領域３２には、ｐ型の半導体膜３３が第２の層として積層される。第２の領域３５には、ｎ型の半導体膜３６が第２の層として積層される。これにより、第１の領域３２のそれぞれに、ｐ型の半導体膜３３を用いた熱電変換材７Ａが配列された第１の熱電変換モジュール１０Ａが形成される。また、第２の領域３５のそれぞれに、ｎ型の半導体膜３６を用いた熱電変換材７Ａが配列された第２の熱電変換モジュール１０Ｂが形成される。
なお、図８に示すように、第１、第２の熱電変換モジュール１０Ａ、１０Ｂを複数形成
する場合には、所定の間隔をあけて各熱電変換モジュール１０Ａ，１０Ｂが交互に形成される。
する場合には、所定の間隔をあけて各熱電変換モジュール１０Ａ，１０Ｂが交互に形成される。
次に、図９に示すように、各熱電変換モジュール１０Ａ，１０Ｂの一端側に高温側電極４１（第１の電極）を形成する。各熱電変換モジュール１０Ａ、１０Ｂの他端側に一方の低温側電極４２（第２の電極）又は他方の低温側電極４３（第３の電極）を形成する。各電極４１〜４３は、金などの導電性の高い材料をスパッタ法や電解メッキ法により基板１上に堆積させることで形成する。あるいは、各電極４１〜４３は、スクリーン印刷によって基板１上に形成しても良い。各電極４１〜４３の膜厚は、各熱電変換モジュール１０Ａ，１０Ｂの積層体８の厚さ以上にすることが好ましい。
ここで、高温側電極４１は、所定の間隔で複数形成され、１つの第１の熱電変換モジュール１０Ａと、その隣りの１つの第２の熱電変換モジュール１０Ｂのそれぞれの熱電変換材７Ａ，７Ｂの一端部が電気的に接続される。
一方の低温側電極４２と、他方の低温側電極４３とは交互に配置される。最も外側に配置される一方の低温側電極４２には、第１の熱電変換モジュール１０Ａの熱電変換材７Ａの他端が接続される。最も外側に配置される他方の低温側電極４３には、第２の熱電変換モジュール１０Ｂの熱電変換材７Ｂの他端が接続される。これら低温側電極４２，４３の間に配置される低温側電極４２，４３には、各熱電変換モジュール１０Ａ，１０Ｂの他端が交互に１つずつ接続される。
これにより、両端の低温側電極４２，４３の間が、第１の熱電変換モジュール１０Ａ、高温側電極４１、第２の熱電変換モジュール１０Ｂ、低温側電極４３、第１の熱電変換モジュール１０Ａ、・・・、低温側電極４２、第２の熱電変換モジュール１０Ｂの順番に電気的に接続される。
一方の低温側電極４２と、他方の低温側電極４３とは交互に配置される。最も外側に配置される一方の低温側電極４２には、第１の熱電変換モジュール１０Ａの熱電変換材７Ａの他端が接続される。最も外側に配置される他方の低温側電極４３には、第２の熱電変換モジュール１０Ｂの熱電変換材７Ｂの他端が接続される。これら低温側電極４２，４３の間に配置される低温側電極４２，４３には、各熱電変換モジュール１０Ａ，１０Ｂの他端が交互に１つずつ接続される。
これにより、両端の低温側電極４２，４３の間が、第１の熱電変換モジュール１０Ａ、高温側電極４１、第２の熱電変換モジュール１０Ｂ、低温側電極４３、第１の熱電変換モジュール１０Ａ、・・・、低温側電極４２、第２の熱電変換モジュール１０Ｂの順番に電気的に接続される。
この後、第１、第２の熱電変換モジュール１０Ａ，１０Ｂの上面及び側面を酸化させて１原子層以上の絶縁物で覆うと、熱電変換素子４５の製造が完了する。
熱電変換素子４５を使用するときは、高温部分に高温側電極４１を配置する。このとき、高温側電極４１から離れた低温側電極４２，４３が相対的に低温になる。このような温度差に起因して、熱電変換素子４５に熱起電力が生じる。両端の電極４２，４３のそれぞれに、例えば導電性ワイヤを取り付けて不図示の負荷に接続すると、それぞれのワイヤ状の半導体膜２の中を電流が流れる。
ｐ型の半導体膜３３を有する第１の熱電変換モジュール１０Ａでは、正孔が高温側の一端から低温側の他端に向けて高速に移動する。ｎ型の半導体３６を有する第２の熱電変換モジュール１０Ｂでは、電子が低温側の他端から高温側の一端に向けて高速に移動する。これに対し、第１、第２の熱電変換モジュール１０Ａ，１０Ｂにおいて、フォノンは、半導体膜３３，３６内の不純物と、半導体膜３３，３６の側部１７とで散乱される。その結果、バルクの半導体膜３３，３６に比べて、熱伝導性が低下する。なお、基板１の凹凸の大きさによっては、半導体膜３３，３６の下面と基板１との界面でもフォノンを散乱させることが可能である。この場合には、基板１の凹凸も熱伝導性の低下に寄与する。
この熱電変換素子４５では、フォノンの散乱により熱伝導性が低く抑えられるので、高い熱電性能指数が得られる。
熱電変換素子４５の他の使用例としては、例えば、低温側電極４２，４３間に電圧を印加して電流を流しても良い。ペルチェ効果によって、熱電変換素子４５の高温側電極４１の温度を相対的に上昇させ、低温側電極４２，４３の温度を相対的に低下させることができる。
熱電変換素子４５の他の使用例としては、例えば、低温側電極４２，４３間に電圧を印加して電流を流しても良い。ペルチェ効果によって、熱電変換素子４５の高温側電極４１の温度を相対的に上昇させ、低温側電極４２，４３の温度を相対的に低下させることができる。
以上、説明したように、この実施の形態では、半導体膜２や金属膜３の堆積や、酸化により熱電変換材７Ａ，７Ｂを作製できるので、簡単なプロセスで熱電変換素子４５を製造できる。また、不純物を半導体膜２に注入する領域を制御することで、任意の領域にｐ型の半導体膜３３を有する第１の熱電変換モジュール１０Ａと、ｎ型の半導体３６を有する第２の熱電変換モジュール１０Ｂとを形成できる。
さらに、ナノワイヤ状に形成された半導体膜３３，３６は、基板面に平行に形成されるので、基板に垂直な細孔に半導体膜を埋め込む場合に比べて、長尺の熱電変換材料を製造することができる。特に、半導体膜３３，３６を形成する領域３２，３５をマスク３１やエッチングにより制御することで、熱電変換モジュール１０Ａ，１０Ｂの長さの調整が簡単にできる。その他の効果は、第１の実施の形態と同様である。
さらに、ナノワイヤ状に形成された半導体膜３３，３６は、基板面に平行に形成されるので、基板に垂直な細孔に半導体膜を埋め込む場合に比べて、長尺の熱電変換材料を製造することができる。特に、半導体膜３３，３６を形成する領域３２，３５をマスク３１やエッチングにより制御することで、熱電変換モジュール１０Ａ，１０Ｂの長さの調整が簡単にできる。その他の効果は、第１の実施の形態と同様である。
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。
以下に、前記の実施の形態の特徴を付記する。
（付記１） 基板の上方に不純物を導入した半導体膜を形成する工程と、前記半導体膜の上に金属膜を形成する工程と、前記金属膜を複数のラインからなる縞状のパターンを形成する工程と、前記パターンの下の前記半導体膜を前記パターンから露出する前記半導体膜よりも深く酸化する工程と、を含む熱電変換素子の製造方法。
（付記２） 前記金属膜をパターニングする工程は、前記金属膜上にレジスト膜を塗布し、前記ラインの両側に、隣り合う他の前記ラインとの間の間隔が変化するようにパターニングする工程と、前記パターニングされたレジスト膜をマスクに前記金属膜をエッチングする工程と、を含む付記１に記載の熱電変換素子の製造方法。
（付記３） 酸化させた前記半導体膜の上に第２の半導体膜を形成する工程と、前記第２の半導体膜の上に第２の金属膜を形成する工程と、前記第２の金属膜を複数の第２のラインからなる縞状のパターニングを形成する工程と、前記第２のラインがある部分の前記第２の半導体膜を前記第２のラインがない部分の前記第２の半導体膜よりも深く酸化する工程と、を含む付記１又は付記２に記載の熱電変換素子の製造方法。
（付記４） 前記金属膜を形成する工程は、ＺｒとＨｆの少なくとも一方からなる薄膜を形成することを含む付記１から付記３のいずれか一項に記載の熱電変換素子の製造方法。（付記５） 基板と、前記基板の上方に設けられ、両側部に凹凸が形成された熱電変換材と、前記熱電変換材の両側部に設けられた酸化膜と、を含む熱電変換素子。
（付記６） 前記熱電変換材の両側部の凹凸は、前記酸化膜を挟んで隣り合う他の前記熱電変換材との間の間隔の５％〜４０％の大きさを有する付記５に記載の熱電変換素子。
（付記７） 前記熱電変換材は、ＳｉとＧｅの少なくとも一方にｎ型又はｐ型の不純物を導入して形成され、前記酸化膜にはＳｉ、Ｇｅ、Ｚｒ、Ｈｆの少なくとも１つが含まれることを特徴とする付記５又は付記６に記載の熱電変換素子。
（付記８） 前記熱電変換材が酸化膜を介して前記基板の上方に積層されていることを特徴とする付記４から付記７のいずれか一項に記載の熱電変換素子。
（付記１） 基板の上方に不純物を導入した半導体膜を形成する工程と、前記半導体膜の上に金属膜を形成する工程と、前記金属膜を複数のラインからなる縞状のパターンを形成する工程と、前記パターンの下の前記半導体膜を前記パターンから露出する前記半導体膜よりも深く酸化する工程と、を含む熱電変換素子の製造方法。
（付記２） 前記金属膜をパターニングする工程は、前記金属膜上にレジスト膜を塗布し、前記ラインの両側に、隣り合う他の前記ラインとの間の間隔が変化するようにパターニングする工程と、前記パターニングされたレジスト膜をマスクに前記金属膜をエッチングする工程と、を含む付記１に記載の熱電変換素子の製造方法。
（付記３） 酸化させた前記半導体膜の上に第２の半導体膜を形成する工程と、前記第２の半導体膜の上に第２の金属膜を形成する工程と、前記第２の金属膜を複数の第２のラインからなる縞状のパターニングを形成する工程と、前記第２のラインがある部分の前記第２の半導体膜を前記第２のラインがない部分の前記第２の半導体膜よりも深く酸化する工程と、を含む付記１又は付記２に記載の熱電変換素子の製造方法。
（付記４） 前記金属膜を形成する工程は、ＺｒとＨｆの少なくとも一方からなる薄膜を形成することを含む付記１から付記３のいずれか一項に記載の熱電変換素子の製造方法。（付記５） 基板と、前記基板の上方に設けられ、両側部に凹凸が形成された熱電変換材と、前記熱電変換材の両側部に設けられた酸化膜と、を含む熱電変換素子。
（付記６） 前記熱電変換材の両側部の凹凸は、前記酸化膜を挟んで隣り合う他の前記熱電変換材との間の間隔の５％〜４０％の大きさを有する付記５に記載の熱電変換素子。
（付記７） 前記熱電変換材は、ＳｉとＧｅの少なくとも一方にｎ型又はｐ型の不純物を導入して形成され、前記酸化膜にはＳｉ、Ｇｅ、Ｚｒ、Ｈｆの少なくとも１つが含まれることを特徴とする付記５又は付記６に記載の熱電変換素子。
（付記８） 前記熱電変換材が酸化膜を介して前記基板の上方に積層されていることを特徴とする付記４から付記７のいずれか一項に記載の熱電変換素子。
１ 基板
２ 半導体膜
３ 金属膜
３Ａ ライン
４ レジスト膜
５ マスク
６ 酸化膜
６Ａ 壁部
７，７Ａ，７Ｂ 熱電変換材
８ 積層体
２５，４５ 熱電変換素子
２ 半導体膜
３ 金属膜
３Ａ ライン
４ レジスト膜
５ マスク
６ 酸化膜
６Ａ 壁部
７，７Ａ，７Ｂ 熱電変換材
８ 積層体
２５，４５ 熱電変換素子
Claims (4)
- 基板の上方に不純物を導入した半導体膜を形成する工程と、
前記半導体膜の上に金属膜を形成する工程と、
前記金属膜をパターニングして複数のラインからなる縞状のパターンを形成する工程と、
前記パターンの下の前記半導体膜を前記パターンから露出する前記半導体膜よりも深く酸化する工程と、
を含む熱電変換素子の製造方法。 - 前記金属膜をパターニングする工程は、
前記金属膜上にレジスト膜を塗布し、前記レジスト膜を複数のラインからなる縞状に、かつ前記ラインの両側に、隣り合う他の前記ラインとの間の間隔が変化するようにパターニングする工程と、
前記パターニングされた前記レジスト膜をマスクに前記金属膜をエッチングする工程と、
を含む請求項１に記載の熱電変換素子の製造方法。 - 基板と、
前記基板の上方に設けられ、両側部に凹凸が形成された熱電変換材と、
前記熱電変換材の両側部に設けられ、前記基板と前記熱電変換材を加熱することによって形成された熱酸化膜と、
を含み、
前記熱電変換材の両側の凹凸は、前記熱酸化膜を挟んで隣り合う他の前記熱電変換材との間の間隔の５％〜４０％の大きさを有することを特徴とする熱電変換素子。 - 前記熱電材料は、Ｚｒ、Ｈｆ、又はこれらの化合物であり、前記酸化膜は、ＳｉＯ２、ＺｒＯ２、Ｚｒシリケート、Ｚｒゲルマネート、ＨｆＯ２、Ｈｆシリケート、Ｈｆゲルマネートのいずれか、又はこれらを１つ以上組み合わせた混合物であることを特徴とする請求項３に記載の熱電変換素子。
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| JP2011159791A JP2011159791A (ja) | 2011-08-18 |
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