KR101110632B1

KR101110632B1 - 초소형 열전 소자의 구조 및 그 제작 방법

Info

Publication number: KR101110632B1
Application number: KR1020100037347A
Authority: KR
Inventors: 전국진; 박세완
Original assignee: 서울대학교산학협력단
Priority date: 2010-04-22
Filing date: 2010-04-22
Publication date: 2012-03-05
Also published as: KR20110117872A

Abstract

본 발명은 열전소자의 집적도를 향상시킴으로써 단위면적당 발전량이 큰 초소형 열전소자 시스템을 제작할 수 있도록 하는 초소형 열전 소자의 구조 및 그 제작 방법에 관한 것으로, 전기전도도가 높고 열전도도가 낮으며, 양단의 고온단 부위에서 저온단 부위로 열 이동시 각각 전자와 홀이 고온단에서 저온단으로 이동하도록 수평 수직으로 서로 교차되도록 적층되어 있는 P형 물질 및 N형 물질과; 전기 전도도와 열전도도가 모두 높으며, 적층 상태의 상기 P형 물질 및 N형 물질 각각의 사이에 형성된 전기전도판과; 전기전도도가 낮고 열전도도가 높으며, 상기 전기전도판의 일 측면 혹은 그 사이에 위치하여 고온단과 저온단을 형성하는 방열판과; 전기전도도와 열전도도가 모두 낮으며, 동일 수평 상에 인접하게 위치하는 상기 P형 물질 및 N형 물질의 열전도를 차단시키도록 이들 사이에 형성된 절연체를 포함하여 구성되는 것을 특징으로 하는 초소형 열전 소자의 구조와 그 제작방법을 제공한다.

Description

초소형 열전 소자의 구조 및 그 제작 방법{Structure of Micro Thermoelectric Device and Method of Manufacturing the Same}

본 발명은 초소형 열전 소자의 구조 및 그 제작 방법에 관한 것으로, 보다 상세하게는 금속 양단면의 열의 차이에 의해 발생되는 기전력을 통해 발전이 되도록 하는 초소형 열전 소자의 구조 및 그 제작 방법에 관한 것이다.

열전현상은 열과 전기 사이의 에너지 변환을 의미하며 열전소자의 양단에 온도차이가 있을 때 소자 내부의 캐리어가 이동함으로 기전력이 발생하는 현상이다.

상기 열전소자는 양단간의 온도차를 이용하여 기전력을 얻어내거나, 기전력으로 냉각과 가열을 하는 것이 가능하다.

이러한 기전력 차이를 통해 전력이 발생하여 발전이 가능해 지는 것이다.

그러나 종래의 경우 이러한 발전형 열전소자는, 도 1에서 보는 바와 같이 파이(Π)형 구조를 가지고 있어 단위 면적당 열전 소자가 차지하는 비율이 낮아 집적도가 떨어지며 이로 인해 열전 냉각 또는 발전량이 큰 초소형 열전 소자 시스템을 제작하는 데 한계가 있었다.

따라서 상기의 문제를 해결하기 위한 본 발명의 목적은 p형 및 n형 물질을 수직으로 연결한 열전 모듈을 제작함으로써 열전 소자의 집적도를 높이도록 하는 초소형 열전 소자의 구조 및 그 제작 방법을 제공하는 데 있다.

본 발명의 다른 목적은 상기 열전 모듈의 제작에 있어 MEMS (Microelectromechanical Systems) 기술을 통한 마이크로/나노 구조물의 패터닝 및 본딩 공정을 이용하여 초소형의 열전 모듈을 제작하도록 하는 초소형 열전 소자의 구조 및 그 제작 방법을 제공하는 데 있다.

또한 본 발명의 다른 목적은 Bi, Te와 같은 물질을 대체하여 Si를 사용함으로써 간단한 공정을 통해 저렴한 가격의 소자를 제작하도록 하는 초소형 열전 소자의 구조 및 그 제작 방법을 제공하는 데 있다.

또한 본 발명의 다른 목적은 실리콘 나노 와이어를 이용해 열전도도를 크게 낮추어 zT 값을 키울 수 있는 초소형 열전 소자의 구조 및 그 제작 방법을 제공하는 데 있다.

상기한 본 발명의 목적은, 전기전도도가 높고 열전도도가 낮으며, 양단의 고온단 부위에서 저온단 부위로 열 이동시 각각 전자와 홀이 고온단에서 저온단으로 이동하도록 수평 수직으로 서로 교차되도록 적층되어 있는 P형 물질 및 N형 물질과; 전기 전도도와 열전도도가 모두 높으며, 적층 상태의 상기 P형 물질 및 N형 물질 각각의 사이에 형성된 전기전도판과; 전기전도도가 낮고 열전도도가 높으며, 상기 전기전도판의 일 측면 혹은 그 사이에 위치하여 고온단과 저온단을 형성하는 방열판과; 전기전도도와 열전도도가 모두 낮으며, 동일 수평 상에 인접하게 위치하는 상기 P형 물질 및 N형 물질의 열전도를 차단시키도록 이들 사이에 형성된 절연체를 포함하여 구성되는 것을 특징으로 하는 초소형 열전 소자의 구조에 의해 달성된다.

또한 본 발명에 의하면, 상기 P형 물질 및 N형 물질은 B, As, P 등이 도핑되어 있는 실리콘 나노 와이어 재질이거나 Bi, Te, Se, Sb 합금으로 이루어지는 것이 바람직하다.

또한 본 발명에 의하면, 상기 실리콘 나노 와이어는 MEMS(Microelectromechanical Systems) 기술을 통해 제작되는 것이 바람직하다.

또한 본 발명에 의하면, 상기 전기전도판은 Cu, Au와 같은 금속재질로 이루어지는 것이 바람직하다.

또한 본 발명에 의하면, 상기 방열판은 Alumina, Beryllia, Sapphire, AIN, SIC 중 어느 하나의 세라믹 재질이거나 실리콘 상의 Parylene, Oxide 재질로 이루어지는 것이 바람직하다.

또한 본 발명에 의하면, 상기 절연체는 Parylene, Photoresist 등의 중합체로 이루어지는 것이 바람직하다.

상기한 본 발명의 목적은 또한, 실리콘과 실리콘 사이에 유전체(SiO2) 층을 만드는 SOI 웨이퍼 단계와; 상면 실리콘에 P형 물질 및 N형 물질이 주입될 영역을 패터닝하는 P형 및 N형 물질 영역 패터닝 단계와; 상기 P형 및 N형 물질 영역 패터닝 단계를 통해 형성된 식각 부위에 절연체를 증착한 후 상면을 평탄화시키는 절연체 형성단계와; 평탄화된 상기 P형 물질 및 N형 물질과 절연체 상면에 방열판이 적층되도록 본딩한 후 폴리싱하는 방열판 본딩 및 폴리싱 단계와; 폴리싱된 상기 방열판 상에 전기전도판 영역을 패터닝하는 전기전도판 패터닝 단계와; 상기 전기전도판 패터닝 단계에 의해 적층된 상기 전기전도판과 방열판 상에 상기 절연체 형성단계를 통해 생성된 또 다른 웨이퍼를 본딩하는 웨이퍼 본딩 단계와; 상기 또 다른 웨이퍼의 상부에 형성되어 있는 실리콘과 산화막을 제거하는 상부 실리콘 및 산화막 제거단계와; 상기 상부 실리콘 및 산화막 제거단계에 의해 노출된 P형 물질 및 N형 물질과 절연체 상에 전기전도판을 패터닝하고 절연체를 증착시키는 전기전도판 및 절연체 증착 단계와; 상기 전기전도판 및 절연체 증착 단계에 의해 형성된 전기전도판과 절연체 상에 방열판을 증착 또는 본딩하는 방열판 증착 단계와; 하부의 실리콘과 산화막을 제거하기 위한 하부 실리콘 및 산화막 제거 단계와; 상기 하부의 실리콘 및 산화막 제거단계에 의해 노출된 하부의 P형 물질 및 N형 물질과 절연체 하부에 전기전도판을 패터닝하고 절연체를 증착시키는 전기전도판 및 절연체 증착 단계; 및 상기 하부의 전기전도판 및 절연체 하부에 방열판을 증착하는 방열판 증착 단계를 포함하는 것을 특징으로 하는 초소형 열전 소자의 제작 방법에 의해서도 달성된다.

또한 본 발명에 의하면, 상기 P형 및 N형 물질 영역 패터닝 단계는, B, As, P 중 어느 하나 이상을 Polished wafer에 이온 주입 혹은 확산시킴으로써 P형 물질 및 N형 물질을 도핑하는 P형 및 N형 물질 도핑 단계와; NIL(Nano Imprint Lithography), NSL(Nano Sphere Lithography), E-Beam Lithography 중 어느 한 가지 방식의 Nano Lithography를 통해 식각 마스크를 형성하는 식각마스크 형성 단계; 및 상기 식각 마스크를 형성한 후 실리콘 나노와이어 번들 어레이를 형성하도록 건식 또는 습식의 식각을 수행하는 식각 단계를 포함하는 것이 바람직하다.

또한 본 발명에 의하면, 상기 절연체 형성단계는, 절연체인 Parylene을 CVD(Chemical Vapor Deposition)를 통해 식각 부위에 증착시키는 파릴렌 증착단계와; Reflow 공정을 통해 절연체 상면을 평탄화시키는 1차 평탄화 단계; 및 O2 gas를 이용한 건식 식각을 통해 p & n leg가 open 되도록 절연체 상면을 평탄화시키는 2차 평탄화 단계를 포함하는 것이 바람직하다.

또한 본 발명에 의하면, 상기 방열판 본딩 및 폴리싱 단계는, 세라믹판 또는 Insulator on Si 기판 중 어느 하나로 구성되는 방열판을 Solder 본딩 또는 Polymer adhesive 웨이퍼 본딩을 통해 본딩한 후 CMP(Chemical Mechanical Planarization)를 통해 폴리싱함으로써 수행되는 것이 바람직하다.

또한 본 발명에 의하면, 상기 전기전도판 패터닝 단계는, 방열판에 광식각(Photolithography) 공정을 행하는 광식각 단계와; 건식 또는 습식 식각을 통해 전기전도판이 증착될 영역을 패터닝하는 전기전도판 영역 패터닝 단계와; Evaporation 또는 Sputtering 공정을 통해 Seed metal layer를 형성하는 씨드메탈 레이어 형성 단계; 및 Electroplating 공정을 통해 전기전도판을 패터닝하여 식각 부위 전기전도판을 증착하게 되는 메탈 패터닝 단계를 포함하는 것이 바람직하다.

또한 본 발명에 의하면, 상기 웨이퍼 본딩 단계는 상기 방열판 상에 절연체가 맞닿도록 Solder 본딩 또는 Polymer adhesive 웨이퍼 본딩을 통해 본딩시킴으로써 수행되는 것이 바람직하다.

또한 본 발명에 의하면, 상기 상부 실리콘 및 산화막 제거단계 및 하부 실리콘 및 산화막 제거 단계는 건식 또는 습식 식각을 통해 실리콘을 제거하고 상기 실리콘 제거에 의해 노출되는 산화막을 건식 또는 습식 식각을 통해 제거함으로써 수행되는 것이 바람직하다.

또한 본 발명에 의하면, 상기 전기전도판 및 절연체 증착 단계는, Evaporation 또는 Sputtering 공정을 통해 P형 물질 및 N형 물질과 절연체 상에 전기전도판을 증착시키는 전기전도판 증착 단계와; Lift-off 또는 건식(습식) 식각을 통해 전기전도판을 패터닝하는 전기전도판 패터닝 단계와; 전기전도판을 패터닝한 후 패터닝되어 절연체가 노출된 음각 부위에 절연체인 파릴렌을 CVD(Chemical Vapor Deposition)을 통해 증착시키는 절연체 증착 단계와; Reflow 공정을 통해 1차 평탄화를 하는 1차 평탄화 단계; 및 O2 gas를 이용한 건식 식각을 통해 전기전도판이 open 되도록 2차 평탄화를 하는 2차 평탄화 단계를 포함하는 것이 바람직하다.

또한 본 발명에 의하면, 상기 방열판 증착 단계는 방열판인 세라믹 판 또는 Insulator on Si 기판을 Solder 본딩 또는 Polymer adhesive 웨이퍼 본딩함으로써 수행되는 것이 바람직하다.

상기의 과제 해결 수단에 의한 본 발명의 초소형 열전 소자의 구조 및 그 제작 방법에 의하면 열전소자의 집적도를 향상시킴으로써 단위면적당 발전량이 큰 초소형 열전소자 시스템을 제작할 수 있는 이점이 있다.

이를 통해 초소형 발전 시스템이나 자동차 기계 열의 온도차를 통한 WSN(Wireless Sensor Network) 전원으로 이용 가능할 뿐만 아니라 인체 열을 이용한 인체영역 네트워크(Body Area Network)의 전원으로 이용 가능하게 되어 무궁무진한 응용 범위를 갖게 된다.

도 1은 기존의 파이(Π)형으로 구성되는 초소형 열전소자의 단면도,
도 2는 본 발명의 실시예에 따른 초소형 열전 소자의 단면도,
도 3은 본 발명의 실시에에 따른 초소형 열전 소자의 제작 방법의 전체 순서도,
도 4는 도 3의 P형 및 N형 물질 영역 패터닝 단계의 순서도,
도 5는 도 3의 절연체 형성단계의 순서도,
도 6은 도 3의 전기전도판 패터닝 단계의 순서도,
도 7은 도 3의 전기전도판 및 절연체 증착 단계의 순서도,
도 8 내지 도 12는 도 3의 순서도에 따른 제작 과정 단면도.

이하 본 발명의 실시예에 따른 초소형 열전 소자의 구조 및 그 제작 방법을 첨부되는 도면들을 통해 보다 상세히 설명하도록 한다.

도 2는 본 발명의 실시예에 따른 초소형 열전 소자의 구조 단면을 도시하고 있다.

도 2에서 보는 바와 같이, 본 발명의 초소형 열전 소자는 기본적으로 P형 물질(10)과 N형 물질(20), 그리고 방열판(30), 전기전도판(40) 및 절연체(50)를 포함하여 구성된다.

상기 P형 물질(10)과 N형 물질(20)은 모두 전기전도도가 높고 열전도도가 낮은 재질로 되어 있으며, 예컨대 MEMS(Microelectromechanical Systems)기술을 통해 제작된 B, As, P 등이 도핑되어 있는 실리콘 나노 와이어이거나 Bi, Te, Se, Sb 합금 물질로 이루어질 수 있다.

이러한 P형 물질(10)과 N형 물질(20)은 수평 수직으로 서로 교차되도록 2단 적층 형태로 배열되어 있으며, 양단의 고온단 부위에서 저온단 부위로 열 이동시 각각 전자와 홀이 고온단에서 저온단으로 이동하도록 한다.

보다 구체적으로 상기 P형 물질(10)과 N형 물질(20)은 수직 2단으로 적층되되, 수평상에서는 서로 교차되게 복수개가 배열되도록 위치하게 된다.

상기 방열판(30)은 전기전도도가 낮고 열전도도가 높은 재질로 되어 있으며, 예컨대 Alumina, Beryllia, Sapphire, AIN, SIC와 같은 세라믹 재질이거나 실리콘 상의 Parylene, Oxide 재질로 이루어질 수 있다.

이러한 방열판(30)은 상기 P형 물질(10)과 N형 물질(20), 그리고 전기전도판(40) 사이에 위치하여 고온단과 저온단을 형성하게 된다.

보다 구체적으로 상기 방열판(30)은 초소형 열전 소자의 상단부와 하단부에 위치하고 있으며, 또한 P형 물질(10)과 N형 물질(20)의 사이에 적층되어 있는 전기전도판(40)의 수평 간격마다 개재되어 있다.

상기 전기전도판(40)은 전기 전도도와 열전도도가 모두 높은 물질로 예컨대 Cu, Au와 같은 금속 재질로 이루어지며, 적층 상태의 상기 P형 물질(10)과 N형 물질(20)의 사이 그리고 P형 물질(10) 혹은 N형 물질(20)과 방열판(30)의 사이에 위치하여, 상기 P형 물질(10)과 N형 물질(20)의 전자와 홀이 이동함에 따라 기전력을 발생시켜 전력을 축전지로 전달하게 된다.

따라서 이러한 전기전도판(40)은 접점을 통해 축전지와 연결되어 있는 것이 바람직하다.

상기 절연체(50)는 전기전도도와 열전도도가 모두 낮은 물질로서, 예컨대 Parylene, Photoresist 등의 중합체이다.

이러한 절연체(50)는 동일 수평 상에 인접하게 위치하는 상기 P형 물질(10)과 N형 물질(20)의 열전도를 차단시키기 위한 물질이다.

즉, 본 발명의 초소형 열전 소자의 구조는 최하단부에 방열판(30)이 위치하며, 이 방열판(30) 위에 전기전도판(40)이 적층되어 있되, 일측은 절연체(50)와 방열판(30)이 맞닿도록 되어 있다.

또한 상기 전기전도판(40) 상부에는 P형 물질(10)과 N형 물질(20)이 수평 방향으로 교차되게 위치하고 있으며, 상기 P형 물질(10)과 N형 물질(20)의 사이에는 절연체(50)가 각각 위치하게 된다.

또한 상기 N형 물질(20) 상부에는 전기전도판(40)과 P형 물질(10)이 차례로 적층되어 있고, P형 물질(10) 상부에는 전기전도판(40)과 N형 물질(20)이 차례로 적층되어 있으며, 절연체(50) 상부에는 방열판(30)이 위치하게 된다.

또한 상기 P형 물질(10)과 N형 물질(20), 그리고 절연체(50)의 상부는 전기전도판(40)과 방열판(30)이 차례로 적층되어 있되, 타측은 절연체(50)가 방열판(30)이 맞닿도록 되어 있다.

도 3은 본 발명의 실시예에 따른 초소형 열전 소자의 제작 방법에 대한 전체 순서도이며, 도 4 내지 도 7은 전체 순서도에 대한 단계별 순서도를 도시하고 있으며, 각 순서도에 따른 단계별 제작 단면을 도 8 내지 도 12를 참고하여 설명하도록 한다.

도 3에서 보는 바와 같이, 우선 실리콘 반도체 소자간의 전기적 격리를 더욱 강화시키기 위해서 실리콘과 실리콘 사이에 유전체(SiO2) 층을 형성하는 SOI 웨이퍼 단계(S10)를 수행하게 된다.

상기 단계(S10)에서는 Polished wafer(1)에 SiO2(3)를 성장시키고 이 위에 Polished wafer(2) 한 장을 붙인 다음 한쪽 wafer를 적절한 두께만 남기고 갈아냄으로써 도 8의 (a)와 같은 단면 형상을 형성시키는 것이다.

상기의 SOI 웨이퍼 단계(S10)를 수행한 후, P형 물질(10)과 N형 물질(20)이 주입될 영역을 패터닝하는 P형 및 N형 물질 영역 패터닝 단계(S20)를 수행하게 된다.

상기 단계(S20)에서는 도 8의 (b)와 같이 B, As, P 등을 Polished wafer에 이온 주입 혹은 확산시킴으로써 P형 물질(10) 및 N형 물질(20)을 도핑하는 P형 및 N형 물질 도핑 단계(S21)를 수행하게 되고, NIL(Nano Imprint Lithography), NSL(Nano Sphere Lithography), E-Beam Lithography 등의 Nano Lithography를 통해 식각 마스크를 형성하는 식각마스크 형성 단계(S22)를 수행한다.

상기 식각 마스크를 형성한 후 건식 또는 습식의 식각 단계(S23)를 통해 실리콘 나노와이어 번들 어레이를 형성하도록 한다(이상 도 4의 순서도 참조).

선택적으로, 상기 Polished wafer 상에 Photoresist를 이용한 mold 형성 후 ECD(ElectroChemical Deposition)을 통해 Bi, Te, Se, Sb 합금을 형성할 수도 있다.

이어서 상기 P형 및 N형 물질 영역의 패터닝을 통해 형성된 식각 부위(4)가 절연체(50)로 채워진 후 평탄화되는 절연체 형성단계(S30)를 수행하게 된다.

도 8의 (c)에서 보는 바와 같이, 상기 단계(S30)에서는 절연체인 Parylene을 CVD(Chemical Vapor Deposition)을 통해 식각 부위에 증착시키는 파릴렌 증착단계(S31)를 수행한 후, Reflow 공정을 통해 1차 평탄화 단계(S32)를 수행하고, O2 gas를 이용한 건식 식각을 통해 p & n leg가 open 되도록 하는 2차 평탄화 단계(S33)를 수행한다(이상 도 5의 순서도 참조).

상기 절연체 형성단계(S30)를 수행하게 되면, 상기 P형 물질(10)과 N형 물질(20) 그리고 이들 물질의 식각 부위 사이에 증착된 절연체(50)가 평탄화된 상면에 방열판(30)을 적층되게 본딩한 후 폴리싱하는 방열판 본딩 및 폴리싱 단계(S40)를 수행하게 된다.

도 9의 (a)에서 보는 바와 같이, 상기 단계(S40)에서는 방열판인 세라믹 판 또는 Insulator on Si 기판을 Solder 본딩 또는 Polymer adhesive 웨이퍼 본딩 등을 통해 본딩한 후 CMP(Chemical Mechanical Planarization)를 통해 폴리싱하게 된다.

상기 과정을 마친 후, 상기 방열판 본딩 및 폴리싱 단계(S40)에 의해 폴리싱 된 방열판 상에 전기전도판 영역을 패터닝하는 전기전도판 패터닝 단계(S50)를 수행하게 된다.

도 9의 (b)에서 보는 바와 같이, 상기 단계에서는 방열판(30)에 광식각(Photolithography) 공정을 행하는 광식각 단계(S51)를 수행한 후, 건식 또는 습식 식각을 통해 전기전도판이 증착될 영역을 패터닝하는 전기전도판 영역 패터닝 단계(S52)를 수행하게 되고, Evaporation 또는 Sputtering 공정을 통해 Seed metal layer를 형성하는 씨드메탈 레이어 형성 단계(S53)를 수행한 후, Electroplating 공정을 통해 전기전도판을 패터닝하여 도 9의 (c)에서 보는 바와 같이 식각 부위(5)에 전기전도판(40)을 증착하게 되는 메탈 패터닝 단계(S54)를 수행하게 된다(이상 도 6의 순서도 참조).

상기 전기전도판(40)의 증착 영역은 상기 P형 물질(10)과 N형 물질(20)의 상부이다.

상기한 전기전도판 패터닝 단계(S50)를 수행한 후, 전기전도판(40)과 방열판(30) 상에 상기 절연체 형성단계(S30)에 의해 생성된 동일 웨이퍼를 본딩하게 되는 웨이퍼 본딩 단계(S60)를 수행하게 된다.

도 10의 (a)에서 보는 바와 같이, 상기 단계(S60)에서는 상기 전기전도판(40)이 P형 물질(10) 및 N형 물질(20)에 각각 대응되도록 맞닿게 되며, 방열판(30)이 절연체(50)와 맞닿도록 Solder 본딩 또는 Polymer adhesive 웨이퍼 본딩 등을 통해 본딩시키게 된다.

상기 웨이퍼 본딩 단계(S60)를 수행한 후, 상부의 실리콘과 산화막(BOX)을 제거하는 상부 실리콘 및 산화막 제거단계(S70)를 수행하게 된다.

도 10의 (b)에서 보는 바와 같이, 상기 단계에서는 건식 또는 습식 식각을 통해 실리콘을 제거하고 상기 실리콘 제거에 의해 노출되는 산화막을 건식 또는 습식 식각을 통해 제거하게 된다.

상기 상부 실리콘 및 산화막 제거단계(S70)를 수행한 후, P형 물질(10) 및 N형 물질(20)과 절연체(50) 상에 전기전도판(40)을 패터닝하고 절연체(50)를 증착시키는 전기전도판 및 절연체 증착 단계(S80)를 수행하게 된다.

도 11의 (a)에서 보는 바와 같이, 상기 단계(S80)에서는 Evaporation 또는 Sputtering 공정을 통해 P형 물질(10) 및 N형 물질(20)과 절연체(50) 상에 전기전도판(40)을 증착시키는 전기전도판 증착 단계(S81)를 수행한 후, Lift-off 또는 건식(습식) 식각을 통해 전기전도판(40)을 패터닝하는 전기전도판 패터닝 단계(S82)를 수행하게 된다.

상기 전기전도판(40)을 패터닝한 후 패터닝 되어 절연체(50)가 노출된 음각 부위에 절연체인 파릴렌을 CVD(Chemical Vapor Deposition)를 통해 증착시키는 절연체 증착 단계(S83)를 수행한 후, Reflow 공정을 통해 1차 평탄화를 하는 1차 평탄화 단계(S84)를 수행하며, O2 gas를 이용한 건식 식각을 통해 전기전도판(40)이 open 되도록 2차 평탄화를 하는 2차 평탄화 단계(S85)를 수행하게 된다(이상 도 7의 순서도 참조).

상기 음각 부위는 상기 P형 물질(10)과 N형 물질(20) 사이에 개재되어 있는 절연체(50)의 상부이며, 증착되는 절연체(50)는 하부의 절연체(50)와 연장되게 증착된다.

상기 전기전도판 및 절연체 증착 단계(S80)를 수행한 후, 전기전도판(40)과 절연체(50) 상에 방열판(30)을 증착 또는 본딩하는 방열판 증착 단계(S90)를 수행하게 된다.

도 11의 (b)에서 보는 바와 같이, 상기 단계(S90)에서는 방열판인 세라믹 판 또는 Insulator on Si 기판을 Solder 본딩 또는 Polymer adhesive 웨이퍼 본딩 등을 통해 본딩하게 된다.

상기의 방열판 증착 단계(S90)를 수행한 후, 하부의 실리콘과 산화막을 제거하기 위한 하부 실리콘 및 산화막 제거 단계(S100)를 수행하게 된다.

도 12의 (a)에서 보는 바와 같이, 상기 단계(S100)에서는 상기 상부 실리콘 및 산화막 제거단계(S70)와 마찬가지로, 건식 또는 습식 식각을 통해 실리콘을 제거하고 상기 실리콘 제거에 의해 노출되는 산화막을 건식 또는 습식 식각을 통해 제거하게 된다.

상기 하부 실리콘 및 산화막 제거단계(S100)에 의해 실리콘 및 산화막이 제거된 하부의 P형 물질(10) 및 N형 물질(20)과 절연체(50) 상에 전기전도판(40)을 패터닝하고 절연체(50)를 증착시키는 전기전도판 및 절연체 증착 단계(S110)를 수행하게 된다.

도 12의 (b)와 같이 상기 단계(S110)에서는 Evaporation 또는 Sputtering 공정을 통해 P형 물질(10) 및 N형 물질(20)과 절연체(50) 상에 전기전도판(40)을 증착시킨 후, Lift-off 또는 건식(습식) 식각을 통해 전기전도판(40)을 패터닝하게 된다.

상기 전기전도판(40)을 패터닝한 후 패터닝되어 하부의 절연체가 노출된 음각 부위에 절연체인 파릴렌을 CVD(Chemical Vapor Deposition)를 통해 증착시키고, Reflow 공정을 통해 1차 평탄화를 한 후, O2 gas를 이용한 건식 식각을 통해 전기전도판이 open 되도록 하는 2차 평탄화 과정을 거치게 된다.

상기 전기전도판 및 절연체 증착 단계(S110)를 수행한 후, 상기 하부의 전기전도판(40) 및 절연체(50) 면에 방열판(30)을 증착하는 방열판 증착 단계(S120)를 수행하게 된다.

도 12의 (c)와 같이 상기 단계(S120)에서는 방열판(30)인 세라믹판 또는 Insulator on Si 기판을 Solder 본딩 또는 Polymer adhesive 웨이퍼 본딩 등을 통해 본딩함으로써 본 발명의 초소형 열전 소자의 제작 방법의 전 과정을 마치게 된다.

10 : P형 물질 20 : N형 물질
30 : 방열판 40 : 전기전도판
50 : 절연체

Claims

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실리콘과 실리콘 사이에 유전체(SiO2) 층을 만드는 SOI 웨이퍼 단계(S10)와;
상면 실리콘에 P형 물질 및 N형 물질이 주입될 영역을 패터닝하는 P형 및 N형 물질 영역 패터닝 단계(S20)와;
상기 P형 및 N형 물질 영역 패터닝 단계(S20)를 통해 형성된 식각 부위에 절연체를 증착한 후 상면을 평탄화시키는 절연체 형성단계(S30)와;
평탄화된 상기 P형 물질 및 N형 물질과 절연체 상면에 방열판이 적층되도록 본딩한 후 폴리싱하는 방열판 본딩 및 폴리싱 단계(S40)와;
폴리싱된 상기 방열판 상에 전기전도판 영역을 패터닝하는 전기전도판 패터닝 단계(S50)와;
상기 전기전도판 패터닝 단계(S50)에 의해 적층된 상기 전기전도판과 방열판 상에 상기 절연체 형성단계(S30)를 통해 생성된 또 다른 웨이퍼를 본딩하는 웨이퍼 본딩 단계(S60)와;
상기 또 다른 웨이퍼의 상부에 형성되어 있는 실리콘과 산화막을 제거하는 상부 실리콘 및 산화막 제거단계(S70)와;
상기 상부 실리콘 및 산화막 제거단계(S70)에 의해 노출된 P형 물질 및 N형 물질과 절연체 상에 전기전도판을 패터닝하고 절연체를 증착시키는 전기전도판 및 절연체 증착 단계(S80)와;
상기 전기전도판 및 절연체 증착 단계(S80)에 의해 형성된 전기전도판과 절연체 상에 방열판을 증착 또는 본딩하는 방열판 증착 단계(90)와;
하부의 실리콘과 산화막을 제거하기 위한 하부 실리콘 및 산화막 제거 단계(S100)와;
상기 하부의 실리콘 및 산화막 제거단계(S100)에 의해 노출된 하부의 P형 물질 및 N형 물질과 절연체 하부에 전기전도판을 패터닝하고 절연체를 증착시키는 전기전도판 및 절연체 증착 단계(S110); 및
상기 하부의 전기전도판 및 절연체 하부에 방열판을 증착하는 방열판 증착 단계(S120)를 포함하는 것을 특징으로 하는 초소형 열전 소자의 제작 방법.
제 7항에 있어서,
상기 P형 및 N형 물질 영역 패터닝 단계(S20)는,
B, As, P 중 어느 하나 이상을 Polished wafer에 이온 주입 혹은 확산시킴으로써 P형 물질 및 N형 물질을 도핑하는 P형 및 N형 물질 도핑 단계(S21)와;
NIL(Nano Imprint Lithography), NSL(Nano Sphere Lithography), E-Beam Lithography 중 어느 한 가지 방식의 Nano Lithography를 통해 식각 마스크를 형성하는 식각마스크 형성 단계(S22); 및
상기 식각 마스크를 형성한 후 실리콘 나노와이어 번들 어레이를 형성하도록 건식 또는 습식의 식각을 수행하는 식각 단계(S23)를 포함하는 것을 특징으로 하는 초소형 열전 소자의 제작 방법.
제 7항에 있어서,
상기 절연체 형성단계(S30)는,
절연체인 Parylene을 CVD(Chemical Vapor Deposition)를 통해 식각 부위에 증착시키는 파릴렌 증착단계(S31)와;
Reflow 공정을 통해 절연체 상면을 평탄화시키는 1차 평탄화 단계(S32); 및
O2 gas를 이용한 건식 식각을 통해 p & n leg가 open 되도록 절연체 상면을 평탄화시키는 2차 평탄화 단계(S33)를 포함하는 것을 특징으로 하는 초소형 열전 소자의 제작 방법.
제 7항에 있어서,
상기 방열판 본딩 및 폴리싱 단계(S40)는,
세라믹판 또는 Insulator on Si 기판 중 어느 하나로 구성되는 방열판을 Solder 본딩 또는 Polymer adhesive 웨이퍼 본딩을 통해 본딩한 후 CMP(Chemical Mechanical Planarization)를 통해 폴리싱함으로써 수행되는 것을 특징으로 하는 초소형 열전 소자의 제작 방법.
제 7항에 있어서,
상기 전기전도판 패터닝 단계(S50)는,
방열판에 광식각(Photolithography) 공정을 행하는 광식각 단계(S51)와;
건식 또는 습식 식각을 통해 전기전도판이 증착될 영역을 패터닝하는 전기전도판 영역 패터닝 단계(S52)와;
Evaporation 또는 Sputtering 공정을 통해 Seed metal layer를 형성하는 씨드메탈 레이어 형성 단계(S53); 및
Electroplating 공정을 통해 전기전도판을 패터닝하여 식각 부위 전기전도판을 증착하게 되는 메탈 패터닝 단계(S54)를 포함하는 것을 특징으로 하는 초소형 열전 소자의 제작 방법.
제 7항에 있어서,
상기 웨이퍼 본딩 단계(S60)는 상기 방열판 상에 절연체가 맞닿도록 Solder 본딩 또는 polymer adhesive 웨이퍼 본딩을 통해 본딩시킴으로써 수행되는 것을 특징으로 하는 초소형 열전 소자의 제작 방법.
제 7항에 있어서,
상기 상부 실리콘 및 산화막 제거단계(S70) 및 하부 실리콘 및 산화막 제거 단계(S100)는 건식 또는 습식 식각을 통해 실리콘을 제거하고 상기 실리콘 제거에 의해 노출되는 산화막을 건식 또는 습식 식각을 통해 제거함으로써 수행되는 것을 특징으로 하는 초소형 열전 소자의 제작 방법.
제 7항에 있어서,
상기 전기전도판 및 절연체 증착 단계(S80, S110)는,
Evaporation 또는 Sputtering 공정을 통해 P형 물질 및 N형 물질과 절연체 상에 전기전도판을 증착시키는 전기전도판 증착 단계(S81)와;
Lift-off 또는 건식(습식) 식각을 통해 전기전도판을 패터닝하는 전기전도판 패터닝 단계(S82)와;
전기전도판을 패터닝한 후 패터닝되어 절연체가 노출된 음각 부위에 절연체인 파릴렌을 CVD(Chemical Vapor Deposition)을 통해 증착시키는 절연체 증착 단계(S83)와;
Reflow 공정을 통해 1차 평탄화를 하는 1차 평탄화 단계(S84); 및
O2 gas를 이용한 건식 식각을 통해 전기전도판이 open 되도록 2차 평탄화를 하는 2차 평탄화 단계(S85)를 포함하는 것을 특징으로 하는 초소형 열전 소자의 제작 방법.
제 7항에 있어서,
상기 방열판 증착 단계(S90, S120)는 방열판인 세라믹 판 또는 Insulator on Si 기판을 Solder 본딩 또는 Polymer adhesive 웨이퍼 본딩함으로써 수행되는 것을 특징으로 하는 초소형 열전 소자의 제작 방법.