KR20140003864A - 리세스게이트를 구비한 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 리세스게이트구조에서 불순물의 도핑 효율을 개선시킬 수 있는 트랜지스터 및 그 제조 방법에 관한 것으로, 본 기술은 복수의 트랜지스터영역을 포함하는 반도체기판; 상기 복수의 트랜지스터영역 중 적어도 어느 하나의 트랜지스터영역에 형성된 리세스; 상기 리세스를 포함한 반도체기판 상에 형성된 게이트절연막; 및 상기 게이트절연막 상에서 상기 리세스를 갭필하며 하부막, 포획종이 함유된 중간막 및 상부막이 적층된 리세스게이트구조물을 포함할 수 있고, 본 기술은 리세스게이트구조와 같이 게이트전극의 높이가 증가하더라도 포획종에 의해 리세스의 깊은 영역에서 불순물의 도핑효율을 향상시킬 수 있는 효과가 있다.

Description

리세스게이트를 구비한 트랜지스터 및 그 제조 방법{TRANSISTOR WITH RECESS GATE AND METHOD FOR FABRICATING OF THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 리세스게이트를 구비한 트랜지스터 및 그 제조 방법에 관한 것이다.
DRAM 등과 같은 반도체메모리장치의 집적도가 증가함에 따라, 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 트랜지스터의 채널 길이가 감소하여 단채널 효과를 발생시킨다. 특히, DRAM의 메모리셀에 채택되는 셀트랜지스터에서 단채널 효과가 발생하면 셀의 누설전류가 증가되어 리프레쉬 특성을 저하시킨다. 이에 따라, DRAM의 집적도가 증가하더라도 셀트랜지스터의 단채널 효과가 억제되는 리세스 게이트(Recess Gate) 구조가 제안된 바 있다.
최근에는 주변영역에 형성되는 트랜지스터(이하, '주변트랜지스터'라 약칭함)에도 리세스게이트 구조를 적용하므로써 구동성능을 개선하는 방법이 제안되었다.
도 1은 종래기술에 따른 리세스게이트구조를 갖는 트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(11)에 리세스(12)가 형성된다. 리세스(12)의 표면 상에 게이트절연막(13)이 형성된다. 게이트절연막(13) 상에 리세스(12)를 매립하는 실리콘전극(14), 실리콘전극(14) 상의 금속전극(15) 및 금속전극(15) 상의 게이트하드마스크막(16)을 포함하는 리세스게이트구조물이 형성된다. 리세스게이트구조물 양측의 반도체 기판(11) 내에는 소스/드레인영역(17)이 형성된다.
도 1에서 실리콘전극(14)은 폴리실리콘을 포함하며, 도전성을 갖기 위해 불순물이 도핑된다. 예를 들어, 리세스(12)를 갭필하도록 언도프드 폴리실리콘을 증착한 후 불순물을 도핑한다. 불순물은 트랜지스터의 형태에 따라 N형 불순물 또는 P형 불순물을 포함할 수 있다. 예컨대, NMOSFET는 N형 폴리실리콘을 포함하며, PMOSFET는 P형 폴리실리콘을 포함할 수 있다.
도 2a 및 도 2b는 종래기술에 따른 실리콘전극의 불순물 도핑 방법을 도시한 도면이다. 도 2a는 이온빔임플란트법을 도시하고 있고, 도 2b는 플라즈마도핑법을 도시하고 있다.
이온빔임플란트법(Ion beam Implant)을 사용하여 불순물을 도핑할때, 도면부호 ①과 같이 리세스의 깊은 영역에 'Rp'를 설정하여 진행할 수 있다. 그러나, 이온빔임플란트법은 도면부호 ②, ③에 도시된 바와 같이, 관통(penetration) 현상이 발생하는 문제가 있다.
플라즈마도핑법(Plasma Doping; PLAD)은 잘 알려진 바와 같이, 실리콘전극의 표면에서 가장 큰 도핑농도를 갖고, 하부로 확산시켜주는 방식을 취하기 때문에 실리콘전극의 높이가 높아지면 도핑효율이 급격히 저하된다. 따라서, 리세스게이트 구조에서는 표면 및 중간 영역(④)까지는 충분히 도핑이 가능하나, 리세스의 깊은 영역(⑤)에서 충분히 도핑하기가 어렵다.
본 발명의 실시예들은 리세스게이트구조에서 불순물의 도핑 효율을 개선시킬 수 있는 트랜지스터 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 트랜지스터 제조 방법은 반도체 기판에 리세스를 형성하는 단계; 상기 리세스가 형성된 반도체기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 포획영역을 포함하는 게이트도전막을 형성하는 단계; 상기 포획영역에 불순물을 축적시키는 단계; 및 어닐을 실시하여 상기 불순물을 확산시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 트랜지스터 제조 방법은 반도체 기판에 리세스를 형성하는 단계; 상기 리세스가 형성된 반도체기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 하부막, 포획종이 함유된 중간막 및 상부막을 적층하여 게이트도전막을 형성하는 단계; 상기 중간막에 제1불순물을 축적시키는 단계; 및 어닐을 실시하여 상기 제1불순물을 확산시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 트랜지스터 제조 방법은 제1영역과 제2영역을 포함하는 반도체 기판의 상기 제1 및 제2영역에 각각 리세스를 형성하는 단계; 상기 리세스가 형성된 반도체기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 하부막, 포획종이 함유된 중간막 및 상부막을 적층하여 게이트도전막을 형성하는 단계; 상기 제1영역의 중간막에 제1불순물을 축적시키는 단계; 상기 제2영역의 중간막에 제2불순물을 축적시키는 단계; 및 어닐을 실시하여 상기 제1 및 제2불순물을 확산시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 트랜지스터 제조 방법은 리세스가 형성된 제1영역과 플라나 표면을 갖는 제2영역을 포함하는 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 하부막, 포획종이 함유된 중간막 및 상부막을 적층하여 게이트도전막을 형성하는 단계; 상기 제1영역의 중간막에 제1불순물을 축적시키는 단계; 상기 제2영역의 중간막에 제2불순물을 축적시키는 단계; 및 어닐을 실시하여 상기 제1 및 제2불순물을 확산시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 복수의 트랜지스터영역을 포함하는 반도체기판; 상기 복수의 트랜지스터영역 중 적어도 어느 하나의 트랜지스터영역에 형성된 리세스; 상기 리세스를 포함한 반도체기판 상에 형성된 게이트절연막; 및 상기 게이트절연막 상에서 상기 리세스를 갭필하며 하부막, 포획종이 함유된 중간막 및 상부막이 적층된 리세스게이트구조물을 포함할 수 있다.
본 기술은 불순물을 포획하는 포획종이 함유된 실리콘막을 형성한 후 플라즈마도핑법을 이용하여 불순물주입을 실시하므로써 리세스의 깊은 영역까지 불순물을 충분히 도핑시킬 수 있는 효과가 있다.
또한, 본 기술은 불순물을 포획하는 포획종이 함유된 실리콘막을 형성한 후 임플란트법을 이용하여 불순물주입을 실시하므로써 관통현상을 억제하면서 리세스의 깊은 영역까지 불순물을 충분히 도핑시킬 수 있는 효과가 있다.
따라서, 본 기술은 리세스게이트구조와 같이 게이트전극의 높이가 증가하더라도 실리콘함유전극의 불순물 도핑효율을 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 리세스게이트구조를 갖는 트랜지스터를 도시한 도면이다.
도 2a 및 도 2b는 종래기술에 따른 실리콘전극의 불순물 도핑 방법을 도시한 도면이다.
도 3a는 제1실시예에 따른 리세스게이트구조를 구비한 트랜지스터를 도시한 도면이다.
도 3b는 제1실시예의 변형예에 따른 리세스게이트구조를 구비한 트랜지스터를 도시한 도면이다.
도 3c는 제1실시예의 또다른 변형예에 따른 리세스게이트구조를 구비한 트랜지스터를 도시한 도면이다.
도 3d는 제1실시예에 따른 포획종에 의한 불순물의 축적 효과를 설명하기 위한 도면이다.
도 4a 내지 도 4g는 제1실시예에 따른 트랜지스터의 형성 방법을 설명하기 위한 일예를 도시한 도면이다.
도 5는 제2실시예에 따른 리세스게이트구조를 구비한 트랜지스터를 도시한 도면이다.
도 6a 내지 도 6h는 제2실시예에 따른 트랜지스터의 형성 방법을 설명하기 위한 일예를 도시한 도면이다.
도 7은 제3실시예에 따른 리세스게이트구조를 구비한 트랜지스터를 도시한 도면이다.
도 8a 내지 도 8h는 제1실시예에 따른 트랜지스터의 형성 방법을 설명하기 위한 일예를 도시한 도면이다.
도 9는 제4실시예에 따른 리세스게이트구조를 구비한 트랜지스터를 도시한 도면이다.
도 10a 내지 도 10h는 제4실시예에 따른 트랜지스터의 형성 방법을 설명하기 위한 일예를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a는 제1실시예에 따른 리세스게이트구조를 구비한 트랜지스터를 도시한 도면이다.
도 3a를 참조하면, 반도체 기판(101)에 리세스(102)가 형성된다. 리세스(102)의 표면 상에 게이트절연막(103)이 형성된다. 게이트절연막(103) 상에 리세스(102)를 매립하는 실리콘함유전극(G)이 형성된다. 실리콘함유전극(G)은 리세스(102)를 매립하면서 반도체 기판(101)의 표면 위로 돌출될 수 있다. 실리콘함유전극(G) 상에 금속전극(107)과 게이트하드마스크막(108)이 형성된다. 실리콘함유전극(G) 양측의 반도체 기판(101) 내에 소스/드레인영역(109)이 형성된다.
도 3에서, 실리콘함유전극(G)은 하부막, 중간막 및 상부막이 적층될 수 있다. 예를 들어, 하부막, 중간막 및 상부막은 각각 제1실리콘막(104), 제2실리콘막(105) 및 제3실리콘막(106)을 포함한다. 제1실리콘막(104)과 제2실리콘막(105)은 게이트절연막(103) 상에서 컨포멀하게 형성되며, 제3실리콘막(106)은 제2실리콘막(105) 상에서 리세스(102)를 갭필한다. 제1실리콘막 내지 제3실리콘막(104, 105, 106)은 폴리실리콘막을 포함할 수 있다. 제1실리콘막 내지 제3실리콘막(104, 105, 106)은 불순물이 도핑된 도프드 폴리실리콘막들이다. 제1실리콘막 내지 제3실리콘막(104, 105, 106)에는 불순물이 균일하게 도핑되어 있다. 여기서, 불순물은 보론 또는 인을 포함할 수 있다. 제2실리콘막(105)에는 포획종(110)이 함유되어 있다. 포획종(110)은 카본 또는 질소를 포함하거나, 카본과 질소가 혼합될 수 있다. 카본과 질소가 혼합되는 경우 질소함유영역과 카본함유영역을 적층하여 제2실리콘막(105)을 형성할 수 있다. 제2실리콘막(105)은 적어도 리세스(102)의 내부에 위치한다. 제2실리콘막(105)은 리세스(102)의 표면에 대해 평행하게 형성될 수 있다. 즉, 리세스(102)의 표면으로부터 균일한 거리를 두고 형성될 수 있다.
도 3b는 제1실시예의 변형예에 따른 리세스게이트구조를 구비한 트랜지스터를 도시한 도면으로서, 포획종(110)이 제3실리콘막(106)에 함유된 경우이다.
도 3c는 제1실시예의 또다른 변형예에 따른 리세스게이트구조를 구비한 트랜지스터를 도시한 도면으로서, 포획종(110)이 제1실리콘막(104)에 함유된 경우이다.
도 3d는 제1실시예에 따른 포획종에 의한 불순물의 축적 효과를 설명하기 위한 도면이다. 도 3d에서 가로축은 깊이이고, 세로축은 보론의 도핑농도이다. 또한, 'A' 영역, 'B' 영역 및 'C' 영역은 실리콘함유전극의 두께별 영역을 나타낸다. 예를 들어, 'A' 영역은 제3실리콘막에 대응하고, 'B' 영역은 제2실리콘막에 대응하며, 'C' 영역은 제1실리콘막에 대응할 수 있다. 도 3d는 포획종이 중간막에 함유된 경우의 결과를 나타내고 있다.
도 3d를 참조하면, 보론은 'A' 영역에서 가장 높은 도핑농도를 갖고, 'C' 영역에서 가장 낮은 도핑농도를 갖는다. 포획종이 함유된 'B' 영역에서 'C' 영역보다 더 높은 도핑농도를 가짐을 알 수 있다. 도면부호 'D'는 게이트절연막에 인접하는 영역으로서 보론의 도핑농도가 급격히 증가함을 알 수 있다. 이는 후술하겠지만, 포획종에 의해 보론이 축적되어 있다가 어닐에 의해 'D' 영역까지 연속해서 확산되기 때문이다. 이와 같이, 'D' 영역에서 보론의 도핑농도를 증가시킬 수 있으므로 공핍현상을 방지할 수 있다. 또한, 후속 공정에 의해 연속적으로 보론이 확산되므로 리세스의 깊은 영역에서 실리콘함유전극의 보론 도핑농도를 충분히 확보할 수 있다.
도 4a 내지 도 4g는 제1실시예에 따른 트랜지스터를 형성하는 방법의 일예를 설명하기 위한 도면이다.
도 4a에 도시된 바와 같이, 반도체 기판(21) 상에 패터닝된 하드마스크막(22)을 형성한다. 하드마스크막(22)을 식각장벽으로 하여 반도체 기판(21)의 일부를 식각하여 리세스(23)를 형성한다. 반도체 기판(21)은 실리콘함유물질을 포함할 수 있다. 반도체 기판(21)은 실리콘기판, 실리콘저마늄기판을 포함할 수 있다. 하드마스크막(22)은 실리콘산화물, 실리콘질화물 또는 실리콘산화물과 실리콘질화물의 스택을 포함할 수 있다. 또한, 하드마스크막(22)은 반도체 기판(21)의 식각시 식각선택비를 갖는 물질을 포함할 수 있다. 리세스(23)는 채널길이에 따라 다르지만, 예를 들어 2000Å의 깊이를 가질 수 있다. 리세스(23)는 반도체 기판(21)을 건식식각하여 형성할 수 있다. 따라서, 리세스(23)의 저면은 라운딩프로파일(Rounding profile)을 가질 수 있다. 도시하지 않았지만, 리세스(23)를 형성한 이후에, 문턱전압조절을 위한 불순물의 이온주입(이하, '문턱전압조절이온주입')을 진행할 수 있다. 문턱전압조절이온주입시 트랜지스터의 채널에 적합하도록 불순물이 선택될 수 있다. 문턱전압조절이온주입 이전에 리세스(23)의 표면에 희생막(도시 생략)을 형성할 수 있다. 희생막을 형성하므로써 리세스(23) 형성시 발생된 식각손상 및 결함을 치유할 수 있다. 희생막은 열산화(Thermal oxidation) 공정을 이용하여 형성할 수 있고, 문턱전압조절 이온주입 이후에 제거할 수 있다.
도 4b에 도시된 바와 같이, 하드마스크막(22)을 제거한다. 리세스(23)를 포함한 반도체 기판(21)의 전면에 게이트절연막(24)을 형성한다. 게이트절연막(24)은 실리콘산화물, 실리콘질화물 또는 고유전물질(High-k material)을 포함할 수 있다. 게이트절연막(24)은 열산화법, 플라즈마산화법, 원자층증착법, 화학기상증착법 등을 이용하여 형성할 수 있다. 후속하여 게이트절연막(24)은 질화처리될 수도 있다. 고유전물질은 고유전율(High-k)을 갖는 물질을 포함한다. 고유전물질은 일반적으로 실리콘산화물(SiO2)의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전물질은 물리적으로 실리콘산화물보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다. 예를 들어, 고유전물질은 금속산화물 또는 금속실리케이트 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide, HfO2), 알루미늄산화물(Al2O3), 란탄늄 산화물(lanthanum oxide, LaO2), 지르코늄 산화물(zirconium oxide, ZrO2) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트는 하프늄실리케이트(HfSiO), 지르코늄 실리케이트(ZrSiO) 또는 이들의 조합을 포함할 수 있다. 고유전물질의 형성 공정은 증착될 재료에 적합한 적절한 증착 기술을 포함할 수 있다. 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 화학기상증착법(Low-Pressure CVD, LPCVD), 플라즈마-인핸스드 화학기상증착법(Plasma-enhanced CVD, PECVD), 유기금속 화학기상증착법(Metal-Organic CVD, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD), 플라즈마-인핸스드 원자층증착법(Plasma Enhanced ALD, PEALD) 등이 있다. 균일한 박막 형성을 위해 플라즈마-인핸스드 원자층증착법(PEALD)을 이용할 수 있다. 고유전물질은, 후속하여 질화 공정에 노출될 수 있다. 질화 공정은 플라즈마질화(Plasma Nitridation) 공정을 포함한다. 이에 따라 고유전물질에 질소가 주입된다. 예컨대, 고유전물질이 하프늄실리케이트(HfSiO)인 경우, 질화 공정에 의해 'HfSiON'이 형성된다. 이와 같이, 금속실리케이트에 질소를 주입하면 유전상수가 증가하고 후속 열공정시 금속실리케이트의 결정화를 억제할 수 있다.
다음으로, 게이트절연막(24) 상에 리세스(23)를 갭필하는 게이트도전막을 형성한다. 게이트도전막은 실리콘함유막(G)을 포함할 수 있다. 실리콘함유막(G)은 불순물(impurity)이 도핑되지 않은 언도프드(Undoped) 상태일 수 있고, 내부에 적어도 포획종(Capture species, 260)을 포함할 수 있다. 여기서, 불순물은 N형 또는 P형과 같은 도전성을 부여하기 위한 물질이고, 포획종(260)은 불순물을 포획하는 물질이다.
실리콘함유막(G)은 전체 두께에서 하부영역, 중간영역 및 상부영역을 가질 수 있다. 하부영역, 중간영역 및 상부영역은 두께별로 정의되거나 다층에 의해 정의될 수 있다. 예를 들어, 실리콘함유막(G)의 전체 두께가 2000Å일 경우, 리세스(23)의 저면측 게이트절연막(24)의 표면으로부터 500Å까지는 하부영역, 500∼1500Å까지는 중간영역, 1500∼2000Å까지는 상부영역으로 정의될 수 있다. 또한,실리콘함유막(G)의 하부영역, 중간영역 및 상부영역은 다층의 실리콘막에 의해 정의될 수 있다. 다층의 실리콘막은 하부막, 중간막 및 상부막의 순서로 적층될 수 있다. 예를 들어, 다층의 실리콘막은 제1실리콘막(25), 제2실리콘막(26) 및 제3실리콘막(27)을 포함할 수 있다. 제1실리콘막(25)은 하부영역, 제2실리콘막(26)은 중간영역, 제3실리콘막(27)은 상부영역에 해당할 수 있다.
이하, 실시예에서, 실리콘함유막(G)은 제1실리콘막(25), 제2실리콘막(26) 및 제3실리콘막(27)에 의해 하부영역, 중간영역 및 상부영역이 정의된다고 가정한다.
먼저, 제1실리콘막(25)은 불순물이 도핑되지 않은 언도프드 실리콘(Undoped silicon)을 포함할 수 있다. 예를 들어, 제1실리콘막(25)은 언도프드 폴리실리콘(Undoped polysilicon)을 포함할 수 있다. 제1실리콘막(25)은 리세스(23)를 채우지 않는 두께, 즉 컨포멀하게(conformally) 증착할 수 있다.
제1실리콘막(25) 상에 제2실리콘막(26)을 형성한다. 제2실리콘막(26)은 제1실리콘막(25)과 동일하게 언도프드 폴리실리콘으로 형성할 수 있다. 제1실리콘막(25)과 다르게 포획종(260)이 함유될 수 있다. 제2실리콘막(26)은 제1실리콘막(25) 증착 이후에 연속적으로 형성할 수 있다. 또한, 제1실리콘막(25)의 연속적인 증착막일 수 있다. 제2실리콘막(26)에 함유된 포획종(260)은 탄소(Carbon) 또는 질소(Nitrogen)를 포함할 수 있다. 포획종(260)은 주입된 불순물 및 확산된 불순물을 포획하여 저장한 후 후속 어닐시에 주변 구조로 확산시키는 역할을 한다. 제2실리콘막(26) 형성시 포획종(260)을 미량 도핑하면서 증착한다. 따라서, 제2실리콘막(26)은 포획종(260)이 함유된 언도프드 폴리실리콘이 된다. 한편, 탄소와 질소와 같은 포획종(260)의 함량이 높으면 불순물의 확산을 억제하게 되므로, 포획종(260)은 1010 atoms/cm3의 이하의 농도를 가질 수 있다. 포획종(260)은 제2실리콘막(26) 증착시 인시튜 도핑될 수 있다. 제2실리콘막(26) 증착시 실리콘소스가스외에 탄소함유가스 또는 질소함유가스를 흘려줄 수 있다. 탄소함유가스와 질소함유가스는 동시에 흘려줄 수 있으며, 이에 따라 제2실리콘막(26)은 포획종(260)으로서 탄소와 질소가 모두 함유될 수 있다. 다른 예로서, 질소함유가스를 먼저 흘려주어 질소함유영역을 형성한 후 탄소함유가스를 흘려주어 탄소함유영역을 형성할 수도 있다.
제2실리콘막(26) 상에 제3실리콘막(27)을 형성하여 리세스(23)를 갭필한다. 제3실리콘막(27)은 제1,2실리콘막(25, 26)과 동일한 물질로 형성할 수 있다. 제3실리콘막(27)은 불순물이 도핑되지 않은 언도프드 실리콘을 포함할 수 있다. 제3실리콘막(27)은 언도프드 폴리실리콘을 포함할 수 있다. '언도프드'란 도전성불순물을 미함유하는 '불순물미함유'를 의미할 수 있다.
제1실리콘막(25), 제2실리콘막(26) 및 제3실리콘막(27)은 그 두께가 동일할 수 있다. 또한, 제1실리콘막(25)과 제3실리콘막(27)의 두께가 동일하고, 제2실리콘막(26)은 나머지 실리콘보다 두께가 얇을 수도 있다.
다음으로, 제3실리콘막(27)을 평탄화시킨다. 이때, 평탄화는 에치백(Etchback) 또는 화학적기계적연마(CMP)를 적용할 수 있다.
상술한 바와 같이, 리세스(23)를 갭필하는 물질로서, 실리콘함유막(G)을 형성한다. 실리콘함유막(G)은 포획종(260)이 함유된 제2실리콘막(26)을 포함하여 다층 구조의 언도프드 폴리실리콘을 포함할 수 있다. 제1 내지 제3실리콘막(25, 26, 27)은 화학기상증착법(CVD), 원자층증착법(ALD) 등을 이용하여 증착할 수 있다.
제1실리콘막(25), 제2실리콘막(26) 및 제3실리콘막(27)을 순차적으로 증착하므로써 리세스(23)를 갭필한다. 제1실리콘막(25)과 제3실리콘막(27) 사이에 포획종(260)이 함유된 제2실리콘막(26)이 형성되어 샌드위치(Sandwitch) 구조가 완성된다. 이와 같은 샌드위치 구조에 의해 실리콘함유막(G)의 중간영역에 포획종(260)이 함유됨을 알 수 있다. 따라서, 포획종(260)이 함유된 제2실리콘막(26)은 포획영역이 된다. 제2실리콘막(26)은 적어도 리세스(23)의 내부에 위치한다. 제2실리콘막(26)은 리세스(23)의 표면에 대해 평행하게 형성될 수 있다. 즉, 리세스(23)의 표면으로부터 균일한 거리를 두고 형성될 수 있다. 리세스(23)의 표면과 제2실리콘막(26) 사이에는 제1실리콘막(25)이 위치한다.
도 4c에 도시된 바와 같이, 불순물 도핑(28)을 실시한다. 이때, 불순물은 도전성을 부여하기 위한 물질로서, P형 불순물 또는 N형 불순물을 포함할 수 있다. P형 불순물은 보론(Boron)을 포함할 수 있다. N형 불순물은 인(Phosphorus)을 포함할 수 있다. 불순물 도핑(28)은 플라즈마도핑법(Plasma doping) 또는 임플란트법(Implant)을 사용할 수 있다. 예를 들어, 불순물 소스는 '11B' 또는 '31P'을 사용할 수 있다.
이와 같이 불순물 도핑(28)을 실시하면 제3실리콘막(27)에 불순물이 도핑된다.
플라즈마도핑법을 이용하여 불순물을 도핑할 때, 에너지를 증가시킬수록 표면에서의 농도 변화는 거의 없고 단지 기울기만 변화되어 도핑되는 깊이가 점점 깊어지게 된다. 따라서, 에너지를 증가시킬 경우 리세스(23)의 깊은 영역에서 제3실리콘막(27)의 불순물 도핑 농도를 증가시킬 수 있다. 아울러, 제3실리콘막(27) 아래의 제2실리콘막(26)까지 불순물이 확산될 수 있다. 이렇게 확산되는 불순물은 제2실리콘막(26) 내에 함유되어 있는 포획종(260)에 의해 포획되어 제2실리콘막(26) 내에 축적(Pile-up)된다.
임플란트법을 적용하는 경우, Rp(projection range)를 리세스(23)의 깊은 영역에 설정하여 진행할 수 있다. Rp란 특정 깊이에서 최고 농도를 나타내는 값이다. 이에 따라 제3실리콘막(27)은 물론 제2실리콘막(26)에도 불순물이 도핑된다. 특히, 임플란트법 적용시 제2실리콘막(26) 내에 함유되어 있는 포획종(260)에 의해 관통(Penetration)이 억제됨에 따라 제2실리콘막(26) 내에 불순물이 축적(Pile-up)된다. 포획종(260)에 의해 관통현상이 억제되므로 이온주입에너지를 충분히 증가시킬 수 있다. 또한 후속 고온 열공정을 보다 더 높은 온도로 진행할 수 있다. 포획종(260)으로 사용되는 탄소 및 질소는 불순물의 확산을 억제할 수 있으므로, 제3실리콘막(27)으로부터 확산되는 불순물을 포획할 수 있고, 제2실리콘막(26) 아래의 물질들(제1실리콘막, 게이트절연막, 리세스의 저면)로 확산되는 것을 억제할 수 있다. 확산억제효과는 탄소 및 질소가 미량 함유된 경우에 가능하다. 탄소 및 질소가 과함유된 경우에는 제3실리콘막(27)으로부터 확산되는 불순물을 차단하게 되므로 제2실리콘막(26) 내에서 포획하기가 어렵다. 여기서, 확산되는 불순물이란 플라즈마도핑법 또는 임플란트법에 의해 불순물도핑에 의해 확산되는 불순물이다.
상술한 바와 같이, 실리콘함유막(G)의 내부에 포획종(260)이 함유된 제2실리콘막(26)을 형성하므로써 플라즈마도핑법 또는 임플란트법 적용시 제2실리콘막(26) 내부에 불순물을 축적시킬 수 있다. 또한, 확산되어 들어오는 불순물을 포획하여 축적하면서 축적된 불순물이 하부 물질로 확산되어 나가는 현상을 억제할 수 있다.
불순물 도핑(28)에 의해 제3실리콘막(27)과 제2실리콘막(26)은 인 또는 보론이 도핑된 도프드 제3실리콘막(27A)과 도프드 제2실리콘막(26A)이 된다. 도프드 제2실리콘막(26A)은 인 또는 보론외에 포획종(260)이 더 함유되어 있다. 따라서, 도프드 제3실리콘막(27A), 도프드 제2실리콘막(26A) 및 언도프드 제1실리콘막(25)을 포함하는 부분 도프드 실리콘함유막(G1)이 형성된다.
도 4d에 도시된 바와 같이, 제1어닐(29)을 실시한다. 제1어닐(29)은 급속어닐을 포함할 수 있다. 제1어닐(29)에 의해 도프드 제3실리콘막(27A)으로부터 도프드 제2실리콘막(26A)으로 불순물이 확산된다(도면부호 '30' 참조). 아울러, 도프드 제2실리콘막(26A)에 축적되어 있던 불순물이 제1실리콘막(25)으로 확산한다(도면부호 '31' 참조). 도면부호 '30'과 '31'을 '1차 확산'이라 약칭한다. 1차 확산에 의해 도프드 제2실리콘막(26A)에 더 많은 불순물이 축적되며, 축적된 불순물이 제1실리콘막(25)으로 확산되어 제1실리콘막(25)이 도핑된다.
위와 같이, 불순물도핑(28) 및 제1어닐(29)을 순차적으로 진행하므로써 제1실리콘막 내지 제3실리콘막은 모두 도프드 상태가 된다. 즉, 리세스(23)에 도프드 실리콘함유막(G2)이 형성된다. 도프드 실리콘함유막(G2)은 도프드 제1실리콘막(25A), 도프드 제2실리콘막(26A) 및 도프드 제3실리콘막(27A)을 포함한다. 도프드 제2실리콘막(26A)은 불순물이 도핑됨과 동시에 포획종(260)을 함유한다. 도프드 제1실리콘막(25A)과 도프드 제3실리콘막(27A)은 포획종없이 불순물만 도핑된다. 도프드 실리콘함유막(G2)이 폴리실리콘인 경우 불순물의 종류에 따라 P형 도프드 폴리실리콘막 또는 N형 도프드 폴리실리콘막이 된다.
도 4e에 도시된 바와 같이, 도프드 실리콘함유막(G2) 상에 금속막과 게이트하드마스크막을 형성한 후 게이트식각을 진행한다. 이에 따라, 도프드 실리콘함유전극(G3), 금속전극(32) 및 게이트하드마스크막(33)이 적층된 리세스게이트구조물이 형성된다. 금속전극(32)은 저저항 물질을 포함할 수 있다. 예를 들어, 금속전극(32)은 텅스텐, 티타늄질화막을 포함할 수 있다. 게이트하드마스크막(33)은 실리콘질화물을 포함할 수 있다. 리세스게이트구조물에서, 도프드 실리콘함유전극(G3)이 리세스(23)를 매립하는 형태가 된다. 도시하지 않았지만, 게이트식각 공정 이후에 게이트스페이서 공정이 진행될 수 있다. 게이트스페이서는 실리콘산화물, 실리콘질화물 등이 사용될 수 있다.
도 4f 및 도 4g에 도시된 바와 같이, 소스/드레인영역(35)을 형성하기 위한 불순물의 이온주입(34) 및 제2어닐(36)을 실시한다. 제2어닐(36)은 급속어닐을 포함할 수 있다. 제2어닐(36)은 소스/드레인영역(35)에 주입된 불순물을 활성화시킨다.
이와 같은 제2어닐(36)을 진행할 때, 도프드 제3실리콘막(27A)으로부터 도프드 제2실리콘막(26A)으로 불순물이 확산되며, 아울러, 도프드 제2실리콘막(26A)으로부터 도프드 제1실리콘막(25A)으로 불순물이 확산(도면부호 '37', '38' 참조)된다. 이를 2차 확산이라 약칭하며, 2차 확산에 의해 도프드 제1실리콘막(25A)에 불순물이 추가 도핑된다.
결국, 제2어닐(36)이 완료된 이후, 도프드 제1실리콘막(25A), 도프드 제2실리콘막(26A) 및 도프드 제3실리콘막(27A)에서 균일하게 불순물이 분포할 수 있다. 특히, 리세스(23)의 깊은 영역, 즉 도프드 제1실리콘막(25A)의 하부면까지 불순물을 충분히 도핑시킬 수 있다.
상술한 바에 따르면, 실리콘함유막(G)의 내부에 포획종(260)을 함유시킨 이후, 불순물도핑(28), 제1어닐(29) 및 제2어닐(36)을 진행하므로써 리세스(23)의 깊은 영역까지 불순물을 충분히 도핑시킬 수 있다. 부연하면, 불순물도핑시에도 일정 깊이에 불순물을 축적시킬 수 있고, 제1어닐(29) 및 제2어닐(36)을 진행하여 지속적인 불순물의 확산을 유도하므로써 리세스(23)의 깊은 영역에 충분히 많은 양의 불순물을 도핑시킬 수 있다.
그리고, 포획종(260)을 함유시킨 이후에 임플란트법을 이용하여 불순물도핑을 실시하더라도 관통현상을 억제하면서 리세스(23)의 깊은 영역까지 불순물을 충분히 도핑시킬 수 있다.
도 5는 제2실시예에 따른 반도체장치의 리세스게이트를 도시한 도면이다.
도 5를 참조하면, 반도체 기판(201)은 복수의 트랜지스터영역을 갖는다. 복수의 트랜지스터영역은 제1영역과 제2영역을 포함할 수 있다. 제1영역과 제2영역을 분리하기 위한 소자분리영역(202)을 갖는다. 소자분리영역(202)은 트렌치 구조로서, STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(202)은 절연막(예, 실리콘산화물)을 포함할 수 있다. 제1영역은 NMOS가 형성되는 영역이고, 제2영역은 PMOS가 형성되는 영역이다. 이하, '제1영역(NMOS)', '제2영역(PMOS)'이라 약칭한다. 제1영역(NMOS)과 제2영역(PMOS)의 위치는 설명의 편의를 위한 것으로서, 서로 바뀔 수도 있다. 반도체 기판(201)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 아울러, 반도체 기판(201)의 전체 또는 일부분은 변형(strain)될 수 있다.
제1영역(NMOS)과 제2영역(PMOS)의 반도체 기판(201)에 각각 일정 깊이의 리세스(203)가 형성된다. 리세스(203)는 제1영역(NMOS)과 제2영역(PMOS)에서 각각 형성된다. 리세스(203)의 표면 상에 게이트절연막(204)이 형성된다.
제1영역(NMOS)과 제2영역(PMOS)의 게이트절연막(204) 상에 리세스(203)를 매립하는 실리콘함유전극(200N, 200P)을 포함하는 리세스게이트구조물이 형성된다. 리세스게이트구조물 양측의 반도체 기판(201) 내에 P형 소스/드레인영역(211A)과 N형 소스/드레인영역(211B)이 형성된다.
먼저, 제1영역(NMOS)에 형성된 리세스게이트구조물은 N형 도프드 실리콘함유전극(200N), 금속전극(208B) 및 게이트하드마스크막(209B)을 포함한다. N형 도프드 실리콘함유전극(200N)은 N형 도프드 제1실리콘막(205B), N형 도프드 제2실리콘막(206B) 및 N형 도프드 제3실리콘막(207B)을 포함한다. N형 도프드 제1실리콘막(205B)과 N형 도프드 제2실리콘막(206B)은 게이트절연막(204) 상에서 컨포멀하게 형성되며, N형 도프드 제3실리콘막(207B)은 N형 도프드 제2실리콘막(206B) 상에서 리세스(204)를 갭필한다. N형 도프드 제1실리콘막 내지 제3실리콘막(205B, 206B, 207B)은 폴리실리콘막을 포함할 수 있다. N형 도프드 제1실리콘막 내지 제3실리콘막(205B, 206B, 207B)은 N형 불순물이 도핑된 도프드 폴리실리콘막들이다. N형 도프드 제1실리콘막 내지 제3실리콘막(205B, 206B, 207B)에는 불순물이 균일하게 도핑되어 있다. 여기서, 불순물은 인을 포함할 수 있다. N형 도프드 제2실리콘막(206B)에는 포획종(210)이 함유되어 있다. 포획종(210)은 카본 또는 질소를 포함하거나, 카본과 질소가 혼합될 수 있다. 카본과 질소가 혼합되는 경우 질소함유영역과 카본함유영역을 적층하여 N형 도프드 제2실리콘막(206B)을 형성할 수 있다.
다음으로, 제2영역(PMOS)에 형성된 리세스게이트구조물은 P형 도프드 실리콘함유전극(200P), 금속전극(208A) 및 게이트하드마스크막(209A)을 포함한다. P형 도프드 실리콘함유전극(200P)은 P형 도프드 제1실리콘막(205A), P형 도프드 제2실리콘막(206A) 및 P형 도프드 제3실리콘막(207A)을 포함한다. P형 도프드 제1실리콘막(205A)과 P형 도프드 제2실리콘막(206A)은 게이트절연막(204) 상에서 컨포멀하게 형성되며, P형 도프드 제3실리콘막(207A)은 P형 도프드 제2실리콘막(206A) 상에서 리세스(204)를 갭필한다. P형 도프드 제1실리콘막 내지 제3실리콘막(205A, 206A, 207A)은 폴리실리콘막을 포함할 수 있다. P형 도프드 제1실리콘막 내지 제3실리콘막(205A, 206A, 207A)은 P형 불순물이 도핑된 도프드 폴리실리콘막들이다. P형 도프드 제1실리콘막 내지 제3실리콘막(205A, 206A, 207A)에는 불순물이 균일하게 도핑되어 있다. 여기서, 불순물은 보론을 포함할 수 있다. P형 도프드 제2실리콘막(206A)에는 포획종(210)이 함유되어 있다. 포획종(210)은 카본 또는 질소를 포함하거나, 카본과 질소가 혼합될 수 있다. 카본과 질소가 혼합되는 경우 질소함유영역과 카본함유영역을 적층하여 P형 도프드 제2실리콘막(206A)을 형성할 수 있다.
도 5에 따르면, NMOS와 PMOS가 모두 리세스게이트구조물을 구비한다. 아울러, NMOS는 N형 도프드 실리콘함유전극(200N)을 포함하고, PMOS는 P형 도프드 실리콘함유전극(200P)을 포함한다. N형 도프드 실리콘함유전극(200N)과 P형 도프드 실리콘함유전극(200P)은 모두 포획종(210)을 함유하고 있다. 포획종(210)에 의해 리세스(203)의 깊은 영역에 충분히 많은 양의 불순물을 도핑시킬 수 있다.
제2실시예의 변형예들로서, 포획종(210)이 P형 및 N형 도프드 제3실리콘막(206A, 206B)에 함유되거나, P형 및 N형 도프드 제1실리콘막(205A, 205B)에 함유될 수 있다.
도 6a 내지 도 6h는 본 발명의 제3실시예에 따른 트랜지스터를 형성하는 방법의 일예를 도시한 도면이다. 이하, 실시예는 CMOS 회로의 제조 방법을 설명하기로 한다. 본 발명은 CMOS 회로에 한정되지는 않는다. NMOS와 PMOS가 형성되는 모든 반도체장치 제조 방법에 적용 가능하다. 또한, 각각 NMOS 제조 방법 및 PMOS 제조 방법에도 적용 가능하다. NMOS와 PMOS는 CMOS 회로 내에 형성된다. CMOS 회로는 적어도 하나의 PMOS 및 NMOS를 포함한다. CMOS 회로는 센스앰프를 구성할 수 있다.
도 6a에 도시된 바와 같이, 반도체 기판(41)은 복수의 트랜지스터영역을 갖는다. 복수의 트랜지스터영역은 제1영역과 제2영역을 포함할 수 있다. 제1영역과 제2영역을 분리하기 위한 소자분리영역(42)을 갖는다. 소자분리영역(42)은 트렌치 구조로서, STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(42)은 절연막(예, 실리콘산화물)을 포함할 수 있다. 제1영역은 NMOS가 형성되는 영역이고, 제2영역은 PMOS가 형성되는 영역이다. 이하, '제1영역(NMOS)', '제2영역(PMOS)'이라 약칭한다. 제1영역(NMOS)과 제2영역(PMOS)의 위치는 설명의 편의를 위한 것으로서, 서로 바뀔 수도 있다. 반도체 기판(41)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 아울러, 반도체 기판(41)의 전체 또는 일부분은 변형(strain)될 수 있다. 그리고, 도시되어 있지 않으나, 제1영역(NMOS)과 제2영역(PMOS)에는 각각 통상적인 웰 형성 공정을 통하여 제1웰과 제2웰이 형성될 수 있다. 제1영역(NMOS)에는 P형의 제1웰을 형성하고, 제2영역(PMOS)에는 N형의 제2웰을 형성할 수 있다. N형의 제2웰을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 기판(51)의 제2영역(PMOS)에 주입할 수 있다. P형의 제1웰을 형성하기 위하여 붕소(B)와 같은 P형 불순물을 반도체기판(41)의 제1영역(NMOS)에 주입할 수 있다. 반도체 기판(41)은 실리콘함유물질을 포함할 수 있다. 반도체 기판(41)은 실리콘기판, 실리콘저마늄기판을 포함할 수 있다.
다음으로, 반도체 기판(41) 상에 패터닝된 하드마스크막(43)을 형성한다. 하드마스크막(43)을 식각장벽으로 하여 반도체기판(41)의 일부를 식각하여 리세스(44)를 형성한다. 하드마스크막(43)은 실리콘산화물, 실리콘질화물 또는 실리콘산화물과 실리콘질화물의 스택을 포함할 수 있다. 또한, 하드마스크막(43)은 반도체 기판(41)의 식각시 식각선택비를 갖는 물질을 포함할 수 있다. 리세스(44)는 제1영역(NMOS)과 제2영역(PMOS)에서 각각 형성된다. 리세스(44)는 채널길이에 따라 다르지만, 2000Å의 깊이를 가질 수 있다. 리세스(44)는 반도체 기판(41)을 건식식각하여 형성할 수 있다. 따라서, 리세스(44)의 저면은 라운딩프로파일(Rounding profile)을 가질 수 있다. 도시하지 않았지만, 리세스(44)를 형성한 이후에, 문턱전압조절을 위한 불순물의 이온주입(이하, '문턱전압조절이온주입')을 진행할 수 있다. 문턱전압조절이온주입시 트랜지스터의 채널에 적합하도록 불순물이 선택될 수 있다. 문턱전압조절이온주입 이전에 리세스(44)의 표면에 희생막(도시 생략)을 형성할 수 있다. 희생막을 형성하므로써 리세스(44) 형성시 발생된 식각손상 및 결함을 치유할 수 있다. 희생막은 열산화(Thermal oxidation) 공정을 이용하여 형성할 수 있고, 문턱전압조절 이온주입 이후에 제거할 수 있다.
도 6b에 도시된 바와 같이, 하드마스크막(43)을 제거한다. 리세스(44)를 포함한 반도체 기판(41)의 전면에 게이트절연막(45)을 형성한다. 게이트절연막(45)은 실리콘산화물, 실리콘질화물 또는 고유전율물질을 포함할 수 있다. 게이트절연막(45)은 열산화법, 플라즈마산화법, 원자층증착법, 화학기상증착법 등을 이용하여 형성할 수 있다. 후속하여 게이트절연막은 질화처리될 수도 있다. 고유전물질은 고유전율(High-k)을 갖는 물질(이하 '고유전층'이라 약칭함)을 포함한다. 고유전물질은 일반적으로 실리콘산화물(SiO2)의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전물질은 물리적으로 실리콘산화물보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다. 예를 들어, 고유전물질은 금속산화물 또는 금속실리케이트 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide, HfO2), 알루미늄산화물(Al2O3), 란탄늄 산화물(lanthanum oxide, LaO2), 지르코늄 산화물(zirconium oxide, ZrO2) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트는 하프늄실리케이트(HfSiO), 지르코늄 실리케이트(ziconium silicate, ZrSiOx) 또는 이들의 조합을 포함할 수 있다. 고유전물질의 형성 공정은 증착될 재료에 적합한 적절한 증착 기술을 포함할 수 있다. 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 화학기상증착법(Low-Pressure CVD, LPCVD), 플라즈마-인핸스드 화학기상증착법(Plasma-enhanced CVD, PECVD), 유기금속 화학기상증착법(Metal-Organic CVD, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD), 플라즈마-인핸스드 원자층증착법(Plasma Enhanced ALD, PEALD) 등이 있다. 바람직하게, 균일한 박막 형성을 위해 플라즈마-인핸스드 원자층증착법(PEALD)을 이용한다. 고유전물질은, 후속하여 질화 공정에 노출될 수 있다. 질화 공정은 플라즈마질화(Plasma Nitridation) 공정을 포함한다. 이에 따라 고유전물질에 질소가 주입된다. 예컨대, 고유전물질이 하프늄실리케이트(HfSiO)인 경우, 질화 공정에 의해 'HfSiON'이 형성된다. 이와 같이, 금속실리케이트에 질소를 주입하면 유전상수가 증가하고 후속 열공정시 금속실리케이트의 결정화를 억제할 수 있다.
다음으로, 게이트절연막(45)을 포함한 반도체기판(41)의 전면에 리세스(44)를 갭필하는 게이트도전막을 형성한다. 게이트도전막은 실리콘함유막(200)을 포함할 수 있다. 실리콘함유막(200)은 불순물이 도핑되지 않은 언도프드 상태일 수 있고, 막 내에 적어도 포획종(470)을 포함할 수 있다.
실리콘함유막(200)은 다층의 실리콘막을 포함할 수 있다. 다층의 실리콘막은 하부막, 중간막 및 상부막의 순서로 적층될 수 있다. 예를 들어, 다층의 실리콘막은 제1실리콘막(46), 제2실리콘막(47) 및 제3실리콘막(48)을 포함할 수 있다.
먼저, 제1실리콘막(46)은 불순물이 도핑되지 않은 언도프드 실리콘(Undoped silicon)을 포함할 수 있다. 제1실리콘막(46)은 언도프드 폴리실리콘(Undoped polysilicon)을 포함할 수 있다. 제1실리콘막(46)은 리세스(44)를 채우지 않는 두께, 즉 컨포멀하게 증착할 수 있다.
제1실리콘막(46) 상에 제2실리콘막(47)을 형성한다. 제2실리콘막(47)은 제1실리콘막(46)과 동일하게 언도프드 폴리실리콘으로 형성할 수 있다. 단, 제1실리콘막(46)과 다르게 포획종(470)이 함유된 물질을 포함할 수 있다. 제2실리콘막(47)은 제1실리콘막(46) 증착 이후에 연속적으로 형성할 수 있다. 또한, 제1실리콘막(46)의 연속적인 증착막일 수 있다. 제2실리콘막(47)에 함유된 포획종(470)은 탄소 또는 질소를 포함할 수 있다. 포획종(470)은 불순물을 포획하여 저장한 후 후속 어닐시에 주변 구조로 확산시키는 역할을 한다. 제2실리콘막(47) 형성시 포획종(470)을 미량 도핑하면서 증착한다. 따라서, 제2실리콘막(47)은 포획종(470)이 함유된 언도프드 폴리실리콘이 된다. 한편, 포획종*470)의 함량이 높으면 불순물의 확산을 억제하게 되므로, 포획종은 1010 atoms/cm3의 이하의 농도를 가질 수 있다. 포획종(470)은 제2실리콘막(47) 증착시 인시튜 도핑될 수 있다. 제2실리콘막(47) 증착시 실리콘소스가스외에 탄소함유가스 또는 질소함유가스를 흘려줄 수 있다. 탄소함유가스와 질소함유가스는 동시에 흘려줄 수 있으며, 이에 따라 제2실리콘막(47)은 포획종(470)으로서 탄소와 질소가 모두 함유될 수 있다. 다른 예로서, 질소함유가스를 먼저 흘려주어 질소함유영역을 형성한 후 탄소함유가스를 흘려주어 탄소함유영역을 형성할 수도 있다.
제2실리콘막(47) 상에 제3실리콘막(48)을 형성하여 리세스(44)를 갭필한다. 제3실리콘막(48)은 제1,2실리콘막(46, 47)과 동일한 물질로 형성할 수 있다. 제3실리콘막(48)은 불순물이 도핑되지 않은 언도프드 실리콘을 포함할 수 있다. 제3실리콘막(48)은 언도프드 폴리실리콘을 포함할 수 있다.
제3실리콘막(48)을 평탄화시킨다. 이때, 평탄화는 에치백(Etchback) 또는 화학적기계적연마(CMP)를 적용할 수 있다.
상술한 바와 같이, 리세스(44)를 갭필하는 물질로서, 실리콘함유막(200)을 형성한다. 실리콘함유막(200)은 포획종(470)이 함유된 제2실리콘막(47)을 포함하여 다층 구조의 언도프드 폴리실리콘을 포함할 수 있다. 제1 내지 제3실리콘막(46, 46, 48)은 화학기상증착법(CVD), 원자층증착법(ALD) 등을 이용하여 증착할 수 있다.
제1실리콘막(46), 제2실리콘막(47) 및 제3실리콘막(48)을 순차적으로 증착하므로써 리세스(44)를 갭필한다. 제1실리콘막(46)과 제3실리콘막(48) 사이에 포획종(470)이 함유된 제2실리콘막(47)이 형성되어 샌드위치(Sandwitch) 구조가 완성된다. 제1실리콘막(46), 제2실리콘막(47) 및 제3실리콘막(48)은 그 두께가 동일할 수 있다. 또한, 제1실리콘막(46)과 제3실리콘막(48)의 두께가 동일하고, 제2실리콘막(47)은 나머지 실리콘보다 두께가 얇을 수도 있다. 제2실리콘막(47)은 적어도 리세스(44)의 내부에 위치한다. 제2실리콘막(47)은 리세스(44)의 표면에 대해 평행하게 형성될 수 있다. 즉, 리세스(44)의 표면으로부터 균일한 거리를 두고 형성될 수 있다. 리세스(44)의 표면과 제2실리콘막(47) 사이에는 제1실리콘막(46)이 위치한다.
도 6c에 도시된 바와 같이, 제3실리콘막(48) 상에 제1영역(NMOS)을 덮고 제2영역(PMOS)을 오픈시키는 제1마스크패턴(49)을 형성한다. 즉, PMOS 영역을 오픈시키는 제1마스크패턴(49)을 형성한다.
이어서, 제1불순물도핑(50)을 실시한다. 이때, 제1불순물은 도전성을 부여하기 위한 불순물로서, 제2영역이 PMOS 영역이므로 P형 불순물을 포함할 수 있다. P형 불순물은 보론(Boron)을 포함할 수 있다. 제1불순물도핑(50)은 플라즈마도핑법(Plasma doping) 또는 임플란트법(Implant)을 사용할 수 있다. 예를 들어, 불순물 소스는 '11B'을 사용할 수 있다.
이와 같이 제1불순물도핑(50)을 실시하면 제2영역(PMOS)의 제3실리콘막(48)에 불순물이 도핑된다.
플라즈마도핑법을 이용하여 불순물을 도핑할 때, 에너지를 증가시킬수록 표면에서의 농도 변화는 거의 없고 단지 기울기만 변화되어 도핑되는 깊이가 점점 깊어지게 된다. 따라서, 에너지를 증가시킬 경우 리세스(44)의 깊은 영역에서 제3실리콘막(48)의 불순물 도핑 농도를 증가시킬 수 있다. 아울러, 제3실리콘막(48) 아래의 제2실리콘막(47)까지 불순물이 확산될 수 있다. 이렇게 확산되는 불순물은 제2실리콘막(47) 내에 함유되어 있는 포획종(470)에 의해 포획되어 제2실리콘막(47) 내에 축적(Pile-up)된다.
임플란트법을 적용하는 경우, Rp를 리세스(44)의 깊은 영역에 설정하여 진행할 수 있다. 이에 따라 제3실리콘막(48)은 물론 제2실리콘막(47)에도 불순물이 도핑된다. 특히, 임플란트법 적용시 제2실리콘막(47) 내에 함유되어 있는 포획종(470)에 의해 관통(Penetration)이 억제됨에 따라 제2실리콘막(47) 내에 불순물이 축적(Pile-up)된다. 포획종(470)에 의해 관통현상이 억제되므로 이온주입에너지를 충분히 증가시킬 수 있다. 또한 후속 고온 열공정을 보다 더 높은 온도로 진행할 수 있다.
상술한 바와 같이, 실리콘함유막(200)의 내부에 포획종(470)이 함유된 제2실리콘막(47)을 형성하므로써 플라즈마도핑법 또는 임플란트법 적용시 제2실리콘막(47) 내부에 불순물을 축적시킬 수 있다. 따라서, 제1불순물도핑(50)에 의해 제1영역(PMOS)의 제3실리콘막과 제2실리콘막은 P형 도프드 제3실리콘막(48A)과 P형 도프드 제2실리콘막(47A)이 된다. P형 도프드 제2실리콘막(47A)은 포획종(470)이 함유되어 있다. 따라서, 제2영역(PMOS)에는 부분 P형 도프드 실리콘함유막(201P)이 형성된다.
도 6d에 도시된 바와 같이, 제1마스크패턴(49)을 제거한다.
이어서, P형 도프드 실리콘함유막(201P) 상에 제2영역(PMOS)을 덮고 제1영역(NMOS)을 오픈시키는 제2마스크패턴(51)을 형성한다. 즉, NMOS 영역을 오픈시키는 제2마스크패턴(51)을 형성한다.
이어서, 제2불순물도핑(52)을 실시한다. 이때, 불순물은 도전성을 부여하기 위한 불순물로서, 제1영역이 NMOS 영역이므로 N형 불순물을 포함할 수 있다. N형 불순물은 인(P)을 포함할 수 있다. 제2불순물도핑(52)은 플라즈마도핑법(Plasma doping) 또는 임플란트법(Implant)을 사용할 수 있다. 예를 들어, 불순물 소스는 '31P'을 사용할 수 있다.
이와 같이 제2불순물도핑(52)을 실시하면 제1영역(NMOS)의 제3실리콘막(48)에 불순물이 도핑된다.
플라즈마도핑법을 이용하여 불순물을 도핑할 때, 에너지를 증가시킬수록 표면에서의 농도 변화는 거의 없고 단지 기울기만 변화되어 도핑되는 깊이가 점점 깊어지게 된다. 따라서, 에너지를 증가시킬 경우 리세스의 깊은 영역에서 제3실리콘막(48)의 불순물 도핑 농도를 증가시킬 수 있다. 아울러, 제3실리콘막(48) 아래의 제2실리콘막(47)까지 불순물이 확산될 수 있다. 이렇게 확산되는 불순물은 제2실리콘막(47) 내에 함유되어 있는 포획종(470)에 의해 포획되어 제2실리콘막(47) 내에 축적(Pile-up)된다.
임플란트법을 적용하는 경우, Rp를 리세스의 깊은 영역에 설정하여 진행할 수 있다. 이에 따라 제3실리콘막은 물론 제2실리콘막에도 불순물이 도핑된다. 특히, 임플란트법 적용시 제2실리콘막(47) 내에 함유되어 있는 포획종(470)에 의해 관통(Penetration)이 억제됨에 따라 제2실리콘막(47) 내에 불순물이 축적(Pile-up)된다. 포획종(470)에 의해 관통현상이 억제되므로 이온주입에너지를 충분히 증가시킬 수 있다. 또한 후속 고온 열공정을 보다 더 높은 온도로 진행할 수 있다.
상술한 바와 같이, 포획종(470)이 함유된 제2실리콘막(47)을 형성하므로써 플라즈마도핑법 또는 임플란트법 적용시 제2실리콘막(47) 내부에 불순물을 축적시킬 수 있다. 따라서, 제2불순물도핑(52)에 의해 제1영역(NMOS)의 제3실리콘막(48)과 제2실리콘막(47)은 N형 도프드 제3실리콘막(48B)과 N형 도프드 제2실리콘막(47B)이 된다. N형 도프드 제2실리콘막(47B)은 포획종(470)이 함유되어 있다. 제1영역에는 부분 N형 도프드 실리콘함유막(201N)이 형성된다.
도 6e에 도시된 바와 같이, 제1어닐(53)을 실시한다. 따라서, P형 및 N형 도프드 제3실리콘막(48A, 48B)으로부터 P형 및 N형 도프드 제2실리콘막(47A, 47B)으로 불순물이 확산된다. 아울러, P형 및 N형 도프드 제2실리콘막(47A, 47B)에 축적되어 있던 불순물이 제1실리콘막(46)으로 확산한다. 제1어닐(53)에 의한 확산을 '1차 확산'이라 약칭한다.
위와 같이, 제1,2불순물도핑(50, 52) 및 제1어닐(53)을 순차적으로 진행하므로써 제1실리콘막 내지 제3실리콘막은 모두 도프드 상태가 된다. 즉, 리세스(44)에 도프드 실리콘함유막(202N, 202P)이 형성된다. 도프드 실리콘함유막은 P형 도프드 실리콘함유막(202P)과 N형 도프드 실리콘함유막(202N)을 포함한다. P형 도프드 실리콘함유막(202P)은 P형 도프드 제1실리콘막(46A), P형 도프드 제2실리콘막(47A) 및 P형 도프드 제3실리콘막(48A)을 포함한다. N형 도프드 실리콘함유막(202N)은 N형 도프드 제1실리콘막(46B), N형 도프드 제2실리콘막(47B) 및 N형 도프드 제3실리콘막(48B)을 포함한다. P형 및 N형 도프드 제2실리콘막(47A, 47B)은 불순물이 도핑됨과 동시에 포획종(470)을 함유한다. P형 및 N형 도프드 제1실리콘막(46A, 46B)과 P형 및 N형 도프드 제3실리콘막(48A, 48B)은 포획종없이 불순물만 도핑된다. 실리콘함유막이 폴리실리콘인 경우 불순물의 종류에 따라 P형 도프드 폴리실리콘막 또는 N형 도프드 폴리실리콘막이 된다.
도 6f에 도시된 바와 같이, P형 및 N형 도프드 실리콘함유막(402P, 402N) 상에 금속막과 게이트하드마스크막을 형성한 후 게이트식각을 진행한다. 이에 따라, 제1영역(NMOS)과 제2영역(PMOS)에 각각 리세스게이트구조물이 형성된다. 제1영역(NMOS)에는 N형 도프드 실리콘함유전극(203N), 금속전극(54B) 및 게이트하드마스크막(55B)이 적층된 리세스게이트구조물이 형성된다. 제2영역(PMOS)에는 P형 도프드 실리콘함유전극(203P), 금속전극(54A) 및 게이트하드마스크막(55A)이 적층된 리세스게이트구조물이 형성된다. 금속전극(54A, 54B)은 저저항 물질을 포함할 수 있다. 예를 들어, 금속전극(54A, 54B)은 텅스텐, 티타늄질화막을 포함할 수 있다. 게이트하드마스크막(55A, 55B)은 실리콘질화물을 포함할 수 있다. 리세스게이트구조물에서, P형 및 N형 도프드 실리콘함유전극(203P, 203N)이 리세스(44)를 매립하는 형태가 된다. 도시하지 않았지만, 게이트식각 공정 이후에 게이트스페이서 공정이 진행될 수 있다. 게이트스페이서는 실리콘산화물, 실리콘질화물 등이 사용될 수 있다.
도 6g에 도시된 바와 같이, P형 소스/드레인영역(57A)과 N형 소스/드레인영역(57B)을 형성한다. 이를 위해 각각 제3불순물도핑, 즉, P형 불순물이온주입(56A)과 N형 불순물이온주입(56B)이 수행될 수 있다.
도 6h에 도시된 바와 같이, 제2어닐(58)을 실시한다. 제2어닐(58)은 급속어닐을 포함할 수 있다. 제2어닐(58)은 P형 소스/드레인영역(57A)과 N형 소스/드레인영역(57B)에 주입된 불순물들을 활성화시키기 위해 진행한다.
이와 같은 제2어닐(58)을 진행할 때, P형 및 N형 도프드 제3실리콘막(48A, 48B)으로부터 P형 및 N형 도프드 제2실리콘막(47A, 47B)으로 불순물이 확산되며, 아울러, P형 및 N형 도프드 제2실리콘막(47A, 47B)으로부터 P형 및 N형 도프드 제1실리콘막(46A, 46B)으로 불순물이 확산된다. 이를 2차 확산이라 약칭하며, 2차 확산에 의해 P형 및 N형 도프드 제1실리콘막(46A, 46B)에 불순물이 추가 도핑된다.
결국, 제2어닐(58)이 완료된 이후, P형 및 N형 도프드 제3실리콘막(48A, 48B), P형 및 N형 도프드 제2실리콘막(47A, 47B), P형 및 N형 도프드 제1실리콘막(46A, 46B)에서 균일하게 불순물이 분포할 수 있다. 특히, 리세스(44)의 깊은 영역, 즉 P형 및 N형 도프드 제1실리콘막(46A, 46B)의 하부까지 P형 및 N형 불순물을 충분히 도핑시킬 수 있다.
상술한 바에 따르면, 실리콘함유막(200)의 내부에 포획종(470)을 함유시킨 이후, 제1,2불순물도핑(50, 52), 제1어닐(53) 및 제2어닐(58)을 진행하므로써 리세스(44)의 깊은 영역까지 N형 및 P형 불순물을 충분히 도핑시킬 수 있다. 부연하면, 제1,2불순물도핑(50, 52)시에도 일정 깊이에 N형 및 P형 불순물을 축적시킬 수 있고, 제1어닐(53) 및 제2어닐(58)을 진행하여 지속적인 불순물의 확산을 유도하므로써 리세스(44)의 깊은 영역에 충분히 많은 양의 N형 및 P형 불순물을 도핑시킬 수 있다.
그리고, 포획종(470)을 함유시킨 이후에 임플란트법을 이용하여 불순물도핑을 실시하므로써 관통현상을 억제하면서 리세스(44)의 깊은 영역까지 불순물을 충분히 도핑시킬 수 있다.
도 7은 제3실시예에 따른 반도체장치의 리세스게이트를 도시한 도면이다.
도 7을 참조하면, 반도체 기판(301)은 복수의 트랜지스터영역을 갖는다. 복수의 트랜지스터영역은 제1영역과 제2영역을 포함할 수 있다. 제1영역과 제2영역을 분리하기 위한 소자분리영역(302)을 갖는다. 소자분리영역(302)은 트렌치 구조로서, STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(302)은 절연막(예, 실리콘산화물)을 포함할 수 있다. 제1영역은 NMOS가 형성되는 영역이고, 제2영역은 PMOS가 형성되는 영역이다. 이하, '제1영역(NMOS)', '제2영역(PMOS)'이라 약칭한다. 제1영역(NMOS)과 제2영역(PMOS)의 위치는 설명의 편의를 위한 것으로서, 서로 바뀔 수도 있다. 반도체 기판(301)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 아울러, 반도체 기판(301)의 전체 또는 일부분은 변형(strain)될 수 있다.
제2영역(PMOS)의 반도체 기판(301)에 일정 깊이의 리세스(303)가 형성된다. 리세스(303)는 제1영역(NMOS)에 형성되지 않는다.
리세스(303)의 표면 상에 게이트절연막(304)이 형성된다. 게이트절연막(304)은 제1영역(NMOS)의 반도체기판(301) 상에도 형성된다.
제2영역(PMOS)의 게이트절연막(304) 상에 리세스(303)를 매립하는 P형 도프드 실리콘함유전극(300P)을 포함하는 리세스게이트구조물이 형성된다. 리세스게이트구조물 양측의 반도체 기판(301) 내에 P형 소스/드레인영역(311A)이 형성된다. 자세히 살펴보면, 제2영역(PMOS)에 형성된 리세스게이트구조물은 P형 도프드 실리콘함유전극(300P), 금속전극(308A) 및 게이트하드마스크막(309A)을 포함한다. P형 도프드 실리콘함유전극(300P)은 P형 도프드 제1실리콘막(305A), P형 도프드 제2실리콘막(306A) 및 P형 도프드 제3실리콘막(307A)을 포함한다. P형 도프드 제1실리콘막(305A)과 P형 도프드 제2실리콘막(306A)은 게이트절연막(204) 상에서 컨포멀하게 형성되며, P형 도프드 제3실리콘막(307A)은 P형 도프드 제2실리콘막(306A) 상에서 리세스(303)를 갭필한다. P형 도프드 제1실리콘막 내지 제3실리콘막(305A, 306A, 307A)은 폴리실리콘막을 포함할 수 있다. P형 도프드 제1실리콘막 내지 제3실리콘막(305A, 306A, 307A)은 P형 불순물이 도핑된 도프드 폴리실리콘막들이다. P형 도프드 제1실리콘막 내지 제3실리콘막(305A, 306A, 307A)에는 불순물이 균일하게 도핑되어 있다. 여기서, 불순물은 보론을 포함할 수 있다. P형 도프드 제2실리콘막(306A)에는 포획종(310)이 함유되어 있다. 포획종(310)은 카본 또는 질소를 포함하거나, 카본과 질소가 혼합될 수 있다. 카본과 질소가 혼합되는 경우 질소함유영역과 카본함유영역을 적층하여 P형 도프드 제2실리콘막(306A)을 형성할 수 있다.
제1영역(NMOS)에 형성된 플라나게이트구조물은 N형 도프드 실리콘함유전극(300N), 금속전극(308B) 및 게이트하드마스크막(309B)을 포함한다. N형 도프드 실리콘함유전극(300N)은 N형 도프드 제1실리콘막(305B), N형 도프드 제2실리콘막(306B) 및 N형 도프드 제3실리콘막(307B)을 포함한다. N형 도프드 제1실리콘막 내지 제3실리콘막(305B, 306B, 307B)은 폴리실리콘막을 포함할 수 있다. N형 도프드 제1실리콘막 내지 제3실리콘막(305B, 306B, 307B)은 N형 불순물이 도핑된 도프드 폴리실리콘막들이다. N형 도프드 제1실리콘막 내지 제3실리콘막(305B, 306B, 307B)에는 불순물이 균일하게 도핑되어 있다. 여기서, 불순물은 인을 포함할 수 있다. N형 도프드 제2실리콘막(306B)에는 포획종(310)이 함유되어 있다. 포획종(310)은 카본 또는 질소를 포함하거나, 카본과 질소가 혼합될 수 있다. 카본과 질소가 혼합되는 경우 질소함유영역과 카본함유영역을 적층하여 N형 도프드 제2실리콘막(306B)을 형성할 수 있다. 플라나게이트구조물 양측의 반도체 기판(301) 내에 N형 소스/드레인영역(311B)이 형성된다.
도 7에 따르면, NMOS는 플라나게이트구조물을 구비하고, PMOS는 리세스게이트구조물을 구비한다. 아울러, NMOS는 N형 도프드 실리콘함유전극(300N)을 포함하고, PMOS는 P형 도프드 실리콘함유전극(300P)을 포함한다. N형 도프드 실리콘함유전극(300N)과 P형 도프드 실리콘함유전극(300P)은 모두 포획종(310)을 함유하고 있다. 포획종(310)에 의해 리세스(303)의 깊은 영역에 충분히 많은 양의 P형 불순물을 도핑시킬 수 있다.
제3실시예의 변형예들로서, 포획종(310)이 P형 및 N형 도프드 제3실리콘막(306A, 306B)에 함유되거나, P형 및 N형 도프드 제1실리콘막(305A, 305B)에 함유될 수 있다.
도 8a 내지 도 8h는 본 발명의 제3실시예에 따른 트랜지스터를 형성하는 방법의 일예를 도시한 도면이다. 이하, 실시예는 CMOS 회로의 제조 방법을 설명하기로 한다. 본 발명은 CMOS 회로에 한정되지는 않는다. NMOS와 PMOS가 형성되는 모든 반도체장치 제조 방법에 적용 가능하다. 또한, 각각 NMOS 제조 방법 및 PMOS 제조 방법에도 적용 가능하다. NMOS와 PMOS는 CMOS 회로 내에 형성된다. CMOS 회로는 적어도 하나의 PMOS 및 NMOS를 포함한다. CMOS 회로는 센스앰프를 구성할 수 있다.
도 8a에 도시된 바와 같이, 반도체 기판(61)은 복수의 트랜지스터영역을 갖는다. 복수의 트랜지스터영역은 제1영역과 제2영역을 포함할 수 있다. 제1영역과 제2영역을 분리하기 위한 소자분리영역(62)을 갖는다. 소자분리영역(62)은 트렌치 구조로서, STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(62)은 절연막(예, 실리콘산화물)을 포함할 수 있다. 제1영역은 NMOS가 형성되는 영역이고, 제2영역은 PMOS가 형성되는 영역이다. 이하, '제1영역(NMOS)', '제2영역(PMOS)'이라 약칭한다. 제1영역(NMOS)과 제2영역(PMOS)의 위치는 설명의 편의를 위한 것으로서, 서로 바뀔 수도 있다. 반도체 기판(61)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 아울러, 반도체 기판(61)의 전체 또는 일부분은 변형(strain)될 수 있다. 그리고, 도시되어 있지 않으나, 제1영역(NMOS)과 제2영역(PMOS)에는 각각 통상적인 웰 형성 공정을 통하여 제1웰과 제2웰이 형성될 수 있다. 제1영역(NMOS)에는 P형의 제1웰을 형성하고, 제2영역(PMOS)에는 N형의 제2웰을 형성할 수 있다. N형의 제2웰을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 기판(61)의 제2영역(PMOS)에 주입할 수 있다. P형의 제1웰을 형성하기 위하여 붕소(B)와 같은 P형 불순물을 반도체기판(61)의 제1영역(NMOS)에 주입할 수 있다. 반도체 기판(61)은 실리콘함유물질을 포함할 수 있다. 반도체 기판(61)은 실리콘기판, 실리콘저마늄기판을 포함할 수 있다.
다음으로, 반도체 기판(61) 상에 패터닝된 하드마스크막(63)을 형성한다. 하드마스크막(63)을 식각장벽으로 하여 제2영역(PMOS)의 반도체기판(61)의 일부를 식각하여 리세스(64)를 형성한다. 하드마스크막(63)은 실리콘산화물, 실리콘질화물 또는 실리콘산화물과 실리콘질화물의 스택을 포함할 수 있다. 또한, 하드마스크막(63)은 반도체 기판(61)의 식각시 식각선택비를 갖는 물질을 포함할 수 있다. 리세스(64)는 제2영역(PMOS)에 형성된다. 리세스(64)는 채널길이에 따라 다르지만, 2000Å의 깊이를 가질 수 있다. 리세스(64)는 반도체 기판(61)을 건식식각하여 형성할 수 있다. 따라서, 리세스(64)의 저면은 라운딩프로파일(Rounding profile)을 가질 수 있다. 도시하지 않았지만, 리세스(64)를 형성한 이후에, 문턱전압조절을 위한 불순물의 이온주입(이하, '문턱전압조절이온주입')을 진행할 수 있다. 문턱전압조절이온주입시 트랜지스터의 채널에 적합하도록 불순물이 선택될 수 있다. 문턱전압조절이온주입 이전에 리세스(64)의 표면에 희생막(도시 생략)을 형성할 수 있다. 희생막을 형성하므로써 리세스(64) 형성시 발생된 식각손상 및 결함을 치유할 수 있다. 희생막은 열산화(Thermal oxidation) 공정을 이용하여 형성할 수 있고, 문턱전압조절 이온주입 이후에 제거할 수 있다.
도 8b에 도시된 바와 같이, 하드마스크막(63)을 제거한다. 리세스(64)를 포함한 반도체 기판(61)의 전면에 게이트절연막(65)을 형성한다. 게이트절연막(65)은 실리콘산화물, 실리콘질화물 또는 고유전율물질을 포함할 수 있다. 게이트절연막(65)은 열산화법, 플라즈마산화법, 원자층증착법, 화학기상증착법 등을 이용하여 형성할 수 있다. 후속하여 게이트절연막은 질화처리될 수도 있다. 고유전물질은 고유전율(High-k)을 갖는 물질(이하 '고유전층'이라 약칭함)을 포함한다. 고유전물질은 일반적으로 실리콘산화물(SiO2)의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전물질은 물리적으로 실리콘산화물보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다. 예를 들어, 고유전물질은 금속산화물 또는 금속실리케이트 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide, HfO2), 알루미늄산화물(Al2O3), 란탄늄 산화물(lanthanum oxide, LaO2), 지르코늄 산화물(zirconium oxide, ZrO2) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트는 하프늄실리케이트(HfSiO), 지르코늄 실리케이트(ziconium silicate, ZrSiOx) 또는 이들의 조합을 포함할 수 있다. 고유전물질의 형성 공정은 증착될 재료에 적합한 적절한 증착 기술을 포함할 수 있다. 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 화학기상증착법(Low-Pressure CVD, LPCVD), 플라즈마-인핸스드 화학기상증착법(Plasma-enhanced CVD, PECVD), 유기금속 화학기상증착법(Metal-Organic CVD, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD), 플라즈마-인핸스드 원자층증착법(Plasma Enhanced ALD, PEALD) 등이 있다. 바람직하게, 균일한 박막 형성을 위해 플라즈마-인핸스드 원자층증착법(PEALD)을 이용한다. 고유전물질은, 후속하여 질화 공정에 노출될 수 있다. 질화 공정은 플라즈마질화(Plasma Nitridation) 공정을 포함한다. 이에 따라 고유전물질에 질소가 주입된다. 예컨대, 고유전물질이 하프늄실리케이트(HfSiO)인 경우, 질화 공정에 의해 'HfSiON'이 형성된다. 이와 같이, 금속실리케이트에 질소를 주입하면 유전상수가 증가하고 후속 열공정시 금속실리케이트의 결정화를 억제할 수 있다.
다음으로, 게이트절연막(65)을 포함한 반도체기판(61)의 전면에 리세스(64)를 갭필하는 게이트도전막을 형성한다. 게이트도전막은 실리콘함유막(300)을 포함할 수 있다. 실리콘함유막(300)은 불순물이 도핑되지 않은 언도프드 상태일 수 있고, 막내에 적어도 포획종(670)을 포함할 수 있다.
실리콘함유막(300)은 다층의 실리콘막을 포함할 수 있다. 다층의 실리콘막은 하부막, 중간막 및 상부막의 순서로 적층할 수 있다. 예를 들어, 다층의 실리콘막은 제1실리콘막(66), 제2실리콘막(67) 및 제3실리콘막(68)을 포함할 수 있다.
먼저, 제1실리콘막(66)은 불순물이 도핑되지 않은 언도프드 실리콘(Undoped silicon)을 포함할 수 있다. 제1실리콘막(66)은 언도프드 폴리실리콘(Undoped polysilicon)을 포함할 수 있다. 제1실리콘막(66)은 리세스(64)를 채우지 않는 두께, 즉 컨포멀하게 증착할 수 있다.
제1실리콘막(66) 상에 제2실리콘막(67)을 형성한다. 제2실리콘막(67)은 제1실리콘막(66)과 동일하게 언도프드 폴리실리콘으로 형성할 수 있다. 단, 제1실리콘막(66)과 다르게 포획종(670)이 함유된 물질을 포함할 수 있다. 제2실리콘막(67)은 제1실리콘막(66) 증착 이후에 연속적으로 형성할 수 있다. 또한, 제1실리콘막(66)의 연속적인 증착막일 수 있다. 제2실리콘막(67)에 함유된 포획종(670)은 탄소 또는 질소를 포함할 수 있다. 포획종(670)은 불순물을 포획하여 저장한 후 후속 어닐시에 주변 구조로 확산시키는 역할을 한다. 제2실리콘막(67) 형성시 포획종(670)을 미량 도핑하면서 증착한다. 따라서, 제2실리콘막(67)은 포획종(670)이 함유된 언도프드 폴리실리콘이 된다. 한편, 포획종*670)의 함량이 높으면 불순물의 확산을 억제하게 되므로, 포획종은 1010 atoms/cm3의 이하의 농도를 가질 수 있다. 포획종(670)은 제2실리콘막(67) 증착시 인시튜 도핑될 수 있다. 제2실리콘막(67) 증착시 실리콘소스가스외에 탄소함유가스 또는 질소함유가스를 흘려줄 수 있다. 탄소함유가스와 질소함유가스는 동시에 흘려줄 수 있으며, 이에 따라 제2실리콘막(67)은 포획종(670)으로서 탄소와 질소가 모두 함유될 수 있다.
제2실리콘막(67) 상에 제3실리콘막(68)을 형성하여 리세스(64)를 갭필한다. 제3실리콘막(68)은 제1,2실리콘막(66, 67)과 동일한 물질로 형성할 수 있다. 제3실리콘막(68)은 불순물이 도핑되지 않은 언도프드 실리콘을 포함할 수 있다. 제3실리콘막(68)은 언도프드 폴리실리콘을 포함할 수 있다. 다른 예로서, 질소함유가스를 먼저 흘려주어 질소함유영역을 형성한 후 탄소함유가스를 흘려주어 탄소함유영역을 형성할 수도 있다.
제3실리콘막(68)을 평탄화시킨다. 이때, 평탄화는 에치백(Etchback) 또는 화학적기계적연마(CMP)를 적용할 수 있다.
상술한 바와 같이, 리세스(64)를 갭필하는 물질로서, 실리콘함유막(300)을 형성한다. 실리콘함유막(300)은 포획종(670)이 함유된 제2실리콘막(67)을 포함하여 다층 구조의 언도프드 폴리실리콘을 포함할 수 있다. 제1 내지 제3실리콘막(66, 66, 68)은 화학기상증착법(CVD), 원자층증착법(ALD) 등을 이용하여 증착할 수 있다.
제1실리콘막(66), 제2실리콘막(67) 및 제3실리콘막(68)을 순차적으로 증착하므로써 리세스(64)를 갭필한다. 제1실리콘막(66)과 제3실리콘막(68) 사이에 포획종(670)이 함유된 제2실리콘막(67)이 형성되어 샌드위치(Sandwitch) 구조가 완성된다. 제1실리콘막(66), 제2실리콘막(67) 및 제3실리콘막(68)은 그 두께가 동일할 수 있다. 또한, 제1실리콘막(66)과 제3실리콘막(68)의 두께가 동일하고, 제2실리콘막(67)은 나머지 실리콘보다 두께가 얇을 수도 있다. 제2실리콘막(67)은 적어도 리세스(64)의 내부에 위치한다. 제2실리콘막(67)은 리세스(64)의 표면에 대해 평행하게 형성될 수 있다. 즉, 리세스(64)의 표면으로부터 균일한 거리를 두고 형성될 수 있다. 리세스(64)의 표면과 제2실리콘막(67) 사이에는 제1실리콘막(66)이 위치한다.
도 8c에 도시된 바와 같이, 제3실리콘막(68) 상에 제1영역(NMOS)을 덮고 제2영역(PMOS)을 오픈시키는 제1마스크패턴(69)을 형성한다. 즉, PMOS 영역을 오픈시키는 제1마스크패턴(69)을 형성한다.
이어서, 제1불순물도핑(70)을 실시한다. 이때, 제1불순물은 도전성을 부여하기 위한 불순물로서, 제2영역이 PMOS 영역이므로 P형 불순물을 포함할 수 있다. P형 불순물은 보론(Boron)을 포함할 수 있다. 제1불순물도핑(70)은 플라즈마도핑법(Plasma doping) 또는 임플란트법(Implant)을 사용할 수 있다. 예를 들어, 불순물 소스는 '11B'을 사용할 수 있다.
이와 같이 제1불순물도핑(70)을 실시하면 제2영역(PMOS)의 제3실리콘막(68)에 불순물이 도핑된다.
플라즈마도핑법을 이용하여 불순물을 도핑할 때, 에너지를 증가시킬수록 표면에서의 농도 변화는 거의 없고 단지 기울기만 변화되어 도핑되는 깊이가 점점 깊어지게 된다. 따라서, 에너지를 증가시킬 경우 리세스(64)의 깊은 영역에서 제3실리콘막(68)의 불순물 도핑 농도를 증가시킬 수 있다. 아울러, 제3실리콘막(68) 아래의 제2실리콘막(67)까지 불순물이 확산될 수 있다. 이렇게 확산되는 불순물은 제2실리콘막(67) 내에 함유되어 있는 포획종(670)에 의해 포획되어 제2실리콘막(67) 내에 축적(Pile-up)된다.
임플란트법을 적용하는 경우, Rp를 리세스(64)의 깊은 영역에 설정하여 진행할 수 있다. 이에 따라 제3실리콘막(68)은 물론 제2실리콘막(67)에도 불순물이 도핑된다. 특히, 임플란트법 적용시 제2실리콘막(67) 내에 함유되어 있는 포획종(670)에 의해 관통(Penetration)이 억제됨에 따라 제2실리콘막(67) 내에 불순물이 축적(Pile-up)된다. 포획종(670)에 의해 관통현상이 억제되므로 이온주입에너지를 충분히 증가시킬 수 있다. 또한 후속 고온 열공정을 보다 더 높은 온도로 진행할 수 있다.
상술한 바와 같이, 실리콘함유막(300)의 내부에 포획종(670)이 함유된 제2실리콘막을 형성하므로써 플라즈마도핑법 또는 임플란트법 적용시 제2실리콘막(67) 내부에 불순물을 축적시킬 수 있다. 따라서, 제1불순물도핑(70)에 의해 제2영역(PMOS)의 제3실리콘막과 제2실리콘막은 P형 도프드 제3실리콘막(68A)과 P형 도프드 제2실리콘막(67A)이 된다. P형 도프드 제2실리콘막(67A)은 포획종(670)이 함유되어 있다. 따라서, 제2영역(PMOS)에는 부분 P형 도프드 실리콘함유막(301P)이 형성된다.
도 8d에 도시된 바와 같이, 제1마스크패턴(69)을 제거한다.
이어서, P형 도프드 실리콘함유막(301P) 상에 제2영역(PMOS)을 덮고 제1영역(NMOS)을 오픈시키는 제2마스크패턴(71)을 형성한다. 즉, NMOS 영역을 오픈시키는 제2마스크패턴(71)을 형성한다.
이어서, 제2불순물도핑(72)을 실시한다. 이때, 불순물은 도전성을 부여하기 위한 불순물로서, 제1영역이 NMOS 영역이므로 N형 불순물을 포함할 수 있다. N형 불순물은 인(P)을 포함할 수 있다. 제2불순물도핑(72)은 플라즈마도핑법(Plasma doping) 또는 임플란트법(Implant)을 사용할 수 있다. 예를 들어, 불순물 소스는 '31P'을 사용할 수 있다.
이와 같이 제2불순물도핑(72)은 리세스가 형성되지 않은 제1영역(NMOS)에 진행된다.
제2불순물도핑(72)에 의해 제3실리콘막(68)과 제2실리콘막(67)은 N형 도프드 제3실리콘막(68B)과 N형 도프드 제2실리콘막(67B)이 된다. N형 도프드 제2실리콘막(67B)은 포획종(670)이 함유되어 있다. 제1영역에는 부분 N형 도프드 실리콘함유막(301N)이 형성된다.
도 8e에 도시된 바와 같이, 제1어닐(73)을 실시한다. 따라서, P형 및 N형 도프드 제3실리콘막(68A, 68B)으로부터 P형 및 N형 도프드 제2실리콘막(67A, 67B)으로 불순물이 확산된다. 아울러, P형 및 N형 도프드 제2실리콘막(67A, 67B)에 축적되어 있던 불순물이 제1실리콘막(66)으로 확산한다. 제1어닐(73)에 의한 확산을 '1차 확산'이라 약칭한다.
위와 같이, 제1,2불순물도핑(70, 72) 및 제1어닐(73)을 순차적으로 진행하므로써 제1실리콘막 내지 제3실리콘막은 모두 도프드 상태가 된다. 즉, 리세스(64)에 P형 도프드 실리콘함유막(302P)이 형성된다. 제1영역(NMOS)에는 N형 도프드 실리콘함유막(302N)이 형성된다. P형 도프드 실리콘함유막(302P)은 P형 도프드 제1실리콘막(66A), P형 도프드 제2실리콘막(67A) 및 P형 도프드 제3실리콘막(68A)을 포함한다. N형 도프드 실리콘함유막(302N)은 N형 도프드 제1실리콘막(66B), N형 도프드 제2실리콘막(67B) 및 N형 도프드 제3실리콘막(68B)을 포함한다. P형 및 N형 도프드 제2실리콘막(67A, 67B)은 불순물이 도핑됨과 동시에 포획종(670)을 함유한다. P형 및 N형 도프드 제1실리콘막(66A, 66B)과 P형 및 N형 도프드 제3실리콘막(68A, 68B)은 포획종없이 불순물만 도핑된다. 실리콘함유막이 폴리실리콘인 경우 불순물의 종류에 따라 P형 도프드 폴리실리콘막 또는 N형 도프드 폴리실리콘막이 된다.
도 8f에 도시된 바와 같이, P형 및 N형 도프드 실리콘함유막(302P, 302N) 상에 금속막과 게이트하드마스크막을 형성한 후 게이트식각을 진행한다. 이에 따라, 제1영역(NMOS)에는 플라나게이트구조물이 형성되고, 제2영역(PMOS)에는 리세스게이트구조물이 형성된다. 제1영역(NMOS)에는 N형 도프드 실리콘함유전극(303N), 금속전극(74B) 및 게이트하드마스크막(75B)이 적층된 플라나게이트구조물이 형성된다. 제2영역(PMOS)에는 P형 도프드 실리콘함유전극(303P), 금속전극(74A) 및 게이트하드마스크막(75A)이 적층된 리세스게이트구조물이 형성된다. 리세스게이트구조물에서 P형 도프드 실리콘함유전극(303P)이 리세스(64)를 매립하는 형태가 된다. 금속전극(74A, 74B)은 저저항 물질을 포함할 수 있다. 예를 들어, 금속전극(74A, 74B)은 텅스텐, 티타늄질화막을 포함할 수 있다. 게이트하드마스크막(75A, 75B)은 실리콘질화물을 포함할 수 있다. 도시하지 않았지만, 게이트식각 공정 이후에 게이트스페이서 공정이 진행될 수 있다. 게이트스페이서는 실리콘산화물, 실리콘질화물 등이 사용될 수 있다.
도 8g에 도시된 바와 같이, P형 소스/드레인영역(77A)과 N형 소스/드레인영역(77B)을 형성한다. 이를 위해 각각 제3불순물도핑, 즉, P형 불순물이온주입(76A)과 N형 불순물이온주입(76B)이 수행될 수 있다.
도 8h에 도시된 바와 같이, 제2어닐(78)을 실시한다. 제2어닐(78)은 급속어닐을 포함할 수 있다. 제2어닐(78)은 P형 소스/드레인영역(77A)과 N형 소스/드레인영역(77B)에 주입된 불순물들을 활성화시키기 위해 진행한다.
이와 같은 제2어닐(78)을 진행할 때, P형 및 N형 도프드 제3실리콘막(68A, 68B)으로부터 P형 및 N형 도프드 제2실리콘막(67A, 67B)으로 불순물이 확산되며, 아울러, P형 및 N형 도프드 제2실리콘막(67A, 67B)으로부터 P형 및 N형 도프드 제1실리콘막(66A, 66B)으로 불순물이 확산된다. 이를 2차 확산이라 약칭하며, 2차 확산에 의해 P형 및 N형 도프드 제1실리콘막(66A, 66B)에 불순물이 추가 도핑된다.
결국, 제2어닐(78)이 완료된 이후, P형 및 N형 도프드 제3실리콘막(68A, 68B), P형 및 N형 도프드 제2실리콘막(67A, 67B), P형 및 N형 도프드 제1실리콘막(66A, 66B)에서 균일하게 불순물이 분포할 수 있다. 특히, 리세스(64)의 깊은 영역, 즉 P형 도프드 제1실리콘막(66A)의 하부까지 P형 불순물을 충분히 도핑시킬 수 있다.
상술한 바에 따르면, 실리콘함유막(300)의 내부에 포획종(670)을 함유시킨 이후, 제1불순물도핑(70), 제1어닐(73) 및 제2어닐(78)을 진행하므로써 리세스(64)의 깊은 영역까지 P형 불순물을 충분히 도핑시킬 수 있다. 부연하면, 제1불순물도핑(70)시에도 일정 깊이에 불순물을 축적시킬 수 있고, 제1어닐(73) 및 제2어닐(78)을 진행하여 지속적인 불순물의 확산을 유도하므로써 리세스(64)의 깊은 영역에 충분히 많은 양의 P형 불순물을 도핑시킬 수 있다.
그리고, 포획종(670)을 함유시킨 이후에 임플란트법을 이용하여 불순물도핑을 실시하므로써 관통현상을 억제하면서 리세스(64)의 깊은 영역까지 P형 불순물을 충분히 도핑시킬 수 있다.
도 9는 제4실시예에 따른 반도체장치의 리세스게이트를 도시한 도면이다.
도 9를 참조하면, 반도체 기판(401)은 복수의 트랜지스터영역을 갖는다. 복수의 트랜지스터영역은 제1영역과 제2영역을 포함할 수 있다. 제1영역과 제2영역을 분리하기 위한 소자분리영역(402)을 갖는다. 소자분리영역(402)은 트렌치 구조로서, STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(402)은 절연막(예, 실리콘산화물)을 포함할 수 있다. 제1영역은 NMOS가 형성되는 영역이고, 제2영역은 PMOS가 형성되는 영역이다. 이하, '제1영역(NMOS)', '제2영역(PMOS)'이라 약칭한다. 제1영역(NMOS)과 제2영역(PMOS)의 위치는 설명의 편의를 위한 것으로서, 서로 바뀔 수도 있다. 반도체 기판(401)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 아울러, 반도체 기판(401)의 전체 또는 일부분은 변형(strain)될 수 있다.
제1영역(NMOS)의 반도체 기판(401)에 일정 깊이의 리세스(403)가 형성된다.리세스(403)는 제2영역(PMOS)에 형성되지 않는다.
리세스(403)의 표면 상에 게이트절연막(404)이 형성된다. 게이트절연막(404)은 제2영역(PMOS)의 반도체기판(401) 상에도 형성된다.
제1영역(NMOS)의 게이트절연막(404) 상에 리세스(403)를 매립하는 N형 도프드 실리콘함유전극(400N)을 포함하는 리세스게이트구조물이 형성된다. 리세스게이트구조물 양측의 반도체 기판(401) 내에 N형 소스/드레인영역(411A)이 형성된다. 자세히 살펴보면, 제1영역(NMOS)에 형성된 리세스게이트구조물은 N형 도프드 실리콘함유전극(400N), 금속전극(408A) 및 게이트하드마스크막(409A)을 포함한다. N형 도프드 실리콘함유전극(400N)은 N형 도프드 제1실리콘막(405A), N형 도프드 제2실리콘막(406A) 및 N형 도프드 제3실리콘막(407A)을 포함한다. N형 도프드 제1실리콘막(405A)과 N형 도프드 제2실리콘막(406A)은 게이트절연막(404) 상에서 컨포멀하게 형성되며, N형 도프드 제3실리콘막(407A)은 N형 도프드 제2실리콘막(406A) 상에서 리세스(403)를 갭필한다. N형 도프드 제1실리콘막 내지 제3실리콘막(405A, 406A, 407A)은 폴리실리콘막을 포함할 수 있다. N형 도프드 제1실리콘막 내지 제3실리콘막(405A, 406A, 407A)은 N형 불순물이 도핑된 도프드 폴리실리콘막들이다. N형 도프드 제1실리콘막 내지 제3실리콘막(405A, 406A, 407A)에는 불순물이 균일하게 도핑되어 있다. 여기서, 불순물은 인을 포함할 수 있다. N형 도프드 제2실리콘막(406A)에는 포획종(410)이 함유되어 있다. 포획종(410)은 카본 또는 질소를 포함하거나, 카본과 질소가 혼합될 수 있다. 카본과 질소가 혼합되는 경우 질소함유영역과 카본함유영역을 적층하여 N형 도프드 제2실리콘막(406A)을 형성할 수 있다.
제2영역(PMOS)에 형성된 플라나게이트구조물은 P형 도프드 실리콘함유전극(400P), 금속전극(408B) 및 게이트하드마스크막(409B)을 포함한다. P형 도프드 실리콘함유전극(400P)은 P형 도프드 제1실리콘막(405B), P형 도프드 제2실리콘막(406B) 및 P형 도프드 제3실리콘막(407B)을 포함한다. P형 도프드 제1실리콘막 내지 제3실리콘막(405B, 406B, 407B)은 폴리실리콘막을 포함할 수 있다. P형 도프드 제1실리콘막 내지 제3실리콘막(405B, 406B, 407B)은 P형 불순물이 도핑된 도프드 폴리실리콘막들이다. P형 도프드 제1실리콘막 내지 제3실리콘막(405B, 406B, 407B)에는 불순물이 균일하게 도핑되어 있다. 여기서, 불순물은 보론을 포함할 수 있다. P형 도프드 제2실리콘막(406B)에는 포획종(410)이 함유되어 있다. 포획종(410)은 카본 또는 질소를 포함하거나, 카본과 질소가 혼합될 수 있다. 카본과 질소가 혼합되는 경우 질소함유영역과 카본함유영역을 적층하여 P형 도프드 제2실리콘막(406B)을 형성할 수 있다. 플라나게이트구조물 양측의 반도체 기판(401) 내에 P형 소스/드레인영역(411B)이 형성된다.
도 9에 따르면, PMOS는 플라나게이트구조물을 구비하고, NMOS는 리세스게이트구조물을 구비한다. 아울러, NMOS는 N형 도프드 실리콘함유전극(400N)을 포함하고, PMOS는 P형 도프드 실리콘함유전극(400P)을 포함한다. N형 도프드 실리콘함유전극(400N)과 P형 도프드 실리콘함유전극(400P)은 모두 포획종(410)을 함유하고 있다. 포획종(410)에 의해 리세스(403)의 깊은 영역에 충분히 많은 양의 N형 불순물을 도핑시킬 수 있다.
제4실시예의 변형예들로서, 포획종(410)이 N형 및 P형 도프드 제3실리콘막(406A, 406B)에 함유되거나, N형 및 P형 도프드 제1실리콘막(405A, 405B)에 함유될 수 있다.
도 10a 내지 도 10h는 본 발명의 제4실시예에 따른 트랜지스터를 형성하는 방법의 일예를 도시한 도면이다. 이하, 실시예는 CMOS 회로의 제조 방법을 설명하기로 한다. 본 발명은 CMOS 회로에 한정되지는 않는다. NMOS와 PMOS가 형성되는 모든 반도체장치 제조 방법에 적용 가능하다. 또한, 각각 NMOS 제조 방법 및 PMOS 제조 방법에도 적용 가능하다. NMOS와 PMOS는 CMOS 회로 내에 형성된다. CMOS 회로는 적어도 하나의 PMOS 및 NMOS를 포함한다. CMOS 회로는 센스앰프를 구성할 수 있다.
도 10a에 도시된 바와 같이, 반도체 기판(81)은 복수의 트랜지스터영역을 갖는다. 복수의 트랜지스터영역은 제1영역과 제2영역을 포함할 수 있다. 제1영역과 제2영역을 분리하기 위한 소자분리영역(82)을 갖는다. 소자분리영역(82)은 트렌치 구조로서, STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(82)은 절연막(예, 실리콘산화물)을 포함할 수 있다. 제1영역은 NMOS가 형성되는 영역이고, 제2영역은 PMOS가 형성되는 영역이다. 이하, '제1영역(NMOS)', '제2영역(PMOS)'이라 약칭한다. 제1영역(NMOS)과 제2영역(PMOS)의 위치는 설명의 편의를 위한 것으로서, 서로 바뀔 수도 있다. 반도체 기판(81)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 아울러, 반도체 기판(81)의 전체 또는 일부분은 변형(strain)될 수 있다. 그리고, 도시되어 있지 않으나, 제1영역(NMOS)과 제2영역(PMOS)에는 각각 통상적인 웰 형성 공정을 통하여 제1웰과 제2웰이 형성될 수 있다. 제1영역(NMOS)에는 P형의 제1웰을 형성하고, 제2영역(PMOS)에는 N형의 제2웰을 형성할 수 있다. N형의 제2웰을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 기판(81)의 제2영역(PMOS)에 주입할 수 있다. P형의 제1웰을 형성하기 위하여 붕소(B)와 같은 P형 불순물을 반도체기판(81)의 제1영역(NMOS)에 주입할 수 있다. 반도체 기판(81)은 실리콘함유물질을 포함할 수 있다. 반도체 기판(81)은 실리콘기판, 실리콘저마늄기판을 포함할 수 있다.
다음으로, 반도체 기판(81) 상에 패터닝된 하드마스크막(83)을 형성한다. 하드마스크막(83)을 식각장벽으로 하여 제1영역(NMOS)의 반도체기판(81)의 일부를 식각하여 리세스(84)를 형성한다. 하드마스크막(83)은 실리콘산화물, 실리콘질화물 또는 실리콘산화물과 실리콘질화물의 스택을 포함할 수 있다. 또한, 하드마스크막(83)은 반도체 기판(81)의 식각시 식각선택비를 갖는 물질을 포함할 수 있다. 리세스(84)는 제1영역(NMOS)에 형성된다. 리세스(84)는 채널길이에 따라 다르지만, 2000Å의 깊이를 가질 수 있다. 리세스(84)는 반도체 기판(81)을 건식식각하여 형성할 수 있다. 따라서, 리세스(84)의 저면은 라운딩프로파일(Rounding profile)을 가질 수 있다. 도시하지 않았지만, 리세스(84)를 형성한 이후에, 문턱전압조절을 위한 불순물의 이온주입(이하, '문턱전압조절이온주입')을 진행할 수 있다. 문턱전압조절이온주입시 트랜지스터의 채널에 적합하도록 불순물이 선택될 수 있다. 문턱전압조절이온주입 이전에 리세스(84)의 표면에 희생막(도시 생략)을 형성할 수 있다. 희생막을 형성하므로써 리세스(84) 형성시 발생된 식각손상 및 결함을 치유할 수 있다. 희생막은 열산화(Thermal oxidation) 공정을 이용하여 형성할 수 있고, 문턱전압조절 이온주입 이후에 제거할 수 있다.
도 10b에 도시된 바와 같이, 하드마스크막(83)을 제거한다. 리세스(84)를 포함한 반도체 기판(81)의 전면에 게이트절연막(85)을 형성한다. 게이트절연막(85)은 실리콘산화물, 실리콘질화물 또는 고유전율물질을 포함할 수 있다. 게이트절연막(85)은 열산화법, 플라즈마산화법, 원자층증착법, 화학기상증착법 등을 이용하여 형성할 수 있다. 후속하여 게이트절연막은 질화처리될 수도 있다. 고유전물질은 고유전율(High-k)을 갖는 물질(이하 '고유전층'이라 약칭함)을 포함한다. 고유전물질은 일반적으로 실리콘산화물(SiO2)의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전물질은 물리적으로 실리콘산화물보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다. 예를 들어, 고유전물질은 금속산화물 또는 금속실리케이트 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide, HfO2), 알루미늄산화물(Al2O3), 란탄늄 산화물(lanthanum oxide, LaO2), 지르코늄 산화물(zirconium oxide, ZrO2) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트는 하프늄실리케이트(HfSiO), 지르코늄 실리케이트(ziconium silicate, ZrSiOx) 또는 이들의 조합을 포함할 수 있다. 고유전물질의 형성 공정은 증착될 재료에 적합한 적절한 증착 기술을 포함할 수 있다. 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 화학기상증착법(Low-Pressure CVD, LPCVD), 플라즈마-인핸스드 화학기상증착법(Plasma-enhanced CVD, PECVD), 유기금속 화학기상증착법(Metal-Organic CVD, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD), 플라즈마-인핸스드 원자층증착법(Plasma Enhanced ALD, PEALD) 등이 있다. 바람직하게, 균일한 박막 형성을 위해 플라즈마-인핸스드 원자층증착법(PEALD)을 이용한다. 고유전물질은, 후속하여 질화 공정에 노출될 수 있다. 질화 공정은 플라즈마질화(Plasma Nitridation) 공정을 포함한다. 이에 따라 고유전물질에 질소가 주입된다. 예컨대, 고유전물질이 하프늄실리케이트(HfSiO)인 경우, 질화 공정에 의해 'HfSiON'이 형성된다. 이와 같이, 금속실리케이트에 질소를 주입하면 유전상수가 증가하고 후속 열공정시 금속실리케이트의 결정화를 억제할 수 있다.
다음으로, 게이트절연막(85)을 포함한 반도체기판(81)의 전면에 리세스(84)를 갭필하는 게이트도전막을 형성한다. 게이트도전막은 실리콘함유막(400)을 포함할 수 있다. 실리콘함유막(400)은 언도프드 상태일 수 있고, 막내에 적어도 포획종(870)을 포함할 수 있다.
실리콘함유막(400)은 다층의 실리콘막을 포함할 수 있다. 다층의 실리콘막은 하부막, 중간막 및 상부막의 순서로 적층할 수 있다. 예를 들어, 다층의 실리콘막은 제1실리콘막(86), 제2실리콘막(87) 및 제3실리콘막(88)을 포함할 수 있다.
먼저, 제1실리콘막(86)은 불순물이 도핑되지 않은 언도프드 실리콘(Undoped silicon)을 포함할 수 있다. 제1실리콘막(86)은 언도프드 폴리실리콘(Undoped polysilicon)을 포함할 수 있다. 제1실리콘막(86)은 리세스(84)를 채우지 않는 두께, 즉 컨포멀하게 증착할 수 있다.
제1실리콘막(86) 상에 제2실리콘막(87)을 형성한다. 제2실리콘막(87)은 제1실리콘막(86)과 동일하게 언도프드 폴리실리콘으로 형성할 수 있다. 단, 제1실리콘막(86)과 다르게 포획종(870)이 함유된 물질을 포함할 수 있다. 제2실리콘막(87)은 제1실리콘막(86) 증착 이후에 연속적으로 형성할 수 있다. 또한, 제1실리콘막(86)의 연속적인 증착막일 수 있다. 제2실리콘막(87)에 함유된 포획종(870)은 탄소 또는 질소를 포함할 수 있다. 포획종(870)은 불순물을 포획하여 저장한 후 후속 어닐시에 주변 구조로 확산시키는 역할을 한다. 제2실리콘막(87) 형성시 포획종(870)을 미량 도핑하면서 증착한다. 따라서, 제2실리콘막(87)은 포획종(870)이 함유된 언도프드 폴리실리콘이 된다. 한편, 포획종(870)의 함량이 높으면 불순물의 확산을 억제하게 되므로, 포획종은 1010 atoms/cm3의 이하의 농도를 가질 수 있다. 포획종(870)은 제2실리콘막(87) 증착시 인시튜 도핑될 수 있다. 제2실리콘막(87) 증착시 실리콘소스가스외에 탄소함유가스 또는 질소함유가스를 흘려줄 수 있다. 탄소함유가스와 질소함유가스는 동시에 흘려줄 수 있으며, 이에 따라 제2실리콘막(87)은 포획종(870)으로서 탄소와 질소가 모두 함유될 수 있다. 다른 예로서, 질소함유가스를 먼저 흘려주어 질소함유영역을 형성한 후 탄소함유가스를 흘려주어 탄소함유영역을 형성할 수도 있다.
제2실리콘막(87) 상에 제3실리콘막(88)을 형성하여 리세스(84)를 갭필한다. 제3실리콘막(88)은 제1,2실리콘막(86, 87)과 동일한 물질로 형성할 수 있다. 제3실리콘막(88)은 불순물이 도핑되지 않은 언도프드 실리콘을 포함할 수 있다. 제3실리콘막(88)은 언도프드 폴리실리콘을 포함할 수 있다.
제3실리콘막(88)을 평탄화시킨다. 이때, 평탄화는 에치백(Etchback) 또는 화학적기계적연마(CMP)를 적용할 수 있다.
상술한 바와 같이, 리세스(84)를 갭필하는 물질로서, 실리콘함유막(400)을 형성한다. 실리콘함유막(400)은 포획종(870)이 함유된 제2실리콘막(87)을 포함하여 다층 구조의 언도프드 폴리실리콘을 포함할 수 있다. 제1 내지 제3실리콘막(86, 86, 88)은 화학기상증착법(CVD), 원자층증착법(ALD) 등을 이용하여 증착할 수 있다.
제1실리콘막(86), 제2실리콘막(87) 및 제3실리콘막(88)을 순차적으로 증착하므로써 리세스(84)를 갭필한다. 제1실리콘막(86)과 제3실리콘막(88) 사이에 포획종(870)이 함유된 제2실리콘막(87)이 형성되어 샌드위치(Sandwitch) 구조가 완성된다. 제1실리콘막(86), 제2실리콘막(87) 및 제3실리콘막(88)은 그 두께가 동일할 수 있다. 또한, 제1실리콘막(86)과 제3실리콘막(88)의 두께가 동일하고, 제2실리콘막(87)은 나머지 실리콘보다 두께가 얇을 수도 있다.
도 10c에 도시된 바와 같이, 제3실리콘막(88) 상에 제2영역(PMOS)을 덮고 제1영역(NMOS)을 오픈시키는 제1마스크패턴(89)을 형성한다. 즉, NMOS 영역을 오픈시키는 제1마스크패턴(89)을 형성한다.
이어서, 제1불순물도핑(90)을 실시한다. 이때, 제1불순물은 도전성을 부여하기 위한 불순물로서, 제1영역이 NMOS 영역이므로 N형 불순물을 포함할 수 있다. N형 불순물은 인을 포함할 수 있다. 제1불순물도핑(90)은 플라즈마도핑법(Plasma doping) 또는 임플란트법(Implant)을 사용할 수 있다. 예를 들어, 불순물 소스는 '31P'을 사용할 수 있다.
이와 같이 제1불순물도핑(90)을 실시하면 제1영역(NMOS)의 제3실리콘막(88)에 불순물이 도핑된다.
플라즈마도핑법을 이용하여 불순물을 도핑할 때, 에너지를 증가시킬수록 표면에서의 농도 변화는 거의 없고 단지 기울기만 변화되어 도핑되는 깊이가 점점 깊어지게 된다. 따라서, 에너지를 증가시킬 경우 리세스(84)의 깊은 영역에서 제3실리콘막(88)의 불순물 도핑 농도를 증가시킬 수 있다. 아울러, 제3실리콘막(88) 아래의 제2실리콘막(87)까지 불순물이 확산될 수 있다. 이렇게 확산되는 불순물은 제2실리콘막(87) 내에 함유되어 있는 포획종(870)에 의해 포획되어 제2실리콘막(87) 내에 축적(Pile-up)된다.
임플란트법을 적용하는 경우, Rp를 리세스(84)의 깊은 영역에 설정하여 진행할 수 있다. 이에 따라 제3실리콘막(88)은 물론 제2실리콘막(87)에도 불순물이 도핑된다. 특히, 임플란트법 적용시 제2실리콘막(87) 내에 함유되어 있는 포획종(870)에 의해 관통(Penetration)이 억제됨에 따라 제2실리콘막(87) 내에 불순물이 축적(Pile-up)된다. 포획종(870)에 의해 관통현상이 억제되므로 이온주입에너지를 충분히 증가시킬 수 있다. 또한 후속 고온 열공정을 보다 더 높은 온도로 진행할 수 있다.
상술한 바와 같이, 실리콘함유막(400)의 내부에 포획종(870)이 함유된 제2실리콘막을 형성하므로써 플라즈마도핑법 또는 임플란트법 적용시 제2실리콘막(87) 내부에 불순물을 축적시킬 수 있다. 따라서, 제1불순물도핑(90)에 의해 제1영역(NMOS)의 제3실리콘막과 제2실리콘막은 N형 도프드 제3실리콘막(88A)과 N형 도프드 제2실리콘막(87A)이 된다. N형 도프드 제2실리콘막(87A)은 포획종(870)이 함유되어 있다. 따라서, 제1영역(NMOS)에는 부분 N형 도프드 실리콘함유막(401N)이 형성된다.
도 10d에 도시된 바와 같이, 제1마스크패턴(89)을 제거한다.
이어서, N형 도프드 실리콘함유막(401N) 상에 제1영역(NMOS)을 덮고 제2영역(PMOS)을 오픈시키는 제2마스크패턴(91)을 형성한다. 즉, PMOS 영역을 오픈시키는 제2마스크패턴(91)을 형성한다.
이어서, 제2불순물도핑(92)을 실시한다. 이때, 불순물은 도전성을 부여하기 위한 불순물로서, 제2영역이 PMOS 영역이므로 P형 불순물을 포함할 수 있다. P형 불순물은 보론을 포함할 수 있다. 제2불순물도핑(92)은 플라즈마도핑법(Plasma doping) 또는 임플란트법(Implant)을 사용할 수 있다. 예를 들어, 불순물 소스는 '31P'을 사용할 수 있다.
이와 같이 제2불순물도핑(92)은 리세스가 형성되지 않은 제2영역(PMOS)에 진행된다.
제2불순물도핑(92)에 의해 제3실리콘막(88)과 제2실리콘막(87)은 P형 도프드 제3실리콘막(88B)과 P형 도프드 제2실리콘막(87B)이 된다. P형 도프드 제2실리콘막(87B)은 포획종(870)이 함유되어 있다. 제2영역에는 부분 N형 도프드 실리콘함유막(401P)이 형성된다.
도 10e에 도시된 바와 같이, 제1어닐(93)을 실시한다. 따라서, N형 및 P형 도프드 제3실리콘막(88A, 88B)으로부터 N형 및 P형 도프드 제2실리콘막(87A, 87B)으로 불순물이 확산된다. 아울러, N형 및 P 도프드 제2실리콘막(87A, 87B)에 축적되어 있던 불순물이 제1실리콘막(86)으로 확산한다. 제1어닐(93)에 의한 확산을 '1차 확산'이라 약칭한다.
위와 같이, 제1,2불순물도핑(90, 92) 및 제1어닐(93)을 순차적으로 진행하므로써 제1실리콘막 내지 제3실리콘막은 모두 도프드 상태가 된다. 즉, 리세스(84)에 N형 도프드 실리콘함유막(402N)이 형성된다. 제2영역(PMOS)에는 P형 도프드 실리콘함유막(402P)이 형성된다. N형 도프드 실리콘함유막(402N)은 N형 도프드 제1실리콘막(86A), N형 도프드 제2실리콘막(87A) 및 N형 도프드 제3실리콘막(88A)을 포함한다. P형 도프드 실리콘함유막(402P)은 P형 도프드 제1실리콘막(86B), P형 도프드 제2실리콘막(87B) 및 P형 도프드 제3실리콘막(88B)을 포함한다. N형 및 P형 도프드 제2실리콘막(87A, 87B)은 불순물이 도핑됨과 동시에 포획종(870)을 함유한다. N형 및 P형 도프드 제1실리콘막(86A, 86B)과 N형 및 P형 도프드 제3실리콘막(88A, 88B)은 포획종없이 불순물만 도핑된다. 실리콘함유막이 폴리실리콘인 경우 불순물의 종류에 따라 P형 도프드 폴리실리콘막 또는 N형 도프드 폴리실리콘막이 된다.
도 10f에 도시된 바와 같이, N형 및 P형 도프드 실리콘함유막(402N, 402P) 상에 금속막과 게이트하드마스크막을 형성한 후 게이트식각을 진행한다. 이에 따라, 제1영역(NMOS)에는 리세스게이트구조물이 형성되고, 제2영역(PMOS)에는 플라나게이트구조물이 형성된다. 제1영역(NMOS)에는 N형 도프드 실리콘함유전극(403N), 금속전극(94A) 및 게이트하드마스크막(95A)이 적층된 리세스게이트구조물이 형성된다. 제2영역(PMOS)에는 P형 도프드 실리콘함유전극(403P), 금속전극(94B) 및 게이트하드마스크막(95B)이 적층된 플라나게이트구조물이 형성된다. 리세스게이트구조물에서 N형 도프드 실리콘함유전극(403P)이 리세스(84)를 매립하는 형태가 된다. 금속전극(94A, 94B)은 저저항 물질을 포함할 수 있다. 예를 들어, 금속전극(94A, 94B)은 텅스텐, 티타늄질화막을 포함할 수 있다. 게이트하드마스크막(95A, 95B)은 실리콘질화물을 포함할 수 있다. 도시하지 않았지만, 게이트식각 공정 이후에 게이트스페이서 공정이 진행될 수 있다. 게이트스페이서는 실리콘산화물, 실리콘질화물 등이 사용될 수 있다.
도 10g에 도시된 바와 같이, N형 소스/드레인영역(97A)과 P형 소스/드레인영역(97B)을 형성한다. 이를 위해 각각 제3불순물도핑, 즉 N형 불순물이온주입(96A)과 P형 불순물이온주입(96B)이 수행될 수 있다.
도 10h에 도시된 바와 같이, 제2어닐(98)을 실시한다. 제2어닐(98)은 급속어닐을 포함할 수 있다. 제2어닐(98)은 N형 소스/드레인영역(97A)과 P형 소스/드레인영역(97B)에 주입된 불순물들을 활성화시키기 위해 진행한다.
이와 같은 제2어닐(98)을 진행할 때, N형 및 P형 도프드 제3실리콘막(88A, 88B)으로부터 N형 및 P형 도프드 제2실리콘막(87A, 87B)으로 불순물이 확산되며, 아울러, N형 및 P형 도프드 제2실리콘막(87A, 87B)으로부터 N형 및 P형 도프드 제1실리콘막(86A, 86B)으로 불순물이 확산된다. 이를 2차 확산이라 약칭하며, 2차 확산에 의해 N형 및 P형 도프드 제1실리콘막(86A, 86B)에 불순물이 추가 도핑된다.
결국, 제2어닐(98)이 완료된 이후, N형 및 P형 도프드 제3실리콘막(88A, 88B), N형 및 P형 도프드 제2실리콘막(87A, 87B), N형 및 P형 도프드 제1실리콘막(86A, 86B)에서 균일하게 불순물이 분포할 수 있다. 특히, 리세스(84)의 깊은 영역, 즉 N형 도프드 제1실리콘막(86A)의 하부까지 불순물을 충분히 도핑시킬 수 있다.
상술한 바에 따르면, 실리콘함유막(400)의 내부에 포획종(870)을 함유시킨 이후, 제1불순물도핑(90), 제1어닐(93) 및 제2어닐(98)을 진행하므로써 리세스(84)의 깊은 영역까지 N형 불순물을 충분히 도핑시킬 수 있다. 부연하면, 제1불순물도핑(90)시에도 일정 깊이에 불순물을 축적시킬 수 있고, 제1어닐(93) 및 제2어닐(98)을 진행하여 지속적인 불순물의 확산을 유도하므로써 리세스(84)의 깊은 영역에 충분히 많은 양의 N형 불순물을 도핑시킬 수 있다.
그리고, 포획종(870)을 함유시킨 이후에 임플란트법을 이용하여 불순물도핑을 실시하므로써 관통현상을 억제하면서 리세스(84)의 깊은 영역까지 불순물을 충분히 도핑시킬 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 반도체기판 102 : 리세스
103 : 게이트절연막 104 : 제1실리콘막
105 : 제2실리콘막 106 : 제3실리콘막
107 : 금속전극 108 : 게이트하드마스크막
109 : 소스/드레인영역 110 : 포획종
G : 실리콘함유전극

Claims (30)

  1. 반도체 기판에 리세스를 형성하는 단계;
    상기 리세스가 형성된 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 포획영역을 포함하는 게이트도전막을 형성하는 단계;
    상기 포획영역에 불순물을 축적시키는 단계; 및
    어닐을 실시하여 상기 불순물을 확산시키는 단계
    를 포함하는 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 게이트도전막을 형성하는 단계에서,
    상기 포획영역은 적어도 상기 리세스의 내부에 위치하도록 형성하는 트랜지스터 제조 방법.
  3. 제1항에 있어서,
    상기 포획영역은 상기 불순물을 포획하는 포획종을 함유하는 트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 포획종은 탄소 또는 질소 중 적어도 어느 하나를 포함하는 트랜지스터 제조 방법.
  5. 제1항에 있어서,
    상기 게이트도전막을 형성하는 단계에서,
    상기 게이트도전막은 실리콘막을 포함하는 트랜지스터 제조 방법.
  6. 반도체 기판에 리세스를 형성하는 단계;
    상기 리세스가 형성된 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 하부막, 포획종이 함유된 중간막 및 상부막을 적층하여 게이트도전막을 형성하는 단계;
    상기 중간막에 제1불순물을 축적시키는 단계; 및
    어닐을 실시하여 상기 제1불순물을 확산시키는 단계
    를 포함하는 트랜지스터 제조 방법.
  7. 제6항에 있어서,
    상기 게이트도전막을 형성하는 단계에서,
    상기 중간막은 적어도 상기 리세스의 내부에 위치하도록 형성하는 트랜지스터 제조 방법.
  8. 제6항에 있어서,
    상기 포획종은 탄소 또는 질소를 포함하거나, 또는 탄소와 질소를 포함하는 트랜지스터 제조 방법.
  9. 제6항에 있어서,
    상기 포획종은 상기 중간막 형성시 인시튜 도핑시키는 트랜지스터 제조 방법.
  10. 제6항에 있어서,
    상기 하부막, 중간막 및 상부막은 언도프드 폴리실리콘막을 포함하는 트랜지스터 제조 방법.
  11. 제6항에 있어서,
    상기 제1불순물은 보론 또는 인을 포함하는 트랜지스터 제조 방법.
  12. 제6항에 있어서,
    상기 어닐 단계 이후에,
    상기 게이트도전막 상에 금속막을 형성하는 단계;
    상기 금속막과 게이트도전막을 식각하여 게이트구조물을 형성하는 단계;
    상기 게이트구조물 양측의 반도체기판 내에 제2불순물을 도핑하여 소스/드레인영역을 형성하는 단계; 및
    어닐을 실시하여 상기 제2불순물을 활성화시키는 단계
    를 더 포함하는 트랜지스터 제조 방법.
  13. 제1영역과 제2영역을 포함하는 반도체 기판의 상기 제1 및 제2영역에 각각 리세스를 형성하는 단계;
    상기 리세스가 형성된 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 하부막, 포획종이 함유된 중간막 및 상부막을 적층하여 게이트도전막을 형성하는 단계;
    상기 제1영역의 중간막에 제1불순물을 축적시키는 단계;
    상기 제2영역의 중간막에 제2불순물을 축적시키는 단계; 및
    어닐을 실시하여 상기 제1 및 제2불순물을 확산시키는 단계
    를 포함하는 트랜지스터 제조 방법.
  14. 제13항에 있어서,
    상기 게이트도전막을 형성하는 단계에서,
    상기 중간막은 적어도 상기 리세스의 내부에 위치하도록 형성하는 트랜지스터 제조 방법.
  15. 제13항에 있어서,
    상기 포획종은 탄소 또는 질소를 포함하거나, 또는 탄소와 질소를 포함하는 트랜지스터 제조 방법.
  16. 제13항에 있어서,
    상기 포획종은 상기 중간막 형성시 인시튜 도핑시키는 트랜지스터 제조 방법.
  17. 제13항에 있어서,
    상기 제1불순물은 보론을 포함하고, 상기 제2불순물은 인을 포함하는 트랜지스터 제조 방법.
  18. 제13항에 있어서,
    상기 하부막, 중간막 및 상부막은 언도프드 폴리실리콘막을 포함하는 트랜지스터 제조 방법.
  19. 제13항에 있어서,
    상기 제1영역은 PMOS 영역을 포함하고, 상기 제2영역은 NMOS 영역을 포함하는 트랜지스터 제조 방법.
  20. 제13항에 있어서,
    상기 어닐 단계 이후에,
    상기 게이트도전막 상에 금속막을 형성하는 단계;
    상기 금속막과 게이트도전막을 식각하여 게이트구조물을 형성하는 단계;
    상기 게이트구조물 양측의 반도체기판 내에 제3불순물을 도핑하여 소스/드레인영역을 형성하는 단계; 및
    어닐을 실시하여 상기 제3불순물을 활성화시키는 단계
    를 더 포함하는 트랜지스터 제조 방법.
  21. 리세스가 형성된 제1영역과 플라나 표면을 갖는 제2영역을 포함하는 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 하부막, 포획종이 함유된 중간막 및 상부막을 적층하여 게이트도전막을 형성하는 단계;
    상기 제1영역의 중간막에 제1불순물을 축적시키는 단계;
    상기 제2영역의 중간막에 제2불순물을 축적시키는 단계; 및
    어닐을 실시하여 상기 제1 및 제2불순물을 확산시키는 단계
    를 포함하는 트랜지스터 제조 방법.
  22. 제21항에 있어서,
    상기 게이트도전막을 형성하는 단계에서,
    상기 중간막은 적어도 상기 리세스의 내부에 위치하도록 형성하는 트랜지스터 제조 방법.
  23. 제21항에 있어서,
    상기 포획종은 탄소 또는 질소를 포함하거나, 또는 탄소와 질소를 포함하는 트랜지스터 제조 방법.
  24. 제21항에 있어서,
    상기 어닐 단계 이후에,
    상기 게이트도전막 상에 금속막을 형성하는 단계;
    상기 금속막과 게이트도전막을 식각하여 게이트구조물을 형성하는 단계;
    상기 게이트구조물 양측의 반도체기판 내에 제3불순물을 도핑하여 소스/드레인영역을 형성하는 단계; 및
    어닐을 실시하여 상기 제3불순물을 활성화시키는 단계
    를 더 포함하는 트랜지스터 제조 방법.
  25. 복수의 트랜지스터영역을 포함하는 반도체기판;
    상기 복수의 트랜지스터영역 중 적어도 어느 하나의 트랜지스터영역에 형성된 리세스;
    상기 리세스를 포함한 반도체기판 상에 형성된 게이트절연막; 및
    상기 게이트절연막 상에서 상기 리세스를 갭필하며 하부막, 포획종이 함유된 중간막 및 상부막이 적층된 리세스게이트구조물
    을 포함하는 반도체장치.
  26. 제25항에 있어서,
    상기 중간막은 적어도 상기 리세스의 내부에 위치하는 반도체장치.
  27. 제25항에 있어서,
    상기 포획종은 탄소 또는 질소를 포함하는 반도체장치.
  28. 제25항에 있어서,
    상기 하부막, 중간막 및 상부막은 보론 또는 인이 도핑된 폴리실리콘막을 포함하는 반도체장치.
  29. 제25항에 있어서,
    상기 리세스게이트구조물은 CMOS 회로의 게이트구조를 포함하는 반도체장치.
  30. 제25항에 있어서,
    상기 반도체기판 상에서 상기 하부막, 포획종이 함유된 중간막 및 상부막이 적층된 플라나게이트구조물을 더 포함하는 반도체장치.
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