CN103515243B - 具有凹陷栅的晶体管及其制造方法 - Google Patents

具有凹陷栅的晶体管及其制造方法 Download PDF

Info

Publication number
CN103515243B
CN103515243B CN201310136189.2A CN201310136189A CN103515243B CN 103515243 B CN103515243 B CN 103515243B CN 201310136189 A CN201310136189 A CN 201310136189A CN 103515243 B CN103515243 B CN 103515243B
Authority
CN
China
Prior art keywords
layer
silicon layer
impurity
silicon
undoped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310136189.2A
Other languages
English (en)
Other versions
CN103515243A (zh
Inventor
卢径奉
殷庸硕
李美梨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103515243A publication Critical patent/CN103515243A/zh
Application granted granted Critical
Publication of CN103515243B publication Critical patent/CN103515243B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种包括具有改善的掺杂特性的凹陷栅结构的晶体管及其制造方法。晶体管包括半导体衬底中的凹部，其中凹部被填充了包括杂质掺杂层和掺杂捕获物类的层的凹陷栅结构。捕获物类累积杂质并且使杂质扩散至凹陷栅结构的其它层。

Description

具有凹陷栅的晶体管及其制造方法
相关申请的交叉引用
本申请要求2012年6月29日提交的申请号为10-2012-0071139的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体装置，更具体而言涉及一种具有凹陷栅（recess gate）的晶体管及其制造方法。
背景技术
随着DRAM的半导体存储器件的集成度增加，晶体管所占据的面积逐渐地减少。因此，随着晶体管的沟道长度缩短，发生短沟道效应（short channel effect）。特别地，如果在DRAM的存储器单元所采用的单元晶体管中出现短沟道效应，则存储器单元的泄漏电流增加且刷新特性恶化。根据此事实，提出了一种即使在DRAM的集成度增加时，仍能抑制短沟道效应的凹陷栅结构。
近来，提出了一种应用凹陷栅结构的方法，以改善形成在外围区域中的晶体管的驱动性能。
图1是说明具有现有的凹陷栅结构的现有晶体管的剖面图。
参见图1，在半导体衬底11中限定凹部12。在限定有凹部12的表面上形成栅电介质层13。在栅电介质层13上形成包括硅电极14的凹陷栅结构并且凹陷栅结构填充凹部12。在硅电极14上形成金属电极15和在金属电极15上形成栅硬掩模层16。在凹陷栅结构两侧的半导体衬底11中形成源极/漏极区域17。
在图1中，硅电极14包括多晶硅且被掺杂杂质以具有导电性。例如，在沉积未掺杂的多晶硅以填充凹部12之后，掺杂所述杂质。根据希望的晶体管类型，杂质可以包括N型杂质或P型杂质。例如，NMOSFET包括N型多晶硅，而PMOSFET包括P型多晶硅。
图2A和图2B是说明根据现有技术的硅电极的杂质掺杂方法的视图。图2A示出离子束注入方法，以及图2B示出等离子体掺杂方法。
当使用离子束注入方法掺杂杂质时，可以通过将注射范围Rp设置在如附图标记①所示的凹部的深层，来执行离子束注入方法。然而，在离子束注入方法中，可能会造成这样的问题：很可能如附图标记②和③所表示的那样发生渗透现象（penetrationphenomenon）。
在如本领域周知的等离子体掺杂（PLAD）方法中，硅电极的表面具有最大掺杂浓度并且杂质向下扩散。因此，随着硅电极的高度增加，掺杂效率会急剧地下降。因此，在凹陷栅结构中，虽然可以在表面上充分地执行掺杂且直到中间区域④的程度，但是难以充分地执行掺杂至凹部的深层⑤。
发明内容
本发明的实施例涉及一种具有凹陷栅结构的掺杂效率改善的晶体管及其制造方法。
根据本发明的一个实施例，一种制造晶体管的方法可以包括以下步骤：在半导体衬底中形成凹部；在半导体衬底之上形成栅电介质层；在栅电介质层之上形成栅导电层，栅导电层包括作为捕获区的层；用杂质掺杂栅导电层，其中杂质累积在捕获区中；以及通过执行退火，使杂质扩散。
根据本发明的另一个实施例，一种制造晶体管的方法可以包括以下步骤：在半导体衬底中形成凹部；在半导体衬底之上形成栅电介质层；在栅电介质层之上形成包括下层、中间层和上层的栅导电层，其中中间层包含捕获物类；用第一杂质掺杂栅导电层，其中在中间层中累积第一杂质；以及通过执行退火，使第一杂质扩散。
根据本发明的另一个实施例，一种制造晶体管的方法可以包括以下步骤：在半导体衬底的第一和第二区域中形成凹部；在具有凹部的半导体衬底之上形成栅电介质层；在栅电介质层之上在第一区域和第二区域中形成栅导电层，所述栅导电层包括下层、中间层以及上层，其中中间层包含捕获物类；用第一杂质掺杂第一区域中的栅导电层；以及用与第一杂质不同的第二杂质掺杂第二区域中的栅导电层，其中在第一区域中和在第二区域中的中间层中分别累积第一杂质和第二杂质；以及通过执行退火，使分别在第一区域和第二区域中的第一杂质和使第二杂质扩散。
根据本发明的另一个实施例，一种制造晶体管的方法可以包括以下步骤：在半导体衬底之上形成栅电介质层，所述半导体衬底包括限定凹部的第一区域和具有平坦表面的第二区域；在栅电介质层之上形成在第一区域和第二区域中的栅导电层，所述栅导电层包括下层、中间层和上层，其中中间层包含捕获物类；用第一杂质掺杂第一区域中的栅导电层；以及用与第一杂质不同的第二杂质掺杂第二区域中的栅导电层，其中在第一区域和第二区域中的中间层中分别累积第一杂质和第二杂质；以及通过执行退火，使分别在第一区域和第二区域中的第一杂质和使第二杂质扩散。
根据本发明的另一个实施例，一种半导体衬底包括：多个晶体管区域；凹部，所述凹部限定在所述多个晶体管区域中的至少一个中；形成在具有凹部的半导体衬底之上的栅电介质层；以及形成在凹部中且在栅电介质层之上的凹陷栅结构，所述凹陷栅结构包括下层、中间层和上层，其中中间层包含捕获物类，以累积掺杂至凹陷栅结构中的杂质。
附图说明
图1是说明具有现有的凹陷栅结构的现有晶体管的视图。
图2A和2B是说明用于硅电极的现有杂质掺杂方法的视图。
图3A是说明根据本发明的第一实施例的具有凹陷栅结构的晶体管的视图。
图3B是说明根据本发明的第一实施例的一种变型的具有凹陷栅结构的晶体管的视图。
图3C是说明根据本发明的第一实施例的另一种变型的具有凹陷栅结构的晶体管的视图。
图3D是说明根据本发明的第一实施侧的由捕获物类所造成的杂质累积效应的曲线图。
图4A至4G是说明形成根据本发明的第一实施例的晶体管的示例性方法的视图。
图5是说明根据本发明的第二实施例的具有凹陷栅结构的晶体管的视图。
图6A至6H是说明形成根据本发明的第二实施例的晶体管的示例性方法的视图。
图7是说明根据本发明的第三实施例的具有凹陷栅结构的晶体管的视图。
图8A至8H是描述形成根据本发明的第三实施例的晶体管的示例性方法的视图。
图9是说明根据本发明的第四实施例的具有凹陷栅结构的晶体管的视图。
图10A至10H是描述形成根据本发明的第四实施例的晶体管的示例性方法的视图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限于本文所提供的实施例。确切地说，提供这些实施例使得本说明书清楚且完整，并向本领域技术人员充分地传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图3A是说明根据本发明的第一实施例的具有凹陷栅结构的晶体管的视图。
参见图3A，在半导体衬底101中限定有凹部102。在限定有凹部102的半导体衬底101的表面上形成有栅电介质层103。在栅电介质层103上形成有填充凹部102的含硅电极G。含硅电极G可以突出于半导体衬底101的表面，同时填充凹部102。在含硅电极G上形成有金属电极107和栅硬掩模层108。在含硅电极G的两侧的半导体衬底101中形成有源极/漏极区域109。
在图3A中，可以层叠下层、中间层和上层作为含硅电极G。例如，下层、中间层和上层分别包括第一硅层104、第二硅层105和第三硅层106。第一硅层104和第二硅层105共形地形成在栅电介质层103上，并且第三硅层106填充由第二硅层105所限定的凹部102的部分。第一至第三硅层104、105和106可以包括多晶硅层。第一至第三硅层104、105和106可以是均匀地掺杂诸如硼或磷的杂质的多晶硅层。在第二硅层105中包含捕获物类110。捕获物类110可以包括碳或氮、或碳和氮的混合物。在碳和氮的混合物的情况下，可以通过层叠含氮区和含碳区，来形成第二硅层105。第二硅层105至少布置在凹部102中。可以将第二硅层105形成为平行于限定凹部102的衬底101的表面。即，可以在离限定凹部102的衬底101的表面的均匀距离处形成第二硅层105。
图3B是说明根据本发明的第一实施例的一种变型的具有凹陷栅结构的晶体管的视图。图3B示出在第三硅层106中包含捕获物类110的情况。
图3C是说明根据本发明的第一实施例的另一种变型的具有凹陷栅结构的晶体管的视图。图3C示出在第一硅层104中包含捕获物类110的情况。
图3D是说明根据本发明的第一实施侧的由捕获物类所造成的杂质累积效应的曲线图。
在图3D中，水平轴示出的是深度，垂直轴示出的是硼掺杂浓度。A区、B区和C区表示由含硅电极的厚度区分的区。例如，A区可以对应于第三硅层106，B区可以对应于第二硅层105，以及C区可以对应于第一硅层104。图3D示出当在中间层中包含捕获物类时的结果。
参见图3D，硼在A区中具有最高掺杂浓度而在C区中具有最低掺杂浓度。可以看出，掺杂浓度在包含捕获物类的B区中比在C区中高。附图标记D表示邻近栅电介质层的区，而且可看出硼的掺杂浓度急剧地增加。如稍后将会详细描述的，这是因为由捕获物类所累积的硼因退火而持续地扩散至D区。以此方式，因为可以在D区中增加硼的掺杂浓度，所以可以防止耗尽现象发生。此外，因为硼经由后续工艺持续地扩散，所以可以在凹部的深层充分地保证含硅电极的硼掺杂浓度。
图4A至4G是说明用于形成根据本发明的第一实施例的晶体管的示例性方法的视图。
参见图4A，在半导体衬底21上形成图案化的硬掩模层22。通过使用硬掩模层22作为刻蚀阻挡层来刻蚀半导体衬底21的一部分，以限定出凹部23。半导体衬底21可以包括含硅物质。半导体衬底21可以包括硅衬底或硅锗衬底。硬掩模层22可以包括氧化硅、氮化硅、或氧化硅与氮化硅的层叠。此外，硬掩模层22可以包括在刻蚀半导体衬底21时具有刻蚀选择性的物质。凹部23可以具有根据沟道长度而不同的例如约2000的深度。可以通过干法刻蚀半导体衬底12，来限定凹部23。于是，凹部23的底部可以具有倒圆的轮廓。尽管未示出，但是在限定凹部23之后，可以执行用于控制阈值电压的杂质的离子注入（下文称为“阈值电压控制离子注入”）。在阈值电压控制离子注入中，可以为晶体管的沟道选择合适的杂质。在阈值电压控制离子注入之前，可以在限定凹部23的衬底21的表面上形成牺牲层（未示出）。通过形成牺牲层，可以使刻蚀所造成的损害或在限定凹部23时所产生的任何缺陷减到最小的程度。牺牲层可以使用热氧化工艺来形成并且可以在阈值电压控制离子注入之后被去除。
参见图4B，去除硬掩模层22。在衬底21的整个表面（包括限定有凹部23的衬底21的表面）上形成栅电介质层24。栅电介质层24可以包括氧化硅、氮化硅或高介电常数（高k）物质。可以经由热氧化、等离子体氧化、原子层沉积（ALD）、化学气相沉积（CVD）等来形成栅电介质层24。随后，可以将栅电介质层24氮化。高k物质通常具有比氧化硅（SiO2）的介电常数（约3.9）高的介电常数。高k物质实际比氧化硅厚且具有比氧化硅低的等效氧化物厚度（EOT）。例如，高k物质可以包括诸如金属氧化物或金属硅酸盐的含金属物质。金属氧化物可以包括含有诸如铪（Hf）、铝（Al）、镧（La）或锆（Zr）的金属的氧化物。金属氧化物可以包括氧化铪（HfO2）、氧化铝（Al2O3）、氧化镧（LaO2）、氧化锆（ZrO2）或其组合。金属硅酸盐可以包括含有诸如铪（Hf）或锆（Zr）的金属的硅酸盐。金属硅酸盐可以包括铪硅酸盐（HfSiO）、锆硅酸盐（ZrSiO）或其组合。
用于形成高k物质的工艺可以包括任何适用的沉积技术。例如，可以使用化学气相沉积（CVD）、低压CVD（LPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、原子层沉积（ALD）、等离子体增强ALD（PEALD）等等。为了形成均匀的薄膜，可以使用等离子体增强ALD（PEALD）。接着可以使高k物质暴露给诸如等离子体氮化工艺的氮化工艺。因此，将氮注入高k物质。例如，在高k物质是铪硅酸盐（HfSiO）的情况下，通过氮化工艺形成铪硅氧氮化物（hafnium silicon oxynitride，HfSiON）。以此方式，通过将氮注入金属硅酸盐，介电常数增加，以及可以在后续热工艺中抑制金属硅酸盐的结晶。
在栅电介质层24上形成栅导电层，以填充凹部23。栅导电层可以包括未掺杂杂质的含硅层G。未掺杂的含硅层G可以至少包括捕获物类260。杂质是用于提供诸如N型导电性或P型导电性的导电性的物质，以及捕获物类260是用于捕获杂质的物质。
可以将含硅层G的整个厚度划分成下区域、中间区域和上区域。可以将下区域、中间区域和上区域限定成多个厚度或多层。例如，当含硅层G的整个厚度为约2000时，从在限定凹部23的衬底21的表面上所形成的栅电介质层24的表面起的区域可以具有约500的厚度并且可以限定为下区域，从约500的厚度至约1500的厚度的区域可以限定为中间区域，以及从约1500的厚度至约2000的厚度的区域可以限定为上区域。另外，含硅层G的下区域、中间区域和上区域每个都可以包括硅层。可以以下层、中间层和上层的顺序层叠硅层。例如，硅层可以包括第一硅层25、第二硅层26和第三硅层27。第一硅层25可以对应于下区域，第二硅层26可以对应于中间区域，以及第三硅层27可以对应于上区域。
在下文，在本实施例中，假定由第一硅层25、第二硅层26和第三硅层27分别限定含硅层G的下区域、中间区域和上区域。
术语“未掺杂”定义成意指不包含导电杂质。首先，第一硅层25可以包括未掺杂的硅。例如，第一硅层25可以包括未掺杂的多晶硅。可以共形地沉积第一硅层25至未填满凹部23的厚度。
在第一硅层25上形成第二硅层26。第二硅层26可以采用与第一硅层25相同的方式由未掺杂的多晶硅形成。与第一硅层25不同，第二硅层26可以包含捕获物类260。可以在沉积第一硅层25之后，连续地形成第二硅层26。此外，第二硅层26可以沉积成与第一硅层25邻近。在第二硅层26中所包含的捕获物类260可以包括碳或氮。捕获物类260用来捕获和储存注入或扩散的杂质并且在后续退火期间将注入或扩散的杂质扩散至周围结构中。当形成第二硅层26时，将捕获物类260掺杂至第二硅层26中并且沉积第二硅层26。于是，第二硅层26是包含捕获物类260的未掺杂的多晶硅。如果诸如碳和氮的捕获物类260的浓度太高，则可能会抑制杂质的扩散。因此，捕获物类260可以具有等于或小于约1010原子/cm3的浓度。当沉积第二硅层26时，可以原位掺杂捕获物类260。当沉积第二硅层26时，除了硅源气体之外，还使含碳气体或含氮气体流动。可以使含碳气体及含氮气体同时流动，因而第二硅层26可以包含碳和氮两者作为捕获物类260。在另一个实例中，在通过先使含氮气体流动以形成含氮区后，可以通过使含碳气体流动，来形成含碳区。
在第二硅层26上形成第三硅层27，以填充凹部23。第三硅层27可以由与第一硅层25和第二硅层26相同的物质形成。第三硅层27可以包括未掺杂杂质的未掺杂的硅。例如，第三硅层27可以包括未掺杂的多晶硅。
第一硅层25、第二硅层26和第三硅层27可以具有相同的厚度。替选地，第一硅层25和第三硅层27可以具有相同的厚度，以及第二硅层26可以比第一硅层25和第三硅层27薄。
将第三硅层27平坦化。可以经由回蚀或化学机械抛光（chemical mechanicalpolishing，CMP）来实施平坦化。
以此方式，将含硅层G形成为填充凹部23的物质。含硅层G可以包括未掺杂的多晶硅的多层结构，多层结构包括含有捕获物类260的第二硅层26。可以经由化学气相沉积（chemical vapor deposition，CVD）、原子层沉积（atomic layer deposition，ALD）等来沉积第一至第三硅层25、26和27。
通过顺序沉积第一硅层25、第二硅层26和第三硅层27，来填充凹部23。由于在第一硅层25与第三硅层27之间形成含有捕获物类260的第二硅层26的事实，完成三明治结构。可以看出，通过这种三明治结构，捕获物类260包含在含硅层G的中间区域中。于是，含有捕获物类260的第二硅层26成为捕获区。第二硅层26系至少布置在凹部23中。可以将第二硅层26形成为平行于限定凹部23的衬底21的表面。换言之，可以在离凹部23的表面的均匀距离处形成第二硅层26。第一硅层25位于凹部23的表面与第二硅层26之间。
参见图4C，执行杂质掺杂28。导电的杂质可以包括P型杂质或N型杂质。P型杂质可以包括硼。N型杂质可以包括磷。杂质掺杂28可以使用等离子体掺杂法或注入法。例如，可以使用11B或31P作为杂质源。
通过以此方式执行杂质掺杂28，将杂质掺杂至第三硅层27中。
当使用等离子体掺杂法掺杂杂质时，随着能量增加，在表面上没有发生实质的浓度变化，而仅仅是基于掺杂深度的浓度分布的斜率改变，从而掺杂深度逐渐地增加。因此，在增加能量的情况下，可以在凹部23的深层中增加第三硅层27的杂质掺杂浓度。另外，可以使杂质扩散至到第三硅层27下方的第二硅层26。第二硅层26中所包含的捕获物类260捕获以此方式扩散的杂质，并且杂质累积在第二硅层26中。
在使用注入法的情况下，可以通过将Rp（注射范围）设定到凹部23的深层，来执行杂质掺杂28。Rp是表示在特定深度的最大浓度的值。根据此事实，将杂质不仅掺杂至第三硅层27中，而且还掺杂至第二硅层26中。特别地，当使用注入法时，因为第二硅层26中所包含的捕获物类260抑制渗透，所以杂质累积在第二硅层26中。由于捕获物类260抑制渗透现象，因此可以充分地增加离子注入能量。此外，可以在高温下执行后续热工艺。由于可用作捕获物类260的碳或氮能抑制杂质的扩散，所以可以捕获从第三硅层27扩散来的杂质，并且可以防止杂质扩散至第二硅层26下方的结构（包括第一硅层25、栅电介质层24以及凹部23的表面）。当包含少量的碳或氮时，扩散抑制效应是可能的。在包含过量的碳或氮的情况下，由于阻挡了来自于第三硅层27的杂质的扩散，所以难以在第二硅层26中捕获杂质。扩散的杂质是通过等离子体掺杂法或注入法经由杂质掺杂28扩散的杂质。
以此方式，通过在含硅层G中形成包含捕获物类260的第二硅层26，可以在使用等离子体掺杂法或注入法时，在第二硅层26中累积杂质。另外，可以捕获和累积扩散至第二硅层26的杂质并且抑制累积的杂质扩散至下层结构。
通过杂质掺杂28，第三硅层27变成掺杂的第三硅层27A，且第二硅层26变成掺杂的第二硅层26A。掺杂的第三硅层27A或掺杂的第二硅层26A可以掺杂磷或硼。除了磷或硼之外，掺杂的第二硅层26A还包含捕获物类260。因此，形成部分掺杂的含硅层G1，所述含硅层G1包括掺杂的第三硅层27A、掺杂的第二硅层26A以及未掺杂的第一硅层25。
参见图4D，执行第一退火29。第一退火29可以包括快速热退火。通过第一退火29，使杂质从掺杂的第三硅层27A扩散至掺杂的第二硅层26A（见附图标记30）。此外，使在掺杂的第二硅层26A中所累积的杂质扩散至第一硅层25（见附图标记31）。附图标记30和31所表示的扩散称为“初次扩散”。通过初次扩散，杂质累积在掺杂的第二硅层26A中，并且累积的杂质扩散至第一硅层25中，因而掺杂第一硅层25。
如上所述，通过顺序执行杂质掺杂28和第一退火29，第一至第三硅层都处于掺杂状态，以在凹部23中形成掺杂的含硅层G2。掺杂的含硅层G2包括掺杂的第一硅层25A、掺杂的第二硅层26A和掺杂的第三硅层27A。掺杂的第二硅层26A掺杂有杂质且包含捕获物类260。掺杂的第一硅层25A和掺杂的第三硅层27A仅掺杂有杂质，而没有掺杂捕获物类。在掺杂的含硅层G2是多晶硅的情况下，根据掺杂用的杂质的类型，掺杂的含硅层G2变成P型掺杂的多晶硅或N型掺杂的多晶硅。
参见图4E，在掺杂的含硅层G2上形成金属层和栅硬掩模层后，执行栅刻蚀工艺。形成凹陷栅结构，在所述凹陷栅结构中层叠有掺杂的含硅电极G3（由掺杂的多晶硅层G2形成）、金属电极32和栅硬掩模层33。金属电极32可以包括低电阻物质。例如，金属电极32可以包括钨或氮化钛层。栅硬掩模层33可以包括氮化硅。形成在凹陷栅结构中的掺杂的含硅电极G3延伸至凹部23中。尽管未示出，但是可以在栅刻蚀工艺之后，执行栅间隔件工艺。可以使用氧化硅、氮化硅等作为栅间隔件。
参见图4F和图4G，执行用于形成源极/漏极区域35的杂质离子注入34和第二退火36。第二退火36可以包括快速热退火。第二退火36将注入源极/漏极区域35的杂质激活。
当执行上述第二退火36时，杂质从掺杂的第三硅层27A扩散至掺杂的第二硅层26A（见附图标记37），以及杂质从掺杂的第二硅层26A扩散至掺杂的第一硅层25A（见附图标记38）。附图标记37和38所表示的扩散将称为“二次扩散”。通过二次扩散，又将杂质掺杂到掺杂的第一硅层25A中。
结果，在完成第二退火36之后，可以将杂质均匀地分布在掺杂的第一硅层25A、掺杂的第二硅层26A以及掺杂的第三硅层27A中。特别地，可以将杂质充分地掺杂到凹部23的深层（即，掺杂的第一硅层25A的下表面）中。
从上面的描述明显可知，通过在含硅层G中包含捕获物类260之后执行杂质掺杂28、第一退火29和第二退火36，可以将杂质充分地掺杂到凹部23的深层中。例如，当掺杂杂质时，可以杂质累积在预定深度处，以及可以通过执行第一退火29和第二退火36，来引起杂质的扩散，由此可以将足够大量的杂质掺杂到凹部23的深层中。
另外，即使当使用注入法执行杂质掺杂时，通过使用捕获物类260，可以将杂质充分地掺杂至凹部23的深层中，同时抑制渗透现象。
图5是说明根据本发明的第二实施例的具有凹陷栅结构的晶体管的视图。
参见图5，半导体衬底201具有多个晶体管区域。多个晶体管可以包括第一区域和第二区域。将隔离区域202形成为将第一区域与第二区域彼此隔离。隔离区域202具有沟槽结构且可以经由STI（shallow trench isolatio，浅沟槽隔离）工艺来形成。隔离区域202可以包括电介质层（例如，氧化硅）。第一区域是形成NMOS的区域，以及第二区域是形成PMOS的区域。在下文中，第一区域和第二区域将将会分别称为“第一NMOS区域”和“第二PMOS区域”。第一NMOS区域和第二PMOS区域的位置是为了便于说明，可以彼此互换。半导体衬底201可以但不限于由硅、锗、或硅与锗形成。另外，可以使半导体衬底201的全部或一部分应变。
在第一NMOS区域和第二PMOS区域中的半导体衬底201中限定出预定深度的凹部203。在凹部203的表面上形成栅电介质层204。
在第一NMOS区域和第二PMOS区域的栅电介质层204上形成凹陷栅结构，所述凹陷栅结构包括填充凹部203中的相应一个凹部的含硅电极200N和200P。在凹陷栅结构两侧的半导体衬底201中形成P型源极/漏极区域211A和N型源极/漏极区域211B。
首先，在第一NMOS区域中形成的凹陷栅结构可以包括N型掺杂的含硅电极200N、金属电极208B和栅硬掩模层209B。N型掺杂的含硅电极200N可以包括N型掺杂的第一硅层205B、N型掺杂的第二硅层206B以及N型掺杂的第三硅层207B。N型掺杂的第一硅层205B和N型掺杂的第二硅层206B共形地形成在栅电介质层204上，并且N型掺杂的第三硅层207B填充N型掺杂的第二硅层206B中的凹部203。N型掺杂的第一至第三硅层205B、206B和207B可以包括多晶硅层。N型掺杂的第一至第三硅层205B、206B和207B可以是均匀掺杂诸如磷的N型杂质的多晶硅层。N型掺杂的第二硅层206B包含捕获物类210。捕获物类210可以包括碳或氮、或碳与氮之混合物。在碳与氮的混合物的情况下，可以通过层叠含氮区和含碳区，来形成N型掺杂的第二硅层206B。
接着，形成在第二PMOS区域中的凹陷栅结构可以包括P型掺杂的含硅电极200P、金属电极208A以及栅硬掩模层209A。P型掺杂的含硅电极200P可以包括P型掺杂的第一硅层205A、P型掺杂的第二硅层206A以及P型掺杂的第三硅层207A。P型掺杂的第一硅层205A和P型掺杂的第二硅层206A共形地形成在栅电介质层204上，并且P型掺杂的第三硅层207A填充P型掺杂的第二硅层206A中的凹部204。P型掺杂的第一至第三硅层205A、206A和207A可以包括多晶硅层。P型掺杂的第一至第三硅层205A、206A和207A是均匀掺杂诸如硼的P型杂质的多晶硅层。P型掺杂的第二硅层206A包含捕获物类210。捕获物类210可以包括碳或氮、或碳与氮的混合物。在碳与氮的混合物的情况下，可以通过层叠含氮区和含碳区，来形成P型掺杂的第二硅层206A。
根据图5，NMOS和PMOS都包括凹陷栅结构。另外，第一NMOS区域包括N型掺杂的含硅电极200N，并且第二PMOS区域包括P型掺杂的含硅电极200P。N型掺杂的含硅电极200N和P型掺杂的含硅电极200P都包含捕获物类210。由于捕获物类21的存在，可以将充分大量的杂质掺杂至凹部203的深层中。
在第二实施例的变型中，捕获物类210可以包含在P型和N型掺杂的第三硅层207A和207B中或可以包含在P型和N型掺杂的第一硅层205A和205B中。
图6A至6H是说明用于形成根据本发明的第二实施例的晶体管的示例性方法的视图。在本实施例中，将描述用于制造CMOS电路的方法。要注意的是，本发明并非局限于CMOS电路。取而代之，本发明可以应用于形成NMOS或PMOS的所有半导体装置的制造方法。NMOS或PMOS形成在CMOS电路中。CMOS电路包括至少一个PMOS或NMOS。CMOS电路可以构成感测放大器。
参见图6A，半导体衬底41具有多个晶体管区域。多个晶体管区域可以包括第一区域和第二区域。形成隔离区域42，以将第一区域与第二区域彼此隔离。隔离区域42具有沟槽结构并且可以经由STI（shallow trench isolation，浅沟槽隔离）工艺来形成。隔离区域42可以包括电介质层（例如，氧化硅）。第一区域是形成NMOS的区域，以及第二区域是形成PMOS的区域。在下文中，第一区域和第二区域将分别称为“第一NMOS区域”和“第二PMOS区域”。第一NMOS区域和第二PMOS区域的位置是为了便于说明，可以彼此互换。半导体衬底41可以但不限于由硅、锗、或硅与锗形成。另外，可以使半导体衬底41的全部或一部分应变。此外，尽管未示出，但是可以经由本领域周知的阱形成工艺在第一NMOS区域和第二PMOS区域中形成第一阱和第二阱。可以在第一NMOS区域中形成P型的第一阱，以及可以在第二PMOS区域中形成N型的第二阱。为了形成N型的第二阱，可以将诸如磷（P）或砷（As）的N型杂质注入半导体衬底41的第二PMOS区域。为了形成P型的第一阱，可以将诸如硼（B）的P型杂质注入半导体衬底41的第一NMOS区域。半导体衬底41可以包括含硅物质。半导体衬底41可以包括硅衬底或硅-锗衬底。
在半导体衬底41上形成图案化的硬掩模层43。通过使用硬掩模层43作为刻蚀阻挡层，来刻蚀半导体衬底41的部分，以限定凹部44。硬掩模层43可以包括氧化硅、氮化硅或氧化硅与氮化硅的层叠。此外，硬掩模层43可以包括在刻蚀半导体衬底41时具有刻蚀选择性的物质。分别在第一NMOS区域和第二PMOS区域中限定出凹部44。凹部44可以具有例如根据沟道长度而不同的约2000的深度。凹部44可以通过干法刻蚀半导体衬底41来限定。于是，凹部44的底部可以具有倒圆的轮廓。尽管未示出，在限定凹部44后，可以执行阈值电压控制离子注入。在阈值电压控制离子注入中，可以为晶体管的沟道选择适合的杂质。在阈值电压控制离子注入之前，可以在凹部44的表面上形成牺牲层（未示出）。通过形成牺牲层，可以使在限定凹部44时可能会产生的刻蚀损害或缺陷减至最小程度。可以使用热氧化工艺，形成牺牲层，以及可以在阈值电压控制离子注入之后，去除牺牲层。
参见图6B，去除硬掩模层43。在半导体衬底41的整个表面（包括限定凹部44的半导体衬底41的表面）上形成栅电介质层45。栅电介质层45可以包括氧化硅、氮化硅或高介电常数（高k）物质。栅电介质层45可以经由热氧化、等离子体氧化、原子层沉积（ALD）、化学气相沉积（CVD）等来形成。随后，可以将栅电介质层45氮化。高k物质通常具有比氧化硅（SiO2）的介电常数（约3.9）高的介电常数。高k物质大体上在物理上比氧化硅厚，且具有比氧化硅低的等效氧化物厚度（equivalent oxide thickness，EOT）。例如，高k物质可以包括诸如金属氧化物或金属硅酸盐的含金属物质。金属氧化物可以包括含有诸如铪（Hf）、铝（Al）、镧（La）或锆（Zr）的金属的氧化物。金属氧化物可以包括例如氧化铪（HfO2）、氧化铝（Al2O3）、氧化镧（LaO2）、氧化锆（ZrO2）或其组合。金属硅酸盐可以包括含有诸如铪（Hf）或锆（Zr）的金属的硅酸盐。金属硅酸盐可以包括铪硅酸盐（HfSiO）、锆硅酸盐（ZrSiO）或其组合。
一种用于形成高k物质的工艺可以包括任何适用的沉积技术。例如，可以使用化学气相沉积（CVD）、低压CVD（LPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、原子层沉积（ALD）、等离子体增强ALD（PEALD）等等。为了形成均匀薄膜，可以使用等离子体增强ALD（PEALD）。接着可以使高k物质暴露给诸如等离子体氮化工艺的氮化工艺。于是，将氮注入高k物质。例如，在高k物质是铪硅酸盐（HfSiO）的情况下，通过氮化工艺形成铪硅氧氮化物（HfSiON）。以此方式，通过将氮注入金属硅酸盐，增加介电常数，以及可在后续热工艺中抑制金属硅酸盐的结晶。
在栅电介质层45的整个表面上形成栅导电层，以填充凹部44。栅导电层可以包括未掺杂杂质的含硅层200。未掺杂的含硅层200可以至少包括捕获物类470。
含硅层200可以包括多个硅层。可以以下层、中间层和上层的顺序来层叠所述多个硅层。例如，所述多个硅层可以包括第一硅层46、第二硅层47以及第三硅层48。
第一硅层46可以包括未掺杂杂质的未掺杂的硅。例如，第一硅层46可以包括未掺杂的多晶硅。可以共形地沉积第一硅层46到未填满凹部44的厚度。
第二硅层47形成在第一硅层46上。第二硅层47可以采用与第一硅层46相同的方式由未掺杂的多晶硅形成。然而，与第一硅层46不同，第二硅层47可以包括含有捕获物类470的物质。在沉积第一硅层46之后，可以连续地形成第二硅层47。此外，第二硅层47可以沉积成与第一硅层46邻近。第二硅层47中所包含的捕获物类470可以包括碳或氮。捕获物类470用来捕获和储存杂质并且在后续退火中扩散至周围结构中。当形成第二硅层47时，微量的捕获物类470掺杂至第二硅层47中并且沉积第二硅层47。于是，第二硅层47是包含捕获物类470的未掺杂的多晶硅。如果捕获物类470的浓度太高，则可能会抑制杂质的扩散。因此，捕获物类470可能具有等于或小于约1010原子/cm3的浓度。当沉积第二硅层47时，可以原位掺杂捕获物类470。当沉积第二硅层47时，除了硅源气体之外，还可以使含碳气体或含氮气体流动。可以使含碳气体和含氮气体同时流动，因而第二硅层47可以包含碳和氮两者作为捕获物类470。在另一个实例中，在通过先使含氮气体流动以形成含氮区后，可以通过使含碳气体流动以形成含碳区。
第三硅层48形成在第二硅层47上，以填充凹部44。第三硅层48可以由与第一硅层46和第二硅层47相同的物质形成。第三硅层48可以包括未掺杂杂质的未掺杂的硅。例如，第三硅层48可以包括未掺杂的多晶硅。
将第三硅层48平坦化。可以经由回蚀或化学机械抛光（CMP）来实施平坦化。
以此方式，将含硅层200形成为填充凹部44的物质。含硅层200可以包括未掺杂的多晶硅的多层结构，所述多层结构包括含有捕获物类470的第二硅层47。可以经由化学气相沉积（CVD）、原子层沉积（ALD）等来沉积第一至第三硅层46、47和48。
通过顺序沉积第一硅层46、第二硅层47和第三硅层48，来填充凹部44。由于在第一硅层46与第三硅层48之间形成含有捕获物类470的第二硅层47的事实，完成三明治结构。第一硅层46、第二硅层47和第三硅层48可以具有相同厚度。替选地，第一硅层46和第三硅层48可以具有相同厚度，而第二硅层47可以比第一硅层46和第三硅层48薄。第二硅层47至少布置在凹部44中。可以使第二硅层47形成为平行于限定凹部44的衬底41的表面。换言之，可以在离凹部44的表面均匀的距离处形成第二硅层47。第一硅层46位于凹部44的表面与第二硅层47之间。
参见图6C，在第三硅层48上形成第一掩模图案49，以覆盖第一NMOS区域。第一掩模图案49不覆盖第二PMOS区域。
执行第一杂质掺杂50，以用诸如硼的P型杂质掺杂第二PMOS区域。第一杂质掺杂50可以使用等离子体掺杂法或注入法。例如，可以使用11B作为杂质源。
通过以此方式执行第一杂质掺杂50，将杂质掺杂至第二PMOS区域的第三硅层48中。
当使用等离子体掺杂法掺杂杂质时，随着能量增加，在表面上没有发生实质浓度变化，而只有基于掺杂深度的浓度分布的斜率改变，从而掺杂深度逐渐地增加。因此，在增加能量的情况下，可以在第二PMOS区的凹部44的深层中增加第三硅层48的杂质掺杂浓度。另外，可以使杂质扩散至第三硅层48下方的第二硅层47。以此方式扩散的杂质被第二硅层47中所包含的捕获物类470捕获，且累积在第二硅层47中。
在使用注入法的情况下，可以通过将Rp（注射范围）设定至第二PMOS区域的凹部44的深层，来执行第一杂质掺杂50。因此，杂质不仅掺杂至第三硅层48中，而且还掺杂至第二硅层47中。特别地，当使用注入法时，因为第二硅层47中所包含的捕获物类470抑制渗透，所以杂质累积在第二硅层47中。因为捕获物类470抑制渗透现象，所以可以充分地增加离子注入能量。并且，可以在高温下执行后续热工艺。
以此方式，通过在含硅层200中形成含有捕获物类470的第二硅层47，可以在使用等离子体掺杂法或注入法时，在第二硅层47中累积杂质。于是，通过第一杂质掺杂50，第二PMOS区域的第三硅层48变成P型掺杂的第三硅层48A，以及第二PMOS区域的第二硅层47变成P型掺杂的第二硅层47A。P型掺杂的第二硅层47A包含捕获物类470。因此，在第二PMOS区域中形成部分P型掺杂的含硅层201P。
参见图6D，去除第一掩模图案49。
在部分P型掺杂的含硅层201P上形成第二掩模图案51，第二掩模图案51覆盖第二PMOS区域，但不覆盖第一NMOS区域。
执行第二杂质掺杂52，以用诸如磷（P）的N型杂质掺杂第一NMOS区域。第二杂质掺杂52可以使用等离子体掺杂法或注入法。例如，可以使用31P作为杂质源。
通过以此方式执行第二杂质掺杂52，将杂质掺杂至第一NMOS区域的第三硅层48中。
当使用等离子体掺杂法掺杂杂质时，随着增加能量，在表面上没有发生实质浓度变化，而只有基于掺杂深度的浓度分布的斜率改变，从而掺杂深度逐渐地增加。因此，在增加能量的情况下，可以在凹部44的深层中增加第三硅层48的杂质掺杂浓度。另外，可以使杂质扩散至在第三硅层48下方的第二硅层47。以此方式扩散的杂质被第二硅层47中所包含的捕获物类470捕获，且累积在第二硅层47中。
在采用注入法的情况下，可以通过将Rp设定到第一NMOS区域的凹部44的深层，来执行第一杂质掺杂50。因此，杂质不仅掺杂至第三硅层48中，而且还掺杂至第二硅层47中。特别地，当使用注入法时，因为第二硅层47中所包含的捕获物类470抑制渗透，所以杂质累积在第二硅层47中。因为捕获物类470抑制渗透现象，所以可以充分地增加离子注入能量。并且，可以在高温下执行后续热工艺。
以此方式，通过形成含有捕获物类470的第二硅层47，可以在采用等离子体掺杂法或注入法时，在第二硅层47中累积杂质。于是，通过第二杂质掺杂52，第一NMOS区域的第三硅层48变成N型掺杂的第三硅层48B，以及第一NMOS区域的第二硅层47变成N型掺杂的第二硅层47B。N型掺杂的第二硅层47B包含捕获物类470。因此，在第一NMOS区域中形成部分N型掺杂的含硅层201N。
参见6E图，执行第一退火53。于是，杂质从P型掺杂的第三硅层48A扩散至P型掺杂的第二硅层47A，并且杂质从N型掺杂的第三硅层48B扩散至N型掺杂的第二硅层47B。此外，累积在P型掺杂的第二硅层47A中的杂质和累积在N型掺杂的第二硅层47B中的杂质扩散至第一硅层46。第一退火53所造成的扩散将称为“初次扩散”。
通过顺序执行上述第一杂质掺杂50和第二杂质掺杂52以及第一退火53，第一至第三硅层都处于掺杂状态。即，在凹部44中形成掺杂的含硅层202N和202P。
掺杂的含硅层包括P型掺杂的含硅层202P和N型掺杂的含硅层202N。P型掺杂的含硅层202P包括P型掺杂的第一硅层46A、P型掺杂的第二硅层47A、以及P型掺杂的第三硅层48A。N型掺杂的含硅层202N包括N型掺杂的第一硅层46B、N型掺杂的第二硅层47B、以及N型掺杂的第三硅层48B。P型掺杂的第二硅层47A和N型掺杂的第二硅层47B都掺杂有杂质和捕获物类470。P型掺杂的第一硅层46A和N型掺杂的第一硅层46B以及P型掺杂的第三硅层48A和N型掺杂的第三硅层48B掺杂有杂质，但是没有掺杂捕获物类。在掺杂的含硅层是多晶硅的情况下，根据供掺杂用的杂质的类型，它变成P型掺杂的多晶硅层或N型掺杂的多晶硅层。
参见图6F，在P型掺杂的含硅层202P和N型掺杂的含硅层202N上形成金属层和栅硬掩模层之后，执行栅刻蚀工艺，以在第一NMOS区域中和在第二PMOS区域中形成凹陷栅结构。在第一NMOS区域中形成层叠有N型掺杂的含硅电极203N、金属电极54B、以及栅硬掩模层55B的凹陷栅结构。在第二PMOS区域中形成层叠有P型掺杂的含硅电极203P、金属电极54A、以及栅硬掩模层55A的凹陷栅结构。金属电极54A和54B可以包括低电阻物质。例如，金属电极54A和54B可以包括钨或氮化钛层。栅硬掩模层55A和55B可以包括氮化硅。在凹陷栅结构中，P型掺杂的含硅电极203P和N型掺杂的含硅电极203N具有填充凹部44的形状。尽管未示出，但是可以在栅刻蚀工艺之后，执行栅间隔件工艺。可以使用氧化硅、氮化硅等作为栅间隔件。
参见图6G，可以执行第三掺杂。可以通过使用例如离子注入56A掺杂P型杂质，来形成P型源极/漏极区域57A。可以通过使用例如离子注入56B来掺杂N型杂质，来形成N型源极/漏极区域57B。
参见图6H，执行第二退火58。第二退火58可以包括快速热退火。执行第二退火58，以激活注入到P型源极/漏极区域57A和N型源极/漏极区域57B中的杂质。
当执行上述第二退火58时，杂质从P型掺杂的第三硅层48A和N型掺杂的第三硅层48B分别扩散至P型掺杂的第二硅层47A和N型掺杂的第二硅层47B，以及杂质从P型掺杂的第二硅层47A和N型掺杂的第二硅层47B分别扩散至P型掺杂的第一硅层46A和N型掺杂的第一硅层46B。第二退火58所造成的扩散将称为“二次扩散”。通过二次扩散，又将杂质掺杂至P型掺杂的第一硅层46A和N型掺杂的第一硅层46B中。
结果，在完成第二退火58之后，杂质可以均匀地分布在P型掺杂的第三硅层48A和N型掺杂的第三硅层48B、P型掺杂的第二硅层和N型掺杂的第二硅层47B、以及P型掺杂的第一硅层46A和N型掺杂的第一硅层46B中。特别地，可以将杂质充分地掺杂至凹部44的深层中，即，P型掺杂的第一硅层46A和N型掺杂的第一硅层46B的下表面。
从上面描述明显可知，通过在含硅层200中包含捕获物类470之后执行第一和第二杂质掺杂50和52、第一退火53、以及第二退火58，可以将N型和P型杂质充分地掺杂至凹部44的深层中。即，当执行第一和第二杂质掺杂50和52时，可以在预定深度处累积N型和P型杂质，以及通过执行第一退火53和第二退火58，可以引起N型和P型杂质的扩散，由此可以将充分大量的N型和P型杂质掺杂到凹部44的深层中。
另外，通过在包含捕获物类470之后使用注入法来执行杂质掺杂，可以将杂质充分地掺杂到凹部44的深层中，同时抑制渗透现象。
图7是说明根据本发明的第三实施例的具有凹陷栅结构的晶体管的视图。
参见图7，半导体衬底301具有多个晶体管区域。多个晶体管区域可以包括第一区域和第二区域。形成隔离区域302，以使第一区域与第二区域彼此隔离。隔离区域302具有沟槽结构并且可以经由STI（浅沟槽隔离）工艺来形成。隔离区域302可以包括电介质层（例如，氧化硅）。第一区域是形成NMOS的区域，以及第二区域是形成PMOS的区域。在下文中，第一区域和第二区域将分别称为“第一NMOS区域”和“第二PMOS区域”。第一NMOS区域和第二PMOS区域的位置是为了便于说明，可以彼此交换。半导体衬底301可以但不限于由硅、锗或硅与锗所形成。另外，可以使半导体衬底301的全部或一部分应变。
在第二PMOS区域的半导体衬底301中限定具有预定深度的凹部303。在第一NMOS区域中没有限定凹部303。
在凹部303的表面上形成栅电介质层304。在第一NMOS区域中的半导体衬底301上也形成栅电介质层304。
在第二PMOS区域的栅电介质层304上形成P型含硅电极300P，P型含硅电极300P形成为凹陷栅结构且延伸到凹部303中。在凹陷栅结构两侧的半导体衬底301中形成P型源极/漏极区域311A。具体地，在第二PMOS区域中的凹陷栅结构包括P型掺杂的含硅电极300P、金属电极308A以及栅硬掩模层309A。P型掺杂的含硅电极300P包括P型掺杂的第一硅层305A、P型掺杂的第二硅层306A以及P型掺杂的第三硅层307A。P型掺杂的第一硅层305A和P型掺杂的第二硅层306A共形地形成在栅电介质层304上，以及P型掺杂的第三硅层307A填充由P型掺杂的第二硅层306A所限定的凹部303。P型掺杂的第一至第三硅层305A、306A及307A可以包括多晶硅层。P型掺杂第一至第三硅层305A、306A和307A可以均匀地掺杂诸如硼的P型杂质。P型掺杂的第二硅层306A包含捕获物类310。捕获物类310可以包括碳或氮、或碳与氮的混合物。在碳与氮的混合物的情况下，可以通过层叠含氮区和含碳区，来形成P型掺杂的第二硅层306A。
在第一NMOS区域中所形成的平面栅结构可以包括N型掺杂的含硅电极300N、金属电极308B以及栅硬掩模层309B。N型掺杂的含硅电极300N可以包括N型掺杂的第一硅层305B、N型掺杂的第二硅层306B以及N型掺杂的第三硅层307B。N型掺杂的第一至第三硅层305B、306B和307B可以包括多晶硅层。N型掺杂的第一至第三硅层305B、306B和307B可以掺杂有N型杂质。N型掺杂的第一至第三硅层305B、306B和307B可以均匀地掺杂诸如磷的杂质。N型掺杂的第二硅层306B包含捕获物类310。捕获物类310可以包括碳或氮、或碳与氮的混合物。在碳与氮的混合物的情况下，可以通过层叠含氮区和含碳区，形成N型掺杂的第二硅层306B。在平面栅结构两侧的半导体衬底301中形成N型源极/漏极区域311B。
根据图7，NMOS可以包括平面栅结构，以及PMOS可以包括凹陷栅结构。此外，NMOS包括N型掺杂的含硅电极300N，以及PMOS包括P型掺杂的含硅电极300P。N型掺杂的含硅电极300N和P型掺杂的含硅电极300P都包含捕获物类310。由于捕获物类310的存在，可以将充分大量的P型杂质掺杂至凹部303的深层中。
在第三实施例的变型中，捕获物类310可以包含在P型掺杂的第三硅层307A和N型掺杂的第三硅层307B中，或者捕获物类310可以包含在P型掺杂的第一硅层305A和N型掺杂的第一硅层305B中。
图8A至8H是说明形成依据本发明的第三实施例的晶体管的示例性方法的视图。在本实施例中，将描述用于制造CMOS电路的方法。要注意的是，本发明并非局限于CMOS电路。取而代之，本发明可以应用于形成NMOS或PMOS的所有半导体装置制造方法。NMOS或PMOS可以形成在CMOS电路中。CMOS电路可以包括至少一个PMOS或NMOS。CMOS电路可以构成感测放大器。
参见图8A，半导体衬底61具有多个晶体管区域。多个晶体管区域可以包括第一区域和第二区域。形成隔离区域62，以使第一区域与第二区域彼此隔离。隔离区域62具有沟槽结构且可以经由STI（浅沟槽隔离）工艺来形成。隔离区域62可以包括电介质层（例如，氧化硅）。第一区域是形成NMOS的区域，以及第二区域是形成PMOS的区域。在下文，第一区域和第二区域将分别称为“第一NMOS区域”和“第二PMOS区域”。第一NMOS区域和第二PMOS区域的位置是为了便于说明，可以彼此交换。半导体衬底61可以但不限于由硅、锗、或硅与锗所形成。另外，可以使半导体衬底61的全部或一部分应变。此外，尽管未示出，但是可以经由本领域周知的阱形成工艺在第一NMOS区域和第二PMOS区域中形成第一阱和第二阱。可以在第一NMOS区域中形成P型第一阱，以及可以在第二PMOS区域中形成N型第二阱。为了形成N型第二阱，可以将诸如磷（P）或砷（As）的N型杂质注入半导体衬底61的第二PMOS区域。为了形成P型第一阱，可以将诸如硼（B）的P型杂质注入半导体衬底61的第一NMOS区域。半导体衬底61可以包括含硅物质。半导体衬底61可以包括硅衬底或硅锗衬底。
在半导体衬底61上形成图案化的硬掩模层63。通过使用硬掩模层63作为刻蚀阻挡层，刻蚀第二PMOS区域中的半导体衬底61的部分，以限定凹部64。硬掩模层63可以包括氧化硅、氮化硅或氧化硅与氮化硅的层叠。此外，硬掩模层63可以包括在刻蚀半导体衬底61时具有刻蚀选择性的物质。凹部64限定在第二PMOS区域中。凹部64可以具有根据沟道长度而有所不同的例如约2000的深度。凹部64可以通过干法刻蚀半导体衬底61来限定。于是，凹部64的底部可以具有倒圆的轮廓。尽管未示出，在限定凹部64之后，可以执行用于控制阈值电压的杂质的离子注入（称为“阈值电压控制离子注入”）。在阈值电压控制离子注入中，可以为晶体管的沟道选择适合的杂质。在阈值电压控制离子注入之前，可以在凹部64的表面上形成牺牲层（未示出）。通过形成牺牲层，可使在限定凹部64时所产生的刻蚀损害或缺陷减至最小程度。牺牲层可以使用热氧化工艺来形成且可以在阈值电压控制离子注入之后被去除。
参见图8B，去除硬掩模层63。在半导体衬底61的整个表面（包括限定凹部64的半导体衬底41的表面）上形成栅电介质层65。栅电介质层65可以包括氧化硅、氮化硅或高k物质。栅电介质层65可以经由热氧化、等离子体氧化、原子层沉积（ALD）、化学气相沉积（CVD）来形成。随后，可以将栅电介质层65氮化。高k物质包括具有高介电常数的物质。高k物质通常具有比氧化硅（SiO2）的介电常数（约3.9）高的介电常数。高k物质实际比氧化硅厚且具有比氧化硅低的等效氧化物厚度（EOT）。例如，高k物质可以包括诸如金属氧化物或金属硅酸盐的含金属物质。金属氧化物可以例如包括含有诸如铪（Hf）、铝（Al）、镧（La）或锆（Zr）的金属的氧化物。金属氧化物可以包括氧化铪（HfO2）、氧化铝（Al2O3）、氧化镧（LaO2）、氧化锆（ZrO2）或其组合。金属硅酸盐可以包括含有诸如铪（Hf）或锆（Zr）的金属的硅酸盐。金属硅酸盐可以例如包括铪硅酸盐（HfSiO）、锆硅酸盐（ZrSiO）或其组合。
用于形成高k物质的工艺可以包括任何适用的沉积技术。例如，可以使用化学气相沉积（CVD）、低压CVD（LPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、原子层沉积（ALD）、等离子体增强ALD（PEALD）等等。为了形成均匀的薄膜，可以使用等离子体增强ALD（PEALD）。接着可以使高k物质暴露给诸如等离子体氮化工艺的氮化工艺。于是，将氮注入高k物质。例如，在高k物质是铪硅酸盐（HfSiO）的情况下，通过氮化工艺形成铪硅氧氮化物（HfSiON）。以此方式，通过将氮注入金属硅酸盐，增加介电常数，并且可以后续热工艺中抑制金属硅酸盐的结晶。
在半导体衬底61的整个表面（包括栅电介质层65）上形成栅导电层，以填充凹部64。栅导电层可以包括未掺杂杂质的含硅层300。未掺杂的含硅层300可以至少包括捕获物类670。
含硅层300可以包括多重硅层。可以以下层、中间层和上层的顺序来层叠多重硅层。例如，多重硅层可以包括第一硅层66、第二硅层67和第三硅层68。
第一硅层66可以包括未掺杂杂质的未掺杂硅。例如，第一硅层66可以包括未掺杂的多晶硅。可以共形地沉积第一硅层66至未填满凹部64的厚度。
在第一硅层66上形成第二硅层67。第二硅层67可以采用与第一硅层66相似的相同方式由未掺杂的多晶硅形成。然而，与第一硅层66不同，第二硅层67可以包括含有捕获物类670的物质。在沉积第一硅层66之后，可以连续地形成第二硅层67。此外，可以将第二硅层67沉积成与第一硅层66邻近。第二硅层67中所包含的捕获物类670可以包括碳或氮。捕获物类670用来捕获和储存杂质并且在后续退火期间将它们扩散至周围结构中。当形成第二硅层67时，掺杂和沉积捕获物类670。于是，第二硅层67是包含捕获物类670的未掺杂的多晶硅。如果捕获物类670的浓度太高，则可能会抑制杂质的扩散。因此，捕获物类670可以具有等于或小于约1010原子/cm3的浓度。当沉积第二硅层67时，可以原位掺杂捕获物类670。当沉积第二硅层67时，除了硅源气体之外，还可以使含碳气体或含氮气体流动。可以使含碳气体和含氮气体同时流动，因而第二硅层67可以包含碳和氮两者作为捕获物类670。
在第二硅层67上形成第三硅层68，以填充凹部64。第三硅层68可以由与第一硅层66和第二硅层67相同的物质形成。第三硅层68可以包括未掺杂杂质的未掺杂的硅。例如，第三硅层68可以包括未掺杂的多晶硅。在另一个实例中，在通过先使含氮气体流动以形成含氮区后，可以通过使含碳气体流动来形成含碳区。
将第三硅层68平坦化。可以经由回蚀或化学机械抛光（CMP）来实施平坦化。
以此方式，将含硅层300形成为填充凹部64的物质。含硅层300可以包括未掺杂多晶硅的多层结构，多层结构包括含有捕获物类670的第二硅层67。可以经由化学气相沉积（CVD）、原子层沉积（ALD）等来沉积第一至第三硅层66、67和68。
通过顺序沉积第一硅层66、第二硅层67和第三硅层68，来填充凹部64。由于在第一硅层66与第三硅层68之间形成包含捕获物类670的第二硅层67的事实，完成三明治结构。第一硅层66、第二硅层67和第三硅层68可以具有相同厚度。替选地，第一硅层66和第三硅层68可以具有相同厚度，而第二硅层67可以比第一硅层66和第三硅层68薄。第二硅层67至少布置在凹部64中。可以将第二硅层67形成为平行于限定凹部64的衬底51的表面。换言之，可以在离凹部64的表面均匀的距离处形成第二硅层67。第一硅层66布置在凹部64的表面与第二硅层67间。
参见图8C，在第三硅层68上形成第一掩模图案69，以覆盖第一NMOS区域。第一掩模图案69没有覆盖第二PMOS区域。
执行第一杂质掺杂70，以用诸如硼的P型杂质掺杂第二PMOS区域。第一杂质掺杂70可以使用等离子体掺杂法或注入法。例如，可以使用11B作为杂质源。
通过以此方式执行第一杂质掺杂70，将杂质掺杂到第二PMOS区域的第三硅层68中。
当使用等离子体掺杂法掺杂杂质时，随着增加能量，在表面上没有发生实质浓度变化，而只有基于掺杂深度的浓度分布的斜率改变，从而掺杂深度逐渐地增加。因此，在增加能量的情况下，可以在第二PMOS区域的凹部64的深层中增加第三硅层68的杂质掺杂浓度。另外，可以使杂质扩散到第三硅层68下方的第二硅层67。以此方式扩散的杂质被第二硅层67中所包含的捕获物类670捕获，且累积在第二硅层67中。
在使用注入法的情况下，可以将Rp（注射范围）设定至凹部64的深层，来执行第一杂质掺杂70。因此，杂质不仅掺杂至第三硅层68中，而且还掺杂至第二硅层67中。特别地，当使用注入法时，因为第二硅层67中所包含的捕获物类670抑制渗透，所以杂质累积在第二硅层67中。因为捕获物类670抑制渗透现象，所以可以充分地增加离子注入能量。此外，可以在高温下执行后续热工艺。
以此方式，通过在含硅层300中形成包含捕获物类670的第二硅层67，在使用等离子体掺杂法或注入法时，杂质可以累积在第二硅层67中。于是，通过第一杂质掺杂70，第二PMOS区域的第三硅层68变成P型掺杂的第三硅层68A，以及第二PMOS区域的第二硅层67变成P型掺杂的第二硅层67A。P型掺杂的第二硅层67A包含捕获物类670。因此，在第二PMOS区域中形成部分P型掺杂的含硅层301P。
参见图8D，去除第一掩模图案69。
在部分P型掺杂的含硅层301P上形成第二掩模图案71，所述第二掩模图案71覆盖第二PMOS区域，但是没有覆盖第一NMOS区域。
执行第二杂质掺杂72，以用诸如磷（P）的N型杂质掺杂第一NMOS区域。第二杂质掺杂72可以使用等离子体掺杂法或注入法。例如，可以使用31P作为杂质源。
以此方式，在没有限定凹部的第一NMOS区域中执行第二杂质掺杂72。
通过第二杂质掺杂72，第一NMOS区域的第三硅层68和第二硅层67变成N型掺杂的第三硅层68B和N型掺杂的第二硅层67B。N型掺杂的第二硅层67B包含捕获物类670。因此，在第一NMOS区域中形成部分N型掺杂的含硅层301N。
参见图8E，执行第一退火73。于是，P型杂质从P型掺杂的第三硅层68A扩散至P型掺杂的第二硅层67A，以及N型杂质从N型掺杂的第三硅层68B扩散至N型掺杂的第二硅层67B。此外，P型掺杂的第二硅层67A和N型掺杂的第二硅层67B中所累积的杂质扩散至第一硅层66。第一退火73所造成的扩散将称为“初次扩散”。
通过顺序执行上述第一杂质掺杂70和第二杂质掺杂72以及第一退火73，第一至第三硅层都处于掺杂状态。即，在凹部64中形成P型掺杂的含硅层302P。在第一NMOS区域中形成N型掺杂的含硅层302N。
P型掺杂的含硅层302P包括P型掺杂的第一硅层66A、P型掺杂的第二硅层67A以及P型掺杂的第三硅层68A。N型掺杂的含硅层302N包括N型掺杂的第一硅层66B、N型掺杂的第二硅层67B、以及N型掺杂的第三硅层68B。P型和N型掺杂的第二硅层67A和67B掺杂有杂质且掺杂有捕获物类670。P型和N型掺杂的第一硅层66A和66B以及P型和N型掺杂的第三硅层68A和68B仅掺杂有杂质而没有掺杂捕获物类。在掺杂的含硅层是多晶硅的情况下，根据供掺杂用的杂质的类型，它变成P型掺杂的多晶硅层或N型掺杂的多晶硅层。
参见图8F，在P型和N型掺杂的含硅层302P和302N上形成金属层和栅硬掩模层之后，执行栅刻蚀工艺。在第一NMOS区域中形成平面栅结构，以及在第二PMOS区域中形成一凹陷栅结构。在第一NMOS区域中形成平面栅结构，所述平面栅结构中层叠有N型掺杂的含硅电极303N、金属电极74B和栅硬掩模层75B。在第二PMOS区域中形成凹陷栅结构，所述凹陷栅结构中层叠P型掺杂的含硅电极303P、金属电极74A和栅硬掩模层75A。形成在凹陷栅结构中的P型掺杂的含硅电极303P延伸至凹部64中。金属电极74A和74B可以包括低电阻物质。例如，金属电极74A和74B可以包括钨或氮化钛。栅硬掩模层75A和75B可以包括氮化硅。尽管未示出，可以在栅刻蚀工艺之后，执行栅间隔件工艺。可以使用氧化硅、氮化硅等作为栅间隔件。
参见图8G，可以执行第三掺杂。可以通过使用例如离子注入76A掺杂P型杂质，来形成P型源极/漏极区域77A。可以通过使用例如离子注入76B掺杂N型杂质，来形成N型源极/漏极区域77B。
参见图8H，执行第二退火78。第二退火78可以包括快速热退火。执行第二退火78，以激活注入到P型源极/漏极区域77A和N型源极/漏极区域77B的杂质。
当执行上述第二退火78时，杂质从P型和N型掺杂的第三硅层68A和68B分别扩散到P型和N型掺杂的第二硅层67A和67B，并且杂质从P型和N型掺杂的第二硅层67A和67B分别扩散至P型和N型掺杂的第一硅层66A和66B。第二退火78所造成的扩散将称为“二次扩散”。通过二次扩散，又将杂质额外地掺杂至P型和N型掺杂的第一硅层66A和66B中。
结果，在完成第二退火78之后，可以在P型掺杂的第三硅层68A和N型掺杂的第三硅层68B中、在P型第二硅层67A和N型掺杂的第二硅层67B中，以及在P型掺杂的第一硅层66A和N型掺杂的第一硅层66B中均匀地分布杂质。尤其是，可以将杂质充分地掺杂至凹部64的深层中，即，P型掺杂的第一硅层66A的下表面。
从上面的描述显然可知，通过在含硅层300中包含捕获物类670之后，执行第一杂质掺杂70、第一退火73和第二退火78，可以将P型杂质充分地掺杂至凹部64的深层中。即，即使在执行第一杂质掺杂70时，P型杂质仍可以累积在预定深度处，以及可以通过执行第一退火73和第二退火78，引起P型杂质的扩散，由此可将充分大量的P型杂质掺杂至凹部64的深层中。
另外，通过在包含捕获物类670之后使用注入法执行杂质掺杂，可以将P型杂质充分地掺杂至凹部64的深层中，同时抑制渗透现象。
图9是说明根据本发明的第四实施例的具有凹陷栅结构的晶体管的视图。
参见图9，半导体衬底401具有多个晶体管区域。多个晶体管区域可以包括第一区域和第二区域。形成隔离区域402，以将第一区域与第二区域彼此隔离。隔离区域402具有沟槽结构并且可以经由STI（浅沟槽隔离）工艺来形成。隔离区域402可以包括电介质层（例如，氧化硅）。第一区域是形成NMOS的区域，并且第二区域是形成PMOS的区域。在下文中，第一区域和第二区域将分别称为“第一NMOS区域”和“第二PMOS区域”。第一NMOS区域和第二PMOS区域的位置是为了便于说明，以及可以彼此交换。半导体衬底401可以但不限于由硅、锗或硅与锗形成。另外，可以使半导体衬底401的全部或一部分应变。
在第一NMOS区域中的半导体衬底401中限定出预定深度的凹部403。在第二PMOS区域中没有限定凹部403。
在凹部403的表面上形成栅电介质层404。在第二PMOS区域中的半导体衬底401上也形成栅电介质层404。
在第一NMOS区域的栅电介质层404上形成凹陷栅结构，所述凹陷栅结构包括填充凹部403的N型含硅电极400N。在凹陷栅结构两侧的半导体衬底401中形成N型源极/漏极区域411A。
形成在第一NMOS区域中的凹陷栅结构可以包括N型掺杂的含硅电极400N、金属电极408A以及栅硬掩模层409A。N型掺杂的含硅电极400N可以包括N型掺杂的第一硅层405A、N型掺杂的第二硅层406A以及N型掺杂的第三硅层407A。N型掺杂的第一硅层405A和N型掺杂的第二硅层406A共形地形成在栅电介质层404上，以及N型掺杂的第三硅层407A填充N型掺杂的第二硅层406A中的凹部403。N型掺杂的第一至第三硅层405A、406A和407A可以包括多晶硅层。N型掺杂的第一至第三硅层405A、406A和407A均匀地掺杂有诸如磷的N型杂质的多晶硅层。N型掺杂的第二硅层406A包含捕获物类410。捕获物类410可以包括碳或氮、或碳与氮的混合物。在碳与氮的混合物的情况下，可以通过层叠含氮区和含碳区，来形成N型掺杂的第二硅层406A。
在第二PMOS区域中所形成的平面栅结构可以包括P型掺杂的含硅电极400P、金属电极408B以及栅硬掩模层409B。P型掺杂的含硅电极400P可以包括P型掺杂的第一硅层405B、P型掺杂的第二硅层406B以及P型掺杂的第三硅层407B。P型掺杂的第一至第三硅层405B、406B和407B可以包括均匀地掺杂有诸如硼的P型杂质的多晶硅层。P型掺杂的第二硅层406B包含捕获物类410。capture species410may include carbon or nitrogen,or amixture of carbon and nitrogen.捕获物类410可以包括碳或氮、或碳与氮的混合物。在碳与氮的混合物的情况下，可以通过层叠含氮区和含碳区，形成P型掺杂的第二硅层406B。在平面栅结构两侧的半导体衬底401中形成P型源极/漏极区域411B。
根据图9，PMOS包括平面栅结构，以及NMOS包括凹陷栅结构。此外，NMOS包括N型掺杂的含硅电极400N，以及PMOS包括P型掺杂的含硅电极400P。N型掺杂的含硅电极400N和P型掺杂的含硅电极400P都包含捕获物类410。由于捕获物类410的存在，可以将充分大量的N型杂质掺杂至凹部403的深层中。
在第四实施例的变型中，捕获物类410可以包含在N型和P型掺杂的第三硅层407A和407B中，或者捕获物类410可以包含在N型和P型掺杂的第一硅层405A和405B中。
图10A至10H是说明形成根据本发明的第四实施例的晶体管的示例性方法的视图。在本实施例中，将描述用于制造CMOS电路的方法。要注意的是，本发明并非局限于CMOS电路。取而代之，本发明可以应用于用于形成NMOS和PMOS的所有半导体器件制造方法。此外，本发明可以应用于制造NMOS的方法和制造PMOS的方法中的每种方法。NMOS和PMOS形成在CMOS电路中。CMOS电路包括至少一个PMOS或NMOS。CMOS电路可以构成感测放大器。
参见图10A，半导体衬底81具有多个晶体管区域。所述多个晶体管区域可以包括第一区域和第二区域。形成隔离区域82，以将第一区域与第二区域彼此隔离。隔离区域82具有沟槽结构并且可以经由STI（浅沟槽隔离）工艺来形成。隔离区域82可以包括电介质层（例如，氧化硅）。第一区域是形成NMOS的区域，以及第二区域是形成PMOS的区域。在下文，第一区域和第二区域将分别称为“第一NMOS区域”和“第二PMOS区域”。第一NMOS区域和第二PMOS区域的位置是为了方便说明，可以彼此交换。半导体衬底81可以但不限于由硅、锗或硅与锗形成。另外，可以使半导体衬底81的全部或一部分应变。此外，尽管未示出，但是可以经由本领域周知的阱形成工艺来在第一NMOS区域和第二PMOS区域中形成第一阱和第二阱。首先，可以在第一NMOS区域中形成第一P型阱，以及可以在第二PMOS区域中形成第二N型阱。为了形成N型第二阱，可以将诸如磷（P）或砷（As）的N型杂质注入半导体衬底81的第一NMOS区域中。为了形成P型第一阱，可以将诸如硼（B）的P型杂质注入半导体衬底81的第二PMOS区域。半导体衬底81可以包括含硅物质。半导体衬底81可以包括硅衬底或硅锗衬底。
在半导体衬底81上形成图案化的硬掩模层83。通过使用硬掩模层83作为刻蚀阻挡层刻蚀半导体衬底81的部分，来限定出凹部84。硬掩模层83可以包括氧化硅、氮化硅、或氧化硅与氮化硅的层叠。此外，硬掩模层83可以包括在刻蚀半导体衬底81时具有刻蚀选择性的物质。凹部84限定在第一NMOS区域中。凹部84可以具有例如约2000的深度，所述深度依据沟道长度而有所不同。可以通过干法刻蚀半导体衬底81来限定凹部84。于是，凹部84的底部可以具有倒圆的轮廓。尽管未示出，在限定凹部84之后，可以执行用于控制阈值电压的杂质的离子注入（以下，称为“阈值电压控制离子注入”）。在阈值电压控制离子注入中，可以为晶体管的沟道选择适合的杂质。在阈值电压控制离子注入之前，可以在凹部84的表面上形成牺牲层（未示出）。通过形成牺牲层，可使在限定凹部84时所产生的刻蚀损害和/或缺陷减至最小程度。可以使用热氧化工艺，形成牺牲层，以及可以在阈值电压控制离子注入之后去除牺牲层。
参见图10B，去除硬掩模层83。在半导体衬底81的整个表面（包括限定凹部84的半导体衬底81的表面）上形成栅电介质层85。栅电介质层85可以包括氧化硅、氮化硅或高介电常数（高k）物质。栅电介质层85可以经由热氧化、等离子体氧化、原子层沉积（ALD）、化学气相沉积（CVD）等来形成。随后，可以将栅电介质层85氮化。高k物质包括具有高介电常数的物质。高k物质通常具有比氧化硅（SiO2）的介电常数（约3.9）高的介电常数。高k物质实质上比氧化硅厚且具有比氧化硅低的等效氧化物厚度（EOT）值。例如，高k物质可以包括诸如金属氧化物或金属硅酸盐的含金属物质。金属氧化物例如可以包括含有诸如铪（Hf）、铝（Al）、镧（La）或锆（Zr）的金属的氧化物。金属氧化物可以包括氧化铪（HfO2）、氧化铝（Al2O3）、氧化镧（LaO2）、氧化锆（ZrO2）或其组合。金属硅酸盐可以包括含有诸如铪（Hf）或锆（Zr）的金属的硅酸盐。金属硅酸盐可以包括铪硅酸盐（HfSiO）、锆硅酸盐（ZrSiO）或其组合。
用于形成高k物质的工艺可以包括任何适用的沉积技术。例如，可以使用化学气相沉积（CVD）、低压CVD（LPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、原子层沉积（ALD）、等离子体增强ALD（PEALD）等等。为了形成均匀的薄膜，可以使用等离子体增强ALD（PEALD）。随后可以使高k物质暴露给诸如等离子体氮化工艺的氮化工艺。于是，将氮注入高k物质。例如，在高k物质是铪硅酸盐（HfSiO）的情况下，通过氮化工艺形成铪硅氧氮化物（HfSiON）。以此方式，通过将氮注入金属硅酸盐，增加介电常数，以及可在后续热工艺中抑制金属硅酸盐的结晶。
在半导体衬底81的整个表面（包括栅电介质层85）上形成栅导电层，以填充凹部84。栅导电层可以包括未掺杂杂质的含硅层400。未掺杂的含硅层400可以至少包括捕获物类870。
含硅层400可以包括多个硅层。可以采用下层、中间层和上层的顺序来层叠多个硅层。例如，多个硅层可以包括第一硅层86、第二硅层87以及第三硅层88。
首先，第一硅层86可以包括未掺杂杂质的未掺杂的硅。例如，第一硅层86可以包括未掺杂的多晶硅。可以共形地沉积第一硅层86至未填满凹部84的厚度。
在第一硅层86上形成第二硅层87。第二硅层87可以由与第一硅层86相似的方式由未掺杂的多晶硅形成。然而，与第一硅层86不同，第二硅层87可以包括含有捕获物类870的物质。在沉积第一硅层86后，可以连续地形成第二硅层87。此外，可以将第二硅层87沉积成与第一硅层86邻近。在第二硅层87中所包含的捕获物类870可以包括碳或氮。捕获物类870用来捕获和储存杂质并且在后续退火期间将它们扩散至周围结构中。当形成第二硅层87时，捕获物类870掺杂至第二硅层87中。于是，第二硅层87是包含捕获物类870的未掺杂的多晶硅。如果捕获物类870的浓度太高，则可能会抑制杂质的扩散。因此，捕获物类870可以具有等于或小于约1010原子/cm3的浓度。当沉积第二硅层87时，可以原位掺杂捕获物类870。当沉积第二硅层87时，除了硅源气体之外，还可以使含碳气体或含氮气体流动。可以使含碳气体和含氮气体同时流动，于是第二硅层87可以包含碳和氮两者作为捕获物类870。在另一个实例中，在通过先使含氮气体流动以形成含氮区后，可以通过使含碳气体流动以形成含碳区。
在第二硅层87上形成第三硅层88，以填充凹部84。第三硅层88可以由与第一硅层86和第二硅层87相同的物质形成。第三硅层88可以包括未掺杂杂质的未掺杂的硅。第三硅层88可以包括未掺杂的多晶硅。
将第三硅层88平坦化。可以经由回蚀或化学机械抛光（CMP）来实施平坦化。
以此方式，将含硅层400形成为填充凹部84的物质。含硅层400可以包括未掺杂的多晶硅的多层结构，多层结构包括含有捕获物类870的第二硅层87。可以经由化学气相沉积（CVD）、原子层沉积（ALD）等来沉积第一至第三硅层86、87和88。
通过顺序沉积第一硅层86、第二硅层87和第三硅层88，填充凹部84。由于在第一硅层86与第三硅层88之间形成含有捕获物类870的第二硅层87的事实，完成三明治结构。第一硅层86、第二硅层87和第三硅层88可以具有相同厚度。替选地，第一硅层86和第三硅层88可以具有相同厚度，而第二硅层87可以比第一硅层86和第三硅层88薄。
参见图10C，在第三硅层88上形成覆盖第二PMOS区域且开放第一NMOS区域的第一掩模图案89。也就是说，将第一掩模图案89形成为开放NMOS区域。
执行第一杂质掺杂90，用诸如磷的N型杂质掺杂第一NMOS区域。第一杂质掺杂90可以使用等离子体掺杂法或注入法。例如，可以使用31P作为杂质源。
通过以此方式执行第一杂质掺杂90，将杂质掺杂至第一NMOS区域的第三硅层88中。
当使用等离子体掺杂法掺杂杂质时，随着增加能量，在表面上没有发生实质浓度变化，而只有基于掺杂深度的浓度分布的斜率改变，从而掺杂深度逐渐地增加。因此，在增加能量的情况下，可以在第一NMOS区的凹部84的深层中增加第三硅层88的杂质掺杂浓度。另外，可以使杂质扩散至第三硅层88下面的第二硅层87。以此方式扩散的杂质被第二硅层87中所包含的捕获物类870捕获，且累积在第二硅层87中。
在使用注入法的情况下，可以通过将Rp（注射范围）设定至第一NMOS区域的凹部84的深层，执行第一杂质掺杂90。因此，杂质不仅掺杂至第三硅层88中，而且还掺杂至第二硅层87中。特别地，当使用注入法时，因为第二硅层87中包含的捕获物类870抑制渗透，所以在第二硅层87中累积杂质。因为捕获物类870抑制渗透现象，所以可以充分地增加离子注入能量。此外，可以在高温下执行后续热工艺。
以此方式，通过在含硅层400中形成含有捕获物类870的第二硅层87，可以在使用等离子体掺杂法或注入法时，在第二硅层87中累积杂质。于是，通过第一杂质掺杂90，第一NMOS区域的第三硅层88变成N型掺杂的第三硅层88A，以及第一NMOS区域的第二硅层87变成N型掺杂的第二硅层87A。N型掺杂的第二硅层87A包含捕获物类870。因此，在第一NMOS区域中形成部分N型掺杂的含硅层401N。
参见图10D，去除第一掩模图案89。
在部分N型掺杂的含硅层401N上形成第二掩模图案91，第二掩模图案91覆盖第一NMOS区域而没有覆盖第二PMOS区域。
执行第二杂质掺杂92，以用诸如硼的P型杂质掺杂第二PMOS区域。第二杂质掺杂92可以使用等离子体掺杂法或注入法。例如，可以使用11B作为杂质源。
以此方式，在没有限定凹部的第二PMOS区域中执行第二杂质掺杂92。
通过第二杂质掺杂92，第二PMOS区域的第三硅层88变成P型掺杂的第三硅层88B，并且第二PMOS区域的第二硅层87变成P型掺杂的第二硅层87B。P型掺杂的第二硅层87B包含捕获物类870。因此，在第二PMOS区域中形成部分P型掺杂的含硅层401P。
参见图10E，执行第一退火93。于是，杂质从N型掺杂的第三硅层88A扩散至N型掺杂的第二硅层87A，并且从P型掺杂的第三硅层88B扩散至P型掺杂的第二硅层87B。此外，N型掺杂的第二硅层87A和P型掺杂的第二硅层87B中所累积的杂质扩散至第一硅层86。第一退火93所造成的扩散将称为“初次扩散”。
通过顺序执行上述第一杂质掺杂90和第二杂质掺杂92以及第一退火93，第一至第三硅层均处于掺杂状态。即，在凹部84中形成N型掺杂的含硅层402N。
在第二PMOS区域中形成P型掺杂的含硅层402P。N型掺杂的含硅层402N可以包括N型掺杂的第一硅层86A、N型掺杂的第二硅层87A以及N型掺杂的第三硅层88A。P型掺杂的含硅层402P可以包括P型掺杂的第一硅层86B、P型掺杂的第二硅层87B以及P型掺杂的第三硅层88B。N型掺杂的第二硅层87A和P型掺杂的第二硅层87B都掺杂有杂质和捕获物类870。N型掺杂的第一硅层86A和P型掺杂的第一硅层、以及N型掺杂的第三硅层88A和P型掺杂的第三硅层88B掺杂有杂质，但是没有掺杂捕获物类。在掺杂的含硅层是多晶硅的情况下，它根据所掺杂的杂质的类型成为P型掺杂的多晶硅层或N型掺杂的多晶硅层。
参见图10F，在N型掺杂的含硅层402N和P型掺杂的含硅层402P上形成金属层和栅硬掩模层后，执行栅刻蚀工艺，以在第一NMOS区域中形成凹陷栅结构，并且在第二PMOS区域中形成平面栅结构。
在第一NMOS区域中形成凹陷栅结构，所述凹陷栅结构中层叠有N型掺杂的含硅电极403N、金属电极94A以及栅硬掩模层95A。在第二PMOS区域中形成平面栅结构，所述平面栅结构中层叠有P型掺杂的含硅电极403P、金属电极94B以及栅硬掩模层95B。将凹陷栅结构配置成将N型掺杂的含硅电极403N填充凹部84。金属电极94A和94B可以包括诸如钨或氮化钛的低电阻物质。栅硬掩模层95A和95B可以包括氮化硅。尽管未示出，可以在栅刻蚀工艺之后，执行栅间隔件工艺。可以使用氧化硅、氮化硅等作为栅间隔件。
参见图10G，可以执行第三掺杂。可以通过使用例如离子注入96B来掺杂P型杂质，来形成P型源极/漏极区域97B。可以通过使用例如离子注入96A掺杂N型杂质，来形成N型源极/漏极区域97A。
参见图10H，执行第二退火98。第二退火98可以包括快速热退火。实施第二退火98，以将注入N型源极/漏极区域97A和P型源极/漏极区域97B中的杂质激活。
当如上述执行第二退火98时，杂质从N型掺杂的第三硅层88A扩散至N型掺杂的第二硅层87A以及从P型掺杂的第三硅层88B扩散至P型掺杂的第二硅层87B，并且杂质从N型掺杂的第二硅层87A扩散至N型掺杂的第一硅层86A，以及从P型掺杂的第二硅层87B扩散至P型掺杂的第一硅层86B。第二退火98所造成的扩散将称为“二次扩散”。通过二次扩散，又将杂质掺杂至N型掺杂的第一硅层86A和P型掺杂的第一硅层86B中。
结果，在完成第二退火98后，杂质可以均匀地分布在N型掺杂的第三硅层88A和P型掺杂的第三硅层88B中、在N型掺杂的第二硅层87A和P型掺杂的第二硅层87B中、以及在N型第一硅层86A和P型掺杂的第一硅层86B中。特别地，杂质可以充分地掺杂至凹部84的深层（即，N型掺杂的第一硅层86A的下表面）中。
从上面的描述显然可知，通过在含硅层400中包含捕获物类870之后执行第一杂质掺杂90、第一退火93和第二退火98，可以将N型杂质充分地掺杂至凹部84的深层中。即，即使在执行第一杂质掺杂90时，N型杂质仍可以累积在预定深度，以及通过执行第一退火93和第二退火98，可以引起杂质的扩散，由此可以将充分大量的N型杂质掺杂至凹部84的深层中。
另外，通过在包含捕获物类870之后使用注入法，执行杂质掺杂，可以将N型杂质充分地掺杂至凹部84的深层中，同时抑制渗透现象。
从上面的描述显然可知，在本发明的实施例中，提供如下优点：形成杂质，然后使用等离子体掺杂法执行杂质注入，可以将杂质充分地掺杂至凹部的深层中。
此外，在本发明的实施例中，提供如下优点：因为形成包含用于捕获杂质的捕获物类的硅层，然后使用注入法执行杂质注入，所以可以将杂质充分地掺杂至凹部的深层中，同时抑制渗透现象的发生。
因此，在本发明的实施例中，即使栅电极的高度因在凹陷栅结构中增加，仍可以改善含硅电极的杂质掺杂效率。
尽管已经参照具体的实施例描述了本发明，但是对于本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (26)

1.一种制造晶体管的方法，包括以下步骤：
在半导体衬底中形成凹部；
在所述半导体衬底之上形成栅电介质层；
在所述栅电介质层之上形成包括未掺杂的第一硅层和未掺杂的第三硅层的栅导电层，所述栅导电层包括作为捕获区的未掺杂的中间硅层；
形成所述栅导电层之后用杂质掺杂所述栅导电层，其中所述杂质累积在所述捕获区中；
刻蚀未掺杂的第一硅层、未掺杂的第三硅层以及未掺杂的中间硅层来形成凹陷栅结构；以及
通过执行退火，使所述杂质扩散，
其中，所述凹陷栅结构中所包括的捕获区包含捕获所述杂质的捕获物类，所述捕获物类包括碳和氮中的至少一种，
其中，所述凹陷栅结构中所包括的未掺杂的第一硅层和未掺杂的中间硅层被共形地形成为未填满所述凹部，而所述凹陷栅结构中所包括的未掺杂的第三硅层被形成在未掺杂的中间硅层之上来填满所述凹部。
2.如权利要求1所述的方法，其中，在所述凹部中形成所述捕获区。
3.如权利要求1所述的方法，其中，所述未掺杂的第一硅层、所述未掺杂的中间硅层以及所述未掺杂的第三硅层包括未掺杂的多晶硅。
4.一种制造晶体管的方法，包括以下步骤：
在半导体衬底中形成凹部；
在所述半导体衬底之上形成栅电介质层；
在所述栅电介质层之上形成包括下硅层、未掺杂的中间硅层和上硅层的栅导电层，其中所述未掺杂的中间硅层包含捕获物类；
用第一杂质掺杂所述栅导电层，其中所述第一杂质累积在所述未掺杂的中间硅层的捕获区中；
通过执行退火，使累积在所述未掺杂的中间硅层中的所述第一杂质扩散至所述下硅层；以及
刻蚀所述下硅层、所述未掺杂的中间硅层以及所述上硅层来形成凹陷栅结构，
其中，所述凹陷栅结构中所包括的下硅层和未掺杂的中间硅层被共形地形成为未填满所述凹部，而所述凹陷栅结构中所包括的上硅层被形成在未掺杂的中间硅层之上来填满所述凹部。
5.如权利要求4所述的方法，其中，在所述凹部中形成所述未掺杂的中间硅层。
6.如权利要求4所述的方法，其中，所述捕获物类包括碳和氮中的至少一种。
7.如权利要求4所述的方法，其中，形成所述栅导电层的步骤还包括以下步骤：
原位掺杂所述捕获物类至所述未掺杂的中间硅层中。
8.如权利要求4所述的方法，其中，所述下硅层、所述未掺杂的中间硅层和所述上硅层包括未掺杂的多晶硅。
9.如权利要求4所述的方法，其中，所述第一杂质包括硼或磷。
10.如权利要求4所述的方法，还包括以下步骤：
在使所述第一杂质扩散后，在所述栅导电层之上形成金属层；
通过刻蚀所述金属层和所述栅导电层，形成栅结构；
通过掺杂第二杂质至所述栅结构两侧的所述半导体衬底中，形成源极/漏极区域；以及
通过执行退火，使第二杂质在所述源极/漏极区域中扩散。
11.一种制造晶体管的方法，包括：
在半导体衬底的第一区和第二区中形成凹部；
在具有所述凹部的所述半导体衬底之上形成栅电介质层；
在所述栅电介质层之上，在所述第一区域中和在所述第二区域中形成栅导电层，所述栅导电层包括下硅层、未掺杂的中间硅层和上硅层，其中所述未掺杂的中间硅层包含捕获物类；
用第一杂质掺杂所述第一区域中的所述栅导电层，以及用与所述第一杂质不同的第二杂质掺杂所述第二区域中的所述栅导电层，其中所述第一杂质和所述第二杂质分别累积在所述第一区域中和所述第二区域中的所述未掺杂的中间硅层中；以及
通过执行退火，使分别在所述第一区域和所述第二区域中的所述第一杂质和所述第二杂质扩散至所述下硅层；以及
刻蚀所述下硅层、所述未掺杂的中间硅层以及所述上硅层来形成凹陷栅结构，
其中，所述凹陷栅结构中所包括的下硅层和未掺杂的中间硅层被共形地形成为未填满所述凹部，而所述凹陷栅结构中所包括的上硅层被形成在未掺杂的中间硅层之上来填满所述凹部。
12.如权利要求11所述的方法，其中，在所述凹部中形成所述未掺杂的中间硅层。
13.如权利要求11所述的方法，其中，所述捕获物类包括碳和氮中的至少一种。
14.如权利要求11所述的方法，其中，形成所述栅导电层还包括以下步骤：
将所述捕获物类原位掺杂到所述未掺杂的中间硅层中。
15.如权利要求11所述的方法，其中，所述第一杂质包括硼，以及所述第二杂质包括磷。
16.如权利要求11所述的方法，其中，所述下硅层、所述未掺杂的中间硅层以及所述上硅层包括未掺杂的多晶硅。
17.如权利要求11所述的方法，其中，所述第一区域为PMOS区域，以及所述第二区域为NMOS区域。
18.如权利要求11所述的方法，还包括以下步骤：
在使所述第一杂质和所述第二杂质扩散之后，在所述栅导电层之上形成金属层；
通过刻蚀所述金属层和所述栅导电层，形成栅结构；
通过掺杂第三杂质到所述栅结构两侧之上的所述半导体衬底中，形成源极/漏极区域；以及
通过执行退火，使所述第三杂质在所述源极/漏极区域中扩散。
19.一种制造晶体管的方法，包括以下步骤：
在半导体衬底之上形成栅电介质层，所述半导体衬底包括限定凹部的第一区域和具有平坦表面的第二区域；
在所述栅电介质层之上在第一区域中和在所述第二区域中形成栅导电层，所述栅导电层包括下硅层、未掺杂的中间硅层和上硅层，其中所述未掺杂的中间硅层包含捕获物类；
用第一杂质掺杂所述第一区域中的所述栅导电层，以及用与所述第一杂质不同的第二杂质掺杂所述第二区域中的所述栅导电层，其中所述第一杂质和所述第二杂质分别累积在所述第一区域中和所述第二区域中的所述未掺杂的中间硅层中；以及
通过执行退火，使分别在所述第一区域中和在所述第二区域中的所述第一杂质和所述第二杂质扩散至所述下硅层；以及
刻蚀所述下硅层、所述未掺杂的中间硅层以及所述上硅层来形成凹陷栅结构，
其中，所述捕获物类包括碳和氮中的至少一种以捕获杂质，
其中，所述凹陷栅结构中所包括的下硅层和未掺杂的中间硅层被共形地形成为未填满所述凹部，而所述凹陷栅结构中所包括的上硅层被形成在未掺杂的中间硅层之上来填满所述凹部。
20.如权利要求19所述的方法，其中，在所述凹部中形成所述第一区域中的所述未掺杂的中间硅层。
21.如权利要求19所述的方法，还包括以下步骤：
在使所述第一杂质和所述第二杂质扩散之后，在所述栅导电层之上形成金属层；
通过刻蚀所述金属层和所述栅导电层，分别在所述第一区域和所述第二区域中形成凹陷栅结构和平面栅结构；
通过掺杂第三杂质到所述凹陷栅结构和所述平面栅结构的两侧之上的所述半导体衬底中，来形成源极/漏极区域；以及
通过执行退火，使所述第三杂质在所述源极/漏极区域中扩散。
22.一种半导体装置，包括：
半导体衬底，所述半导体衬底包括多个晶体管区域；
凹部，所述凹部限定在所述多个晶体管区域中的至少一个中；
栅电介质层，所述栅电介质层形成在具有所述凹部的所述半导体衬底之上；以及
凹陷栅结构，所述凹陷栅结构形成在所述凹部中和在所述栅电介质层之上，所述凹陷栅结构包括下硅层、未掺杂的中间硅层和上硅层，其中所述未掺杂的中间硅层包含捕获物类以累积被掺杂到所述凹陷栅结构中的杂质，
其中，所述捕获物类包括碳和氮中的至少一种，
其中，所述凹陷栅结构中所包括的下硅层和未掺杂的中间硅层被共形地形成为未填满所述凹部，而所述凹陷栅结构中所包括的上硅层被形成在未掺杂的中间硅层之上来填满所述凹部。
23.如权利要求22所述的半导体装置，其中，所述未掺杂的中间硅层位于所述凹部中。
24.如权利要求22所述的半导体装置，其中，所述下硅层、所述未掺杂的中间硅层和所述上硅层包括掺杂硼或磷的多晶硅层。
25.如权利要求22所述的半导体装置，其中，所述凹陷栅结构包括CMOS电路的栅结构。
26.如权利要求22所述的半导体装置，还包括：
形成在所述栅电介质层之上的平面栅结构，所述平面栅结构包括所述下硅层、所述未掺杂的中间硅层和所述上硅层，其中所述未掺杂的中间硅层包含捕获物类以累积被掺杂至所述平面栅结构中的杂质。
CN201310136189.2A 2012-06-29 2013-04-18 具有凹陷栅的晶体管及其制造方法 Active CN103515243B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0071139 2012-06-29
KR1020120071139A KR102015866B1 (ko) 2012-06-29 2012-06-29 리세스게이트를 구비한 트랜지스터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN103515243A CN103515243A (zh) 2014-01-15
CN103515243B true CN103515243B (zh) 2018-01-02

Family

ID=49777202

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310136189.2A Active CN103515243B (zh) 2012-06-29 2013-04-18 具有凹陷栅的晶体管及其制造方法

Country Status (4)

Country Link
US (1) US9368586B2 (zh)
KR (1) KR102015866B1 (zh)
CN (1) CN103515243B (zh)
TW (1) TWI632681B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102014934B1 (ko) * 2012-12-28 2019-08-28 에스케이하이닉스 주식회사 Cmos 회로 및 그 제조 방법
KR102354463B1 (ko) 2015-01-09 2022-01-24 삼성전자주식회사 레트로그레이드 채널을 갖는 반도체 소자 및 그 제조방법
KR102434987B1 (ko) 2015-04-23 2022-08-22 삼성전자주식회사 박막 형성 방법 및 반도체 소자의 제조 방법
KR102540965B1 (ko) 2018-10-17 2023-06-07 삼성전자주식회사 반도체 소자
KR20200107599A (ko) * 2019-03-08 2020-09-16 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4782033A (en) * 1985-11-27 1988-11-01 Siemens Aktiengesellschaft Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate
CN1726587A (zh) * 2002-12-14 2006-01-25 皇家飞利浦电子股份有限公司 沟槽－栅极半导体器件的制造

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4180596A (en) * 1977-06-30 1979-12-25 International Business Machines Corporation Method for providing a metal silicide layer on a substrate
US4676847A (en) * 1985-01-25 1987-06-30 American Telephone And Telegraph Company At&T Bell Laboratories Controlled boron doping of silicon
US5891794A (en) 1996-11-05 1999-04-06 Advanced Micro Devices, Inc. Oxygen-doped in-situ doped amorphous silicon multilayer gate structures
US5885877A (en) 1997-04-21 1999-03-23 Advanced Micro Devices, Inc. Composite gate electrode incorporating dopant diffusion-retarding barrier layer adjacent to underlying gate dielectric
US6265259B1 (en) * 1998-02-06 2001-07-24 Texas Instruments-Acer Incorporated Method to fabricate deep sub-μm CMOSFETs
US6174807B1 (en) * 1999-03-02 2001-01-16 Lucent Technologies, Inc. Method of controlling gate dopant penetration and diffusion in a semiconductor device
JP2001085686A (ja) * 1999-09-13 2001-03-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
TW557500B (en) * 2002-01-23 2003-10-11 Promos Technologies Inc Method for producing semiconductor component
US6686637B1 (en) * 2002-11-21 2004-02-03 International Business Machines Corporation Gate structure with independently tailored vertical doping profile
JP2004319722A (ja) 2003-04-16 2004-11-11 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6974743B2 (en) * 2004-02-02 2005-12-13 Infineon Technologies Ag Method of making encapsulated spacers in vertical pass gate DRAM and damascene logic gates
KR100586554B1 (ko) 2005-01-07 2006-06-08 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 제조 방법
KR100798790B1 (ko) 2005-08-29 2008-01-29 주식회사 하이닉스반도체 반도체 소자 제조 방법
JP2007081107A (ja) * 2005-09-14 2007-03-29 Elpida Memory Inc 半導体装置及びその製造方法
KR100806139B1 (ko) 2005-12-28 2008-02-22 주식회사 하이닉스반도체 플라즈마도핑을 이용한 반도체소자의 제조 방법
KR100811275B1 (ko) * 2006-12-28 2008-03-07 주식회사 하이닉스반도체 벌브 타입의 리세스 채널을 갖는 반도체소자의 제조방법
US8394687B2 (en) * 2007-03-30 2013-03-12 Intel Corporation Ultra-abrupt semiconductor junction profile
US8421130B2 (en) 2007-04-04 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing SRAM devices with reduced threshold voltage deviation
US20080268628A1 (en) * 2007-04-25 2008-10-30 Puneet Kohli N-type semiconductor component with improved dopant implantation profile and method of forming same
KR20090044550A (ko) 2007-10-31 2009-05-07 주식회사 하이닉스반도체 반도체 소자 형성 방법
KR101045373B1 (ko) 2009-01-21 2011-06-30 주식회사 하이닉스반도체 반도체소자의 게이트 형성 방법 및 이를 이용한 듀얼 폴리 게이트 형성 방법
KR101594031B1 (ko) 2009-08-28 2016-02-15 삼성전자주식회사 불순물이 도핑된 폴리실리콘층 내에 불순물 확산 방지층을 갖는 반도체 소자 및 이를 이용한 디램 소자
KR20110077963A (ko) 2009-12-30 2011-07-07 주식회사 하이닉스반도체 ｐ형 폴리게이트 형성 방법 및 이를 이용한 반도체소자의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4782033A (en) * 1985-11-27 1988-11-01 Siemens Aktiengesellschaft Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate
CN1726587A (zh) * 2002-12-14 2006-01-25 皇家飞利浦电子股份有限公司 沟槽－栅极半导体器件的制造

Also Published As

Publication number Publication date
US9368586B2 (en) 2016-06-14
KR102015866B1 (ko) 2019-08-30
CN103515243A (zh) 2014-01-15
TW201401509A (zh) 2014-01-01
KR20140003864A (ko) 2014-01-10
TWI632681B (zh) 2018-08-11
US20140001541A1 (en) 2014-01-02

Similar Documents

Publication Publication Date Title
US10340191B2 (en) Method of forming a fin structure of semiconductor device
CN103021862B (zh) 具有低温除氧的金属栅极器件
US20130260549A1 (en) Replacement gate with reduced gate leakage current
CN103515243B (zh) 具有凹陷栅的晶体管及其制造方法
US10211309B2 (en) Method and device for metal gate stacks
KR101889469B1 (ko) 고유전층 및 금속게이트를 갖는 반도체장치, ｃｍｏｓ 회로 및 그 제조 방법
US10446402B2 (en) Semiconductor device
CN101621073A (zh) 半导体器件及半导体器件的制造方法
JP2005191482A (ja) 半導体装置及びその製造方法
CN106158860A (zh) 半导体结构及其制造方法
US20080164582A1 (en) Semiconductor devices and methods of manufacture thereof
US20120299113A1 (en) Semiconductor device and method for fabricating the same
CN111668095A (zh) 半导体器件及其制造方法
TWI595657B (zh) 半導體裝置及ｃｍｏｓ電路
CN103165447B (zh) 鳍式场效应晶体管及其制作方法
CN103579314A (zh) 半导体器件及其制造方法
CN106711215A (zh) 半导体元件及其制作方法
US9153586B2 (en) Semiconductor device having metal carbon nitride electrodes with different work functions
US20090224329A1 (en) Semiconductor device and manufacturing method of semiconductor device
CN107689393B (zh) 一种半导体器件及其制造方法
TWI596674B (zh) 半導體裝置及其製造方法
US20240006247A1 (en) Method for manufacturing a semiconductor device
JP2010206099A (ja) 半導体素子及びその製造方法
TW511138B (en) Method of manufacturing semiconductor device and semiconductor device
US9673107B2 (en) Semiconductor device with buried metal layer

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant