KR20130133025A - 적어도 하나의 전도성 요소를 형성하는 방법, 반도체 구조물을 형성하는 방법, 메모리 셀 및 관련된 반도체 구조물을 형성하는 방법 - Google Patents

적어도 하나의 전도성 요소를 형성하는 방법, 반도체 구조물을 형성하는 방법, 메모리 셀 및 관련된 반도체 구조물을 형성하는 방법 Download PDF

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Abstract

본 발명은 반도체 구조물과 메모리 셀을 위한 상호연결부와 전극과 같은 전도성 요소를 형성하는 방법에 관한 것이다. 본 방법은 적어도 하나의 개구의 일부에 은을 포함하는 제1 전도성 물질과 제2 전도성 물질을 형성하는 단계 및 상기 제1 및 제2 전도성 물질 중 적어도 하나로 상기 적어도 하나의 개구를 충전하기 위해 연마 공정을 수행하는 단계를 포함한다. 어닐링 공정은 은 및 물질의 합금 또는 혼합물을 형성하도록 수행될 수 있다. 본 방법은 (예를 들어, 약 20㎚ 미만의) 감소된 치수를 가지는 전도성 요소를 포함하는 은의 형성을 가능하게 한다. 최종 전도성 요소는 원하는 저항률을 가지고 있다. 본 방법은, 예를 들어, 능동 디바이스를 전기적으로 연결하는 상호연결부를 형성하는데 그리고 메모리 셀을 위한 전극을 형성하는데 사용될 수 있다. 이러한 전도성 구조물을 포함하는 반도체 구조물 및 메모리 셀이 더 개시된다.

Description

적어도 하나의 전도성 요소를 형성하는 방법, 반도체 구조물을 형성하는 방법, 메모리 셀 및 관련된 반도체 구조물을 형성하는 방법{METHODS OF FORMING AT LEAST ONE CONDUCTIVE ELEMENT, METHODS OF FORMING A SEMICONDUCTOR STRUCTURE, METHODS OF FORMING A MEMORY CELL AND RELATED SEMICONDUCTOR STRUCTURES}
우선권 주장
본 출원은 미국 특허 출원 제13/050,725호(출원일: 2011년 3월 17일, 발명의 명칭: "METHODS OF FORMING AT LEAST ONE CONDUCTIVE ELEMENT, METHODS OF FORMING A SEMICONDUCTOR STRUCTURE, METHODS OF FORMING A MEMORY CELL AND RELATED SEMICONDUCTOR STRUCTURES"인 의 출원일의 이익을 주장한다.
기술 분야
본 발명의 실시예는 반도체 디바이스를 위한 전도성 요소를 형성하는 방법 및, 나아가, 이러한 전도성 요소를 포함하는 반도체 구조물에 관한 것이다.
수 천 개의 전자 시스템의 핵심 성분인 집적 회로(Integrated circuit)(IC)는 일반적으로 공통 기초 또는 기판 위에 제조된 전기 성분의 상호연결된 네트워크를 포함한다. 전도성 상호연결은 커패시터 또는 트랜지스터와 같은 반도체 디바이스를 전기적으로 연결하거나, 또는 컴퓨터 메모리 또는 마이크로프로세서와 같은 특정 IC를 한정하는데 사용된다. 전도성 상호연결의 품질은 IC의 전체적인 제조가능성(manufacturability), 성능 및 수명에 크게 영향을 미친다. 따라서, 전도성 상호연결을 형성하는데 사용되는 물질은 점점 더 집적 회로의 성능, 밀도 및 신뢰성에 한계를 결정한다.
예를 들어, 상호연결부의 전기 전도율은 집적 회로(IC)의 동작 속도에 극히 중요하다. 알루미늄(Al) 및 그 합금이 그 낮은 저항률 및 실리콘 이산화물(SiO2)과 같은 층간 유전체 물질에의 신속한 접착에 기초하여 반도체 디바이스에서 상호연결 물질로 널리 사용되어 왔다. 불리하게도, 알루미늄은 부식에 취약하고 전자 이동(electromigration)에 불량한 저항을 제공하여, 공동(void) 또는 단락 회로(short circuit)에서 개방 회로에 대한 전위(potential)를 증가시킨다.
전도성 상호연결부의 성능, 신뢰성, 및 밀도를 개선시키려는 노력으로, 알루미늄 및 알루미늄 합금에 대안적인 금속이 탐구되고 있다. 배선의 전도율을 개선시키기 위하여, 구리(Cu) 및 그 합금이 전도성 상호연결부를 형성하는데 사용되는 것이 제안되었다. 그러나, 구리는 많은 종래의 유전체 물질을 통해 신속히 확산되어 원치 않는 구리 산화물 화합물을 형성한다. 더욱이, 구리는 종래의 유전체 물질 또는 자기 자신과 잘 접착하지 않는다.
은(Ag)은 또한 알루미늄을 포함하는 전도성 상호연결부에 대한 대체물로 제안되었고, 전도성 브리지 랜덤 액세스 메모리(conductive bridge random access memory: CBRAM) 셀의 전극과 같이 프로그래밍가능한 메모리 셀의 전극에 전기화학적으로 활성(active)인 물질로 점점 더 중요하게 사용되고 있다. 은은 극히 낮은 저항률을 구비하고 있으나, 현재 이용가능한 증착 기술의 한계로 인해 좁은 갭(예를 들어, 20㎚ 이하의 치수를 가지는 갭)에 증착시키는 것이 곤란하다. 은은 스퍼터링(물리적) 증착 기술에 의해 증착될 수 있으나, 이들 기술은 좁은 갭을 은으로 충전(filling)시키는 데는 적합하지 않다. 나아가, 상호연결부는 증가된 온도에서 접착 문제 및 응집(agglomeration)으로 인해 은으로부터 형성하는 것이 곤란하였다. 은은 건식 에칭 공정(etching process)에 저항성이 있으므로, 반도체 전도성 요소(예를 들어, 상호연결부 및 전극)를 형성하는 종래의 기술은 은으로부터 이러한 전도성 요소를 만드는 것이 실용적이지 않다.
일 실시예에서, 본 발명은 적어도 하나의 전도성 요소를 형성하는 방법을 포함한다. 이러한 방법은 유전체 물질의 측벽에 의해 한정된 적어도 하나의 개구를 포함하는 구조물 위에 제1 전도성 물질을 형성하는 단계, 상기 제1 전도성 물질 위에 은을 포함하는 제2 전도성 물질을 형성하는 단계, 및 상기 제1 전도성 물질 및 상기 전도성 물질의 적어도 일부를 포함하는 물질을 형성하기 위해 상기 구조물을 어닐링하는 단계를 포함할 수 있다.
전도성 요소를 형성하는 방법은 또한 유전체 물질의 측벽에 의해 한정된 적어도 하나의 개구를 포함하는 구조물의 표면 위에 은을 포함하는 전도성 물질을 형성하는 단계, 상기 전도성 물질 위에 다른 전도성 물질을 형성하는 단계, 및 상기 전도성 물질 및 상기 물질 중 적어도 하나를 상기 적어도 하나의 개구의 미충전된 영역(unfilled region)으로 실질적으로 재분배하기 위해 연마 공정(polishing process)을 수행하는 단계를 포함할 수 있다.
추가적인 실시예에서, 본 발명은 반도체 구조물을 형성하는 방법을 포함한다. 본 방법은 적어도 하나의 개구를 내부에 형성하기 위해 기판 위에 배치된(overlying) 유전체 물질의 일부를 제거하는 단계, 상기 유전체 물질 및 상기 적어도 하나의 개구의 노출된 표면 위에 제1 전도성 물질을 형성하는 단계, 상기 물질 위에 은을 포함하는 제2 전도성 물질을 형성하는 단계로서, 상기 적어도 하나의 개구의 일부는 미충전된 상태로 유지되는 것인, 제2 전도성 물질을 형성하는 단계, 및 상기 적어도 하나의 개구의 상기 미충전된 부분을 실질적으로 충전하기 위해 연마 공정을 수행하는 단계를 포함할 수 있다.
또 다른 실시예에서, 본 발명은 메모리 셀을 형성하는 방법을 포함한다. 본방법은 제1 전극 위에 배치되는 적어도 하나의 개구를 포함하는 구조물의 표면 위에 제1 전도성 물질을 형성하는 단계, 상기 제1 전도성 물질 위에 메모리 물질을 형성하는 단계, 상기 물질 위에 은을 포함하는 제2 전도성 물질을 형성하는 단계로서, 상기 적어도 하나의 개구의 일부는 미충전된 상태로 유지되는 것인, 제2 전도성 물질을 형성하는 단계, 및 상기 물질 및 상기 전도성 물질로 상기 적어도 하나의 개구를 실질적으로 충전하기 위해 공정을 수행하는 단계를 포함한다.
상기 메모리 셀을 형성하는 방법은 또한 제1 전극 위에 배치되는 적어도 하나의 개구에 의해 노출된 메모리 물질의 표면 위에 은을 포함하는 제1 전도성 물질을 형성하는 단계, 상기 제1 전도성 물질 위에 제2 전도성 물질을 형성하는 단계로서, 상기 적어도 하나의 개구의 일부는 미충전된 상태로 유지되는 것인, 제2 전도성 물질을 형성하는 단계, 및 상기 물질 및 상기 전도성 물질로 상기 적어도 하나의 개구를 실질적으로 충전하기 위해 공정을 수행하는 단계를 포함할 수 있다.
또 다른 실시예에서, 본 발명은 반도체 구조물을 포함한다. 반도체는 전극 위에 배치되는 전도성 구조물, 상기 전도성 구조물과 접촉하는 칼코게나이드 물질 및 산화물 물질 중 적어도 하나의 물질, 및 상기 칼코게나이드 물질, 은을 포함하는 상기 전도성 물질, 및 다른 물질을 포함하는 적어도 하나의 영역 위에 배치된 전도성 물질을 포함할 수 있다.
추가적인 실시예에서, 본 발명은 메모리 셀을 포함한다. 메모리 셀은 전극 위에 배치된 메모리 물질 및 은과 다른 물질을 포함하는 전도성 물질을 포함하며, 상기 전도성 물질은 상기 메모리 물질 위에 배치되고 적어도 하나의 개구에 배치된다.
도 1a 내지 도 1e는 반도체 구조물의 부분 단면도이고, 본 발명의 실시예에 따른 상호연결부를 형성하는 방법을 도시한 도면;
도 2a 내지 도 2e는 반도체 구조물의 부분 단면도이고, 본 발명의 실시예에 따른 상호연결부를 형성하는 다른 방법을 도시한 도면;
도 3a는 전도성 브리지 랜덤 액세스 메모리(CBRAM) 셀의 부분 단면도; 및
도 3b 내지 도 3d는 반도체 구조물의 부분 단면도이고, 본 발명의 실시예에 따라 도 3a에 도시된 CBRAM 셀을 형성하는 방법을 도시한 도면.
상호연결부 및 전극과 같은 전도성 요소를 형성하는 방법, 반도체 구조물 및 이러한 전도성 요소를 포함하는 메모리 디바이스가 개시된다. 이 전도성 요소는 은 또는 은 합금과 같은 은 물질로 형성된다. 은은 낮은 저항률 및 다른 물질과 합금 및 혼합물을 구비하므로, 전도성 요소의 저항률은 구리로 형성된 전도성 요소의 저항률 이하일 수 있다. 더욱이, 은 합금 또는 은 혼합물을 사용하면 이러한 전도성 요소를 포함하는 차후 반도체 처리 단계에서 수행되는 열 처리 동작 동안 은과 연관된 응집에 따른 문제를 실질적으로 감소시키거나 제거할 수 있다. 은을 사용하면, 은 합금 또는 은 혼합물은 또한 약 20㎚ 미만의 적어도 하나의 치수를 구비하는 개구와 같은 좁은 개구를 충전하는 것을 가능하게 할 수 있다.
본 명세서에 사용된 바와 같이, "합금"이라는 용어는 복수의 물질(예를 들어, 금속 또는 비금속)의 동종 혼합물을 의미하고 이를 포함하거나, 또는 물질 중 하나의 물질의 원자가 물질 중 다른 물질의 원자들 사이의 틈새 위치(interstitial position)에 있는 고용체(solid solution)를 의미하고 이를 포함할 수 있다. 예를 들어 및 제한 없이, 합금은 백금, 알루미늄, 주석, 구리, 이리듐, 티타늄, 니켈, 코발트, 루테늄 및 로듐으로부터 선택된 금속과 은의 혼합물을 포함할 수 있다.
본 명세서에 사용된 바와 같이, "혼합물"이라는 용어는 복수의 금속, 또는 금속 및 비금속을 혼합함으로써 형성된 물질을 의미하고 이를 포함한다. 예를 들어 및 제한 없이, 혼합물은 은 및 텅스텐과 같은 금속의 혼합물을 포함할 수 있다.
본 명세서에 사용된 바와 같이, "라이너(liner)"라는 용어는 적어도 하나의 물질의 표면 위에 배치된 임의의 구조물을 의미하고 이를 포함한다. 예를 들어 및 제한 없이, 라이너는 다른 물질 위에 배치된 물질층을 포함할 수 있다.
본 명세서에 사용된 바와 같이, "접착 물질" 이라는 용어는 제1 물질을 상기 제1 물질에 바로 인접한 제2 물질에 접착을 용이하게 하도록 선택된 물질을 의미하고 이를 포함한다.
본 명세서에 사용된 바와 같이, "칼코게나이드(chalcogenide)"라는 용어는 원소의 주기율표의 VIA 족(Group)(또한 16족으로 식별가능한 것)으로부터의 원소를 포함하는 유리 또는 결정 물질을 포함하는 물질을 의미하고 이를 포함한다. "칼코겐"이라고 종종 지칭되는 VIA 요소 군은 황(S), 셀레늄(Se), 텔루륨(Te), 폴로늄(Po) 및 산소(O)를 포함한다. 칼코게나이드의 예로는 게르마늄 셀렌화물(GeSe), 게르마늄 황화물(GeS), 게르마늄 텔루륨화물(GeTe), 인듐 셀렌화물(InSe) 및 안티몬 셀렌화물(SbSe)을 포함하나 이들로 제한되지 않는다. 예시적인 칼코게나이드는 각 원소의 하나의 원자의 화학량론을 가지고 있으나, 칼코게나이드는 다른 화학량론을 가질 수 있다.
본 명세서에 사용된 바와 같이, "재분배(redistribute)" 및 "재분배하는(redistributing)"이라는 용어는 표면을 가로질러 구조물에 있는 부분적으로 충전된, 라이닝된 또는 이전에 미충전된 개구 안으로 (예를 들어, 트렌치를 통해) 물질을 확산(spreading)시키거나 침투(smearing)시켜 상기 개구를 상기 물질로 충전하거나 실질적으로 충전하는 것을 의미하고 이를 포함한다.
본 명세서에 사용된 바와 같이, "기판"이라는 용어는 추가적인 물질이 그 위에 형성되는 베이스 물질 또는 구조물(construction)을 의미하고 이를 포함한다. 이 기판은 반도체 기판일 수 있고, 지지 구조물(structure), 금속 전극 또는 반도체 기판 위 베이스 반도체 층은 그 위에 형성된 하나 이상의 층, 구조물 또는 영역을 구비한다. 이 기판은 반전도성 물질 층을 포함하는 종래의 실리콘 기판 또는 다른 벌크 기판(bulk substrate)일 수 있다. 본 명세서에 사용된 바와 같이, "벌크 기판"이라는 용어는 실리콘 웨이퍼는 물론, 절연체 위 실리콘(silicon on insulator: "SOI") 기판, 예를 들어 사파이어 위 실리콘(silicon on sapphire: "SOS") 기판 및 유리 위 실리콘(silicon on glass: "SOG") 기판, 베이스 반도체 기초 위 실리콘의 에피택셜 층, 및 다른 반도체 또는 광전자 물질, 예를 들어 실리콘-게르마늄, 게르마늄, 갈륨 비화물, 갈륨 질화물 및 인듐 인화물을 의미하고 이를 포함한다. 이 기판은 도핑되어 있을 수도 있고 또는 도핑되어 있지 않을 수도 있다.
이하 상세한 설명은 본 발명의 실시예의 철저한 설명을 제공하기 위하여 물질 유형과 처리 조건과 같은 특정 상세를 제공한다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 실시예는 이들 특정 상세를 사용함이 없이 실시될 수 있다는 것을 이해할 수 있을 것이다. 사실, 본 발명의 실시예는 산업계에서 사용되는 종래의 반도체 제조 기술과 함께 실시될 수 있다. 더욱이, 아래에 제공된 상세한 설명은 반도체 디바이스를 제조하는 전체 공정 흐름을 형성하는 것은 아니다. 후술하는 반도체 구조물은 반드시 전체 반도체 디바이스를 형성하는 것은 아니다. 본 발명의 실시예를 이해하는데 필요한 공정 동작과 구조물만이 아래에 상세히 설명된다. 반도체 구조물로부터 전체 반도체 디바이스를 형성하는 추가적인 동작은 종래의 제조 기술에 의해 수행될 수 있다.
도 1a 내지 도 1e는 상호연결부를 형성하는 방법의 실시예를 도시하는 반도체 구조물(100)의 간략화된 부분 단면도이다. 도 1a를 참조하면, 반도체 구조물(100)은 기판(102) 위에 배치된 물질(104)에 개구(106)를 포함할 수 있다. 물질(104)은 예를 들어 실리콘 질화물(Si3N4), 실리콘 이산화물(SiO2) 또는 실리콘 산질화물(SiOxNy)로 형성될 수 있다. 물질(104)은 종래의 증착 공정, 예를 들어 화학적 증기 증착 공정, 원자 층 증착 공정 또는 물리적 증기 증착 공정을 사용하여 기판(102) 위에 형성될 수 있다.
반도체 구조물(100)은 물질(104) 및 기판(102) 사이에 전극 물질(108)(파선으로 도시)을 선택적으로 포함할 수 있다. 전극 물질(108)은 전도성 물질, 예를 들어 텅스텐(W), 백금(Pt), 티타늄 질화물(TiN) 또는 니켈(Ni)로 형성될 수 있다. 전극 물질(108)은 종래의 증착 공정, 예를 들어 화학적 증기 증착 공정 또는 원자 층 증착 공정을 사용하여 기판(102) 위에 형성될 수 있다. 도 1a 내지 도 1e는 전극 물질(108)이 존재하는 것을 나타내고 있으나, 전극 물질(108)은 선택적인 것이고 물질(104)은 기판(102)과 직접 접촉할 수 있고 개구(106)는 물질(104)을 통해 적어도 부분적으로 연장할 수 있는 것으로 이해된다.
개구(106)는, 예를 들어, 집적 회로 제조 기술에 알려진 종래의 포토리소그래피 기술(예를 들어, 마스킹(masking) 및 에칭)을 사용하여 물질(104)의 일부를 제거하는 것에 의해 형성될 수 있다. 비제한적인 예로서, 개구(106)는 도 1a의 평면 안으로 길이방향으로 연장할 수 있다. 물질(104)의 일부를 제거하면 물질(104)의 표면을 노출시키거나, 만약 존재한다면, 전극 물질(108)의 표면을 노출시킬 수 있다. 예를 들어 및 제한 없이, 개구(106)는 약 100㎚ 미만, 보다 구체적으로, 약 20㎚ 미만의 폭(w1)을 구비할 수 있다. 개구(106)의 종횡비는 약 1:1 내지 약 20:1일 수 있고, 보다 구체적으로, 약 5:1 내지 약 10:1일 수 있다. 도 1a 및 그 이하의 도면에 도시된 요소는 예시를 위하여 도시된 것일 뿐, 축척에 맞게 도시된 것으로 이해해서는 안 된다.
도 1b를 참조하면, 라이너 물질(110)은 반도체 구조물(100)의 표면(즉, 물질(104) 및, 만약 존재한다면, 전극 물질(108)의 노출된 표면) 위에 형성될 수 있다. 예를 들어, 라이너 물질(110)은 물질(104)의 노출된 리세스(recess)되지 않은 표면은 물론 개구(106) 내 노출된 표면(즉, 물질(104)의 노출된 측벽, 및 만약 존재하는 경우 전극 물질(108)의 노출된 표면) 위에 형성될 수 있다. 전극 물질(108)이 존재하는 실시예에서, 라이너 물질(110)은 전극 물질(108)에 접착을 용이하게 하거나 전극 물질 내 접촉 저항을 감소시키거나, 또는 이들 두 특성을 모두 제공하는 물질로 형성될 수 있다. 예를 들어, 라이너 물질(110)은 백금(Pt), 탄탈륨(Ta), 알루미늄(Al), 주석(Sn), 구리(Cu), 이리듐(Ir), 티타늄(Ti), 니켈(Ni), 코발트(Co), 루테늄(Ru) 및 로듐(Rh) 중 적어도 하나로 형성될 수 있다. 라이너 물질(110)은 종래의 증착 공정, 예를 들어 화학적 증기 증착 공정, 물리적 증기 증착 공정 또는 스퍼터링 공정을 사용하여 형성될 수 있다. 예를 들어 및 제한 없이, 라이너 물질(110)은 약 0.5㎚ 내지 약 20㎚ 사이의 두께, 보다 구체적으로 약 1㎚ 내지 약 5㎚의 두께를 가지게 형성될 수 있다.
도 1c를 참조하면, 전도성 물질(112)은 라이너 물질(110) 위에 형성될 수 있다. 전도성 물질(112)은 종래의 증착 공정, 예를 들어 물리적 증기 증착 공정 또는 물리적 증착 공정을 사용하여 은(Ag) 또는 그 합금 또는 이들의 혼합물로 형성될 수 있다. 종래의 증기 증착 공정(예를 들어, 화학적 증기 증착 및 물리적 증기 증착)는 좁은 개구(예를 들어, 20㎚ 이하의 적어도 하나의 치수를 가지는 개구)에 효과적으로 은을 증착시키지 못할 수 있다. 따라서, 개구(106)의 적어도 하나의 치수(즉, 폭(w1))가 약 20㎚ 이하인 실시예에서, 스퍼터링 공정은 개구(106) 내 전도성 물질(112)을 형성하는데 사용될 수 있다. 비제한적인 예로서, 전도성 물질(112)은 라이너 물질(110)의 전체 노출 표면 위에 실질적으로 순응적으로 증착될 수 있다. 전도성 물질(112)은 개구(106)의 나머지 부분을 적어도 부분적으로 충전시킬 만큼 충분한 두께를 가지게 형성될 수 있다. 도 1c에 도시된 바와 같이, 전도성 물질(112)이 반도체 구조물(100) 위에 형성된 후에 개구(106)의 일부는 미충전된 상태(즉, 미충전된 영역(116))로 유지될 수 있다. 예를 들어 및 제한 없이, 전도성 물질(112)은 은으로 형성될 수 있고 약 5㎚ 내지 약 30㎚의 두께, 보다 구체적으로, 약 10㎚ 내지 약 20㎚의 두께를 구비할 수 있다.
라이너 물질(110) 및 전도성 물질(112)의 두께는 이들 물질의 원하는 비율에 기초하여 선택될 수 있다. 라이너 물질(110)이 백금을 포함하고 전도성 물질(112)이 은을 포함하는 실시예에서, 라이너 물질(110) 대 전도성 물질(112)의 비율은 약 1 대 2 이하일 수 있다.
도 1d를 참조하면, 라이너 물질(110)(파선으로 도시)이 전도성 물질(112)과 합금을 형성하는 물질을 포함하는 실시예에서, 어닐링 공정은 라이너 물질(110) 및 전도성 물질(112)의 합금을 형성하도록 선택적으로 수행될 수 있다. 라이너 물질(110) 및 전도성 물질(112)을 반응(react)시키는 것에 의해, 금속간 화합물이 형성된다. 예를 들어, 전도성 물질(112)은 은을 포함할 수 있고, 라이너 물질(110)은 은과 반응하여 합금을 형성하는 백금, 알루미늄, 주석, 구리, 이리듐, 티타늄, 니켈, 코발트, 루테늄 및 로듐과 같은 적어도 하나의 물질을 포함할 수 있다. 예를 들어 및 제한 없이, 어닐링 공정은 약 100℃ 내지 약 500℃의 온도, 보다 구체적으로, 약 200℃의 온도에 반도체 구조물(100)을 노출시키는 것을 포함할 수 있다. 어닐링 공정 동안, 합금을 포함하는 물질(114)(파선으로 도시)은 전도성 물질(112) 및 이 전도성 물질(112)의 나머지(즉, 비합금된) 부분 아래에 있는 물질(104) 사이에 경계면에 형성될 수 있다. 이 합금은 라이너 물질(110) 및 전도성 물질(112)의 실질적으로 동종 혼합물을 포함하거나, 또는 라이너 물질(110) 대 전도성 물질(112)의 상이한 비율을 가지는 영역을 포함하는 이종 혼합물일 수 있다. 라이너 물질(110)이 백금을 포함하고 전도성 물질(112)이 은을 포함하는 실시예에서, 반도체 구조물(100)은 백금 및 은이 결합하여 은-백금 합금을 형성하도록 약 200℃의 온도에 노출될 수 있다. 라이너 물질(110)은 전도성 물질(112)과 적어도 실질적으로 완전히 합금되어 물질(114)을 형성할 수 있거나, 또는 라이너 물질(110)의 일부는 물질(114) 및 물질(104) 및 만약 존재한다면 전극 물질(108) 사이의 경계면에 유지될 수 있다.
라이너 물질(110)이 전도성 물질(112)과 합금을 형성하지 않는 물질로 형성된 실시예에서, 어닐링 공정은 바이패스될 수 있고 라이너 물질(110)은 전도성 물질(112) 및 물질(104) 및, 만약 존재한다면, 전극 물질(108)(도 1c에 도시) 사이의 경계면에 유지될 수 있다. 예를 들어, 전도성 물질(112)은 은을 포함할 수 있고 라이너 물질(110)은 탄탈륨을 포함할 수 있고 탄탈륨은 은 및 물질(104) 및 만약 존재한다면, 전극 물질(108) 사이에 배치될 수 있다.
반도체 구조물(100)의 노출된 표면은 도 1e에 도시된 바와 같이 상호연결부(120)를 형성하도록, 예를 들어, 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정 또는 기계적 연마 공정 형태의 소위 연마 공정과 같은 물질 제거 공정을 거칠 수 있다. 예를 들어, 사용되는 공정은 라이너 물질(110), 전도성 물질(112), 및 만약 존재한다면, 물질(104)(도 1d) 위에 배치된 물질(114) 각각의 일부를 제거하는데 사용될 수 있다. 더욱이, 이 공정은 전도성 물질(112), 라이너 물질(110) 및 만약 존재한다면, 물질(114) 중 적어도 하나를 개구(106)의 미충전된 영역(116)(도 1d)으로 재분배시켜 개구(106)를 실질적으로 완전히 충전시키는데 사용될 수 있다. 특정 이론에 구애됨이 없이, 전도성 물질(112) 및, 선택적으로, 라이너 물질(110) 및 물질(114)과 같은 연성(malleable) 물질은 연마 공정 동안 공동(예를 들어, 미충전된 영역(116))으로 기계적으로 푸시되거나 재분배되어, 개구(106)의 미충전된 영역(116)을 충전하는 것으로 생각된다. 그러나, 연마 공정 동안 연성 물질에 가해지는 기계적 응력은 연성 물질이 개구(106)에서 빠져나가게 할 수 있다. 이러한 기계적 응력은 개구(106)의 일부를 미충전되게 하고 전도성 물질(112) 및 하부 물질(즉, 물질(104) 또는, 만약 존재한다면, 전극 물질(108)) 사이의 접착을 개선시킴으로써 실질적으로 감소되거나 제거될 수 있다. 예를 들어, 전도성 물질(112)이 하부 영역(예를 들어, 전극 물질(108))과 불량한 접착을 나타내는 물질(예를 들어, 은)로 형성된 실시예에서, 라이너 물질(110)은 전도성 물질(112) 및 하부 영역 사이에 접착을 실질적으로 개선시켜 기계적 응력에 의한 개구(106)로부터 전도성 물질(112)이 제거되는 것을 방지할 수 있다.
연마 공정은, 연성 물질(예를 들어, 전도성 물질(112) 및, 선택적으로, 라이너 물질(110))을 개구(106)의 미충전된 영역(116)으로 재분배하여 상호연결부(120)를 형성하는 것을 가능하게 하는 종래의 화학적 기계적 연마 장치와 슬러리(slurry)를 사용하여 수행되는 화학적 기계적 연마 공정일 수 있다. 이러한 슬러리는 실질적으로 산화제가 없는 중성 또는 약 염기성 pH의, 예를 들어, 알루미나 기반 슬러리일 수 있다. 연마 공정은 또한 화학적 슬러리 대신 종래의 화학적 기계적 연마 장치 및 물(예를 들어, 탈이온수)을 사용하여 수행되는 기계적 연마 공정일 수 있다. 화학적 에칭제를 추가함이 없이 연마 공정에 액체 성분으로 물을 사용하면, 전도성 물질(112) 및, 만약 존재한다면, 라이너 물질(110)을 이러한 물질을 실질적으로 제거함이 없이 개구(106)의 미충전된 영역으로 재분배하는 것을 가능하게 한다.
상호연결부(120)를 형성한 후에, 다른 어닐링 공정이 선택적으로 수행될 수 있다. 예를 들어 및 제한 없이, 이 어닐링 공정은 약 100℃ 내지 약 500℃의 온도, 보다 구체적으로, 약 200℃의 온도에 도 1e의 반도체 구조물(100)을 노출시키는 것을 포함할 수 있다. 어닐링 공정은 전술한 바와 같이 상호연결부(120)의 물질(전도성 물질(112) 및 라이너 물질(110))의 합금을 형성할 수 있다. 어닐링 후, 상호연결부(120)는 전도성 물질(112), 라이너 물질(110) 및 합금의 영역을 포함할 수 있거나 또는 이 합금을 실질적으로 포함할 수 있다.
간략화를 위하여, 도 1a 내지 도 1e에 대하여 설명된 방법은 단일 상호연결부(120)를 형성하는 방법을 도시한다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이, 복수의 상호연결부 또는 금속 라우팅(예를 들어, 금속화 층) 네트워크는 도 1a 내지 도 1e에 대하여 설명된 방법을 사용하여 형성될 수 있다. 상호연결부(120)는 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이 여러 반도체 디바이스에 존재할 수 있다. 예를 들어, 상호연결부(120)는 트랜지스터, 커패시터 등과 같은 능동 디바이스를 전기적으로 연결하는데 사용될 수 있다. 상호연결부(120)는 이러한 능동 디바이스를 전기적으로 연결하는 금속 라우팅의 네트워크의 일부를 포함할 수 있다.
도 2a 내지 도 2e는 상호연결부를 형성하는 다른 방법의 실시예를 도시하는 반도체 구조물(200)의 간략화된 부분 단면도이다. 도 2a에 도시된 바와 같이, 반도체 구조물(200)은 기판(202) 위에 배치된 물질(204)에 개구(206)를 포함하여 형성될 수 있다. 개구(206)는 약 100㎚ 미만, 보다 구체적으로, 약 20㎚ 미만의 폭(w2)을 구비할 수 있다. 개구(206)는 물질(204) 또는, 만약 존재한다면, 물질(204) 및 기판(202) 사이에 배치된 선택적 전극 물질(208)의 표면을 노출시킬 수 있다. 도 2a에 도시된 반도체 구조물(200)은 도 1a에 도시된 반도체 구조물(100)을 형성하는데 사용된 것과 실질적으로 동일한 방법을 사용하여 형성될 수 있다. 도 2a 내지 도 2e는 전극 물질(208)이 존재하는 것을 나타내지만, 전극 물질(208)은 선택적인 것이고 물질(204)은 기판(202)과 직접 접촉할 수 있고 개구(206)는 물질(204)을 통해 적어도 부분적으로 연장할 수 있는 것으로 이해된다.
도 2b를 참조하면, 전도성 물질(212)은 반도체 구조물(200) 위에(예를 들어, 물질(204) 및, 만약 존재한다면, 전극 물질(208) 각각의 노출된 표면 위에) 형성될 수 있다. 전도성 물질(212)은 종래의 증착 공정, 예를 들어 화학적 증기 증착 공정, 물리적 증기 증착 공정 또는 물리적 증착 공정을 사용하여 은(Ag) 또는 그 합금으로 형성될 수 있다. 종래의 증기 증착 공정(예를 들어, 화학적 증기 증착 및 물리적 증기 증착)는 좁은 개구(예를 들어, 20㎚ 이하의 적어도 하나의 치수를 구비하는 개구)에 은을 효과적으로 증착시키지 못할 수 있다. 따라서, 개구(206)의 적어도 하나의 치수(즉, 폭(w2))가 약 20㎚ 이하인 실시예에서, 스퍼터링 공정이 개구(206) 내 전도성 물질(212)을 형성하는데 사용될 수 있다. 비제한적인 예로서, 전도성 물질(212)은 반도체 구조물(200)의 전체 노출된 표면 위에 실질적으로 순응적으로 증착될 수 있다. 전도성 물질(212)은 개구(206)를 적어도 부분적으로 충전시킬 만큼 충분한 두께를 가지게 형성될 수 있다. 전도성 물질(212)의 증착 후에 개구(206)의 일부는 미충전된 상태로(즉, 미충전된 영역(216)) 유지될 수 있다. 예를 들어 및 제한 없이, 전도성 물질(212)은 은으로 형성될 수 있고, 약 5㎚ 내지 약 30㎚의 두께, 보다 구체적으로, 약 10㎚ 내지 약 20㎚의 두께를 구비할 수 있다.
도 2c를 참조하면, 라이너 물질(210)은 전도성 물질(212)의 표면 위에 형성될 수 있다. 라이너 물질(210)은 보다 상세히 후술하는 바와 같이 완성된 상호연결부 위에 형성될 수 있는 상부 전극(미도시)에 접착을 용이하게 하거나 및/또는 접촉 저항을 감소시키는 물질로 형성될 수 있다. 예를 들어, 라이너 물질(210)은 백금, 알루미늄, 주석, 구리, 이리듐, 티타늄, 니켈, 코발트, 루테늄 및 로듐 중 적어도 하나로 형성될 수 있다. 라이너 물질(210)은 종래의 증착 공정, 예를 들어 화학적 증기 증착 공정, 물리적 증기 증착 공정 또는 스퍼터링 공정을 사용하여 형성될 수 있다. 도 2c에 도시된 바와 같이, 라이너 물질(210)이 전도성 물질(212) 위에 형성된 후에 개구(206)의 미충전된 영역(216)의 일부가 남아있을 수 있다. 예를 들어 및 제한 없이, 라이너 물질(210)은 약 0.5㎚ 내지 약 20㎚의 두께, 보다 구체적으로, 약 1㎚ 내지 약 5㎚의 두께를 가지게 형성될 수 있다.
라이너 물질(210) 및 전도성 물질(212)의 두께는 이들 물질의 원하는 비율에 기초하여 선택될 수 있다. 라이너 물질(210)이 백금을 포함하고 전도성 물질(212)이 은을 포함하는 실시예에서, 라이너 물질(210) 대 전도성 물질(212)의 비율은 약 1 대 2 이하일 수 있다.
도 2d를 참조하면, 라이너 물질(210)(파선으로 도시)이 전도성 물질(212)과 합금을 형성하는 물질을 포함하는 실시예에서, 어닐링 공정은 전도성 물질(212) 및 라이너 물질(210)의 합금을 형성하도록 선택적으로 수행될 수 있다. 예를 들어, 전도성 물질(212)은 은을 포함할 수 있고, 라이너 물질(210)은 은과 반응하여 합금을 형성하는 백금, 알루미늄, 주석, 구리, 이리듐, 티타늄, 니켈, 코발트, 루테늄 및 로듐과 같은 적어도 하나의 물질을 포함할 수 있다. 예를 들어 및 제한 없이, 어닐링 공정은 약 100℃ 내지 약 500℃의 온도, 보다 구체적으로, 약 200℃의 온도에 반도체 구조물(200)을 노출시키는 것을 포함할 수 있다. 어닐링 공정 동안, 전도성 물질(212) 및 라이너 물질(210)의 적어도 일부는 합금을 포함하는 물질(214)(파선으로 도시)을 형성하도록 변환될 수 있다. 물질(214)에서 합금은 라이너 물질(210) 및 전도성 물질(212)의 실질적으로 동종 혼합물을 포함할 수 있거나, 또는 라이너 물질(210) 대 전도성 물질(212)의 상이한 비율을 구비하는 영역을 포함하는 이종 혼합물일 수 있다. 라이너 물질(110)이 백금을 포함하고 전도성 물질(212)이 은을 포함하는 실시예에서, 반도체 구조물(200)은 백금 및 은이 결합하여 은-백금 합금을 형성하도록 약 200℃의 온도에 노출될 수 있다. 라이너 물질(210)은 전도성 물질(212)과 적어도 실질적으로 완전히 합금되어 물질(214)을 형성할 수 있거나, 또는 라이너 물질(210)의 일부는 물질(214) 위에 배치되어 유지될 수 있다.
라이너 물질(210)이 전도성 물질(212)과 합금을 형성하지 않는 물질로 형성된 실시예에서, 어닐링 공정은 바이패스될 수 있고 라이너 물질(210)은 전도성 물질(212)(도 2c에 도시) 위에 유지될 수 있다. 예를 들어, 전도성 물질(212)은 은을 포함할 수 있고 라이너 물질(210)은 탄탈륨을 포함할 수 있고 탄탈륨은 은 위에 배치될 수 있다.
반도체 구조물(200)의 노출된 표면은 도 2e에 도시된 바와 같이 상호연결부(220)를 형성하기 위해 화학적 기계적 연마(CMP) 공정 또는 기계적 연마 공정 형태의 소위 연마 공정과 같은 물질 제거 공정을 거칠 수 있다. 예를 들어, 사용되는 공정은 전도성 물질(212) 및, 만약 존재한다면, 물질(114) 및/또는 물질(204)(도 2d) 위에 배치된 라이너 물질(210) 각각의 일부를 제거하는데 사용될 수 있다. 더욱이, 연마 공정은 전도성 물질(212), 물질(214) 및/또는 라이너 물질(210) 중 적어도 하나를 개구(206)(도 2d)의 미충전된 영역(216)으로 재분배하여 개구(206)를 실질적으로 완전히 충전하는데 사용될 수 있다. 특정 이론에 구애됨이 없이, 연성 물질(예를 들어, 전도성 물질(212) 및, 선택적으로, 라이너 물질(210) 및/또는 물질(214))은 연마 공정 동안 공동(예를 들어, 개구(206)의 미충전된 영역(216))으로 기계적으로 푸시되거나 재분배되어, 개구(206)의 미충전된 영역(216)을 충전할 수 있는 것으로 생각된다. 그러나, 연마 공정 동안 연성 물질에 가해지는 기계적 응력은 연성 물질이 개구(206)에서 빠져나가게 할 수 있다. 이러한 기계적 응력은 개구(206)의 일부를 미충전되게 하고 전도성 물질(212) 및 하부 물질(즉, 물질(204) 또는, 만약 존재한다면, 전극(208)) 사이에 접착을 개선시킴으로써 실질적으로 감소되거나 제거될 수 있다. 연마 공정은 도 1e에 대하여 전술한 바와 같이 화학적 기계적 연마 공정 또는 기계적 연마 공정일 수 있다.
상호연결부(220)를 형성한 후, 다른 어닐링 공정이 선택적으로 수행될 수 있다. 예를 들어 및 제한 없이, 이 어닐링 공정은 약 100℃ 내지 약 500℃의 온도, 보다 구체적으로, 약 200℃의 온도에 반도체 구조물(200)을 노출시키는 것을 포함할 수 있다. 어닐링 공정은 전술한 바와 같이 전도성 물질(212) 및 라이너 물질(210)의 합금을 형성할 수 있다. 어닐링 후에, 상호연결부(220)는 전도성 물질(212), 라이너 물질(210) 및 합금의 영역을 포함하거나 또는 실질적으로 합금을 포함할 수 있다.
간략화를 위하여, 도 2a 내지 도 2e에 대해 설명된 방법은 단일 상호연결부(220)를 형성하는 방법을 예시한다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이, 금속 라우팅(예를 들어, 금속화 층)의 복수의 상호연결부 또는 네트워크는 도 2a 내지 도 2e에 대하여 설명된 방법을 사용하여 형성될 수 있다. 상호연결부(220)는 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이 여러 반도체 디바이스에 존재할 수 있다. 예를 들어, 상호연결부(220)는 트랜지스터, 커패시터, 등과 같은 능동 디바이스를 전기적으로 연결하는데 사용될 수 있다. 상호연결부(220)는 이 능동 디바이스를 전기적으로 연결하는 금속 라우팅의 네트워크의 일부를 포함할 수 있다.
도 3a 내지 도 3d는 전도성 브리지 랜덤 액세스 메모리(CBRAM) 디바이스의 전극(311)과 같은 반도체 디바이스를 위한 전도성 요소를 형성하는 방법의 실시예를 예시하는 반도체 구조물(300)의 간략화된 부분 단면도이다. CBRAM는 복수의 메모리 셀을 포함할 수 있고, 이들 메모리 셀 중 하나는 도 3a에 도시되어 있다. CBRAM 셀(330)은 제1 전극(308) 및 제2 전극(311) 사이에 배치된 메모리 물질(309)을 포함할 수 있다. 예를 들어, 메모리 물질(309)은 보다 상세히 후술하는 바와 같이 하부 물질의 표면 위에 또는 개구(306)의 노출된 표면 위에 배치될 수 있다. 메모리 물질(309) 및 제2 전극(311)은 제1 및 제2 전극(308 및 311) 사이에 전기적 연결을 제공하는 전도성 구조물(303) 위에 배치될 수 있다. 제2 전극(311)은 은으로부터 형성될 수 있다.
특정 이론에 구애됨이 없이, CBRAM 셀(330)의 동작은 메모리 물질(309) 안으로 은의 전자 이동에 의해 형성된 전도성 브리지를 선택적으로 형성하고 분리하는 것으로 인해 발생하는 것으로 생각된다. 따라서 제2 전극(311)의 증착 동안 은 이온이 메모리 물질(309) 안으로 확산하는 것을 제어하는 것이 중요하다.
도 3b 내지 도 3d는 도 3a에 도시된 CBRAM 셀(330)을 형성하는 방법의 실시예를 도시한다. 도 3ba에 도시된 바와 같이, 반도체 구조물(300)은 유전체 물질(304)에 개구(306)를 포함하여 형성될 수 있고, 개구(306)는 제1 전극(308) 위에 배치되는 층간 유전체 물질(305)의 전도성 구조물(303) 위에 배치된다. 제1 전극(308)은 텅스텐, 백금, 티타늄 질화물(TiN) 또는 니켈과 같은 전도성 물질로 형성될 수 있다. 제1 전극(308)은 종래의 증착 공정, 예를 들어 화학적 증기 증착 공정 또는 원자 층 증착 공정을 사용하여 기판(미도시) 위에 형성될 수 있다. 반도체 구조물(300)은 전도성 구조물(303) 및 층간 유전체 물질(305)의 표면 위에 메모리 물질(309)을 포함할 수 있다.
층간 유전체 물질(305)은, 예를 들어, 실리콘 질화물, 실리콘 이산화물 또는 실리콘 산질화물로 형성될 수 있다. 층간 유전체 물질(305)은 종래의 증착 공정, 예를 들어 화학적 증기 증착 공정, 원자 층 증착 공정 또는 물리적 증기 증착 공정을 사용하여 제1 전극(308) 위에 형성될 수 있다.
전도성 구조물(303)은 티타늄 질화물, 텅스텐, 텅스텐 질화물, 탄탈륨 및 탄탈륨 질화물 중 적어도 하나와 같은 전도성 물질로 형성될 수 있다. 전도성 구조물(303)은 제1 전극(308)과 전기적으로 연결되어 형성될 수 있다. 전도성 구조물(303)은 종래의 기술을 사용하여 층간 유전체 물질(305)에 형성될 수 있고, 이에 대한 상세 사항은 이 기술 분야에 알려져 있는 것이어서 본 명세서에 상세히 설명되지 않는다. 예를 들어, 종래의 다마신(damascene) 공정을 사용하여 층간 유전체 물질(305)에 트렌치를 형성하는 단계, 층간 유전체 물질(305) 위에 전도성 물질을 형성하여 트렌치를 충전하는 단계 및 화학적 기계적 연마(CMP) 공정을 수행하여 층간 유전체 물질(305) 위에 배치된 전도성 물질의 일부를 제거하는 단계에 의하여 층간 유전체 물질(305)에 전도성 구조물(303)을 형성할 수 있다.
메모리 물질(309)은 게르마늄 셀렌화물 또는 게르마늄 황화물과 같은 칼코게나이드 물질, 또는 높은-k 산화물 물질과 같은 산화물 물질로 형성될 수 있다. 적절한 높은-k 유전체 물질의 예로는 실리콘 이산화물, 탄탈륨 산화물, 티타늄 산화물, 질소 산화물, 지르코늄 산화물 및 하프늄 산화물을 포함하나 이들로 제한되지 않는다. 예를 들어, 메모리 물질(309)은 종래의 증착 공정, 예를 들어 물리적 증기 증착 공정, 화학적 증기 증착 공정 또는 원자 층 증착 공정을 사용하여 증착될 수 있다.
유전체 물질(304)은, 예를 들어, 실리콘 질화물, 테트라에틸 오쏘실리케이트(tetraethyl orthosilicate: TEOS), 실리콘 이산화물 또는 실리콘 산질화물로 형성될 수 있다. 유전체 물질(304)은 종래의 증착 공정, 예를 들어 화학적 증기 증착 공정, 원자 층 증착 공정 또는 물리적 증기 증착 공정을 사용하여 층간 유전체 물질(305) 및 전도성 구조물(303) 위에 형성될 수 있다. 일부 실시예에서, 유전체 물질(304)은 모놀리틱 구조물로 형성될 수 있다. 다른 실시예에서, 유전체 물질(304)은 파선으로 도시된 바와 같이 복수의 물질(304A, 304B, 304C)을 포함하는 적층된 구조물로 형성될 수 있다. 예를 들어, 물질(304A 및 304C)은 실리콘 질화물로 형성될 수 있고 물질(304B)은 테트라에틸 오쏘실리케이트로 형성될 수 있다.
개구(306)는 집적 회로 제조 기술에 알려진, 예를 들어, 종래의 포토리소그래피 기술(예를 들어, 마스킹 및 에칭)을 사용하여 유전체 물질(304)의 일부를 제거하는 것에 의해 유전체 물질(304)에 형성될 수 있다. 개구(306)를 형성하도록 제거된 유전체 물질(304)의 일부는 개구(306)가 전도성 구조물(303)의 표면과, 선택적으로, 전도성 구조물(303)의 표면에 인접한 층간 유전체 물질(305)의 표면을 노출시키도록 전도성 구조물(303) 위에 배치될 수 있다. 예를 들어 및 제한 없이, 개구(306)는 약 100㎚ 미만, 보다 구체적으로, 약 20㎚ 미만의 폭(w3)을 구비할 수 있다.
도 3bb를 참조하면, 메모리 물질(309)은 대안적으로 유전체 물질(304) 및 유전체 물질(304)에 개구(306)를 형성한 후에 유전체 물질(304)의 측벽과 전도성 구조물(303) 및 층간 유전체 물질(305)의 표면 위에 형성될 수 있다. 도 3ba에 대해 전술한 바와 같이, 메모리 물질(309)은 물리적 증기 증착 공정, 화학적 증기 증착 공정 또는 원자 층 증착 공정과 같은 종래의 증착 공정을 사용하여 게르마늄 셀렌화물 또는 게르마늄 황화물과 같은 칼코게나이드 물질, 또는 높은-k 산화물 물질과 같은 산화물 물질로 형성될 수 있다.
메모리 물질(309)을 증착한 후에, 어닐링 공정이 선택적으로 수행될 수 있다. 예를 들어 및 제한 없이, 어닐링 공정은 약 100℃ 내지 약 500℃의 온도, 보다 구체적으로, 약 200℃의 온도에 반도체 구조물(300)을 노출시키는 단계를 포함할 수 있다.
도 3c에 도시된 바와 같이, 은을 포함하는 전도성 물질(312)은 메모리 물질(309) 위에 형성될 수 있다. 간략화를 위해, 반도체 구조물(300)은 메모리 물질(309)(파선으로 도시)이 개구(306)의 표면 위에 및 유전체 물질(304)의 표면 위에 배치된 것으로 도시된다. 그러나, 형성된 바와 같이, 메모리 물질(300)은 도 3ba에 도시된 바와 같이 층간 유전체 물질(305) 및 유전체 물질(304) 및 메모리 물질(309) 사이에 배치될 수도 있다.
종래의 증기 증착 공정, 예를 들어 물리적 증기 증착(physical vapor deposition: PVD) 공정 또는 화학적 증기 증착(chemical vapor deposition: CVD) 공정을 사용하여 은을 형성하면, 제2 전극(311)을 형성하는 동안 메모리 물질(309) 안으로 은의 원치 않는 확산을 초래할 수 있다. 은의 이러한 확산은 CBRAM 디바이스의 셀간 동작(cell to cell operation )에 변동을 초래할 수 있다. 따라서, 전도성 물질(312)은 종래의 스퍼터링 공정을 사용하여 은(Ag) 또는 은 합금으로 형성될 수 있다. 예를 들어 및 제한 없이, 전도성 물질(312)은 메모리 물질(309)의 전체 노출된 표면 위에 실질적으로 순응적으로 증착될 수 있다. 전도성 물질(312)의 두께는 개구(306)의 일부가 미충전된 상태(즉, 미충전된 영역(316))로 유지되도록 구성될 수 있다. 예를 들어 및 제한 없이, 전도성 물질(312)은 약 10㎚ 내지 약 20㎚의 두께를 가지게 형성될 수 있다.
도 3d를 참조하면, 라이너 물질(310)은 전도성 물질(312)의 표면 위에 형성될 수 있다. 예를 들어, 라이너 물질(310)은 백금, 탄탈륨, 알루미늄(Al), 납(Sb), 구리, 이리듐, 티타늄, 니켈, 코발트, 루테늄 및 로듐 중 적어도 하나로 형성될 수 있다. 라이너 물질(310)은 종래의 증착 공정, 예를 들어 화학적 증기 증착 공정, 물리적 증기 증착 공정 또는 스퍼터링 공정을 사용하여 형성될 수 있다. 예를 들어 및 제한 없이, 라이너 물질(310)은 약 0.5㎚ 내지 약 20㎚, 보다 구체적으로, 약 1㎚ 내지 약 5㎚의 두께를 가지게 형성될 수 있다.
원치 않는 영역으로부터 은을 제거하는 것은 다른 물질에 대하여 은을 선택적으로 제거하는 에칭제가 현재 알려진 것이 없기 때문에 복잡해질 수 있다. 따라서, 물질(즉, 전도성 물질(312) 및 라이너 물질(310))은 도 3d에 대하여 설명된 바와 같이 반도체 구조물(300)의 노출된 표면에 연마 공정을 거치는 것에 의해 유전체 물질(304)의 상부 표면으로부터 공동(예를 들어, 개구(306)의 미충전된 영역(316))으로 푸시되거나 또는 재분배될 수 있다. 연마 공정 동안, 미충전된 영역(316)(도 3c 및 도 3d)은 도 3a에 도시된 제2 전극(311)을 형성하도록 충전될 수 있다. 선택적으로, 어닐링 공정이 이후 전도성 물질(312) 및 라이너 물질(310)의 합금을 형성하도록 수행될 수 있다. 예를 들어, 라이너 물질(310)이 백금, 알루미늄(Al), 납(Sb), 구리, 이리듐, 티타늄, 니켈, 코발트, 루테늄 및 로듐을 포함하는 실시예에서, 어닐링 공정이 합금을 형성하도록 수행될 수 있다. 어닐링 공정이 전도성 물질(312)의 증착 전에 수행되는 실시예에서, 어닐링 공정은 이 단계에서 바이패스될 수 있다. 어닐링 공정은 약 100℃ 내지 약 500℃, 보다 구체적으로, 약 200℃의 온도에 반도체 구조물(300)을 노출시키는 것을 포함할 수 있다. 예를 들어 및 제한 없이, 전도성 물질(312)은 은으로 형성될 수 있고, 라이너 물질(310)은 백금으로 형성될 수 있고, 은백금 합금 어닐링 공정 동안 형성될 수 있다. 합금의 대다수 또는 합금의 실질적으로 전부는 메모리 물질(309)과 접촉하거나 이와 인접하는 상호연결부(320)의 영역이 실질적으로 은을 포함하도록 메모리 물질(309)의 표면과 대향하는 상호연결부(320)의 영역에 위치될 수 있다.
도 3a 내지 도 3d에서, 은을 포함하는 전도성 요소(즉, 제2 전극(311))를 형성하는 방법의 실시예는 CBRAM 셀(330)로 도시된다. 그러나, 이러한 방법은 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이 다수의 반도체 구조물 및 디바이스에서 다른 전도성 요소를 형성하는데에도 사용될 수 있다.
실시예
실시예 1
실리콘 웨이퍼 위에 배치된 실리콘 이산화물 물질에 복수의 트렌치가 형성되었다. 이 복수의 트렌치 각각은 약 50㎚의 깊이를 가졌다. 종래의 스퍼터링 공정을 사용하여 실리콘 웨이퍼의 표면 위에 은이 증착되었다. 스퍼터링 공정은 종래의 스퍼터 코팅기를 사용하여 수행되었다. 은은 약 2분 동안 실리콘 웨이퍼의 표면 위에 스퍼터링되었고 이 시간 동안 은은 약 15㎚의 두께에 이르렀다. 백금은 이후 스퍼터 코팅기를 사용하여 은 위에 형성되었다. 백금이 약 30초 동안 실리콘 웨이퍼의 표면 위에 스퍼터링되었고, 이 시간 동안 백금은 약 6㎚의 두께에 이르렀다.
기계적 연마 공정이 탈이온수와 종래의 연마 패드를 사용하여 은과 백금을 가지는 실리콘 웨이퍼 위에 수행되었다. 기계적 연마 공정 동안 화학적 슬러리는 사용되지 않았다. 백금의 표면은 약 100 RPM의 패드 회전을 사용하여 연마되었다. 기계적 연마 공정 후에, 트렌치가 물질(예를 들어, 은 및 백금)로 실질적으로 충전된 것을 관찰하는데 주사 전자 현미경(scanning electron microscope: SEM)이 사용되었다.
어닐링 공정이 이후 종래의 산업용 오븐을 사용하여 수행되었다. 산업용 오븐은 200℃로 설정되었고 은 및 백금을 가지는 실리콘 웨이퍼는 약 10분 동안 오븐 내에 놓여졌다. 후 어닐링된 은-백금 합금은 낮은 저항으로 실질적으로 평활하게 되었다는 것이 확인되었다.
본 발명은 여러 변형과 대안적인 형태를 취할 수 있음에도, 특정 실시예가 예를 들어 도면에 도시되고 본 명세서에 상세히 설명되었다. 그러나, 본 발명은 개시된 특정 형태로 제한하려고 의도된 것이 전혀 아니다. 오히려 본 발명은 이하 첨부된 청구범위와 그 균등 범위에 의해 한정된 본 발명의 범위 내에 있는 모든 변형, 균등물 및 대안을 포함하는 것이다.

Claims (20)

  1. 반도체 구조물을 형성하는 방법으로서,
    유전체 물질의 측벽에 의해 한정된 적어도 하나의 개구를 포함하는 구조물 위에 제1 전도성 물질을 형성하는 단계;
    상기 제1 전도성 물질 위에 제2 전도성 물질을 형성하는 단계; 및
    상기 제1 전도성 물질 및 상기 제2 전도성 물질 중 적어도 일부를 포함하는 물질을 형성하도록 상기 구조물을 어닐링하는 것과 상기 제1 전도성 물질 및 상기 제2 전도성 물질 중 적어도 하나를 상기 적어도 하나의 개구의 미충전된 영역 안으로 실질적으로 재분배하도록 연마 공정(polishing process)을 수행하는 것 중 적어도 하나를 수행하는 단계를 포함하는, 반도체 구조물의 형성방법.
  2. 제1항에 있어서, 유전체 물질의 측벽에 의해 한정된 적어도 하나의 개구를 포함하는 구조물 위에 제1 전도성 물질을 형성하는 단계는 상기 유전체 물질의 상기 측벽 위에 및 상기 측벽들 사이에 있는 전극의 표면 위에 상기 제1 전도성 물질을 형성하는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  3. 제1항에 있어서, 유전체 물질의 측벽에 의해 한정된 적어도 하나의 개구를 포함하는 구조물 위에 제1 전도성 물질을 형성하는 단계는 약 20㎚ 미만의 적어도 하나의 치수를 가지는 상기 적어도 하나의 개구 위에 상기 제1 전도성 물질을 형성하는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  4. 제1항에 있어서, 상기 제1 전도성 물질 위에 제2 전도성 물질을 형성하는 단계는 상기 적어도 하나의 개구를 실질적으로 충전함이 없이 상기 제1 전도성 물질 위에 은(silver)을 형성하는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  5. 제1항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질의 적어도 일부를 포함하는 물질을 형성하도록 상기 구조물을 어닐링하는 단계는 은 및 탄탈륨의 혼합물을 포함하는 물질을 형성하도록 상기 구조물을 어닐링하는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  6. 제1항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질의 적어도 일부를 포함하는 물질을 형성하도록 상기 구조물을 어닐링하는 단계는 백금, 알루미늄, 주석, 구리, 이리듐, 티타늄, 니켈, 코발트, 루테늄 및 로듐 중 적어도 하나와 은으로 구성된 합금을 포함하는 물질을 형성하도록 상기 구조물을 어닐링하는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  7. 제1항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질의 적어도 일부를 포함하는 물질을 형성하도록 상기 구조물을 어닐링하는 단계는 약 200℃ 내지 약 600℃의 온도에 상기 구조물을 노출시키는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  8. 제1항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질 중 적어도 하나를 상기 적어도 하나의 개구의 미충전된 영역 안으로 실질적으로 재분배하기 위해 연마 공정을 수행하는 것은 상기 제1 전도성 물질 및 상기 제2 전도성 물질 중 적어도 하나로 상기 적어도 하나의 개구를 실질적으로 충전하는 것과 상기 적어도 하나의 개구에 인접한 상기 유전체 물질의 표면으로부터 물질을 제거하는 것 중 적어도 하나를 포함하는 것인 반도체 구조물의 형성방법.
  9. 제1항에 있어서, 상기 제1 전도성 물질 및 상기 제2 전도성 물질 중 적어도 하나를 상기 적어도 하나의 개구의 미충전된 영역 안으로 재분배하기 위해 연마 공정을 수행하는 것은 물로 구성된 액체 성분을 사용하여 상기 연마 공정을 수행하는 것을 포함하는 것인 반도체 구조물의 형성방법.
  10. 제1항에 있어서, 상기 유전체 물질의 측벽에 의해 한정된 상기 적어도 하나의 개구를 포함하는 상기 구조물 위에 메모리 물질을 형성하는 단계를 더 포함하는 것인 반도체 구조물의 형성방법.
  11. 제10항에 있어서, 상기 구조물 위에 메모리 물질을 형성하는 단계는 상기 구조물 위에 칼코게나이드 물질 및 산화물 물질 중 적어도 하나를 형성하는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  12. 제10항에 있어서, 상기 구조물 위에 메모리 물질을 형성하는 단계는 상기 구조물 위에 게르마늄 황화물, 게르마늄 셀렌화물, 실리콘 이산화물, 탄탈륨 산화물, 티타늄 산화물, 질소 산화물, 지르코늄 산화물 및 하프늄 산화물 중 적어도 하나를 형성하는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  13. 제1항에 있어서, 유전체 물질의 측벽에 의해 한정된 적어도 하나의 개구를 포함하는 구조물 위에 제1 전도성 물질을 형성하는 단계는 1:1 내지 약 20:1의 종횡비를 가지는 상기 적어도 하나의 개구를 형성하는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  14. 제1항에 있어서, 구조물 위에 제1 전도성 물질을 형성하는 단계는 은을 포함하는 상기 제1 전도성 물질을 상기 구조물 위에 형성하는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  15. 제1항에 있어서, 구조물 위에 제1 전도성 물질을 형성하는 단계는 백금, 탄탈륨, 알루미늄, 주석, 구리, 이리듐, 티타늄, 니켈, 코발트, 루테늄 및 로듐 중 적어도 하나를 포함하는 상기 제1 전도성 물질을 상기 구조물 위에 형성하는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  16. 제1항에 있어서, 상기 제1 전도성 물질 위에 제2 전도성 물질을 형성하는 단계는 은을 포함하는 상기 제2 전도성 물질을 상기 제1 전도성 물질 위에 형성하는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  17. 제1항에 있어서, 상기 제1 전도성 물질 위에 제2 전도성 물질을 형성하는 단계는 백금, 탄탈륨, 알루미늄, 주석, 구리, 이리듐, 티타늄, 니켈, 코발트, 루테늄 및 로듐 중 적어도 하나를 포함하는 상기 제2 전도성 물질을 상기 제1 전도성 물질 위에 형성하는 단계를 포함하는 것인 반도체 구조물의 형성방법.
  18. 반도체 구조물로서,
    전극 위에 배치된 전도성 구조물;
    상기 전도성 구조물과 접촉하는 칼코게나이드 물질 및 산화물 물질 중 적어도 하나의 물질; 및
    칼코게나이드 물질 및 산화물 물질 중 상기 적어도 하나 위에 배치된 전도성 물질을 포함하되,
    상기 전도성 물질은 은 및 탄탈륨을 포함하고 적어도 하나의 영역은 다른 물질을 포함하는 것인 반도체 구조물.
  19. 제18항에 있어서, 상기 전도성 물질은 상기 은 위에 배치된 탄탈륨을 포함하는 것인 반도체 구조물.
  20. 제18항 또는 제19항에 있어서, 상기 전극 위에 배치된 상기 전도성 구조물은 백금, 알루미늄, 주석, 구리, 이리듐, 티타늄, 니켈, 코발트, 루테늄 및 로듐 중 적어도 하나와 은의 합금을 포함하는 것인 반도체 구조물.
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