KR20130131242A - 평탄한 실리콘막들의 ｐｅｃｖｄ 성막 - Google Patents

평탄한 실리콘막들의 ｐｅｃｖｄ 성막 Download PDF

Info

Publication number
KR20130131242A
KR20130131242A KR1020130057946A KR20130057946A KR20130131242A KR 20130131242 A KR20130131242 A KR 20130131242A KR 1020130057946 A KR1020130057946 A KR 1020130057946A KR 20130057946 A KR20130057946 A KR 20130057946A KR 20130131242 A KR20130131242 A KR 20130131242A
Authority
KR
South Korea
Prior art keywords
silicon
less
flat
silicon film
film
Prior art date
Application number
KR1020130057946A
Other languages
English (en)
Inventor
앨리스 홀리스터
시리시 레디
키스 폭스
만디암 스리람
조 워맥
Original Assignee
노벨러스 시스템즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노벨러스 시스템즈, 인코포레이티드 filed Critical 노벨러스 시스템즈, 인코포레이티드
Publication of KR20130131242A publication Critical patent/KR20130131242A/ko
Priority to KR1020210013172A priority Critical patent/KR102330184B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

실리콘 함유 전구체 (예를 들어, 실란), 아르곤, 및 제 2 가스, 예컨대 헬륨, 수소 또는 헬륨과 수소의 조합물을 포함하는 프로세스 가스를 사용하여, 플라즈마 강화 화학기상증착 (PECVD) 에 의해, 낮은 압축 스트레스를 갖는 평탄한 실리콘막들 및 평탄한 인장 실리콘막들이 성막된다. 도핑된 평탄한 실리콘막들 및 평탄한 실리콘 게르마늄막들은 프로세스 가스에 도펀트의 소스 또는 게르마늄 함유 전구체를 부가함으로써 획득될 수 있다. 일부 실시형태들에 있어서, 성막 동안 고주파 (HF) 및 저주파 (LF) 컴포넌트들을 포함하는 이중 주파수 플라즈마가 사용되어, 개선된 막 조도를 야기한다. 막들은, 원자력 현미경 (AFM) 에 의해 측정될 때, 조도 (Ra) 가 약 7Å 미만, 예컨대 약 5Å 미만이고, 압축 스트레스가 절대값으로 약 500MPa 미만으로 특징화된다. 일부 실시형태들에서는 평탄한 인장 실리콘막들이 획득된다.

Description

평탄한 실리콘막들의 ＰＥＣＶＤ 성막{PECVD DEPOSITION OF SMOOTH SILICON FILMS}
본 발명은 낮은 압축 스트레스를 갖는 평탄한 실리콘막들의 성막 방법들 및 평탄한 인장 실리콘막들의 성막 방법들에 관한 것이다. 특히, 본 발명은 반도체 프로세싱, 특히 3 차원 (3D) 메모리 디바이스들의 제조 분야에 그리고 반도체 기판들 상의 하드 마스크들의 성막에 유용하다.
3 차원 (3D) 메모리 디바이스들에 대한 막 스택들의 패터닝은 어려울 수 있다. 막 층들을 성막하는 일부 종래의 원자층증착 (ALD), 화학기상증착 (CVD), 고밀도 플라즈마 화학기상증착 (HDP-CVD) 및 플라즈마 강화 화학기상증착 (PECVD) 프로세스들은 수용하기 어려운 거친막들을 제조할 수도 있고, 막층들 사이에서 수용할 수 없는 계면 혼합을 야기할 수도 있으며, 연속적으로 성막된 막층들 사이에서 진공 파괴들에 의해 야기되는 계면 결함들을 유도할 수도 있다. 형성된 거친 막 계면들 및 계면 결함들은 막 스택이 축적됨에 따라 연속 성막된 층들에 의해 확대될 수도 있어서, 막 스택의 상부 표면이 다운스트림 패터닝 프로세스들에 대해 수용하기 어려울 정도로 거칠어질 수 있다. 또한, 막 스택 내의 계면 결함들은 3D 메모리 디바이스에서 구조적 및/또는 전기적 결함들을 유도할 수도 있다. 조도에 부가하여, 성막된 막들의 스트레스 값들은 중요한 고려사항을 제시한다.
낮은 압축 스트레스를 갖는 평탄한 실리콘 및 실리콘 게르마늄막, 및 평탄한 인장 실리콘 및 실리콘 게르마늄막들은 재료들의 층들의 스택들을 채용하는 많은 애플리케이션들에 대해 매우 바람직하다. 이러한 막들은, 10, 20, 또는 심지어 50 층들 보다 많은 층들을 포함하는 스택들이 기판 상에 성막된 다음 패터닝되는, 3D 메모리 제조에 특히 필요하다. 또한, 이러한 막들은, 패터닝이 낮은 조도 및 낮은 압축 스트레스 특성들을 필요로 하는, 하드 마스크 애플리케이션들에 바람직하다. 본 명세서에서 제공된 방법들은, 낮은 조도 이외에도 성막된 막들이 낮은 압축 스트레스를 갖거나, 성막된 막들의 스트레스가 인장성이 있는, PECVD에 의해 평탄한 실리콘 및 실리콘 게르마늄막들의 성막을 허용한다.
일부 실시형태들에 있어서, 하드마스크들로서 사용하기에 적합한 평탄한 실리콘 또는 실리콘 게르마늄막들은, 원자력 현미경 (AFM) 에 의해 측정될 때 표면 조도 (Ra) 가 약 7Å 미만이고, 압축 스트레스가 500 MPa 미만, 예컨대 절대값으로 약 300 MPa 미만 (즉, -400 MPa 또는 -300 MPa 보다 작은 네거티브인 스트레스 값을 가짐) 인 것으로 특징화된다. 다른 실시형태들에 있어서, 실리콘 또는 실리콘 게르마늄막들은, 표면 조도가 약 7Å 미만이고, 인장 스트레스 (예를 들어, 200 MPa 까지의 인장 스트레스) 를 갖는다. 이러한 막들을 성막하기 위한 PECVD 조건들의 몇몇 세트들이 개발되었다.
일 양태에 있어서, PECVD 장치에서 기판 상에 평탄한 실리콘막을 형성하는 방법은, PECVD 장치에 실리콘 함유 전구체 (예를 들어, 실란), 아르곤 및 제 2 가스 (예를 들어, 헬륨, 수소 또는 이들의 조합물) 를 포함하는 프로세스 가스를 공급하는 단계; 및 조도 (Ra) 가 약 7Å 미만이고 압축 스트레스가 절대값으로 약 500MPa 미만, 더 바람직하게는 절대값으로 약 300MPa 미만으로 특징화되는 실리콘막을 성막하기 위해 구성된 조건들 하에서, 또는 조도 (Ra) 가 약 7Å 미만으로 특징화되는 평탄한 인장 실리콘막 (예를 들어, 200MPa 까지의 인장 스트레스를 가짐) 을 성막하기 위해 구성된 조건들 하에서, 반도체 기판 상에 평탄한 실리콘막을 성막하기 위해 PECVD 장치에서 플라즈마를 형성하는 단계를 포함한다.
성막된 실리콘막들은 비정질 및 다결정질 실리콘막들을 포함하고, 예를 들어 3족 도펀트들 또는 5족 도펀트들로 도핑되거나 도핑되지 않을 수 있다. 도핑된 실리콘막들이 성막될 때, 도펀트의 소스가 프로세스 가스에 부가된다. 예를 들어, 보론 함유 반응물 (예를 들어, 디보레인) 이 보론 도핑된 실리콘막들을 성막하기 위해 부가되고, 인함유 반응물 (예를 들어, 포스핀) 이 인 도핑된 실리콘막들을 성막하기 위해 부가되며, 비소 함유 반응물 (예를 들어, 아르신) 이 비소 도핑된 실리콘막들을 성막하기 위해 부가된다. 또한, 제공된 방법들은 낮은 압축 스트레스를 갖는 평탄한 실리콘 게르마늄막들 또는 인장 스트레스를 갖는 실리콘 게르마늄막들을 성막하기에 유용하다.
PECVD 장치에서 기판 상에 평탄한 실리콘 게르마늄막을 형성하는 방법은, PECVD 장치에 실리콘 함유 전구체 (예를 들어, 실란), 게르마늄 함유 전구체 (예를 들어, 게르만), 아르곤, 및 제 2 가스 (예를 들어, 헬륨, 수소 또는 이들의 조합물) 을 포함하는 프로세스 가스를 공급하는 단계; 및 조도 (Ra) 가 약 7Å 미만이고 압축 스트레스가 절대값으로 약 500MPa 미만, 더 바람직하게 절대값으로 약 300MPa 미만으로 특징화되는 실리콘 게르마늄막을 성막하기 위해 구성된 조건들 하에서, 또는 Ra 가 약 7Å 미만으로 특징화되는 평탄한 인장 실리콘 게르마늄막을 성막하기 위해 구성된 조건들 하에서, 기판 상에 평탄한 실리콘 게르마늄막을 성막하기 위해 PECVD 장치에서 플라즈마를 형성하는 단계를 포함한다.
단독으로 또는 바람직하게 조합으로 취해지는 다음의 성막 프로세스의 파라미터들은, 원하는 스트레스 및 조도 특성들의 조합을 갖는 막들을 제공한다. 프로세스 가스 내의 아르곤의 존재는 막의 압축 스트레스를 낮추기 위해 중요하다. 바람직하게, 아르곤 이외에, 제 2 가스 (예컨대, 헬륨, 수소 또는 이들의 조합물) 가 또한 프로세스 가스에 포함된다. 프로세스 가스에서의 실리콘 함유 전구체의 체적 당 농도 (프로세스 가스의 전체 유량에 대한 실리콘 함유 전구체의 유량의 비와 동등함) 는 상대적으로 낮아야 한다. 예를 들어, 많은 실시형태들에서, 실란의 유량은 전체 프로세스 가스 플로우의 12%를 초과하지 않아야 한다. 많은 실시형태들에 있어서, 실란의 유량은 전체 프로세스 가스 플로우의 5% 미만으로, 예컨대 약 0.05 - 2% 사이의 낮은 범위로 유지되어야 한다. 일부 실시형태들에 있어서, 아르곤의 유량은 프로세스 가스의 전체 플로우의 약 15 - 85% 사이이다.
일부 실시형태들에 있어서, 성막은 이중 주파수 플라즈마를 사용하여 수행되는 것이 바람직하다. 고주파 무선 주파수 (HF RF) 컴포넌트 이외의 저주파 무선 주파수 (LF RF) 컴포넌트의 존재는, 매우 낮은 막 조도를 갖고 또한 낮은 압축 스트레스를 갖는 Si 막들의 성막을 허용한다. 이러한 특성들의 조합은 종래 방법들에 의해 쉽게 달성될 수 없다. 일부 실시형태들에 있어서, LF 전력은 이중 주파수 플라즈마를 발생하기 위해 공급되는 전체 전력의 약 17 - 80% 사이이다.
제공되는 막들의 성막은 약 300 - 650℃ 사이 범위의 온도에서, 더 바람직하게는 약 350 - 600℃ 사이의 온도에서 수행될 수 있다. 500 - 600℃ 사이의 고온이 일부 실시형태들에서 바람직하다. 1 - 9 torr, 예컨대 2 - 6 torr 사이의 성막 압력이 적당하다는 것을 알고 있다.
일 실시형태에 있어서, 낮은 압축 스트레스를 갖는 평탄한 실리콘막들 또는 평탄한 인장 실리콘막들의 성막들은, 본질적으로 실란, 아르곤, 헬륨, 및 선택적으로 수소로 이루어진 프로세스 가스를 사용하여, 표 1에 나타낸 프로세스 조건들에 의해 수행된다.
Figure pat00001
일부 실시형태들에 있어서, 제공되는 막들은 약 500 - 10,000Å 사이의 두께로 반도체 기판 상의 하드 마스크 애플리케이션들에 대해 성막된다.
일부 실시형태들에 있어서, 평탄한 실리콘 또는 실리콘 게르마늄막은 메모리 디바이스 스택의 부분으로서 성막된다. 이러한 스택은, 예를 들어 제공된 방법들을 사용하여 성막되는 평탄한 실리콘, 및 실리콘 산화물의 층들을 교번시키는 단계; 본 명세서에서 제공된 방법들을 사용하여 평탄한 도핑되지 않은 실리콘 및 도핑된 실리콘의 층들을 교번시키는 단계 (이중 하나의 층 또는 양 층들이 성막될 수 있음); 또는 제공된 방법들을 사용하여 성막된 평탄한 실리콘의 층들 및 실리콘 질화물층들을 교번시키는 단계를 포함할 수 있다. 구체적으로, 일부 실시형태들에 있어서, 평탄한 도핑되지 않은 실리콘 및 실리콘 질화물의 교번층들을 포함하는 스택들이 제공된다. 일반적으로, 본 명세서에서 제공된 평탄한 막들 (도핑되거나 도핑되지 않은 실리콘 또는 실리콘 게르마늄) 은 임의의 적절한 재료의 층들을 갖는 교번층들의 스택들에 사용될 수 있다. 메모리 스택들에서 성막된 평탄한 막들의 두께는 일반적으로 약 200 - 800Å 이다. 이러한 막들은, 표면 조도가 약 5Å 미만, 예컨대 약 4Å 미만이고 압축 스트레스가 절대값으로 약 300MPa 미만인 막들을 제공하는 조건들 하에서 성막된다.
일 실시형태에 있어서, 평탄한 실리콘막들은 HF 및 LF 플라즈마 모두를 사용하여 성막되며, 여기서 프로세스 가스는 약 1 - 9 torr 사이의 압력과 약 350 - 650 ℃ 사이의 온도에서 0.1 - 4.5 체적% 사이의 실란 및 약 1.5 - 82 체적% 사이의 아르곤을 포함한다. 프로세스 가스는 제 2 가스, 예를 들어 헬륨, 수소 또는 이들의 조합물들을 더 포함한다. 성막된 평탄한 실리콘막들은 압축 스트레스가 약 500MPa 미만, 예컨대 절대값에 의해 약 300MPa 미만이고, 또는 인장 스트레스를 갖는다.
일부 실시형태들에 있어서, 단일 주파수 (HF RF - 단독) 성막 프로세스를 사용하여, 낮은 압축 스트레스를 갖는 평탄한 실리콘막들 또는 인장 스트레스를 갖는 평탄한 실리콘막들을 획득하는 것이 가능하다. 조도 (Ra) 가 약 5Å 미만인 막을 성막하기 위해 다음의 조건들이 사용된다: 프로세스 가스는 약 0.05 - 1.5 체적% 사이의 실란 및 약 2 - 70 체적% 사이의 아르곤을 포함하고, 또한 제 2 가스 (예를 들어, 헬륨, 수소 또는 이들의 조합물들) 를 포함한다. 성막은 약 1 - 9 torr사이의 압력과 약 350 - 650 ℃ 사이의 온도에서 HF 플라즈마를 사용하여 수행된다.
본 명세서에서 제공되는 방법들은 패터닝 프로세스들과 함께 통합될 수 있다. 따라서, 그 방법들은 기판에 포토레지스트를 도포하는 단계; 포토레지스트를 광에 노광하는 단계; 포토레지스트를 패터닝하고 그 패턴을 기판에 전사하는 단계; 및 기판으로부터 포토레지스트를 선택적으로 제거하는 단계를 더 포함할 수 있다.
다른 양태에 있어서, 평탄한 실리콘막들 또는 평탄한 실리콘 게르마늄막들을 성막하는 장치가 제공된다. 장치는, 프로세스 가스의 도입을 위한 유입구를 갖는 PECVD 프로세스 챔버; 및 본 명세서에서 제공된 프로세스들 중 임의의 프로세스를 수행하기 위한 프로그램 명령들을 포함하는 제어기를 포함한다. 예를 들어, 제어기는, 실리콘 함유 전구체, 아르곤 및 제 2 가스 (예를 들어, 헬륨, 수소 또는 이들의 혼합물) 를 포함하는 프로세스 가스를 PECVD 챔버에 공급하고; 그리고 조도 (Ra) 가 약 7Å 미만이고 압축 스트레스가 절대값으로 약 500MPa 미만으로 특징화되는 실리콘막을 성막하기 위해 구성된 조건들 하에서, 또는 Ra 가 약 7Å 미만으로 특징화되는 평탄한 인장 실리콘막을 성막하기 위해 구성된 조건들 하에서, 기판 상에 평탄한 실리콘막을 성막하기 위해 장치에서 플라즈마를 형성하기 위한 프로그램 명령들을 포함할 수 있다.
다른 양태에 있어서, 이러한 장치, 그리고 스텝퍼를 포함하는 시스템이 제공된다.
다른 양태에 있어서, PECVD 장치의 제어를 위한 프로그램 명령들을 포함하는 비일시적 컴퓨터 머신 판독가능 매체가 제공되며, 여기서 프로그램 명령들은, 본 명세서에 기재된 프로세스들 중 임의의 프로세스를 수행하기 위한 코드를 포함한다. 예를 들어, 일부 실시형태들은, 실리콘 함유 전구체, 아르곤 및 제 2 가스 (예를 들어, 헬륨, 수소, 또는 이들의 조합물들) 를 포함하는 프로세스 가스를 공급하는 단계; 및 조도 (Ra) 가 약 7Å 미만이고 압축 스트레스가 절대값으로 약 500MPa 미만으로 특징화되는 실리콘막을 성막하기 위해 구성된 조건들 하에서, 또는 Ra 가 약 7Å 미만으로 특징화되는 평탄한 인장 실리콘막을 성막하기 위해 구성된 조건들 하에서, 기판 상에 평탄한 실리콘막을 성막하기 위해 PECVD 장치에서 플라즈마를 형성하는 단계를 포함하는 프로세스를 위한 코드를 제공한다.
본 발명의 이러한 특징들 및 다른 특징들이 관련 도면들을 참조하여 하기에서 보다 상세하게 설명된다.
도 1은 본 발명의 일 실시형태에 따른 평탄한 실리콘 성막 방법을 도시하는 프로세스 플로우 다이어그램이다.
도 2a는 성막된 실리콘막들의 2 개의 시리즈들의 표면 조도 및 스트레스 값들을 도시하는 실험 플롯이며, 여기서 제 1 시리즈들은 아르곤의 부재에서 단일 주파수 PECVD를 사용하여 성막되었고 (다이아몬드들), 제 2 시리즈들은 아르곤의 존재에서 이중 주파수 PECVD를 사용하여 성막되었다 (정사각형들).
도 2b는 본 명세서에서 제공된 실시형태에 따라, 이중 주파수 PECVD를 사용하여 성막되는 평탄한 실리콘막들의 표면 조도 및 스트레스 값들을 도시하는 실험 플롯이다.
도 2c는 LF RF 전력 레벨들에 대한 성막된 실리콘막들의 표면 조도 및 스트레스 값들의 의존성을 도시하는 실험 플롯이다.
도 3은 본 발명의 일 실시형태에 따른 평탄한 실리콘 성막 방법을 도시하는 프로세스 플로우 다이어그램이다.
도 4는 본 명세서에서 제공된 일 실시형태에 따라, HF RF 단독 PECVD를 사용하여 성막된 평탄한 실리콘막들의 표면 거칠기 및 스트레스 값들을 도시하는 실험 플롯이다.
도 5는 본 명세서에서 제공된 실시형태들에 따른 평탄한 실리콘층들의 성막에 적합한 PECVD 장치의 개략도를 나타낸다.
도 6은 평탄한 실리콘 또는 평탄한 실리콘 게르마늄의 층을 포함하는 다중 층 스택의 개략적인 단면도이다.
평탄한 실리콘 및 실리콘 게르마늄막들이 제공되고, PECVD에 의해 이러한 막들을 형성하는 방법들이 기재된다. 또한, 제공되는 평탄한 막들은 매우 낮은 압축 스트레스에 의해 특징화되거나 인장 스트레스에 의해 특징화된다. 이러한 조도 및 스트레스 특성들의 조합은 많은 애플리케이션들에서, 특히 성막된 층들의 패터닝을 수반하는 애플리케이션들에서 매우 바람직하며, 종래 PECVD 기술들을 사용하여 달성하기는 어렵다.
본 기재에서 사용되는 바와 같은 평탄한 막들은, 약 7Å 미만의 표면 조도를 갖는 막들을 지칭한다. 많은 실시형태들에 있어서, 약 5Å 미만, 예컨대 약 4Å 미만의 표면 조도가 달성된다. 표면 조도는 원자력 현미경 (AFM) 에 의해 결정되는 Ra 값을 지칭한다. 본 명세서에서 제공된 예들에서, 표면 조도는 베어 실리콘 기판 상의 열산화물 1,000Å 상에 성막된 1,000Å 두께의 막 상에서 측정된다. 제공된 평탄한 막들은 절대값으로 약 500MPa 미만, 예컨대 약 400MPa 미만 및 약 300MPa 미만의 압축 스트레스 (즉, -500MPa, -400MPa, 또는 -300MPa 보다 적은 네거티브 스트레스) 를 갖는다. 일부 실시형태들에서, 제공되는 평탄한 막들은 인장 스트레스, 예를 들어 약 200MPa 까지의 인장 스트레스에 의해 특징화된다.
평탄한 실리콘막들은 도핑되지 않은 및 도핑된 실리콘막들을 포함하며, 여기서 적절한 도펀트들은 보론, 인 및 비소를 포함하지만 이에 한정되지 않는다. 통상적으로, 도펀트는 약 30% 원자 미만의 농도로 존재한다. 비정질 및 다결정질 실리콘 모두가 본 명세서에서 제공된 실시형태들의 범위 내에 있다. 일부 실시형태들에 있어서, 평탄한 실리콘 게르마늄막들이 제공된다.
본 명세서에서 제공되는 낮은 압축 스트레스를 갖는 평탄한 막들 및 인장 스트레스를 갖는 평탄한 막들은 다양한 애플리케이션들, 특히 층들의 스택들의 성막들을 필요로 하는 반도체 프로세싱 애플리케이션들 및/또는 패터닝을 필요로하는 애플리케이션들에서 사용될 수 있다. 일부 실시형태들에 있어서, 막들은 하드마스크들로서 반도체 기판들 상에 성막된다. 다른 실시형태들에 있어서, 막들은 3D 메모리 디바이스들 (예를 들어, NAND 메모리들) 에서 사용되는 층들의 스택들에서 개별 층들로서 반도체 기판들 상에 성막된다. 본 명세서에서 사용되는 용어 "반도체 기판" 은 노출된 또는 노출되지 않은 반도체 재료들 (예를 들어, 실리콘 웨이퍼 또는 칩들) 을 포함하는 기판들을 지칭한다.
낮은 조도 및 낮은 압축 스트레스에 의해 동시에 특징화되는 실리콘 및 실리콘 게르마늄 막들은 획득하기가 매우 어렵다. 이는 PECVD 성막된 막들에서 압축 스트레스의 절대값이 감소함에 따라 성막된 막들의 조도가 증가하기 쉽다는 사실에 기인한다. 이에 따라, Ra 가 약 7Å 미만이고 압축 스트레스가 절대값으로 약 300MPa 미만인 PECVD 막들은 특히 획득하기가 어렵다. Ra가 약 7Å 미만이고 압축 스트레스가 절대값으로 300MPa 이하인 막들을 획득하는 방법들이 본 명세서에서 제공된다. 일부 실시형태들에 있어서, Ra가 약 5Å 미만이고 압축 스트레스가 300MPa 이하인 막들을 획득하는 방법들이 제공된다.
PECVD 프로세스 가스 내의 아르곤의 부가는, 이중 주파수 (HF 및 LF) 플라즈마 발생에 의해 조합될 때, 매우 낮은 압축 스트레스를 갖는 평탄한 실리콘막들의 형성을 유도한다는 것이 예기치 않게 발견되었다.
Ra가 약 7Å 미만이고 압축 스트레스가 약 500MPa 미만 (예컨대 약 300MPa 미만) 인 실리콘막을 성막하는 프로세스 플로우 다이어그램이 도 1에 나타낸다. PECVD 프로세스 챔버에 기판을 제공함으로써 101에서 프로세스가 시작한다. 동작 103에서 실리콘 함유 전구체 (예를 들어, 실란 또는 디실란), 아르곤 및 제 2 가스 (예를 들어, 헬륨, 수소 또는 양자) 를 포함하는 프로세스 가스가 프로세스 챔버로 도입된다. 동작 105에서, 낮은 압축 스트레스를 갖는 평탄한 실리콘막 또는 평탄한 인장 실리콘막을 성막하기 위해 이중 주파수 플라즈마가 형성된다.
성막 온도 (PECVD 페데스탈 설정을 참조) 는 300 내지 650℃, 보다 바람직하게 350 내지 650℃, 훨씬 더 바람직하게 500 내지 600℃의 범위일 수 있다. 통상적으로 성막은 약 1- 9 torr 사이의 압력 범위에서, 예컨대 약 2-6 torr 사이에서 수행된다. 프로세스 가스의 조성은 매우 중요한 것이다. 프로세스 가스는 바람직하게 전체 가스 체적의 약 0.05 - 12% 사이, 예컨대 약 0.05 - 5% 사이이고, 일부 실시형태에서는 전체 프로세스 가스 체적의 약 0.05 - 2% 사이인 비교적 낮은 농도에서, 실란과 같은 실리콘 함유 전구체를 포함한다. 실란의 낮은 농도는 형성된 막들의 표면 조도를 개선한다. 프로세스 가스는 아르곤을 더 포함하는데, 아르곤은 형성된 막들의 압축 스트레스를 감소시키는데 유용하다고 알고 있다. 일부 실시형태들에 있어서, 아르곤의 농도는 전체 가스 체적의 약 1% 내지 85% 사이, 보다 바람직하게 전체 가스 체적의 약 15-80% 사이의 범위이다. 중요하게, 프로세스 가스는 또한 부가 가스, 예컨대 헬륨, 수소, 또는 헬륨 및 수소의 조합물을 포함한다. 도 1에 도시된 실시형태에 있어서, 이중 주파수 (HF RF 및 LF RF) 발생을 사용하여 플라즈마가 발생된다. 통상적인 프로세스에서, 고주파 RF 컴포넌트는 일반적으로 약 2-60 MHz이다; 바람직한 실시형태에 있어서, HF 컴포넌트는 약 13.56MHz이다. LF 컴포넌트 주파수는 약 100 kHz ~ 2MHz 사이의 범위일 수 있다. LF 플라즈마 소스에 대한 통상의 주파수 범위는 약 50kHz 내지 500kHz 사이, 보다 바람직하게 약 370-430kHz 사이이다. 플라즈마 발생을 위해 인가되는 전력은 프로세싱된 기판들의 개수 및 장치의 크기에 의존하게 된다. 하나의 챔버에서 4개의 300mm 웨이퍼들을 프로세싱하기 위한 적절한 HF RF 전력 레벨은 100 - 4,000W 의 범위 (0.04 내지 1.40W/㎠ 의 반도체 기판 상의 전력 밀도에 대응), 보다 바람직하게 500 - 1500W 의 범위 (0.18 내지 0.53W/㎠ 의 반도체 기판 상의 전력 밀도에 대응) 이다. 하나의 챔버에서 4개의 300mm 웨이퍼들을 프로세싱하기에 적절한 LF 전력은 300 - 2,000W 의 범위 (0.11 내지 0.71W/㎠의 반도체 기판 상의 전력 밀도에 대응), 보다 바람직하게 300 - 1000W 의 범위 (0.11 내지 0.35W/㎠ 의 반도체 기판 상의 전력 밀도에 대응) 이다. 일부 실시형태들에 있어서, LF 전력은 전체 전력의 약 17-80% 사이이어야 한다.
도 2a는 PECVD 성막된 막들의 조도 및 스트레스 특성들에 대한 HF 및 LF 컴포넌트들을 갖는 이중 주파수 플라즈마의 영향을 도시한다. Ra 값들은 X 축 상에 나타내고, 스트레스 값들은 Y 축 상에 나타낸다. 네거티브 스트레스 값들은 압축 스트레스에 대응하고, 포지티브 스트레스 값들은 인장 스트레스에 대응한다. 플롯은 2개의 시리즈 막들에 대한 조도 및 스트레스 값들을 나타낸다. 다이아몬드들은 실란, 아르곤, 헬륨 및 수소로 이루어지는 프로세스 가스를 채용하는 HF 단독 PECVD 성막에 의한 시리즈들에 속하고, 정사각형들은 이중 주파수 (HF 및 LF) PECVD 성막에 의한 시리즈들에 속하며, 여기서 프로세스 가스는 실란, 아르곤, 헬륨 및 수소로 이루어진다. 양 경우들에서, 조도들은 압축 스트레스와 네거티브하게 상관하지만 (더 낮은 조도를 갖는 막들이 더 많은 압축 스트레스를 갖음), LF 컴포넌트의 부가는 더 낮은 조도 및 더 낮은 압축 스트레스에 의해 일반적으로 특징화되는 보다 바람직한 스페이스로 막 특성들을 이동시킴을 알 수 있다. 따라서, 예를 들어, 이중 주파수 조건들 하에서, Ra가 약 5Å 미만이고 압축 스트레스가 절대값으로 약 300MPa 미만 (-300MPa 보다 적은 네거티브) 인 실리콘 막들이 획득될 수 있다.
이제, 낮은 압축 스트레스를 갖는 평탄한 막들 및 인장 스트레스를 갖는 평탄한 막들을 성막하기에 적절한 조건들의 몇몇 예들이 예시된다.
Ra 가 약 7Å 미만이고 압축 스트레스가 절대값으로 약 300 MPa 이하인 평탄한 실리콘막들을 성막하기 위한 예시적인 프로세스 조건들이 표 1에 제공된다. 본 예에 있어서, 막들은 본질적으로 실란, 헬륨, 아르곤 및 선택적으로 수소로 이루어지는 프로세스 가스를 사용하여 성막된다.
[표 1]
Figure pat00002
예 1. 실험적으로 입증된 일 예에 있어서, 평탄한 실리콘막은, LF 전력이 전체 전력의 50% 인 이중 주파수 플라즈마 (13.56MHz 및 400kHz) 를 사용하여, 본질적으로 실란 (전체 프로세스 가스 체적의 0.19%), 아르곤 (전체 프로세스 가스 체적의 38%), 헬륨 (전체 프로세스 가스 체적의 57%), 및 수소 (전체 프로세스 가스 체적의 4%) 로 이루어지는 프로세스 가스로부터 530℃ 의 온도 및 5.1 Torr 압력에서 성막되었다. 성막된 평탄한 실리콘막은 Ra가 3.5Å이었고 스트레스가 -300MPa 이었다.
예 2. 다른 실험적 예에 있어서, 평탄한 실리콘막은, LF 전력이 전체 전력의 75% 인 이중 주파수 플라즈마 (13.56MHz 및 400kHz) 를 사용하여, 본질적으로 실란 (전체 프로세스 가스 체적의 0.19%), 아르곤 (전체 프로세스 가스 체적의 38%), 헬륨 (전체 프로세스 가스 체적의 57%), 및 수소 (전체 프로세스 가스 체적의 4%) 로 이루어지는 프로세스 가스로부터 530℃ 의 온도 및 5.1 Torr 압력에서 성막되었다. 성막된 평탄한 실리콘막은 Ra가 4.2Å이었고 스트레스가 -280MPa 이었다.
예 3. 다른 실험적 예에 있어서, 평탄한 실리콘막은, LF 전력이 전체 전력의 17% 인 이중 주파수 플라즈마 (13.56MHz 및 400kHz) 를 사용하여, 본질적으로 실란 (전체 프로세스 가스 체적의 0.13%), 아르곤 (전체 프로세스 가스 체적의 33%) 및 헬륨 (전체 프로세스 가스 체적의 66%) 으로 이루어지는 프로세스 가스로부터 350℃ 의 온도 및 3 Torr 압력에서 성막되었다. 성막된 평탄한 실리콘막은 Ra가 2.8Å이었고 스트레스가 -270MPa 이었다.
낮은 압축 스트레스를 갖는 평탄한 막들 또는 인장 스트레스를 갖는 평탄한 막들을 성막하기에 적합한 조건들의 다른 세트가 표 2에 나타낸다. 막들은 절대값으로 300MPa 미만의 압축 스트레스를 갖는 막들을 포함하는, 약 5Å 미만의 Ra 및 절대값으로 500MPa 미만의 압축 스트레스를 갖는다. 성막은 이중 주파수 플라즈마에 의해 본질적으로 실란, 아르곤, 헬륨 및 수소로 이루어지는 프로세스 가스를 사용하여 수행된다. 유량 및 전력 레벨들이 4개의 300mm 웨이퍼들을 수용하는 장치에 대해 열거된다. 당업자는 원한다면 이러한 값들을 임의의 사이즈의 장치에 스케일링할 수 있음을 알고 있다.
Figure pat00003
본 실시형태에 있어서, HF RF 전력 밀도는 약 0.04 - 1.41 W/㎠ 사이의 범위인 것이 바람직하고, LF RF 전력 밀도는 약 0.11 - 0.71 W/㎠ 사이의 범위인 것이 바람직하다.
예 4. 실험적으로 입증된 일 예에 있어서, 평탄한 실리콘막은, 4개의 300mm 웨이퍼들을 하우징하는 챔버에 대해 HF 전력은 1,000W 이고, LF 전력은 1,900W 인, 이중 주파수 플라즈마 (13.56MHz 및 400kHz) 를 사용하여, 본질적으로 실란 (전체 프로세스 가스 체적의 0.5%, 80 sccm 으로 제공), 아르곤 (전체 프로세스 가스 체적의 55%, 8,000 sccm 으로 제공), 헬륨 (6,000 sccm 으로 제공), 및 수소 (500 sccm 으로 제공) 로 이루어지는 프로세스 가스로부터 550℃ 의 온도에서 성막되었다. 성막된 평탄한 실리콘막은 Ra가 4.1Å이었고 스트레스가 -180MPa 이었다.
예 5. 다른 실험적 예에 있어서, 평탄한 실리콘막은, 4개의 300mm 웨이퍼들을 하우징하는 챔버에 대해 HF 전력은 1,000W 이고, LF 전력은 600W 인, 이중 주파수 플라즈마 (13.56MHz 및 400kHz) 를 사용하여, 본질적으로 실란 (전체 프로세스 가스 체적의 0.5%, 80 sccm 으로 제공), 아르곤 (전체 프로세스 가스 체적의 48%, 8,000 sccm 으로 제공), 헬륨 (8,000 sccm 으로 제공), 및 수소 (500 sccm 으로 제공) 로 이루어지는 프로세스 가스로부터 550℃ 의 온도에서 성막되었다. 성막된 평탄한 실리콘막은 Ra가 2.7Å 이었고 스트레스가 -399MPa 이었다.
예 6. 다른 실험적 예에 있어서, 평탄한 실리콘막은, 4개의 300mm 웨이퍼들을 하우징하는 챔버에 대해 HF 전력은 1,000W 이고, LF 전력은 1,300W 인, 이중 주파수 플라즈마 (13.56MHz 및 400kHz) 를 사용하여, 본질적으로 실란 (전체 프로세스 가스 체적의 0.5%, 80 sccm 으로 제공), 아르곤 (전체 프로세스 가스 체적의 48%, 8,000 sccm 으로 제공), 헬륨 (8,000 sccm 으로 제공), 및 수소 (500 sccm 으로 제공) 로 이루어지는 프로세스 가스로부터 550℃ 의 온도에서 성막되었다. 성막된 평탄한 실리콘막은 Ra가 3.1Å 이었고 스트레스가 -250MPa 이었다.
도 2b는 표 2에 나타낸 프로세스 조건들 하에서 성막된 평탄한 실리콘막들의 특성들을 도시한다. Ra 값들은 X 축 상에 나타내고, 스트레스 값들은 Y 축 상에 나타낸다. 제공된 방법들은 5Å 미만의 Ra 및 절대값으로 300MPa 미만의 압축 스트레스를 동시에 갖는 막들을 포함하는, 5Å 미만의 Ra 및 절대값으로 500MPa 미만의 압축 스트레스를 동시에 갖는 막들을 형성하기 위해 사용될 수 있음을 알 수 있다. 또한, 약 3.5Å 미만의 Ra 및 절대값으로 300MPa의 압축 스트레스를 갖는 막들이 이러한 방법들에 의해 제공된다.
성막된 막들의 조도 값들 및 스트레스 값들에 대한 LF 전력의 영향이 도 2c에 도시되는데, 도 2c는 상이한 LF RF 전력 레벨들에서 성막된 막들의 스트레스 값들 및 Ra를 나타내는 실험 플롯이다. 삼각형들의 시리즈들에 의해 나타낸 바와 같이 LF RF 전력을 증가시키면 예상외로 급격하게 형성된 막들의 스트레스 값들을 개선하고, 다이아몬드들의 시리즈들에 의해 나타낸 바와 같이 약 5Å 미만의 Ra 값들이 유지됨을 알 수 있다.
PECVD 성막 동안 LF RF 전력의 사용은 매우 이롭지만, 일부 실시형태들에서는, 단일 주파수 (HF 단독) PECVD를 사용하여 낮은 압축 스트레스를 갖는 평탄한 실리콘막들 및 인장 스트레스를 갖는 평탄한 실리콘막들을 획득하는 것이 가능하다. 이러한 성막 동안, 프로세스 가스의 조성은 매우 중요한 것이고, 특히 실리콘 함유 전구체의 농도가 수용가능한 조도 값들을 제공하기 위해서 매우 낮게 유지되어야 한다. 일부 실시형태들에 있어서, 단일 주파수 성막 동안, 실란의 유량은 전체 프로세스 가스 플로우의 약 0.05 - 1.5% 사이인 것이 바람직하다.
HF 단독 PECVD 성막을 사용하여 평탄한 실리콘막을 성막하는 프로세스 플로우 다이어그램이 도 3에 제공된다. 프로세스는 PECVD 프로세스 챔버로 기판을 제공함으로써 301에서 시작한다. 303에 나타낸 바와 같이, 실란, 아르곤 및 제 2 가스 (예를 들어, 헬륨 및/또는 수소) 의 0.05 - 1.5% 를 포함하는 프로세스 가스가 프로세스 챔버로 도입되고, 305에 나타낸 바와 같이, 낮은 압축 스트레스를 갖는 평탄한 실리콘막 또는 인장 스트레스를 갖는 평탄한 실리콘막을 성막하기 위해 HF RF 플라즈마가 발생된다.
약 8Å 미만의 Ra 및 약 500 MPa 미만의 압축 스트레스 값들을 갖는 막들 (또는 인장 스트레스를 갖는 막들) 이 이러한 방법에 의해 획득될 수 있다. 게다가, 약 7Å 미만의 Ra (약 5Å 미만의 Ra를 갖는 막들을 포함) 및 약 300MPa 미만의 압축 스트레스를 갖는 막들이 이러한 방법에 의해 획득될 수 있다.
단일 주파수 PECVD를 사용하여 평탄한 실리콘막들을 성막하기 위한 적절한 프로세스 조건들이 표 3에 제공된다. 성막은 단일 주파수 HF 단독 플라즈마를 사용하여, 본질적으로 실란, 아르곤, 헬륨 및 선택적으로 수소로 이루어지는 프로세스 가스를 사용하여 수행된다. 유량 및 전력 레벨들이 4개의 300mm 웨이퍼들을 수용하는 장치에 대해 열거된다. 당업자는 원한다면 이러한 값들을 임의의 사이즈의 장치에 스케일링할 수 있음을 이해한다.
Figure pat00004
본 실시형태에 있어서, HF RF 전력 밀도는 약 0.04 - 1.41 W/㎠ 사이의 범위인 것이 바람직하다.
도 4는 표 3에 나타낸 프로세스 조건들 하에서 성막된 평탄한 실리콘막들의 특성들을 도시한다. Ra 값들은 X 축 상에 나타내고, 스트레스 값들은 Y 축 상에 나타낸다. 제공된 방법들은 5Å 미만의 Ra 및 절대값으로 300MPa 미만의 압축 스트레스를 동시에 갖는 막들을 포함하는, 7Å 미만의 Ra 및 절대값으로 500MPa 미만의 압축 스트레스를 동시에 갖는 막들을 형성하기 위해 사용될 수 있음을 알 수 있다.
예 7. 일 실험적 예에 있어서, 평탄한 실리콘막은, 4개의 300mm 웨이퍼들을 하우징하는 챔버에 대해 HF 전력이 1,000W 인, HF RF 플라즈마 (13.56MHz) 를 사용하여, 본질적으로 실란 (전체 프로세스 가스 체적의 0.4%, 40 sccm 으로 제공), 아르곤 (전체 프로세스 가스 체적의 11%, 1,000 sccm 으로 제공) 및 헬륨 (8,000 sccm 으로 제공) 으로 이루어지는 프로세스 가스로부터 550℃ 의 온도 및 5.5 Torr 의 압력에서 성막되었다. 성막된 평탄한 실리콘막은 Ra가 4.9Å 이었고 스트레스가 -129MPa 이었다.
예 8. 다른 실험적 예에 있어서, 평탄한 실리콘막은, 4개의 300mm 웨이퍼들을 하우징하는 챔버에 대해 HF 전력이 1,000W 인, HF RF 플라즈마 (13.56MHz) 를 사용하여, 본질적으로 실란 (전체 프로세스 가스 체적의 0.4%, 40 sccm 으로 제공), 아르곤 (전체 프로세스 가스 체적의 11%, 1,000 sccm 으로 제공) 및 헬륨 (8,000 sccm 으로 제공) 으로 이루어지는 프로세스 가스로부터 550℃ 의 온도 및 7.0 torr 의 압력에서 성막되었다. 성막된 평탄한 실리콘막은 Ra가 6.8Å 이었고 인장 스트레스가 66MPa 이었다.
평탄한 실리콘 게르마늄막들은 도 1 및 도 3에 도시된 방법들과 동일한 원리들을 사용하여 성막될 수 있다. 구체적으로, 평탄한 실리콘 게르마늄막들은 이중 주파수 (HF RF 및 LF RF) PECVD 를 사용하여, 그리고 일부 실시형태들에서는 HF 단독 PECVD를 사용하여, 실리콘 함유 반응물 (예를 들어, 실란), 게르마늄 함유 반응물 (예를 들어, 게르만), 아르곤 및 제 2 가스 (예를 들어, 헬륨, 수소 또는 그 혼합물들) 를 포함하는 프로세스 가스를 사용하여 제조될 수 있다.
장치
평탄한 실리콘 및 실리콘 게르마늄막들의 성막은 플라즈마 강화 화학기상증착 (PECVD) 반응기에서 구현된다. 이러한 반응기는 많은 상이한 유형들을 취할 수 있다. 일반적으로, 장치는 하나 이상의 웨이퍼들을 하우징하며 웨이퍼 프로세싱에 적합한, 하나 이상의 챔버들 또는 "반응기들" (때때로 다중 스테이션들을 포함) 을 포함하게 된다. 각 챔버는 프로세싱을 위해 하나 이상의 웨이퍼들을 하우징할 수 있다. 하나 이상의 챔버들은 정의된 포지션 또는 포지션들 내에서 (그 포지션 내에서의 모션, 예를 들어 회전, 진동 또는 다른 애지테이션 (agitation) 을 갖거나 갖지 않고) 웨이퍼를 유지한다.
프로세스 시 동안, 각 웨이퍼는 페데스탈, 웨이퍼 척 및/또는 다른 웨이퍼 홀딩 장치에 의해 적소에 유지된다. 웨이퍼가 가열되어야 하는 소정의 동작들에 대하여, 장치는 가열 플레이트와 같은 히터를 포함할 수 있다. 매우 다양한 PECVD 장치들이 제공된 방법들을 실시하기 위해 사용될 수 있다. 발명의 실시형태들을 실시하기에 적합한 장치들의 예들은, 캘리포니아 산호세의 Novellus Systems에 의해 제작된 VectorTM (예를 들어, C23 Vector) 또는 SequelTM (예를 들어, C2 Sequel) 반응기, 및 발명자들로서 Fox 등으로 명명되고 명칭이 "SMOOTH SILICON-CONTAINING FILMS" 이며, 그 전부가 본 명세서에 참조로서 통합되는 2010년 12월 16일에 출원된 미국출원 제 12/970,853 호에 기재된 장치들을 포함한다.
도 5는 본 발명을 구현하기 위해 배열된 다양한 반응기 컴포넌트들을 도시하는 개략적인 블록 다이어그램을 제공한다. 도시된 바와 같이, 반응기 (500) 는 프로세스 챔버 (524) 를 포함하며, 프로세스 챔버 (524) 는 반응기의 다른 컴포넌트들을 인클로징하고, 접지된 히터 블록 (520) 과 함께 작동하는 샤워헤드 (514) 를 포함하는 캐패시터형 시스템에 의해 발생되는 플라즈마를 포함하도록 작용한다. 매칭 네트워크 (506) 에 접속된 고주파 RF 발생기 (504) 및 선택적으로 저주파 RF 발생기 (502) 가 샤워헤드 (514) 에 접속된다. 매칭 네트워크 (506) 에 의해 공급되는 전력 및 주파수는 프로세스 가스로부터 플라즈마를 발생하기에 충분하다. 통상의 프로세스에 있어서, 고주파 RF 컴포넌트는 일반적으로 약 2-60 MHz 사이이고, 바람직한 실시형태에서, HF 컴포넌트는 약 13.56 MHz 이다. LF 컴포넌트 주파수 (사용될 때) 는 약 100kHz 내지 2 MHz 사이의 범위일 수 있다. LF 플라즈마 소스에 대한 통상의 주파수 범위는 약 50kHz 내지 500kHz 사이이고, 보다 바람직하게는 약 370 - 430 kHz 사이 (예를 들어, 400kHz) 이다.
반응기 내에서, 웨이퍼 페데스탈 (518) 은 웨이퍼 (516) 를 지지한다. 통상적으로, 페데스탈은 성막 동안 및 사이에 기판을 유지 및 이송하기 위해 척, 포크 또는 리프트 핀들을 포함한다. 척은 정전 척, 기계적 척 또는 산업 및/또는 연구에서 사용되기에 유용한 바와 같은 여러가지 유형의 다른 척일 수 있다.
유입구 (512) 를 통해 프로세스 가스들이 도입된다. 다중 소스 가스 라인들 (510) 이 매니폴드 (508) 에 접속된다. 가스들은 미리 혼합될 수도 있고 그렇지 않을 수도 있다. 프로세스의 플라즈마 처리 페이즈들 및 성막 동안 정확한 가스들이 전달되는 것을 보장하기 위해 적절한 밸빙 및 질량 흐름 제어 메커니즘들이 채용된다. 화학적 전구체(들)가 액체 형태로 전달되는 경우, 액체 플로우 제어 매커니즘들이 채용된다. 그 후, 액체는 기화되고 증착 챔버에 도달하기 전에 그 기화점 위로 가열된 매니폴드에서 그 이송 동안에 다른 프로세스 가스들과 혼합된다.
프로세스 가스들이 배출구 (522) 를 통해 빠져 나간다. 진공 펌프 (526)(예를 들어, 하나 또는 2개의 스테이지 기계적 건식 펌프 및/또는 터보몰리큘러 (turbomolecular) 펌프) 는 통상적으로 프로세스 가스들을 인출하고, 스로틀 (throttle) 밸브 또는 팬들럼 (pendulum) 밸브와 같은 폐쇄 루프 제어형 플로우 한정 디바이스에 의해 반응기 내에서 적절한 낮은 압력을 유지한다.
평탄한 실리콘 및 실리콘 게르마늄막들의 성막은 다중 스테이션 또는 단일 스테이션 툴 상에서 구현될 수 있다. 구체적 실시형태들에 있어서, 4-스테이션 성막 스킴을 갖는 300mm Novellus VectorTM 툴 또는 6-스테이션 성막 스킴을 갖는 200mm SequelTM 툴이 사용된다. 모든 필요한 성막들이 완료될 때까지 매 성막 후에 웨이퍼들을 인덱싱하는 것이 가능하며 또는 웨이퍼를 인덱싱하기 전에 단일 스테이션에서 다중 성막들이 수행될 수 있다.
소정의 실시형태들에 있어서, 시스템 제어기 (미도시) 는 장치와 연관되고 막들의 성막 동안 프로세스 조건들을 제어하고, 웨이퍼들을 삽입 및 제거하는 등에 채용될 수 있다. 제어기는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함한다. 프로세서는 CPU 또는 컴퓨터, 아날로그 및/또는 디지털 입력/출력 접속부들, 스텝퍼 모터 제어기 보드들 등을 포함할 수 있다.
소정의 실시형태들에 있어서, 제어기는 성막 장치의 모든 동작들을 제어한다. 시스템 제어기는, 타이밍, 가스들의 혼합, 챔버 압력, 챔버 온도, 웨이퍼 온도, RF 전력 레벨들, 웨이퍼 척 또는 서셉터 포지션 및 특정 프로세스의 다른 파라미터들을 제어하기 위한 프로그램 명령들의 세트들을 포함하는 시스템 제어 소프트웨어를 실행한다. 예를 들어, 실리콘 또는 실리콘 게르마늄막 성막을 위해 실리콘 함유 전구체, 아르곤 및 헬륨의 유량들을 특정하는 명령들이 포함될 수 있다. 일반적으로, 명령들은 본 명세서에 기재된 프로세스들 중 임의의 프로세스에 대한 프로세스 조건들을 위한 명령들을 포함할 수 있다. 제어기는 상이한 장치 스테이션들에 대하여 상이하거나 동일한 명령들을 포함할 수도 있으며, 이에 따라 장치 스테이션들이 독립적으로 또는 동시 발생적으로 동작하게 한다.
제어기와 연관된 메모리 디바이스들에 저장된 다른 컴퓨터 프로그램들이 일부 실시형태들에서 채용될 수 있다.
일반적으로, 제어기와 연관된 사용자 인터페이스가 존재하게 된다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이, 및 사용자 입력 디바이스, 예컨대 포인팅 디바이스, 키보드, 터치스크린, 마이크로폰 등을 포함할 수 있다.
성막 프로세스들을 제어하는 컴퓨터 프로그램 코드가 임의의 종래 컴퓨터 판독가능 프로그래밍 언어로 기록될 수 있다: 예를 들어, 어셈블리 언어, C, C++, 파스칼, 포트란 또는 다른 것들. 컴파일된 오브젝트 코드 또는 스크립트는 프로그램에서 식별되는 태스크들을 수행하기 위해 프로세서에 의해 실행된다.
제어기 파라미터들은, 예를 들어 프로세스 가스 조성 및 유량, 온도, 압력, 플라즈마 조건들, 예컨대 RF 전력 레벨들 및 저주파 RF 주파수 등과 같은 프로세스 조건들과 관련된다. 이 파라미터들은 레시피의 형태로 사용자에게 제공되고, 사용자 인터페이스를 사용하여 입력될 수 있다.
프로세스를 모니터링하는 신호들은 시스템 제어기의 아날로그 및/또는 디지털 입력 접속부들에 의해 제공될 수 있다. 프로세스를 제어하는 신호들은 성막 장치의 아날로그 및 디지털 출력 접속부들 상에 출력된다.
시스템 소프트웨어는 많은 상이한 방식들로 설계되거나 구성될 수 있다. 예를 들어, 다양한 챔버 컴포넌트 서브루틴들 또는 제어 오브젝트들이 발명의 성막 프로세스들을 수행하기에 위해 필요한 챔버 컴포넌트의 동작을 제어하기 위해 기록될 수 있다. 이러한 목적을 위한 프로그램들의 예들 또는 프로그램들의 섹션들은 기판 포지셔닝 코드, 프로세스 가스 제어 코드, 압력 제어 코드, 히터 제어 코드 및 플라즈마 제어 코드를 포함한다.
기판 포지셔닝 프로그램은 기판과 챔버의 다른 부분들, 예컨대 가스 유입구 및/또는 타겟 사이의 스페이싱을 제어하기 위해 그리고 페데스탈 또는 척 상으로 기판을 로딩하기 위해 사용되는 챔버 컴포넌트들을 제어하기 위한 프로그램 코드를 포함할 수 있다. 프로세스 가스 제어 프로그램은 가스 조성 및 유량들을 제어하고 선택적으로 챔버 내의 압력을 안정화하기 위해 성막 전에 챔버 내부로 가스를 플로우하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 예를 들어 챔버의 배출 시스템 내의 쓰로틀 밸브를 조정함으로써 챔버 내의 압력을 제어하기 위한 코드를 포함할 수 있다. 히터 제어 프로그램은 기판을 가열하기 위해 사용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수 있다. 플라즈마 제어 프로그램은 타겟 및 웨이퍼 척에서 프로세스 전극들에 인가되는 RF 전력 레벨들을 설정하기 위한 코드를 포함할 수 있다.
성막 및/또는 리스퍼터링 동안 모니터링될 수 있는 챔버 센서들의 예들은 질량 흐름 제어기, 마노미터와 같은 압력 센서, 및 페데스탈 또는 척에 위치된 열전쌍을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘은 이러한 센서로부터의 데이터와 함께 사용되어 원하는 프로세스 조건들을 유지할 수 있다.
애플리케이션들
많은 실시형태들에 있어서, 제공된 평탄한 실리콘 또는 평탄한 실리콘 게르마늄막들은 3D 메모리의 제조 동안 사용된 스택들과 같은 다중 층들의 스택에 결합된다. 제공된 막들의 낮은 조도는 특히 이러한 애플리케이션들에 대해 이로운데, 이는 낮은 조도를 갖는 대형 스택이 획득될 수 있기 때문이다. 예를 들어, 본 명세서에서 제공되는 평탄한 실리콘 또는 평탄한 실리콘 게르마늄의 층들의 적어도 약 30%를 포함하는, 적어도 약 10 층들, 예를 들어 적어도 약 50 층들을 포함하는 평탄한 스택들이 본 명세서에서 제조될 수 있다. 많은 실시형태들에 있어서, 형성된 스택들의 그 전부에서 측정된 표면 조도는 약 10Å 미만, 예컨대 약 5Å 미만이다. 스택들의 낮은 조도는, 스택들이 형성된 후에 통상적으로 수행되는 리소그라피 패터닝에 특히 이로운 특성이다. 보다 일반적으로, 이러한 막들은 3D 메모리의 제조에 한정되지 않고 다양한 애플리케이션들에 사용될 수 있으며, 예를 들어 이러한 막들은 하드마스크들로서 사용될 수 있다.
도 6은 본 명세서에서 제공된 실시형태들에 따른 막들의 스택에 대한 개략적인 단면도이다. 스택 (600) 은 기판 (601) 상에 성막되고 복수의 교번층들 (603 및 605) 을 포함하며, 교번층들 (603 및 605) 의 적어도 일부는 본 명세서에서 제공된 방법들에 따라 성막된 평탄한 실리콘 또는 평탄한 실리콘 게르마늄의 층들이다. 예를 들어, 일 실시형태에 있어서, 층들의 유형들 중 하나 (예를 들어, 603) 는 평탄한 도핑되지 않은 폴리실리콘이고, 층들의 다른 유형 (예를 들어, 605) 은 도핑된 실리콘의 층 (예를 들어 보론 도핑된 폴리실리콘), 실리콘 게르마늄의 층, 실리콘 산화물의 층 또는 실리콘 질화물의 층이다. 다른 실시형태에 있어서, 층들의 유형들의 하나 (예를 들어, 603) 는 평탄한 실리콘 게르마늄이고, 층들의 다른 유형 (예를 들어, 605) 은 도핑된 폴리실리콘 (예를 들어, 보론 도핑된 폴리실리콘) 의 층, 도핑되지 않은 실리콘, 실리콘 산화물 또는 실리콘 질화물이다. 또 다른 실시형태에 있어서, 층들의 유형들의 하나 (예를 들어, 603) 는 평탄한 도핑된 폴리실리콘 (예를 들어, 보론 도핑된 폴리실리콘) 이고, 층들의 다른 유형 (예를 들어, 605) 은 도핑되지 않은 폴리실리콘, 실리콘 게르마늄, 실리콘 산화물 또는 실리콘 질화물의 층이다. 일부 실시형태들에 있어서, 스택의 층들 (제시된다면, 실리콘 산화물 및 실리콘 질화물 층들을 포함) 의 전부 또는 대부분은 약 4Å 미만의 조도를 갖는 낮은 조도 층들인 것이 바람직하다. 초평탄 실리콘 질화물 및 실리콘 산화물막들을 성막하는 방법들은, 발명자들로서 Fox 등으로 명명되고 명칭이 "SMOOTH SILICON CONTAINING FILMS" 이고 2010년 12월 16일에 출원되며, 앞서 그 전부가 참조로서 통합된, 미국출원 제 12/970,853 호에 기재되어 있다. 다른 실시형태들에 있어서, 스택의 층들의 일부는 종래의 방법들을 사용하여 성막될 수 있고, 전체로서의 스택은 여전히 수용가능한 표면 조도, 예컨대 약 4Å 미만을 갖게 된다.
일부 실시형태들에 있어서, 스택들은 약 10-100 층들 사이를 포함하고, 여기서 층들은 교번하며, 예를 들어 평탄한 도핑되지 않은 폴리실리콘층 또는 평탄한 실리콘 게르마늄층이 도핑된 폴리실리콘층과 교번하거나, 평탄한 도핑된 폴리실리콘층이 실리콘 질화물층 또는 실리콘 산화물층과 교번한다. 스택들이 실질적으로 동일한 두께를 갖는 복수의 교번층들을 포함할 수 있지만, 스택에서의 일부 층들은 다른 것보다 더 두꺼울 수 있기 때문에, 층들이 동일한 두께일 필요는 없다. 일부 실시형태들에 있어서, 교번층들은 약 200 - 800Å 사이 범위의 두께를 갖는다.
이롭게, 일부 실시형태들에 있어서, 스택에서의 교번층들의 성막은 진공 파괴 없이 일 PECVD 프로세스 챔버에서 수행된다. 일부 실시형태에 있어서, 교번층들의 성막은 다중 스테이션 PECVD 프로세스 챔버의 일 스테이션에서 수행된다. 다음은 채용될 수 있는 몇몇 프로세스 시퀀스들의 예들이다 (층들의 성막 사이에 진공 파괴를 갖거나 갖지 않음).
(1) 본 명세서에서 제공된 방법들을 사용하여 기판 상의 실리콘 산화물의 층 상에 평탄한 도핑된 실리콘 (예를 들어, 보론 도핑된 폴리실리콘) 의 층을 성막; 평탄한 도핑된 실리콘의 층 상에 실리콘 산화물의 제 2 층을 성막.
(2) 본 명세서에서 제공된 방법들을 사용하여 기판 상의 실리콘 질화물의 층 상에 평탄한 도핑된 실리콘 (예를 들어, 보론 도핑된 폴리실리콘) 의 층을 성막; 평탄한 도핑된 실리콘의 층 상에 실리콘 질화물의 제 2 층을 성막.
(3) 기판 상의 도핑되지 않은 실리콘의 층 상에 평탄한 도핑된 실리콘 (예를 들어, 보론 도핑된 폴리실리콘) 의 층을 성막; 평탄한 도핑된 실리콘의 층 상에 도핑되지 않은 실리콘의 제 2 층을 성막, 여기서 평탄한 도핑된 실리콘 및/또는 도핑되지 않은 실리콘은 본 명세서에서 제공된 방법들을 사용하여 성막된다.
(4) 기판 상의 실리콘 게르마늄의 층 상에 평탄한 도핑된 실리콘 (예를 들어, 보론 도핑된 실리콘) 의 층을 성막; 평탄한 도핑된 실리콘의 층 상에 실리콘 게르마늄의 제 2 층을 성막, 여기서 평탄한 도핑된 실리콘 및/또는 실리콘 게르마늄은 본 명세서에서 제공된 방법들을 사용하여 성막된다.
(5) 기판 상의 도핑된 실리콘의 층 상에 평탄한 도핑되지 않은 실리콘의 층을 성막; 평탄한 도핑되지 않은 실리콘의 층 상에 도핑된 실리콘의 제 2 층을 성막, 여기서 도핑된 실리콘 및/또는 도핑되지 않은 실리콘은 본 명세서에서 제공된 방법들을 사용하여 성막된다.
(6) 기판 상의 도핑된 실리콘의 층 상에 평탄한 실리콘 게르마늄의 층을 성막; 평탄한 실리콘 게르마늄의 층 상에 도핑된 실리콘의 제 2 층을 성막, 여기서 도핑된 실리콘 및/또는 실리콘 게르마늄은 본 명세서에서 제공된 방법들을 사용하여 성막된다.
(7) 본 명세서에서 제공된 방법들을 사용하여 기판 상의 실리콘 질화물의 층 상에 평탄한 도핑되지 않은 실리콘의 층을 성막; 평탄한 도핑되지 않은 실리콘의 층 상에 실리콘 질화물의 제 2 층을 성막.
일반적으로, 상기 언급된 층들의 임의의 조합물이 성막될 수 있다. 일부 실시형태들에 있어서, 2가지 유형의 재료들보다 많은 층들을 포함하는 스택들이 성막된다. 예를 들어, 일부 실시형태들에 있어서, 스택들의 형성이 실리콘 산화물 층의 성막, 평탄한 도핑되지 않은 실리콘 층의 성막, 및 평탄한 도핑된 실리콘 층의 성막을 포함하며, 여기서 도핑된 및/또는 도핑되지 않은 실리콘은 제공된 방법들을 사용하여 성막된다.
스택들이 형성된 후에, 스택들은 통상적으로 기판에 포토레지스트를 도포하는 것을 수반하는 포토리소그라피 패터닝; 레지스트를 광에 노광; 레지스트를 패터닝하고 그 패턴을 기판에 전사하며 선택적으로 기판으로부터 포토레지스트 제거하는 것으로 처리된다. 본 명세서에서 상술한 장치/프로세스는 리소그라피 패터닝 툴들 또는 프로세스들과 함께, 예를 들어 반도체 디바이스, 디스플레이, LED, 광전지 패널 등의 제조 또는 제작을 위해 사용될 수 있다. 통상적으로, 필수는 아니지만, 이러한 툴들/프로세스들은 통상의 제조 설비에서 함께 사용되거나 수행되게 된다. 통상적으로 막의 리소그라피 패터닝은 다음의 단계들의 일부 또는 전부를 포함하며, 각 단계는 다수의 가능한 툴들에 의해 가능해진다: (1) 워크피스, 즉 기판 상에 스핀 온 또는 스프레이 온 툴을 사용하여 포토레지스트를 도포; (2) 핫 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트를 경화; (3) 웨이퍼 스텝퍼와 같은 툴에 의해 가시 또는 UV 또는 x-레이 광에 포토레지스트를 노광; (4) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 패턴화하도록 레지스트를 현상; (5) 건식 또는 플라즈마 보조 식각 툴을 사용하여 레지스트 패턴을 하부막 또는 워크피스에 전사; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거. 일부 실시형태들에 있어서, 제공된 성막 방법들을 수행하기 위한 프로그램 명령들을 갖는 제어기를 구비한 PECVD 장치 및 스텝퍼를 포함하는 시스템이 성막 및 패터닝을 구현하기 위해 사용된다.
다른 실시형태들에 있어서, 평탄한 실리콘 및 실리콘 게르마늄막들은 하드마스크로서 작용한다. 통상적으로, 하드마스크들은 약 500 - 10,000Å 사이의 두께로 반도체 기판 상에 상주하는 재료의 층 (예컨대, 유전체의 층) 상에 성막된다. 그 후, 포토레지스트의 층과, 선택적으로, 애싱가능한 탄소막과 같은 하드마스크 층이 평탄한 하드마스크 상에 성막되고, 상술한 바와 같이 리소그라피로 패터닝되어, 원하는 패턴이 하부의 하드마스크층에 전사된다.
본 명세서에 기재된 예들 및 실시형태들은 단지 예시적인 목적들을 위한 것이며, 이를 고려하여 다양한 변형물 및 변경물들이 당업자에게 제안될 것임을 이해한다. 다양한 상세들이 명확성을 위해 생략되었지만, 다양한 설계 대안들이 구현될 수 있다. 따라서, 본 예들은 한정이 아닌 예시적인 것으로서 고려되어야 하고, 발명은 본 명세서에 주어진 상세들에 제한되는 것이 아니라 첨부된 청구항들의 범위 내에서 변경될 수 있다.

Claims (24)

  1. 플라즈마 강화 화학기상증착 (PECVD) 장치에서 반도체 기판 상에 평탄한 실리콘막을 형성하는 방법으로서,
    상기 PECVD 장치에 프로세스 가스를 공급하는 단계로서, 상기 프로세스 가스는 실리콘 함유 전구체, 아르곤 및 제 2 가스를 포함하는, 상기 프로세스 가스를 공급하는 단계; 및
    조도 (Ra) 가 약 7Å 미만이고 압축 스트레스가 절대값으로 약 500MPa 미만으로 특징화되는 실리콘막을 성막하기 위해 구성된 조건들 하에서, 또는 Ra 가 약 7Å 미만으로 특징화되는 평탄한 인장 실리콘막을 성막하기 위해 구성된 조건들 하에서, 상기 반도체 기판 상에 평탄한 실리콘막을 성막하기 위해 상기 장치에서 플라즈마를 형성하는 단계를 포함하는, 평탄한 실리콘막을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 성막은, Ra 가 약 5Å 미만이고 압축 스트레스가 절대값으로 약 300MPa 미만으로 특징화되는 평탄한 실리콘막을 성막하기 위해 구성된 조건들 하에서, 또는 Ra 가 약 5Å 미만으로 특징화되는 평탄한 인장 실리콘막을 성막하기 위해 구성된 조건들 하에서 수행되는, 평탄한 실리콘막을 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 제 2 가스는 헬륨 및/또는 수소를 포함하는, 평탄한 실리콘막을 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 실리콘 함유 전구체는 실란이고,
    상기 프로세스 가스는 약 12 체적% 미만의 실란을 포함하는, 평탄한 실리콘막을 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 프로세스 가스는 약 5 체적% 미만의 실란을 포함하는, 평탄한 실리콘막을 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 프로세스 가스는 약 15 ~ 85체적% 사이의 아르곤을 포함하는, 평탄한 실리콘막을 형성하는 방법.
  7. 제 1 항에 있어서,
    고주파 (HF) 및 저주파 (LF) 플라즈마 발생 모두를 사용하여 플라즈마를 형성하는 단계를 포함하고,
    LF 전력이 전체 전력의 약 17-80% 사이인, 평탄한 실리콘막을 형성하는 방법.
  8. 제 1 항에 있어서,
    상기 프로세스 가스는 실란, 아르곤 및 헬륨을 포함하고,
    성막 조건들은 하기와 같은, 평탄한 실리콘막을 형성하는 방법.
    Figure pat00005
  9. 제 8 항에 있어서,
    성막된 막은 하드마스크인, 평탄한 실리콘막을 형성하는 방법.
  10. 제 9 항에 있어서,
    평탄한 실리콘 하드마스크막은 약 500-10,000Å 사이의 두께로 성막되는, 평탄한 실리콘막을 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 평탄한 실리콘막은 메모리 디바이스 스택에서 성막되는, 평탄한 실리콘막을 형성하는 방법.
  12. 제 11 항에 있어서,
    상기 메모리 디바이스 스택에서 성막된 막의 두께는 약 200-800Å 사이인, 평탄한 실리콘막을 형성하는 방법.
  13. 제 1 항에 있어서,
    상기 평탄한 실리콘막은 도핑되지 않은, 평탄한 실리콘막을 형성하는 방법.
  14. 제 1 항에 있어서,
    상기 평탄한 실리콘막은 도펀트를 포함하는, 평탄한 실리콘막을 형성하는 방법.
  15. 제 1 항에 있어서,
    상기 막은, HF 및 LF 플라즈마 모두를 사용하여, Ra 가 약 5Å 미만인 막을 제공하기 위해 구성된 조건들 하에서 성막되며,
    상기 프로세스 가스는, 약 1 - 9 torr 사이의 압력 및 약 350 - 650℃ 사이의 온도에서, 약 0.1 - 4.5 체적% 사이의 실란 및 약 1.5 - 82 체적% 사이의 아르곤을 포함하는, 평탄한 실리콘막을 형성하는 방법.
  16. 제 15 항에 있어서,
    상기 제 2 가스는 헬륨인, 평탄한 실리콘막을 형성하는 방법.
  17. 제 15 항에 있어서,
    상기 제 2 가스는 헬륨 및 수소인, 평탄한 실리콘막을 형성하는 방법.
  18. 제 1 항에 있어서,
    상기 막은, 단일 주파수 HF 플라즈마를 사용하여, Ra 가 약 7Å 미만인 막을 제공하기 위해 구성된 조건들 하에서 성막되며,
    상기 프로세스 가스는, 약 1 - 9 torr 사이의 압력 및 약 350 - 650℃ 사이의 온도에서, 약 0.05 - 1.5 체적% 사이의 실란 및 약 2 - 70 체적% 사이의 아르곤을 포함하는, 평탄한 실리콘막을 형성하는 방법.
  19. 제 1 항에 있어서,
    실리콘 산화물, 실리콘 질화물 및 도핑된 실리콘으로 이루어지는 그룹으로부터 선택되는 재료 및 평탄한 실리콘의 층들을 교번시키는 단계를 포함하는, 상기 평탄한 실리콘막을 스택으로 통합하는 단계를 더 포함하는, 평탄한 실리콘막을 형성하는 방법.
  20. 플라즈마 강화 화학기상증착 장치에서 반도체 기판 상에 평탄한 실리콘 게르마늄막을 형성하는 방법으로서,
    상기 플라즈마 강화 화학기상증착 장치에 실리콘 함유 반응물, 게르마늄 함유 반응물, 및 아르곤을 포함하는 프로세스 가스를 공급하는 단계; 및
    조도 (Ra) 가 약 7Å 미만이고 압축 스트레스가 절대값으로 약 500MPa 미만으로 특징화되는 실리콘 게르마늄막을 성막하기 위해 구성된 조건들 하에서, 또는 Ra 가 약 7Å 미만으로 특징화되는 평탄한 인장 실리콘막을 성막하기 위해 구성된 조건들 하에서, 상기 반도체 기판 상에 평탄한 실리콘 게르마늄막을 성막하기 위해 상기 장치에서 플라즈마를 형성하는 단계를 포함하는, 평탄한 실리콘 게르마늄막을 형성하는 방법.
  21. 제 1 항에 있어서,
    상기 기판에 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 광에 노광하는 단계;
    상기 포토레지스트를 패터닝하고 그 패턴을 상기 기판에 전사하는 단계; 및
    상기 기판으로부터 상기 포토레지스트를 선택적으로 제거하는 단계를 더 포함하는, 평탄한 실리콘막을 형성하는 방법.
  22. 평탄한 실리콘막을 성막하는 장치로서,
    (a) 프로세스 가스의 도입을 위한 유입구를 갖는 PECVD 프로세스 챔버; 및
    (b) 실리콘 함유 전구체, 아르곤 및 제 2 가스를 포함하는 프로세스 가스를 공급하는 단계; 및 조도 (Ra) 가 약 7Å 미만이고 압축 스트레스가 절대값으로 약 500MPa 미만으로 특징화되는 실리콘막을 성막하기 위해 구성된 조건들 하에서, 또는 Ra 가 약 7Å 미만으로 특징화되는 평탄한 인장 실리콘막을 성막하기 위해 구성된 조건들 하에서, 기판 상에 평탄한 실리콘막을 성막하기 위해 상기 장치에서 플라즈마를 형성하는 단계를 포함하는 프로세스를 수행하기 위한 프로그램 명령들을 포함하는 제어기
    를 포함하는, 평탄한 실리콘막을 성막하는 장치.
  23. PECVD 장치의 제어를 위한 프로그램 명령들을 포함하는 비일시적 컴퓨터 머신 판독가능 매체로서,
    상기 프로그램 명령들은,
    실리콘 함유 전구체, 아르곤 및 제 2 가스를 포함하는 프로세스 가스를 공급하는 단계; 및
    조도 (Ra) 가 약 7Å 미만이고 압축 스트레스가 절대값으로 약 500MPa 미만으로 특징화되는 실리콘막을 성막하기 위해 구성된 조건들 하에서, 또는 Ra 가 약 7Å 미만으로 특징화되는 평탄한 인장 실리콘막을 성막하기 위해 구성된 조건들 하에서, 상기 기판 상에 평탄한 실리콘막을 성막하기 위해 상기 장치에서 플라즈마를 형성하는 단계
    를 포함하는 프로세스를 수행하기 위한 코드를 포함하는, 비일시적 컴퓨터 머신 판독가능 매체.
  24. 제 22 항에 기재된 평탄한 실리콘막을 성막하는 장치 및 스텝퍼를 포함하는, 시스템.
KR1020130057946A 2012-05-23 2013-05-22 평탄한 실리콘막들의 ｐｅｃｖｄ 성막 KR20130131242A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210013172A KR102330184B1 (ko) 2012-05-23 2021-01-29 평탄한 실리콘막들의 ｐｅｃｖｄ 성막

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/478,999 2012-05-23
US13/478,999 US9117668B2 (en) 2012-05-23 2012-05-23 PECVD deposition of smooth silicon films

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210013172A Division KR102330184B1 (ko) 2012-05-23 2021-01-29 평탄한 실리콘막들의 ｐｅｃｖｄ 성막

Publications (1)

Publication Number Publication Date
KR20130131242A true KR20130131242A (ko) 2013-12-03

Family

ID=49621921

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020130057946A KR20130131242A (ko) 2012-05-23 2013-05-22 평탄한 실리콘막들의 ｐｅｃｖｄ 성막
KR1020210013172A KR102330184B1 (ko) 2012-05-23 2021-01-29 평탄한 실리콘막들의 ｐｅｃｖｄ 성막
KR1020210159344A KR102505139B1 (ko) 2012-05-23 2021-11-18 평탄한 실리콘막들의 ｐｅｃｖｄ 성막
KR1020230024947A KR102628605B1 (ko) 2012-05-23 2023-02-24 평탄한 실리콘막들의 ｐｅｃｖｄ 성막

Family Applications After (3)

Application Number Title Priority Date Filing Date
KR1020210013172A KR102330184B1 (ko) 2012-05-23 2021-01-29 평탄한 실리콘막들의 ｐｅｃｖｄ 성막
KR1020210159344A KR102505139B1 (ko) 2012-05-23 2021-11-18 평탄한 실리콘막들의 ｐｅｃｖｄ 성막
KR1020230024947A KR102628605B1 (ko) 2012-05-23 2023-02-24 평탄한 실리콘막들의 ｐｅｃｖｄ 성막

Country Status (3)

Country Link
US (2) US9117668B2 (ko)
KR (4) KR20130131242A (ko)
TW (1) TWI636505B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180001465A (ko) * 2016-06-24 2018-01-04 도쿄엘렉트론가부시키가이샤 플라즈마 성막 방법 및 플라즈마 성막 장치
KR20190057415A (ko) * 2016-10-17 2019-05-28 램 리써치 코포레이션 통합된 직접 유전체 및 금속 증착
KR20200011888A (ko) * 2018-07-25 2020-02-04 도쿄엘렉트론가부시키가이샤 하드 마스크용 막을 형성하는 방법 및 장치, 및 반도체 장치의 제조 방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8741394B2 (en) 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US9028924B2 (en) 2010-03-25 2015-05-12 Novellus Systems, Inc. In-situ deposition of film stacks
MY174446A (en) * 2010-06-25 2020-04-19 Petroliam Nasional Berhad Petronas A method and system for validating energy measurement in a high pressure gas distribution network
US9165788B2 (en) 2012-04-06 2015-10-20 Novellus Systems, Inc. Post-deposition soft annealing
US9388491B2 (en) 2012-07-23 2016-07-12 Novellus Systems, Inc. Method for deposition of conformal films with catalysis assisted low temperature CVD
US8895415B1 (en) * 2013-05-31 2014-11-25 Novellus Systems, Inc. Tensile stressed doped amorphous silicon
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9543158B2 (en) * 2014-12-04 2017-01-10 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9378971B1 (en) 2014-12-04 2016-06-28 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9548188B2 (en) 2014-07-30 2017-01-17 Lam Research Corporation Method of conditioning vacuum chamber of semiconductor substrate processing apparatus
US9997373B2 (en) 2014-12-04 2018-06-12 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9620377B2 (en) 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US9384998B2 (en) 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10170324B2 (en) 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9928994B2 (en) 2015-02-03 2018-03-27 Lam Research Corporation Methods for decreasing carbon-hydrogen content of amorphous carbon hardmask films
US9520295B2 (en) 2015-02-03 2016-12-13 Lam Research Corporation Metal doping of amorphous carbon and silicon films used as hardmasks in substrate processing systems
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
CN110235248B (zh) * 2017-04-27 2024-03-26 应用材料公司 用于3d nand应用的低介电常数氧化物和低电阻op堆叠
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US10847374B2 (en) 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
KR20190061872A (ko) * 2017-11-28 2019-06-05 주식회사 원익아이피에스 비정질 실리콘막의 형성 방법
US10361092B1 (en) 2018-02-23 2019-07-23 Lam Research Corporation Etching features using metal passivation
US11646216B2 (en) * 2020-10-16 2023-05-09 Applied Materials, Inc. Systems and methods of seasoning electrostatic chucks with dielectric seasoning films
US20220238331A1 (en) * 2021-01-25 2022-07-28 Applied Materials, Inc. Gapfill process using pulsed high-frequency radio-frequency (hfrf) plasma
US20220336216A1 (en) * 2021-04-20 2022-10-20 Applied Materials, Inc. Helium-free silicon formation
US11830734B2 (en) * 2021-05-19 2023-11-28 Applied Materials, Inc. Thermal deposition of silicon-germanium
WO2024059751A2 (en) * 2022-09-14 2024-03-21 Imagia, Inc. Materials for metalenses, through-waveguide reflective metasurface couplers, and other metasurfaces

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
JPH0831454B2 (ja) 1989-04-21 1996-03-27 日本電気株式会社 半導体装置の製造方法
JP2875945B2 (ja) 1993-01-28 1999-03-31 アプライド マテリアルズ インコーポレイテッド Ｃｖｄにより大面積のガラス基板上に高堆積速度でシリコン窒化薄膜を堆積する方法
JP3164956B2 (ja) 1993-01-28 2001-05-14 アプライド マテリアルズ インコーポレイテッド Ｃｖｄにより大面積のガラス基板上に高堆積速度でアモルファスシリコン薄膜を堆積する方法
JPH06240459A (ja) 1993-02-16 1994-08-30 G T C:Kk 酸化ケイ素薄膜の形成法
US5851602A (en) 1993-12-09 1998-12-22 Applied Materials, Inc. Deposition of high quality conformal silicon oxide thin films for the manufacture of thin film transistors
EP0661731B1 (en) 1993-12-28 2000-05-31 Applied Materials, Inc. A single chamber CVD process for thin film transistors
WO1997022136A1 (de) 1995-12-08 1997-06-19 Balzers Aktiengesellschaft Hf-plasmabehandlungskammer bzw. pecvd-beschichtungskammer, deren verwendungen und verfahren zur beschichtung von speicherplatten
US6098568A (en) * 1997-12-01 2000-08-08 Applied Materials, Inc. Mixed frequency CVD apparatus
US6235650B1 (en) 1997-12-29 2001-05-22 Vanguard International Semiconductor Corporation Method for improved semiconductor device reliability
US6066550A (en) 1998-06-05 2000-05-23 United Integrated Circuits Corp. Method of improving selectivity between silicon nitride and silicon oxide
KR100296137B1 (ko) 1998-06-16 2001-08-07 박종섭 보호막으로서고밀도플라즈마화학기상증착에의한절연막을갖는반도체소자제조방법
KR100299594B1 (ko) 1998-07-13 2001-09-22 윤종용 디램 장치의 제조 방법
JP2000208422A (ja) 1999-01-08 2000-07-28 Sony Corp 積層膜形成方法及び薄膜製造装置
JP2001044191A (ja) 1999-07-27 2001-02-16 Sony Corp 積層絶縁膜とその製造方法および半導体装置とその製造方法
US6580170B2 (en) 2000-06-22 2003-06-17 Texas Instruments Incorporated Semiconductor device protective overcoat with enhanced adhesion to polymeric materials
JP4371543B2 (ja) 2000-06-29 2009-11-25 日本電気株式会社 リモートプラズマｃｖｄ装置及び膜形成方法
EP1421607A2 (en) * 2001-02-12 2004-05-26 ASM America, Inc. Improved process for deposition of semiconductor films
DE10143235A1 (de) 2001-09-04 2003-03-27 Infineon Technologies Ag Halbleiterspeicherelement, Halbleiterspeicherelement-Anordnung, Verfahren zum Herstellen eines Halbleiterspeicherelementes und Verfahren zum Betreiben eines Halbleiterspeicherelementes
US6818533B2 (en) * 2002-05-09 2004-11-16 Taiwan Semiconductor Manufacturing Co., Ltd Epitaxial plasma enhanced chemical vapor deposition (PECVD) method providing epitaxial layer with attenuated defects
KR20040008527A (ko) 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체 소자의 제조방법
DE10240176A1 (de) 2002-08-30 2004-04-29 Advanced Micro Devices, Inc., Sunnyvale Ein dielektrischer Schichtstapel mit kleiner Dielektrizitätskonstante einschliesslich einer Ätzindikatorschicht zur Anwendung in der dualen Damaszenertechnik
US6936528B2 (en) 2002-10-17 2005-08-30 Samsung Electronics Co., Ltd. Method of forming cobalt silicide film and method of manufacturing semiconductor device having cobalt silicide film
US6727134B1 (en) 2002-11-05 2004-04-27 Taiwan Semiconductor Manufacturing Company Method of forming a nitride gate dielectric layer for advanced CMOS devices
US6811831B1 (en) 2002-11-20 2004-11-02 Silicon Magnetic Systems Method for depositing silicon nitride
US6808748B2 (en) 2003-01-23 2004-10-26 Applied Materials, Inc. Hydrogen assisted HDP-CVD deposition process for aggressive gap-fill technology
US7608300B2 (en) 2003-08-27 2009-10-27 Applied Materials, Inc. Methods and devices to reduce defects in dielectric stack structures
US7329593B2 (en) * 2004-02-27 2008-02-12 Asm America, Inc. Germanium deposition
US7547643B2 (en) 2004-03-31 2009-06-16 Applied Materials, Inc. Techniques promoting adhesion of porous low K film to underlying barrier layer
US7273526B2 (en) 2004-04-15 2007-09-25 Asm Japan K.K. Thin-film deposition apparatus
US20050233092A1 (en) 2004-04-20 2005-10-20 Applied Materials, Inc. Method of controlling the uniformity of PECVD-deposited thin films
US7422776B2 (en) 2004-08-24 2008-09-09 Applied Materials, Inc. Low temperature process to produce low-K dielectrics with low stress by plasma-enhanced chemical vapor deposition (PECVD)
US20060049139A1 (en) 2004-08-26 2006-03-09 Tokyo Electron Limited Method and system for etching a gate stack
US7557027B2 (en) * 2005-01-24 2009-07-07 Interuniversitair Microelektronica Centrum Method of producing microcystalline silicon germanium suitable for micromachining
JP4489618B2 (ja) 2005-03-14 2010-06-23 株式会社ルネサステクノロジ 半導体装置の製造方法
US7291539B2 (en) 2005-06-01 2007-11-06 International Business Machines Corporation Amorphization/templated recrystallization method for hybrid orientation substrates
US20080050883A1 (en) 2006-08-25 2008-02-28 Atmel Corporation Hetrojunction bipolar transistor (hbt) with periodic multilayer base
US7635651B2 (en) 2005-08-23 2009-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of smoothening dielectric layer
US20070059942A1 (en) 2005-09-09 2007-03-15 Chi Lin Technology Co., Ltd. Plasma cvd process for manufacturing multilayer anti-reflection coatings
WO2007044514A2 (en) 2005-10-07 2007-04-19 Lee, Michael, J. Method for improving refractive index control in pecvd deposited a-siny films
EP1801067A3 (en) * 2005-12-21 2012-05-09 Imec Method for forming silicon germanium layers at low temperatures for controlling stress gradient
US7560321B2 (en) 2006-03-17 2009-07-14 Advanced Lcd Technologies Development Center Co., Ltd. Crystallization method, thin film transistor manufacturing method, thin film transistor, display, and semiconductor device
US20070264842A1 (en) 2006-05-12 2007-11-15 Samsung Electronics Co., Ltd. Insulation film deposition method for a semiconductor device
US7465681B2 (en) 2006-08-25 2008-12-16 Corning Incorporated Method for producing smooth, dense optical films
JP2008124111A (ja) 2006-11-09 2008-05-29 Nissin Electric Co Ltd プラズマｃｖｄ法によるシリコン系薄膜の形成方法
US7638443B2 (en) 2006-11-14 2009-12-29 Asm Japan K.K. Method of forming ultra-thin SiN film by plasma CVD
KR100818285B1 (ko) * 2006-11-17 2008-04-01 삼성전자주식회사 단결정 실리콘 로드 제조방법
US8476125B2 (en) 2006-12-15 2013-07-02 University Of South Carolina Fabrication technique for high frequency, high power group III nitride electronic devices
KR20080057562A (ko) 2006-12-20 2008-06-25 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
CN100577866C (zh) 2007-02-27 2010-01-06 中微半导体设备(上海)有限公司 应用于等离子体反应室中的气体喷头组件、其制造方法及其翻新再利用的方法
US20090159119A1 (en) 2007-03-28 2009-06-25 Basol Bulent M Technique and apparatus for manufacturing flexible and moisture resistive photovoltaic modules
US20080299747A1 (en) * 2007-05-30 2008-12-04 Asm Japan K.K. Method for forming amorphouse silicon film by plasma cvd
US8114484B2 (en) 2007-07-19 2012-02-14 Applied Materials, Inc. Plasma enhanced chemical vapor deposition technology for large-size processing
US7910497B2 (en) 2007-07-30 2011-03-22 Applied Materials, Inc. Method of forming dielectric layers on a substrate and apparatus therefor
US20090095221A1 (en) 2007-10-16 2009-04-16 Alexander Tam Multi-gas concentric injection showerhead
US7803722B2 (en) 2007-10-22 2010-09-28 Applied Materials, Inc Methods for forming a dielectric layer within trenches
JP5248995B2 (ja) 2007-11-30 2013-07-31 株式会社半導体エネルギー研究所 光電変換装置の製造方法
US8293608B2 (en) 2008-02-08 2012-10-23 Freescale Semiconductor, Inc. Intermediate product for a multichannel FET and process for obtaining an intermediate product
JP5390230B2 (ja) * 2008-03-31 2014-01-15 日本碍子株式会社 シリコン系薄膜成膜装置及びその方法
US20090286402A1 (en) * 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
US8013389B2 (en) 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
US7919416B2 (en) 2009-01-21 2011-04-05 Asm Japan K.K. Method of forming conformal dielectric film having Si-N bonds by PECVD
KR20110009762A (ko) 2009-07-23 2011-01-31 삼성전자주식회사 트랜지스터 및 그 제조 방법
TWI408372B (zh) 2009-08-14 2013-09-11 Univ Chung Hua 應用無線射頻識別標籤技術之熱氣泡式加速儀及其製備方法
US20110143019A1 (en) * 2009-12-14 2011-06-16 Amprius, Inc. Apparatus for Deposition on Two Sides of the Web
WO2011087698A2 (en) 2009-12-22 2011-07-21 Applied Materials, Inc. Pecvd multi-step processing with continuous plasma
US20120142172A1 (en) 2010-03-25 2012-06-07 Keith Fox Pecvd deposition of smooth polysilicon films
US20130157466A1 (en) 2010-03-25 2013-06-20 Keith Fox Silicon nitride films for semiconductor device applications
US9028924B2 (en) 2010-03-25 2015-05-12 Novellus Systems, Inc. In-situ deposition of film stacks
US8709551B2 (en) 2010-03-25 2014-04-29 Novellus Systems, Inc. Smooth silicon-containing films
US8741394B2 (en) 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US8076250B1 (en) 2010-10-06 2011-12-13 Applied Materials, Inc. PECVD oxide-nitride and oxide-silicon stacks for 3D memory application
US8318575B2 (en) 2011-02-07 2012-11-27 Infineon Technologies Ag Compressive polycrystalline silicon film and method of manufacture thereof
KR20140147086A (ko) 2012-02-14 2014-12-29 노벨러스 시스템즈, 인코포레이티드 반도체 디바이스 애플리케이션들을 위한 실리콘 질화물 막들
US9165788B2 (en) 2012-04-06 2015-10-20 Novellus Systems, Inc. Post-deposition soft annealing
US8925588B2 (en) 2012-08-17 2015-01-06 Novellus Systems, Inc. Flow balancing in gas distribution networks
US8895415B1 (en) 2013-05-31 2014-11-25 Novellus Systems, Inc. Tensile stressed doped amorphous silicon

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180001465A (ko) * 2016-06-24 2018-01-04 도쿄엘렉트론가부시키가이샤 플라즈마 성막 방법 및 플라즈마 성막 장치
US10190217B2 (en) 2016-06-24 2019-01-29 Tokyo Electron Limited Plasma film-forming method and plasma film-forming apparatus
KR20190057415A (ko) * 2016-10-17 2019-05-28 램 리써치 코포레이션 통합된 직접 유전체 및 금속 증착
CN109906498A (zh) * 2016-10-17 2019-06-18 朗姆研究公司 集成的直接电介质和金属沉积
CN109906498B (zh) * 2016-10-17 2024-04-02 朗姆研究公司 集成的直接电介质和金属沉积
KR20200011888A (ko) * 2018-07-25 2020-02-04 도쿄엘렉트론가부시키가이샤 하드 마스크용 막을 형성하는 방법 및 장치, 및 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
KR102628605B1 (ko) 2024-01-24
US20150325435A1 (en) 2015-11-12
US9117668B2 (en) 2015-08-25
KR20210016453A (ko) 2021-02-15
KR102330184B1 (ko) 2021-11-23
US20130316518A1 (en) 2013-11-28
TW201411722A (zh) 2014-03-16
TWI636505B (zh) 2018-09-21
KR20210143706A (ko) 2021-11-29
KR20230035000A (ko) 2023-03-10
KR102505139B1 (ko) 2023-02-28

Similar Documents

Publication Publication Date Title
KR102505139B1 (ko) 평탄한 실리콘막들의 ｐｅｃｖｄ 성막
KR102510157B1 (ko) 반도체 패터닝 애플리케이션들을 위한 도핑된 ald 막들
KR102045674B1 (ko) 필름 스택의 인-시츄 증착
KR102430939B1 (ko) 반도체 디바이스 제조시 고품질 실리콘 옥사이드 막들의 저온 형성
KR102474327B1 (ko) 반도체 패터닝 애플리케이션을 위한 고 건식 에칭 레이트 재료들
KR101913443B1 (ko) 컨포멀 막들의 플라즈마 활성화된 성막
US20120142172A1 (en) Pecvd deposition of smooth polysilicon films
TWI714534B (zh) 原子層沉積所形成的氮化矽膜之特徵部內溼蝕刻速率的均勻降低用方法及設備
US8709551B2 (en) Smooth silicon-containing films
TWI498943B (zh) 用於３ｄ記憶體應用的ｐｅｃｖｄ氧化物－氮化物及氧化物－矽堆疊
KR101975071B1 (ko) 플라즈마 활성화된 컨포멀 유전체 막 증착
TW201632650A (zh) 無氨無氯保形氮化矽膜的沉積方法
KR20160131943A (ko) 박막들의 잔여 응력을 조절하는 방법들
JP2022543953A (ja) 調整された原子層堆積

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X601 Decision of rejection after re-examination
A107 Divisional application of patent