KR20130115323A - 회로화되고 유연한 유기성 기판에 고밀도 다중레벨 박막을 전사하고 전기적으로 결합하는 방법 및 연관된 디바이스 - Google Patents

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마이클 웨더스푼
데이비드 니콜
루이스 조셉 주니어. 렌데크
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해리스 코포레이션
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    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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    • H01L2924/0105—Tin [Sn]
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    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
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    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
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    • H01L2924/14—Integrated circuits
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    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
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    • H01L2924/1421—RF devices
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1511—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0133—Elastomeric or compliant polymer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0141—Liquid crystal polymer [LCP]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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Abstract

본 발명은 복수의 패턴된 전도체층, 및 인접한 패턴된 전도체층 사이의 유전체층을 갖는 희생 기판 상의 상호연결층 스택을 형성하는 단계를 포함하는 전자 디바이스를 제조하기 위한 방법에 관한 것이다. 그 방법은 또한 희생 기판의 반대편 측면 상의 상호연결층 스택에 액정 폴리머(LCP) 기판을 금속간 본드를 통해 라미네이트하고 전기적으로 결합하는 단계를 포함한다. 그 방법은 최하위 패턴된 전도체층을 노출하도록 희생 기판을 제거하고, 그리고 최하위 패턴된 전도체층에 적어도 하나의 제 1 디바이스를 전기적으로 결합하는 단계를 더 포함한다.

Description

회로화되고 유연한 유기성 기판에 고밀도 다중레벨 박막을 전사하고 전기적으로 결합하는 방법 및 연관된 디바이스{METHOD OF TRANSFERRING AND ELECTRICALLY JOINING A HIGH DENSITY MULTILEVEL THIN FILM TO A CIRCUITIZED AND FLEXIBLE ORGANIC SUBSTRATE AND ASSOCIATED DEVICES}
본 발명은 전자 디바이스 제조의 분야에 관한 것이고, 그리고 더 구체적으로, 희생 기판 상의 전자 디바이스의 일 부분을 형성하고 그리고 회로화된 얇고 유연한 유기성 기판에 그들을 전기적으로 결합하는 방법에 관한 것이다.
반도체와 집적회로 기술이 향상됨에 따라서, 감소된 칩 크기, 중량, 및 전력 소비와 함께, 다수의 입력 및 출력(I/O) 패드를 갖는 고-기능성 집적회로 컴포넌트에 대한 경향이 있다. 결과적으로, 집적회로가 더 작아짐에 따라서, 그들은 이전 그 어느 때보다 더 가깝게 함께 배열된 더 작은 I/O 패드를 증가적으로 가진다.
이러한 고 기능성 집적회로에 일치하도록, 집적회로 컴포넌트 부착을 위해 가깝게 배열된 패드를 갖는 인쇄 배선 기판에 대한 요구가 있다. 지금까지, 충분히 미세한 피치 컴포넌트 부착 패드를 갖는 기판을 제조하는 능력은 집적회로 컴포넌트에서의 소형화를 따라갈 수 없었다. 결과적으로, 일부 현대의 디바이스에 있어서 상호연결 기술 갭이 있다.
그러한 디바이스 기능을 구성하기 위해서, 인쇄 배선 기판은 집적회로의 패드를 다루거나, 또는 팬-아웃(fan-out) 패키징을 사용하기 위한 추가적인 라우팅층을 가질 수 있다. 이것은 시스템 소형화를 제한할 수 있는, 집적회로 그 자체보다 더 큰 집적회로의 패키지 크기를 초래한다. 디바이스를 소형화하려는 이러한 요구에 더해서, 유연한, 그리고 경성이 아닌, 기판으로 이러한 디바이스를 구성하는 것이 일부 경우에 요구된다.
얇고 유연한 인쇄 배선 기판을 구성하는 기판으로서 이제 사용될 하나의 소재는 이축-연신 액정 폴리머(LCP)이다. LCP에서의 분자는 경성의, 봉과 같은 형상을 가지며, 액체 상에 있을 때 또는 가열되고 그리고 용융될 때 결정질 배열을 유지한다. 액정 폴리머 인쇄 회로의 처리 및 조립(The Processing and Assembly of Liquid Crystalline Polymer Printed Circuits, T.Zhang, W.Johnson, B. Farrell, and M. St. Lawrence, "The processing and assembly of liquid crystalline polymer printed circuits," 2002 Int . Symp . on Microelectronics , 2002.)은 기판으로 LCP를 사용하는 인쇄 회로 기판의 구성을 논의한다. 포토레지스트는 원하는 회로 패턴을 형성하도록 처음에 동 클래드 라미네이트에 적용되고, 노출되며, 그리고 전개된다. 실제 회로는 임의의 노출된 동의 에칭 제거에 의해 형성된다. 홀 또는 비아가 기계적 또는 레이저 드릴링을 통해 기판에 생성된다. 디스미어링 단계가 비아 또는 홀로부터 잔류물을 제거하도록 수행되고, 그로써 금속 증착을 위한 LCP 물질을 준비한다. 금속화 단계가 이어서 수행되고, 그리고 종래의 솔더 마스크가 LCP 기판에 적용된다. 그런 후에 솔더가 LCP 인쇄 회로 기판의 구성을 완성하도록 종래의 솔더 마스크를 통해 적용된다.
이러한 설계가 얇고, 유연한 인쇄 회로 기판의 생성을 허용하지만, 그것은 여전히, 가깝게 이격된 패드를 갖는 집적회로의 부착에 대해서 위에 설명된 바와 동일한 결함을 겪는다.
종래의 반도체 프로세싱 기법은 위에 참조된 부착된 컴포넌트의 레벨을 지지할 수 있는 경성의, 웨이퍼 기판의 제조를 허용한다. 이러한 공정에서, 금속은 기체 상으로부터 매우 얇은 필름에 증착되고 그리고 인쇄 회로 기판에 대해 설명된 바와 유사하게 석판술로 패턴되고 에칭된다. 유전체층은 스펀 온(spun on) 또는 기체 상 증착 공정을 통해 금속층 사이에 형성된다. 미세 피치 컴포넌트의 부착을 허용하지만, 이러한 접근은 반도체 프로세싱에 관한 경성의 웨이퍼 기판 요구사항으로 인해 유연한 회로를 획득하는 능력이 부족하다. 그러한 바와 같이, 유연한 인쇄 회로 기판에 집적회로를 연결하는 추가적인 방법이 요구된다.
앞서 언급된 배경의 관점에서, 그러므로 희생적인 경성의 웨이퍼 기판 상에 제조된 고밀도 다중레벨 박막을 유연하고, 회로화된 액정 폴리머 기판에 전사하고 전기적으로 결합하는 방법을 제공하는 것이 본 발명의 목적이다.
본 발명에 부합하는 이러한 그리고 다른 목적, 특징, 및 이점이 복수의 교호하는 패턴된 전기적으로 전도성인 유전체 층을 포함하는 희생 기판 상에 상호연결층 스택을 형성하는 단계를 포함하는 전자 디바이스를 제조하는 방법에 의해 제공된다. 그 방법은 또한 희생 기판의 반대편 측면 상의 상호연결층 스택에 회로화된 액정 폴리머(LCP) 기판을 라미네이트하고 전기적으로 결합하는 단계, 및 최하위 패턴된 전도체층을 노출하도록 희생 기판을 제거하는 단계를 포함한다. 그 방법은 최하위 패턴된 전도체층에 적어도 하나의 제 1 디바이스를 전기적으로 결합하는 단계를 포함한다. 이 방법은 회로화된 LCP 기판 상에 형성하기 어려울 수 있는 상호연결층 스택 상의 전자 디바이스의 형성을 유리하게 허용한다.
LCP 기판과 상호연결층 스택을 함께 라미네이트하는 단계는 LCP 기판과 상호연결층 스택에 열과 압력을 가하는 것을 포함할 수 있다. 열과 압력은 오토클레이브에서 적용될 수 있다.
상호연결층 스택을 형성하는 것은 박막 증착에 의해 복수의 패턴된 전도체층을 형성하는 것에 의해 수행될 수 있다. 덧붙여, LCP 기판은 상대적으로 얇을 수 있다(즉, 0.0025 인치보다 작은 두께를 가질 수 있다). 또한, 적어도 하나의 제 1 디바이스는 플립 칩 배열로 제 1 집적회로(IC) 다이를 포함할 수 있다.
적어도 하나의 전도체 비아가 LCP 기판에 형성될 수 있다. 적어도 하나의 제 2 디바이스는 LCP 기판에 연결될 수 있고, 적어도 하나의 제 2 디바이스는 적어도 하나의 전도체 비아를 사용하여 최상부 패턴된 전도체층에 전기적으로 결합될 수 있다.
희생 기판은 유리이거나 또는 임의의 원자적으로 평활한 물질일 수 있다. LCP 기판은 내부에 적어도 하나의 전도체 비아를 가질 수 있고, 그리고 그 방법은 복수의 패턴된 전도체층, 및 인접한 패턴된 전도체층 사이의 유전체층을 포함하는 다른 희생 기판 상의 다른 상호연결층 스택을 형성하는 단계를 포함할 수 있다. 다른 상호연결층 스택은 다른 희생 기판의 반대편 측면 상의 LCP 기판에 라미네이트되고 전기적으로 결합될 수 있다.
다른 희생 기판은 최하부 패턴된 전도체층을 노출하도록 제거될 수 있다. 그 방법은 최하부 패턴된 전도체층에 적어도 하나의 다른 디바이스를 전기적으로 결합하고, 그리고 상호연결층 스택과 다른 상호연결층 스택을 함께 전기적으로 결합하는 단계를 더 포함할 수 있다.
일부 어플리케이션에서, LCP 기판은 희생 기판의 영역보다 더 큰 영역을 가질 수 있고, 그리고 적어도 하나의 제 1 디바이스와 정렬된 천공을 갖는 적어도 하나의 다른 LCP 기판이 LCP 기판에 라미네이트될 수 있다.
적어도 하나의 전도체 비아는 적어도 하나의 추가적인 LCP 기판에 형성될 수 있다. 다른 상호연결층 스택이 복수의 패턴된 전도체층, 및 인접한 패턴된 전도체층 사이의 유전체층을 포함하는 다른 희생 기판 상에 형성될 수 있다. 다른 상호연결층 스택이 다른 희생 기판의 반대편 측면 상의 다른 LCP 기판에 라미네이트되고 전기적으로 결합될 수 있고, 그리고 다른 희생 기판은 최하부 패턴된 전도체층을 노출하도록 제거될 수 있다.
적어도 하나의 다른 디바이스는 최하부 패턴된 전도체층에 전기적으로 결합될 수 있다. 다른 LCP 기판은 적어도 하나의 추가적인 LCP 기판에 라미네이트될 수 있다. 상호연결층 스택 및 다른 상호연결층 스택은 적어도 하나의 추가적인 LCP 기판에 적어도 하나의 전도체 비아를 사용하여 전기적으로 결합될 수 있다.
LCP 기판은 상호연결층 스택에 LCP 기판을 정렬하고, 라미네이트하며, 그리고 전기적으로 결합하는 것을 포함할 수 있는, 복수의 LCP 층의 각각에 적어도 하나의 도체 비아를 포함할 수 있다. 복수의 것 중 남아있는 LCP 층은 상호연결 스택에 라미네이트되었던 LCP 층에 라미네이트될 수 있다. 적어도 하나의 제 2 디바이스는 복수의 LCP 층의 각각의 적어도 하나의 전도체 비아를 사용하여 최상부 패턴된 전도체층에 전기적으로 결합될 수 있다.
디바이스의 측면은 액정 폴리머(LCP) 기판을 포함하는 전자 디바이스에 관한 것이다. 복수의 패턴된 전도체층, 및 LCP와 다른 물질을 포함하는, 인접한 패턴된 전도체층 사이의 유전체층을 포함하는 LCP 기판 상의 상호연결층 스택이 있다. LCP 기판과 상호연결층 스택 사이에 용융된 접합이 있다. 덧붙여, LCP 기판과 부착된 상호연결층 스택 사이에 전기적 상호연결이 있다. 적어도 하나의 제 1 디바이스는 최하부 패턴된 전도체층에 전기적으로 결합된다.
본 발명에 따른 전자 디바이스 제조 방법은 회로화된 LCP 기판 상에 형성하기 어려울 수 있는 상호연결층 스택 상의 전자 디바이스의 형성을 유리하게 허용한다.
도 1은 본 발명에 따른 전자 디바이스를 제조하는 방법의 흐름도이다.
도 2a-2d는 도 1에 도시된 방법을 통해 형성된 바와 같은 본 발명의 전자 디바이스의 순차적으로 도식화된 횡단면도이다.
도 3은 본 발명에 따른 전자 디바이스를 제조하는 방법의 또 다른 실시예의 흐름도이다.
도 4a-4e는 도 3에 도시된 방법을 통해 형성된 바와 같은 본 발명의 전자 디바이스의 순차적으로 도식화된 횡단면도이다.
도 5는 본 발명에 따른 전자 디바이스를 제조하는 방법의 또 다른 실시예의 흐름도이다.
도 6a-6e는 도 5에 도시된 방법을 통해 형성된 바와 같은 본 발명의 전자 디바이스의 순차적으로 도식화된 횡단면도이다.
도 7은 본 발명에 따른 전자 디바이스를 제조하는 방법의 더 또 다른 실시예의 흐름도이다.
도 8a-8e는 도 7에 도시된 방법을 통해 형성된 바와 같은 본 발명의 전자 디바이스의 순차적으로 도식화된 횡단면도이다.
도 9는 여전히, 본 발명에 따른 전자 디바이스를 제조하는 방법의 또 다른 실시예의 흐름도이다.
도 10a-10e는 도 9에 도시된 방법을 통해 형성된 바와 같은 본 발명의 전자 디바이스의 순차적으로 도식화된 횡단면도이다.
본 발명은 이제 본 발명의 바람직한 실시예가 도시되는 첨부된 도면을 참조하면서 이하에 더 완전하게 설명될 것이다. 그러나 본 발명은 다른 형태로 구현될 수 있고 여기에 제시된 실시예로 한정되는 것으로 해석되어서는 안된다. 그보다는, 이들 실시예는 본 개시가 철저해지고 완전해지며, 그리고 해당 기술분야의 당업자에게 본 발명의 범위를 충분히 전달하도록 제공된다. 동일한 번호는 전체에 걸쳐 동일한 부재를 말한다.
도 1, 및 도 2a-2d의 흐름도(50)에 관해 처음으로 언급하면서, 전자 디바이스를 제조하는 방법이 이제 설명된다. 시작(블록(51)) 이후, 도 2a에 도시된 바와 같이, 상호연결층 스택(14)이 희생 기판(12) 상에 형성된다(블록(52)에서). 상호연결층 스택(14)은 인접한 패턴된 전도체층 사이에 유전체층(17)을 갖는, 복수의 교호하는 패턴된 전도체층(16)을 포함한다. 유전체층(17)은 폴리이미드일 수 있다. 희생 기판(12)은 상호연결층 스택(14)의 형성에 크기적 안정성과 원자적 평활성을 제공한다.
예를 들어, 0.00004 인치만큼 작은(또는 심지어 그보다 더 작은) 패턴된 전도체층(16), 및 0.00016 인치만큼 작은(또는 그보다 더 작은) 유전체층(17)과 함께, 상호연결층 스택(14)은 0.0004 인치보다 더 얇을 수 있다. 충분하게 평활한 표면을 갖는 다른 물질 역시 사용될 수 있음에도, 희생 기판(12)은 바람직하게 유리이다. 그러므로 상호연결층 스택(14), 및 복수의 패턴된 전도체층(16)이 반도체 박막 증착 공정에 의해 형성될 수 있다.
도 2b에 도시된 바와 같이, 액정 폴리머(LCP) 기판(18)은 희생 기판(12)의 반대편 측면 상의 상호연결층 스택(14)에 라미네이트된다(블록(53)에서). LCP 기판(18)은 예를 들어, 0.0025 인치보다 더 작은 두께를 가질 수 있다. 이러한 라미네이션은 오토클레이브에서와 같이, LCP 기판(18)과 상호연결층 스택(14)에 열과 압력을 가하는 것을 통해 수행된다. 오토클레이브는 등방성 압력(즉, 모든 방향에서 동일한 압력)을 유리하게 제공하고, 그리고 라미네이션 공정 동안 LCP가 변형하는 것을 방지하도록 한다. 라미네이션 동안 오토클레이브의 사용이 바람직하지만, 프레스(가능하게 비활성 분위기에서) 역시 라미네이션을 수행하도록 사용될 수 있다. 라미네이션은 바람직하게 약 260℃ 및 100psi에서 수행된다.
LCP는 마모와 손상에 대한 높은 저항을 제공하는, 높은 인장 강도를 가진다는 사실을 포함하는, 여러 가지 이유로 인쇄 회로 기판을 형성하기에 특히 유리한 물질이다. 일반적으로, LCP는 또한 고온에서의 높은 기계적 강도, 높은 화학적 저항, 고유한 내연성, 및 양호한 내후성을 가진다. 덧붙여, LCP는 상대적으로 비활성이다. LCP는 방향족 또는 할로겐화 탄화수소, 강산, 염기, 케톤, 및 다른 공격적인 산업 물질을 포함하는, 상승된 온도에서의 대부분의 화학물질의 존재 하에 응력 균열을 견딘다. 해당 기술분야의 당업자는 본 발명에 따른 전자 디바이스의 생성에 사용될 수 있는 다양한 LCP가 있다는 것을 이해해야만 한다. 기판(18)으로서 LCP의 사용은 부착층이 없는 라미네이션을 유리하게 허용하고, 그로써 최종 전자 디바이스(10)의 전체 두께를 감소시킨다.
다음으로, 도 2c에 도시된 바와 같이, 희생 기판(12)이 제거되고, 그로써 최하부 패턴된 전도체층(16)을 노출한다(블록(54)). 이러한 희생 기판(12) 제거는 예를 들어, 플루오르화수소산에서의 용해, 기계적 폴리싱, 또는 화학적 기계적 폴리싱의 조합에 의해 수행된다.
적어도 하나의 제 1 디바이스(20)(설명적으로 세 개의 디바이스)가 도 2d에 도시된 바와 같이, 최하부 패턴된 전도체층(16)에 결합된다(블록(55)). 해당 기술분야의 당업자에 의해 이해될 바와 같이, 이러한 디바이스(20)는 집적회로(IC) 다이일 수 있고, 플립 칩 배열로 결합될 수 있다. 블록(56)은 방법의 종료를 나타낸다.
그러므로 그 방법은 형성된 상호연결층 스택(14)을 갖는 LCP 기판(18)을 포함하는 전자 디바이스(10)를 초래한다. 상호연결층 스택(14)은 인접한 패턴된 전도체층 사이에 유전체층(17)을 갖는, 복수의 패턴된 전도체층(16)을 포함한다. 상호연결층 스택(14)과 LCP 기판(18) 사이에 용융된 접합이 있다. 이러한 용융된 접합은 LCP 기판과 상호연결층 스택(14)의 연화와 결합동안 형성되고, 그리고 횡단면화된 디바이스의 사진에서 쉽게 볼 수 있다. 세 개의 집적회로다이(20)가 플립 칩 배열로 최하부의 패턴된 전도체층(16)에 결합된다. 대신에 임의 수의 디바이스(20)가 있을 수 있고, 그리고 그들은 집적회로다이를 필요로 하지 않는다는 점이 인지되어야만 한다.
도 3 및 도 4a-4e의 흐름도(150)를 참조하면서, 본 발명에 따른 전자 디바이스(110)를 제조하는 방법의 또 다른 실시예가 이제 설명된다. 방법에서의 단계가 도 1의 흐름도(50)에서의 것과 유사하게 수행되고, 그러므로 이들 단계의 구체적인 설명이 필요하지 않는다는 점이 이해되어야만 한다.
시작(블록(151)) 후에, 도 4a에 도시된 바와 같이, 상호연결층 스택(114)이 박막 증착을 사용하여 희생 기판(112) 상에 형성된다(블록(152)에서). 상호연결층 스택(114)은 복수의 패턴된 전도체층(116), 및 인접한 패턴된 전도체층 사이의 유전체층(117)을 포함한다. 최상부 패턴된 전도체층(116)의 패드가 천공에 의해 노출되도록 천공이 최상부 유전체층(117)에 형성된다.
다음으로, 도 4b에 도시된 바와 같이, 적어도 하나의 전도체 비아(122), 명시적으로 복수의 전도체 비아가 LCP 기판(118)에 형성된다(블록(153)). 전도체 비아(122)는 LCP 기판(118)을 기계적 또는 레이저 드릴링하고, 그런 후에 결과 홀에 동을 선택적으로 증착시키는 것에 의해 형성된다. 그런 후에 주석이 전도체 비아(122)의 최하부층 상에 증착된다.
라미네이션 전에, LCP 기판(118) 및 상호연결층 스택(114)이 정렬될 수 있다. 정렬이 최상부 패턴된 전도체층(116)의 패드의 중심에 위치된 전기 전도성 비아(122)를 갖는 바와 같이 형성된다. 이러한 정렬은 처음에, LCP 기판(118) 및 상호연결층 스택(114)을 대략적으로 정렬하도록 부착물 또는 가이드를 사용하고, 그런 후에 최종 정렬에 도달하도록 현미경 하에 정렬을 미세하게 조절하는 것에 의해 수행될 수 있다. 이것은 0.0005 인치 내지 0.001 인치의 범위에서 정렬의 위치 정확성을 유리하게 허용한다.
그런 후에, 도 4c에 도시된 바와 같이, LCP 기판(118)은 희생 기판(112)의 반대편 측면 상의 상호연결층 스택(114)에 라미네이트되고 전기적으로 결합된다(블록(154)). 라미네이션 공정 단계 동안, 온도는 Cu3Sn과 같은, 금속간 화합물을 형성하도록 동과 주석이 확산하고 반응하는 포인트이며, 주석의 용융점인, 260℃와 같은, 적합한 수준에 도달한다. LCP 기판과 상호연결층 스택 사이의 전기적 연결을 확립할 책임이 있는, 이러한 금속간 화합물은 적어도 600℃의 용융점까지 열적으로 안정적이다. 유리하게, 성공적인 라미네이션 및 금속간 화합물 형성에 요구되는 온도는 동일한 범위 내에 있다.
그런 후에, 도 4d에 도시된 바와 같이, 희생 기판(112)은 최하부의 패턴된 전도체층(116)을 노출시키도록 제거된다(블록(155)). 도 4e에 도시된 바와 같이, 적어도 하나의 제 1 디바이스(120), 설명적으로 그것의 트리오가 최하부 패턴된 전도체층(116)에 전기적으로 결합된다(블록(156)). 디바이스(120)의 트리오는 플립 칩 배열인 집적회로다이일 수 있지만, 그러나 다른 디바이스일 수도 있다. 적어도 하나의 제 2 디바이스(124)가 전도체 비아(122)를 사용하여 상호연결층 스택(114)의 최상부 패턴된 전도체층(116)에 전기적으로 결합된다(블록(157)). 이것은 디바이스(120, 124) 사이에 연결성을 제공한다.
디바이스(120, 124)는 다른 종류의 디바이스일 수 있다는 것이 인지되어야만 한다. 예를 들어, 디바이스(120)는 디지털 로직 회로일 수 있는 반면에, 디바이스(124)는 아날로그 라디오주파수 회로일 수 있다. 블록(158)은 방법의 종료를 나타낸다.
그러므로 이 방법은 내부에 형성된 복수의 도체 비아(122)를 갖는 LCP 기판(118)을 포함하는 전자 디바이스(110)를 초래한다. 상호연결층 스택(114)은 LCP 기판(118) 상에 형성된다. 상호연결층 스택(114)은 인접한 패턴된 전도체층 사이에 유전체층(117)을 갖는, 복수의 패턴된 전도체층(116)을 포함한다. 상호연결층 스택(114)과 LCP 기판(118) 사이에 용융된 접합이 있다. 세 개의 집적회로다이(120)가 플립 칩 배열로 최하부 패턴된 전도체층(116)에 결합된다. 라디오주파수 디바이스(124)는 전도체 비아(122)를 통해 최상부 패턴된 전도체층(116)에 전기적으로 결합되고 집적회로다이(120)에 전기적으로 결합된다.
도 5 및 도 6a-6e의 흐름도(250)를 참조하면서, 본 발명에 따른 전자 디바이스(210)를 제조하는 방법의 또 다른 실시예가 이제 설명된다. 이러한 방법에서의 단계는 도 1 및 도 3의 흐름도(50, 150)에서의 이들과 유사하게 수행되고, 그러므로 이들 단계의 구체적인 설명이 필요하지 않다는 것이 이해되어야만 한다.
시작(블록(251)) 후에, 도 5a에 도시된 바와 같이, 상호연결층 스택(214)이 박막 증착을 사용하여 희생 기판(212) 상에 형성된다(블록(252)에서). 상호연결층 스택(214)은 복수의 패턴된 전도체층(216), 및 인접한 패턴된 전도체층 사이의 유전체층(217)을 포함한다. 최상부 패턴된 전도체층(216)의 패드가 천공에 의해 노출되도록 천공은 최상부 유전체층(217)에 형성된다.
다음으로, 도 5b에 도시된 바와 같이, 적어도 하나의 전도체 비아(222), 도시된 복수의 전도체 비아가 LCP 기판(218)에 형성된다. 도 6c에 도시된 바와 같이, LCP 기판(218)은 희생 기판(212)의 반대편 측면 상의 상호연결층 스택(214)에 금속간 결합을 통해 라미네이트되고 전기적으로 결합된다(블록(254)).
도 6c에 도시된 바와 같이, 다른 상호연결층 스택(234)은 다른 희생 기판(232) 상에 형성된다(블록(255)). 이러한 다른 상호연결층 스택(234)은 유사하게 복수의 패턴된 전도체층(236) 및 인접한 패턴된 전도체층 사이의 유전체층(237)을 포함한다. 그런 후에 이러한 다른 상호연결층 스택(235)은 상호연결층 스택(214)의 반대편 측면 상의 LCP 기판(218)에 라미네이트되고 전기적으로 결합되며(블록(256)), 그로써 상호연결층 스택과 다른 상호연결층 스택을 함께 전기적으로 결합시킨다. 그런 후에, 도 6d에 도시된 바와 같이, 희생 기판(212, 232) 모두가 상호연결층 스택(214)과 상호연결층 스택(234) 각각의 최하부 패턴된 전도체층(216, 236)을 노출하도록 제거된다.
도 6e에 도시된 바와 같이, 적어도 하나의 제 1 디바이스(220)가 상호연결층 스택(214)의 최하부 패턴된 전도체층(216)에 전기적으로 결합된다(블록(258)). 그런 후에, 적어도 하나의 다른 디바이스(250), 도시된 두 개의 디바이스가 상호연결층 스택(234)의 최상부 패턴된 전도체층(236)에 전기적으로 결합된다(블록(259)).
그러므로 이러한 방법은 도 6e에 도시된 바와 같이, 내부에 형성된 복수의 전도체 비아(222)를 갖는 LCP 기판(218)을 포함하는 전자 디바이스(210)를 초래한다. 상호연결층 스택(214) 및 다른 상호연결층 스택(234)이 LCP 기판(218)의 반대편 측면 상에 형성된다. 상호연결층 스택(214, 234) 각각은 인접한 패턴된 전도체층 사이의 유전체층(217, 237)을 갖는 복수의 패턴된 전도체층(216, 236)을 포함한다. 각각의 상호연결층 스택(214, 234)과 LCP 기판(218) 사이에 용융된 접합이 있다. 집적회로다이(220)가 플립 칩 배열로 최하부 패턴된 전도체층(216)에 결합된다. 한쌍의 집적회로다이(250)가 최상부 패턴된 전도체층(236)에 전기적으로 결합되고 전도체 비아(222)를 통해 집적회로다이(220)에 전기적으로 결합된다.
도 7 및 도 8a-8e의 흐름도(350)를 참조하면서, 본 발명에 따른 전자 디바이스(310)를 제조하는 방법의 또 다른 실시예가 이제 설명된다. 이러한 방법에서의 단계가 도 1, 3, 5의 흐름도(50, 150, 250)에서의 이들과 유사하게 수행되고, 그러므로 이들 단계의 구체적인 설명이 필요하지 않다는 것이 이해되어야만 한다.
시작(블록(351)) 후에, 도 8a에 도시된 바와 같이, 상호연결층 스택(314)이 박막 증착을 사용하여 희생 기판(312) 상에 형성된다(블록(352)에서). 상호연결층 스택(314)은 복수의 패턴된 전도체층(316), 및 인접한 패턴된 전도체층 사이의 유전체층(317)을 포함한다. 최상부 패턴된 전도체층(316)이 노출된다.
도 8b에 도시된 바와 같이, 액정 폴리머(LCP) 기판(318)이 형성된다(블록(353)). 동 특징이 LCP 기판(318) 상에 선택적으로 패턴되고, 그런 후에 주석이 동 상에 선택적으로 증착되며 그로써 회로층(324)을 형성한다.
도 8c에 도시된 바와 같이, LCP 기판(318)이 라미네이트되고 그리고 LCP 기판(318)의 주석 코팅된 동 특징이 희생 기판(312)의 반대편 측면 상의 상호연결층 스택(314)에 금속간 결합된다. 물론, 다른 온도 및 압력이 사용될 수 있지만, 라미네이션은 바람직하게 290℃ 및 100psi에서 수행된다.
희생 기판(312)이 최하부 패턴된 전도체층(316)을 노출시키도록 제거된다(블록(355)). 도 8d에 도시된 바와 같이, 적어도 하나의 제 1 디바이스(320)가 최하부 패턴된 전도체층(316)에 전기적으로 결합된다(블록(356)).
적어도 하나의 전도체 비아(326)가 적어도 하나의 추가적인 LCP 기판(328), 도시된 세 개의 추가적인 LCP 기판에 형성된다(블록(357)). 추가적인 LCP 기판(328)은 레이저 밀링 또는 기계적인 펀칭에 의해 형성된 디바이스(320)와 정렬된 내부에 천공을 가진다. 추가적인 LCP 기판(328)은 다른 온도 및 압력이 사용될 수 있지만, 바람직하게 270℃에서 그리고 200psi에서, LCP 기판(318)에 라미네이트된다(블록(358)).
다른 상호연결층 스택(334)이 또 다른 희생 기판(350) 상에 형성된다. 이러한 다른 상호연결층 스택(334)은 또한 복수의 패턴된 전도체층(336)과 인접한 패턴된 전도체층 사이의 유전체층(337)을 포함한다(블록(359)). 그런 후에 다른 상호연결층 스택(334)이 형성된 회로층(344)을 갖는, 다른 LCP 기판(338)에 라미네이트되고 그것과 금속간 결합된다(블록(360)). 그런 후에 희생 기판이 최하부 패턴된 전도체층(336)을 노출시키도록 제거된다(블록(361)).
그런 후에 다른 LCP 기판(338)이 최하부의 추가적인 LCP 기판(328)에 라미네이트되고(블록(362)), 그로써 전도체 비아(326), 및 회로층(324, 344)을 통해 상호연결층 스택(314)과 다른 상호연결층 스택(334)을 전기적으로 결합시킨다. 이것은 디바이스(320)를 습기, 먼지, 및 잔류물로부터 밀폐하여 실링한다. 그런 후에 적어도 하나의 다른 디바이스(350)가 최하부 패턴된 전도체층에 결합된다(블록(363)).
그러므로 이러한 방법은 도 8e에 도시된 바와 같이, 형성된 회로층(324)을 갖는 LCP 기판(318)을 포함하는 전자 디바이스(310)를 초래한다. 상호연결층 스택(314)은 LCP 기판(318)과 결합된다. 상호연결층 스택(314)은 인접한 패턴된 전도체층 사이에 유전체층(317)을 갖는 복수의 패턴된 전도체층(316)을 포함한다. 각각의 상호연결층 스택(314)과 LCP 기판(318) 사이에 용융된 접합이 있다. 집적회로다이(320)가 플립 칩 배열로 최하부 패턴된 전도체층(316)에 결합된다.
세 개의 추가적인 LCP 기판층(328)이 상호연결층 스택(314)과 동일한 측면 상의 LCP 기판(318)에 라미네이트되고 집적회로다이(320)와 정렬된 내부에 형성된 천공을 가진다. LCP 기판층(328)은 내부에 형성된 전도체 비아(326)를 가진다. 세 개의 추가적인 LCP 기판층(328)의 각각 사이에, 그리고 최상부의 추가적인 LCP 기판층과 LCP 기판(318) 사이에 용융된 접합이 있다.
다른 LCP 기판(338)이 최하부의 추가적인 LCP 기판층(328)에 라미네이트되고, 그리고 그들 사이에 용융된 접합이 있다. 다른 상호연결층 스택(334)이 다른 LCP 기판(338)에 라미네이트되고, 그리고 또한 그 사이에 용융된 접합이 있다. 다른 상호연결층 스택(334)은 인접한 패턴된 전도체층 사이의 유전체층(337)을 갖는, 복수의 패턴된 전도체층(336)을 포함한다. 다른 집적회로다이(350)는 최하부 패턴된 전도체층(336)에 결합된다. 그러므로, 집적회로다이(320) 및 다른 집적회로다이(350)는 회로층(324, 344) 및 전도체 비아(326)를 통해 전기적으로 결합된다. 그러므로 집적회로다이(320)는 주변의 LCP 기판(318, 328, 338)에 의해 밀폐하여 실링된다.
도 9 및 도 10a-10e의 흐름도(450)를 참조하면서, 본 발명에 따른 전자 디바이스(410)를 제조하는 방법의 또 다른 실시예가 이제 설명된다. 이 방법에서의 단계는 도 1, 5, 7의 흐름도(50, 150, 250, 350)에서의 이들과 유사하게 수행되고 그러므로 이들 단계의 구체적인 설명은 필요하지 않다는 것이 이해되어야만 한다.
시작(블록(451)) 후에, 도 10a에 도시된 바와 같이, 상호연결층 스택(414)이 박막 증착을 사용하여 희생 기판(412) 상에 형성된다(블록(452)에서). 상호연결층 스택(414)은 복수의 패턴된 전도체층(416), 및 인접한 패턴된 전도체층 사이의 유전체층(417)을 포함한다. 최상부 패턴된 전도체층(416)의 패드가 천공에 의해 노출되도록 천공은 최상부 유전체층(417)에 형성된다.
다음으로, 도 10b에 도시된 바와 같이, 적어도 하나의 전도체 비아(422), 도시된 복수의 전도체 비아가 LCP 기판(418)의 복수의 LCP 층의 각각에 형성된다(블록(453)).
도 10c에 도시된 바와 같이, LCP 기판의 층(418)이 희생 기판(412)의 반대편 측면 상의 상호연결층 스택(414)에 라미네이트된다. 이러한 본딩 공정은 또한 패턴된 전도체층(416)과 비아(422)를 금속간 결합하도록 역할한다. 라미네이션 전에, LCP 기판(418) 및 상호연결층 스택(414)이 정렬될 수 있다. 그런 후에 남아있는 LCP 층(418)이 상호연결층 스택(414)에 라미네이트되었던 LCP 층에 라미네이트된다(블록(455)).
그런 후에, 도 10d에 도시된 바와 같이, 희생 기판(412)이 최하부 패턴된 전도체층(416)을 노출시키도록 제거된다. 도 10e에 도시된 바와 같이, 적어도 하나의 제 1 디바이스(420), 즉 도시된 집적회로다이의 트리오가 최하부 패턴된 전도체층(416)에 전기적으로 결합된다(블록(457)). 적어도 하나의 제 2 디바이스(429), 즉 도시된 RF 디바이스가 LCP 기판(418)의 전도체 비아(422)에 전기적으로 결합되고, 상호연결층 스택(414)의 반대편 LCP 기판(418)의 측면 상에 남겨진다(블록(458)). 블록(459)은 방법의 종료를 나타낸다.
그러므로 이 방법을 통해 내부에 형성된 복수의 전도체 비아(422)를 갖는 LCP 기판(418)을 포함하는 전자 디바이스(410)가 만들어진다. LCP 기판(418)은 한쌍의 LCP 층을 포함한다. 상호연결층 스택(414)이 LCP 기판(418) 상에 형성된다. 상호연결층 스택(414)은 인접한 패턴된 전도체층 사이의 유전체층(417)을 갖는, 복수의 패턴된 전도체층(416)을 포함한다. 상호연결층 스택(414)과 LCP 기판(418) 사이에, 그리고 LCP 층 사이에 용융된 접합이 있다.
세 개의 집적회로다이(420)가 플립 칩 배열로 최하부 패턴된 전도체층(416)에 결합된다. 라디오주파수 디바이스(429)가 상호연결층 스택(414)의 반대편 LCP 기판(418)의 측면에 결합되고, 그리고 전도체 비아(422)를 통해 최상부 패턴된 전도체층(416)과 집적회로다이(420)에 전기적으로 결합된다. 또한 LCP 기판(418)과 제 2 디바이스(429) 사이에 용융된 접합이 있다.

Claims (10)

  1. 복수의 패턴된 전도체층, 및 인접한 패턴된 전도체층 사이의 유전체층을 포함하는, 희생 기판 상의 상호연결층 스택을 형성하는 단계;
    상기 희생 기판의 반대편 측면 상의 상기 상호연결층 스택에 액정 폴리머(LCP) 기판을 라미네이트하고 금속간 결합시키는 단계;
    최하부의 패턴된 전도체층을 노출하도록 상기 희생 기판을 제거하는 단계; 및
    상기 최하부의 패턴된 전도체층에 적어도 하나의 제 1 디바이스를 전기적으로 결합시키는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 제조 방법.
  2. 제 1항에 있어서,
    상기 LCP 기판과 상기 상호연결층 스택을 함께 라미네이트하는 단계는 상기 LCP 기판과 상기 상호연결층 스택에 열과 압력을 가하는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 제조 방법.
  3. 제 2항에 있어서,
    상기 열과 압력을 가하는 단계는 오토클레이브에서 수행되는 것을 특징으로 하는 전자 디바이스 제조 방법.
  4. 제 1항에 있어서,
    상기 상호연결층 스택을 형성하는 단계는 박막 증착에 의해 상기 복수의 패턴된 전도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 제조 방법.
  5. 제 1항에 있어서,
    상기 LCP 기판은 0.0025 인치보다 더 작은 두께를 가지는 것을 특징으로 하는 전자 디바이스 제조 방법.
  6. 제 1항에 있어서,
    상기 적어도 하나의 제 1 디바이스는 플립 칩 배열로 제 1 집적회로(IC) 다이를 포함하는 것을 특징으로 하는 전자 디바이스 제조 방법.
  7. 액정 폴리머(LCP) 기판;
    복수의 패턴된 전도체층, 및 LCP와는 다른 물질을 포함하는 인접한 패턴된 전도체층 사이의 유전체층을 포함하는 상기 LCP 상의 상호연결층 스택;
    상기 LCP 기판과 상기 상호연결층 스택 사이의 용융된 접합;
    상기 LCP 기판과 상기 상호연결층 스택 사이의 금속간 본드; 및
    최하부 패턴된 전도체층에 전기적으로 결합된 적어도 하나의 제 1 디바이스를 포함하는 것을 특징으로 하는 전자 디바이스.
  8. 제 7항에 있어서,
    상기 LCP 기판은 0.0025 인치보다 작은 두께를 가지는 것을 특징으로 하는 전자 디바이스.
  9. 제 7항에 있어서,
    상기 적어도 하나의 제 1 디바이스는 플립 칩 배열로 제 1 집적회로(IC) 다이를 포함하는 것을 특징으로 하는 전자 디바이스.
  10. 제 7항에 있어서,
    상기 LCP 기판은 내부에 적어도 하나의 전도체 비아를 갖고; 그리고 상기 LCP 기판 상의 적어도 하나의 제 2 디바이스를 더 포함하며 그리고 상기 적어도 하나의 전도체 비아를 사용하여 상기 최상부 패턴된 전도체층에 전기적으로 결합되는 것을 특징으로 하는 전자 디바이스.
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