KR20130108626A - 내장 바이패스 다이오드를 구비한 광전지 모듈 및 내장 바이패스 다이오드를 구비한 광전지 모듈의 제조 방법 - Google Patents

내장 바이패스 다이오드를 구비한 광전지 모듈 및 내장 바이패스 다이오드를 구비한 광전지 모듈의 제조 방법 Download PDF

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KR20130108626A
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케빈 코클리
굴리드 후센
제이슨 스티븐스
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씬실리콘 코포레이션
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Abstract

광전지 디바이스는: 기판; 기판 위에 배치된 하부 및 상부 전극 층; 및 하부 및 상부 전극 층 사이에 배치된 반도체 층 - 반도체 층은 입사광을 흡수하여 반도체 층으로부터의 전자를 여기시킴 - 을 포함하며, 상기에서 반도체 층은 하부 및 상부 전극 층 사이에 연장되고 하부 및 상부 전극 층과 연결된 내장 바이패스 다이오드를 포함하며, 바이패스 다이오드는 하부 및 상부 전극 층에 걸쳐 역바이어스가 인가될 때 바이패스 다이오드를 통해 전류가 흐르도록 한다.

Description

내장 바이패스 다이오드를 구비한 광전지 모듈 및 내장 바이패스 다이오드를 구비한 광전지 모듈의 제조 방법{PHOTOVOLTAIC MODULES HAVING A BUILT-IN BYPASS DIODE AND METHODS FOR MANUFACTURING PHOTOVOLTAIC MODULES HAVING A BUILT-IN BYPASS DIODE}
관련 출원에 대한 교차-참조
본 출원은 2010년 12월 8일에 출원되고 발명의 명칭이 "Photovoltaic Modules Having A Built-In Bypass Diode And Methods For Manufacturing Photovoltaic Modules Having A Built-In Bypass Diode"인 미국 특허출원 제12/963,424호("'424 출원")의 우선권을 주장한다. '424 출원은 2010년 6월 8일에 출원되고 발명의 명칭이 "Photovoltaic Modules And Methods For Manufacturing Photovoltaic Modules Having Tandem Semiconductor Layer Stacks"인 미국 특허출원 제12/796,378호("'378 출원")의 부분계속출원(continuation-in-part)이다. '378 출원은, 2009년 6월 10일에 출원되고 발명의 명칭이 "Photovoltaic Devices Having Tandem Semiconductor Layer Stacks"인 미국 가출원 제61/185,770호("'770 출원"); 2009년 6월 30일에 출원되고 발명의 명칭이 "Photovoltaic Devices Having Multiple Semiconductor Layer Stacks"인 미국 가출원 제61/221,816호("'816 출원"); 및 2009년 8월 3일에 출원되고 발명의 명칭이 "Photovoltaic Devices Having Multiple Semiconductor Layer Stacks"인 미국 가출원 제61/230,790호("'790 출원")의 정규 특허출원이며 이들로부터의 우선권 혜택을 주장한다. 상기 제시된 출원들('424, '378, '770, '816 및 '790 출원)의 전체 개시내용은 전체가 본 출원에 참조로 포함된다.
본 명세서에 설명된 주제는 광전지 디바이스에 관한 것이다.
일부 공지된 광전지 디바이스는 실리콘 박막의 활성 부분을 갖는 박막 태양광 모듈을 포함한다. 모듈에 입사한 광은 활성 실리콘 필름을 통과한다. 광이 실리콘 필름에 의해 흡수되면, 광이 실리콘에서 전자 및 정공을 발생시킬 수 있다. 전자 및 정공은, 모듈로부터 인출되어 외부 전기 부하에 인가될 수 있는 전위 및/또는 전류를 생성하는 데 사용된다.
광의 광자는 실리콘 필름의 전자를 여기시켜 실리콘 필름의 원자로부터 전자를 분리시킨다. 광자가 전자를 여기시켜 필름의 원자로부터 전자를 분리시키기 위해, 광자는 실리콘 필름의 에너지 밴드갭을 초과하는 에너지를 가져야 한다. 광자의 에너지는 필름에 입사하는 광의 파장과 관련 있다. 따라서, 광은 필름의 에너지 밴드갭 및 광의 파장에 기반하여 실리콘 필름에 의해 흡수된다.
일부 공지된 광전지 디바이스는 하부 전극 및 상부 전극 사이에 서로의 상부에 퇴적된 2세트 이상의 실리콘 필름 세트를 포함하는 탠덤(tandem) 층 스택을 포함한다. 상이한 세트의 필름은 상이한 에너지 밴드갭을 가질 수 있다. 상이한 밴드갭을 갖는 상이한 세트의 필름을 제공하면 입사광의 더 많은 파장이 디바이스에 의해 흡수될 수 있으므로 디바이스의 효율을 증가시킬 수 있다. 예를 들어, 제1 세트의 필름은 제2 세트의 필름보다 더 큰 에너지 밴드갭을 가질 수 있다. 제1 세트 필름의 에너지 밴드갭을 초과하는 에너지와 관련된 파장을 갖는 광의 일부는 제1 세트의 필름에 의해 흡수되어 전자-정공 쌍을 생성한다. 제1 세트의 필름의 에너지 밴드갭을 초과하지 않는 에너지와 관련된 파장을 갖는 광의 일부는 전자-정공 쌍을 생성하지 않고 제1 세트의 필름을 통과한다. 제1 세트의 필름을 통과하는 상기 광의 적어도 일부는 제2 세트의 필름의 에너지 밴드갭이 더 낮을 경우 제2 세트의 필름에 의해 흡수될 수 있다.
상이한 에너지 밴드갭을 갖는 상이한 세트의 필름을 제공하기 위해, 실리콘 필름을 게르마늄과 합금시켜 필름의 에너지 밴드갭을 변경할 수 있다. 하지만, 필름을 게르마늄과 합금시키면 제조시 이용될 수 있는 퇴적률을 감소시키는 경향이 있다. 또한, 게르마늄과 합금된 실리콘 필름은 게르마늄이 없는 필름보다 광조사에 의한 열화(light-induced degradation)에 더 취약한 경향이 있다. 또한, 실리콘-게르마늄 합금을 퇴적하기 위해 사용되는 원료 가스인 게르마늄은 고가이고 위험하다.
실리콘 필름을 게르마늄과 합금시키는 것의 대안으로서, 비정질 실리콘 필름 대신에 미세결정질(microcrystalline) 실리콘 필름으로서 실리콘 필름을 퇴적함으로써 광전지 디바이스의 실리콘 필름의 에너지 밴드갭을 감소시킬 수 있다. 비정질 실리콘 필름은 미세결정질 상태로 퇴적된 실리콘 필름보다 통상적으로 에너지 밴드갭이 더 크다. 일부 공지된 광전지 디바이스는 미세결정질 실리콘 필름과 직렬로 적층된 비정질 실리콘 필름을 갖는 반도체 층 스택을 포함한다. 그러한 디바이스에서, 비정질 실리콘 필름은 접합에서 캐리어 수송-관련된 손실을 감소시키도록 비교적 작은 두께로 퇴적된다. 예를 들어, 비정질 실리콘 필름은, 입사광에 의해 실리콘 원자로부터 여기되어 상부 또는 하부 전극에 도달하기 전에 다른 실리콘 원자 또는 다른 전자 및 정공과 재결합하는 전자 및 정공의 양을 감소시키도록 작은 두께로 퇴적될 수 있다. 전극에 도달하지 않은 전자 및 정공은 광전지 디바이스에 의해 생성된 전압 또는 전류에 기여하지 않는다. 하지만, 비정질 실리콘 접합의 두께가 감소함에 따라, 더 적은 광이 비정질 실리콘 접합에 의해 흡수되고 실리콘 필름의 광전류 흐름이 감소한다. 그 결과, 입사광을 전류로 변환하는 광전지 디바이스의 효율은 디바이스 스택의 비정질 실리콘 스택에 의해 제한될 수 있다.
비교적 얇은 비정질 실리콘 필름을 갖는 일부 광전지 디바이스에서, 활성 비정질 실리콘 필름을 갖는 디바이스의 광전지 셀의 표면적은 셀의 비활성 영역에 비해 증가할 수 있다. 활성 영역은 입사광을 전기로 변환하는 실리콘 필름을 포함하는 반면, 불활성 또는 비활성 영역은 실리콘 필름이 존재하지 않거나 입사광을 전기로 변환하지 않는 셀의 일부를 포함한다. 디바이스의 비활성 영역에 비해 디바이스의 광전지 셀의 활성 영역을 증가시킴으로써 광전지 디바이스에 의해 발생된 전력을 증가시킬 수 있다. 예를 들어, 활성 비정질 실리콘 필름을 갖는 모놀리식 집적(monolithically-integrated) 박막 광전지 모듈의 셀의 폭을 증가시키면 태양광에 노출되는 모듈의 활성 광전지 재료의 분율(fraction) 또는 퍼센트가 증가한다. 활성 광전지 재료의 분율이 증가함에 따라 디바이스에 의해 발생된 총 광전류가 증가할 수 있다.
셀의 폭을 증가시키면 디바이스의 광 투과성 전극의 크기 또는 면적도 또한 증가한다. 광 투과성 전극은 셀에 생성된 전자 또는 정공을 도전시켜 디바이스의 전압 또는 전류를 생성하는 전극이다. 광 투과성 전극의 크기 또는 면적이 증가함에 따라, 광 투과성 전극의 전기 저항(R)도 또한 증가한다. 광 투과성 전극을 통과하는 전류(I)도 또한 증가할 수 있다. 광 투과성 전극을 통과하는 전류 및 광 투과성 전극의 저항이 증가함에 따라, 광전지 디바이스의 I2R 손실과 같은 에너지 손실이 증가한다. 에너지 손실이 증가함에 따라, 광전지 디바이스는 효율이 떨어지고 디바이스에 의해 발생되는 전력이 감소한다. 따라서, 모놀리식 집적 박막 광전지 디바이스에서, 디바이스의 활성 광전지 재료의 분율과 디바이스의 투명 도전 전극에서 발생한 에너지 손실 간에 상충 관계(trade-off)가 존재한다.
일부 공지된 광전지 디바이스에서, 광전지 셀은 서로 직렬로 전기적 연결된다. 광전지 셀의 직렬 연결은 셀 중 하나가 역바이어스되는 경우 디바이스를 손상시키는 위험이 있을 수 있다. 예를 들어, 수 개의 직렬 연결된 셀 중 하나가 입사광으로부터 차광되는 한편("차광(shaded) 셀") 인접한 셀은 광에 노출되는 경우("조광(illuminated) 셀"), 일부 공지된 광전지 셀은 손상되거나 파괴되었다. 조광 셀은 차광 셀의 반대측 상에 전류를 발생시키고 차광 셀에 걸쳐 전압 포텐셜을 유발한다. 전압 포텐셜이 비교적 클 경우, 차광 셀은 가열되어 손상될 수 있다. 예를 들어, 차광 셀은 점화되거나 연소되어 디바이스의 불량 또는 파손을 유발할 수 있다.
일부 공지된 광전지 디바이스는 셀에 결합된 바이패스 다이오드를 포함한다. 바이패스 다이오드에 의해 전류가 차광 셀을 우회할 수 있다. 예를 들어, 그렇지 않을 경우 차광 셀의 반대측 상에 축적될 전압 포텐셜은 조광 셀들 사이의 바이패스 다이오드를 통과하여 차광 셀을 우회한다. 이들 바이패스 다이오드는 셀과는 별도로 형성될 수 있으며, 이후에 셀이 형성된 후 셀과 연결된다. 예를 들어, 바이패스 다이오드는 셀의 아래에서 및/또는 그 위에 셀이 형성되는 기판의 아래에서 셀에 결합될 수 있다. 이들 바이패스 다이오드를 제공하기 위해서는 추가 장비, 가공 단계 및/또는 구성요소들을 필요로 한다. 예를 들어, 바이패스 다이오드를 형성하고/형성하거나 연결하기 위해 추가 제조 장비 및/또는 가공이 필요할 수 있다. 바이패스 다이오드를 제공하기 위해 추가 구성요소들이 공지의 셀에 추가될 수 있다. 더 많은 구성요소들을 셀에 추가함으로써 셀의 효율을 감소시키고/감소시키거나 셀의 불량률이 증가할 수 있다.
입사광을 전류로 변환하는 효율이 증가되고/증가되거나 에너지 손실이 감소한 광전지 디바이스에 대한 필요성이 존재한다.
한 실시예에서, 광전지 디바이스는: 기판; 기판 상에 배치된 하부 및 상부 전극 층; 및 하부 및 상부 전극 층 사이에 배치된 반도체 층 - 이 반도체 층은 입사광을 흡수하여 반도체 층으로부터의 전자를 여기시킴 - 을 포함하며, 상기에서 반도체 층은 하부 및 상부 전극 층 사이에 연장되고 이들과 연결되는 내장(built-in) 바이패스 다이오드를 포함하고, 바이패스 다이오드는, 하부 및 상부 전극 층에 걸쳐 역바이어스가 인가될 때 전류가 바이패스 다이오드를 통해 흐르게 한다.
다른 실시예에서, 광전지 디바이스를 제조하는 방법은: 기판 상에 하부 전극층을 퇴적하고, 하부 전극 층 상에 반도체 층을 퇴적하고, 반도체 층 상에 상부 전극 층을 퇴적하는 단계 - 반도체 층은 입사광을 흡수하여 반도체 층으로부터의 전자를 여기시키도록 구성됨 -; 및 내장 바이패스 다이오드가 형성되도록 하부 전극 층과 상부 전극 층 사이의 반도체 층의 결정도 또는 도펀트 확산 중 적어도 하나를 증가시키는 단계 - 바이패스 다이오드는 하부 및 상부 전극 층에 걸쳐 역바이어스가 인가될 때 전류가 바이패스 다이오드를 통하여 흐르게 하도록 구성됨 - 를 포함한다.
다른 실시예에서, 광전지 디바이스는: 기판; 및 광전지 셀에 의해 입사광이 수신되는 방향으로 기판상에 배치된 복수의 전기적 연결된 광전지 셀 - 광전지 셀은 광전지 셀에 의해 수신되는 광을 기반으로 전류를 발생시킴 - 을 포함하고, 각각의 광전지 셀은: 기판 상에 배치된 하부 및 상부 전극 층; 및 하부 및 상부 전극 층 사이에 배치된 반도체 층 - 반도체 층은 광을 흡수하여 반도체 층으로부터의 전자를 여기시킴 - 을 포함하고, 상기에서 적어도 하나의 광전지 셀의 반도체 층은 적어도 하나의 광전지 셀의 하부 및 상부 전극 층 사이에 연장되고 이들과 연결되는 내장 바이패스 다이오드를 포함하며, 바이패스 다이오드는, 적어도 하나의 광전지 셀이 역바이어스될 때 전류가 바이패스 다이오드를 통해 인접하는 광전지 셀 사이를 흐르게 한다.
도 1은 한 실시예에 따른 광전지 셀의 개략도이다.
도 2는 한 실시예에 따른 도 1에 도시된 템플릿(template) 층의 구조를 개략적으로 예시한다.
도 3은 다른 실시예에 따른, 도 1에 도시된 템플릿 층의 구조를 개략적으로 예시한다.
도 4는 다른 실시예에 따른, 도 1에 도시된 템플릿 층의 구조를 개략적으로 예시한다.
도 5는 한 실시예에 따른 광전지 디바이스의 개략도 및 확대도이다.
도 6은 한 실시예에 따른 광전지 디바이스의 제조 공정의 플로우 차트이다.
도 7은 다른 실시예에 따른 광전지 디바이스의 개략도 및 확대도이다.
도 8은 한 실시예에 따른 스크라이빙 시스템의 투시도이다.
도 9는 한 실시예에 따른, 도 8에 도시된 스크라이빙 시스템의 투시도이다.
도 10은 한 실시예에 따른, 도 9의 선 10-10을 따르는 광전지 디바이스의 단면도이다.
도 11은 한 실시예에 따른, 도 10에 도시된 바이패스 다이오드의 I-V 곡선을 예시한다.
도 12는 한 실시예에 따른, 도 10에 도시된 바이패스 다이오드의 다른 I-V 곡선을 예시한다.
도 13은 한 실시예에 따른 광전지 디바이스의 제조 공정의 플로우 차트이다.
상술한 요약뿐만 아니라 현재 제시된 기술의 특정 실시예에 대한 후속의 상세한 설명은 첨부 도면과 연계되는 경우 더 잘 이해될 것이다. 현재 설명된 기술을 예시하기 위한 목적으로, 도면에는 특정 실시예를 도시한다. 하지만, 현재 설명된 기술은 첨부된 도면에 도시된 배치 및 수단에 한정되지 않음이 이해되어야 한다. 또한, 도면의 구성요소들은 일정한 비례가 아님이 이해되어야 하며, 다른 구성요소에 대한 한 구성요소의 상대적인 크기는 그러한 상대 크기가 요구되는 것으로 이해하거나 해석되지 않아야 한다.
도 1은 한 실시예에 따른 광전지 셀(100)의 개략도이다. 셀(100)은 광전지 모듈과 같은, 광전지 디바이스의 수 개의 전기적 연결된 셀(100) 중 하나일 수 있다. 셀(100)은 기판(102) 및 광 투과성 커버 층(104)을 포함하며, 상부 및 하부 활성 실리콘층 스택(106,108)이 상부 및 하부 전극 층들(110,112) 또는 전극들(110,112) 사이에 배치된다. 상부 및 하부 전극 층(110,112) 및 상부 및 하부 층 스택(106,108)은 기판(102)과 커버 층(104) 사이에 배치된다. 셀(100)은 기판-형상 광전지 셀이다. 예를 들어, 기판(102)의 반대편 커버 층(104) 상의 셀(100) 상에 입사하는 광은 셀(100)의 활성 실리콘층 스택(106,108)을 통과하여 그에 의해 전위로 변환된다. 광은 커버 층(104), 및 셀(100)의 추가 층들 및 구성요소들을 통해 상부 및 하부 층 스택(106,108)까지 통과한다. 광은 상부 및 하부 층 스택(106,108)에 의해 흡수된다.
상부 및 하부 층 스택(106,108)에 의해 흡수되는 입사광의 광자는, 상부 및 하부 층 스택(106,108)의 전자를 여기시키고, 상부 및 하부 층 스택(106,108)의 원자로부터 전자를 분리시키도록 유발한다. 전자가 원자로부터 분리될 때 상보형(complementary) 양전하, 즉 정공이 생성된다. 상부 및 하부 층 스택(106,108)은 입사광의 파장 스펙트럼의 상이한 부분을 흡수하는 상이한 에너지 밴드갭을 갖는다. 전자는 상부 및 하부 층 스택(106,108)을 통해 이동(drift) 또는 확산하며 상부 및 하부 전극 층(110,112) 중 하나에 수집된다. 상부 또는 하부 전극 층(110,112)에 전자가 수집되면 셀(100)에서 전위차가 발생한다. 셀(100)의 전압차는 추가 셀(미도시)에서 발생한 전위차에 더해질 수 있다. 서로 직렬로 연결된 복수의 셀(100)에서 발생한 전위차는 함께 더해져서 셀(100)에 의해 발생한 총 전위차를 증가시킬 수 있다. 인접하는 셀(100) 간의 전자 흐름에 의해 전류가 발생한다. 전류는 셀(100)로부터 인출되어 외부 전기 부하에 인가될 수 있다.
셀(100)의 구성요소들 및 층들을 도 1에 개략적으로 예시하며, 구성요소들 및 층들의 형태, 방향 및 상대 크기는 제한하고자 의도하지 않는다. 기판(102)은 셀(100)의 기저부에 배치된다. 기판(102)은 셀(100)의 다른 층들 및 구성요소들에 대한 기계적 지지를 제공한다. 기판(102)은 비 도전성 재료와 같은 유전체 재료를 포함하거나 그로부터 형성된다. 기판(102)은 연화점이 약 750 ℃ 미만인 하나 이상의 유전체 재료와 같은, 비교적 낮은 연화점을 갖는 유전체로부터 형성될 수 있다. 오직 예로서, 기판(102)은 소다 석회 플로트 유리(soda lime float glass), 저철분 플로트 유리 또는 산화 나트륨(Na2O)을 적어도 10 중량% 포함하는 유리로 형성될 수 있다. 다른 예에서, 기판은 플로트 유리 또는 보로실리케이트 유리와 같은, 다른 종류의 유리로 형성될 수 있다. 다르게는, 기판(102)은 질화 규소(Si3N4) 또는 산화 알루미늄(알루미나, 또는 Al2O3)과 같은 세라믹으로 형성된다. 다른 실시예에서, 기판(102)은 금속과 같은 도전성 재료로 형성된다. 오직 예로서, 기판(102)은 스테인리스 스틸, 알루미늄 또는 티타늄으로 형성될 수 있다.
기판(102)은 셀(100)의 제조 및 취급 중에 셀(100)에 대한 기계적 및 열적 안정성을 제공하면서 셀(100)의 나머지 층들을 기계적으로 지지하기에 충분한 두께를 갖는다. 기판(102)은 한 실시예에서 적어도 약 0.7 내지 5.0 mm 두께이다. 오직 예로서, 기판(102)은 약 2 mm 두께의 플로트 유리 층일 수 있다. 다르게는, 기판(102)은 약 1.1 mm 두께의 보로실리케이트 유리 층일 수 있다. 다른 실시예에서, 기판(102)은 약 3.3 mm 두께의 저철분 또는 표준 플로트 유리 층일 수 있다.
텍스처된(textured) 템플릿 층(114)이 기판(102) 위에 퇴적될 수 있다. 다르게는, 템플릿 층(114)은 셀(100)에 포함되지 않는다. 템플릿 층(114)은, 템플릿 층(114) 상에 또는 그 위에 퇴적된 셀(100)의 하나 이상의 층들 및 구성요소들에 텍스처를 부여하는 제어되고 미리 정해진 3차원 텍스처를 갖는 층이다. 한 실시예에서, 텍스처 템플릿 층(114)은, 2010년 4월 19일에 출원되고 발명의 명칭이 "Photovoltaic Cells And Methods To Enhance Light Trapping In Thin Film Silicon"인 동시 계류중인(co-pending) 미국 정규출원 제12/762,880호("'880 출원")에 설명된 실시예 중 하나에 따라 퇴적 및 형성될 수 있다. '880 출원의 전체 개시 내용은 본 명세서에 전체가 참조로 포함된다. '880 출원과 관련하여, 본 명세서에 설명된 템플릿 층(114)은 '880 출원에 설명된 템플릿 층(136)과 유사할 수 있으며, '880 출원에 설명 및 예시된 하나 이상의 구조체(300,400,500)의 어레이를 포함한다.
예시된 실시예의 템플릿 층(114)의 텍스처는 템플릿 층(114)의 하나 이상의 구조체(200,300,400)(도 2 내지 4에 도시)의 형태 및 치수에 의해 결정될 수 있다. 템플릿 층(114)은 기판(102) 위에 퇴적된다. 예를 들어, 템플릿 층(114)은 기판(102)에 직접 퇴적될 수 있다.
도 2는 한 실시예에 따른 템플릿 층(114)의 피크 구조체(200)를 개략적으로 예시한다. 피크 구조체(200)는 템플릿 층(114) 위의 층들에 미리 정해진 텍스처를 부여하기 위해 템플릿 층(114)에 생성된다. 구조체(200)가 템플릿 층(114)의 상부 표면(202)을 따라 예리한 피크로 나타나므로 구조체(200)를 피크 구조체(200)로 지칭한다. 피크 높이(Hpk)(204), 피치(206), 전이(transitional) 형태(208) 및 기저폭(Wb)(210)을 포함하는 하나 이상의 변수에 의해 피크 구조체(200)가 정의된다. 도 2에 도시된 바와 같이, 피크 구조체(200)는 기판(102)으로부터의 거리가 증가함에 따라 폭이 감소하는 형태로 형성된다. 예를 들어, 피크 구조체(200)는 기판(102)에 또는 가까이에 배치된 기저부(212)에서 수 개의 피크(214)까지 크기가 감소한다. 피크 구조체(200)는 도 2의 2차원 도에서 삼각형으로 나타나지만, 다르게는 3차원에서는 피라미드형 또는 원추형일 수 있다.
피크 높이(Hpk)(204)는 피크 구조체들(200) 간의 전이 형태(208)로부터 피크(214)의 평균 또는 중간 거리를 나타낸다. 예를 들어, 템플릿 층(114)은 피크(214)의 기저부(212)까지 또는 전이 형태(208)의 영역까지 대략 평탄한 층으로 퇴적될 수 있다. 템플릿 층(114)은 피크(214)를 형성하기 위해 계속 퇴적될 수 있다. 기저부(212)들 또는 전이 형태(208)와 피크(214) 사이의 거리가 피크 높이(Hpk)(204)일 수 있다.
피치(206)는 피크 구조체(200)의 피크(214)들 사이의 평균 또는 중간 거리를 나타낸다. 피치(206)는 둘 이상의 방향에서 대략 동일할 수 있다. 예를 들어, 피치(206)는 기판(102)에 평행하게 연장된 두 수직 방향에서 동일할 수 있다. 다른 실시예에서, 피치(206)는 상이한 방향을 따라 상이할 수 있다. 다르게는, 피치(206)는 인접 피크 구조체(200) 상의 다른 유사 지점들 간의 평균 또는 중간 거리를 나타낼 수 있다. 전이 형태(208)는 피크 구조체(200)들 사이의 템플릿 층(114)의 상부 표면(202)의 일반적인 형태이다. 예시된 실시예에 도시된 바와 같이, 전이 형태(208)는 평탄한 "깍인 면(facet)"의 형태를 취할 수 있다. 다르게는, 평탄한 깍인 면 형태는 3차원으로 보았을 때 원추 또는 피라미드일 수 있다. 기저폭(Wb)(210)은 피크 구조체(200)와, 템플릿 층(114)의 기저부(212) 간 계면에서 피크 구조체(200)를 가로지르는 평균 또는 중간 거리이다. 기저폭(Wb)(210)은 둘 이상의 방향에서 대략 동일할 수 있다. 예를 들어, 기저폭(Wb)(210)은 기판(102)에 평행하게 연장된 두 수직 방향에서 동일할 수 있다. 다르게는, 기저폭(Wb)(210)은 상이한 방향을 따라 상이할 수 있다.
도 3은 한 실시예에 따른 템플릿 층(114)의 밸리(valley) 구조체(300)를 예시한다. 밸리 구조체(300)의 형태는 도 2에 도시된 피크 구조체(200)의 형태와 상이하지만, 도 2와 관련하여 상술된 하나 이상의 변수들에 의해 정의될 수 있다. 예를 들어, 밸리 구조체(300)는 피크 높이(Hpk)(302), 피치(304), 전이 형태(306) 및 기저폭(Wb)(308)에 의해 정의될 수 있다. 밸리 구조체(300)는 밸리 구조체(300)의 상부 표면(310)에서부터 템플릿 층(114)으로 연장된 리세스(recess) 또는 캐비티(cavities)로 형성된다. 밸리 구조체(300)는 도 3의 2차원 도에서 포물선 형태를 갖는 것으로 도시되지만, 3차원으로는 원추형, 피라미드형 또는 포물선형을 가질 수 있다. 동작시, 밸리 구조체(300)는 이상적인 포물선의 형태에서 약간 변경될 수 있다.
일반적으로, 밸리 구조체(300)는 상부 표면(310)에서부터 기판(102)을 향해 템플릿 층(114)으로 하향 연장된 캐비티를 포함한다. 밸리 구조체(300)는 전이 형태(306)들 사이에 배치된 템플릿 층(114)의 저점(312), 즉 최하점까지 하향 연장된다. 피크 높이(Hpk)(302)는 상부 표면(310)과 저점(312) 간의 평균 또는 중간 거리를 나타낸다. 피치(304)는 밸리 구조체(300)의 동일 지점 또는 공통 지점들 간의 평균 또는 중간 거리를 나타낸다. 예를 들어, 피치(304)는 밸리 구조체(300)들 사이에 연장된 전이 형태(306)의 중간 지점들 간의 거리일 수 있다. 피치(304)는 둘 이상의 방향에서 대략 동일할 수 있다. 예를 들어, 피치(304)는 기판(102)에 평행하게 연장된 두 수직 방향에서 동일할 수 있다. 다른 실시예에서, 피치(304)는 상이한 방향을 따라 상이할 수 있다. 다르게는, 피치(304)는 밸리 구조체(300)의 저점(312)들 간의 거리를 나타낼 수 있다. 다르게는, 피치(304)는 인접한 밸리 구조체(300) 상의 다른 유사 지점들 간의 평균 또는 중간 거리를 나타낼 수 있다.
전이 형태(306)는 밸리 구조체(300)들 간의 상부 표면(310)의 일반적인 형태이다. 예시된 실시예에 도시된 바와 같이, 전이 형태(306)는 평탄한 "깍인 면"의 형태를 취할 수 있다. 다르게는, 평탄한 깍인 면 형태는 3차원으로 보았을 때 원추 또는 피라미드일 수 있다. 기저폭(Wb)(308)은 인접한 밸리 구조체(300)의 저점(312)들 간의 평균 또는 중간 거리를 나타낸다. 다르게는, 기저폭(Wb)(308)은 전이 형태(306)의 중간 지점들 간의 거리를 나타낼 수 있다. 기저폭(Wb)(308)은 둘 이상의 방향에서 대략 동일할 수 있다. 예를 들어, 기저폭(Wb)(308)은 기판(102)에 평행하게 연장된 두 수직 방향에서 동일할 수 있다. 다르게는, 기저폭(Wb)(308)은 상이한 방향을 따라 상이할 수 있다.
도 4는 한 실시예에 따른 템플릿 층(114)의 둥근(rounded) 구조체(400)를 예시한다. 둥근 구조체(400)의 형태는 도 2에 도시된 피크 구조체(200) 및 도 3에 도시된 밸리 구조체(300)의 형태와 상이하지만, 도 2 및 도 3과 관련하여 상술한 하나 이상의 변수들에 의해 정의될 수 있다. 예를 들어, 둥근 구조체(400)는 피크 높이(Hpk)(402), 피치(404), 전이 형태(406) 및 기저폭(Wb)(408)에 의해 정의될 수 있다. 둥근 구조체(400)는 템플릿 층(114)의 기저 필름(410)으로부터 상향 연장된 템플릿 층(114)의 상부 표면(414)의 돌출부로서 형성된다. 둥근 구조체(400)는 대략 포물선 또는 둥근 형태를 가질 수 있다. 작동시, 둥근 구조체(400)는 이상적인 포물선의 형태에서 약간 변경될 수 있다. 둥근 구조체(400)는 도 4의 2차원 도에서 포물선으로 나타낼 수 있지만, 다르게는 둥근 구조체(400)는 기판(102)으로부터 멀어지도록 상향 연장되는 3차원 포물면(paraboloid), 피라미드 또는 원추의 형태를 가질 수 있다.
일반적으로, 둥근 구조체(400)는 기저 필름(410)으로부터 기판(102)에서 멀어지도록 둥근 고점(412) 또는 둥근 정점까지 상향 돌출된다. 피크 높이(Hpk)(402)는 기저 필름(410)과 고점(412) 간의 평균 또는 중간 거리를 나타낸다. 피치(404)는 둥근 구조체(400)의 동일 지점 또는 공통 지점들 간의 평균 또는 중간 거리를 나타낸다. 예를 들어, 피치(404)는 고점(412)들 간의 거리일 수 있다. 피치(404)는 둘 이상의 방향에서 대략 동일할 수 있다. 예를 들어, 피치(404)는 기판(102)에 평행하게 연장된 두 수직 방향에서 동일할 수 있다. 다르게는, 피치(404)는 상이한 방향을 따라 상이할 수 있다. 다른 예에서, 피치(404)는 둥근 구조체(400)들 사이에 연장된 전이 형태(406)의 중간 지점들 간의 거리를 나타낼 수 있다. 다르게는, 피치(404)는 인접한 둥근 구조체(400) 상의 다른 유사 지점들 간의 평균 또는 중간 거리를 나타낼 수 있다.
전이 형태(406)는 둥근 구조체(400)들 간의 상부 표면(414)의 일반적인 형태이다. 예시된 실시예에 도시된 바와 같이, 전이 형태(406)는 평탄한 "깍인 면"의 형태를 취할 수 있다. 다르게는, 평탄한 깍인 면 형태는 3차원으로 보았을 때 원추 또는 피라미드일 수 있다. 기저폭(Wb)(408)은 둥근 구조체(400)의 반대 측 상의 전이 형태(406)들 간의 평균 또는 중간 거리를 나타낸다. 다르게는, 기저폭(Wb)(408)은 전이 형태(406)의 중간 지점들 간의 거리를 나타낼 수 있다.
한 실시예에 따라, 구조체(200,300,400)의 피치(204,302,402) 및/또는 기저폭(Wb)(210,308,408)은 약.
템플릿 층(114)의 구조체(200,300,400)의 변수는 PV 셀(100)(도 1에 도시)이 이중- 또는 삼중-접합 셀(100)인지 및/또는 상부 및/또는 하부 층 스택(106,108)(도 1에 도시)의 반도체 필름 또는 층 중 어느 층이 한류층(current-limiting layer)인지에 기반하여 변화할 수 있다. 예를 들어, 상부 및 하부 실리콘층 스택(106,108)은 N-I-P 및/또는 P-I-N 도핑된 비정질 또는 도핑된 미세결정질 실리콘층의 둘 이상의 스택을 포함할 수 있다. 상술한 하나 이상의 변수는 N-I-P 및/또는 P-I-N 스택의 반도체 층 중 어느 층이 한류층인지를 기반으로 할 수 있다. 예를 들어, N-I-P 및/또는 P-I-N 스택의 하나 이상의 층은 광이 PV 셀(100)과 충돌할 때 PV 셀(100)에 의해 발생한 전류의 양을 제한할 수 있다. 구조체(200,300,400)의 하나 이상의 변수는 이들 층들 중 어느 층이 한류층인지를 기반으로 할 수 있다.
한 실시예에서, PV 셀(100)(도 1에 도시)이 상부 및/또는 하부 실리콘층 스택(106,108)(도 1에 도시)의 미세결정질 실리콘층을 포함하고 미세결정질 실리콘층이 상부 및 하부 실리콘층 스택(106,108)의 한류층이면, 미세결정질 실리콘층 아래의 템플릿 층(114)의 구조체(200,300,400)의 피치(206,304,404)는 약 500과 1500 nm 사이일 수 있다. 미세결정질 실리콘층은 파장이 약 500과 1500 nm 사이인 적외선 광에 상응하는 에너지 밴드갭을 갖는다. 예를 들어, 피치(206,304,404)가 파장과 대략 일치하면 구조체(200,300,400)는 500과 1500 nm 사이의 파장을 갖는 증가된 양의 적외선 광을 반사할 수 있다. 구조체(200,300,400)의 전이 형태(208,306,406)는 평탄한 깍인 면일 수 있으며, 기저폭(Wb)(210,308,408)은 피치(206,304,404)의 60% 내지 100% 일 수 있다. 피크 높이(Hpk)(204,302,402)는 피치(206,304,404)의 25% 내지 75% 사이일 수 있다. 예를 들어, 피치(206,304,404)에 대한 피크 높이(Hpk)(204,302,402)의 비율은 다른 비율에 비해 좀 더 많은 광을 상부 및/또는 하부 실리콘층 스택(106,108)으로 반사시키는 구조체(200,300,400)의 산란 각을 제공할 수 있다.
다른 예에서, PV 셀(100)(도 1에 도시)이, 비정질 실리콘층인 한 층 스택(106 또는 108), 및 미세결정질 반도체 층인 다른 층 스택(106 또는 108)을 포함하면, 템플릿 층(114)에 있어서 피치(206,304,404)의 범위는 상부 및 하부 층 스택(106,108) 중 어느 층이 한류층인지에 따라 변화할 수 있다. 상부 실리콘층 스택(106)이 미세결정질 N-I-P 또는 P-I-N 도핑된 반도체 층 스택을 포함하고, 하부 실리콘층 스택(108)이 비정질 N-I-P 또는 P-I-N 도핑된 반도체 층 스택을 포함하고, 상부 실리콘층 스택(106)이 한류층이면, 피치(206,304,404)는 약 500과 1500 nm 사이일 수 있다. 반대로, 하부 실리콘층 스택(108)이 한류층일 경우, 피치(206,304,404)는 약 350과 1000 nm 사이일 수 있다.
도 1에 도시된 셀(100)의 설명으로 돌아와, 템플릿 층(114)은 '880 출원에 설명된 하나 이상의 실시예에 따라 형성될 수 있다. 예를 들어, 기판(102)에 비정질 실리콘층을 퇴적한 다음 비정질 실리콘의 상부 표면상에 배치된 이산화 규소 구체(spheres)를 통한 반응성 이온 식각(reactive ion etching)을 이용하여 비정질 실리콘을 텍스처함으로써 템플릿 층(114)이 형성될 수 있다. 다르게는, 기판(102) 상에 알루미늄 및 탄탈륨 이중층을 스퍼터링한 다음 템플릿 층(114)을 양극처리(anodizing)함으로써 템플릿 층(114)을 형성할 수 있다. 다른 실시예에서, 템플릿 층은 상압 화학 기상 증착(atmospheric chemical vapor deposition)을 이용하여, 텍스처된 불소-도핑 산화 주석(SnO2:F) 필름을 퇴적함으로써 형성될 수 있다. 템플릿 층(114)의 하나 이상의 이들 필름은 아사히 글라스사(Asahi Glass Company) 또는 필킹톤 글라스사(Pilkington Glass)와 같은 판매사로부터 구입할 수 있다. 대체 실시예에서, 기판(102)에 정전하를 인가한 다음 반대로 하전된 입자를 갖는 환경에 하전 기판(102)을 위치시킴으로써 템플릿 층(114)을 형성할 수 있다. 정전기력은 하전 입자를 기판(102)으로 끌어당겨 템플릿 층(114)을 형성한다. 후속 퇴적 단계에서 입자에 접착성 "접착제" 층(미도시)을 퇴적하거나 입자 및 기판(102)을 어닐링함으로써, 이후에 입자를 기판(102)에 영구 부착한다. 입자 재료의 예는 실리콘 카바이드, 알루미나, 질화 알루미늄, 다이아몬드 및 CVD 다이아몬드와 같은, 깍인 면이 있는(faceted) 세라믹 및 다이아몬드형 재료 입자를 포함한다.
하부 전극 층(112)은 템플릿 층(114) 위에 퇴적된다. 하부 전극 층(112)은 도전성 반사 층(116) 및 도전성 버퍼 층(118)으로 이루어진다. 반사 층(116)은 템플릿 층 (114) 위에 퇴적된다. 예를 들어, 반사 층(116)은 템플릿 층(114) 상에 직접 퇴적될 수 있다. 반사 층(116)은 템플릿 층(114)에 의해 영향을 받는 텍스처된 상부 표면(120)을 갖는다. 예를 들어, 반사 층(116)은, 반사 층(116)이 템플릿 층(114)의 구조체(200,300,400)(도 2 내지 4에 도시)와 크기 및/또는 형태가 유사한 구조체(미도시)를 포함하도록 템플릿 층(114) 상에 퇴적될 수 있다.
반사 층(116)은 은 및/또는 티타늄과 같은 반사성 도전 재료를 포함하거나, 이로부터 형성될 수 있다. 다르게는, 반사 층(116)은 알루미늄, 또는 은 또는 알루미늄을 포함하는 합금을 포함하거나, 이로부터 형성될 수 있다. 반사 층(116)은 두께가 약 100 내지 300 nm이고 반사 층(116)의 재료(들)를 템플릿 층(114) 상에 스퍼터링함으로써 퇴적될 수 있다.
반사 층(116)은 도전 층, 및 광을 상부 및 하부 활성 실리콘층 스택(106,108)으로 상향 반사시키기 위한 반사 면을 제공한다. 예를 들어, 커버 층(104) 상에 입사하고 상부 및 하부 활성 실리콘층 스택(106,108)을 통과하는 광의 일부는 상부 및 하부 층 스택(106,108)에 의해 흡수되지 않을 수 있다. 이러한 광의 일부는, 반사된 광이 상부 및/또는 하부 층 스택(106,108)에 의해 흡수될 수 있도록, 반사 층(116)에서 상부 및 하부 층 스택(106,108)으로 반사될 수 있다. 반사 층(116)의 텍스처된 상부 표면(120)은 상부 및 하부 활성 실리콘층 스택(106,108)으로의 광의 부분 또는 전체 산란을 통해 흡수되는, 즉 "포획(trapped)"되는 광의 양을 증가시킨다. 입사광의 파장의 바람직하거나 미리 정해진 범위에 대해 상부 및 하부 층 스택(106,108)에 포획되는 광의 양을 증가시키도록 피크 높이(Hpk)(204,302,402), 피치(206,304,404), 전이 형태(208,306,406) 및/또는 기저폭(Wb)(210,308,408)(도 2 내지 4에 도시)이 변경될 수 있다.
버퍼 층(118)은 반사 층(116) 위에 퇴적되며 반사 층(116) 상에 직접 퇴적될 수 있다. 버퍼 층(118)은 하부 활성 실리콘층 스택(108)과의 전기 접촉을 제공한다. 예를 들어, 버퍼 층(118)은 하부 활성 실리콘층 스택(108)과 전기적으로 연결된 투명 도전성 산화물(TCO) 재료를 포함하거나 그로부터 형성될 수 있다. 한 실시예에서, 버퍼 층(118)은 알루미늄 도핑 산화 아연, 산화 아연 및/또는 인듐 주석 산화물을 포함한다. 한 실시예에서, 버퍼 층(118)은 SnO2:F를 포함한다. 버퍼 층(118)은 약 50 내지 500 nm의 두께로 퇴적될 수 있지만, 상이한 두께가 사용될 수도 있다.
한 실시예에서, 버퍼 층(118)은 반사 층(116)과 하부 활성 실리콘층 스택(108) 사이에 화학적 버퍼를 제공한다. 예를 들어, 버퍼 층(118)은 셀(100)의 가공 및 제조 중에 반사 층(116)에 의한 하부 활성 실리콘층 스택(108) 상에서의 화학적 침식을 방지할 수 있다. 버퍼 층(118)은 하부 층 스택(108)에서 실리콘의 오염을 지연시키거나 방지하며, 하부 층 스택(108)에서의 플라스몬(plasmon) 흡수 손실을 감소시킬 수 있다.
버퍼 층(118)은 반사 층(116)과 하부 활성 실리콘층 스택(108) 사이에 광학적 버퍼를 제공할 수 있다. 예를 들어, 버퍼 층(118)은 반사 층(116)에서 반사되는 미리 정해진 파장 범위를 기반으로 한 두께로 퇴적되는 광 투과성 층일 수 있다. 상기 버퍼 층(118)의 두께는 특정 파장의 광이 버퍼 층(118)을 통과하게 하고, 반사 층(116)에서 반사되게 하고, 버퍼 층(118)을 통해 하부 층 스택(108)으로 다시 들어가게 할 수 있다. 오직 예시로서, 버퍼 층(118)은 약 75 내지 80 nm의 두께로 퇴적될 수 있다.
하부 활성 실리콘층 스택(108)은 버퍼 층(118) 위에 또는 버퍼 층(118) 상에 직접 퇴적된다. 한 실시예에서, 하부 층 스택(108)이 약 1 내지 3 ㎛의 두께로 퇴적되지만, 하부 층 스택(108)은 다른 두께로 퇴적될 수도 있다. 하부 층 스택(108)은 3개의 실리콘 세부층(sublayers)(122,124,126)을 포함한다. 한 실시예에서, 세부층(122,124,126)은 각각, 비교적 낮은 퇴적 온도에서 PECVD(plasma enhanced chemical vapor deposition)를 이용하여 퇴적된, n-도핑, 진성(intrinsic) 및 p-도핑 미세결정질 실리콘 필름이다. 예를 들어, 세부층(122,124,126)은 약 160 내지 250 ℃ 범위의 온도에서 퇴적될 수 있다. 비교적 낮은 퇴적 온도에서 세부층(122,124,126)을 퇴적함으로써 한 세부층(122,124,126)에서 다른 세부층(122,124,126)으로 도펀트가 상호확산되는 것을 감소시킬 수 있다. 또한, 주어진 세부층(122,124,126)에서 낮은 퇴적 온도를 이용함으로써 상부 및 하부 층 스택(106,108)의 하부의 세부층(122,124,126)으로부터 각각 수소 발생을 방지하는 데 기여할 수 있다.
다르게는, 하부 층 스택(108)은 비교적 높은 퇴적 온도에서 퇴적될 수 있다. 예를 들어, 하부 층 스택(108)은 약 250 내지 350 ℃ 범위의 온도에서 퇴적될 수 있다. 퇴적 온도가 증가함에 따라, 하부 층 스택(108)의 결정질 구조의 평균 입자 크기가 증가할 수 있고 이는 하부 층 스택(108)에서 적외선 광의 흡수가 증가하도록 할 수 있다. 따라서, 하부 층 스택(108)의 실리콘 결정의 평균 입자 크기를 증가시키기 위해 하부 층 스택(108)을 더 높은 온도에서 퇴적할 수 있다. 또한, 하부 층 스택(108)을 더 높은 온도에서 퇴적함으로써 이후의 상부 층 스택(106) 퇴적 중에 하부 층 스택(108)이 좀더 열적으로 안정하게 되도록 할 수 있다. 하기 설명한 바와 같이, 하부 층 스택(108)의 상부 세부층(126)은 p-도핑 실리콘 필름일 수 있다. 그러한 실시예에서, 하부 층 스택(108)의 하부 및 중간 세부층(122,124)은 약 250 내지 350 ℃ 범위 내의 비교적 높은 퇴적 온도에서 퇴적될 수 있는 것에 비해, 상부 세부층(126)은 약 150 내지 250 ℃ 범위 내의 비교적 낮은 온도에서 퇴적된다. 다르게는, 상부 세부층(126)은 적어도 160 ℃의 온도에서 퇴적될 수 있다. p-도핑 세부층(126)은 p-도핑 상부 세부층(126)과 진성 중간 세부층(124) 사이의 상호확산 양을 감소시키기 위해 더 낮은 온도에서 퇴적된다. 다르게는, p-도핑 세부층(126)은, 예를 들어 약 250 내지 350 ℃와 같은 더 높은 퇴적 온도에서 퇴적된다.
세부층(122,124,126)의 평균 입자 크기는 적어도 약 10 nm일 수 있다. 다른 실시예에서, 세부층(122,124,126)의 평균 입자 크기는 적어도 약 20 nm이다. 다르게는, 세부층(122,124,126)의 평균 입자 크기는 적어도 약 50 nm이다. 다른 실시예에서, 평균 입자 크기는 적어도 약 100 nm이다. 선택적으로, 평균 입자 크기는 적어도 약 1 ㎛일 수 있다. 세부층(122,124,126)의 평균 입자 크기는 다양한 방법에 의해 결정될 수 있다. 예를 들어, 평균 입자 크기는 TEM(Transmission Electron Microscopy)을 이용하여 측정될 수 있다. 그러한 실시예에서, 세부층(122,124,126)의 얇은 시료가 수득된다. 예를 들어, 두께가 약 1 ㎛ 이하인 하나 이상의 세부층(122,124,126) 시료가 수득된다. 전자 빔이 시료를 통해 투과된다. 전자 빔은 시료의 전부 또는 일부에 걸쳐 래스터(rastered)될 수 있다. 전자가 시료를 통과하므로, 전자는 시료의 결정성 구조와 상호작용한다. 전자의 투과 경로는 시료에 의해 변경될 수 있다. 전자가 시료를 통과한 후에 전자가 수집되고, 수집된 전자를 기반으로 이미지가 생성된다. 이미지는 시료의 2차원 묘사를 제공한다. 시료의 결정성 입자는 시료의 비정질 부분과 상이하게 보일 수 있다. 이러한 이미지를 기반으로, 시료의 결정성 입자의 크기를 측정할 수 있다. 예를 들어, 이미지에 나타나는 수 개의 결정성 입자의 표면적을 측정하여 평균을 낼 수 있다. 이러한 평균은 시료가 수득된 위치에서의 시료의 평균 결정성 입자 크기이다. 예를 들어, 평균은 시료가 수득되었던 세부층(122,124,126)에서의 평균 결정성 입자 크기일 수 있다.
하부 세부층(122)은 n-도핑 실리콘의 미세결정질 층일 수 있다. 한 실시예에서, 하부 세부층(122)은, 약 500 내지 1000 와트(Watts)의 에너지로 약 2 내지 3 토르(torr)의 진공압에서 수소(H2), 실란(SiH4) 및 포스핀, 또는 인 삼수소화물(phosphorus trihydride)(PH3)의 원료 가스 조합을 이용하여 작동 주파수가 약 13.56 MHz인 PECVD 챔버에서 퇴적된다. 하부 세부층(122)을 퇴적하기 위해 사용된 원료 가스의 비율은 약 200 내지 300의 수소 가스 대 약 1의 실란 대 약 0.01의 포스핀일 수 있다.
중간 세부층(124)은 진성 실리콘의 미세결정질 층일 수 있다. 예를 들어, 중간 세부층(124)은 도핑되지 않거나 도펀트 농도가 1018/cm3 미만인 실리콘을 포함할 수 있다. 한 실시예에서, 중간 세부층(124)은, 약 2 내지 4 킬로와트(kilowatts)의 에너지로 약 9 내지 10 토르의 진공압에서 수소(H2) 및 실란(SiH4)의 원료 가스 조합을 이용하여 작동 주파수가 약 13.56 MHz인 PECVD 챔버에서 퇴적된다. 중간 세부층(124)을 퇴적하기 위해 사용된 원료 가스의 비율은 약 50 내지 65의 수소 가스 대 약 1의 실란일 수 있다.
상부 세부층(126)은 p-도핑 실리콘의 미세결정질 층일 수 있다. 다르게는, 상부 세부층(126)은 p-도핑 실리콘의 프로토결정질(protocrystalline) 층일 수 있다. 한 실시예에서, 상부 세부층(126)은, 약 500 내지 1000 와트의 에너지로 약 2 내지 3 토르의 진공압에서 수소(H2), 실란(SiH4) 및 트리메틸 보론(trimethyl boron)(B(CH3)3 또는 TMB)의 원료 가스 조합을 이용하여 작동 주파수가 약 13.56 MHz인 PECVD 챔버에서 퇴적된다. 상부 세부층(126)을 퇴적하기 위해 사용된 원료 가스의 비율은 약 200 내지 300의 수소 가스 대 약 1의 실란 대 약 0.01의 포스핀일 수 있다. TMB는 상부 세부층(126)의 실리콘을 붕소로 도핑하기 위해 사용될 수 있다. 상부 세부층(126)의 실리콘을 도핑하기 위해 TMB를 이용함으로써, 삼불화 붕소(BF3) 또는 다이보레인(diborane)(B2H6)과 같은, 다른 종류의 도펀트를 이용한 것보다 더 우수한 열적 안정성을 제공할 수 있다. 예를 들어, 실리콘 도핑을 위해 TMB를 이용함으로써, 삼불화물 또는 다이보레인을 이용한 것에 비해, 이후 층들의 퇴적 중에 상부 세부층(126)으로부터 중간 세부층(124)과 같은 인접 층들로 붕소가 덜 확산되는 결과를 초래할 수 있다. 오직 예시로서, 상부 세부층(126)을 도핑하기 위해 TMB를 이용함으로써, 상부 층 스택(106)의 퇴적 중에 상부 세부층(126)을 도핑하기 위해 삼불화물 또는 다이보레인을 이용하는 경우보다 중간 세부층(124)으로 붕소가 덜 확산되는 결과를 초래할 수 있다.
세 개의 세부층(122,124,126)은 활성 실리콘층의 N-I-P 접합 또는 N-I-P 스택을 형성한다. 하부 층 스택(108)으로서, 세 개의 세부층(122,124,126)은 약 1.1 eV의 에너지 밴드갭을 갖는다. 다르게는, 하부 층 스택(108)은 상이한 에너지 밴드갭을 가질 수 있다. 하기 설명되는 바와 같이, 하부 층 스택(108)은 상부 층 스택(106)과 상이한 에너지 밴드갭을 갖는다. 상부 및 하부 층 스택(106,108)의 상이한 에너지 밴드갭으로 인해 상부 및 하부 층 스택(106,108)이 상이한 파장의 입사광을 흡수할 수 있다.
한 실시예에서, 중간 반사 층(128)이 상부 및 하부 층 스택(106,108) 사이에 퇴적된다. 예를 들어, 중간 반사 층(128)은 하부 층 스택(108) 상에 직접 퇴적될 수 있다. 다르게는, 중간 반사 층(128)은 셀(100)에 포함되지 않고 상부 층 스택(106)이 하부 층 스택(108) 상에 퇴적된다. 중간 반사 층(128)은 상부 층 스택(106)으로 광을 부분적으로 반사하고, 광의 일부가 중간 반사 층(128)을 통과해 하부 층 스택(108)으로 들어가도록 한다. 예를 들어, 중간 반사 층(128)은 셀(100)에 입사한 광의 파장 스펙트럼의 서브세트를 위로 상부 층 스택(106)으로 반사시킬 수 있다.
중간 반사 층(128)은 부분 반사성 재료를 포함하거나 그로부터 형성된다. 예를 들어, 중간 반사 층(128)은 이산화 티타늄(TiO2), 산화 아연(ZnO), 알루미늄 도핑 산화 아연(AZO), 인듐 주석 산화물(ITO), 도핑 산화 규소 또는 도핑 질화 규소로 형성될 수 있다. 한 실시예에서, 중간 반사 층(128)은 두께가 약 10 내지 200 nm이지만, 상이한 두께가 사용될 수도 있다.
상부 활성 실리콘층 스택(106)은 하부 활성 실리콘층 스택(108) 상에 퇴적된다. 예를 들어, 상부 층 스택(106)은 중간 반사 층(128) 또는 하부 층 스택(108) 상에 직접 퇴적될 수 있다. 한 실시예에서, 상부 층 스택(106)이 약 200 내지 400 nm의 두께로 퇴적되지만, 상부 층 스택(106)은 상이한 두께로 퇴적될 수도 있다. 상부 층 스택(106)은 세 개의 실리콘 세부층(130,132,134)을 포함한다.
한 실시예에서, 세부층(130,132,134)은 각각, 비교적 낮은 퇴적 온도에서 PECVD를 이용하여 퇴적된, n-도핑, 진성 및 p-도핑 비정질 실리콘(a-Si:H) 필름이다. 예를 들어, 세부층(130,132,134)은 약 185 내지 250 ℃의 온도에서 퇴적될 수 있다. 다른 예에서, 세부층(130,132,134)은 185와 225 ℃ 사이의 온도에서 퇴적될 수 있다. 다르게는, p-도핑 세부층(134)은 n-도핑 및 진성 세부층(130,132)이 퇴적되는 온도보다 더 낮은 온도에서 퇴적된다. 예를 들어, p-도핑 세부층(134)은 약 120 내지 200 ℃의 온도에서 퇴적될 수 있는 데 비해, 진성 및/또는 n-도핑 세부층(132,130)은 적어도 200 ℃의 온도에서 퇴적된다. 오직 예시로서, 진성 및/또는 n-도핑 세부층(132,130)은 약 250 내지 350 ℃의 온도에서 퇴적될 수 있다.
비교적 낮은 퇴적 온도에서 하나 이상의 세부층(130,132,134)을 퇴적함으로써 하부 층 스택(108)의 세부층들(122,124,126) 사이 및/또는 상부 층 스택(106)의 세부층들(130,132,134) 사이의 도펀트 상호확산을 감소시킬 수 있다. 세부층(122,124,126) 내 및 사이 및/또는 세부층(130,132,134) 내 및 사이의 도펀트 확산은 세부층(122,124,126 및 130,132,134)이 가열되는 온도를 기반으로 할 수 있다. 예를 들어, 세부층들(122,124,126,130,132,134) 간의 도펀트 상호확산은 증가하는 온도에 노출됨에 따라 증가할 수 있다. 더 낮은 퇴적 온도를 이용함으로써 세부층(122,124,126) 및/또는 세부층(130,132,134)에서의 도펀트 확산량을 감소시킬 수 있다. 주어진 세부층(122,124,126,130,132,134)에서 더 낮은 퇴적 온도를 이용함으로써 상부 및 하부 층 스택(106,108)의 하부 세부층(122,124,126,130,132,134)으로부터 각각 수소 발생을 감소시킬 수 있다.
비교적 낮은 퇴적 온도에서 세부층(130,132,134)을 퇴적함으로써, 상부 층 스택(106)의 에너지 밴드갭을 증가시킬 수 있다.
다르게는, 상부 층 스택(106)은 비교적 높은 퇴적 온도에서 퇴적될 수 있다. 예를 들어, 상부 층 스택(106)은 약 250 내지 350 ℃ 범위의 온도에서 퇴적될 수 있다. 비정질 실리콘의 퇴적 온도가 증가함에 따라, 실리콘의 에너지 밴드갭이 감소한다. 예를 들어, 세부층(130,132,134)을 약 250 내지 350 ℃ 사이의 온도에서 층에 게르마늄이 비교적 거의 없거나 전혀 없는 비정질 실리콘층으로서 퇴적함으로써 상부 층 스택(106)의 밴드갭이 적어도 1.65 eV가 되도록 할 수 있다. 한 실시예에서, 실리콘의 게르마늄 함량이 0.01% 이하인 비정질 실리콘으로 형성된 상부 층 스택(106)의 밴드갭은 1.65 내지 1.80 eV이다. 게르마늄 함량은, 상부 층 스택(106)의 실리콘과 같은 다른 재료에 대한 상부 층 스택(106)의 게르마늄의 분율 또는 퍼센트를 나타낼 수 있다. 상부 층 스택(106)의 밴드갭을 감소시킴으로써, 세부층(130,132,134)이 입사광의 파장 스펙트럼의 더 큰 서브세트를 흡수하게 할 수 있고 직렬로 전기적 상호접속된 복수의 셀(100)에 의해 더 큰 전류가 발생되는 결과를 초래할 수 있다.
비교적 높은 퇴적 온도에서의 상부 층 스택(106)의 퇴적은 상부 층 스택(106)의 수소 함량을 측정함으로써 확인될 수 있다. 한 실시예에서, 상부 층 스택(106)의 최종 수소 함량은, 상부 층 스택(106)이 약 250 ℃ 초과의 온도에서 퇴적되었다면 약 8 원자% 미만이다. 상부 층 스택(106)의 최종 수소 함량은 SIMS(Secondary Ion Mass Spectrometer)를 이용하여 측정할 수 있다. 상부 층 스택(106)의 시료를 SIMS에 배치한다. 이어서 이온빔으로 시료를 스퍼터링한다. 이온빔은 2차 이온이 시료로부터 분출되도록 한다. 2차 이온은 수집되어 질량 분석계(mass spectrometer)를 이용하여 분석된다. 이어서 질량 분석계는 시료의 분자 조성을 결정한다. 질량 분석계는 시료의 수소의 원자%를 결정할 수 있다.
다르게는, 상부 층 스택(106)의 최종 수소 농도는 FTIR(Fourier Transform Infrared spectroscopy)를 이용하여 측정할 수 있다. FTIR에서, 적외선 광의 빔이 상부 층 스택(106)의 시료에 투과된다. 시료의 상이한 분자 구조 및 종류는 적외선 광을 상이하게 흡수할 수 있다. 시료의 상이한 분자 종류의 상대적인 농도를 기반으로, 시료의 분자 종류의 스펙트럼이 수득된다. 이 스펙트럼으로부터 시료의 수소의 원자%가 결정될 수 있다. 다르게는, 수 개의 스펙트럼이 수득되고 이 스펙트럼들의 그룹으로부터 시료의 수소의 원자%가 결정된다.
하기 설명된 바와 같이, 상부 세부층(134)는 p-도핑 실리콘 필름일 수 있다. 그러한 실시예에서, 하부 및 중간 세부층(130,132)은 약 250 내지 350 ℃ 범위 이내의 비교적 높은 퇴적 온도에서 퇴적될 수 있는 데 비해, 상부 세부층(134)은 약 150 내지 200 ℃ 범위 이내의 비교적 낮은 온도에서 퇴적된다. p-도핑 상부 세부층(134)은 더 낮은 온도에서 퇴적되어 p-도핑 상부 세부층(134)과 진성 중간 세부층(132) 간의 상호확산 양을 감소시킨다. 더 낮은 온도에서 p-도핑 상부 세부층(134)을 퇴적함으로써 세부층(134)의 밴드갭을 증가시키고/증가시키거나 세부층(134)이 가시광을 더 잘 투과하게 할 수 있다.
하부 세부층(130)은 n-도핑 실리콘의 비정질 층일 수 있다. 한 실시예에서, 하부 세부층(130)은, 약 500 내지 1000 와트의 에너지로 약 2 내지 3 토르의 진공압에서 수소(H2), 실란(SiH4) 및 포스핀, 또는 인 삼수소화물(phosphorus trihydride)(PH3)의 원료 가스 조합을 이용하여 작동 주파수가 약 13.56 MHz인 PECVD 챔버에서 퇴적된다. 하부 세부층(130)을 퇴적하기 위해 사용된 원료 가스의 비율은 약 200 내지 300의 수소 가스 대 약 1의 실란 대 약 0.01의 포스핀일 수 있다.
중간 세부층(132)는 진성 실리콘의 비정질 층일 수 있다. 다르게는, 중간 세부층(132)은 진성 실리콘의 다형(polymorphous) 층일 수 있다. 한 실시예에서, 중간 세부층(132)은, 약 200 내지 400 와트의 에너지로 약 1 내지 3 토르의 진공압에서 수소(H2) 및 실란(SiH4)의 원료 가스 조합을 이용하여 작동 주파수가 약 13.56 MHz인 PECVD 챔버에서 퇴적된다. 중간 세부층(132)을 퇴적하기 위해 사용된 원료 가스의 비율은 약 4 내지 12의 수소 가스 대 약 1의 실란일 수 있다.
한 실시예에서, 상부 세부층(134)은 p-도핑 실리콘의 프로토결정질 층일 수 있다. 다르게는, 상부 세부층(134)은 p-도핑 실리콘의 비정질 층이다. 한 실시예에서, 상부 세부층(134)은, 약 500 내지 1000 와트의 에너지로 약 2 내지 3 토르의 진공압에서 수소(H2), 실란(SiH4) 및 삼불화 붕소(boron trifluoride)(BF3), TMB 또는 다이보레인(B2H6)의 원료 가소 조합을 이용하여 작동 주파수가 약 13.56 MHz인 PECVD 챔버에서 퇴적된다. 상부 세부층(134)을 퇴적하기 위해 사용된 원료 가스의 비율은 약 200 내지 300의 수소 가스 대 약 1의 실란 대 약 0.01의 도펀트 가스일 수 있다.
세 개의 세부층(130,132,134)은 활성 실리콘층의 NIP 접합을 형성한다. 세 개의 세부층(130,132,134)은 하부 층 스택(108)의 에너지 밴드갭과 상이한 에너지 밴드갭을 갖는다. 예를 들어, 상부 층 스택(106)의 에너지 밴드갭은 하부 층 스택(108)보다 적어도 약 50% 클 수 있다. 다른 예에서, 상부 층 스택(106)은 하부 층 스택(108)의 에너지 밴드갭보다 적어도 약 60% 큰 에너지 밴드갭을 가질 수 있다. 다르게는, 상부 층 스택(106)의 에너지 밴드갭은 하부 층 스택(108)의 에너지 밴드갭보다 적어도 약 40% 클 수 있다. 상부 및 하부 층 스택(106,108)의 상이한 에너지 밴드갭으로 인해, 상부 및 하부 층 스택(106,108)이 입사광의 상이한 파장을 흡수하게 되고 입사광을 전위 및/또는 전류로 변환시키는 셀(100)의 효율을 증가시킬 수 있다.
상부 및 하부 층 스택(106,108)의 에너지 밴드갭은 타원 편광 반사법(ellipsometry)을 이용하여 측정할 수 있다. 다르게는, 상부 및 하부 층 스택(106,108)의 에너지 밴드갭을 수득하기 위해 외부 양자 효율(EQE) 측정을 사용할 수 있다. EQE 측정은 반도체 층 또는 층 스택에 입사하는 광의 파장을 변화시키고 입사 광자를 외부 회로에 도달하는 전자로 변환시키는 층 또는 층 스택의 효율을 측정함으로써 수득된다. 상이한 파장에서 입사광을 전자로 변환시키는 상부 및 하부 층 스택(106,108)의 효율을 기반으로 하여, 상부 및 하부 층 스택(106,108)의 에너지 밴드갭을 유도할 수 있다. 예를 들어, 상부 및 하부 층 스택(106,108)은 각각, 상이한 에너지의 광을 변환시키는 것보다, 상부 또는 하부 층 스택(106,108)의 밴드갭보다 큰 에너지를 갖는 입사광을 변환시키는 것이 더 효율적일 수 있다.
상부 전극 층(110)이 상부 층 스택(106) 위에 퇴적된다. 예를 들어, 상부 전극 층(110)은 상부 층 스택(106) 상에 직접 퇴적될 수 있다. 상부 전극 층(110)은 도전성 및 광 투과성 재료를 포함하거나 그로부터 형성된다. 예를 들어, 상부 전극 층(110)은 투명 도전성 산화물로 형성될 수 있다. 그러한 재료의 예는 산화 아연(ZnO), 산화 주석(SnO2), 불소 도핑 산화 주석(SnO2:F), 주석 도핑 산화 인듐(ITO), 이산화 티타늄(TiO2) 및/또는 알루미늄 도핑 산화 아연(Al:ZnO)를 포함한다. 상부 전극 층(110)은 다양한 두께로 퇴적될 수 있다. 일부 실시예에서, 상부 전극 층(110)의 두께는 약 50 nm 내지 2 ㎛이다.
한 실시예에서, 상부 전극 층(110)은 60 내지 90 nm 두께의 ITO 또는 Al:ZnO 층으로 형성된다. 상부 전극 층(110)은, 셀(100)의 상부 전극 층(110)에서 반사 방지(AR) 효과를 창출하는 두께로 도전성 재료 및 광 투과성 재료 모두로서 기능할 수 있다. 예를 들어, 상부 전극 층(110)은, 광의 파장(들)의 비교적 작은 퍼센트가 상부 전극 층(110)에 의해 셀(100)의 활성층으로부터 멀어지게 반사되도록 반사하면서, 입사광의 하나 이상의 파장의 비교적 큰 퍼센트가 상부 전극 층(110)을 통해 전파되게 할 수 있다. 오직 예시로서, 상부 전극 층(110)은 입사광의 하나 이상의 파장의 약 5% 이하를 반사할 수 있다. 다른 예에서, 상부 전극 층(110)은 광의 약 3% 이하를 반사할 수 있다. 다른 예에서, 상부 전극 층(110)은 광의 약 2% 이하를 반사할 수 있다. 또 다른 예에서, 상부 전극 층(110)은 광의 약 0.5% 이하를 반사할 수 있다.
상부 전극 층(110)의 두께는 상부 전극 층(110)을 통과하여 상부 및 하부 층 스택(106,108)으로 하향 전파되는 입사광의 양을 증가시키기 위해 조절될 수 있다. 비록 비교적 얇은 상부 전극 층(110)의 시트 저항은 약 20 내지 50 Ω/□와 같이 비교적 높을 수 있지만, 상부 전극 층(110)의 비교적 높은 시트 저항은 하기 설명되는 바와 같이 상부 전극 층(110)의 폭을 감소시킴으로써 보충될 수 있다.
접착층(136)이 상부 전극 층(110) 위에 퇴적된다. 예를 들어, 접착층(136)은 상부 전극 층(110) 상에 직접 퇴적될 수 있다. 다르게는, 접착층(136)은 셀(100)에 포함되지 않는다. 접착층(136)은 커버 층(104)을 상부 전극 층(110)에 고정시킨다. 접착층(136)은 셀(100)로의 수분 침투를 방지할 수 있다. 접착층(136)은 예를 들어, PVB(polyvinyl butyral), 설린(surlyn), 또는 EVA(ethylene-vinyl acetate) 공중합체와 같은 재료를 포함할 수 있다.
커버 층(104)은 접착층(136) 위에 배치된다. 다르게는, 커버 층(104)은 상부 전극 층(110) 상에 배치된다. 커버 층(104)은 광 투과성 재료를 포함하거나 그로부터 형성된다. 한 실시예에서, 커버 층(104)은 강화 유리(tempered glass) 시트이다. 커버 층(104)에 강화 유리를 사용함으로써 셀(100)을 물리적 손상으로부터 보호하는 데 기여할 수 있다. 예를 들어, 강화 유리 커버 층(104)은 셀(100)을 우박 및 다른 환경적 손상으로부터 보호하는 데 기여할 수 있다. 다른 실시예에서, 커버 층(104)은 소다 석회 유리, 저철분 강화 유리 또는 저철분 서냉 유리(annealing glass)의 시트이다. 고도로 투명한 저철분 유리 커버 층(104)을 이용함으로써 실리콘층 스택(106 및 108)에 대한 광의 투과율을 향상시킬 수 있다. 선택적으로, AR 코팅(미도시)이 커버 층(104)의 상부 상에 제공될 수 있다.
도 5는 한 실시예에 따른 광전지 디바이스(500)의 개략도 및 디바이스(500)의 확대도(502)이다. 디바이스(500)는 서로 직렬로 전기적 연결된 복수의 광전지 셀(504)을 포함한다. 셀(504)은 셀(100)(도 1에 도시)과 유사할 수 있다. 예를 들어, 각 셀(504)은 각각 광의 파장 스펙트럼의 상이한 서브세트를 흡수하는 탠덤 배열의 상부 및 하부 층 스택(106,108)을 가질 수 있다. 도 1의 개략적 예시는 도 5의 선 1-1을 따른 단면도일 수 있다. 디바이스(500)는 서로 직렬로 전기적 연결된 다수의 셀(504)을 포함할 수 있다. 오직 예시로서, 디바이스(500)는 서로 직렬로 연결된 25개, 50개 또는 100개 이상의 셀(504)을 가질 수 있다. 각각의 최외곽 셀(504)은 또한 복수의 리드(506,508) 중 하나와 전기적으로 연결될 수 있다. 리드(506,508)는 디바이스(500)의 대향 단부들(510,512) 사이에서 연장된다. 리드(506,508)는 외부 전기 부하(542)와 연결된다. 디바이스(500)에 의해 발생된 전류는 외부 부하(542)에 인가된다.
상술한 바와 같이, 각 셀(504)은 수 개의 층들을 포함한다. 예를 들어, 각 셀(504)은 기판(102)(도 1에 도시)과 유사한 기판(512), 하부 전극 층(112)(도 1에 도시)와 유사한 하부 전극 층(514), 탠덤 실리콘층 스택(516), 상부 전극 층(110)(도 1에 도시)과 유사한 상부 전극 층(518), 접착층(136)(도 1에 도시)과 유사한 접착층(520) 및 커버 층(104)(도 1에 도시)과 유사한 커버 층(522)을 포함한다. 탠덤 실리콘층 스택(516)은 각각, 디바이스(500)에 입사하는 광의 파장 스펙트럼의 상이한 서브세트를 흡수 또는 포획하는 활성 실리콘층의 상부 및 하부 스택을 포함한다. 예를 들어, 탠덤 층 스택(516)은 상부 활성 실리콘층 스택(106)(도 1에 도시)과 유사한 상부 층 스택, 및 하부 활성 실리콘층 스택(108)(도 1에 도시)과 유사한 하부 층 스택을 포함할 수 있다. 탠덤 층 스택(516)의 상부 및 하부 층 스택은 중간 반사 층(128)(도 1에 도시)과 유사한 중간 반사 층에 의해 서로 분리될 수 있다.
한 셀(504)의 상부 전극 층(518)은 이웃하거나 인접한 셀(100)의 하부 전극 층(514)과 전기적으로 연결된다. 상술한 바와 같이, 상부 및 하부 전극 층(518,514)에서 전자 및 정공의 수집에 의해 각 셀(504)에서 전압 차가 발생한다. 셀(504)에서의 전압 차는 디바이스(500)의 복수의 셀(504)에 걸쳐 부가적일 수 있다. 전자 및 정공은 한 셀(504)의 상부 및 하부 전극 층(518,514)을 통과하여 인접한 셀(504)의 반대 전극 층(518,514)으로 흐른다. 예를 들어, 광이 탠덤 층 스택(516)에 충돌할 때 제1 셀(504)의 전자가 하부 전극 층(514)으로 흐른다면, 전자는 제1 셀(504)의 하부 전극 층(514)을 통과하여 제1 셀(504)에 인접한 제2 셀(504)의 상부 전극 층(518)으로 흐른다. 유사하게, 정공이 제1 셀(504)의 상부 전극 층(518)으로 흐르면, 정공은 제1 셀(504)의 상부 전극 층(518)으로부터 제2 셀(504)의 하부 전극 층(514)으로 흐른다. 상부 및 하부 전극 층(518,514)을 통과하는 전자 및 정공의 흐름에 의해 전류 및 전압이 발생된다. 전류는 외부 부하(542)에 인가된다.
디바이스(500)는, 2009년 9월 29일에 출원되고 발명의 명칭이 "Monolithically-Integrated Solar Module"인 동시 계류중인 미국 정규출원 제 12/569,510호("'510 출원")에 설명된 하나 이상의 실시예와 유사한 모놀리식(monolithically) 집적 태양광 모듈일 수 있다. '510 출원의 전체 개시내용은 본 명세서에 참조로 포함된다. 예를 들어, 디바이스(500)에서 하부 및 상부 전극 층(514,518) 및 탠덤 층 스택(516)의 형태를 생성하기 위해, 디바이스(500)는 '510 출원에 설명된 바와 같은 모놀리식 집적 모듈로서 제조될 수 있다. 한 실시예에서, 하부 전극 층(514)의 일부를 제거하여 하부 분리 간격(524)을 생성한다. 하부 전극 층(514)의 일부는 하부 전극 층(514) 상에서 패터닝 기술을 이용하여 제거될 수 있다. 예를 들어, 하부 전극 층(514)의 하부 분리 간격(524)을 스크라이빙하는 레이저 광을 이용하여 하부 분리 간격(524)을 생성할 수 있다. 하부 분리 간격(524)을 생성하기 위해 하부 전극 층(514)의 일부를 제거한 후, 하부 전극 층(514)의 잔류 부분은 확대도(502)의 평면을 가로지르는 방향으로 연장된 선형 스트립으로서 배치한다.
탠덤 층 스택(516)이 하부 분리 간격(524)의 부피를 채우도록 탠덤 층 스택(516)이 하부 전극 층(514)에 퇴적된다. 이어서 탠덤 층 스택(516)을 레이저 빔과 같은 집속 에너지 빔에 노출시켜 탠덤 층 스택(516)의 일부를 제거하고 탠덤 층 스택(516)에 층간 간격(526)을 제공한다. 층간 간격(526)은 인접한 셀(504)의 탠덤 층 스택(516)을 분리시킨다. 탠덤 층 스택(516)의 일부를 제거하여 층간 간격(526)을 생성한 후, 탠덤 층 스택(516)의 잔류 부분은 확대도(502)의 평면을 가로지르는 방향으로 연장된 선형 스트립으로서 배치된다.
상부 전극 층(518)은 탠덤층 스택(516) 상, 및 층간 간격(526) 내의 하부 전극 층(514) 상에 퇴적된다. 한 실시예에서, 디바이스(500)의 변환 효율은, 반사 방지 효과를 제공하도록 조절 또는 조정된 두께를 갖는 비교적 얇은 상부 전극 층(518)을 퇴적함으로써 증가할 수 있다. 예를 들어, 상부 전극 층(518)의 두께(538)는 상부 전극 층(518)을 통과하여 탠덤 층 스택(516)으로 투과되는 가시광의 양을 증가시키도록 조정될 수 있다. 상부 전극 층(518)을 통과하여 투과되는 가시광의 양은 입사광의 파장 및 상부 전극 층(518)의 두께를 기반으로 변화할 수 있다. 상부 전극 층(518)의 한 두께는 다른 파장의 광보다 더 많은 한 파장의 광이 상부 전극 층(518)을 통해 전파되게 할 수 있다. 오직 예시로서, 상부 전극 층(518)은 약 60 내지 90 nm의 두께로 퇴적될 수 있다.
PV 디바이스(500)에 의해 발생되는 총 전력을 증가시키는 측면에서, 얇은 상부 전극 층(518)에 의해 제공된 반사 방지 효과로부터 야기된 증가된 전력 출력은, 상부 전극 층(518)에서 발생할 수 있는 에너지 손실의 전부는 아닐지라도 적어도 일부를 극복하기에 충분할 수 있다. 예를 들어, 셀(504)에 의해 발생된 광전류의 일부 I2R 손실이 상부 전극 층(518)의 저항으로 인해 비교적 얇은 상부 전극 층(518)에서 발생할 수 있다. 하지만, 상부 전극 층(518)을 통과하는 입사광의 양을 증가시키기 위한 입사광의 파장을 기반으로 한 상부 전극 층(518)의 두께로 인해 증가된 양의 광전류가 발생될 수 있다. 증가된 양의 광전류는 상부 전극 층(518)을 통과하는 광의 증가된 양에 기인할 수 있다. 증가된 광전류는 얇은 상부 전극 층(518)의 비교적 높은 시트 저항과 관련된 I2R 전력 손실을 극복하거나, 적어도 부분적으로 보충할 수 있다.
오직 예시로서, 탠덤 층 스택(516)에 직렬로 적층된, 하나의 비정질 실리콘 접합 층 스택 및 하나의 미세결정질 실리콘 접합을 갖는 셀(504)에서, 약 1.25 내지 1.5 V 범위의 출력 전압 및 약 10 내지 15 mA/cm2 범위의 전류 밀도가 달성될 수 있다. 셀(504)의 얇은 상부 전극 층(518)에서의 I2R 손실이 충분히 작을 수 있어서 상부 전극 층(518)의 시트 저항이 비교적 높다 할지라도 셀(504)의 폭(540)이 증가될 수 있다. 예를 들어, 상부 전극 층(518)의 시트 저항이 적어도 약 15 내지 30 Ω/□의 시트 저항처럼 적어도 10 Ω/□이라 할지라도, 셀(504)의 폭(540)은 약 0.4 내지 1 cm 까지 증가될 수 있다. 셀(504)의 폭(540)은 디바이스(500)에서 제어될 수 있으므로, 상부 전극 층(518)에서의 I2R 전력 손실은 얇은 상부 전극 층(518)의 상부 상에 도전성 그리드를 이용하거나 추가하지 않고 감소될 수 있다.
상부 전극 층(518)의 일부를 제거하여 상부 분리 간격(528)을 생성한다. 상부 분리 간격(528)은 인접한 셀(504)에 있는 상부 전극 층(518)의 일부를 전기적으로 분리한다. 상부 분리 간격(528)은 상부 전극 층(518)을 레이저 광과 같은 집속 에너지 빔에 노출시킴으로써 생성될 수 있다. 집속 에너지 빔은 상부 분리 간격(528)에 인접한 탠덤 층 스택(516)의 결정도를 국소적으로 증가시킬 수 있다. 예를 들어, 상부 전극 층(518)과 하부 전극 층(514) 사이에 연장된 수직부(530)의 탠덤 층 스택(516)의 결정질 분율은 집속 에너지 빔에 노출시킴으로써 증가할 수 있다. 또한, 집속 에너지 빔은 탠덤 층 스택(516) 내에서 도펀트 확산을 유발할 수 있다. 탠덤 층 스택(516)의 수직부(530)는 상부 및 하부 전극 층(518,514) 사이, 및 상부 전극 층(518)의 좌측 에지(534) 아래에 배치된다. 도 5에 도시된 바와 같이, 상부 전극 층(518)의 각 간격(528)은 인접 셀(504)의 상부 전극 층(518)의 좌측 에지(534) 및 반대편 우측 에지(536)를 경계로 한다.
탠덤 층 스택(516) 및 수직부(530)의 결정질 분율은 다양한 방법에 의해 결정될 수 있다. 예를 들어, 탠덤 층 스택(516) 및 수직부(530)에서 비결정질 재료 대 결정질 재료의 상대 부피를 비교하기 위해 라만 분광법을 이용할 수 있다. 검사하고자 하는 하나 이상의 탠덤 층 스택(516) 및 수직부(530)를, 예를 들어 레이저의 단색 광에 노출시킬 수 있다. 탠덤 층 스택(516) 및 수직부(530)의 화학적 함량 및 결정 구조를 기반으로, 단색 광을 산란시킬 수 있다. 광이 산란됨에 따라, 광의 주파수(및 파장)가 변화한다. 예를 들어, 산란 광의 주파수가 이동(shift)할 수 있다. 산란 광의 주파수를 측정 및 분석한다. 산란 광 주파수의 강도 및/또는 주파수의 이동(shift)을 기반으로, 검사할 탠덤 층 스택(516) 및 수직부(530)의 비정질 재료와 결정질 재료의 상대 부피를 결정할 수 있다. 이들 상대 부피를 기반으로, 검사할 탠덤 층 스택(516) 및 수직부(530)에서의 결정질 분율을 측정할 수 있다. 여러 개의 탠덤 층 스택(516) 및 수직부(530) 시료를 검사할 경우, 결정질 분율은 여러 개의 측정된 결정질 분율의 평균일 수 있다.
다른 예에서, 탠덤 층 스택(516) 및 수직부(530)의 결정질 분율을 결정하기 위해 탠덤 층 스택(516) 및 수직부(530)의 하나 이상의 TEM 이미지를 수득할 수 있다. 검사할 탠덤 층 스택(516) 및 수직부(530)의 하나 이상의 슬라이스를 수득한다. 결정질 재료를 나타내는 각 TEM 이미지에서의 표면적 퍼센트를 각 TEM 이미지에 대해 측정한다. 이어서, TEM 이미지의 결정질 재료의 퍼센트를 평균내어 검사할 탠덤 층 스택(516) 및 수직부(530)의 결정질 분율을 결정할 수 있다.
한 실시예에서, 탠덤 층 스택(516) 잔여부에 대한 수직부(530)의 증가된 결정도 및/또는 확산은, 도 5에 도시된 도면의 탠덤 층 스택(516)의 두께를 통과하여 수직으로 연장되는 내장 바이패스 다이오드(532)를 형성한다. 예를 들어, 수직부(530)의 탠덤 스택(516)의 결정질 분율 및/또는 상호확산은 탠덤 스택(516)의 잔여부의 결정질 분율 및/또는 상호확산보다 클 수 있다. 집속 에너지 빔의 에너지 및 펄스 지속 시간을 제어함으로써, 개별 셀(504)에서 전기적 단락을 발생시키지 않고 개별 셀(504)의 각각의 셀을 통해 내장 바이패스 다이오드(532)가 형성될 수 있다. 내장 바이패스 다이오드(532)는 디바이스(500)의 셀(504)을 통해 전기적 바이패스를 제공한다.
내장 바이패스 다이오드(532)가 없으면, 다른 셀(504)들이 광에 계속해서 노출되는 동안 차광되거나 광에 더 이상 노출되지 않는 셀(504)은 노출된 셀(504)에 의해 발생된 전위에 의해 역바이어스될 수 있다. 예를 들어, 광-노출 셀(504)에 의해 발생된 전위는 차광 셀(504)의 상부 및 하부 전극 층(518,514)에서 차광 셀(504)에 걸쳐 점점 커질 수 있다. 그 결과, 차광 셀(504)의 온도가 상승할 수 있고, 차광 셀(504)의 온도가 상당히 증가하면 차광 셀(504)은 영구 손상 및/또는 소각될 수 있다. 또한, 내장 바이패스 다이오드(532)를 갖지 않는 차광 셀(504)은 전체 디바이스(500)에 의해 전위 또는 전류가 발생되지 못하게 할 수 있다.
내장 바이패스 다이오드(532)가 있다면, 차광 셀(504)의 상부 분리 간격(528)의 에지에 형성된 바이패스 다이오드(532)를 통해, 노출된 셀(504)에 의해 발생된 전위가 차광 셀(504)을 우회할 수 있다. 탠덤 층 스택(516)의 일부(530)의 증가된 결정도 및/또는 상부 전극 층(518)과 탠덤 층 스택(516)의 일부(530) 간의 상호확산은 차광 셀(504)이 역바이어스될 때 전류가 통과하는 경로를 제공한다. 예를 들어, 바이패스 다이오드(532)는 역바이어스 하에서 차광 셀(504)의 대부분보다 더 낮은 전기 저항 특성을 가지므로, 차광 셀(504)에 걸친 역바이어스는 바이패스 다이오드(532)를 통해 소멸될 수 있다.
내장 바이패스 다이오드(532)의 존재 여부는 개별 셀(504)의 차광 전후에 디바이스(500)의 전기 출력을 비교함으로써 결정될 수 있다. 예를 들어, 디바이스(500)가 조광될 수 있고, 디바이스(500)에 의해 발생된 전위를 측정한다. 하나 이상의 셀(504)을 차광하면서, 나머지 셀(504)을 조광할 수 있다. 디바이스(500)는 리드(506,508)를 함께 결합시킴으로써 단락될 수 있다. 이어서 디바이스(500)를 1시간과 같은 미리 정해진 기간 동안 광에 노출시킬 수 있다. 이어서, 차광 셀(504) 및 비차광 셀(504) 모두를 다시 한번 조광하고 디바이스(500)에 의해 발생된 전위를 측정한다. 셀(504)의 차광 전후의 전위가 서로의 약 100 mV 이내라면, 디바이스(500)는 내장 바이패스 다이오드(532)를 포함할 수 있다. 다르게는, 셀(504)의 차광 후의 전위가 셀(504)의 차광 전의 전위보다 약 200 내지 1500 mV 낮다면, 디바이스(500)는 내장 바이패스 다이오드(532)를 포함하지 않을 것이다. 다른 실시예에서, 특정 셀(504)에 대한 내장 바이패스 다이오드(532)의 존재 여부는 셀(504)을 전기적으로 탐색(probing)함으로써 결정될 수 있다. 셀(504)이 조광 없이 역바이어스될 때 셀(504)이 가역적이고 비-영구적인 다이오드 항복현상(breakdown)을 나타낸다면, 셀(504)은 내장 바이패스 다이오드(532)를 포함한다. 예를 들어, 조광 없이 셀(504)의 상부 및 하부 전극 층(514,518)에 걸쳐 약 -5 내지 -8 V의 역바이어스가 인가될 때 셀(504)이 약 10 mA/cm2 보다 큰 누설전류를 나타내면, 셀(504)은 내장 바이패스 다이오드(532)를 포함한다.
도 6은 한 실시예에 따른 광전지 디바이스를 제조하는 공정(600)의 플로우차트이다. 단계 602에서, 기판이 제공된다. 예를 들어, 기판(102)(도 1에 도시)과 같은 기판이 제공될 수 있다. 단계 604에서, 기판 상에 템플릿 층이 퇴적된다. 예를 들어, 템플릿 층(114)(도 1에 도시)이 기판(102) 상에 퇴적될 수 있다. 다르게는, 공정(600)의 흐름은 광전지 디바이스에 템플릿 층이 포함되지 않도록 경로(606)를 따라 단계 604를 우회할 수 있다. 단계 608에서, 하부 전극 층이 템플릿 층 또는 기판 상에 퇴적된다. 예를 들어, 하부 전극 층(112)(도 1에 도시)이 템플릿 층(114) 또는 기판(102) 상에 퇴적될 수 있다.
단계 610에서, 하부 전극 층의 일부를 제거하여 디바이스의 각 셀의 하부 전극 층을 서로 분리시킨다. 상술한 바와 같이, 하부 전극 층의 일부는 레이저 빔과 같은 집속 에너지 빔을 이용하여 제거될 수 있다. 단계 612에서, 하부 활성 실리콘층 스택이 퇴적된다. 예를 들어, 하부 층 스택(108)(도 1에 도시)을 하부 전극 층(112)(도 1에 도시) 상에 퇴적할 수 있다. 단계 614에서, 중간 반사 층을 하부 층 스택 위에 퇴적한다. 예를 들어, 중간 반사 층(128)(도 1에 도시)을 하부 층 스택(106) 상에 퇴적할 수 있다. 다르게는, 공정(600)의 흐름은 경로(616)를 따라 단계 614에서의 중간 반사 층 퇴적을 우회한다. 단계 618에서, 상부 활성 실리콘층 스택을 중간 반사 층 또는 하부 층 스택 위에 퇴적한다. 예를 들어, 한 실시예에서, 상부 층 스택(106)(도 1에 도시)이 중간 반사 층(128) 상에 퇴적된다. 다르게는, 상부 층 스택(106)은 하부 층 스택(108) 상에 퇴적될 수 있다.
단계 620에서, 디바이스의 인접 셀들 사이의 상부 및 하부 층 스택의 일부가 제거된다. 예를 들어, 상술한 바와 같이, 인접 셀들(504)(도 5에 도시) 사이의 상부 및 하부 층 스택(106,108)(도 1에 도시)의 일부가 제거될 수 있다. 단계 622에서, 상부 전극 층이 상부 및 하부 층 스택 위에 퇴적된다. 예를 들어, 상부 전극 층(110)(도 1에 도시)이 상부 및 하부 층 스택(106,108) 위에 퇴적될 수 있다. 단계 624에서, 상부 전극 층의 일부가 제거된다. 예를 들어, 상부 전극 층(110)의 일부를 제거하여 디바이스(500)(도 5에 도시)의 인접 셀들(504)의 상부 전극 층(110)을 서로 분리시킨다. 상술한 바와 같이, 상부 전극 층(110)의 일부를 제거함으로써 내장 바이패스 다이오드가 상부 층 스택(106)에 형성될 수 있다.
단계 626에서, 도전성 리드가 디바이스의 최외곽 셀에 전기적으로 결합된다. 예를 들어, 리드(506,508)(도 5에 도시)가 디바이스(500)(도 5에 도시)의 최외곽 셀(504)(도 5에 도시)과 전기적으로 연결될 수 있다. 단계 628에서, 접착층이 상부 전극 층 위에 퇴적된다. 예를 들어, 접착층(136)(도 1에 도시); 상부 전극 층(110)(도 1에 도시) 위에 퇴적될 수 있다. 단계 630에서, 커버 층이 접착층에 부착된다. 예를 들어, 커버 층(104)(도 1에 도시)이 접착층(136)에 의해 셀(100)(도 1에 도시)의 하부 층들 및 구성요소들에 결합될 수 있다. 단계 632에서, 정션 박스(junction box)가 디바이스에 장착된다. 예를 들어, 디바이스(500)로부터의 전위 및/또는 전류를 하나 이상의 커넥터에 전달하도록 구성된 정션 박스를 디바이스(500)에 장착하고 이와 전기적으로 연결할 수 있다.
도 7은 다른 실시예에 따른 광전지 디바이스(700)의 개략도이고 디바이스(700)의 확대도(702)이다. 디바이스(700)는 서로 직렬로 전기적 연결된 복수의 광전지 셀(704)을 포함한다. 셀(704)은 셀(100) 및/또는 셀(504)(도 1 및 도 5에 도시)과 유사할 수 있다. 예를 들어, 각 셀(704)은, 각각 광의 파장 스펙트럼의 상이한 서브세트를 흡수하는, 활성 반도체 층 또는 접합의 탠덤 배열의 상부 및 하부 층 스택(106,108)(도 1에 도시)을 가질 수 있다. 다르게는, 각 셀(704)은 광을 흡수하는 단일 반도체 층 또는 접합을 포함할 수 있다. 도 1에 도시된 개략적인 예시는 도 7의 선 1-1을 따른 단면도일 수 있다.
디바이스(700)는 직렬로 서로 전기적 연결된 다수의 셀(704)을 포함할 수 있다. 오직 예시로서, 디바이스(700)는 서로 직렬로 연결된, 25개, 50개 또는 100개 이상의 셀(704)을 가질 수 있다. 최외곽 셀(704)은 또한 각각 복수의 리드(706,708) 중 하나와 전기적으로 연결될 수 있다. 리드(706,708)는 리드(506,508)(도 5에 도시)와 유사할 수 있으며, 디바이스(700)의 대향 단부들(710,712) 사이에서 디바이스(700)의 길이 방향(724)에 평행한 방향으로 연장된다. 리드(706,708)가 디바이스(700)의 폭 방향(726)을 따라 서로 분리되고 이에 따라 리드(706,708)가 디바이스(700)의 대향 측면들(728,730)을 따라 연장된다. 리드(706,708)는 외부 전기 부하(702)와 연결된다. 디바이스(700)에 의해 발생된 전류는 외부 부하(702)에 인가된다.
셀(704)은 광전지 디바이스(700)의 퇴적 방향(732)을 따라 서로에 또는 서로의 상부에 적층된 수 개의 층들을 포함한다. 퇴적 방향(732)은 광전지 디바이스(700)의 각종 층들 또는 구성요소들이 퇴적되는 방향 및/또는 광이 광전지 디바이스(700)에 수신되는 방향을 나타낼 수 있다. 예시된 실시예에서, 이들 층들은 기판(712), 하부 전극 층(714), 반도체 층(716), 상부 전극 층(718), 접착층(720) 및 커버 층(722)을 포함한다. 기판(712)은 기판(102)(도 1에 도시) 및/또는 기판(512)(도 5에 도시)과 유사할 수 있다. 하부 전극 층(714)은 하부 전극 층(112)(도 1에 도시) 및/또는 하부 전극 층(514)(도 5에 도시)과 유사할 수 있다. 반도체 층(716)은 탠덤 실리콘층 스택(516)(도 5에 도시)과 유사할 수 있다. 다르게는, 반도체 층(716)은 층 스택(516)과 다른 수의 층 또는 접합을 포함할 수 있고/있거나 층 스택(516)과 다른 반도체 재료로 형성될 수 있다. 상부 전극 층(718)은 상부 전극 층(110)(도 1에 도시) 및/또는 상부 전극 층(518)(도 5에 도시)과 유사할 수 있다. 접착층(720)은 접착층(136)(도 1에 도시) 및/또는 접착층(520)(도 5에 도시)과 유사할 수 있다. 커버 층(722)은 커버 층(104)(도 1에 도시) 및/또는 커버 층(522)(도 5에 도시)과 유사할 수 있다.
디바이스(500)(도 5에 도시)와 유사하게, 디바이스(700)는 '510 출원에 설명된 하나 이상의 실시예와 유사한 모놀리식 집적 태양광 모듈일 수 있다. 예를 들어, 하부 및 상부 전극 층(714,718) 및 반도체 층(716)의 형태를 생성하기 위해, 디바이스(700)는 '510 출원에 설명된 바와 같이 모놀리식 집적 모듈로서 제조될 수 있다. 한 실시예에서, 하부 전극 층(714)의 일부를 제거하여 하부 전극 층(714)에 하부 분리 간격(734)을 생성한다. 하부 전극 층(714)의 일부는 하부 전극 층(714) 상에서 패터닝 기술을 이용하여 제거될 수 있다. 하부 분리 간격(734)은 하부 전극 층(714)을 서로 전기적으로 분리 또는 격리된 부분들로 분할할 수 있고, 하부 전극 층(714)의 각 부분은 서로 다른 셀(704)에 존재한다. 예를 들어, 레이저 광을 이용하여 하부 분리 간격(734)을 생성할 수 있다. 예시된 실시예에서, 하부 전극 층(714)의 일부를 제거하여 하부 분리 간격(734)을 생성한 후에, 하부 전극 층(714)의 잔여부들은 길이 방향(724)에 평행한 방향으로 연장된 선형 스트립으로서 배치된다.
도 7에 도시된 바와 같이, 반도체 층(716)이 하부 분리 간격(734)의 부피를 채우도록 반도체 층(716)은 하부 전극 층(714) 위에 퇴적된다. 이어서 반도체 층 스택(716)을 스크라이빙 또는 식각하여 층간 분리 간격(736)을 생성한다. 층간 분리 간격(736)은 반도체 층 스택(716)을 레이저 광과 같은 집속 에너지 빔에 노출시킴으로써 형성될 수 있다. 레이저 광은 광전지 디바이스(716)의 하나 이상의 다른 층 또는 구성요소보다 더 많이 반도체 층 스택(716)에 의해 흡수되는 파장을 가질 수 있다. 예를 들어, 레이저 광은 355 또는 1064 nm의 파장을 가질 수 있다.
레이저 광은 반도체 층 스택(716)의 일부를 제거하여 반도체 층 스택(716)을 서로 분리된 부분들로 분할하고, 반도체 층 스택(716)의 각 부분은 서로 다른 셀(704)에 존재한다. 예시된 실시예에서, 반도체 층 스택(716)의 일부를 제거하여 층간 분리 간격(736)을 생성한 후에, 반도체 층 스택(716)의 잔여부들은 길이 방향(724)에 평행한 방향으로 연장된 선형 스트립으로 배치된다.
상부 전극 층(718)은 반도체 층(716) 위에 및 층간 간격(736)의 하부 전극 층(714) 상에 퇴적된다. 한 실시예에서, 상부 전극 층(718)의 두께 치수(738)는 디바이스(700)에 의해 수신되는 입사광의 하나 이상의 파장을 기반으로 한다. 예를 들어, 퇴적 방향(732)에 평행한 방향으로 측정한 상부 전극 층(718)의 두께 치수(738)는 반도체 층(716)에 의해 흡수되는 광의 파장을 기반으로 할 수 있다. 한 실시예에서, 반도체 층(716)은 입사광의 파장을 흡수하는 하나 이상의 에너지 밴드갭을 갖는 하나 이상의 필름을 포함할 수 있다. 그 결과, 두께 치수(738)는 반도체 층(716)의 밴드갭(들)을 기반으로 할 수 있다.
도 7에 도시된 바와 같이, 상부 전극 층(718)이 층간 분리 간격(736)의 부피를 채우도록, 상부 전극 층(718)이 반도체 층(716) 위에 퇴적될 수 있다. 이어서, 상부 전극 층(718)을 스크라이빙 또는 식각하여 상부 분리 간격(740)을 생성할 수 있다. 상부 전극 층(718)을 레이저 광과 같은 집속 에너지 빔에 노출시킴으로써 상부 분리 간격(740)을 형성할 수 있다. 레이저 광은 상부 전극 층(718)의 일부를 제거하여 상부 전극 층(718)을 서로 분리된 부분들로 분할하고, 상부 전극 층(718)의 각 부분은 서로 다른 셀(704)에 존재한다. 예시된 실시예에서, 상부 전극 층(718)의 일부를 제거하여 상부 분리 간격(740)을 생성한 후에, 상부 전극 층(718)의 잔여부들은 길이 방향(724)에 평행한 방향으로 연장된 선형 스트립으로 배치된다. 이어서, 도 7에 도시된 바와 같이, 접착층 및 커버 층(720,722)이 상부 전극 층(718) 위에 제공될 수 있다.
도 8은 한 실시예에 따른 광전지 디바이스(700)의 하나 이상의 분리 간격(734,736,740)(도 7에 도시)을 생성하기 위한 스크라이빙 시스템(800)의 투시도이다. 스크라이빙 시스템(800)은 에너지원(802) 및 제어 모듈(804)을 포함한다. 에너지원(802)은 하부 전극 층(714), 반도체 층(716) 및/또는 상부 전극 층(718) 중 하나 이상의 부분들을 제거하기 위한 집속 에너지 빔(806)을 제공한다. 한 실시예에서, 에너지원(802)은 집속 에너지 빔(806)으로서 광전지 디바이스(700)를 향해 레이저 빔을 방출하는 레이저 광원이다. 제어 모듈(804)은 에너지원(802)을 제어할 수 있는 디바이스이다. 예를 들어, 제어 모듈(804)은, 에너지원(802)을 턴온 또는 턴오프하고/하거나 에너지원(802) 또는 광전지 디바이스(700) 중 적어도 하나가 서로에 대해 이동하게 하도록 하는 입력을 오퍼레이터(operator)로부터 수신하는 컴퓨터 프로세서-기반 디바이스일 수 있다.
도 8에서, 스크라이빙 시스템(800)이 상부 전극 층(718)의 일부를 제거하여 상부 분리 간격(740)을 생성하는 것을 도시한다. 상부 분리 간격(740)을 생성하기 위해, 에너지원(802)은 집속 에너지 빔(806)을 방출하고 에너지원(802) 또는 광전지 디바이스(700) 중 적어도 하나가 서로에 대해 이동한다. 예를 들어, 컨베이어 또는 다른 디바이스가 에너지원(802)에 대해 광전지 디바이스(700)를 이동시킬 수 있다. 에너지원(802)은 광전지 디바이스(700) 및/또는 에너지원(802)이 서로에 대해 이동할 때 집속 에너지 빔(806)을 연속적으로 방출할 수 있다. 에너지원(802)이 에너지 빔(804)을 방출하는 동안 에너지원(802) 및/또는 광전지 디바이스(700)가 이동함으로써 상부 전극 층(718)에 연속적인 스크라이브 라인(808)을 형성할 수 있다. 스크라이브 라인(808)은 도 7 및 8에 도시된 상부 분리 간격(740)을 형성한다.
한 실시예에서 스크라이브 라인(808)은 적어도 한 방향을 따라 신장(elongated)되므로, 스크라이브 라인(808)은 "연속적인"으로 지칭된다. 예를 들어, 스크라이브 라인(808)은, 길이 방향(724)에 일반적으로 평행한 방향으로, 광전지 디바이스의 후방 측면(712)에서 광전지 디바이스(700)의 전방 측면(710)까지 연장될 수 있다. 다르게는, 연속적인 스크라이브 라인(808)은 측면들(710,712) 사이에서 및/또는 상이한 방향을 따라 더 짧은 거리로 신장 및 연장될 수 있다. 다른 실시예에서, 스크라이브 라인(808)은 불연속적일 수 있다. 예를 들어, 스크라이브 라인(808)은 한 측면(710)에서 다른 측면(712)으로 연장되지 않을 수 있거나, 하나 이상의 다른 방향보다 많이 한 방향으로 신장되지 않을 수 있다.
도 9는 한 실시예에 따른 스크라이빙 시스템(800)의 투시도이다. 상술한 바와 같이, 스크라이빙 시스템(800)은 도 8에서 상부 전극 층(718)의 상부 분리 간격(740)을 형성하는 연속적인 스크라이브 라인(808)을 생성하는 것으로 도시되어 있다. 스크라이빙 시스템(800)은 도 9에서 레이저 광과 같은 집속 에너지 빔(900)을 방출하여 불연속적인 스크라이브 마크(902)를 생성하는 것으로 도시되어 있다. 스크라이브 라인(808)과 유사하게, 스크라이브 마크(902)는 에너지원(802)이 광전지 디바이스(700)를 향해 에너지 빔(900)을 보낼 때 형성된다. 연속적인 스크라이브 라인(808) 및 불연속적인 스크라이브 마크(902)를 형성하기 위해 사용되는 집속 에너지 빔(806,900)(도 8 및 9에 도시)의 파장 또는 에너지는 서로 동일하거나 상이할 수 있다.
도 9에서, 스크라이빙 시스템(800)은 광전지 디바이스(700)의 불연속적이고 분리된 영역을 노출시켜 불연속적인 스크라이브 마크(902)를 생성하는 것을 도시한다. 예를 들어, 에너지원(802) 및/또는 광전지 디바이스(700)를 서로에 대해 이동시키지 않고 에너지원(802)이 광전지 디바이스(700)를 향해 에너지 빔(900)을 보낼 수 있다. 에너지원(802)은 스크라이브 라인(808) 내의 위치들로 에너지 빔(900)을 유도한다. 예를 들어, 에너지 빔(806)(도 8에 도시)은 스크라이브 라인(808) 내의 상부 전극 층(718)을 제거하여 스크라이브 라인(808) 내의 반도체 층(716)의 선형 스트립을 노출시킬 수 있다. 이어서 스크라이빙 시스템(800)은 하나 이상의 위치를 향해 에너지 빔(900)을 유도하여 스크라이브 마크(902)를 형성할 수 있다. 한 실시예에서, 에너지원(802)은 광전지 디바이스(700)를 향해 에너지 빔(900)을 유도하여 제1 스크라이브 마크(902)를 형성한 다음, 에너지원(802) 또는 광전지 디바이스(700) 중 하나 이상이 서로에 대해 이동하고, 에너지원(802)이 광전지 디바이스(700)를 향해 에너지 빔(900)을 유도하여 제2 스크라이브 마크(902)를 형성하고, 그렇게 계속하여, 도 9에 도시된 스크라이브 마크(902)들을 형성한다.
한 실시예에서, 스크라이브 마크(902)는 길이 방향(724)에 평행한 방향으로 서로 분리되므로, 스크라이브 마크(902)는 "불연속적인"으로 지칭된다. 예를 들어, 길이 방향(724)을 따라 연속적이고 신장된 스크라이브 라인(808)과 다르게, 스크라이브 마크(902)는 길이 방향(724)을 따라 연속적이거나 신장되지 않으며, 길이 방향(724)을 따라 서로 분리된다. 다른 예에서, 스크라이브 라인(808)은 폭 방향(726)에 평행한 방향을 따라 서로 분리되며 길이 방향(724)을 따라 신장되는 데 비해, 스크라이브 마크(902)는 직각으로 교차하는 길이 및 폭 방향(724,726) 모두를 따라 서로 분리된다.
예시된 실시예에서, 스크라이브 라인(808)은 인접하는 광전지 셀(704)의 외부 에지를 정의한다는 점에서 연속적이다. 예를 들어, 스크라이브 라인(808)은, 광전지 디바이스(700)의 폭 방향(726)을 따라 서로 인접하는, 광전지 셀(704A 및 704B)과 같은 광전지 셀(704)들 사이에 배치된다. 한 실시예에서 단일 스크라이브 라인(808)이 인접하는 광전지 셀(704)을 분리한다. 반대로, 인접하는 광전지 셀(704) 사이에 복수의 스크라이브 마크(902)가 배치될 수 있다. 예를 들어, 예시된 실시예에서, 5개의 스크라이브 마크(902)가 광전지 셀(704A,704B) 사이에 배치된다. 다르게는, 복수의 스크라이브 라인(808) 및/또는 단일 스크라이브 마크(902)가 인접하는 광전지 셀(704)을 분리할 수 있다. 도 8 및 9에 도시된 스크라이브 라인(808) 및 스크라이브 마크(902)의 수는 예시적 예로서 제공되며, 본 명세서에 개시된 모든 실시예에 대해 제한하고자 하는 것이 아니다.
에너지 빔(900)은 스크라이브 마크(902)에서 및/또는 스크라이브 마크(902) 근처에서 반도체 층(716)의 결정도를 증가시킨다. 에너지 빔(900)은 반도체 층(716)의 결정질 재료의 수준, 양, 퍼센트 또는 분율을 국소적으로 증가시킬 수 있다. 예를 들어, 에너지 빔(900)은 스크라이브 마크(902) 아래의 반도체 층(716)의 비정질 반도체 재료를 다결정-, 미세- 또는 프로토-결정질 재료로 국소적으로 변환시킬 수 있다. 에너지 빔(900)은 반도체 층(716)을 가열하여 반도체 층(716)의 반도체 재료의 결정도를 증가하게 함으로써 반도체 층(716)의 결정도를 증가시킬 수 있다. 대체로 반도체 층(716)의 노출된 상부 표면(904)의 스크라이브 마크(902)에서부터 반도체 층(716)과, 하부 전극 층(714)과 같은, 반도체 층(716) 아래에 배치된 층 사이의 하부 계면(906)까지 연장된 부피에서 반도체 층(716)의 결정도를 증가시킬 수 있다.
에너지 빔(900)은 대체로 상부 표면(904)의 스크라이브 마크(902)에서부터 하부 계면(906)까지 연장된 부피에서 반도체 층(716) 내의 도펀트 확산을 유발할 수 있다. 예를 들어, 반도체 층(716)은 반도체 필름의 하나 이상의 NIP 또는 PIN 접합 또는 스택을 포함할 수 있다. 한 실시예에서, 에너지 빔(900)은 NIP 또는 PIN 접합을 가열하여 접합의 n-형 및/또는 p-형 도펀트가 접합의 진성 층 또는 필름으로 확산하도록 한다.
도 10은 한 실시예에 따른, 도 9에 도시된 선 10-10을 따르는 광전지 디바이스(700)의 단면도이다. 상술한 바와 같이, 스크라이브 라인(808) 내의 반도체 층(716)에 유도된 집속 에너지 빔(900)(도 9에 도시)은 반도체 층(716)의 결정도 및/또는 반도체 층(716) 내의 도펀트 확산을 증가시킨다. 반도체 층(716) 내의 결정도 및/또는 도펀트 확산의 증가는, 반도체 층(716)의 상부 표면(904)의 스크라이브 마크(902)에서부터 반도체 층(716)의 하부 계면(906)까지 퇴적 방향(732)을 따라 하향 연장되는 국소 영역(1000)에서 일반적으로 발생한다. 예시된 실시예에서, 국소 영역(1000) 내 및 주변의 반도체 층(716)의 증가된 열로 인해, 국소 영역(1000)은 적어도 폭 방향(726)을 따라 스크라이브 마크(902), 스크라이브 라인(808) 및 상부 분리 간격(740)보다 약간 더 넓다. 반대로, 국소 영역(1000)은 스크라이브 마크(902), 스크라이브 라인(808) 및/또는 상부 분리 간격(740)과 비교해 폭이 동일하거나 더 좁을 수 있다.
국소 영역(1000)은 국소 영역(1000)의 외부에 배치된 반도체 층(716)의 부피보다 결정질의 양, 분율 또는 퍼센트가 더 크다. 예를 들어, 국소 영역(1000)의 다결정-, 미세- 또는 프로토-결정질 재료의 양, 분율 또는 퍼센트는 국소 영역(1000)의 외부에 배치된 반도체 층(716) 부피에서의 동일한 재료의 양, 분율 또는 퍼센트보다 5%, 10%, 15%, 20%, 25%, 35%, 50% 또는 75% 이상 클 수 있다.
반도체 층(716)의 국소 영역(1000) 내의 도펀트 확산은 국소 영역(1000) 외부에 배치된 반도체 층(716) 부피 내의 도펀트 확산보다 클 수 있다. 예를 들어, 반도체 층(716)의 국소 영역(1000)의 NIP 및/또는 PIN 접합의 진성층의 n-형 및/또는 p-형 도펀트의 양은, 국소 영역(1000) 외부의 반도체 층(716) 부피에서의 NIP 및/또는 PIN 접합의 진성층의 n-형 및/또는 p-형 도펀트의 양보다 10배, 100배 또는 1000배 이상 더 클 수 있다.
국소 영역(1000)의 결정도는 다양한 방법으로 결정될 수 있다. 예를 들어, 국소 영역(1000) 외부의 반도체 층(716) 부피와 국소 영역(1000)의 시료에서의 결정질 재료에 대한 비결정질 재료의 상대 부피의 비교를 수득하기 위해 라만 분광법을 사용할 수 있다. 한 실시예에서, 국소 영역(1000) 외부에 있는 반도체 층(716)의 부피로 레이저 광을 유도하고, 동일하거나 유사한 파장의 다른 레이저 광을 국소 영역(1000)으로 유도한다. 레이저 광이 반도체 층(716) 또는 국소 영역(1000)의 결정도를 상당히 증가시키지 않도록, 레이저 광은 집속 에너지 빔(806,900)(도 8 및 9에 도시)보다 작은 에너지를 가질 수 있다.
국소 영역(1000) 외부 및 국소 영역(1000) 내부의 부피의 화학적 함량 및 결정 구조를 기반으로, 단색 레이저 광을 산란시킬 수 있다. 레이저 광이 산란됨에 따라, 레이저 광의 주파수(및 파장)가 변화한다. 예를 들어, 산란 광의 주파수가 이동(shift)할 수 있다. 산란 광의 주파수를 측정하고 분석한다. 산란 광의 주파수의 이동(shift) 및/또는 강도를 기반으로, 국소 영역(1000) 외부 및 국소 영역(1000) 내부의 반도체 층(716)의 비정질 및 결정질 재료의 상대 부피를 결정할 수 있다. 이들 비정질 및 결정질 재료의 상대 부피를 기반으로, 반도체 층(716) 및 국소 영역(1000)의 결정질 분율 또는 퍼센트를 측정할 수 있다.
다른 예에서, 반도체 층(716) 및 국소 영역(1000)의 결정질 분율을 결정하기 위해 국소 영역(1000) 시료 및 국소 영역(1000) 외부의 반도체 층(716) 시료에 대한 하나 이상의 TEM 이미지를 수득할 수 있다. 예를 들어, 검사할 반도체 층(716) 및 국소 영역(1000)의 하나 이상의 슬라이스를 수득할 수 있고 시료의 TEM 이미지를 수득할 수 있다. 결정질 재료를 나타내는 각 TEM 이미지에서의 표면적의 퍼센트를 각 TEM 이미지에 대해 측정한다. 이어서 TEM 이미지들에서의 결정질 재료의 퍼센트를 평균내어 반도체 층(716) 및 국소 영역(1000)에서의 결정질 분율 또는 퍼센트를 결정할 수 있다.
반도체 층(716)의 국소 영역(1000) 내의 증가된 결정도 및/또는 도펀트 확산은 반도체 층(716)에 내장 바이패스 다이오드(1002)를 형성한다. 도 10에서 반도체 층(716)의 국소 영역(1000) 중 하나에서 바이패스 다이오드(1002)를 개략적으로 도시한다. 바이패스 다이오드(1002)는 인접하는 광전지 셀(704)의 상부 및 하부 전극 층(718, 714) 사이에 연장되어 이들과 전기적으로 연결된다.
인접하는 광전지 셀(704) 사이에 내장 바이패스 다이오드(1002)가 없으면, 조광된 광전지 셀(704)들 사이에 배치되어 이들과 직렬로 전기적 연결된 차광 광전지 셀(704)은 조광 셀(704)들에 의해 발생된 전위에 의해 역바이어스될 수 있다. 예를 들어, 도 10에서, 개략적으로 예시된 바이패스 다이오드(1002)가 광전지 셀(704B)에 배치되어 있다. 바이패스 다이오드(1002)는 광전지 셀(704B)의 하부 전극 층(714)과 상부 전극 층(718) 사이에 연장되어 이들과 연결된다. 바이패스 다이오드(1002)는 광전지 셀(704B)이 역바이어스될 때 광전지 셀(704B)을 우회하기 위해 전류가 흐르는 경로를 제공한다. 예를 들어, 바이패스 다이오드(1002)는, 광전지 셀(704B)의 반도체 층(716)을 통하여 연장되지 않는, 인접 광전지 셀(704A)로부터 다른 인접 광전지 셀(704C)까지 전류가 흐르는 경로를 제공한다.
구동시, 광전지 셀(704B)이 차광되는 동안 광전지 셀(704A,704C)이 조광되면, 광전지 셀(704B)에 걸쳐 역바이어스가 전개될 수 있다. 예를 들어, 광전지 셀(704B)의 하부 전극 층(714)은 광전지 셀(704A)의 상부 전극 층(718)과 전기적으로 연결되고, 광전지 셀(704B)의 상부 전극 층(718)은 광전지 셀(704C)의 하부 전극 층(714)과 전기적으로 연결된다. 그 결과, 광전지 셀(704A,704C)에서 발생된 전류가 광전지 셀(704B)의 상부 및 하부 전극 층(718,714) 사이에서 역바이어스 전압을 생성한다. 바이패스 다이오드(1002)는 항복 전압을 가지며, 이 항복 전압은 바이패스 다이오드(1002)에 걸친 역바이어스가 항복 전압을 초과할 때, 바이패스 다이오드(1002)가 도전성이 되어 역바이어스가 바이패스 다이오드(1002)를 통하여 흐르도록 하는 것이다. 바이패스 다이오드(1002)는 국소 영역(1000) 외부에 배치된 반도체 층(716)의 부피보다 더 낮은 역바이어스 전압에서 국소 영역(1000)을 통해 전류가 흐르도록 한다. 예를 들어, 국소 영역(1000)의 증가된 결정도 및/또는 도펀트 상호 확산은, 광전지 셀(704) 내의 국소 영역(1000) 외부의 반도체 층(716)보다 역바이어스 하에서 더 낮은 전기 저항 특성을 갖는 경로를 제공한다.
한 예에서, 바이패스 다이오드(1002)에 걸친 역바이어스가 바이패스 다이오드(1002)의 항복 전압을 초과하면, 광전지 셀(704B) 내의 하부 전극 층(714)에서 상부 전극 층(716)으로(또는 그 반대로) 바이패스 다이오드(1002)를 통해 전류가 흐를 수 있다. 그 결과, 광전지 셀(704B)은, 조광된 광전지 셀(704A,704C)에 의해 유발된 역바이어스가 광전지 셀(704B)의 반도체 층(716)을 우회하여 광전지 셀(704B)의 상부 및 하부 전극 층(718,714) 사이에 흐르도록 한다. 그에 따라 광전지 셀(704B)이 역바이어스에 의해 소각되거나 달리 손상되는 것을 방지할 수 있다. 또한, 차광 광전지 셀은 광전지 디바이스에서 발생한 전류가 디바이스로부터 추출되는 것을 차단할 수 있으므로, 하나 이상의 광전지 셀(704)이 차광되는 동안 다른 광전지 셀(704)은 조광되는 경우, 바이패스 다이오드(1002)는 광전지 디바이스(700)가 계속해서 전류를 발생시켜 외부 부하(702)(도 7에 도시)를 작동시키도록 할 수 있다.
개별 광전지 셀(704)의 차광 전후의 광전지 디바이스(700)의 전기 출력을 비교함으로써 바이패스 다이오드(1002) 및/또는 국소 영역(1000)의 존재 여부를 결정할 수 있다. 예를 들어, 광전지 디바이스(700)를 조광할 수 있고 광전지 디바이스(700)에 의해 발생된 전류를 측정한다("차광전 전류"로 지칭됨). 이어서, 하나 이상의 광전지 셀(704)을 광으로부터 차광하는 동안 나머지 광전지 셀(704)을 조광할 수 있다. 이어서 리드(706,708)(도 7에 도시)를 서로 전기적으로 연결함으로써 광전지 디바이스(700)를 단락시킬 수 있다. 이어서, 1시간과 같은 미리 정해진 시간 동안 광전지 디바이스(700)를 광에 노출시킨다. 이전에 차광된 광전지 셀(704)을 다른 이전에 조광된 광전지 셀(704)과 함께, 조광하여 광전지 디바이스(700)에 의해 발생된 전류를 다시 측정한다("차광후 전류"로서 지칭). 차광전 및 차광후 전류가 100 mV와 같은 서로에 대한 미리 정해진 역치 이내라면, 광전지 디바이스(700)는 하나 이상의 내장 바이패스 다이오드(1002) 및/또는 국소 영역(1000)을 포함할 수 있다. 반대로, 차광전 및 차광후 전류가 서로에 대한 미리 정해진 역치 이내가 아니라면, 광전지 디바이스(700)는 바이패스 다이오드(1002) 및/또는 국소 영역(1000)을 포함하지 않을 수 있다. 다르게는, 미리 정해진 역치는 10 mV, 1000 mV 등과 같은 상이한 양일 수 있다. 다른 실시예에서, 차광후 전류가 차광전 전류보다 약 200 내지 1500 mV 더 낮다면, 광전지 디바이스(700)는 바이패스 다이오드(1002) 및/또는 국소 영역(1000)을 포함하지 않을 수 있다.
하나 이상의 광전지 셀(704)에서 바이패스 다이오드(1002)의 존재 여부는 광전지 셀(704)을 전기적으로 탐색함으로써 결정될 수 있다. 광전지 셀(704)이 조광되지 않고 역바이어스될 때 광전지 셀(704)이 가역적이고 비-영구적인 다이오드 항복 현상을 나타내면, 광전지 셀(704)은 바이패스 다이오드(1002)를 포함할 수 있다. 예를 들어, 광전지 셀(704)을 조광하지 않고 광전지 셀(704)의 상부 및 하부 전극 층(718,714)에 걸쳐 약 -5 내지 -8 V의 역바이어스가 인가될 때 광전지 셀(704)이 약 10 mA/cm2 보다 큰 누설 전류를 나타내면, 광전지 셀(704)은 바이패스 다이오드(1002) 및/또는 국소 영역(1000)을 포함할 수 있다.
다른 실시예에서, 반도체 층(716)의 국소 영역(1000)은 스크라이브 라인(808)을 형성하기 위해서도 사용되는 집속 에너지 빔(806)(도 8에 도시)에 의해 형성될 수 있다. 예를 들어, 인접 광전지 셀(704) 사이의 상부 전극 층(718)에 스크라이브 라인(808)을 절단하는 집속 에너지 빔(806)은, 광전지 디바이스(700)를 향해 레이저 광의 펄스를 방출하여 스크라이브 라인(808)을 제공하는 피코초(picosecond) 레이저일 수 있다. 피코초 레이저 펄스는 반도체 층(716)의 부피를 충분히 가열하여 국소 영역(1000)을 형성할 수 있다. 국소 영역(1000)은 스크라이브 라인(808) 아래 및 반도체 층(716)의 상부 표면(904)과 계면(906) 사이에 배치된 반도체 층(716)의 부피를 포함할 수 있다. 불연속적인 국소 영역(1000)이 되는 대신에, 에너지 빔(806)에 의해 형성된 국소 영역(1000)은 스크라이브 라인(808)과 유사하게 연속적이고/연속적이거나 신장될 수 있다. 에너지 빔(900)(도 9에 도시)과 같은 추가의 집속 에너지 빔을 반도체 층(716)에 유도하여 국소 영역(1000) 내의 결정도 및/또는 도펀트 상호확산을 추가로 증가시킬 수 있다.
도 11은 한 실시예에 따라, 반도체 층(716)(도 7에 도시)을 초기 집속 에너지 빔(806)(도 8에 도시)에 노출시킨 후 형성된 바이패스 다이오드(1002)(도 10에 도시)의 I-V 곡선(1100)을 예시한다. I-V 곡선(1100)은 바이패스 다이오드(1002)에 걸쳐 인가된 전압 또는 바이어스를 나타내는 가로축(1102) 및 바이패스 다이오드(1002)를 통해 흐르는 전류를 나타내는 세로축(1104)과 함께 도시되어 있다. I-V 곡선(1100)은 바이패스 다이오드(1002)를 통과하는 전류(I)와 바이패스 다이오드(1002)에 걸쳐 인가된 각종 전압 또는 바이어스(V) 간의 관계를 나타낸다.
한 실시예에서, I-V 곡선(1100)은, 반도체 층(716)(도 7에 도시)이 초기 집속 에너지 빔(806)(도 8에 도시)에 노출된 후 그러나 반도체 층(716)을 후속 집속 에너지 빔(900)(도 9에 도시)에 노출시키기 전에 바이패스 다이오드(1002)(도 10에 도시)를 통해 흐르는 전류(I)와 인접 광전지 셀(704)(도 7에 도시)에 의해 바이패스 다이오드(1002)에 걸쳐 인가된 역바이어스(V) 간의 관계를 나타낸다. 도 11에 도시된 바와 같이, I-V 곡선(1100)은 바이패스 다이오드(1002)의 역방향 항복 전압을 나타내지 않는다. 예를 들어, 바이패스 다이오드(1002)에 걸쳐 인가된 역바이어스가 점점 더 음(negative)이 되어감에 따라, I-V 곡선(1100)은 일반적으로 더 평탄해지고 가로축(1102)과 평행한 관계에 접근한다. 바이패스 다이오드(1002)는 비교적 큰 역바이어스(V)에서 항복 전압을 가질 수 있지만, 광전지 셀(716) 내의 바이패스 다이오드(1002) 및/또는 반도체 층(716)은 바이패스 다이오드(1002)가 항복 전압에 도달하기 전에 소각될 수 있다. 예를 들어, 바이패스 다이오드(1002)에 걸친 역바이어스가 지나치게 커서, 이는 항복 전압이 도달되기 전에 바이패스 다이오드(1002)가 가열되어 소각되게 할 수 있다. 국소 영역(1000)(도 10에 도시)의 결정도 및/또는 도펀트 상호확산이 지나치게 낮을 수 있으므로, 바이패스 다이오드(1002)는 항복 전압이 비교적 크거나 항복 전압이 없을 수 있다. 그 결과, 초기 집속 에너지 빔(900)에 의해 형성된 바이패스 다이오드(1002)는, 바이패스 다이오드(1002)에 비교적 큰 역바이어스가 인가될 때 전류가 바이패스 다이오드(1002)를 통해 흘러서 반도체 층(716)을 우회하게 하지 못할 수 있다.
도 12는 한 실시예에 따라 반도체 층(716)(도 7에 도시)을 초기 및 후속 집속 에너지 빔(806,900)(도 8 및 9에 도시)에 노출시킨 후에 형성된 바이패스 다이오드(1002)(도 10에 도시)의 I-V 곡선(1200)을 예시한다. I-V 곡선(1100)(도 11에 도시)과 유사하게, I-V 곡선(1200)은 바이패스 다이오드(1002)에 걸쳐 인가된 전압 또는 바이어스를 나타내는 가로축(1202) 및 바이패스 다이오드(1002)를 통해 흐르는 전류를 나타내는 세로축(1204)과 함께 도시되어 있다.
한 실시예에서, I-V 곡선(1200)은, 반도체 층(716)(도 7에 도시)이 초기 및 후속 집속 에너지 빔(806,900)(도 8 및 9에 도시)에 노출된 후에, 바이패스 다이오드(1002)(도 10에 도시)를 통해 흐르는 전류(I)와 인접 광전지 셀(704)(도 7에 도시)에 의해 바이패스 다이오드(1002)에 걸쳐 인가된 역바이어스(V) 간의 관계를 나타낸다. 도 12에 도시된 바와 같이, I-V 곡선(1200)은 역방향 항복 전압(1206)을 갖는다. 역방향 항복 전압(1206)은 I-V 곡선(1200)이 좀 더 수직이 될 때 바이패스 다이오드(1002)에 걸쳐 인가된 역바이어스를 나타낸다. 예를 들어, 바이패스 다이오드(1002)를 통해 흐르는 전류(I)는 비교적 적게 증가한 역바이어스(V)에 대해 비교적 많은 양이 증가한다. 바이패스 다이오드(1002)에 걸친 역바이어스(V)가 좀 더 음이 될 때 바이패스 다이오드(1002)를 통해 흐를 수 있는 전류(I)는 상당히 증가할 수 있고 바이패스 다이오드(1002)를 포함하는 광전지 셀(704)의 반도체 층(716)을 우회할 수 있다. 반도체 층(716)을 초기 및 후속 에너지 빔(806,900)에 노출시킨 후, 바이패스 다이오드(1002)는, 더 작은 역바이어스가 바이패스 다이오드(1002)에 인가될 때 전류가 바이패스 다이오드(1002)를 통해 흘러 반도체 층(716)을 우회하도록 하는 더 작은 항복 전압(1206)을 가질 수 있다. 예를 들어, 바이패스 다이오드(1002)를 포함하는 국소 영역(1000)은 국소 영역(1000)의 외부에 배치된 반도체 층(716)의 부피보다 더 작은 항복 전압(1206)을 가질 수 있다.
도 13은 한 실시예에 따른 광전지 디바이스의 제조 공정(1300)의 플로우차트이다. 공정(1300)을 이용하여 하나 이상의 광전지 디바이스(100,500 또는 700)(도 1, 5 및 7에 도시)을 제공할 수 있다.
단계 1302에서, 기판이 제공된다. 예를 들어, 기판(102)(도 1에 도시), 기판(512)(도 5에 도시), 및/또는 기판(712)(도 7에 도시)과 같은 기판이 제공될 수 있다.
단계 1304에서, 템플릿 층이 기판 위에 퇴적된다. 예를 들어, 템플릿 층(134)(도 1에 도시)을 기판(102,512,712)(도 1, 5 및 7에 도시) 상에 퇴적할 수 있다. 다르게는, 템플릿 층이 제공되지 않는다.
단계 1306에서, 하부 전극 층이 템플릿 층 또는 기판 위에 퇴적된다. 예를 들어, 하부 전극 층(132, 514 또는 714)(도 1, 5 및 7에 도시)을 템플릿 층(134)(도 1에 도시) 상에 직접 퇴적하거나, 기판(102, 512 또는 712)(도 1, 5 및 7에 도시) 상에 직접 퇴적하거나, 템플릿 층(134) 또는 기판(102,512,712) 상에 퇴적된 일부 다른 층 또는 필름 상에 퇴적할 수 있다.
단계 1308에서, 하부 전극 층의 일부가 제거된다. 예를 들어, 스크라이브 라인(808)(도 8에 도시)과 같은 스크라이브 라인이 하부 전극 층(132, 514 또는 714)(도 1, 5 및 7에 도시)에 절단될 수 있다. 스크라이브 라인은 하부 전극 층(132,514,714)을 개별 부분들로 분리하고, 각 부분은 상이한 광전지 셀(100,504,704)(도 1, 5 및 7에 도시)에 배치된다. 한 실시예에서, 에너지원(802)(도 8에 도시)으로부터의 에너지 빔(806)(도 8에 도시)과 같은, 집속 에너지 빔에 하부 전극 층(132,512,714)을 노출시킴으로써, 하부 전극 층(132,514,714)의 일부가 제거된다. 다르게는, 화학 식각과 같은 다른 공정을 이용하여 부분들을 제거할 수 있다.
단계 1310에서, 반도체 층이 하부 전극 층 위에 퇴적된다. 예를 들어, 하나 이상의 반도체 층 또는 필름을 하부 전극 층(132,514,714)(도 1, 5 및 7에 도시) 위에 퇴적하여 반도체 층 스택(108 또는 516)(도 1 및 5에 도시)을 형성할 수 있거나 반도체 층(716)(도 7에 도시)을 형성할 수 있다. 상술한 바와 같이, 하부 전극 층(132,514,714) 위에 퇴적된 반도체 층은, 상술한 탠덤 배열에서와 같이, 서로의 위에 또는 상부에 적층된 하나 이상의 NIP 또는 PIN 접합을 포함할 수 있다.
단계 1312에서, 반도체 층의 일부가 제거된다. 예를 들어, 스크라이브 라인(808)(도 8에 도시)과 같은 스크라이브 라인이 반도체 층 스택(108 또는 516)(도 1 및 5에 도시) 또는 반도체 층(716)(도 7에 도시)에 절단할 수 있다. 스크라이브 라인은 반도체 층 스택(108,516) 또는 반도체 층(716)을 개별 부분들로 분리하고, 각 부분은 상이한 광전지 셀(100,504,704)(도 1, 5 및 7에 도시)에 배치된다. 한 실시예에서, 반도체 층 스택(108,516) 또는 반도체 층(716)을 에너지원(802)(도 8에 도시)으로부터의 에너지 빔(806)(도 8에 도시)과 같은 집속 에너지 빔에 노출시킴으로써 반도체 층 스택(108,516) 또는 반도체 층(716)의 일부를 제거한다. 다르게는, 부분들은 화학 식각과 같은 다른 공정을 이용하여 제거될 수 있다.
단계 1314에서, 상부 전극 층이 반도체 층 위에 퇴적된다. 예를 들어, 상부 전극 층(130, 518 또는 718)(도 1, 5 및 7에 도시)을 단계 1312에서 퇴적되었던 반도체 층 위에 퇴적할 수 있다.
단계 1316에서, 상부 전극 층의 일부가 제거된다. 예를 들어, 스크라이브 라인(808)(도 8에 도시)과 같은 스크라이브 라인이 상부 전극 층(130, 518 또는 718)(도 1, 5 및 7에 도시)에 절단될 수 있다. 스크라이브 라인은 상부 전극 층(130, 518 또는 718)을 개별 부분들로 분리하고, 각 부분들은 상이한 광전지 셀(100,504,704)(도 1, 5 및 7에 도시)에 배치된다. 한 실시예에서, 상부 전극 층(130, 518 또는 718)을 에너지원(802)(도 8에 도시)으로부터의 에너지 빔(806)(도 8에 도시)과 같은 집속 에너지 빔에 노출시킴으로써 상부 전극 층(130, 518 또는 718)의 일부를 제거한다. 다르게는, 부분들은 화학 식각과 같은 다른 공정을 이용하여 제거될 수 있다.
단계 1318에서, 단계 1310에서 퇴적된 반도체 층 내의 결정도 및/또는 도펀트 상호확산을 증가시킨다. 결정도 및/또는 도펀트 상호확산은, 반도체 층 스택(108 또는 516)(도 1 및 5에 도시) 또는 반도체 층(716)(도 7에 도시)의 국소 영역(1000)(도 10에 도시)과 같은 불연속적인 영역에서 증가될 수 있다. 한 실시예에서, 반도체 층 스택(108 또는 516) 또는 반도체 층(716)의 결정도 및/또는 도펀트 상호확산은 바이패스 다이오드(1002)(도 10에 도시)와 같은 내장 바이패스 다이오드를 형성한다.
단계 1320에서, 도전성 리드가 광전지 디바이스의 최외곽 광전지 셀에 전기적으로 결합된다. 예를 들어, 리드(506,508) 및/또는 리드(706,708)(도 5 및 7에 도시)는 광전지 디바이스(500 또는 700)(도 5 및 7에 도시)의 측면(728,730)(도 7에 도시)을 따라 최외곽 광전지 셀(504,704)(도 5 및 7에 도시)과 전기적으로 연결될 수 있다. 리드(506,508) 중 하나 또는 리드(706,708) 중 하나는 최외곽 광전지 셀(504,704) 중 하나의 상부 전극 층(518,718)(도 5 및 7에 도시)과 결합될 수 있는 한편, 리드(506,508) 중 다른 하나 또는 리드(706,708) 중 다른 하나는 하부 전극 층(514,714)(도 5 및 7에 도시)에 결합된다.
단계 1322에서, 접착층이 상부 전극 층 위에 퇴적된다. 예를 들어, 접착층(136, 520 또는 720)(도 1, 5 및 7에 도시)이 상부 전극 층(130, 514 또는 714)(도 1, 5 및 7에 도시) 위에 퇴적될 수 있다.
단계 1324에서, 커버 층이 접착층에 부착된다. 예를 들어, 커버 층(104, 522 또는 722)(도 1, 5 및 7에 도시)이 접착층(136, 520 또는 720)(도 1, 5 및 7에 도시)에 결합될 수 있다. 커버 층은 입사광이 광전지 디바이스(100,500,700)(도 1, 5 및 7에 도시)에 들어가게 하도록 광 투과성일 수 있다.
단계 1326에서, 정션 박스를 디바이스에 장착한다. 예를 들어, 광전지 디바이스(100,500,700)(도 1, 5 및 7에 도시)로부터의 전위 및/또는 전류를 전달하도록 구성된 정션 박스를 광전지 디바이스(100,500,700)에 결합하고 리드(506, 508 및/또는 706, 708)(도 5 및 7에 도시)와 전기적으로 연결할 수 있다. 정션 박스는 광전지 디바이스(100,500,700)에 의해 발생된 전류를 외부 부하(542,702)(도 5 및 7에 도시)로 유도하는 커넥터 또는 케이블을 수용하거나 그와 결합(mate)하도록 구성될 수 있다.
한 실시예에서, 광전지 디바이스는: 기판; 기판 위에 배치된 하부 및 상부 전극 층; 및 하부 및 상부 전극 층 사이에 배치된 반도체 층 - 반도체 층은 입사광을 흡수하여 반도체 층으로부터의 전자를 여기시킴 - 을 포함하며, 상기에서 반도체 층은 하부 및 상부 전극 층 사이에 연장되고 이들과 연결되는 내장 바이패스 다이오드를 포함하며, 바이패스 다이오드는 하부 및 상부 전극 층에 걸쳐 역바이어스가 인가될 때 전류가 바이패스 다이오드를 통해 흐르도록 한다.
다른 양태에서, 바이패스 다이오드는 반도체 층의 상부 표면으로부터 반도체 층의 대향 계면까지 연장된다.
다른 양태에서, 바이패스 다이오드는 상부 및 하부 전극 층 사이의 반도체 층 내에 배치된다.
다른 양태에서, 바이패스 다이오드를 포함하는 반도체 층의 국소 영역은 국소 영역 외부의 반도체 층의 부피보다 큰 결정도를 갖는다.
다른 양태에서, 바이패스 다이오드는 반도체 층의 다른 부피보다 작은 항복 전압을 갖는다.
다른 양태에서, 바이패스 다이오드는 반도체 층을 통해 하부 전극 층으로부터 스크라이브 라인까지 연장되고, 스크라이브 라인은 반도체 층으로 광이 수신되는 방향을 따라 반도체 층 위에 배치되고 상부 전극 층을 부분들로 분리한다.
다른 양태에서, 바이패스 다이오드는 전류가 반도체 층을 통하는 대신 바이패스 다이오드를 통해 흐르도록 한다.
다른 실시예에서, 광전지 디바이스를 제조하는 방법은: 기판 위에 하부 전극 층을 퇴적하고, 하부 전극 층 위에 반도체 층을 퇴적하고, 반도체 층 위에 상부 전극 층을 퇴적하는 단계 - 반도체 층은 입사광을 흡수하여 반도체 층으로부터의 전자를 여기시키도록 구성됨 -; 및 내장 바이패스 다이오드가 형성되도록 하부 전극 층과 상부 전극 층 사이의 반도체 층의 결정도 또는 도펀트 확산 중 적어도 하나를 증가시키는 단계 - 바이패스 다이오드는 하부 전극 층과 상부 전극 층에 걸쳐 역바이어스가 인가될 때 전류가 바이패스 다이오드를 통해 흐르게 하도록 구성됨 - 를 포함한다.
다른 양태에서, 증가시키는 단계는 반도체 층을 집속 에너지 빔에 노출시키는 단계를 포함한다.
다른 양태에서, 증가시키는 단계는 상부 전극 층을 개별 부분들로 또한 분리하는 집속 에너지 빔에 반도체 층을 노출시키는 단계를 포함한다.
다른 양태에서, 증가시키는 단계는 상부 전극 층에 스크라이브 라인을 형성하는 단계 및 스크라이브 라인 내의 반도체 층으로 집속 에너지 빔을 유도하는 단계를 포함한다.
다른 양태에서, 스크라이브 라인은 상부 전극 층을 부분들로 분리하는 신장된 라인으로서 형성되고, 집속 에너지 빔은 서로 이격된 반도체 층 상의 개별 스크라이브 마크들에 유도된다.
다른 양태에서, 증가시키는 단계는 반도체 층을 복수의 레이저 광에 노출시키는 단계를 포함한다.
다른 양태에서, 증가시키는 단계는, 반도체 층의 국소 영역의 결정도 또는 도펀트 확산중 적어도 하나를 증가시키는 초기 집속 에너지 빔에 반도체 층을 노출시키는 단계 및 국소 영역의 결정도 또는 도펀트 확산중 적어도 하나를 추가로 증가시키는 후속 집속 에너지 빔에 반도체 층을 노출시키는 단계를 포함한다.
다른 양태에서, 증가시키는 단계는, 반도체 층을 제1 집속 에너지 빔에 노출시켜 반도체 층에 바이패스 다이오드를 형성하는 단계 및 반도체 층을 제2 집속 에너지 빔에 노출시켜 바이패스 다이오드의 역방향 항복 전압을 감소시키는 단계를 포함한다.
다른 실시예에서, 광전지 디바이스는: 기판; 및 광전지 셀에 의해 입사광이 수신되는 방향으로 기판 위에 배치된 복수의 전기적으로 연결된 광전지 셀을 포함하고, 광전지 셀은 광전지 셀에 의해 수신되는 광을 기반으로 전류를 발생시키고, 각 광전지 셀은: 기판 위에 배치된 하부 및 상부 전극 층; 및 하부 및 상부 전극 층 사이에 배치된 반도체 층 - 반도체 층은 광을 흡수하여 반도체 층으로부터의 전자를 여기시킴 - 을 포함하고, 상기에서 적어도 하나의 광전지 셀의 반도체 층은 적어도 하나의 광전지 셀의 하부 전극 층과 상부 전극 층 사이에 연장되고 이들과 연결된 내장 바이패스 다이오드를 포함하고, 바이패스 다이오드는 적어도 하나의 광전지 셀이 역바이어스될 때 전류가 바이패스 다이오드를 통해 인접한 광전지 셀들 사이를 흐르도록 한다.
다른 양태에서, 바이패스 다이오드는 상부 전극 층과 하부 전극 층 사이의 적어도 하나의 광전지 셀의 반도체 층 내에 배치된다.
다른 양태에서, 바이패스 다이오드를 포함하는 적어도 하나의 광전지 셀의 반도체 층의 국소 영역은 국소 영역 외부의 반도체 층의 부피보다 더 큰 결정도를 갖는다.
다른 양태에서, 광전지 셀의 상부 전극 층은 스크라이브 라인에 의해 분리되며, 바이패스 다이오드는 스크라이브 라인에서부터 적어도 하나의 광전지 셀의 반도체 층의 하부 전극 층까지 연장된다.
다른 양태에서, 바이패스 다이오드는, 전류가 적어도 하나의 광전지 셀의 반도체 층을 통하는 대신 바이패스 다이오드를 통해 흐르도록 한다.
상기 설명은 예시적인 것을 의도하며 제한적이지 않음이 이해될 것이다. 예를 들어, 상술한 실시예(및/또는 그의 양태들)는 서로 조합하여 사용될 수 있다. 또한, 본 발명의 범위를 벗어남이 없이 특정한 상태 또는 재료를 본 명세서에 설명된 주제의 교시내용에 맞춰 조정한 다수의 변형이 이루어질 수 있다. 본 명세서에 설명된 치수, 재료의 종류, 각종 구성요소들의 방향, 및 각종 구성요소들의 수 및 위치는 특정 실시예의 변수를 정의하고자 의도되는 것이며, 결코 제한하고자 하는 것이 아니고 단지 예시적인 실시예이다. 특허청구범위의 사상 및 범위 이내의 다수의 다른 실시예 및 변형은 상기 설명을 검토한 당업자에게 명백할 것이다. 따라서, 본 명세서에 개시된 주제의 범위는, 특허청구범위가 미치는 모든 범위의 균등물과 함께, 첨부된 특허청구범위를 참조로 결정되어야 한다. 첨부된 특허청구범위에서, 용어 "포함하는(including)" 및 "~에서(in which)"는 각각의 용어 "구비하는(comprising)" 및 "~하는 바의(wherein)"와 균등한 평이한 용어로서 사용된다. 또한, 하기 특허청구범위에서, 용어 "제1", "제2" 및 "제3" 등은 단순한 식별로서 사용되며, 그 대상에 수적인 요건을 부여하기 위해 의도된 것은 아니다. 또한, 후속하는 특허청구범위의 한정은 기능식 청구항(means-plus-function) 형태로 기재되지 않으며, 특허청구범위 한정이 "~하기 위한 수단"이라는 어구 다음에 추가의 구조가 결여된 기능의 서술을 명시적으로 사용하지 않는 한 그리고 명시적으로 사용할 때까지는 35 U.S.C.§112, 6절에 기초하여 해석되도록 의도되지 않는다.

Claims (20)

  1. 광전지 디바이스로서,
    기판;
    상기 기판 위에 배치된 하부 전극 층 및 상부 전극 층; 및
    상기 하부 전극 층과 상기 상부 전극 층 사이에 배치된 반도체 층 - 상기 반도체 층은 입사광을 흡수하여 상기 반도체 층으로부터의 전자를 여기시킴 -
    을 포함하고, 상기 반도체 층은, 상기 하부 전극 층과 상기 상부 전극 층 사이에 연장되고 상기 하부 전극 층 및 상기 상부 전극 층과 연결된 내장 바이패스 다이오드(built-in bypass diode)를 포함하고, 상기 바이패스 다이오드는 상기 하부 전극 층과 상기 상부 전극 층에 걸쳐 역바이어스가 인가될 때 상기 바이패스 다이오드를 통해 전류가 흐르도록 하는 것인 광전지 디바이스.
  2. 제1항에 있어서, 상기 바이패스 다이오드는 상기 반도체 층의 상부 표면에서부터 상기 반도체 층의 대향 계면까지 연장되는 것인 광전지 디바이스.
  3. 제1항에 있어서, 상기 바이패스 다이오드는 상기 상부 전극 층과 상기 하부 전극 층 사이의 상기 반도체 층 내에 배치되는 것인 광전지 디바이스.
  4. 제1항에 있어서, 상기 바이패스 다이오드를 포함하는 상기 반도체 층의 국소 영역은 상기 국소 영역의 외부에 있는 상기 반도체 층의 부피보다 큰 결정도를 갖는 것인 광전지 디바이스.
  5. 제1항에 있어서, 상기 바이패스 다이오드는 상기 반도체 층의 다른 부피보다 작은 항복 전압을 갖는 것인 광전지 디바이스.
  6. 제1항에 있어서, 상기 바이패스 다이오드는 상기 반도체 층을 통해 상기 하부 전극 층에서부터 스크라이브 라인까지 연장되고, 상기 스크라이브 라인은 상기 반도체 층으로 광이 수신되는 방향을 따라 상기 반도체 층 위에 배치되고 상기 상부 전극 층을 부분들로 분리하는 것인 광전지 디바이스.
  7. 제1항에 있어서, 상기 바이패스 다이오드는 전류가 상기 반도체 층을 통하는 대신에 상기 바이패스 다이오드를 통해 흐르도록 하는 것인 광전지 디바이스.
  8. 광전지 디바이스의 제조 방법으로서,
    기판 위에 하부 전극 층을 퇴적하고, 상기 하부 전극 층 위에 반도체 층을 퇴적하고, 상기 반도체 층 위에 상부 전극 층을 퇴적하는 단계 - 상기 반도체 층은 입사광을 흡수하여 상기 반도체 층으로부터의 전자를 여기시키도록 구성됨 -; 및
    내장 바이패스 다이오드가 형성되도록 상기 하부 전극 층과 상기 상부 전극 층 사이의 상기 반도체 층의 결정도 또는 도펀트 확산 중 적어도 하나를 증가시키는 단계 - 상기 바이패스 다이오드는 상기 하부 전극 층과 상기 상부 전극 층에 걸쳐 역바이어스가 인가될 때 상기 바이패스 다이오드를 통하여 전류가 흐르게 하도록 구성됨 -
    를 포함하는 광전지 디바이스의 제조 방법.
  9. 제8항에 있어서, 상기 증가시키는 단계는 상기 반도체 층을 집속 에너지 빔에 노출시키는 단계를 포함하는 것인 광전지 디바이스의 제조 방법.
  10. 제8항에 있어서, 상기 증가시키는 단계는 상기 상부 전극 층을 개별 부분들로 또한 분리하는 집속 에너지 빔에 상기 반도체 층을 노출시키는 단계를 포함하는 것인 광전지 디바이스의 제조 방법.
  11. 제8항에 있어서, 상기 증가시키는 단계는 상기 상부 전극 층에 스크라이브 라인을 형성하는 단계 및 상기 스크라이브 라인 내의 상기 반도체 층으로 집속 에너지 빔을 유도하는 단계를 포함하는 것인 광전지 디바이스의 제조 방법.
  12. 제11항에 있어서, 상기 스크라이브 라인은 상기 상부 전극 층을 부분들로 분리하는 신장된 라인으로서 형성되고, 상기 집속 에너지 빔은 서로 이격된 상기 반도체 층 상의 개별 스크라이브 마크들에 유도되는 것인 광전지 디바이스의 제조 방법.
  13. 제8항에 있어서, 상기 증가시키는 단계는 상기 반도체 층을 복수의 레이저 광에 노출시키는 단계를 포함하는 것인 광전지 디바이스의 제조 방법.
  14. 제8항에 있어서, 상기 증가시키는 단계는 상기 반도체 층의 국소 영역의 결정도 또는 도펀트 확산 중 적어도 하나를 증가시키는 초기 집속 에너지 빔에 상기 반도체 층을 노출시키는 단계 및 상기 국소 영역의 결정도 또는 도펀트 확산 중 적어도 하나를 추가로 증가시키는 후속 집속 에너지 빔에 상기 반도체 층을 노출시키는 단계를 포함하는 것인 광전지 디바이스의 제조 방법.
  15. 제8항에 있어서, 상기 증가시키는 단계는 상기 반도체 층을 제1 에너지 집속빔에 노출시켜 상기 반도체 층에 상기 바이패스 다이오드를 형성하는 단계 및 상기 반도체 층을 제2 집속 에너지 빔에 노출시켜 상기 바이패스 다이오드의 역방향 항복 전압을 감소시키는 단계를 포함하는 것인 광전지 디바이스의 제조 방법.
  16. 광전지 디바이스로서,
    기판; 및
    상기 기판 위에 배치된 복수의 전기적 연결된 광전지 셀 - 상기 광전지 셀들은 상기 광전지 셀에 의해 입사광이 수신되는 방향으로 상기 기판 위에 배치되고, 상기 광전지 셀들은 상기 광전지 셀들에 의해 수신되는 광을 기반으로 전류를 발생시킴 - 을 포함하고,
    상기 광전지 셀들 각각은:
    상기 기판 위에 배치된 하부 전극 층 및 상부 전극 층; 및
    상기 하부 전극 층과 상기 상부 전극 층 사이에 배치된 반도체 층 - 상기 반도체 층은 상기 광을 흡수하여 상기 반도체 층으로부터의 전자를 여기시킴 - 을 포함하고,
    상기 광전지 셀들 중 적어도 하나의 광전지 셀의 상기 반도체 층은 상기 적어도 하나의 광전지 셀의 상기 하부 전극 층과 상기 상부 전극 층 사이에 연장되고 상기 하부 전극 층 및 상기 상부 전극 층과 연결된 내장 바이패스 다이오드를 포함하며, 상기 바이패스 다이오드는 상기 적어도 하나의 광전지 셀이 역바이어스될 때 상기 광전지 셀들 중 인접하는 광전지 셀들 사이에 상기 바이패스 다이오드를 통해 상기 전류가 흐르도록 하는 것인 광전지 디바이스.
  17. 제16항에 있어서, 상기 바이패스 다이오드는 상기 상부 전극 층과 상기 하부 전극 층 사이에 상기 적어도 하나의 광전지 셀의 상기 반도체 층 내에 배치되는 것인 광전지 디바이스.
  18. 제16항에 있어서, 상기 바이패스 다이오드를 포함하는 상기 적어도 하나의 광전지 셀의 상기 반도체 층의 국소 영역은 상기 국소 영역의 외부에 있는 상기 반도체 층의 부피보다 큰 결정도를 갖는 것인 광전지 디바이스.
  19. 제16항에 있어서, 상기 광전지 셀들의 상기 상부 전극 층들은 스크라이브 라인에 의해 분리되며, 상기 바이패스 다이오드는 상기 스크라이브 라인에서부터 상기 적어도 하나의 광전지 셀의 상기 반도체 층의 상기 하부 전극 층까지 연장되는 것인 광전지 디바이스.
  20. 제16항에 있어서, 상기 바이패스 다이오드는 상기 적어도 하나의 광전지 셀의 상기 반도체 층을 통하는 대신에 상기 바이패스 다이오드를 통해 상기 전류가 흐르도록 하는 것인 광전지 디바이스.
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