KR20130107215A - 신호 발생 장치 및 신호 발생 방법 - Google Patents

신호 발생 장치 및 신호 발생 방법 Download PDF

Info

Publication number
KR20130107215A
KR20130107215A KR1020130013645A KR20130013645A KR20130107215A KR 20130107215 A KR20130107215 A KR 20130107215A KR 1020130013645 A KR1020130013645 A KR 1020130013645A KR 20130013645 A KR20130013645 A KR 20130013645A KR 20130107215 A KR20130107215 A KR 20130107215A
Authority
KR
South Korea
Prior art keywords
jitter
signal
waveform
sampling clock
data string
Prior art date
Application number
KR1020130013645A
Other languages
English (en)
Other versions
KR101422211B1 (ko
Inventor
키요타카 이치야마
Original Assignee
가부시키가이샤 어드밴티스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 어드밴티스트 filed Critical 가부시키가이샤 어드밴티스트
Publication of KR20130107215A publication Critical patent/KR20130107215A/ko
Application granted granted Critical
Publication of KR101422211B1 publication Critical patent/KR101422211B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/03—Digital function generators working, at least partly, by table look-up
    • G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2211/00—Indexing scheme relating to details of data-processing equipment not covered by groups G06F3/00 - G06F13/00
    • G06F2211/902—Spectral purity improvement for digital function generators by adding a dither signal, e.g. noise

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(과제) 양자화 잡음을 캔슬한 정밀도가 좋은 파형을 출력한다.
(해결 수단) 파형을 나타내는 파형 데이터열에 따른 출력 신호를 출력하는 신호 발생 장치에 있어서, 파형 데이터열에 포함되는 각 데이터를 샘플링 클록의 타이밍으로 순차적으로 디지털 아날로그 변환하여, 아날로그의 신호를 출력하는 DA 변환부와, DA 변환부에 공급되는 샘플링 클록에 대해서, 출력 신호의 양자화 잡음 성분을 저감시키는 지터를 인가하는 지터 인가부를 포함하는 신호 발생 장치를 제공한다.

Description

신호 발생 장치 및 신호 발생 방법{SIGNAL GENERATING APPARTUS AND SIGNAL GENERATING METHOD}
본 발명은, 신호 발생 장치 및 신호 발생 방법에 관한 것이다.
종래로부터, 검출한 잡음의 역위상의 신호를 가하는 것으로, 잡음을 캔슬하는 기술이 알려져 있다. 또한, 특허문헌 1에는, 타이밍 발생 장치 및 복수의 파형 발생 장치를 조합하여, 임의의 파형을 양호한 정밀도로 발생하는 장치가 기재되어 있다.
일본특허공개 2001-223585호 공보
그렇지만, 종래, 1개의 DA 변환기에 의해 임의의 파형을 발생시키는 경우, DA 변환기의 양자화 오차에 의해 생기는 잡음을 저감하는 것은 곤란하였다.
본 발명의 제1 태양에서는, 파형을 나타내는 파형 데이터열에 따른 출력 신호를 출력하는 신호 발생 장치에 있어서, 상기 파형 데이터열에 포함되는 각 데이터를 샘플링 클록의 타이밍으로 순차적으로 디지털 아날로그 변환하여, 아날로그의 신호를 출력하는 DA 변환부와, 상기 DA 변환부에 공급되는 샘플링 클록에 대해서, 상기 출력 신호의 양자화 잡음 성분을 저감시키는 지터를 인가하는 지터 인가부를 포함하는 신호 발생 장치 및 신호 발생 방법을 제공한다.
덧붙여 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것은 아니다. 또한, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 본 실시 형태에 관한 신호 발생 장치(10)의 구성을 나타낸다.
도 2는 지터 데이터열의 생성 처리의 플로우를 나타낸다.
도 3은 양자화 잡음의 구형 파형 ε'Q(t)의 일례를 나타낸다.
도 4는 양자화 잡음의 출력 파형 εQ(t)의 일례를 나타낸다.
도 5는 지터를 포함하지 않는 출력 신호의 구형 파형 f'(t) 및 지터를 포함하는 출력 신호의 구형 파형 h'(t)의 일례를 나타낸다.
도 6은 지터 잡음의 구형 파형 ε'S(t)의 일례를 나타낸다.
도 7은 지터 잡음의 구형 파형 ε'S(t)의 진폭 및 펄스폭의 일례를 나타낸다.
도 8은 본 실시 형태의 제1 변형예에 관한 신호 발생 장치(10)의 구성을 나타낸다.
도 9는 본 실시 형태의 제2 변형예에 관한 신호 발생 장치(10)의 구성을 나타낸다.
이하, 발명의 실시의 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 특허청구범위에 포함되는 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되고 있는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은 본 실시 형태에 관한 신호 발생 장치(10)의 구성을 나타낸다. 신호 발생 장치(10)는, 파형을 나타내는 파형 데이터열에 따른 아날로그의 출력 신호를 출력한다.
신호 발생 장치(10)는, 파형 메모리(12)와, DA 변환부(14)와, 저역 통과 필터(16)와, 지터 계산부(18)와, 지터 메모리(20)와, 클록 발생부(22)와, 지터 인가부(24)를 구비한다. 파형 메모리(12)는, 출력해야 할 아날로그의 신호의 파형을 나타내는 파형 데이터열을 기억한다.
DA 변환부(14)는, 파형 메모리(12)로부터 파형 데이터열에 포함되는 각 데이터를 순차적으로 독출한다. 그리고, DA 변환부(14)는, 파형 데이터열에 포함되는 각 데이터를 샘플링 클록의 타이밍으로 순차적으로 디지털 아날로그 변환하여, 아날로그의 신호를 출력한다.
저역 통과 필터(16)는, DA 변환부(14)로부터 출력된 아날로그의 신호에서의 저역 성분만을 통과시킨다. 즉, 저역 통과 필터(16)는, DA 변환부(14)로부터 출력된 아날로그 신호에서의 고역 성분을 제거한다. 신호 발생 장치(10)는, 저역 통과 필터(16)를 통과한 신호를, 출력 신호로서 외부에 출력한다.
지터 계산부(18)는, 파형 데이터열 및 저역 통과 필터(16)의 특성에 기초하여, DA 변환부(14)에 공급되는 샘플링 클록에 대해서 인가해야 할 지터를 나타내는 데이터를 포함하는 지터 데이터열을 계산하여 생성한다. 보다 구체적으로는, 지터 계산부(18)는, 출력 신호의 양자화 잡음 성분을 저감시키는 지터를 나타내는 데이터를 포함하는 지터 데이터열을 생성한다.
지터 계산부(18)는, 일례로서 지터를 포함하지 않는 샘플링 클록에 의해 파형 데이터열을 디지털 아날로그 변환한 신호를 저역 통과 필터(16)를 통과시킨 경우에 생기는 양자화 잡음 성분을 캔슬하는 지터를 나타내는 데이터를 포함하는 지터 데이터열을 생성한다. 즉, 지터 계산부(18)는, 일례로서 저역 통과 필터(16)를 통과시킨 후의 출력 신호에 대해서, 양자화 잡음 성분과 역상의 지터 잡음 성분을 생기게 하는 지터를 나타내는 데이터를 포함하는 지터 데이터열을 생성한다.
지터 메모리(20)는, 지터 계산부(18)에 의해 생성된 지터 데이터열을 기억한다. 클록 발생부(22)는, 미리 정해진 주기의 샘플링 클록을 발생한다.
지터 인가부(24)는, 지터 메모리(20)으로부터 지터 데이터열에 포함되는 각 데이터를 순차적으로 독출한다. 지터 인가부(24)는, 클록 발생부(22)에 의해 발생된 샘플링 클록에, 지터 메모리(20)에 기억되어 있는 지터 데이터열에 포함되는 각 데이터에 따른 지터를 인가한다.
지터 인가부(24)는, 일례로서 미리 정해진 주기마다 발생하는 샘플링 클록의 각 펄스를, 지터 데이터열에 포함되는 대응하는 데이터에 따른 지연량으로 지연시킨다. 이에 의해, 지터 인가부(24)는, 샘플링 클록의 펄스마다, 다른 지연량의 지터를 인가할 수 있다. 그리고, 지터 인가부(24)는, 지터를 인가한 샘플링 클록을 DA 변환부(14)로 공급한다.
이러한 신호 발생 장치(10)에서는, 출력 신호의 양자화 잡음 성분을 저감시키는 지터를 포함하는 샘플링 클록의 타이밍으로, DA 변환부(14)가 파형 데이터열에 포함되는 각 데이터를 디지털 아날로그 변환할 수 있다. 이에 의해, 신호 발생 장치(10)는, 양자화 잡음 성분을 지터 잡음 성분에 의해 캔슬하고, 전체적으로 잡음을 저감한 양호한 정밀도의 아날로그의 신호를 출력할 수 있다.
구체적으로는, 신호 발생 장치(10)에서는, 이하와 같이 양자화 잡음 성분을 지터 잡음 성분에 의해 캔슬한다.
신호 발생 장치(10)의 출력 신호(즉, 저역 통과 필터(16)로부터 출력되는 신호)를 h(t)라 한다. 지터 잡음 성분이 0인 경우에 있어서의 신호 발생 장치(10)의 출력 신호를 f(t)라 한다. 양자화 오차가 0인 경우에 있어서의 신호 발생 장치(10)의 이상(理想) 출력 신호를 g(t)라 한다.
또한, 신호 발생 장치(10)의 출력 신호에 포함되는, 샘플링 클록의 지터의 영향에 의해 생기는 잡음 성분(지터 잡음 성분)을 εS(t)라 한다. 신호 발생 장치(10)의 출력 신호에 포함되는, 양자화 오차에 의한 잡음 성분(양자화 잡음 성분)을 εQ(t)라 한다. 덧붙여 t는, 시간을 나타내는 변수이다.
이 경우, 출력 신호 h(t)는, 아래의 수학식 1과 같이, 지터 잡음 성분이 0인 경우에 있어서의 출력 신호 f(t)와 지터 잡음 성분 εS(t)를 가산한 신호가 된다.
[수학식 1]
h(t) = f(t)＋εS(t)
또한, 지터 잡음 성분이 0인 경우에서의 출력 신호 f(t)는, 아래의 수학식 2와 같이, 양자화 오차가 0인 경우에서의 이상 출력 신호 g(t)와 양자화 잡음 성분 εQ(t)를 가산한 신호로 된다.
[수학식 2]
f(t) = g(t)＋εQ(t)
수학식 2를 수학식 1에 대입하면, 아래의 수학식 3과 같이 된다.
[수학식 3]
h(t) = g(t)＋εQ(t)＋εS(t)
수학식 3으로부터, εS(t) = -εQ(t)가 되었을 경우, 신호 발생 장치(10)의 출력 신호 h(t)는, 이상 출력 신호 g(t)가 된다. 따라서, 신호 발생 장치(10)는, 양자화 잡음 성분 εQ(t)를 캔슬하는 지터 잡음 성분 εS(t), 즉 양자화 잡음 성분 εQ(t)에 대해서 역상의 지터 잡음 성분 εS(t)를 출력 신호에 생기게 하는 지터를 샘플링 클록에 인가함으로써, 양자화 잡음 성분을 저감한 정밀도가 양호한 아날로그의 신호를 출력할 수 있다.
도 2는 지터 계산부(18)에서의 지터 데이터열의 생성 처리의 플로우를 나타낸다. 지터 계산부(18)는, 파형 메모리(12)에 기억되어 있는 파형 데이터열 f[k]에 대해서 이하의 단계 S11로부터 단계 S12의 처리를 실행하여, 샘플링 클록에 인가해야 할 지터를 나타내는 지터 데이터열 Δt[k]를 생성한다. 덧붙여 k는, 샘플링 클록의 샘플 번호(정수)를 나타내는 변수이다.
지터 계산부(18)는, 해당 신호 발생 장치(10)에서의 출력 신호의 발생에 앞서, 미리 단계 S11로부터 단계 S13의 처리를 실행한다. 이에 의해, 신호 발생 장치(10)는, 출력 신호의 발생에 앞서, 지터 메모리(20)에 미리 지터 데이터열 Δt[k]를 기억시킬 수 있다. 이에 대신하여, 지터 계산부(18)는, 출력 신호의 발생 처리와 병행하여, 리얼 타임으로 단계 S11로부터 단계 S13의 처리를 반복하여 실행하여도 된다.
우선, 단계 S11에서, 지터 계산부(18)는, 양자화 잡음의 구형 파형 ε'Q(t)를 산출한다. 여기서, 양자화 잡음의 구형 파형 ε'Q(t)는, DA 변환부(14)로부터 출력되는 아날로그의 신호(즉, 저역 통과 필터(16)에 입력 전의 아날로그의 신호)에 포함되는 양자화 잡음을 나타내는 파형이다.
DA 변환부(14)가 디지털 아날로그 변환하는 M 비트(M은 2 이상의 정수)의 파형 데이터열을 f[k]라 한다. 해당 신호 발생 장치(10)로부터 출력되는 파형을 M 비트 이상으로 나타낸 이상 파형 데이터열을 g[k]라 한다.
이 경우, 지터 계산부(18)는, 샘플 번호 (k) 마다, 이상 파형 데이터열 g[k]의 각 데이터로부터 파형 데이터열 k[k]의 대응하는 데이터를 감산하여, 양자화 잡음 데이터열 εQ[k]를 산출한다. 그리고, 지터 계산부(18)는, 이러한 양자화 잡음 데이터열 εQ[k]의 각 데이터에 따른 구형 파형을, 양자화 잡음의 구형 파형 ε'Q(t)라 한다. 이와 같이 생성된 양자화 잡음의 구형 파형 ε'Q(t)는, 예를 들면 도 3에 도시된 바와 같이, 샘플링 클록의 타이밍에서 레벨이 변화하는 계단 형상의 파형이 된다.
덧붙여 파형 메모리(12)는, M 비트보다 큰 분해능의 이상 파형 데이터열 g[k]를 기억하고 있어도 된다. 이 경우, DA 변환부(14)는, 일례로서 이상 파형 데이터열 g[k]에 포함되는 각 데이터의 상위의 M 비트의 데이터를 파형 데이터열 f[k]로서 독출하고, 디지털 아날로그 변환 처리를 한다. 또한, 이 경우, 지터 계산부(18)는, 일례로서 이상 파형 데이터열 g[k]에 포함되는 각 데이터의 M 비트보다 하위의 데이터를 양자화 잡음 데이터열 εQ[k]로서 독출한다.
계속하여, 단계 S12에서, 지터 계산부(18)는, 양자화 잡음의 이산 파형 데이터열 εQ, 2[k]를 산출한다. 여기서, 양자화 잡음의 이산 파형 데이터열 εQ, 2[k]는, 신호 발생 장치(10)의 출력 신호에 포함되는 양자화 잡음 성분을 샘플링 클록에 의해 리샘플링한 데이터열이다.
단계 S12에서는, 우선, 지터 계산부(18)는, 단계 S11로 산출한 양자화 잡음의 구형 파형 ε'Q(t)를 저역 통과 필터(16)를 통과시킨 파형 εQ(t)를 산출한다. 지터 계산부(18)는, 일례로서 양자화 잡음의 구형 파형 ε'Q(t)와 저역 통과 필터(16)의 시간 응답 함수를 콘볼루션 적분함으로써, 파형 εQ(t)를 산출한다. 또한, 지터 계산부(18)는, 다른 일례로서 양자화 잡음의 구형 파형 ε'Q(t)를 푸리에 변환하여, 주파수 도메인 상에서 저역 통과 필터(16)의 주파수 응답 함수를 곱셈하고, 곱셈 결과를 역푸리에 변환함으로써, 파형 εQ(t)를 산출해도 된다.
이러한 양자화 잡음의 구형 파형 ε'Q(t)를 저역 통과 필터(16)를 통과시킨 파형 εQ(t)는, 예를 들면, 도 4에 도시된 바와 같이, 2개의 샘플링 클록의 사이가 매끄럽게 접속된 파형이 된다. 그리고, 지터 계산부(18)는, 양자화 잡음의 구형 파형 ε'Q(t)를 저역 통과 필터(16)를 통과시킨 파형 εQ(t)를, 샘플링 클록의 각 타이밍에 리샘플링하여, 양자화 잡음의 이산 파형 데이터열 εQ, 2[k]를 생성한다.
계속하여, 단계 S13에서, 지터 계산부(18)는, 지터 잡음의 이산 파형 데이터열 εS[k]를 나타내는 함수 및 단계 S12로 산출한 양자화 잡음의 이산 파형 데이터열 εQ, 2[k]에 기초하여, 양자화 잡음을 캔슬하는 지터를 발생시키기 위한 지터 데이터열 Δt[k]를 산출한다.
여기서, 지터 잡음의 이산 파형 데이터열 εS[k]를 나타내는 함수는, 다음과 같이 나타내진다.
우선, DA 변환부(14)로부터 출력되는 아날로그의 신호에 포함되는 지터 잡음의 구형 파형 ε'S(t)는, 예를 들면 도 5에 도시된 바와 같이, 지터 잡음 성분이 0인 경우에 있어서의 DA 변환부(14)로부터 출력되는 아날로그의 신호의 파형 f'(t)로부터, 지터 잡음 성분을 포함하는 경우에 있어서의 DA 변환부(14)로부터 출력되는 아날로그의 신호의 파형 h'(t)를 뺀 파형이 된다. 따라서, 지터 잡음의 구형 파형 ε'S(t)는, 예를 들면 도 6에 도시된 바와 같은, 이산적으로 발생하는 복수의 펄스가 시간 방향으로 접속된 파형이 된다.
이러한 지터 잡음의 구형 파형 ε'S(t)는, 도 7에 도시된 바와 같이, 각 펄스의 진폭이, DA 변환부(14)로부터 출력되는 아날로그의 신호의 파형 f'(t)의 변화량(f[k-1]-f[k])을 나타낸다. 또한, 이러한 지터 잡음의 구형 파형 ε'S(t)는, 펄스의 폭이, DA 변환부(14)로부터 출력되는 아날로그의 신호의 파형 h'(t)의 지터(Δt[k])를 나타낸다.
또한, 저역 통과 필터(16)의 출력 신호에 포함되는 지터 잡음 성분 εS(t)는, 지터 잡음의 구형 파형 ε'S(t)를 저역 통과 필터(16)를 통과시킨 후의 파형이다. 즉, 지터 잡음 성분 εS(t)는, 지터 잡음의 구형 파형 ε'S(t)와 저역 통과 필터(16)의 시간 응답 함수를 콘볼루션 적분한 파형이다.
이것으로부터, 지터 잡음 성분 εS(t)는, 아래의 수학식 4에 나타나는 것 같은 수식으로 나타내진다. 덧붙여 m은, 샘플링 클록의 임의의 샘플 번호(정수)를 나타낸다. a(t)는, 저역 통과 필터(16)의 시간 응답 함수를 나타낸다. Ts는, 샘플링 클록의 주기를 나타낸다. τ는, 콘볼루션 적분을 위한 평행 이동량을 나타내는 변수이다.
[수학식 4]
Figure pat00001

즉, 지터 잡음 성분 εS(t)는, m 번째의 샘플링 클록에 대응하는 펄스 파형과 저역 통과 필터(16)의 시간 응답 함수 a(t)를 콘볼루션 적분한 값을, m=0으로부터 m=무한대(연산 범위 내의 최대값)까지 모두 더해 연산(가산 합계)한 값이 된다.
여기서,τ' = t-τ로 한 경우, 수학식 4은, 아래의 수학식 5와 같이 변형된다.
[수학식 5]
Figure pat00002

지터 잡음의 이산 파형 데이터열 εS[k]는, t=k·Ts의 경우(k = 0, 1, 2, 3,…)에 있어서의 지터 잡음 성분 εS(t)이다. 따라서, 이산 파형 데이터열 εS[k]는, 아래와 같이 수학식 6과 같이 나타내진다.
[수학식 6]
Figure pat00003

각각의 샘플링 타이밍 (k)에 있어서, 지터 잡음 성분에 의해 양자화 잡음 성분을 캔슬하려면, 아래의 수학식 7에 나타나는 것과 같은 조건을 만족하면 된다.
[수학식 7]
Figure pat00004

따라서, 지터 계산부(18)는, 각각의 샘플링 타이밍 (k)에 있어서, 수학식 7의 조건을 만족하는 것과 같은 지터 Δt[k]를 산출한다. 이에 의해, 단계 S13에서, 지터 계산부(18)는, 지터 잡음의 이산 파형 데이터열 εS[k]를 나타내는 함수 및 단계 S12로 산출한 양자화 잡음의 이산 파형 데이터열 εQ, 2[k]에 기초하여, 양자화 잡음을 캔슬하는 지터를 발생하는 지터 데이터열 Δt[k]를 산출할 수 있다.
신호 발생 장치(10)는, 이상과 같이 산출된 지터 데이터열 Δt[k]에 따른 지터가 인가된 샘플링 클록에 의해 파형 데이터열을 DA 변환함으로써, 양자화 잡음이 적은 신호를 출력할 수 있다. 이에 의해, 신호 발생 장치(10)는, 분해능이 작은 DA 변환부(14)를 이용하여, 양자화 잡음이 적은 신호를 출력할 수 있다. 이 결과, 신호 발생 장치(10)는, 목적의 정밀도의 신호를 고속으로 출력할 수 있다.
덧붙여 지터 계산부(18)는, 저역 통과 필터(16)에 근사한 필터 모델의 응답 특성에 따른 양자화 잡음 성분 및 지터 잡음 성분을 이용하여, 지터 데이터열을 산출하여도 된다. 저역 통과 필터(16)에 근사한 필터 모델은, 일례로서 저역 통과 필터(16)와 실질적으로 동일한 차단 주파수를 가지는 저역 통과 필터의 필터 모델이다. 보다 구체적으로는, 예를 들면, 저역 통과 필터(16)에 근사한 필터 모델은, 저역 통과 필터(16)의 차단 주파수와 실질적으로 동일한 차단 주파수를 가지는 구형(矩形) 필터이다.
이와 같이, 지터 계산부(18)는, 저역 통과 필터(16)에 근사한 필터 모델의 응답 특성을 이용하는 것으로, 지터 데이터열의 산출을 위한 연산량을 작게 할 수 있다. 덧붙여 지터 계산부(18)는, 지터 데이터열의 산출을 위한 연산량을 크게 하면, 보다 양호한 정밀도로 저역 통과 필터(16)에 근사시킬 수 있으므로, 양자화 잡음을 양호한 정밀도로 캔슬하는 지터를 발생하는 지터 데이터열을 산출할 수 있다. 이에 대해서, 신호 발생 장치(10)는, 지터 데이터열의 산출을 위한 연산량을 작게 하면, 지터 데이터열을 보다 고속으로 산출할 수 있다.
또한, 동일 레벨의 신호를 연속하여 출력하는 경우에는, 샘플링 클록에 지터가 포함되어 있어도, 출력 신호에 지터 잡음 성분이 포함되지 않는다. 따라서, 지터 인가부(24)는, 직전의 샘플링 클록에서 출력한 신호와 동일 레벨의 신호를 출력하는 경우에 있어서는, 미리 정해진 지터를 인가해도 된다. 이에 의해, 지터 계산부(18)는, 동일 레벨의 신호를 연속하여 출력하는 경우에 있어서의 지터 데이터열의 산출을 위한 연산량을 작게 할 수 있다.
도 8은 본 실시 형태의 제1 변형예에 관한 신호 발생 장치(10)의 구성을 나타낸다. 본 변형예에 관한 신호 발생 장치(10)는, 도 1에 나타낸 동일 부호의 부재와 실질적으로 동일한 구성 및 기능을 채용하므로, 이하 상이점을 제외하고는 설명을 생략한다.
본 변형예에 관한 신호 발생 장치(10)는, 클록 패턴 발생부(32)와 가산부(34)를 더 구비한다. 클록 패턴 발생부(32)는, 샘플링 클록의 주기로 레벨이 변화하는 파형을 발생시키는 클록 패턴 데이터를 출력한다. 클록 패턴 발생부(32)는, 일례로서 샘플링 클록의 주기로 DC 레벨을 중심에서 레벨이 반전하는 파형을 나타내는 데이터(예를 들면, … 1, -1, 1, -1, 1, … 이라고 하는 패턴)를 순차적으로 발생한다.
가산부(34)는, 샘플링 클록마다, 파형 메모리(12)로부터 파형 데이터열에 포함되는 각 데이터를 순차적으로 독출한다. 가산부(34)는, 파형 데이터열에 포함되는 각 데이터에, 클록 패턴 발생부(32)에 의해 발생된 클록 패턴 데이터를 가산 한다. DA 변환부(14)는, 파형 데이터열에 포함되는 각 데이터와 클록 패턴 데이터가 가산된 데이터를 디지털 아날로그 변환한다.
지터 계산부(18)는, 클록 패턴 데이터가 가산된 파형 데이터열의 각 데이터를 디지털 아날로그 변환한 것에 의해 생기는 출력 신호의 양자화 잡음을 캔슬하는 지터를 나타내는 데이터를 포함한 지터 데이터열을 생성한다. 지터 인가부(24)는, 클록 패턴 데이터가 가산된 파형 데이터열의 각 데이터를 디지털 아날로그 변환한 것에 의해 생기는 출력 신호의 양자화 잡음을 캔슬하는 지터를, 샘플링 클록에 인가한다.
이러한 신호 발생 장치(10)는, 동일 레벨의 신호를 연속하여 출력하는 경우 에 있어서도, 샘플링 클록에 지터를 인가해 양자화 잡음 성분을 캔슬할 수 있다. 덧붙여 신호 발생 장치(10)에서, 클록 패턴 데이터에 의한 출력 신호의 변동 성분은 나이키스트 주파수의 정수배로 나타나므로, 저역 통과 필터(16)에 의해 차단되어 출력 신호에는 영향을 주지 않는다.
도 9는 본 실시 형태의 제2 변형예에 관한 신호 발생 장치(10)의 구성을 나타낸다. 본 변형예에 관한 신호 발생 장치(10)는, 도 1에 나타낸 동일 부호의 부재와 실질적으로 동일한 구성 및 기능을 채용하므로, 이하 상이점을 제외하고는 설명을 생략한다.
본 변형예에 관한 신호 발생 장치(10)는, 파형 메모리(12)와, DA 변환부(14)와, 저역 통과 필터(16)와, 지터 패턴 메모리(42)와, 타이밍 발생부(44)를 구비한다. 즉, 신호 발생 장치(10)는, 지터 계산부(18), 지터 메모리(20), 클록 발생부(22) 및 지터 인가부(24)에 대신하여, 지터 패턴 메모리(42) 및 타이밍 발생부(44)를 구비한다.
지터 패턴 메모리(42)는, 지터를 포함한 샘플링 클록을 출력시키기 위한 데이터 패턴을 발생한다. 타이밍 발생부(44)는, 지터 패턴 메모리(42)로부터 발생된 데이터 패턴에 따른 파형의 신호를 발생한다. 즉, 타이밍 발생부(44)는, 지터 패턴 메모리(42)로부터 발생된 클록 패턴에 따른 샘플링 클록을 발생한다. 타이밍 발생부(44)는, 발생한 샘플링 클록을 DA 변환부(14)에 공급한다. 그리고, DA 변환부(14)는, 타이밍 발생부(44)로부터 공급된 샘플링 클록의 타이밍으로 파형 메모리(12)에 기억된 파형 데이터에 포함되는 각 데이터를 디지털 아날로그 변환한다.
여기서, 지터 패턴 메모리(42)는, 출력 신호의 양자화 잡음 성분을 저감시키는 지터를 포함하는 샘플링 클록을 출력시키기 위한 데이터 패턴을 발생한다. 보다 구체적으로는, 지터 패턴 메모리(42)는, 도 1에 나타낸 지터 인가부(24)와 같은 샘플링 클록을 출력시키기 위한 데이터 패턴을 발생한다.
이에 의해, 본 변형예에 관한 신호 발생 장치(10)에 의하면, DA 변환부(14)가, 출력 신호의 양자화 잡음 성분을 저감시키는 지터를 포함한 샘플링 클록의 타이밍으로, 파형 데이터열에 포함되는 각 데이터를 디지털 아날로그 변환할 수 있다. 이에 의해, 신호 발생 장치(10)는, 양자화 잡음 성분을 지터 잡음 성분에 의해 캔슬해, 잡음을 저감한 정밀도가 양호한 아날로그의 신호를 출력할 수 있다.
이상, 본 발명을 실시의 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다라고 하는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 특허청구범위의 기재로부터 분명하다.
특허청구범위, 명세서 및 도면 중에서 나타낸 장치, 시스템, 프로그램 및 방법에서의 동작, 순서, 스텝 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서며」등으로 명시하고 있지 않고, 또한, 전의 처리의 출력을 후의 처리로 이용하지 않는 한, 임의의 순서로 실현할 수 있다는 것에 유의해야 한다. 특허청구범위, 명세서 및 도면 중의 동작 플로우에 관해서, 편의상 「우선,」, 「다음에,」등을 이용하여 설명하였다고 해도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.
10 신호 발생 장치
12 파형 메모리
14 DA 변환부
16 저역 통과 필터
18 지터 계산부
20 지터 메모리
22 클록 발생부
24 지터 인가부
32 클록 패턴 발생부
34 가산부
42 지터 패턴 메모리
44 타이밍 발생부

Claims (10)

  1. 파형을 나타내는 파형 데이터열에 따른 출력 신호를 출력하는 신호 발생 장치에 있어서,
    상기 파형 데이터열에 포함되는 각 데이터를 샘플링 클록의 타이밍으로 순차적으로 디지털 아날로그 변환하여, 아날로그의 신호를 출력하는 DA 변환부; 및
    상기 DA 변환부에 공급되는 샘플링 클록에 대해서, 상기 출력 신호의 양자화 잡음 성분을 저감시키는 지터를 인가하는 지터 인가부
    를 포함하는,
    신호 발생 장치.
  2. 제1항에 있어서,
    상기 DA 변환부는, 아날로그의 신호를 저역 통과 필터를 통해서 출력하고,
    상기 지터 인가부는, 지터를 포함하지 않는 상기 샘플링 클록에 의해 상기 파형 데이터열을 디지털 아날로그 변환한 신호를 상기 저역 통과 필터를 통과시킨 경우에 생기는 양자화 잡음 성분을 캔슬하는 지터를, 상기 샘플링 클록에 인가하는,
    신호 발생 장치.
  3. 제2항에 있어서,
    상기 지터 인가부는, 상기 저역 통과 필터를 통과시킨 후의 출력 신호에 대해서 상기 양자화 잡음 성분과 역상의 지터 잡음 성분을 생기게 하는 지터를, 상기 샘플링 클록에 인가하는,
    신호 발생 장치.
  4. 제3항에 있어서,
    상기 샘플링 클록에 인가해야 할 지터를 나타내는 데이터를 포함하는 지터 데이터열을 산출해 생성하는 지터 계산부를 더 포함하는,
    신호 발생 장치.
  5. 제4항에 있어서,
    상기 지터 계산부는, 상기 저역 통과 필터에 근사한 필터 모델의 응답 특성에 따른 상기 양자화 잡음 성분 및 상기 지터 잡음 성분을 이용하여, 지터 데이터열을 산출하는,
    신호 발생 장치.
  6. 제1항에 있어서,
    상기 지터 인가부는, 직전의 샘플링 클록에서 출력한 신호와 동일 레벨의 신호를 출력하는 경우에 있어서는, 미리 정해진 값의 지터를 인가하는,
    신호 발생 장치.
  7. 제1항에 있어서,
    상기 파형 데이터열에 포함되는 각 데이터에, 상기 샘플링 클록의 주기로 레벨이 변화하는 파형을 발생시키는 클록 패턴 데이터를 가산하는 가산부를 더 포함하고,
    상기 DA 변환부는, 상기 파형 데이터열에 포함되는 각 데이터와 상기 클록 패턴 데이터가 가산된 데이터를 디지털 아날로그 변환하고,
    상기 지터 인가부는, 상기 클록 패턴 데이터가 가산된 상기 파형 데이터열의 각 데이터를 디지털 아날로그 변환한 것에 의해 생기는 출력 신호의 양자화 잡음 성분을 캔슬하는 지터를 상기 샘플링 클록에 인가하는,
    신호 발생 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 파형 데이터열을 기억하는 파형 메모리를 더 포함하고,
    상기 DA 변환부는, 상기 파형 메모리로부터 상기 파형 데이터열에 포함되는 각 데이터의 각각을 독출하는,
    신호 발생 장치.
  9. 제8항에 있어서,
    상기 샘플링 클록에 인가해야 할 지터를 나타내는 지터 데이터열을 기억하는 지터 메모리를 더 포함하고,
    상기 지터 인가부는, 상기 지터 데이터열에 포함되는 각 데이터에 따른 지터를 인가한 샘플링 클록을 발생하여, 상기 DA 변환부에 공급하는,
    신호 발생 장치.
  10. 파형을 나타내는 파형 데이터열에 따른 출력 신호를 출력하는 신호 발생 방법에 있어,
    DA 변환부에 의해, 상기 파형 데이터열에 포함되는 각 데이터를 샘플링 클록의 타이밍으로 순차적으로 디지털 아날로그 변환하여, 아날로그의 신호를 출력하고,
    상기 DA 변환부에 공급되는 상기 샘플링 클록에 대해서, 상기 출력 신호의 양자화 잡음 성분을 저감시키는 지터를 인가하는,
    신호 발생 방법.
KR1020130013645A 2012-03-21 2013-02-07 신호 발생 장치 및 신호 발생 방법 KR101422211B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012064103A JP5809590B2 (ja) 2012-03-21 2012-03-21 信号発生装置および信号発生方法
JPJP-P-2012-064103 2012-03-21

Publications (2)

Publication Number Publication Date
KR20130107215A true KR20130107215A (ko) 2013-10-01
KR101422211B1 KR101422211B1 (ko) 2014-07-22

Family

ID=49195291

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130013645A KR101422211B1 (ko) 2012-03-21 2013-02-07 신호 발생 장치 및 신호 발생 방법

Country Status (5)

Country Link
US (1) US8659330B2 (ko)
JP (1) JP5809590B2 (ko)
KR (1) KR101422211B1 (ko)
CN (1) CN103326726B (ko)
TW (1) TWI513196B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5655034B2 (ja) * 2012-06-14 2015-01-14 旭化成エレクトロニクス株式会社 Ｄ／ａ変換器及びそのｄ／ａ変換器を用いたａ／ｄ変換器
CN108572266B (zh) * 2017-12-11 2020-09-15 深圳市鼎阳科技股份有限公司 一种波形发生装置
EP4300130A1 (en) * 2021-02-25 2024-01-03 Mitsubishi Electric Corporation Data processing device and radar device
CN113691241B (zh) * 2021-08-11 2022-03-15 电子科技大学 一种基于幅度转换时序的高精度数字抖动注入装置
CN115524658B (zh) * 2022-11-28 2023-04-07 北京志翔科技股份有限公司 电能表运行误差确定方法及装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61144930A (ja) * 1984-12-19 1986-07-02 Hitachi Ltd 信号形成回路
JPH0810829B2 (ja) * 1986-03-07 1996-01-31 ティアツク株式会社 デイジタル―アナログ変換装置
JPH02134723A (ja) * 1988-11-15 1990-05-23 Konica Corp 磁気記録媒体
JPH0718172Y2 (ja) * 1989-04-12 1995-04-26 横河電機株式会社 可変周波数信号発生装置
US5654657A (en) * 1995-08-01 1997-08-05 Schlumberger Technologies Inc. Accurate alignment of clocks in mixed-signal tester
US5793822A (en) * 1995-10-16 1998-08-11 Symbios, Inc. Bist jitter tolerance measurement technique
JP3433655B2 (ja) * 1997-10-14 2003-08-04 ヤマハ株式会社 波形整形装置およびσδ型ｄ／ａ変換装置
JPH11168325A (ja) * 1997-12-04 1999-06-22 Sony Corp 信号発生回路
JP3613787B2 (ja) * 1999-10-18 2005-01-26 日本プレシジョン・サーキッツ株式会社 自己変調型クロック発生回路
JP4365970B2 (ja) 2000-02-07 2009-11-18 株式会社アドバンテスト 任意波形発生装置及びこの任意波形発生装置を備えた試験装置
US7181097B2 (en) 2001-03-15 2007-02-20 Massachusetts Institute Of Technology Methods of achieving optimal communications performance
US7196658B2 (en) * 2002-08-26 2007-03-27 Mitsubishi Denki Kabushiki Kaisha Waveform generation method, waveform generation program, waveform generation circuit and radar device
WO2006009159A1 (ja) * 2004-07-22 2006-01-26 Rohm Co., Ltd クロック生成回路および通信装置
WO2006131962A1 (ja) * 2005-06-06 2006-12-14 Mitsubishi Denki Kabushiki Kaisha アナログ／デジタル変換装置およびデジタル／アナログ変換装置
US20070019931A1 (en) * 2005-07-19 2007-01-25 Texas Instruments Incorporated Systems and methods for re-synchronizing video and audio data
EP2130055B1 (en) * 2007-03-20 2011-05-18 Rambus Inc. Integrated circuit having receiver jitter tolerance ("jtol") measurement
US8390495B2 (en) * 2011-07-15 2013-03-05 Mediatek Singapore Pte. Ltd. MIMO delta-sigma delta analog-to-digital converter using noise canceling

Also Published As

Publication number Publication date
KR101422211B1 (ko) 2014-07-22
US8659330B2 (en) 2014-02-25
CN103326726A (zh) 2013-09-25
US20130249625A1 (en) 2013-09-26
CN103326726B (zh) 2016-02-10
JP2013197985A (ja) 2013-09-30
JP5809590B2 (ja) 2015-11-11
TW201340617A (zh) 2013-10-01
TWI513196B (zh) 2015-12-11

Similar Documents

Publication Publication Date Title
JP3984284B2 (ja) 改良された時間インタリーブ方式のアナログ−デジタル変換装置及びそれを用いる高速信号処理システム
KR101422211B1 (ko) 신호 발생 장치 및 신호 발생 방법
KR101472822B1 (ko) 샘플 레이트 변환 시스템에서의 보간계수 계산 방법 및 장치
JP3745962B2 (ja) インターリーブａｄ変換方式波形ディジタイザ装置、及び試験装置
EP1583243B1 (en) Linearity compensation by harmonic cancellation
JP5537527B2 (ja) 時間誤差推定装置、誤差補正装置およびａ／ｄ変換器
JP4076547B2 (ja) 量子化装置用ディザ回路
US6819279B2 (en) Method and apparatus for the recovery of signals acquired by an interleaved system of digitizers with mismatching frequency response characteristics
CN109936366B (zh) 信号路径线性化
KR20090031211A (ko) 주기 신호의 진폭 측정 방법 및 장치 및 자기 헤드의 시험방법 및 장치
US7821432B2 (en) Analog digital convert apparatus, analog digital convert method, control apparatus and program
JP4542935B2 (ja) Ａ／ｄ変換装置
JP2004328436A (ja) Ａ／ｄ変換装置
US9166610B2 (en) Converter arrangement and method for converting an analogue input signal into a digital output signal
US9292035B2 (en) Packet based DDS minimizing mathematical and DAC noise
JP3947185B2 (ja) アナログディジタル変換方法、及びアナログディジタル変換装置
JP5050260B2 (ja) 周波数差測定装置
CN109416378B (zh) 用于提供正弦信号的振幅和相位延迟的系统和方法
Napoli et al. A complete system to generate electrical noise with arbitrary power spectral density
JP2008278304A (ja) 信号変換装置
RU2800493C1 (ru) Способ синтеза сплайна сигнала и синтезатор для его осуществления на интерполяторе Бесселя
Mankovskyy et al. Digital Method of SSB Modulation
CN109324215B (zh) 一种基于dds的标准相位产生方法和装置
JP5039689B2 (ja) Ａ／ｄ変換装置
KR101435431B1 (ko) Ｉ／ｑ 타이밍 스큐 보정 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20170626

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180626

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190626

Year of fee payment: 6