KR20130091275A - 봉지재 적층 복합체, 봉지후 반도체 소자 탑재 기판, 봉지후 반도체 소자 형성 웨이퍼, 반도체 장치, 및 반도체 장치의 제조 방법 - Google Patents

봉지재 적층 복합체, 봉지후 반도체 소자 탑재 기판, 봉지후 반도체 소자 형성 웨이퍼, 반도체 장치, 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명은, 반도체 소자를 탑재한 기판의 반도체 소자 탑재면 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 일괄 봉지하기 위한 봉지재 적층 복합체로서, 지지 웨이퍼와, 상기 지지 웨이퍼의 편면 상에 형성된 미경화 열경화성 수지로 이루어진 미경화 수지층으로 이루어진 것을 특징으로 하는 봉지재 적층 복합체이다. 이에 따라, 범용성이 매우 높고, 대경이나 박형의 기판·웨이퍼를 봉지한 경우라도, 기판·웨이퍼의 휨, 반도체 소자의 박리를 억제할 수 있고, 반도체 소자를 탑재한 기판의 반도체 소자 탑재면, 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 웨이퍼 레벨로 일괄 봉지할 수 있으며, 또한 봉지 후에는 내열성이나 내습성이 우수한 봉지재 적층 복합체가 제공된다.

Description

봉지재 적층 복합체, 봉지후 반도체 소자 탑재 기판, 봉지후 반도체 소자 형성 웨이퍼, 반도체 장치, 및 반도체 장치의 제조 방법{SEALING MATERIAL LAMINATED COMPOSITE, SEMICONDUCTOR ELEMENT MOUNTING SUBSTRATE AFTER SEALING, SEMICONDUCTOR ELEMENT FORMING WAFER AFTER SEALING, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은, 웨이퍼 레벨로 일괄 봉지가 가능한 봉지재 적층 복합체, 봉지후 반도체 소자 탑재 기판, 봉지후 반도체 소자 형성 웨이퍼, 반도체 장치, 및 반도체 장치의 제조 방법에 관한 것이다.
종래부터 반도체 소자를 탑재한 기판의 반도체 소자 탑재면, 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면의 웨이퍼 레벨의 봉지는 여러 가지의 방식이 제안, 검토되고 있으며, 스핀 코팅에 의한 봉지, 스크린 인쇄에 의한 봉지(특허문헌 1), 필름 지지체에 열용융성 에폭시 수지를 코팅시킨 복합 시트를 이용한 방법이 예시된다(특허문헌 2 및 3).
그 중에서도, 반도체 소자를 탑재한 기판의 반도체 소자 탑재면의 웨이퍼 레벨의 봉지 방법으로는, 금속, 실리콘 웨이퍼, 또는 유리 기판 등의 상부에 양면 접착층을 가지는 필름을 부착하거나, 또는 접착제를 스핀 코팅 등으로 도포한 후, 상기 기판 상에 반도체 소자를 배열하여 접착, 탑재시켜 반도체 소자 탑재면으로 하고, 그 후, 액상 에폭시 수지나 에폭시 몰딩 컴파운드 등으로 가열 하, 가압 성형하여 봉지함으로써, 상기 반도체 소자 탑재면을 봉지하는 방법이 최근 양산화되고 있다(특허문헌 4). 또한, 마찬가지로, 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면의 웨이퍼 레벨의 봉지 방법으로서도, 액상 에폭시 수지나 에폭시 몰딩 컴파운드 등으로 가열 하, 가압 성형하여 봉지함으로써, 상기 반도체 소자 형성면을 봉지하는 방법이 최근 양산화되고 있다.
그러나, 이상과 같은 방법에서는, 200㎜(8인치) 정도의 소경(小徑) 웨이퍼나 금속 등의 소경 기판을 사용한 경우에는 현재의 상태에서도 큰 문제 없이도 봉지할 수 있지만, 300㎜(12인치) 이상의 반도체 소자를 탑재한 대경(大徑) 기판이나 반도체 소자를 형성한 대경 웨이퍼를 봉지한 경우에서는, 봉지 경화시의 에폭시 수지 등의 수축 응력에 의해 기판이나 웨이퍼에 휨이 발생하는 것이 큰 문제였다.
또한, 반도체 소자를 탑재한 대경 기판의 반도체 소자 탑재면을 웨이퍼 레벨로 봉지하는 경우에는, 봉지 경화시의 에폭시 수지 등의 수축 응력에 의해 반도체 소자가 금속 등의 기판으로부터 박리된다고는 문제가 발생하기 때문에 양산화할 수 없는 것이 큰 문제였다.
이러한 반도체 소자를 탑재한 기판이나 반도체 소자를 형성한 웨이퍼의 대경화에 수반되는 문제를 해결하는 방법으로서, 필러를 봉지용 수지 조성물에 90wt% 가까이 충전하거나, 봉지용 수지 조성물의 저탄성화로 경화시의 수축 응력을 감소시키는 것을 들 수 있다(특허문헌 1, 2, 3).
그러나, 필러를 90wt% 가까이 충전하면 봉지용 수지 조성물의 점도가 상승하고, 봉지용 수지 조성물을 주조(cast) 성형, 봉지할 때에 기판에 탑재된 반도체 소자에 힘이 가해져, 반도체 소자가 기판으로부터 박리된다는 문제가 새롭게 발생한다. 또한, 봉지용 수지를 저탄성화하면, 봉지된 반도체 소자를 탑재한 기판이나 반도체 소자를 형성한 웨이퍼의 휨은 개선되지만 내열성이나 내습성 등의 봉지 성능의 저하가 새롭게 발생한다. 그러므로, 이 해결 방법들로는 근본적으로 해결할 수가 없었다. 이상으로부터, 대경 웨이퍼나 금속 등의 대경 기판을 봉지한 경우라도, 기판이나 웨이퍼에 휨이 발생하거나, 반도체 소자가 금속 등의 기판으로부터 박리되거나 하지 않고, 반도체 소자를 탑재한 기판의 반도체 소자 탑재면, 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 웨이퍼 레벨로 일괄 봉지할 수 있으며, 또한 봉지 후에는 내열성이나 내습성 등의 봉지 성능이 우수한 봉지재가 요구되고 있었다.
일본특허공개 2002－179885호 공보 일본특허공개 2009－60146호 공보 일본특허공개 2007－001266호 공보 일본특허공표 2004－504723호 공보
상기에 덧붙여, 내열성이나 내습성 등의 봉지 성능이 우수한 봉지재로 봉지되었다고 하더라도, 섬유 기재 유래의 이온성 불순물이나 반도체 장치 외부로부터 침입해 오는 이온성 불순물, 나아가 반도체 소자, 반도체 소자 탑재 기판 유래의 이온성 불순물이 미량(微量)으로 포함되어 버리는 경우에는 반도체 장치의 신뢰성을 저하시키는 경우도 문제였다.
본 발명은, 상기 문제를 해결하기 위해 이루어진 것으로, 대구경이나 박형의 기판·웨이퍼를 봉지한 경우이더라도, 기판·웨이퍼의 휨, 반도체 소자의 박리를 억제할 수 있고, 반도체 소자를 탑재한 기판 혹은 형성한 웨이퍼의 반도체 소자 탑재면 혹은 형성면을 웨이퍼 레벨로 일괄 봉지할 수 있으며, 또한 봉지 후에는 내열성이나 내습성 등의 봉지 성능이 우수하여, 범용성이 매우 높은 봉지재 적층 복합체를 제공하는 것을 목적으로 한다.
또한, 상기 봉지재 적층 복합체에 의해 봉지된 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼, 상기 봉지후 반도체 소자 탑재 기판 및 상기 봉지후 반도체 소자 형성 웨이퍼를 싱귤레이션(個片化, singulation)한 반도체 장치, 및 상기 봉지재 적층 복합체를 이용한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명에서는, 반도체 소자를 탑재한 기판의 반도체 소자 탑재면 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 일괄 봉지하기 위한 봉지재 적층 복합체로서, 지지 웨이퍼와, 상기 지지 웨이퍼의 편면(片面) 상에 형성된 미경화 열경화성 수지로 이루어진 미경화 수지층으로 이루어진 것인 것을 특징으로 하는 봉지재 적층 복합체를 제공한다.
이러한 봉지재 적층 복합체라면, 지지 웨이퍼가 봉지 경화시의 미경화 수지층의 수축 응력을 억제할 수 있으므로, 대구경이나 박형의 기판·웨이퍼를 봉지한 경우여도, 기판·웨이퍼의 휨, 반도체 소자의 박리를 억제할 수 있고, 반도체 소자를 탑재 또는 형성한 기판·웨이퍼면을 웨이퍼 레벨로 일괄 봉지할 수 있으며, 또한 봉지 후에는 내열성이나 내습성 등의 봉지 성능이 우수하여, 범용성이 매우 높은 봉지재 적층 복합체가 된다.
또한, 상기 지지 웨이퍼는, 상기 반도체 소자를 탑재한 기판 또는 상기 반도체 소자를 형성한 웨이퍼와의 팽창 계수의 차가 3ppm 이하인 것이 바람직하다.
이처럼, 팽창 계수 차가 3ppm 이하이면, 지지 웨이퍼와 반도체 소자를 탑재 또는 형성한 기판·웨이퍼와의 팽창 계수의 차를 없앰으로써 봉지되는 기판·웨이퍼의 휨, 반도체 소자의 박리를 보다 확실하게 억제할 수 있으므로 바람직하다.
또한, 상기 미경화 수지층의 두께는 웨이퍼 상에 탑재 혹은 형성되는 반도체 소자의 두께에 의존한다. 고도의 신뢰성을 확보하기 위해서는, 반도체 소자 표면 상으로부터의 (수직 방향의) 봉지 수지층의 두께는, 10~2000미크론(㎛)이다. 이 점으로부터 상기 미경화 수지층의 두께가 20미크론 이상 2000미크론 이하인 것이 바람직하다.
상기 미경화 수지층의 두께가 20미크론 이상이면 반도체 소자 상에 필요한 봉지 수지층의 두께를 확보하여, 너무 얇아서 충전성의 불량이나 막두께의 불균일이 생기는 것을 억제할 수 있으므로 바람직하고, 2000미크론 이하이면 봉지된 봉지 후의 웨이퍼 및 반도체 장치의 두께가 너무 두꺼워져서 고밀도에서의 실장이 곤란해지는 것을 억제할 수 있으므로 바람직하다.
나아가, 상기 미경화 수지층이, 50℃ 미만에서 고형화되고, 또한 50℃ 이상 150℃ 이하에서 용융되는 에폭시 수지, 실리콘 수지, 및 에폭시 실리콘 혼성 수지 중 어느 하나를 포함하는 것인 바람직하다.
이러한 상기 미경화 수지층이면, 취급이 용이하고, 봉지재로서의 특성도 우수할 뿐만 아니라, 팽창 계수 차가 매우 작은 지지 웨이퍼가 이들 수지를 포함하는 미경화 수지층의 경화시의 수축 응력을 억제할 수 있으므로, 대구경이나 박형의 기판·웨이퍼를 봉지한 경우여도, 기판·웨이퍼의 휨, 반도체 소자의 박리를 보다 확실하게 억제할 수 있고, 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 웨이퍼 레벨로 일괄 봉지할 수 있는 봉지재 적층 복합체가 되고, 또한 이들 수지를 포함하는 미경화 수지층을 가지는 봉지재 적층 복합체이면, 특히 봉지 후에는 내열성이나 내습성 등의 봉지 성능이 우수한 봉지재 적층 복합체가 된다.
또한, 상기 지지 웨이퍼는, 섬유 기재에 열경화성 수지 조성물을 함침시켜, 상기 열경화성 수지 조성물을 반경화 또는 경화한 수지 함침 섬유 기재이며, 상기 미경화 수지층은, 상기 수지 함침 섬유 기재의 편면 상에 200㎛를 초과 2000㎛ 이하의 두께로 형성된 미경화 열경화성 수지 조성물로 이루어지는 것이고, 상기 섬유 기재에 함침하는 열경화성 수지 조성물 및 상기 미경화 수지층을 형성하는 열경화성 수지 조성물 중 적어도 하나는, 이온 트랩제를 함유하는 것이 바람직하다.
이러한 봉지재 적층 복합체이면, 미경화 수지층의 두께가 적절할 뿐만 아니라, 팽창 계수가 매우 작은 수지 함침 섬유 기재가, 봉지 경화시의 미경화 수지층의 수축 응력을 억제할 수 있으므로, 대구경의 유기 기판, 금속 등의 대경 기판, 또는 웨이퍼를 봉지한 경우라도, 기판·웨이퍼의 휨, 기판으로부터의 반도체 소자의 박리를 억제하면서, 반도체 소자 탑재면을 웨이퍼 레벨로 일괄 봉지할 수 있으며, 또한 봉지 후에는 내열성이나 내습성 등의 봉지 성능이 우수하다. 또한, 이온 트랩제를 함유함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있으므로, 범용성이 높은 봉지재 적층 복합체가 된다.
또한, 상기 섬유 기재에 함침하는 열경화성 수지 조성물 및 상기 미경화 수지층을 형성하는 열경화성 수지 조성물이 모두, 상기 이온 트랩제를 함유하는 것이 바람직하다.
이에 따라, 반도체 장치 외부로부터 침입해 오는 이온성 불순물, 나아가 섬유 기재, 반도체 소자, 및 반도체 소자 탑재 기판 유래의 이온성 불순물을 보다 확실하게 포착(捕捉)할 수 있으므로, 보다 신뢰성이 높은 반도체 장치를 제공할 수 있는 봉지재 적층 복합체가 된다.
나아가, 본 발명에서는, 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼로서, 상기 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 탑재 또는 형성한 기판·웨이퍼의 반도체 소자 탑재면 또는 반도체 소자 형성면을 피복하고, 상기 미경화 수지층을 가열, 경화함으로써, 상기 봉지재 적층 복합체에 의해 일괄 봉지된 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼를 제공한다.
이러한 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼라면, 웨이퍼의 휨이 발생하거나, 반도체 소자가 박리되거나 하는 것이 억제된 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼가 된다.
또한, 본 발명에서는, 반도체 장치로서, 상기 봉지후 반도체 소자 탑재 기판, 또는 봉지후 반도체 소자 형성 웨이퍼를 다이싱하여, 싱귤레이션한 반도체 장치를 제공한다.
이러한 반도체 장치라면, 내열성이나 내습성 등의 봉지 성능이 우수한 봉지재 적층 복합체에 의해 봉지되고, 또한 휨이 억제된 기판·웨이퍼로부터 반도체 장치를 제조할 수 있으므로, 잔류 응력이 적은 고품질의 반도체 장치가 된다.
또한, 본 발명에서는 반도체 장치를 제조하는 방법으로서, 상기 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 탑재한 기판의 반도체 소자 탑재면, 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 피복하는 피복 공정, 상기 미경화 수지층을 가열, 경화함으로써, 상기 반도체 소자 탑재면 또는 상기 반도체 소자 형성면을 일괄 봉지하고, 봉지후 반도체 소자 탑재 기판 또는 봉지후 반도체 소자 형성 웨이퍼로 하는 봉지 공정, 및 상기 봉지후 반도체 소자 탑재 기판 또는 상기 봉지후 반도체 소자 형성 웨이퍼를 다이싱하여, 싱귤레이션함으로써, 반도체 장치를 제조하는 싱귤레이션 공정을 가지는 반도체 장치의 제조 방법을 제공한다.
이러한 반도체 장치의 제조 방법이라면, 피복 공정에서 상기 봉지재 적층 복합체의 미경화 수지층에 의해 간편하게, 충전 불량 없이 반도체 소자 탑재면 또는 반도체 소자 형성면을 피복할 수 있다.
또한, 상기 봉지재 적층 복합체를 사용하므로, 지지 웨이퍼가 미경화 수지층의 경화시의 수축 응력을 억제할 수 있으므로, 봉지 공정에서는 상기 반도체 소자 탑재면 또는 상기 반도체 소자 형성면을 일괄 봉지할 수가 있으며, 대구경이나 박형의 기판·웨이퍼를 봉지한 경우라도, 기판·웨이퍼의 휨, 반도체 소자의 박리가 억제된 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼를 얻을 수 있다. 나아가, 싱귤레이션 공정에서는 내열성이나 내습성 등의 봉지 성능이 우수한 봉지재 적층 복합체에 의해 봉지되고, 또한 휨이 억제된 상기 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼로부터 반도체 장치를 다이싱하여, 싱귤레이션할 수 있으므로, 고품질의 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법이 된다.
이상 설명한 바와 같이, 본 발명의 봉지재 적층 복합체이면, 지지 웨이퍼가 경화 봉지시의 미경화 수지층의 수축 응력을 억제할 수 있으므로, 대구경이나 박형의 기판·웨이퍼를 봉지한 경우라도, 기판·웨이퍼에 휨이 발생하거나, 반도체 소자가 박리되는 것을 억제할 수 있고, 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 웨이퍼 레벨로 일괄 봉지할 수 있으며, 또한 봉지 후에는 내열성이나 내습성 등의 봉지 성능이 우수하여, 범용성이 매우 높은 봉지재 적층 복합체가 된다. 또한, 상기 봉지재 적층 복합체에 의해 봉지된 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼는, 기판이나 웨이퍼에 휨이 발생하거나, 반도체 소자가 박리되는 것이 억제된다. 나아가, 내열성이나 내습성 등의 봉지 성능이 우수한 봉지재 적층 복합체에 의해 봉지되고, 또한 휨이 억제된 상기 봉지후 반도체 소자 탑재 기판 및 상기 봉지후 반도체 소자 형성 웨이퍼를 싱귤레이션한 반도체 장치는 고품질이 된다. 또한, 상기 봉지재 적층 복합체를 이용한 반도체 장치의 제조 방법에 의해, 고품질의 반도체 장치를 제조할 수 있다.
도 1은, 본 발명의 봉지재 적층 복합체의 단면도의 일 예이다.
도 2는, 본 발명의 봉지재 적층 복합체에 의해 봉지된 (a) 봉지후 반도체 소자 탑재 기판 및 (b) 봉지후 반도체 소자 형성 웨이퍼의 단면도의 일 예이다.
도 3은, (a) 봉지후 반도체 소자 탑재 기판으로부터 제작된 본 발명의 반도체 장치, 및 (b) 봉지후 반도체 소자 형성 웨이퍼로부터 제작된 본 발명의 반도체 장치의 단면도의 일 예이다.
도 4는, 본 발명의 봉지재 적층 복합체를 이용하여 반도체 소자를 탑재한 기판으로부터 반도체 장치를 제조하는 방법의 흐름도의 일 예이다.
이하, 본 발명의 봉지재 적층 복합체, 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼, 반도체 장치, 및 반도체 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명은 이것들로 한정되는 것은 아니다.
상술한 바와 같이, 반도체 소자를 형성한 대구경이나 박형의 기판·웨이퍼를 봉지한 경우라도, 기판·웨이퍼에 휨이 발생하거나, 반도체 소자가 박리되는 것을 억제할 수 있고, 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 웨이퍼 레벨로 일괄 봉지할 수 있으며, 또한 봉지 후에는 내열성이나 내습성 등의 봉지 성능이 우수한 범용성이 높은 봉지재가 요구되고 있었다.
본 발명자들은, 상기 과제를 달성하기 위하여 예의 검토를 거듭한 결과, 지지 웨이퍼와, 상기 지지 웨이퍼의 편면 상에 적층 형성된 미경화 열경화성 수지로 이루어진 미경화 수지층을 가지는 봉지재 적층 복합체라면, 지지 웨이퍼에 의해 수지 경화시의 수축 응력을 억제할 수 있고, 상기 지지 웨이퍼와 반도체 소자를 형성한 웨이퍼의 팽창 계수의 차를 없앰으로써, 미경화 수지층의 경화시의 수축 응력을 한층 억제할 수 있는 것을 발견하였고, 이 수축 응력의 억제 작용에 의해, 대구경이나 박형의 기판·웨이퍼를 봉지한 경우라도, 기판·웨이퍼의 휨, 반도체 소자의 박리를 억제할 수 있는 것을 발견하였다. 본 발명의 봉지재 적층 복합체를 이용하면 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 웨이퍼 레벨로 일괄 봉지할 수 있으며, 또한 봉지 후에는 내열성이나 내습성 등의 봉지 성능이 우수하여, 범용성이 매우 높은 봉지재가 되는 것을 찾아내, 본 발명의 봉지재 적층 복합체를 완성시켰다.
또한, 본 발명자들은, 상기 봉지재 적층 복합체에 의해 일괄 봉지된 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼라면, 기판·웨이퍼의 휨이 발생하거나, 반도체 소자가 박리되거나 하는 것이 억제된 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼가 된다는 것을 발견하였으며, 나아가, 이처럼 휨이나 반도체 소자의 박리가 억제된 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼를 싱귤레이션함으로써, 고품질의 반도체 장치를 얻을 수 있다는 것을 발견하여, 본 발명의 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼, 및 반도체 장치를 완성시켰다.
그리고, 본 발명자들은, 상기 봉지재 적층 복합체를 이용함으로써 간편하게 반도체 소자 탑재면 또는 반도체 소자 형성면을 피복할 수 있다는 것을 발견하였고, 상기 봉지재 적층 복합체의 미경화 수지층을 가열, 경화함으로써 상기 반도체 소자 탑재면 또는 반도체 소자 형성면을 일괄 봉지할 수 있다는 것을 발견하였으며, 나아가, 이처럼 봉지 성능이 우수한 봉지재 적층 복합체에 의해 봉지되어, 휨, 반도체 소자의 박리가 억제된 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼를 다이싱하여, 싱귤레이션함으로써, 고품질의 반도체 장치를 제조할 수 있다는 것을 발견하여, 본 발명의 반도체 장치의 제조 방법을 완성시켰다.
본 발명의 봉지재 적층 복합체는, 반도체 소자를 탑재한 기판의 반도체 소자 탑재면 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 일괄 봉지하기 위한 봉지재 적층 복합체로서, 지지 웨이퍼와, 상기 지지 웨이퍼의 편면 상에 형성된 미경화 열경화성 수지로 이루어진 미경화 수지층으로 이루어진 것이다.
＜지지 웨이퍼＞
본 발명의 지지 웨이퍼는 구경(口徑), 두께, 재질 등에 특별한 제약은 없는데, 봉지하는 대상이 되는 반도체 소자를 탑재 또는 형성한 기판·웨이퍼에 따라 선택할 수 있다. 또한 지지 웨이퍼는, 상기 반도체 소자를 탑재 또는 형성한 기판·웨이퍼와의 팽창 계수 차가 3ppm 이하인 것이 바람직하다. 보다 구체적으로는, 실온(25℃±10℃)~200℃에서의 선팽창 계수의 차가 3ppm/℃ 이하(즉, 0~3ppm/℃)인 것이 바람직하다. 팽창 계수의 차를 3ppm 이하로 함으로써, 후술하는 미경화 수지층을 경화시켰을 때의 수축 응력을 지지 웨이퍼에 의해 충분히 억제할 수 있으므로, 본 발명의 봉지재 적층 복합체에 의해 대경이나 박형의 기판·웨이퍼를 봉지한 경우라도, 기판·웨이퍼의 휨, 반도체 소자의 박리를 보다 확실하게 억제할 수 있다.
지지 웨이퍼로는, 실리콘(Si) 웨이퍼, SiC 웨이퍼 등을 적용할 수 있으며, 특별히 제한되지 않지만, 실리콘 웨이퍼를 이용하는 것이 바람직하다. 일반적으로 반도체 소자가 탑재 또는 형성되는 웨이퍼는 실리콘 웨이퍼이기 때문에, 이와 동일한 실리콘 웨이퍼를 지지 웨이퍼로 이용함으로써 미경화 수지층을 경화시켰을 때의 수축 응력을 보다 억제할 수 있다.
또한 본 발명에서는 지지 웨이퍼로서, 섬유 기재에 열경화성 수지 조성물을 함침시켜, 상기 열경화성 수지 조성물을 반경화 또는 경화한 수지 함침 섬유 기재로 할 수도 있다. 이러한 수지 함침 섬유 기재는 팽창 계수가 매우 작아, 후술하는 미경화 수지층을 경화시켰을 때의 수축 응력을 억제할 수 있으므로, 본 발명의 봉지재 적층 복합체에 의해 대형 유기 수지 기판이나 금속 등의 대구경 기판, 대구경 웨이퍼를 봉지한 경우라도, 기판·웨이퍼의 휨, 기판으로부터의 반도체 소자의 박리를 억제할 수 있다.
[섬유 기재]
상기 섬유 기재로서 사용할 수 있는 것으로는, E 유리, S 유리, T 유리 또는 D 유리 중에서 선택되는 유리 섬유를 이용하는 것이 바람직하다. 또한, 일반적으로, 상기 이외의 유리 섬유를 이용하면 나트륨 등의 알칼리 이온 성분이 많이 포함되기 때문에 봉지재로서의 신뢰성이 저하되고, 그뿐 아니라 불순물이 많이 포함되기 때문에 전기 특성의 열화가 염려되지만, 본 발명과 같이 섬유 기재에 함침하는 열경화성 수지 조성물 및 미경화 수지층을 형성하는 열경화성 수지 조성물 중 적어도 하나에 이온 트랩제를 함유한다면, 이들 섬유 기재도 사용할 수 있다. 이에 따라, 200㎛를 초과하는 비교적 두꺼운 봉지층을 가지는 반도체 장치라도 휨이 적고, 신뢰성이 높은 반도체 장치를 얻을 수 있다. 또한, 필요에 따라, 유리 섬유 이외에는 고순도의 석영 섬유 등을 사용하는 것도 가능하다.
상기 섬유 기재의 형태로는, 예를 들면 장(長)섬유 필라멘트를 일정 방향으로 평행하게 엮은 로빙(roving), 섬유 클로스(cloth), 부직포 등의 시트형상의 것, 나아가, 촙트 스트랜드 매트(chopped strand mat) 등을 예시할 수 있지만, 적층체를 형성할 수 있는 것이라면 특별히 제한되지 않는다.
[열경화성 수지 조성물]
상기한 본 발명의 봉지재 적층 복합체에 있어서는, 섬유 기재에 함침하는 열경화성 수지 조성물 및 미경화 수지층을 형성하는 열경화성 수지 조성물 중 적어도 하나가 이온 트랩제를 함유하는 것이지만, 특별히, 섬유 기재에 함침하는 열경화성 수지 조성물 및 미경화 수지층을 형성하는 열경화성 수지 조성물이 모두 이온 트랩제를 함유하는 것이 바람직하다.
이온 트랩제로는 하이드로탈사이트류, 몰리브덴산아연, 산화란탄 등의 희토류 산화물 등의 무기물, 이온교환 수지 등을 사용할 수 있다. 한편, 이온 트랩제로는, 반도체 장치의 신뢰성에 영향을 끼치지 않는 것이 바람직하며, 상기 재료로 한정되는 것은 아니다.
상기 성분은 이온 트랩제로서 작용하여, 유리 섬유 등의 섬유 기재 유래의 이온성 불순물의 트랩이나 반도체 장치 외부로부터 침입해 오는 이온성 불순물의 포착, 나아가 반도체 소자, 반도체 소자 탑재 유기 기판 유래의 이온성 불순물을 포착하는 효과가 있을 뿐만 아니라, 특히, 봉지 수지층이 200㎛를 초과하는 비교적 두꺼운 봉지층을 가지는 경우라도, 기판의 휨의 저감이나 반도체 장치의 고신뢰성을 발현시키기 위해서는 필수적이다.
상기 열경화성 수지 조성물로는, 하이드로탈사이트류, 몰리브덴산아연, 산화란탄 등의 희토류 산화물 등을 이온 트랩제로서 함유하는 하기에 예시하는 에폭시 수지, 실리콘 수지, 에폭시 실리콘 혼성 수지를 예시할 수 있지만, 통상 반도체 소자의 봉지에 사용되는 열경화성의 수지라면 특별히 제한되지 않는다.
대표적인 이온 트랩제로서 하기 식으로 표시되는 하이드로탈사이트류를 예로 설명한다. 하이드로탈사이트류는 열경화성 수지와 경화제의 합계 100 질량부에 대하여 1~10 질량부인 것이 바람직하다. 1 질량부 이상이면 충분한 불순물 포착 능력을 얻을 수 있다. 10 질량부 이하이면 불순물 포착 능력으로서는 충분하고, 또한 하이드로탈사이트류 자신의 흡습량의 증가에 따른, 내습 리플로우 특성의 저하를 억제할 수 있다.
MgxAly(OH)2x+3y-2z(CO3)z·mH2O
(x, y, z는 각각 0＜y/x≤1, 0≤z/y＜1.5인 관계를 가지며, m은 정수를 나타낸다.)
또한, 몰리브덴산아연을 이용하는 경우에는 열경화성 수지와 경화제의 합계 100 질량부에 대하여 0.5 질량부 이상인 것이 바람직하다. 0.5 질량부 이상이면 충분한 불순물 포착 능력을 얻을 수 있다. 첨가량의 상한은 특별히 제한되는 것은 아니지만, 접착성이나 가공성을 유지한다는 관점으로부터, 5~50중량%인 것이 바람직하다.
또한, 산화란탄과 같은 희토류 산화물도 이온 트랩제로서 사용할 수 있다. 희토류 산화물 중에서도 산화란탄이 바람직하다.
산화란탄의 사용량은 열경화성 수지와 경화제의 합계 100 질량부에 대하여 0.2~5 질량부인 것이 바람직하다. 0.2 질량부 이상이면 충분한 불순물 포착 능력을 얻을 수 있다. 5 질량부 이하이면 산화란탄 자신의 흡습량의 증가에 의한, 내습 리플로우 특성의 저하를 억제할 수 있다.
상기 이온 트랩제는 1종 단독으로도, 또는 2종 이상을 병용할 수도 있다.
[수지 함침 섬유 기재의 제작 방법]
섬유 기재에 열경화성 수지 조성물을 함침시키는 방법으로는, 용제법과 핫멜트법 중 어떠한 방법을 실시하여도 관계없다. 용제법이란, 열경화성 수지 조성물을 유기용제에 용해한 수지 바니시를 조정하여, 수지 바니시를 섬유 기재에 함침시킨 후, 용제를 가열 휘산시키는 방법을 말하며, 핫멜트법이란, 고형의 열경화성 수지 조성물을 가열하여 녹이고 상기 섬유 기재에 함침시키는 방법이다.
섬유 기재에 함침한 열경화성 수지 조성물을 반경화하는 방법으로는, 특별히 제한되어 있지 않지만, 상기 섬유 기재에 함침한 열경화성 수지 조성물을 가열에 의해 탈용매 등 하여 반경화하는 방법 등을 예시할 수 있다. 또한, 섬유 기재에 함침한 열경화성 수지 조성물을 경화하는 방법으로는, 특별히 제한되어 있지 않지만, 섬유 기재에 함침한 열경화성 수지 조성물을 가열에 의해 경화하는 방법 등을 예시할 수 있다.
섬유 기재에 열경화성 수지 조성물을 함침시켜, 상기 열경화성 수지 조성물을 반경화 또는 경화한 수지 함침 섬유 기재의 두께는 사용하는 섬유 클로스 등의 섬유 기재의 두께에 따라 결정되는데, 두꺼운 수지 함침 섬유 기재를 제작하는 경우에는 섬유 클로스 등의 섬유 기재의 사용 매수를 많이 하여, 적층해서 제작한다.
본 발명에 있어서 반경화란, JIS K 6800 「접착제·접착용어」에 정의되어 있는 B-스테이지(열경화성 수지 조성물의 경화 중간체, 이 상태에서의 수지는 가열하면 연화되어, 특정 종류의 용제와 접촉하면 팽윤되지만, 완전히 용융, 용해되지는 않음) 상태를 말한다.
상기 수지 함침 섬유 기재의 두께는, 섬유 기재에 함침시킨 열경화성 수지 조성물을 반경화 및 경화한 어떠한 경우에도 50㎛~1㎜인 것이 바람직하고, 보다 바람직하게는 100㎛~500㎛의 것이 바람직하다. 50㎛ 이상이면 너무 얇아 쉽게 변형되는 것을 억제할 수 있으므로 바람직하고, 또한, 1㎜ 이하이면 반도체 장치 그 자체가 두꺼워지는 것을 억제할 수 있으므로 바람직하다.
또한, 상기 수지 함침 섬유 기재의 X-Y방향의 팽창 계수는, 실온(25℃±10℃)~200℃의 범위에서 5ppm/℃ 이상 30ppm/℃ 이하인 것이 바람직하고, 10ppm/℃ 이상 25ppm/℃ 이하인 것이 보다 바람직하다.
이처럼, 상기 수지 함침 섬유 기재의 X-Y방향의 팽창 계수가 5ppm/℃ 이상 30ppm/℃ 이하이면, 상기 반도체 소자를 탑재한 기판과의 팽창 계수의 차가 작아지고, 그 결과 봉지되는 기판의 휨, 기판으로부터의 반도체 소자의 박리를 보다 확실하게 억제할 수 있다. 한편, X-Y방향이란 수지 함침 섬유 기재의 면방향을 말한다. 또한, X-Y방향의 팽창 계수는, 수지 함침 섬유 기재의 면방향으로 임의로 X축, Y축을 취해 측정한 팽창 계수를 말한다.
상기 수지 함침 섬유 기재는 반도체 소자 탑재면을 일괄 봉지한 후의 휨을 저감시켜, 1개 이상의 반도체 소자를 배열, 접착시킨 기판을 보강하기 위해 중요하다. 그러므로, 단단하고 강직한 수지 함침 섬유 기재인 것이 바람직하다.
<미경화 수지층>
본 발명의 봉지재 적층 복합체는 미경화 수지층을 갖는다. 상기 미경화 수지층은, 상기 지지 웨이퍼의 편면 상에 형성된 미경화 열경화성 수지로 이루어진 것이다. 미경화 수지층은, 봉지하기 위한 수지층이 된다.
또한, 상기 미경화 수지층의 두께는 웨이퍼 상에 탑재 혹은 형성되는 반도체 소자의 두께에 의존한다. 고도의 신뢰성을 확보하기 위해서는, 반도체 소자 표면 상으로부터의(수직방향의) 봉지 수지층의 두께는, 10~2000미크론(㎛)이다. 이 점으로부터 통상, 상기 미경화 수지층의 두께는 20미크론 이상 2000미크론 이하인 것이 바람직하다. 상기 미경화 수지층의 두께가 20미크론 이상이면 반도체 소자 상에 필요한 봉지 수지층의 두께를 확보하여, 너무 얇아서 충전성의 불량이나 막두께의 불균일이 생기는 것을 억제할 수 있으므로 바람직하고, 2000미크론 이하이면 봉지된 봉지 후의 웨이퍼 및 반도체 장치의 두께가 너무 두꺼워져서 고밀도의 실장이 곤란해지는 것을 억제할 수 있으므로 바람직하다.
상기 미경화 수지층은, 특별히 제한되어 있지 않지만, 통상 반도체 소자의 봉지에 사용되는 액상 에폭시 수지나 고형의 에폭시 수지, 실리콘 수지, 또는 에폭시 수지와 실리콘 수지로 이루어진 혼성 수지로 이루어진 미경화 수지층인 것이 바람직하다. 특히, 상기 미경화 수지층은, 50℃ 미만에서 고형화되고, 또한 50℃ 이상 150℃ 이하에서 용융되는 에폭시 수지, 실리콘 수지, 및 에폭시 실리콘 혼성 수지 중 어느 하나를 포함하는 것이 바람직하다. 이러한 것이라면, 취급이 용이하며, 제조하기에도, 봉지재로서 사용하기에도 좋다. 또한, 미경화 수지층은 열경화성 수지로 이루어졌다는 점에서, 미경화 수지층의 용융온도의 상한은 반응이 시작되는 온도 이하인 것이 바람직하다.
이러한 미경화 수지층이면, 팽창 계수가 매우 작은 수지 함침 섬유 기재가 이들 수지를 포함하는 미경화 수지층의 경화시의 수축 응력을 억제할 수 있으므로, 대형 유기 수지 기판이나 금속 등의 대경 기판, 웨이퍼를 봉지한 경우라도, 기판·웨이퍼의 휨, 기판으로부터의 반도체 소자의 박리를 보다 확실하게 억제할 수 있다. 또한, 특히 봉지 후에는 내열성이나 내습성 등의 봉지 성능이 우수한 봉지재 적층 복합체가 된다.
나아가, 미경화 수지층은, 하이드로탈사이트, 몰리브덴산아연, 산화란탄 등의 이온 트랩제를 함유하며, 50℃ 미만에서 고형화되고, 또한 50℃ 이상에서 용융되는 에폭시 수지, 실리콘 수지, 및 에폭시 실리콘 혼성 수지 중 어느 하나를 포함하는 것이 바람직하다. 용융 온도의 상한으로는 열경화성 수지 조성물의 반응, 사용하는 촉매 등에 의존하지만, 180℃ 이하가 바람직하다.
[에폭시 수지]
상기 에폭시 수지로는, 특별히 제한되어 있지 않지만, 예를 들면, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 3,3',5,5'-테트라메틸-4,4'-비페놀형 에폭시 수지 또는 4,4'-비페놀형 에폭시 수지와 같은 비페놀형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 비스페놀 A 노볼락형 에폭시 수지, 나프탈렌디올형 에폭시 수지, 트리스페닐올메탄형 에폭시 수지, 테트라키스페닐올에탄형 에폭시 수지, 및 페놀디시클로펜타디엔노볼락형 에폭시 수지의 방향환을 수소화한 에폭시 수지, 지환식 에폭시 수지 등 실온으로 액상이나 고체인 공지의 에폭시 수지를 들 수 있다. 또한, 필요에 따라, 상기 이외의 에폭시 수지를 일정량 병용할 수 있다.
상기 에폭시 수지로 이루어진 미경화 수지층은, 반도체 소자를 봉지하는 수지층이 되는 점으로부터 염소 등의 할로겐 이온, 또한 나트륨 등의 알칼리 이온은 최대한 줄인 것이 바람직하다. 이온 교환수 50㎖에 시료 10g를 첨가하고, 밀봉하여 120℃의 오븐 안에 20시간 정치(靜置)한 후, 가열 추출하는 120℃에서의 추출에서 어떠한 이온이든 10ppm 이하인 것이 바람직하다.
에폭시 수지로 이루어진 미경화 수지층에는 에폭시 수지의 경화제를 포함할 수 있다. 상기 경화제로는 페놀 노볼락 수지, 각종 아민 유도체, 산무수물이나 산무수물기를 일부 개환시켜 카르본산을 생성시킨 것 등을 사용할 수 있다. 그 중에서도 본 발명의 봉지재 적층 복합체를 이용하여 제조되는 반도체 장치의 신뢰성을 확보하기 위해 페놀 노볼락 수지가 바람직하다. 특히, 상기 에폭시 수지와 상기 페놀 노볼락 수지의 혼합비를 에폭시기와 페놀성 수산기의 비율이 1:0.8~1.3이 되도록 혼합하는 것이 바람직하다.
추가로, 상기 에폭시 수지와 상기 경화제의 반응을 촉진시키기 위해, 반응 촉진제로서 이미다졸 유도체, 포스핀 유도체, 아민 유도체, 유기 알루미늄 화합물 등의 금속 화합물 등을 사용할 수도 있다.
에폭시 수지로 이루어진 미경화 수지층에는, 추가로 필요에 따라 각종 첨가제를 배합할 수 있다. 예를 들면, 수지의 성질을 개선할 목적으로 여러 가지 열가소성 수지, 열가소성 엘라스토머(elastomer), 유기 합성 고무, 실리콘계 등의 저응력제, 왁스류, 할로겐 트랩제 등의 첨가제를 첨가 배합할 수 있다.
[실리콘 수지]
상기 실리콘 수지로는, 열경화성 실리콘 수지 등을 사용할 수 있다.
특히, 실리콘 수지로 이루어진 미경화 수지층은 부가경화형 실리콘 수지 조성물을 포함하는 것이 바람직하다. 상기 부가경화형 실리콘 수지 조성물로는, (A) 비공역(非供役) 이중결합을 가지는 유기 규소 화합물, (B) 오르가노하이드로젠폴리실록산, 및 (C) 백금계 촉매를 필수 성분으로 하는 것이 특히 바람직하다. 이하, 이들 (A)~(C) 성분에 대하여 설명한다.
(A)성분: 비공역 이중결합을 가지는 유기 규소 화합물
상기 (A) 비공역 이중결합을 가지는 유기 규소 화합물로는,
일반식(1): R1R2R3SiO-(R4R5SiO)a-(R6R7SiO)b-SiR1R2R3
(식 중, R1은 비공역 이중결합 함유 1가 탄화수소기를 나타내고, R2~R7은 각각 동일하거나 상이한 1가 탄화수소기를 나타내고, a 및 b는 0≤a≤500, 0≤b≤250, 또한 0≤a＋b≤500을 만족하는 정수이다.)
으로 표시되는 오르가노폴리실록산을 예시할 수 있다.
상기 일반식(1) 중, R1은 비공역 이중결합 함유 1가 탄화수소기이고, 바람직하게는 탄소수 2~8, 특히 바람직하게는 탄소수 2~6의 알케닐기로 대표되는 지방족 불포화 결합을 가지는 비공역 이중결합 함유 1가 탄화수소기이다.
상기 일반식(1) 중, R2~R7은 각각 동일하거나 상이한 1가 탄화수소기이고, 바람직하게는 탄소수 1~20, 특히 바람직하게는 탄소수 1~10의 알킬기, 알케닐기, 아릴기, 아랄킬기 등을 들 수 있다. 또한, 이 중 R4~R7은, 보다 바람직하게는 지방족 불포화 결합을 제외하는 1가 탄화수소기이고, 특히 바람직하게는 알케닐기 등의 지방족 불포화 결합을 가지지 않는 알킬기, 아릴기, 아랄킬기 등을 들 수 있다. 또한, 이 중 R6, R7은 방향족 1가 탄화수소기인 것이 바람직하고, 페닐기나 톨릴기 등의 탄소수 6~12의 아릴기 등인 것이 특히 바람직하다.
상기 일반식(1) 중, a 및 b는 0≤a≤500, 0≤b≤250, 또한 0≤a＋b≤500을 만족하는 정수로, a는 10≤a≤500인 것이 바람직하고, b는 0≤b≤150인 것이 바람직하고, 또한 a＋b는 10≤a＋b≤500을 만족하는 것이 바람직하다.
상기 일반식(1)으로 표시되는 오르가노폴리실록산은, 예를 들어, 환상 디페닐폴리실록산, 환상 메틸페닐폴리실록산 등의 환상 디오르가노폴리실록산과, 말단기를 구성하는 디페닐테트라비닐디실록산, 디비닐테트라페닐디실록산 등의 디실록산의 알칼리 평형화 반응을 통해 얻을 수 있지만, 이 경우, 알칼리 촉매(특히, KOH 등의 강알칼리)에 의한 평형화 반응에서는, 소량의 촉매로 불가역 반응으로 중합이 진행되기 때문에, 정량적으로 개환 중합만이 진행되고, 말단 봉쇄율도 높으므로, 통상, 실라놀기 및 염소기(클로르분(分))는 함유되지 않는다.
상기 일반식(1)으로 표시되는 오르가노폴리실록산으로는, 구체적으로 하기의 것을 예시할 수 있다.
[화학식 1]
Figure pat00001
(상기 식에 있어서, k, m은, 0≤k≤500, 0≤m≤250, 또한 0≤k＋m≤500을 만족하는 정수이고, 바람직하게는 5≤k＋m≤250, 또한 0≤m/(k＋m)≤0.5를 만족하는 정수이다.)
(A)성분으로는, 상기 일반식(1)으로 표시되는 직쇄 구조를 가지는 오르가노폴리실록산 이외에, 필요에 따라, 3관능성 실록산 단위, 4관능성 실록산 단위 등을 포함하는 3차원 망목(網目, 그물코)구조를 가지는 오르가노폴리실록산을 병용하는 것도 가능하다. (A) 비공역 이중결합을 가지는 유기 규소 화합물은 1종 단독으로 이용할 수도 있고 2종 이상을 혼합하여 이용할 수도 있다.
(A) 비공역 이중결합을 가지는 유기 규소 화합물 중의 비공역 이중결합을 가지는 기(Si원자에 결합되는 이중결합을 가지는 1가 탄화수소기)의 양은, 전체 1가 탄화수소기(Si원자에 결합되는 모든 1가 탄화수소기) 중 1~50몰%인 것이 바람직하고, 보다 바람직하게는 2~40몰%, 특히 바람직하게는 5~30몰%이다. 비공역 이중결합을 가지는 기의 양이 1몰% 이상이면 경화시켰을 때에 양호한 경화물을 얻을 수 있으며, 50몰% 이하이면 경화시켰을 때의 기계적 특성이 양호하므로 바람직하다.
또한, (A) 비공역 이중결합을 가지는 유기 규소 화합물은 방향족 1가 탄화수소기(Si원자에 결합되는 방향족 1가 탄화수소기)를 가지는 것이 바람직하고, 방향족 1가 탄화수소기의 함유량은, 전체 1가 탄화수소기(Si원자에 결합되는 모든 1가 탄화수소기)의 0~95몰%인 것이 바람직하고, 보다 바람직하게는 10~90몰%, 특히 바람직하게는 20~80몰%이다. 방향족 1가 탄화수소기는 수지 중에 적당량 포함되는 것이, 경화시켰을 때의 기계적 특성이 양호하고 제조도 용이하다는 이점이 있다.
(B)성분: 오르가노하이드로젠폴리실록산
상기 (B)성분으로는, 1분자 중에 규소원자에 결합된 수소원자(SiH기)를 2개 이상 가지는 오르가노하이드로젠폴리실록산이 바람직하다. 1분자 중에 규소원자에 결합된 수소원자(SiH기)를 2개 이상 가지는 오르가노하이드로젠폴리실록산이면, 가교제로서 작용하여, (B)성분 중의 SiH기와 (A)성분의 비닐기, 알케닐기 등의 비공역 이중결합 함유기가 부가 반응함으로써, 경화물을 형성할 수 있다.
또한, (B) 오르가노하이드로젠폴리실록산은, 방향족 1가 탄화수소기를 가지는 것이 바람직하다. 이처럼, 방향족 1가 탄화수소기를 가지는 (B) 오르가노하이드로젠폴리실록산이면, 상기 (A)성분과의 상용성을 높일 수 있다. (B) 오르가노하이드로젠폴리실록산은 1종 단독으로 이용할 수도 있고 2종 이상을 혼합하여 이용할 수도 있으며, 예를 들어, 방향족 탄화수소기를 가지는 (B) 오르가노하이드로젠폴리실록산을 (B)성분의 일부 또는 전부로 포함시킬 수 있다.
(B) 오르가노하이드로젠폴리실록산으로는, 이것으로 한정되는 것은 아니지만, 1,1,3,3-테트라메틸디실록산, 1,3,5,7-테트라메틸시클로테트라실록산, 트리스(디메틸하이드로젠실록시)메틸실란, 트리스(디메틸하이드로젠실록시)페닐실란, 1-글리시독시프로필-1,3,5,7-테트라메틸시클로테트라실록산, 1,5-글리시독시프로필-1,3,5,7-테트라메틸시클로테트라실록산, 1-글리시독시프로필-5-트리메톡시실릴에틸-1,3,5,7-테트라메틸시클로테트라실록산, 양(兩)말단 트리메틸실록시기 봉쇄 메틸하이드로젠폴리실록산, 양말단 트리메틸실록시기 봉쇄 디메틸실록산·메틸하이드로젠실록산 공중합체, 양말단 디메틸하이드로젠실록시기 봉쇄 디메틸폴리실록산, 양말단 디메틸하이드로젠실록시기 봉쇄 디메틸실록산·메틸하이드로젠실록산 공중합체, 양말단 트리메틸실록시기 봉쇄 메틸하이드로젠실록산·디페닐실록산 공중합체, 양말단 트리메틸실록시기 봉쇄 메틸하이드로젠실록산·디페닐실록산·디메틸실록산 공중합체, 트리메톡시실란 중합체, (CH3)2HSiO1 /2 단위와 SiO4 /2 단위로 이루어진 공중합체, (CH3)2HSiO1 /2 단위와 SiO4 /2단위와 (C6H5)SiO3 /2 단위로 이루어진 공중합체 등을 들 수 있다.
또한, 하기 구조로 표시되는 단위를 사용하여 얻어지는 오르가노하이드로젠폴리실록산도 이용할 수 있다.
[화학식 2]
Figure pat00002

또한, (B) 오르가노하이드로젠폴리실록산으로는 하기의 것을 들 수 있다.
[화학식 3]
Figure pat00003

(B) 오르가노하이드로젠폴리실록산의 분자 구조는, 직쇄상, 환상, 분기상, 3차원 망상 구조 중 어떠한 것이어도 관계없지만, 1분자 중의 규소원자의 수(또는 중합체인 경우에는 중합도)는 2 이상이 바람직하고, 보다 바람직하게는 2~1,000, 특히 바람직하게는 2~300 정도의 것을 사용할 수 있다.
(B) 오르가노하이드로젠폴리실록산의 배합량은, (A)성분의 알케닐기 등의 비공역 이중결합을 가지는 기 1개당 (B)성분 중의 규소원자 결합 수소원자(SiH기)가 0.7~3.0개가 되는 양인 것이 바람직하다.
(C)성분: 백금계 촉매
상기 (C)성분에는, 백금계 촉매가 이용된다. (C) 백금계 촉매로는, 예를 들어, 염화백금산, 알코올 변성 염화백금산, 킬레이트 구조를 가지는 백금착체 등을 들 수 있다. 이들은 1종 단독으로 사용할 수도 있고, 2종 이상의 조합으로도 사용할 수 있다.
(C) 백금계 촉매의 배합량은, 경화 유효량으로, 이른바 촉매량이라고도 하며, 통상, 상기 (A)성분 및 (B)성분의 총질량 100질량부 당, 백금족 금속의 질량 환산으로 0.1~500ppm인 것이 바람직하고, 특히 0.5~100ppm의 범위인 것이 바람직하다.
상기 실리콘 수지로 이루어진 미경화 수지층은, 반도체 소자를 봉지하는 수지층이 된다는 점에서 염소 등의 할로겐 이온, 또한 나트륨 등의 알칼리 이온은 최대한 줄인 것이 바람직하다. 통상, 120℃에서의 추출에서 어떠한 이온이든 10ppm 이하인 것이 바람직하다.
[에폭시 수지와 실리콘 수지로 이루어진 혼성 수지]
상기 혼성 수지에 포함되는 에폭시 수지와 실리콘 수지로는, 상술한 에폭시 수지와 상술한 실리콘 수지를 들 수 있다.
상기 혼성 수지로 이루어진 미경화 수지층은, 반도체 소자를 봉지하는 수지층이 된다는 점에서 염소 등의 할로겐 이온, 또 나트륨 등의 알칼리 이온은 최대한 줄인 것이 바람직하다. 통상, 120℃에서의 추출에서 어떠한 이온이든 10ppm 이하인 것이 바람직하다.
[무기 충전제]
본 발명과 관련되는 미경화 수지층에는 무기 충전제를 배합할 수 있다. 배합되는 무기 충전제로는, 예를 들면, 용융 실리카, 결정성 실리카 등의 실리카류, 알루미나, 질화 규소, 질화 알루미늄, 알루미노실리케이트, 보론나이트라이드, 유리 섬유, 3산화 안티몬 등을 들 수 있다. 이들 무기 충전제의 평균 입경이나 형상은 특별히 한정되지 않는다.
특히 에폭시 수지로 이루어진 미경화 수지층에 첨가하는 상기 무기 충전제로는, 에폭시 수지와 무기 충전제의 결합 강도를 강화시키기 위해, 실란 커플링제, 티타네이트 커플링제 등의 커플링제로 미리 표면 처리한 것을 배합할 수도 있다.
이러한 커플링제로는, 예를 들어, γ-글리시독시프로필트리메톡시실란, γ-글리시독시프로필메틸디에톡시실란, β-(3,4-에폭시시클로헥실)에틸트리메톡시실란 등의 에폭시 관능성 알콕시실란, N-β(아미노에틸)-γ-아미노프로필트리메톡시실란, γ-아미노프로필트리에톡시실란, N-페닐-γ-아미노프로필트리메톡시실란 등의 아미노 관능성 알콕시실란, γ-메르캅토프로필트리메톡시실란 등의 메르캅토 관능성 알콕시실란 등을 이용하는 것이 바람직하다. 한편, 표면 처리에 이용하는 커플링제의 배합량 및 표면 처리 방법에 대해서는 특별히 제한되는 것은 아니다.
상기 실리콘 수지 조성물로 이루어진 미경화 수지층에 첨가하는 경우에도, 상기 무기질 충전재의 표면을 상기와 같은 커플링재로 처리한 것을 배합할 수도 있다.
상기 무기 충전제의 배합량은, 에폭시 수지 조성물이나 실리콘 수지 조성물 중의 수지의 총질량 100질량부에 대하여, 100~1300질량부가 바람직하고, 특히 200~1000질량부가 바람직하다. 100질량부 이상이면 충분한 강도를 얻을 수 있으며, 1300질량부 이하이면 증점(增粘)에 의한 유동성의 저하가 억제되고, 유동성 저하에 의한 충전성의 불량이 억제되어, 결과적으로 웨이퍼에 형성된 반도체 소자 및 기판 상에 배열·탑재된 반도체 소자를 양호하게 봉지할 수 있다. 한편, 이 무기 충전제는, 미경화 수지층을 구성하는 조성물 전체 중 50~95질량%, 특히 60~90질량%의 범위로 함유하는 것이 바람직하다.
<봉지재 적층 복합체>
본 발명의 봉지재 적층 복합체의 단면도의 일 예를 도 1에 나타낸다. 본 발명의 봉지재 적층 복합체(10)는, 상술한 지지 웨이퍼(1)와, 상기 지지 웨이퍼의 편면 상에 형성된 미경화 열경화성 수지로 이루어진 미경화 수지층(2)을 갖는다.
[봉지재 적층 복합체의 제작 방법]
본 발명의 봉지재 적층 복합체를 제작하는 방법으로서, 지지 웨이퍼의 편면 상에 감압 또는 진공 하에서, 인쇄나 디스펜스 등으로 액상 에폭시 수지나 실리콘 수지 등의 열경화성 수지를 도포하고, 가열함으로써, 50℃ 이하에서 고형의 미경화 수지층을 형성할 수 있다.
나아가, 지지 웨이퍼의 편면 상에 미경화 열경화성 수지를 프레스 성형, 인쇄하는 등, 종래의 에폭시 열경화성 수지나 실리콘 열경화성 수지 등으로 이용되어 온 각종 방법으로 미경화 수지층을 형성할 수 있다.
그 밖에 상기 지지 웨이퍼의 편면 상에 미경화 열경화성 수지층을 형성하는 방법으로는, 실온에서 고체의 에폭시 열경화성 수지나 실리콘 열경화성 수지 등을 가열하면서 가압하는 방법이나 에폭시 수지 조성물에 아세톤 등의 극성 용제를 적당량 첨가함으로써 액상화하여 인쇄 등으로 박막을 형성하고, 용제를 감압 하에서 가열하는 등 방법으로 제거함으로써 균일하게 지지 웨이퍼의 편면 상에 미경화 수지층을 형성할 수 있다.
어떠한 방법을 이용하든 지지 웨이퍼의 편면 상에, 보이드나 휘발 성분이 없는, 두께가 20~2000미크론 정도인 미경화 열경화성 수지로 이루어진 미경화 수지층을 형성할 수 있다.
[반도체 소자를 탑재한 기판 혹은 형성한 웨이퍼]
본 발명의 봉지재 적층 복합체는 반도체 소자를 탑재한 기판의 반도체 소자 탑재면, 및 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 일괄 봉지하기 위한 봉지재 적층 복합체이다. 여기서 이용되는 웨이퍼로는, 실리콘(Si) 웨이퍼, SiC 웨이퍼 등이 일반적이고, 특히 실리콘 웨이퍼가 매우 적합하다. 반도체 소자를 탑재한 기판으로는, 예를 들어 도 2의 (a)의 1개 이상의 반도체 소자(3)를 접착제(4)로 기판(5) 상에 탑재한 것을 들 수 있으며, 기판으로는, 예를 들어 BT(비스말레이미드트리아진) 레진제 유기 기판을 들 수 있다. 또한, 반도체 소자를 형성한 웨이퍼로는, 예를 들어 도 2의 (b)의 웨이퍼(7) 상에 반도체 소자(6)가 형성된 웨이퍼를 들 수 있다. 한편, 상기 반도체 소자를 탑재한 기판이란, 반도체 소자를 다층으로 탑재하여 배열한 웨이퍼 등을 포함하는 것이다.
<봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼>
본 발명의 봉지재 적층 복합체에 의해 봉지된 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼의 단면도의 일 예를 도 2의 (a) 및 (b)에 나타낸다. 본 발명의 봉지후 반도체 소자 탑재 기판(11)은, 상기 봉지재 적층 복합체(10)의 미경화 수지층(2)(도 1 참조)에 의해 반도체 소자(3)를 탑재한 기판(5)의 반도체 소자 탑재면을 피복하고, 상기 미경화 수지층(2)(도 1 참조)을 가열, 경화함으로써 경화 후의 수지층(2')으로 하고, 상기 봉지재 적층 복합체(10)에 의해 일괄 봉지된 것이다(도 2의 (a)). 또한, 본 발명의 봉지후 반도체 소자 형성 웨이퍼(12)는, 상기 봉지재 적층 복합체(10)의 미경화 수지층(2)(도 1 참조)에 의해 반도체 소자(6)를 형성한 웨이퍼(7)의 반도체 소자 형성면을 피복하고, 상기 미경화 수지층(2)(도 1 참조)을 가열, 경화함으로써 경화 후의 수지층(2')으로 하고, 상기 봉지재 적층 복합체(10)에 의해 일괄 봉지된 것이다(도 2의 (b)).
이러한 봉지후 반도체 소자 탑재 기판 또는 봉지후 반도체 소자 형성 웨이퍼이면, 기판·웨이퍼의 휨이 발생하거나, 반도체 소자가 박리되는 것이 억제된 봉지후 반도체 소자 탑재 기판 또는 봉지후 반도체 소자 형성 웨이퍼가 된다.
<반도체 장치>
본 발명의 반도체 장치의 일 예를 도 3의 (a), (b)에 나타낸다. 본 발명의 반도체 장치(13)는 상기 봉지후 반도체 소자 탑재 기판(11)(도 2 참조) 또는 상기 봉지후 반도체 소자 형성 웨이퍼(12)(도 2 참조)를 다이싱하여, 싱귤레이션한 것이다. 이처럼, 내열성이나 내습성 등의 봉지 성능이 우수한 봉지재 적층 복합체에 의해 봉지되고, 또한 휨, 반도체 소자(3)의 박리가 억제된 봉지후 반도체 소자 탑재 기판(11)(도 2 참조) 또는 봉지후 반도체 소자 형성 웨이퍼(12)(도 2 참조)를 다이싱하여, 싱귤레이션해서 제작된 반도체 장치(13, 14)는 고품질의 반도체 장치가 된다. 상기 봉지후 반도체 소자 탑재 기판(11)(도 2의 (a) 참조)을 다이싱하여 싱귤레이션한 경우, 반도체 장치(13)는 기판(5) 상에 접착제(4)를 통해 반도체 소자(3)가 탑재되어, 그 위에서부터 경화 후의 수지층(2')과 지지 웨이퍼(1)로 이루어진 봉지재 적층 복합체(10)에 의해 봉지된 반도체 장치가 된다(도 3의 (a)). 또한, 상기 봉지후 반도체 소자 형성 웨이퍼(12)(도 2의 (b) 참조)를 다이싱하여 싱귤레이션한 경우, 반도체 장치(14)는 웨이퍼(7)에 반도체 소자(6)가 형성되어, 그 위에서부터 경화 후의 수지층(2')과 지지 웨이퍼(1)로 이루어진 봉지재 적층 복합체(10)에 의해 봉지된 반도체 장치가 된다(도 3의 (b)).
<반도체 장치의 제조 방법>
본 발명의 반도체 장치의 제조 방법은, 상기 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 탑재한 기판의 반도체 소자 탑재면, 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 피복하는 피복 공정, 상기 미경화 수지층을 가열, 경화함으로써, 상기 반도체 소자 탑재면 또는 상기 반도체 소자 형성면을 일괄 봉지하고, 봉지후 반도체 소자 탑재 기판 또는 봉지후 반도체 소자 형성 웨이퍼로 하는 봉지 공정, 및 상기 봉지후 반도체 소자 탑재 기판 또는 상기 봉지후 반도체 소자 형성 웨이퍼를 다이싱하여, 싱귤레이션함으로써, 반도체 장치를 제조하는 싱귤레이션 공정을 가진다. 이하, 도 4를 이용하여 본 발명의 반도체 장치의 제조 방법에 대하여 설명한다.
[피복 공정]
본 발명의 반도체 장치의 제조 방법과 관련된 피복 공정은, 지지 웨이퍼(1)와 미경화 수지층(2)을 가지는 봉지재 적층 복합체(10)의 미경화 수지층(2)에 의해, 접착제(4)를 통해 반도체 소자(3)를 탑재한 기판(5)의 반도체 소자 탑재면, 또는 반도체 소자(도시생략)를 형성한 웨이퍼(도시생략)의 반도체 소자 형성면을 피복하는 공정이다(도 4의 (A)).
[봉지 공정]
본 발명의 반도체 장치의 제조 방법과 관련된 봉지 공정은, 상기 봉지재 적층 복합체(10)의 미경화 수지층(2)을 가열, 경화하여 경화 후의 수지층(2')으로 함으로써, 상기 반도체 소자(3)를 탑재한 기판(5)의 반도체 소자 탑재면 또는 상기 반도체 소자(도시생략)를 형성한 웨이퍼(도시생략)의 반도체 소자 형성면을 일괄 봉지하고, 봉지후 반도체 소자 탑재 기판(11) 또는 봉지후 반도체 소자 형성 웨이퍼(도시생략)로 하는 공정이다(도 4의 (B)).
[싱귤레이션 공정]
본 발명의 반도체 장치의 제조 방법과 관련된 싱귤레이션 공정은, 상기 봉지후 반도체 소자 탑재 기판(11) 또는 상기 봉지후 반도체 소자 형성 웨이퍼(도시생략)를 다이싱하여, 싱귤레이션함으로써, 반도체 장치(13, 14)(도 3의 (b) 참조)를 제조하는 공정이다(도 4의 (C), (D)).
이하, 보다 구체적으로 설명한다. 상기 피복 공정, 봉지 공정에서는, 솔더 레지스트 필름이나 각종 절연 필름 등의 라미네이션에 사용되고 있는 진공 라미네이터 장치 등을 사용함으로써, 보이드도 없고 휨도 없는 피복, 봉지를 행할 수 있다. 라미네이션 방식으로는 롤 라미네이션이나 다이어프램식(diaphragm) 진공 라미네이션, 에어 가압식 라미네이션 등 어떠한 방식이든 사용 가능하다. 그 중에서도, 진공 라미네이션과 에어 가압식을 병용하는 것이 바람직하다.
이 밖에 압축 성형 등의 성형에 의해서도 제조할 수 있다. 압축 성형 등의 성형에 있어서도 진공 성형 등의 감압 조건화로 성형함으로써 보이드나 미충전 등의 문제가 발생하는 것을 방지할 수 있다.
여기에서는 예로서, Nichigo-Morton Co., Ltd.제의 진공 라미네이션 장치를 이용하여, 두께 150미크론, 직경 300㎜(12인치)의 실리콘 웨이퍼의 편면에 두께 200미크론의 미경화 열강화성 실리콘 수지로 이루어진 미경화 수지층을 가지는 봉지재 적층 복합체로, 두께 200미크론, 직경 300㎜(12인치)의, 반도체를 형성한 실리콘 웨이퍼를 봉지하는 경우에 대하여 설명한다.
상하로 히터가 내장되고 150℃로 설정된 플레이트 중, 상측 플레이트에는 다이어프램 러버가 감압된 상태로 히터와 밀착되어 있다. 하측 플레이트 상에 두께 200미크론, 300㎜(12인치)의 실리콘 웨이퍼를 세팅하고, 그 위에 상기 봉지재 적층 복합체를 미경화 수지층면을 실리콘 웨이퍼의 반도체 형성면에 맞추어 세팅한다. 그 후, 하측 플레이트가 상승하여, 하측 플레이트 상에 세팅된 상기 실리콘 웨이퍼를 둘러싸도록 설치된 ○링에 의해 상하의 플레이트가 밀착되어 진공 챔버가 형성되고, 이 진공 챔버 내가 감압된다. 진공 챔버 내가 충분히 감압되면, 상측 플레이트의 다이어프램 러버와 히터 사이에서부터 진공 펌프로 연결되는 배관의 밸브를 닫아, 압축 공기를 들여보낸다. 이에 따라, 상측의 다이어프램 러버가 팽창되어 상기 반도체 형성 실리콘 웨이퍼와 상기 봉지재 적층 복합체를 상측의 다이어프램 러버와 하측의 플레이트 사이에 끼우고, 진공 라미네이션을 행하면 동시에 열경화성 실리콘 수지의 경화가 진행되어, 봉지가 완료된다. 경화 시간으로는 3~20분 정도이면 충분하다. 진공 라미네이션이 완료되면 진공 챔버 내를 상압으로 되돌리고, 하측 플레이트를 하강시켜, 봉지한 실리콘 웨이퍼 적층체를 꺼낸다(取出). 상기 공정을 통해 보이드나 휨이 없는 웨이퍼의 봉지를 행할 수 있다. 꺼낸 실리콘 웨이퍼 적층체는 통상, 150~180℃의 온도에서 1~4시간 후경화(postcure)함으로써 전기 특성이나 기계 특성을 안정화시킬 수 있다.
상기 진공 라미네이션 장치를 이용한 피복, 봉지 공정은 예시한 실리콘 수지로 한정되지 않으며, 에폭시 수지나 에폭시와 실리콘의 혼성 수지의 경우에도 이용할 수 있다.
이러한 반도체 장치의 제조 방법이면, 피복 공정에 있어서 상기 봉지재 적층 복합체의 미경화 수지층에 의해 간편하게, 충전 불량 없이 반도체 소자 탑재면 또는 반도체 소자 형성면을 피복할 수 있다.
또한, 상기 적층체를 사용하므로, 지지 웨이퍼가 미경화 수지층의 경화시의 수축 응력을 억제할 수 있으므로, 봉지 공정에서는 상기 반도체 소자 탑재면 또는 반도체 소자 형성면을 일괄 봉지할 수 있고, 대경이나 박형의 기판·웨이퍼를 봉지한 경우라도, 휨, 반도체 소자의 박리가 억제된 봉지후 반도체 소자 탑재 기판 또는 봉지후 반도체 소자 형성 웨이퍼를 얻을 수 있다. 나아가, 싱귤레이션 공정에서는 내열성이나 내습성 등의 봉지 성능이 우수한 봉지재 적층 복합체에 의해 봉지되고, 또한 휨이 억제된 상기 봉지후 반도체 소자 탑재 기판 또는 상기 봉지후 반도체 소자 형성 웨이퍼로부터 반도체 장치를 다이싱하여, 싱귤레이션할 수 있으므로, 고품질의 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법이 된다.
실시예
이하, 본 발명의 봉지재 적층 복합체의 미경화 수지층으로서 이용하는 실리콘 수지의 합성예와, 본 발명의 봉지재 적층 복합체를 이용한 반도체 장치의 제조 방법에 대하여 실시예 및 비교예를 들어, 본 발명을 보다 상세하게 설명하지만, 본 발명은 이것들로 한정되는 것은 아니다.
[비공역 이중결합을 가지는 유기 규소 화합물의 합성]
<합성예 1>
- 비공역 이중결합을 가지는 유기 규소 화합물(A1) -
PhSiCl3으로 표시되는 오르가노실란: 27mol, ClMe2SiO(Me2SiO)33SiMe2Cl: 1 mol, MeViSiCl2: 3mol을 톨루엔 용매에 용해한 후, 수 중에 적하하여, 공(共)가수분해하고, 다시 물로 세정하여, 알칼리 세정으로 중화, 탈수 후, 용제를 스트립하여, 비공역 이중결합을 가지는 유기 규소 화합물(A1)을 합성하였다. 이 화합물은, 구성하는 단위의 구성비가 식: [PhSiO3 /2]0.27[-SiMe2O-(Me2SiO)33-SiMe2O-]0.01[MeViSiO2 /2]0.03으로 표시된다. 이 화합물의 중량평균 분자량은 62,000, 융점은 60℃였다. 한편, 여기서 조성식 중의 Vi는 (-CH=CH2)으로 표시되는 비닐기를 나타내고, Me, Ph는 각각 메틸기, 페닐기를 나타낸다(이하, 동일).
[오르가노하이드로젠폴리실록산의 합성]
<합성예 2>
- 오르가노하이드로젠폴리실록산(B1) -
PhSiCl3으로 표시되는 오르가노실란: 27mol, ClMe2SiO(Me2SiO)33SiMe2Cl: 1mol, MeHSiCl2: 3mol을 톨루엔 용매에 용해 후, 수 중에 적하하여, 공가수분해하고, 다시 물로 세정하여, 알칼리 세정으로 중화, 탈수 후, 용제를 스트립하여, 오르가노하이드로젠폴리실록산(B1)을 합성하였다. 이 수지는, 구성하는 단위의 구성비가 식: [PhSiO3 /2]0.27[-SiMe2O-(Me2SiO)33-SiMe2O-]0.01[MeHSiO2/2]0.03으로 표시된다. 이 수지의 중량평균 분자량은 58,000, 융점은 58℃였다.
[실시예 1]
[미경화 열경화성 수지로 이루어진 미경화 수지층을 형성하기 위한 조성물의 제작]
상술한 비공역 이중결합을 가지는 유기 규소 화합물(A1): 50질량부, 오르가노하이드로젠폴리실록산(B1): 50질량부, 반응 억제제로서 아세틸렌알코올계 에티닐시클로헥사놀: 0.2질량부, 염화백금산의 옥틸알코올 변성 용액: 0.1질량부를 첨가한 조성물에 대하여, 추가로 평균입경 5㎛의 구상(球狀) 실리카를 350질량부 첨가하고 60℃로 가온(加溫)한 플래니터리 믹서로 잘 교반하여, 실리콘 수지 조성물(I-a)을 조제하였다. 이 조성물은, 실온(25℃)에서 고체였다.
[봉지재 적층 복합체의 제작]
상기 실리콘 수지 조성물(I-a)을, 직경 300㎜(12인치)의 실리콘 웨이퍼(지지 웨이퍼)와 불소 수지 코팅한 PET 필름(박리 필름) 사이에 끼우고, 열프레스기를 이용하여 80℃에서 5t의 압력 하에서 5분간 압축 성형을 행하고, 두께 50㎛의 미경화 열경화성 수지로 이루어진 미경화 수지층을 실리콘 웨이퍼(지지 웨이퍼)의 편면 상에 형성한 봉지재 적층 복합체(I-b)를 제작하였다.
[반도체 소자가 형성된 웨이퍼의 피복 및 봉지]
다음에, Nichigo-Morton Co., Ltd.제의 플레이트 온도를 130℃로 설정한 진공 라미네이션 장치를 이용하여 피복, 봉지하였다. 우선, 하측 플레이트에 직경 300㎜(12인치)이고 두께가 125미크론인, 반도체 소자를 형성한 실리콘 웨이퍼를 세팅하고, 그 위에 박리 필름을 제거한 봉지재 적층 복합체(I-b)의 미경화 수지층인 실리콘 수지 조성물(I-a)면을 실리콘 웨이퍼면에 맞추어 피복하였다. 그 후, 플레이트를 닫아 5분간 진공 압축 성형함으로써 경화 봉지하였다. 경화 봉지 후, 봉지재 적층 복합체(I-b)에 의해 봉지된 실리콘 웨이퍼를 다시 150℃에서 2시간 후경화하여, 봉지후 반도체 소자 형성 웨이퍼(I-c)를 얻었다.
[실시예 2]
[반도체 소자가 탑재된 기판]
직경 300㎜(12인치)이고 두께가 200미크론인 실리콘 웨이퍼 상에, 고온에서 접착력이 저하되는 접착제를 통해, 싱귤레이션한 반도체 소자인 400개의 실리콘 칩(형상: 5㎜×7㎜ 두께 125미크론)을 정렬시켜 탑재하였다.
[미경화 열경화성 수지로 이루어진 미경화 수지층을 형성하기 위한 조성물의 제작]
크레졸노볼락형 에폭시 수지(EOCN 1020, Nippon Kayaku Co., Ltd.제) 60질량부, 페놀노볼락 수지(H-4, Gun Ei Chemical Industry Co., Ltd.제) 30질량부, 구상 실리카(Tatsumori Ltd.제, 평균입경 7미크론) 400질량부, 촉매 TPP(트리페닐포스핀, Hokko Chemical Industry Co., Ltd.제) 0.2질량부, 실란커플링재(KBM 403, Shin-Etsu Chemical Co., Ltd.제) 0.5질량부를 고속 혼합 장치로 충분히 혼합한 후, 연속 혼련장치로 가열 혼련하여 시트화시켜 냉각하였다. 시트를 분쇄하여 과립 상의 분말로 하여 에폭시 수지 조성물(Ⅱ-a)을 얻었다.
[봉지재 적층 복합체의 제작]
직경 300㎜(12인치)의 실리콘 웨이퍼(지지 웨이퍼)를 감압 하에서 가열 압축할 수 있는 압축 성형 장치의 하금형 상에 세팅하고, 그 위에 에폭시 수지 조성물(Ⅱ-a)의 과립 분말을 균일하게 분산시켰다. 상하의 금형온도를 80℃로 하고, 상금형에는 불소 수지 코팅한 PET 필름(박리 필름)을 세팅하여 금형 내를 진공 레벨까지 감압하고, 실리콘 웨이퍼(지지 웨이퍼)에 수지 두께가 300미크론이 되도록 3분간 압축 성형하여 봉지재 적층 복합체(Ⅱ-b)를 제작하였다.
[반도체 소자가 탑재된 기판의 피복 및 봉지]
다음에, Nichigo-Morton Co., Ltd.제의 플레이트 온도를 170℃로 설정한 진공 라미네이션 장치를 이용하여 피복, 봉지하였다. 우선, 하측 플레이트에 상기 반도체 소자가 탑재된 기판을 세팅하고, 그 위에 박리 필름을 제거한 봉지재 적층 복합체(Ⅱ-b)의 미경화 수지층인 에폭시 수지 조성물(Ⅱ-a)면을 반도체 소자 탑재 실리콘 웨이퍼 상의 반도체 소자 탑재면에 맞추어 피복하였다. 그 후, 플레이트를 닫아 5분간 진공 압축 성형함으로써 경화 봉지하였다. 경화 봉지 후, 170℃에서 4시간 후경화하여, 봉지후 반도체 소자 탑재 기판(Ⅱ-c)을 얻었다.
[비교예 1]
[봉지용 시트의 제작]
실시예 1과 동일한 방법으로 조제한 실리콘 수지 조성물(I-a)을, PET 필름(가압용 베이스 필름)과 불소 수지 코팅한 PET 필름(박리 필름) 사이에 끼우고, 열프레스기를 이용하여 80℃에서 5t의 압력 하에서 5분간 압축 성형을 행하고, 두께 50㎛의 필름상에 성형하여, 실리콘 수지 조성물(I-a)만으로 이루어진 봉지용 시트(Ⅲ-b)를 제작하였다. 성형 후, 직경 300㎜(12인치)의 원판 형상으로 절단하였다.
[반도체 소자가 형성된 웨이퍼의 피복 및 봉지]
다음에, Nichigo-Morton Co., Ltd.제의 플레이트 온도를 130℃로 설정한 진공 라미네이션 장치를 이용하여 피복, 봉지하였다. 우선, 하측 플레이트에 300㎜(12인치)이고 두께가 125미크론인, 반도체 소자를 형성한 실리콘 웨이퍼를 세팅하고, 그 위에 박리 필름을 제거한 실리콘 수지 조성물(I-a)만으로 이루어진 봉지용 시트(Ⅲ-b)를 적층하였다. 그 후, PET 필름(가압용 베이스 필름)도 박리한 후, 플레이트를 닫아 5분간 진공 압축 성형함으로써 경화 봉지하였다. 경화 봉지 후, 150℃에서 2시간 후경화하여, 봉지후 반도체 소자 형성 웨이퍼(Ⅲ-c)를 얻었다.
[비교예 2]
[반도체 소자가 탑재된 기판]
직경 300㎜(12인치)이고 두께가 200미크론인 실리콘 웨이퍼 상에, 고온에서 접착력이 저하되는 접착제를 통해, 싱귤레이션한 반도체 소자인 400개의 실리콘 칩(형상: 5㎜×7㎜ 두께 125미크론)을 정렬시켜 탑재하였다.
[반도체 소자가 탑재된 기판의 피복 및 봉지]
이 반도체 소자가 탑재된 기판을 감압 하에서 가열 압축할 수 있는 압축 성형 장치의 하금형 상에 세팅하고, 그 위에 실시예 2와 동일하게 제작한 에폭시 수지 조성물(Ⅱ-a)의 과립 분말을 균일하게 분산시켰다. 상하의 금형온도를 170℃로 하고, 상금형에는 불소 수지 코팅한 PET 필름(박리 필름)을 세팅하여 금형 내를 진공 레벨까지 감압하고, 수지 두께가 300미크론이 되도록 3분간 압축 성형하여, 경화 봉지하였다. 경화 봉지 후, 170℃에서 4시간 후경화하여, 봉지후 반도체 소자 탑재 기판(Ⅳ-c)을 얻었다.
이상, 실시예 1으로 비교예 1에서 봉지된 봉지후 반도체 소자 형성 기판(I-c), (Ⅲ-c) 및 실시예 2와 비교예 2에서 봉지된 봉지후 반도체 소자 탑재 기판(Ⅱ-c), (Ⅳ-c)의 휨, 외관, 수지와 기판의 접착 상태, 웨이퍼로부터의 반도체 소자의 박리 유무에 대해 조사하였다. 그 결과를 표 1에 나타낸다. 여기서, 외관에 대해서는 보이드, 미충전의 유무를 조사하여, 이들이 없는 경우 양호한 것으로 하였다. 또한, 접착 상태에 대해서는 성형시에 박리가 없는 경우 양호한 것으로 하였다.
[표 1]
Figure pat00004

이상으로부터, 본 발명과 관련된 지지 웨이퍼를 이용하지 않는 비교예 1~2에서 나타나는 바와 같이, 이들 비교예에서 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면, 또는 반도체 소자를 탑재한 기판의 반도체 소자 탑재면을 일괄 봉지한 경우에는, 제작되는 봉지후 반도체 소자 형성 웨이퍼(Ⅲ-c), 및 봉지후 반도체 소자 탑재 기판(Ⅳ-c)의 휨이 크고, 또한 웨이퍼로부터의 반도체 소자의 박리가 있다는 것이 분명해졌다(표 1). 한편, 실시예에서 나타나는 바와 같이, 본 발명의 봉지재 적층 복합체를 이용하여 봉지된, 봉지후 반도체 소자 형성 웨이퍼(I-c) 및 봉지후 반도체 소자 탑재 기판(Ⅱ-c)은, 기판·웨이퍼의 휨이 현저히 억제되어 있어, 외관, 접착 상태가 양호하고 보이드나 미충전 등도 발생하지 않는다는 것이 분명해졌다. 이상으로부터, 본 발명의 봉지재 적층 복합체는 미경화 수지층을 경화시켰을 때의 수축 응력을 억제할 수 있고, 그 결과, 기판·웨이퍼의 휨, 반도체 소자의 박리가 억제되는 것으로 나타났다.
[실시예 3]
[수지 함침 섬유 기재(지지 웨이퍼)의 제작]
합성예 1에서 얻어진 비공역 이중결합을 가지는 유기 규소 화합물(A1): 189g, 합성예 2에서 얻어진 오르가노하이드로젠폴리실록산(B1): 189g, 반응 억제제로서 아세틸렌알코올계 에티닐시클로헥사놀: 0.2g, 염화백금산의 1질량% 옥틸알코올 용액: 0.1g를 첨가하고, 60℃로 가온한 플래니터리 믹서로 잘 교반하여 베이스 조성물을 얻었다. 이 베이스 조성물에, 용제로서 톨루엔을 400g 첨가하고, 다시 무기 충전제로서 실리카(상품명: ADMAFINE E5/24 C, 평균입자경: 약 3㎛, Admatechs Co., Ltd.제)를 378g, 하이드로탈사이트 화합물(Kyowakasei Co,. Ltd.제 Mg4.5Al2(OH)13CO3·3.5H2O, 상품명: DHT-4A-2)을 12g, 몰리브덴산아연(Sherwin-Williams Japan Co., Ltd.제, 상품명: 911B)를 40g, 산화란탄(Shin-Etsu Chemical Co., Ltd.제)을 2g 첨가하여, 실리콘 수지 조성물의 톨루엔 분산액을 조제하였다.
이 실리콘 수지 조성물의 톨루엔 분산액에 섬유 기재로서 E 유리 클로스(Nitto Boseki Co., Ltd.제, 두께: 50㎛)를 침지함으로써, 상기 톨루엔 분산액을 상기 유리 클로스에 함침시켰다. 상기 유리 클로스를 60℃에서 2시간 방치함으로써 톨루엔을 휘발시켰다. 톨루엔을 휘발시킨 후의 E 유리 클로스의 양면에는, 실온(25℃)에서 고체의 피막이 형성되어 있었다. 상기 유리 클로스를 열프레스기로 150℃에서 10분간 가압 성형하여 성형품을 얻고, 다시 이것을 150℃에서 1시간 2차 경화시켜, 함침시킨 열경화성 수지 조성물을 경화시킨 실리콘 수지 함침 섬유 기재(Ⅴ-a)를 얻었다.
또한, 상기 실리콘 수지 조성물의 톨루엔 분산액에 섬유 기재로서 E 유리 클로스(Nitto Boseki Co., Ltd.제, 두께: 50㎛)를 침지함으로써, 상기 톨루엔 분산액을 상기 유리 클로스에 함침시켜, 상기 유리 클로스를 60℃에서 2시간 방치함으로써 톨루엔을 휘발시켜, 함침시킨 열경화성 수지 조성물을 반경화시킨 실리콘 수지 함침 섬유 기재(Ⅵ-a)를 얻었다. 톨루엔을 휘발시킨 후의 E 유리 클로스의 양면에는, 실온(25℃)에서 고체의 피막이 형성되어 있었다.
[미경화 열경화성 수지로 이루어진 미경화 수지층을 형성하기 위한 조성물의 제작]
상술한 비공역 이중결합을 가지는 유기 규소 화합물(A1): 50질량부, 오르가노하이드로젠폴리실록산(B1): 50질량부, 반응 억제제로서 아세틸렌알코올계 에티닐시클로헥사놀: 0.2질량부, 염화백금산의 옥틸알코올 변성 용액: 0.1질량부를 첨가한 조성물에 대하여, 추가로 평균입경 5㎛의 구상 실리카를 350질량부, 하이드로탈사이트 화합물(Kyowakasei Co,. Ltd.제 Mg4.5Al2(OH)13CO3·3.5H2O, 상품명: DHT-4A-2)을 3질량부, 몰리브덴산아연(Sherwin-Williams Japan Co., Ltd.제, 상품명: 911B)를 10질량부, 산화란탄(Shin-Etsu Chemical Co., Ltd.제)을 0.5질량부 첨가하고 60℃로 가온한 플래니터리 믹서로 잘 교반하여, 실리콘 수지 조성물(V-b)을 조제하였다. 이 조성물은, 실온(25℃)에서 고체였다.
[봉지재 적층 복합체의 제작]
상기 실리콘 수지 조성물(V-b)을, 실리콘 수지 함침 섬유 기재(V-a)(팽창 계수: x-y축 방향 20ppm)와 불소 수지 코팅한 PET 필름(박리 필름) 사이에 끼우고, 열프레스기를 이용하여 80℃에서 5t의 압력 하에서 5분간 압축 성형을 행하고, 두께 250㎛의 미경화 열경화성 수지 조성물로 이루어진 미경화 수지층을 실리콘 수지 함침 섬유 기재(V-a)의 편면 상에 형성한 봉지재 적층 복합체(V-c)를 제작하였다. 그 후, 60×220㎜의 직사각형으로 절단하였다.
[반도체 소자가 탑재된 기판의 피복 및 봉지]
다음에, 플레이트 온도를 130℃로 설정한 진공 라미네이션 장치(Nichigo-Morton Co., Ltd.제)를 이용하여 피복, 봉지하였다. 우선, 하측 플레이트에 두께가 125㎛이고 14×14㎜인 Si 칩(반도체 소자, 두께 150㎛)을 탑재한 BT(비스말레이미드트리아진) 수지제의 유기 기판을 세팅하고, 그 위에 박리 필름을 제거한 봉지재 적층 복합체(V-c)의 미경화 수지층인 실리콘 수지 조성물(V-b)면을 상기 BT기판의 반도체 소자 탑재면에 맞추어 피복하였다. 그 후, 플레이트를 닫아 5분간 진공 압축 성형함으로써 경화 봉지하였다. 경화 봉지 후, 봉지재 적층 복합체(V-c)에 의해 봉지된 기판을 다시 150℃에서 2시간 후경화하여, 봉지후 반도체 소자 탑재 기판(V-d)을 얻었다.
[실시예 4]
[미경화 열경화성 수지로 이루어진 미경화 수지층을 형성하기 위한 조성물의 제작]
상술한 비공역 이중결합을 가지는 유기 규소 화합물(A1): 50질량부, 오르가노하이드로젠폴리실록산(B1): 50질량부, 반응 억제제로서 아세틸렌알코올계 에티닐시클로헥사놀: 0.2질량부, 염화백금산의 옥틸알코올 변성 용액: 0.1질량부를 첨가한 조성물에 대하여, 추가로 평균입경 5㎛의 구상 실리카를 350질량부, 하이드로탈사이트 화합물(Kyowakasei Co,. Ltd.제 Mg4.5Al2(OH)13CO3·3.5H2O, 상품명: DHT-4A-2)을 3질량부, 몰리브덴산아연(Sherwin-Williams Japan Co., Ltd.제, 상품명: 911B)를 10질량부, 산화란탄(Shin-Etsu Chemical Co., Ltd.제)을 0.5질량부 첨가하고 60℃로 가온한 플래니터리 믹서로 잘 교반하여, 실리콘 수지 조성물(Ⅵ-b)을 조제하였다. 이 조성물은, 실온(25℃)에서 고체였다.
[봉지재 적층 복합체의 제작]
상기 실리콘 수지 조성물(Ⅵ-b)을, 상기 실리콘 수지 함침 섬유 기재(Ⅵ-a)(팽창 계수: x-y축 방향 20ppm)와 불소 수지 코팅한 PET 필름(박리 필름) 사이에 끼우고, 열프레스기를 이용하여 80℃에서 5t의 압력 하에서 5분간 압축 성형을 행하고, 두께 250㎛의 미경화 열경화성 수지로 이루어진 미경화 수지층을 실리콘 수지 함침 섬유 기재(Ⅵ-a)의 편면 상에 형성한 봉지재 적층 복합체(Ⅵ-c)를 제작하였다. 성형 후, 60×220㎜의 직사각형으로 절단하였다.
[반도체 소자가 탑재된 기판의 피복 및 봉지]
다음에, 플레이트 온도를 130℃로 설정한 진공 라미네이션 장치(Nichigo-Morton Co., Ltd.제)를 이용하여 피복, 봉지하였다. 우선, 하측 플레이트에 가로세로 14×14㎜의 Si 칩(반도체 소자, 두께 150㎛)을 탑재하여, 두께가 125㎛인 BT기판을 세팅하고, 그 위에 박리 필름을 제거한 봉지재 적층 복합체(Ⅵ-c)의 미경화 수지층인 실리콘 수지 조성물(Ⅵ-b)면을 상기 BT기판 상의 반도체 소자 탑재면에 맞추어 피복하였다. 그 후, 플레이트를 닫아 5분간 진공 압축 성형함으로써 경화 봉지하였다. 경화 봉지 후, 봉지재 적층 복합체(Ⅵ-c)에 의해 봉지된 기판을 150℃에서 2시간 후경화하여, 봉지후 반도체 소자 탑재 기판(Ⅵ-d)을 얻었다.
[실시예 5]
[수지 함침 섬유 기재의 제작]
섬유 기재로서 E 유리 클로스를 포함해, 입경이 0.3㎛의 구상 실리카를 첨가해 팽창 계수(x, y축)를 15ppm에 조정한 두께 70㎛의 에폭시 수지 기판을 수지 함침 섬유 기재(ⅥI-a)로서 준비했다.
[미경화 열경화성 수지로 이루어진 미경화 수지층을 형성하기 위한 조성물의 제작]
크레졸노볼락형 에폭시 수지(EOCN 1020 Nippon Kayaku Co., Ltd.제) 60질량부, 페놀노볼락 수지(H-4, Gun Ei Chemical Industry Co., Ltd.제) 30질량부, 구상 실리카(Tatsumori Ltd.제, 평균입경 7㎛) 400질량부, 하이드로탈사이트 화합물(Kyowakasei Co,. Ltd.제 Mg4 .5Al2(OH)13CO3·3.5H2O, 상품명: DHT-4A-2)을 3질량부, 몰리브덴산아연(Sherwin-Williams Japan Co., Ltd.제, 상품명: 911B)을 10질량부, 산화란탄(Shin-Etsu Chemical Co., Ltd.제)을 0.5질량부, 촉매 TPP(트리페닐포스핀, Hokko Chemical Industry Co., Ltd.제) 0.2질량부, 실란 커플링제(KBM 403, Shin-Etsu Chemical Co., Ltd.제) 0.5질량부를 고속 혼합 장치로 충분히 혼합한 후, 연속 혼련 장치로 가열 혼련하여 시트화시켜 냉각하였다. 시트를 분쇄하여 과립상의 분말로 하여 에폭시 수지 조성물(Ⅶ-b)을 얻었다.
[봉지재 적층 복합체의 제작]
수지 함침 섬유 기재(Ⅶ-a)를 감압 하에서 가열 압축할 수 있는 압축 성형 장치의 하금형 상에 세팅하고, 그 위에 에폭시 수지 조성물(Ⅶ-b)의 과립 분말을 균일하게 분산시켰다. 상하의 금형온도를 80℃로 하고, 상금형에는 불소 수지 코팅한 PET 필름(박리 필름)을 세팅하여 금형 내를 진공 레벨까지 감압하고, 미경화 수지층의 두께가 250㎛가 되도록 3분간 압축 성형하여 봉지재 적층 복합체(Ⅶ-c)를 제작하였다. 성형 후, 60×220㎜의 직사각형으로 절단하였다.
[반도체 소자가 탑재된 기판의 피복 및 봉지]
다음에, 플레이트 온도를 170℃로 설정한 진공 라미네이션 장치(Nichigo-Morton Co., Ltd.제)를 이용하여 피복, 봉지하였다. 우선, 하측 플레이트에 가로세로 14×14㎜의 Si 칩(반도체 소자, 두께 150㎛)을 탑재한 두께가 125㎛인 에폭시 수지 기판을 세팅하고, 그 위에 박리 필름을 제거한 봉지재 적층 복합체(Ⅶ-c)의 미경화 수지층인 에폭시 수지 조성물(Ⅶ-b)면을 상기 에폭시 수지 기판의 반도체 소자 탑재면에 맞추어 피복하였다. 그 후, 플레이트를 닫아 5분간 진공 압축 성형함으로써 경화 봉지하였다. 경화 봉지 후, 170℃에서 4시간 후경화하여, 봉지후 반도체 소자 탑재 기판(Ⅶ-d)을 얻었다.
[실시예 6]
[반도체 소자가 탑재된 기판]
60×220㎜직사각형의 에폭시 수지 기판 상에, 고온에서 접착력이 저하되는 접착제를 통해, 싱귤레이션한 반도체 소자인 20개의 실리콘 칩(형상: 14㎜×14㎜ 두께 150㎛)을 정렬시켜 탑재하였다.
[반도체 소자가 탑재된 기판의 피복 및 봉지]
이 기판을 플레이트 온도를 170℃로 설정한 진공 라미네이션 장치(Nichigo-Morton Co., Ltd.제)를 이용하여 피복, 봉지하였다. 우선, 하측 플레이트에 상기 반도체 소자 탑재의 에폭시 수지 기판을 세팅하고, 그 위에 미경화 수지층의 두께를 210㎛로 한 것을 제외하고는 실시예 3과 동일하게 제작한 봉지재 적층 복합체(Ⅷ-c)를 60×220㎜의 직사각형으로 절단한 것을 세팅하였다. 박리 필름을 제거하고, 상기 봉지재 적층 복합체(Ⅷ-c)의 미경화 수지층인 에폭시 수지 조성물(Ⅷ-b)면을 상기 에폭시 수지 기판 상의 반도체 소자 탑재면에 맞추어 피복하였다. 그 후, 플레이트를 닫아 5분간 진공 압축 성형함으로써 실리콘 칩 상의 수지 두께가 60㎛ 두께(봉지 수지층의 두께가 210㎛)가 되도록 경화 봉지하였다. 경화 봉지 후, 170℃에서 4시간 후경화하여, 봉지후 반도체 소자 탑재 기판(Ⅷ-d)을 얻었다.
[실시예 7]
상술한 비공역 이중결합을 가지는 유기 규소 화합물(A1): 50질량부, 오르가노하이드로젠폴리실록산(B1): 50질량부, 반응 억제제로서 아세틸렌알코올계 에티닐시클로헥사놀: 0.2질량부, 염화백금산의 옥틸알코올 변성 용액: 0.1질량부를 첨가한 조성물에 대하여, 추가로 평균입경 5㎛의 구상 실리카를 350질량부 첨가하고 60℃로 가온한 플래니터리 믹서로 잘 교반하여, 실리콘 수지 조성물(Ⅸ-b)을 조제하였다. 이 조성물은, 25℃에서 고체였다.
[봉지재 적층 복합체의 제작]
상기 실리콘 수지 조성물(Ⅸ-b)을, 상기 실리콘 수지 함침 섬유 기재(V-a)(팽창 계수: x-y축 방향 20ppm)와 불소 수지 코팅한 PET 필름(박리 필름) 사이에 끼우고, 열프레스기를 이용하여 80℃에서 5t의 압력 하에서 5분간 압축 성형을 행하고, 두께 2000㎛의 미경화 열경화성 수지로 이루어진 미경화 수지층을 실리콘 수지 함침 섬유 기재(V-a)의 편면 상에 형성한 봉지재 적층 복합체(Ⅸ-c)를 제작하였다. 성형 후, 60×220㎜의 직사각형으로 절단하였다.
[반도체 소자가 탑재된 기판의 피복 및 봉지]
다음에, 플레이트 온도를 130℃로 설정한 진공 라미네이션 장치(Nichigo-Morton Co., Ltd.제)를 이용하여 피복, 봉지하였다. 우선, 하측 플레이트에 가로세로 14×14㎜의 Si 칩(반도체 소자, 두께 725㎛)을 탑재하여, 두께가 125㎛인 BT기판을 세팅하고, 그 위에 박리 필름을 제거한 봉지재 적층 복합체(Ⅸ-c)의 미경화 수지층인 실리콘 수지 조성물(Ⅸ-b)면을 상기 BT기판 상의 반도체 소자 탑재면에 맞추어 피복하였다. 그 후, 플레이트를 닫아 5분간 진공 압축 성형함으로써 경화 봉지하였다. 경화 봉지 후, 봉지재 적층 복합체(Ⅸ-c)에 의해 봉지된 기판을 150℃에서 2시간 후경화하여, 봉지후 반도체 소자 탑재 기판(Ⅸ-d)을 얻었다.
[비교예 3]
상술한 비공역 이중결합을 가지는 유기 규소 화합물(A1): 50질량부, 오르가노하이드로젠폴리실록산(B1): 50질량부, 반응 억제제로서 아세틸렌알코올계 에티닐시클로헥사놀: 0.2질량부, 염화백금산의 옥틸알코올 변성 용액: 0.1질량부를 첨가한 조성물에 대하여, 추가로 평균입경 5㎛의 구상 실리카를 350질량부 첨가하고 60℃로 가온한 플래니터리 믹서로 잘 교반하여, 실리콘 수지 조성물(X-b)을 조제하였다. 이 조성물은, 25℃에서 고체였다.
[봉지용 시트의 제작]
상기 실리콘 수지 조성물(X-b)을, PET 필름(가압용 베이스 필름)과 불소 수지 코팅한 PET 필름(박리 필름) 사이에 끼우고, 열프레스기를 이용하여 80℃에서 5t의 압력 하에서 5분간 압축 성형을 행하고, 두께 250㎛의 필름상에 성형하여, 실리콘 수지 조성물(X-b)만으로 아루어진 봉지용 시트(X-c)를 제작하였다. 성형 후, 60×220㎜의 직사각형으로 절단하였다.
[반도체 소자가 탑재된 기판의 피복 및 봉지]
다음에, 플레이트 온도를 130℃로 설정한 진공 라미네이션 장치(Nichigo-Morton Co., Ltd.제)를 이용하여 피복, 봉지하였다. 우선, 하측 플레이트에 60×220㎜로 가로세로 14×14㎜의 Si 칩(반도체 소자, 두께 150㎛)을 탑재한 두께가 125㎛인 BT기판을 세팅하고, 그 위에 박리 필름을 제거한 실리콘 수지 조성물(X-b)만으로 아루어진 봉지용 시트(X-c)를 적층하였다. 그 후, PET 필름(가압용 베이스 필름)도 박리한 후, 플레이트를 닫아 5분간 진공 압축 성형함으로써 경화 봉지하였다. 경화 봉지 후, 150℃에서 2시간 후경화하여, 봉지후 반도체 소자 탑재 기판(X-d)을 얻었다.
[비교예 4]
[반도체 소자가 탑재된 기판]
60×220㎜이고 두께가 300㎛의 BT수지 기판 상에, 고온에서 접착력이 저하되는 접착제를 통해, 싱귤레이션한 반도체 소자인 20개의 실리콘 칩(형상: 14㎜×14㎜ 두께 150㎛)을 정렬시켜 탑재하였다.
[반도체 소자가 탑재된 기판의 피복 및 봉지]
이 반도체 소자가 탑재된 기판을 감압 하에서 가열 압축할 수 있는 압축 성형 장치의 하금형 상에 세팅하고, 그 위에 실시예 3과 동일하게 제작한 에폭시 수지 조성물(XI-b)의 과립 분말을 균일하게 분산시켰다. 상하의 금형온도를 170℃로 하고, 상금형에는 불소 수지 코팅한 PET 필름(박리 필름)을 세팅하여 금형 내를 진공 레벨까지 감압하고, 미경화 수지층의 두께가 250㎛가 되도록 3분간 압축 성형하여, 경화 봉지하였다. 경화 봉지 후, 170℃에서 4시간 후경화하여, 봉지후 반도체 소자 탑재 기판(XI-d)을 얻었다.
이상, 실시예 3~7, 비교예 3~4에서 봉지된 봉지후 반도체 소자 탑재 기판의 휨, 외관, 수지와 기판의 접착 상태, 금속 기판으로부터의 반도체 소자의 박리 유무를 조사하였다. 그 결과를 표 2에 나타낸다. 여기서, 외관에 대해서는 보이드, 미충전의 유무를 조사하여, 이들이 없는 경우 양호한 것으로 하였다. 또한, 접착 상태에 대해서는 성형시에 박리가 없는 경우 양호한 것으로 하였다.
[표 2]
Figure pat00005

이상으로부터, 본 발명의 봉지재 적층 복합체를 이용하지 않는 비교예 3~4에서 나타나는 바와 같이, 이들 비교예에서 반도체 소자 탑재면을 일괄 봉지한 경우에는, 제작되는 봉지후 반도체 소자 탑재 기판의 휨은 크고, 또한 기판으로부터의 반도체 소자의 박리가 있다는 것이 분명해졌다(표 2). 한편, 실시예에서 나타나는 바와 같이, 본 발명의 봉지재 적층 복합체를 이용하여 봉지된, 봉지후 반도체 소자 탑재 기판은, 기판의 휨이 현저히 억제되어 있어, 외관, 접착 상태가 양호하고 보이드나 미충전 등도 생기지 않는 것이 분명해졌다. 이상으로부터, 본 발명과 관련된 수지 함침 섬유 기재는 미경화 수지층을 경화시켰을 때의 수축 응력을 억제할 수 있고, 그 결과, 기판의 휨, 기판으로부터의 반도체 소자의 박리가 억제되는 것으로 나타났다.
또한, 상기 실시예 3~7의 봉지후 반도체 소자 탑재 기판을 다이싱하여, 싱귤레이션하고 솔더 볼(solder ball)을 부착한 반도체 장치를 샘플수로서 각 시험용으로 10개 준비하고, 이하의 내열성 시험과 내습성 시험을 행하였다. 한편, 비교예 3, 4에서 형성한 봉지후 반도체 소자 탑재 기판은 휨이 커서 다이싱에 의한 싱귤레이션을 할 수 없었고, 싱귤레이션한 반도체 장치에 대하여 기판으로부터의 반도체 소자의 박리 유무를 평가할 수 없었다.
[내열성 시험]
히트사이클 시험(-25℃에서 10분 유지, 125℃에서 10분 유지를 1000사이클 반복)을 행하여, 시험 후에도 도통(導通)이 취해지는지를 평가하였다.
[내습성 시험]
온도 85℃, 상대습도 85%의 조건 하에서 회로의 양극에 10V의 직류전압을 인가하고, 마이그레이션 테스터(IMV Corporation제, MIG-86)를 이용하여 250시간 후의 단락 불량수를 측정하였다.
[표 3]
Figure pat00006

표 3에 나타내는 바와 같이, 내열성 시험, 내습성 시험 모두 실시예 3~7에서는 단선이나 크랙 등의 불량은 발생하지 않았다. 이에 따라, 본 발명의 봉지재 적층 복합체를 이용하여 봉지된 반도체 장치는 신뢰성이 높아지는 것으로 나타났다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지고, 동일한 작용 효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (25)

  1. 반도체 소자를 탑재한 기판의 반도체 소자 탑재면 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 일괄 봉지하기 위한 봉지재 적층 복합체로서,
    지지 웨이퍼와, 상기 지지 웨이퍼의 편면 상에 형성된 미경화 열경화성 수지로 이루어진 미경화 수지층으로 이루어진 것을 특징으로 하는 봉지재 적층 복합체.
  2. 제1항에 있어서,
    상기 지지 웨이퍼는, 상기 반도체 소자를 탑재한 기판 또는 상기 반도체 소자를 형성한 웨이퍼와의 팽창 계수의 차가 3ppm 이하인 것을 특징으로 하는 봉지재 적층 복합체.
  3. 제1항에 있어서,
    상기 미경화 수지층의 두께가 20미크론 이상 2000미크론 이하인 것을 특징으로 하는 봉지재 적층 복합체.
  4. 제2항에 있어서,
    상기 미경화 수지층의 두께가 20미크론 이상 2000미크론 이하인 것을 특징으로 하는 봉지재 적층 복합체.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 미경화 수지층이, 50℃ 미만에서 고형화되고, 또한 50℃ 이상 150℃ 이하에서 용융되는 에폭시 수지, 실리콘 수지, 및 에폭시 실리콘 혼성 수지 중 어느 하나를 포함하는 것을 특징으로 하는 봉지재 적층 복합체.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 지지 웨이퍼는, 섬유 기재에 열경화성 수지 조성물을 함침시켜, 상기 열경화성 수지 조성물을 반경화 또는 경화한 수지 함침 섬유 기재이며, 상기 미경화 수지층은, 상기 수지 함침 섬유 기재의 편면 상에 200㎛ 초과 2000㎛ 이하의 두께로 형성된 미경화 열경화성 수지 조성물로 이루어지는 것으로, 상기 섬유 기재에 함침하는 열경화성 수지 조성물 및 상기 미경화 수지층을 형성하는 열경화성 수지 조성물 중 적어도 하나는, 이온 트랩제를 함유하는 것을 특징으로 하는 봉지재 적층 복합체.
  7. 제5항에 있어서,
    상기 지지 웨이퍼는, 섬유 기재에 열경화성 수지 조성물을 함침시켜, 상기 열경화성 수지 조성물을 반경화 또는 경화한 수지 함침 섬유 기재이며, 상기 미경화 수지층은, 상기 수지 함침 섬유 기재의 편면 상에 200㎛ 초과 2000㎛ 이하의 두께로 형성된 미경화 열경화성 수지 조성물로 이루어지는 것으로, 상기 섬유 기재에 함침하는 열경화성 수지 조성물 및 상기 미경화 수지층을 형성하는 열경화성 수지 조성물 중 적어도 하나는, 이온 트랩제를 함유하는 것을 특징으로 하는 봉지재 적층 복합체.
  8. 제6항에 있어서,
    상기 섬유 기재에 함침하는 열경화성 수지 조성물 및 상기 미경화 수지층을 형성하는 열경화성 수지 조성물이 모두, 상기 이온 트랩제를 함유하는 것을 특징으로 하는 봉지재 적층 복합체.
  9. 제7항에 있어서,
    상기 섬유 기재에 함침하는 열경화성 수지 조성물 및 상기 미경화 수지층을 형성하는 열경화성 수지 조성물이 모두, 상기 이온 트랩제를 함유하는 것을 특징으로 하는 봉지재 적층 복합체.
  10. 봉지후 반도체 소자 탑재 기판으로서,
    제1항 내지 제4항 중 어느 한 항에 기재된 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 탑재한 기판의 반도체 소자 탑재면을 피복하고, 상기 미경화 수지층을 가열, 경화함으로써, 상기 봉지재 적층 복합체에 의해 일괄 봉지된 것을 특징으로 하는 봉지후 반도체 소자 탑재 기판.
  11. 봉지후 반도체 소자 탑재 기판으로서,
    제5항에 기재된 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 탑재한 기판의 반도체 소자 탑재면을 피복하고, 상기 미경화 수지층을 가열, 경화함으로써, 상기 봉지재 적층 복합체에 의해 일괄 봉지된 것을 특징으로 하는 봉지후 반도체 소자 탑재 기판.
  12. 봉지후 반도체 소자 탑재 기판으로서,
    제6항에 기재된 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 탑재한 기판의 반도체 소자 탑재면을 피복하고, 상기 미경화 수지층을 가열, 경화함으로써, 상기 봉지재 적층 복합체에 의해 일괄 봉지된 것을 특징으로 하는 봉지후 반도체 소자 탑재 기판.
  13. 봉지후 반도체 소자 탑재 기판으로서,
    제7항 내지 제9항 중 어느 한 항에 기재된 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 탑재한 기판의 반도체 소자 탑재면을 피복하고, 상기 미경화 수지층을 가열, 경화함으로써, 상기 봉지재 적층 복합체에 의해 일괄 봉지된 것을 특징으로 하는 봉지후 반도체 소자 탑재 기판.
  14. 봉지후 반도체 소자 형성 웨이퍼로서,
    제1항 내지 제4항 중 어느 한 항에 기재된 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 피복하고, 상기 미경화 수지층을 가열, 경화함으로써, 상기 봉지재 적층 복합체에 의해 일괄 봉지된 것을 특징으로 하는 봉지후 반도체 소자 형성 웨이퍼.
  15. 봉지후 반도체 소자 형성 웨이퍼로서,
    제5항에 기재된 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 피복하고, 상기 미경화 수지층을 가열, 경화함으로써, 상기 봉지재 적층 복합체에 의해 일괄 봉지된 것을 특징으로 하는 봉지후 반도체 소자 형성 웨이퍼.
  16. 봉지후 반도체 소자 형성 웨이퍼로서,
    제6항에 기재된 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 피복하고, 상기 미경화 수지층을 가열, 경화함으로써, 상기 봉지재 적층 복합체에 의해 일괄 봉지된 것을 특징으로 하는 봉지후 반도체 소자 형성 웨이퍼.
  17. 봉지후 반도체 소자 형성 웨이퍼로서,
    제7항 내지 제9항 중 어느 한 항에 기재된 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 피복하고, 상기 미경화 수지층을 가열, 경화함으로써, 상기 봉지재 적층 복합체에 의해 일괄 봉지된 것을 특징으로 하는 봉지후 반도체 소자 형성 웨이퍼.
  18. 반도체 장치로서,
    제10항에 기재된 봉지후 반도체 소자 탑재 기판, 또는 제14항에 기재된 봉지후 반도체 소자 형성 웨이퍼를 다이싱하여, 싱귤레이션(個片化, singulation)한 것을 특징으로 하는 반도체 장치.
  19. 반도체 장치로서,
    제11항에 기재된 봉지후 반도체 소자 탑재 기판, 또는 제15항 기재된 봉지후 반도체 소자 형성 웨이퍼를 다이싱하여, 싱귤레이션한 것을 특징으로 하는 반도체 장치.
  20. 반도체 장치로서,
    제12항에 기재된 봉지후 반도체 소자 탑재 기판, 또는 제16항에 기재된 봉지후 반도체 소자 형성 웨이퍼를 다이싱하여, 싱귤레이션한 것을 특징으로 하는 반도체 장치.
  21. 반도체 장치로서,
    제13항에 기재된 봉지후 반도체 소자 탑재 기판, 또는 제17항에 기재된 봉지후 반도체 소자 형성 웨이퍼를 다이싱하여, 싱귤레이션한 것을 특징으로 하는 반도체 장치.
  22. 반도체 장치를 제조하는 방법으로서,
    제1항 내지 제4항 중 어느 한 항에 기재된 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 탑재한 기판의 반도체 소자 탑재면, 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 피복하는 피복 공정,
    상기 미경화 수지층을 가열, 경화함으로써, 상기 반도체 소자 탑재면 또는 상기 반도체 소자 형성면을 일괄 봉지하고, 봉지후 반도체 소자 탑재 기판 또는 봉지후 반도체 소자 형성 웨이퍼로 하는 봉지 공정, 및
    상기 봉지후 반도체 소자 탑재 기판 또는 상기 봉지후 반도체 소자 형성 웨이퍼를 다이싱하여, 싱귤레이션함으로써, 반도체 장치를 제조하는 싱귤레이션 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 반도체 장치를 제조하는 방법으로서,
    제5항에 기재된 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 탑재한 기판의 반도체 소자 탑재면, 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 피복하는 피복 공정,
    상기 미경화 수지층을 가열, 경화함으로써, 상기 반도체 소자 탑재면 또는 상기 반도체 소자 형성면을 일괄 봉지하고, 봉지후 반도체 소자 탑재 기판 또는 봉지후 반도체 소자 형성 웨이퍼로 하는 봉지 공정, 및
    상기 봉지후 반도체 소자 탑재 기판 또는 상기 봉지후 반도체 소자 형성 웨이퍼를 다이싱하여, 싱귤레이션함으로써, 반도체 장치를 제조하는 싱귤레이션 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 반도체 장치를 제조하는 방법으로서,
    제6항에 기재된 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 탑재한 기판의 반도체 소자 탑재면, 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 피복하는 피복 공정,
    상기 미경화 수지층을 가열, 경화함으로써, 상기 반도체 소자 탑재면 또는 상기 반도체 소자 형성면을 일괄 봉지하고, 봉지후 반도체 소자 탑재 기판 또는 봉지후 반도체 소자 형성 웨이퍼로 하는 봉지 공정, 및
    상기 봉지후 반도체 소자 탑재 기판 또는 상기 봉지후 반도체 소자 형성 웨이퍼를 다이싱하여, 싱귤레이션함으로써, 반도체 장치를 제조하는 싱귤레이션 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 반도체 장치를 제조하는 방법으로서,
    제7항 내지 제9항 중 어느 한 항에 기재된 봉지재 적층 복합체의 미경화 수지층에 의해 반도체 소자를 탑재한 기판의 반도체 소자 탑재면, 또는 반도체 소자를 형성한 웨이퍼의 반도체 소자 형성면을 피복하는 피복 공정,
    상기 미경화 수지층을 가열, 경화함으로써, 상기 반도체 소자 탑재면 또는 상기 반도체 소자 형성면을 일괄 봉지하고, 봉지후 반도체 소자 탑재 기판 또는 봉지후 반도체 소자 형성 웨이퍼로 하는 봉지 공정, 및
    상기 봉지후 반도체 소자 탑재 기판 또는 상기 봉지후 반도체 소자 형성 웨이퍼를 다이싱하여, 싱귤레이션함으로써, 반도체 장치를 제조하는 싱귤레이션 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5934078B2 (ja) * 2012-11-19 2016-06-15 信越化学工業株式会社 繊維含有樹脂基板及び半導体装置の製造方法
KR102303310B1 (ko) * 2012-12-21 2021-09-23 다우 실리콘즈 코포레이션 압축 성형 또는 라미네이팅을 위한 핫-멜트 유형 경화성 실리콘 조성물
US9627338B2 (en) * 2013-03-06 2017-04-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra high density embedded semiconductor die package
TWI533421B (zh) * 2013-06-14 2016-05-11 日月光半導體製造股份有限公司 半導體封裝結構及半導體製程
TWI518854B (zh) 2013-12-30 2016-01-21 財團法人工業技術研究院 模封組件及模封材料
US9396972B2 (en) * 2014-02-11 2016-07-19 Palo Alto Research Center Incorporated Micro-assembly with planarized embedded microelectronic dies
TWI620360B (zh) * 2014-02-18 2018-04-01 緯創資通股份有限公司 電子元件封裝體及其製作方法
JP2015179769A (ja) * 2014-03-19 2015-10-08 信越化学工業株式会社 半導体封止用基材付封止材、半導体装置、及び半導体装置の製造方法
US20160064299A1 (en) * 2014-08-29 2016-03-03 Nishant Lakhera Structure and method to minimize warpage of packaged semiconductor devices
TWI695427B (zh) * 2016-11-24 2020-06-01 聯華電子股份有限公司 平坦化晶圓表面的方法
JP6573957B2 (ja) * 2017-12-12 2019-09-11 Koa株式会社 抵抗器の製造方法
US10497587B1 (en) * 2018-06-13 2019-12-03 Infineon Technologies Ag Ion manipulation methods and related apparatuses and systems for semiconductor encapsulation materials
EP3621107A1 (en) * 2018-09-10 2020-03-11 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component with dielectric layer for embedding in component carrier
US11031353B2 (en) * 2019-08-23 2021-06-08 Micron Technology, Inc. Warpage control in microelectronic packages, and related assemblies and methods

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283562A (ja) 1992-03-31 1993-10-29 Toshiba Corp 樹脂封止型半導体装置
JPH07142872A (ja) * 1993-11-12 1995-06-02 Sanyo Electric Co Ltd 電子機器
JP3425311B2 (ja) * 1996-03-04 2003-07-14 株式会社東芝 ネガ型感光性ポリマー樹脂組成物、これを用いたパターン形成方法、および電子部品
TW569424B (en) 2000-03-17 2004-01-01 Matsushita Electric Ind Co Ltd Module with embedded electric elements and the manufacturing method thereof
JP3537400B2 (ja) 2000-03-17 2004-06-14 松下電器産業株式会社 半導体内蔵モジュール及びその製造方法
DE10046296C2 (de) 2000-07-17 2002-10-10 Infineon Technologies Ag Elektronisches Chipbauteil mit einer integrierten Schaltung und Verfahren zu seiner Herstellung
JP3707534B2 (ja) 2000-12-15 2005-10-19 信越化学工業株式会社 半導体スクリーン印刷封止用液状エポキシ樹脂組成物
US6496637B2 (en) * 2000-12-21 2002-12-17 Corning Incorporated Low optical loss polymers
JP2004193497A (ja) * 2002-12-13 2004-07-08 Nec Electronics Corp チップサイズパッケージおよびその製造方法
JP4383768B2 (ja) * 2003-04-23 2009-12-16 スリーエム イノベイティブ プロパティズ カンパニー 封止用フィルム接着剤、封止用フィルム積層体及び封止方法
JP2005089660A (ja) * 2003-09-18 2005-04-07 Nitto Denko Corp 半導体封止用樹脂組成物
SG115811A1 (en) * 2004-03-31 2005-10-28 Nitto Denko Corp Epoxy resin composition for semiconductor encapsulation and semiconductor device using the same
US20060241215A1 (en) * 2005-04-25 2006-10-26 Shin-Etsu Chemical Co., Ltd. Semiconductor encapsulating epoxy resin composition and semiconductor device
KR20080003002A (ko) * 2005-04-27 2008-01-04 린텍 가부시키가이샤 시트상 언더필재 및 반도체장치의 제조방법
JP4379387B2 (ja) 2005-06-27 2009-12-09 パナソニック電工株式会社 エポキシ樹脂無機複合シート及び成形品
CN1908065B (zh) * 2005-08-05 2010-12-08 信越化学工业株式会社 环氧树脂组合物以及半导体装置
US8247475B2 (en) * 2005-12-29 2012-08-21 Toda Kogyo Corporation Hydrotalcite-based compound particles, resin stabilizer using the same, halogen-containing resin composition and anion scavenger using the same
KR101484343B1 (ko) * 2007-04-26 2015-01-19 도아고세이가부시키가이샤 하이드로탈사이트 화합물 및 그 제조 방법, 무기 이온 포착제, 조성물, 전자 부품 밀봉용 수지 조성물
JP2009013309A (ja) 2007-07-05 2009-01-22 Nitto Denko Corp エポキシ樹脂組成物およびそれを用いて得られる電子部品
WO2009113296A1 (ja) * 2008-03-14 2009-09-17 住友ベークライト株式会社 半導体素子接着フィルム形成用樹脂ワニス、半導体素子接着フィルム、および半導体装置
US20100109169A1 (en) * 2008-04-29 2010-05-06 United Test And Assembly Center Ltd Semiconductor package and method of making the same
KR20100008123A (ko) * 2008-07-15 2010-01-25 고려대학교 산학협력단 이중 히트 씽크층으로 구성된 지지대를 갖춘 고성능수직구조의 반도체 발광소자
JP5079646B2 (ja) * 2008-08-26 2012-11-21 新光電気工業株式会社 半導体パッケージ及びその製造方法と半導体装置
JP5342221B2 (ja) 2008-12-05 2013-11-13 パナソニック株式会社 半導体封止用エポキシ樹脂無機複合シート及び成形品
WO2010080068A1 (en) * 2009-01-12 2010-07-15 Ravi Kanth Kolan Method for manufacturing a low cost three dimensional stack package and resulting structures using through silicon vias and assemblies
JP2010177390A (ja) * 2009-01-29 2010-08-12 Sony Corp 素子の移載方法および表示装置の製造方法
CN101814445A (zh) * 2009-02-20 2010-08-25 日月光半导体制造股份有限公司 感光芯片封装工艺及其结构
JP5042297B2 (ja) * 2009-12-10 2012-10-03 日東電工株式会社 半導体装置の製造方法
SG182651A1 (en) * 2010-02-09 2012-08-30 Toagosei Co Ltd Spherical hydrotalcite compound and resin composition for sealing electronic component
TWI555100B (zh) * 2010-07-26 2016-10-21 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
JP5546985B2 (ja) * 2010-07-28 2014-07-09 日東電工株式会社 半導体装置製造用フィルム、半導体装置製造用フィルムの製造方法、及び、半導体装置の製造方法。
US8823186B2 (en) * 2010-12-27 2014-09-02 Shin-Etsu Chemical Co., Ltd. Fiber-containing resin substrate, sealed substrate having semiconductor device mounted thereon, sealed wafer having semiconductor device formed thereon, a semiconductor apparatus, and method for manufacturing semiconductor apparatus

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