KR20130089188A - 탄화 규소 반도체장치의 제조방법 - Google Patents

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Abstract

금속 재료를 스퍼터하여 탄화 규소 기체 위에 금속막을 성막할 때에 탄화 규소와 금속의 계면에 생기는 대미지를 억제하여, 일정한 전기 특성을 갖는 탄화 규소 반도체장치를 안정적으로 제조할 수 있는 탄화 규소 반도체장치의 제조방법을 제공한다. 금속 재료로 이루어진 타겟(23)을 스퍼터하여, 탄화 규소 기체(10) 위에 금속막을 성막한다. 이때, 타겟(23)으로부터 스퍼터된 금속 재료, 및 가스 도입구(27)로부터 유입되는 스퍼터용 가스의 탄화 규소 기체(10)에의 입사 에너지가, 탄화 규소의 결합 에너지보다도 작아지는 조건하, 구체적으로는 4.8eV보다도 작아지는 조건하에서, 금속막을 성막한다. 예를 들면, 음극(21)과 양극(22) 사이에 인가되는 고주파 전압을 20V 이상 300V 이하로 하여, 금속막을 성막한다.

Description

탄화 규소 반도체장치의 제조방법{METHOD OF MANUFACTURING SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은, 탄화 규소 반도체장치의 제조방법에 관한 것으로, 더욱 상세하게는, 반도체와 금속의 접합 계면의 쇼트키 장벽에 의한 정류작용을 이용하는 탄화 규소 쇼트키 배리어 다이오드 등의 탄화 규소 반도체장치의 제조방법에 관한 것이다.
다이오드는, 전류가 흐르는 방향을 제한하는 전자부품이다. 다이오드는, 전류가 일방향으로 흐르는 것을 허용하고, 반대 방향으로 흐르는 것을 저지한다. 따라서, 다이오드는, 기계적 역방지 밸브의 전자판으로 생각할 수 있다. 전류가 일방향으로만 흐르는 것을 필요로 하는 회로에는, 1개 이상의 다이오드가 포함된다.
쇼트키 배리어 다이오드(이하 「쇼트키 다이오드」라고 하는 경우가 있다)는, 2개의 이동의 반도체를 접합시켜 형성되는 pn 접합 다이오드와는 달리, 금속과 반도체를 접합시켜 형성되는 다이오드이다.
탄화 규소(SiC) 반도체는, 대단히 안정된 IV-IV족 반도체로서, 규소(Si) 반도체에 비해, 금제대가 폭넓고, 열전도율 및 절연파괴 전계가 크다고 하는 특징을 갖고 있다. 따라서, SiC을 사용한 탄화 규소 반도체장치는, 고온 조건에서의 동작이 가능하고, 고내압에서 저손실의 대전력 디바이스로서 주목받고 있다.
탄화 규소와 금속과의 접합 장벽에 의한 정류작용을 이용하는 쇼트키 다이오드의 제작에 있어서, 쇼트키 금속 재료의 선택과 그것의 역방향 특성의 안정화는, 중요한 요소이다. 쇼트키 금속 재료로서는, 티타늄(Ti), 니켈(Ni), 몰리브덴(Mo) 또는 텅스텐(W) 등이 사용된다.
반도체에 대해 쇼트키 장벽을 일으키는 재료를 접합했을 때, 열방출이 지배적인 경우, 전류밀도 J는, 이하의 식 (1)로 표시된다.
J=J0{exp(qV/kT)-1} …(1)
여기에서, J0은 포화 전류밀도를 나타내고, q는 전하량을 나타내고, V는 인가전압을 나타내고, k는 볼츠만 상수를 나타내고, T는 온도를 나타낸다. 포화 전류밀도 J0은, 이하의 식 (2)로 표시된다.
J0=A*T2exp{-q(φb)/kT} …(2)
여기에서, φb은 쇼트키 장벽 높이를 나타내고, A*는 리처드슨 상수를 나타낸다.
식 (2)에서 명백한 것과 같이, 쇼트키 장벽 높이 φb가 높아지면, 포화 전류밀도 J0가 작아지므로, 역방향 전류를 억제할 수 있다.
그러나, 쇼트키 금속층과 탄화 규소 기판의 쇼트키 접합에 있어서 종래의 성막방법에서는, 프로세스중에 생긴 접합 계면의 대미지, 예를 들면 격자의 결함의 영향으로, 실제의 쇼트키 장벽 높이 φb은, 이론적인 쇼트키 장벽 높이 φb에 비해, 낮아져 있다. 예를 들면, 이론적인 쇼트키 장벽 높이 φb가 1.25eV인 것에 대해, 실제의 쇼트키 장벽 높이 φb는 1.19eV∼1.23eV 정도로 낮고, 또한, 웨이퍼 면 내에서 격차를 갖는다. 이 격차에 의해, 웨이퍼 면 내에서 역방향 전류특성 및 순방향 전류특성에 큰 격차가 생겨, 역방향 전류특성 및 순방향 전류특성이 안정화하지 않는다고 하는 문제가 있다.
프로세스중에 접합 계면에 생기는 대미지를 억제하기 위한 기술은, 예를 들면 특허문헌 1 및 2에 개시되어 있다. 특허문헌 1에 개시되는 기술에서는, 반도체층에 스퍼터 대미지가 들어가는 것을 방지하기 위해서, 가열증착법으로 금속막을 증착한 후, 그 위에 스퍼터링법에 의해 금속막을 형성하고 있다(예를 들면, 특허문헌 1(제3쪽) 참조). 특허문헌 2에 개시되는 기술에서는, 직류(DC) 스퍼터링법으로 금속막을 퇴적할 때의 스퍼터 대미지를 저감하기 위해, DC 파워를 제어하고 있다(예를 들면, 특허문헌 2(제6쪽) 참조).
또한, 전극 금속/반도체 계면의 플랫성(flatness)을 제어함으로써, 쇼트키 장벽 높이를 제어하는 기술이, 특허문헌 3에 개시되어 있다. 특허문헌 3에 개시되어 있는 기술에서는, 전극 금속의 증착전에, 반도체 기판의 표면을 플랫하게 하는 처리를 실시하고 있다(예를 들면, 특허문헌 3(제7-8쪽) 참조).
일본국 특개평 10-308358호 공보 일본국 특개 2008-103705호 공보 일본국 특개평 9-129901호 공보
탄화 규소 쇼트키 배리어 다이오드의 디바이스 특성 중에서, 역방향 전류특성 및 내압특성은, 웨이퍼 및 에피택셜층의 결함 및 프로세스 결함에 크게 영향을 받는다. 또한, 순방향 전류특성은, 쇼트키 접합을 형성할 때의 전처리 조건, 및 쇼트키 금속의 성막 조건에 크게 영향을 받는다.
상기한 것과 같이, 종래기술의 탄화 규소 반도체장치의 제조방법에서는, 쇼트키 장벽 높이 φb가 웨이퍼 면 내에서 격차를 갖고, 역방향 전류특성 및 순방향 전류특성이 안정되지 않는다고 하는 문제가 있다.
이와 같은 문제를 해결하기 위한 기술로서는, 전술한 특허문헌 1∼3에 개시되는 기술을 들 수 있다. 그러나, 특허문헌 1에 개시되는 기술은, 스퍼터링법 자체를 개량하는 기술은 아니므로, 특허문헌 1에 개시되는 기술을 사용해도, 스퍼터링법으로 금속막을 형성할 때에 생기는 대미지 자체를 저감할 수는 없다.
또한, 특허문헌 2에 개시되는 기술에서는, DC 스퍼터링법을 사용하고 있지만, DC 스퍼터링법에서는, 시료 부근에 플라즈마가 형성되므로, 시료인 탄화 규소 기체(基體)가 손상을 받을 우려가 있다.
또한, 특허문헌 3에 개시되는 기술은, 전극이 되는 금속막을 형성하기 전에 행하는 전처리에 관한 기술로서, 전극의 형성에 관한 기술은 아니다. 특허문헌 3에 개시되는 기술을 사용해도, 스퍼터링법으로 전극을 형성할 때에 생기는 대미지를 저감할 수는 없다.
본 발명의 목적은, 금속 재료를 스퍼터해서 탄화 규소 기체 위에 금속막을 성막할 때에 탄화 규소와 금속의 계면에 생기는 대미지를 억제하여, 일정한 전기 특성을 갖는 탄화 규소 반도체장치를 안정적으로 제조할 수 있는 탄화 규소 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 탄화 규소 반도체장치의 제조방법은, 진공펌프로 흡인된 챔버 내에서, 서로 대향하여 배치되는 양극 및 음극으로 이루어진 한 쌍의 전극 사이에 고주파 전압을 인가하여, 상기 한 쌍의 전극 사이에 스퍼터용 가스의 플라즈마를 발생시키고, 발생시킨 상기 플라즈마 중의 이온으로, 상기 음극 위에 배치되는 금속 재료를 스퍼터하고, 스퍼터된 상기 금속 재료를, 상기 금속 재료에 대향하여 상기 양극 위에 배치되는 탄화 규소 기체 위에 퇴적시켜, 금속막을 성막하는 공정을 구비하고, 상기 금속막을 성막하는 공정에서는, 상기 금속 재료 및 상기 스퍼터용 가스의 상기 탄화 규소 기체에의 입사 에너지가, 탄화 규소의 결합 에너지보다도 작아지는 조건하에서, 상기 금속막을 성막하는 것을 특징으로 한다.
본 발명의 탄화 규소 반도체장치의 제조방법에 따르면, 금속 재료 및 스퍼터용 가스의 탄화 규소 기체에의 입사 에너지가, 탄화 규소의 결합 에너지보다도 작아지는 조건하에서, 금속 재료가 스퍼터되어, 탄화 규소 기체 위에 금속막이 성막된다. 이것에 의해, 금속 재료 및 스퍼터용 가스에 의한 탄화 규소 기체에의 대미지를 억제할 수 있으므로, 탄화 규소와 금속의 계면에 생기는 대미지를 억제할 수 있다. 따라서, 일정한 전기 특성을 갖는 탄화 규소 반도체장치를 안정적으로 제조 할 수 있다.
도 1은 본 발명의 제1 실시형태에 있어서의 탄화 규소 반도체장치(1)의 구성을 나타낸 단면도다.
도 2는 본 발명의 제1 실시형태에서 사용되는 스퍼터 성막장치(20)를 나타낸 단면도다.
도 3은 본 발명의 제1 실시형태에서 형성된 쇼트키 계면의 격자를 투과형 전자현미경으로 관찰하여 얻은 TEM 상을 나타낸 도면이다.
도 4는 도 3에 나타낸 영역 A의 SiC 격자를 모식적으로 도시한 도면이다.
도 5는 종래의 탄화 규소 반도체장치의 제조방법으로 형성된 쇼트키 계면의 격자의 TEM 상을 나타낸 도면이다.
도 6은 도 5에 나타낸 영역 B의 SiC 격자를 모식적으로 도시한 도면이다.
도 7은 스퍼터 전압과 쇼트키 장벽 높이 φb의 관계의 일례를 도시한 도면이다.
도 8은 스퍼터 전압과 쇼트키 장벽 높이 φb의 격차 σ의 관계의 일례를 도시한 도면이다.
도 9는 쇼트키 배리어 다이오드의 역방향 리크 전류값과 스퍼터 전압의 관계의 일례를 도시한 도면이다.
도 10은 본 발명의 제4 실시형태의 탄화 규소 반도체장치의 제조방법에서 사용되는 스퍼터 성막장치(30)의 구성을 나타낸 단면도다.
도 11은 본 발명의 제5 실시형태의 탄화 규소 반도체장치의 제조방법에서 사용되는 스퍼터 성막장치(40)의 구성을 나타낸 단면도다.
도 12는 본 발명의 제5 실시형태의 탄화 규소 반도체장치의 제조방법에서 사용되는 스퍼터 성막장치(40)의 구성을 나타낸 단면도다.
도 13은 규제판(42)을 확대하여 나타낸 단면도다.
도 14는 본 발명의 제6 실시형태의 탄화 규소 반도체장치의 제조방법에서 사용되는 스퍼터 성막장치(50)의 구성을 나타낸 단면도다.
도 15는 도 14에 나타낸 전자석(51)의 구성을 나타낸 평면도다.
도 16은 본 발명의 제7 실시형태의 탄화 규소 반도체장치의 제조방법에서 사용되는 스퍼터 성막장치(55)의 구성을 나타낸 단면도다.
도 17은 도 16에 나타낸 전자석(51)의 구성을 나타낸 평면도다.
<제1 실시형태>
도 1은, 본 발명의 제1 실시형태에 있어서의 탄화 규소 반도체장치(1)의 구성을 나타낸 단면도다. 탄화 규소 반도체장치(1)는, 본 발명의 제1 실시형태의 탄화 규소 반도체장치의 제조방법에 의해 제조된다. 본 실시형태의 탄화 규소 반도체장치(1)는, 쇼트키 배리어 다이오드(Schottky Barrier Diode; 약칭: SBD)이다.
탄화 규소 반도체장치(1)는, 탄화 규소 기판(11), 에피택셜층(12), 금속층(13), 표면 전극(14) 및 이면 전극(15)을 구비하여 구성된다. 탄화 규소 기판(11)과 에피택셜층(12)은, 탄화 규소 기체(10)를 구성한다.
탄화 규소 기판(11)은, n형의 도전성을 갖는 n형 반도체 기판이다. 탄화 규소 기판(11)은, 본 실시형태에서는, 4H형의 폴리타입을 갖는 n형 4H-탄화 규소 기판이다.
에피택셜층(12)은, 탄화 규소 기판(11)의 두께 방향 한쪽측의 표면 위에 설치된다. 구체적으로는, 에피택셜층(12)은, n형 4H-탄화 규소 기판인 탄화 규소 기판(11)의 (0001) 실리콘 면 위에 설치된다. 에피택셜층(12)은, n형의 도전성을 갖는다. 에피택셜층(12)은, 드리프트층으로서 기능한다.
금속층(13)은, 에피택셜층(12)의 두께 방향 한쪽측의 표면 위에 설치된다. 본 실시형태의 금속층(13)은, 쇼트키 금속인 티타늄(Ti)을, 스퍼터 성막장치를 사용하여 성막하여 형성된 Ti층이다.
표면 전극(14)은, 금속층(13)의 두께 방향 한쪽측의 표면 위에 설치된다. 이면 전극(15)은, 탄화 규소 기판(11)의 두께 방향 다른쪽측의 표면 위, 즉 에피택셜층(12)이 설치되는 측과 반대측의 표면 위에 설치된다.
본 실시형태의 탄화 규소 반도체장치의 제조방법에서는, 이하와 같이 하여, 탄화 규소 반도체장치(1)를 제조한다. 우선, 탄화 규소 기판(11)의 두께 방향 한쪽측의 표면 위, 구체적으로는 n형 4H-탄화 규소 기판(11)의 (0001) 실리콘 면 위에 n형 드리프트층으로서 n형 에피택셜층(12)을 에피택셜 성장시킨다. 이것에 의해, 탄화 규소 기체(10)를 얻는다.
다음에, 탄화 규소 기체(10)의 두께 방향 한쪽측의 표면 위, 즉 에피택셜층(12)의 두께 방향 한쪽측의 표면 위에, 금속층(13)을 형성한다. 본 실시형태에서는, 금속층(13)이 되는 쇼트키 금속 재료를, 스퍼터 성막장치를 사용하여 성막함으로써, 금속층(13)을 형성한다. 쇼트키 금속 재료로서는, 예를 들면 티타늄(Ti)이 사용된다. 스퍼터 성막장치로서는, 예를 들면 도 2에 나타낸 스퍼터 성막장치(20)가 사용된다.
도 2는, 본 발명의 제1 실시형태에서 사용되는 스퍼터 성막장치(20)를 나타낸 단면도다. 스퍼터 성막장치(20)는, 한 쌍의 전극(21,22), 전원(24), 챔버(25) 및 진공펌프(26)를 구비하여 구성된다. 한 쌍의 전극(21,22)은, 음극(21) 및 양극(22)으로 구성된다. 음극(21) 및 양극(22)은, 서로 대향하여 배치된다. 음극(21) 위에는, 쇼트키 금속 재료로 이루어진 타겟(23)이 설치된다. 양극(22) 위에는, 타겟(23)에 대향하도록, 시료인 탄화 규소 기체(10)가 설치된다. 한 쌍의 전극(21,22), 타겟(23) 및 탄화 규소 기체(10)는, 챔버(25)에 수용된다.
스퍼터 성막장치(20)에서는, 진공펌프(26)로 챔버(25) 내부를 흡인하고, 한 쌍의 전극(21,22) 사이에 전원(24)에 의해 고주파 교류전압(이하 「고주파 전압」이라고 한다)을 인가하고, 가스 도입구(27)로부터 스퍼터용 가스를 도입함으로써, 한 쌍의 전극(21,22) 사이에 스퍼터용 가스의 플라즈마를 발생시킨다. 발생한 플라즈마 중의 이온에 의해, 쇼트키 금속 재료로 이루어진 타겟(23)이 스퍼터된다. 스퍼터된 성막 재료인 타겟(23)의 이온(이하 「성막 재료 이온」이라고 하는 경우가 있다)이, 탄화 규소 기체(10) 위에 퇴적하여, 금속층(13)이 되는 금속막이 성막된다. 스퍼터용 가스로서는, 예를 들면 아르곤(Ar) 등의 불활성 가스가 사용된다.
스퍼터 성막장치(20)로 성막할 때에는, 스퍼터되어 타겟(23)으로부터 방출된 성막 재료 이온, 및 불활성 가스 등의 스퍼터용 가스의 탄화 규소 기체(10)에의 입사 에너지가, 탄화 규소의 결합 에너지보다도 작아져 있을 필요가 있다. 탄화 규소의 결합 에너지는 약 4.8eV이므로, 상기 입사 에너지는, 구체적으로는, 4.8eV보다도 작아져 있을 필요가 있다.
이것을 실현하기 위해, 본 실시형태에서는, 음극(21)과 양극(22) 사이에 인가하는 인가전압(이하 「스퍼터 전압」이라고 하는 경우가 있다)을, 스퍼터에 필요한 조사 이온의 가속 전압의 임계값 이상, 탄화 규소의 격자의 결함이 확인되지 않는 전압 이하로 설정한다. 탄화 규소의 격자의 결함이 확인되지 않는 전압의 값은, 구체적으로는 300V이다. 예를 들면 스퍼터용 가스로서 Ar를 사용하는 경우, 스퍼터에 필요한 조사 이온인 Ar의 가속 전압의 임계값은 20V이므로, 스퍼터 전압은, 20V 이상 300V 이하로 설정된다.
이와 같이 스퍼터 전압을 20V 이상 300V 이하로 설정함으로써, 성막 재료 이온 및 불활성 가스 등의 스퍼터용 가스의 탄화 규소 기체(10)에의 입사 에너지를, 탄화 규소의 결합 에너지보다도 작게, 구체적으로는 4.8eV보다도 작게 할 수 있다.
이것에 의해, 성막 재료 이온인 금속 재료, 및 불활성 가스 등의 스퍼터용 가스를, 저대미지로 탄화 규소 기체(10)에 입사시킬 수 있다. 바꾸어 말하면, 금속 재료 및 스퍼터용 가스에 의한 탄화 규소 기체(10)에의 대미지를 억제할 수 있다. 따라서, 탄화 규소와 금속의 계면에 생기는 대미지를 억제할 수 있으므로, 일정한 전기 특성을 갖는 탄화 규소 반도체장치(1)를 안정적으로 제조할 수 있다.
이상과 같이 하여 금속층(13)을 형성한 후, 금속층(13)을 원하는 디바이스 형상으로 패터닝한다. 그후, 금속층(13)의 두께 방향 한쪽측의 표면 위에 표면 전극(14)을 형성한다. 또한 탄화 규소 기체(10)의 두께 방향 다른쪽측의 표면 위, 즉 탄화 규소 기판(11)의 두께 방향 다른쪽측의 표면 위에, 이면 전극(15)을 형성한다. 이와 같이 하여, 쇼트키 배리어 다이오드인 탄화 규소 반도체장치(1)가 얻어진다.
도 3은, 본 발명의 제1 실시형태에서 형성된 쇼트키 계면의 격자를 투과형 전자현미경(Transmission Electron Microscope; 약칭: TEM)으로 관찰하여 얻은 TEM 상을 나타낸 도면이다. 도 3에서는, 본 실시형태의 탄화 규소 반도체장치의 제조방법에 따라서, SiC층인 에피택셜층(12) 위에, 스퍼터 전압을 300V 이하로 하여, 금속층(13)인 Ti층을 형성한 경우의 쇼트키 계면을 나타내고 있다. 도 3에 나타낸 쇼트키 계면은, SiC층인 에피택셜층(12)과, Ti층인 금속층(13)의 계면이다. 도 4는, 도 3에 나타낸 영역 A의 SiC 격자를 모식적으로 도시한 도면이다.
도 5는, 종래의 탄화 규소 반도체장치의 제조방법으로 형성된 쇼트키 계면의 격자의 TEM 상을 나타낸 도면이다. 도 5에서는, SiC층인 에피택셜층(12) 위에, 스퍼터 전압을 360V로 하여, 금속층(13)인 Ti층을 형성한 경우의 쇼트키 계면을 나타내고 있다. 도 6은, 도 5에 나타낸 영역 B의 SiC 격자를 모식적으로 도시한 도면이다.
도 5 및 도 6에서, 종래의 탄화 규소 반도체장치의 제조방법으로 형성된 쇼트키 계면에서는, 계면의 격자에 결함이 생기고 있는 것을 알 수 있다. 이에 대해, 도 3 및 도 4에 나타낸 본 실시형태의 경우에는, 계면의 격자에 결함이 없는 것을 알 수 있다.
이것으로부터, 본 실시형태의 탄화 규소 반도체장치의 제조방법으로 제조된 쇼트키 배리어 다이오드인 탄화 규소 반도체장치(1)에서는, SiC층인 에피택셜층(12)과, 쇼트키 배리어 전극인 금속층(13)의 계면의 격자의 결함이 경감되어, 이상적인 쇼트키 계면이 형성되고 있는 것을 알 수 있다.
도 7은, 스퍼터 전압과 쇼트키 장벽 높이 φb의 관계의 일례를 도시한 도면이다. 도 7에 있어서, 횡축은 스퍼터 전압값[V]을 나타내고, 종축은 쇼트키 장벽 높이 φb을 나타낸다. 도 7로부터, 스퍼터 전압이 높아지면, 쇼트키 장벽 높이 φb가 작아지는 것을 알 수 있다.
도 8은, 스퍼터 전압과 쇼트키 장벽 높이 φb의 격차 σ의 관계의 일례를 도시한 도면이다. 도 8에 있어서, 횡축은 스퍼터 전압값[V]을 나타내고, 종축은 쇼트키 장벽 높이 φb의 격차 σ를 나타낸다. 도 8에서, 스퍼터 전압을 낮게 함으로써, 쇼트키 장벽 높이 φb의 격차 σ가 작아지는 것을 알 수 있다.
도 9는, 쇼트키 배리어 다이오드의 역방향 리크 전류값과 스퍼터 전압의 관계의 일례를 도시한 도면이다. 도 9에 있어서, 횡축은 스퍼터 전압값[V]을 나타내고, 종축은 역방향 리크 전류값[A]을 나타낸다. 도 9에서, 스퍼터 전압이 높아지면, 역방향 리크 전류값이 커지는 것을 알 수 있다.
이상의 결과로부터, 본 실시형태의 탄화 규소 반도체장치의 제조방법과 같이, 스퍼터 전압을 20V 이상 300V 이하로 설정하여, 쇼트키 금속인 금속층(13)을 성막함으로써, 스퍼터 전압을 예를 들면 360V로 하는 종래기술에 비해, 쇼트키 장벽 높이 φb을 높게 할 수 있다. 또한, 쇼트키 장벽 높이 φb의 격차 σ을 저감할 수 있다. 이것에 의해, 순방향 전류특성 및 역방향 전류특성이 일치한 쇼트키 배리어 다이오드를 제공하는 것이 가능해진다.
본 실시형태에서는, 스퍼터 전압을 20V 이상 300V 이하로 함으로써, 금속 재료 및 스퍼터용 가스의 탄화 규소 기체(10)에의 입사 에너지를 탄화 규소의 결합 에너지보다도 작게 하고 있지만, 상기 입사 에너지를 탄화 규소의 결합 에너지보다도 작게 하는 방법은, 이것에 한정되지 않는다.
예를 들면, 한 쌍의 전극(21,22) 사이의 거리를 10cm, 즉 0.1m 이상으로 함으로써, 상기 입사 에너지를 탄화 규소의 결합 에너지보다도 작게 하여, 금속층(13)이 되는 금속막을 성막해도 된다. 이것에 의해, 본 실시형태와 동일한 효과를 얻을 수 있다.
또한, 예를 들면, 스퍼터용 가스의 유량을 10sccm 미만으로 하고, 상기 입사 에너지를 탄화 규소의 결합 에너지보다도 작게 하여, 금속층(13)이 되는 금속막을 성막해도 된다. 이것에 의해, 본 실시형태와 동일한 효과를 얻을 수 있다. 여기에서, sccm은, 0℃, 1기압(atm)에 있어서의 1분간(min)당의 유량(cc)이며, 1sccm=1.69×10-4Pa·㎥/sec이다.
<제2 실시형태>
본 발명의 제2 실시형태의 탄화 규소 반도체장치의 제조방법에서는, 제1 실시형태와 동일하게 하여 금속층(13)을 형성한 후, 금속층(13)을 구성하는 쇼트키 금속 재료의 재결정화 온도 부근의 온도인 결정 회복 온도에서 열처리를 행한다. 이 열처리를, 이하에서는 「재결정화 열처리」라고 하는 경우가 있다. 재결정화 열처리를 행함으로써, 금속층(13) 내부의 결정 결함의 회복을 촉진할 수 있다. 결정 회복 온도는, 예를 들면, 재결정화 온도±50℃이다.
예를 들면, 금속층(13)이 Ti으로 이루어진 Ti/n형 탄화 규소 쇼트키 접합을 갖는 탄화 규소 반도체장치를 제조하는 경우에는, 전술한 제1 실시형태에 있어서의 처리 조건에서 Ti를 성막한 후, 재결정화 열처리로서, Ti의 재결정화 온도 부근의 온도인 450℃±50℃에서 열처리를 행한다. 이것에 의해, Ti막 내부의 결정 결함의 회복을 촉진할 수 있다.
재결정화 열처리의 후의 공정에서는, 열처리 온도, 예를 들면 디바이스 보호를 위한 폴리이미드 소성 온도를, 재결정화 열처리에 있어서의 열처리 온도보다도 50℃ 이상 저온으로 한다. 이것에 의해, 재결정화 열처리로 안정화된 금속층(13)의 결정이 다시 불안정해지는 것을 방지할 수 있다.
예를 들면, 전술한 Ti/n형 탄화 규소 쇼트키 접합을 갖는 탄화 규소 반도체장치를 제조하는 경우에는, 재결정화 열처리의 후의 공정에서의 열처리 온도를, Ti막 내부의 결정 결함 회복처리의 열처리 온도보다도 50℃ 이상 저온으로 한다. 이것에 의해, 재결정화 열처리로 안정화된 Ti막의 결정이 다시 불안정해지는 것을 방지할 수 있다.
이상과 같이, 본 실시형태의 탄화 규소 반도체장치의 제조방법에 따르면, 금속층(13)을 성막한 후, 금속층(13)의 재결정화 온도 부근의 온도에서 재결정화 열처리를 행함으로써, 금속층(13) 내부의 결정 결함의 회복을 촉진할 수 있다. 이것에 의해, 제1 실시형태에 비해, 쇼트키 장벽 높이 φb의 격차를 한층 더 저감할 수 있다. 따라서, 순방향 전류특성 및 역방향 전류특성이 한층 더 일치한 쇼트키 배리어 다이오드인 탄화 규소 반도체장치를 얻을 수 있다.
<제3 실시형태>
전술한 제1 실시형태의 탄화 규소 반도체장치의 제조방법에서는, 쇼트키 금속으로 이루어진 금속층(13)의 전체를 형성할 때까지, 스퍼터 전압을 20V 이상 300V 이하로 하므로, 쇼트키 금속의 성막 속도가 늦어진다. 따라서, 원하는 막두께의 금속층(13)을 성막할 때까지는 시간이 걸려, 생산성이 나빠진다.
따라서, 본 발명의 제3 실시형태의 탄화 규소 반도체장치의 제조방법에서는, 스퍼터용 가스에 플라즈마가 착화된 시점(이하 「플라즈마 착화시」라고 하는 경우가 있다)으로부터, 미리 정하는 저압 성막시간이 경과할 때까지는, 한 쌍의 전극(21,22) 사이에 인가되는 고주파 전압을 20V 이상 300V 이하로 하여, 금속층(13)이 되는 금속막을 성막한다. 저압 성막시간이 경과하면, 한 쌍의 전극(21,22) 사이에 인가되는 고주파 전압을 300V보다도 크게 하여, 금속층(13)이 되는 금속막을 성막한다.
즉, 본 실시형태에서는, 금속층(13) 중의, 쇼트키 계면에 영향이 있는 10nm 정도를, 스퍼터 전압을 20V 이상 300V 이하로 하여 성막하고, 그후, 스퍼터 전압을, 300V를 초과하는 전압으로 올려, 금속층(13)의 나머지의 부분을 형성한다. 이것에 의해, 성막 속도를 올릴 수 있으므로, 원하는 막두께를 성막할 때까지 필요로 하는 시간을 단축하여, 생산성을 향상시킬 수 있다.
전술한 저압 성막시간은, 예를 들면 10초간이다. 저압 성막시간을 10초간으로 함으로써, 전술한 것과 같이 금속층(13) 중의, 쇼트키 계면에 영향이 있는 10nm 정도의 부분을, 스퍼터 전압을 20V 이상 300V 이하로 한 조건하에서 성막할 수 있다.
본 실시형태에서는, 스퍼터 전압을 20V 이상 300V 이하로 함으로써, 금속 재료 및 스퍼터용 가스의 탄화 규소 기체(10)에의 입사 에너지를 탄화 규소의 결합 에너지보다도 작게 하고 있지만, 상기 입사 에너지를 탄화 규소의 결합 에너지보다도 작게 하는 방법은, 이것에 한정되지 않는다.
예를 들면, 전술한 것과 같이, 한 쌍의 전극(21,22) 사이의 거리를 10cm 이상, 즉 0.1m 이상으로 함으로써, 상기 입사 에너지를 탄화 규소의 결합 에너지보다도 작게 하여, 금속층(13)이 되는 금속막을 성막해도 된다.
이 경우, 플라즈마 착화시부터, 미리 정하는 원거리 성막시간이 경과할 때까지는, 한 쌍의 전극(21,22) 사이의 거리를 0.1m 이상으로 하여 금속막을 성막한다. 원거리 성막시간이 경과하면, 한 쌍의 전극(21,22) 사이의 거리를 0.1m 미만으로 하여, 금속막을 성막한다. 이것에 의해, 본 실시형태와 동일한 효과를 얻을 수 있다.
원거리 성막시간은, 전술한 저압 성막시간과 동일한 정도로 되며, 예를 들면 10초간이다. 원거리 성막시간을 10초간으로 함으로써, 전술한 것과 같이 금속층(13) 중의, 쇼트키 계면에 영향이 있는 10nm 정도의 부분을, 한 쌍의 전극(21,22) 사이의 거리를 0.1m 이상으로 한 조건하에서 성막할 수 있다.
또한, 예를 들면, 전술한 것과 같이, 스퍼터용 가스의 유량을 10sccm 미만으로 하고, 상기 입사 에너지를 탄화 규소의 결합 에너지에서도 작게 하여, 금속층(13)이 되는 금속막을 성막해도 된다. 이 경우, 플라즈마 착화시부터, 미리 정하는 저유량 성막시간이 경과할 때까지는, 스퍼터용 가스의 유량을 10sccm 미만으로 하여 금속막을 성막한다. 저유량 성막시간이 경과하면, 스퍼터용 가스의 유량을 10sccm 이상으로 하여, 금속막을 성막한다. 이것에 의해, 본 실시형태와 동일한 효과를 얻을 수 있다.
저유량 성막시간은, 전술한 저압 성막시간 및 원거리 성막시간과 동일한 정도로 되며, 예를 들면 10초간이다. 저유량 성막시간을 10초간으로 함으로써, 전술한 것과 같이 금속층(13) 중의, 쇼트키 계면에 영향이 있는 10nm 정도의 부분을, 스퍼터용 가스의 유량을 10sccm 미만으로 한 조건하에서 성막할 수 있다.
<제4 실시형태>
도 10은, 본 발명의 제4 실시형태의 탄화 규소 반도체장치의 제조방법에서 사용되는 스퍼터 성막장치(30)의 구성을 나타낸 단면도다. 본 발명의 제4 실시형태의 탄화 규소 반도체장치의 제조방법에서는, 도 10에 나타낸 스퍼터 성막장치(30)를 사용하여, 금속층(13)을 형성한다. 스퍼터 성막장치(30)는, 전술한 제1 실시형태에서 사용되는 도 2에 나타낸 스퍼터 성막장치(20)와 유사하며, 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 설명을 생략한다.
본 실시형태에서 사용되는 스퍼터 성막장치(30)는, 전술한 제1 실시형태에서 사용되는 도 2에 나타낸 스퍼터 성막장치(20)의 구성 이외에, 셔터(31)를 구비한다. 셔터(31)는, 음극(21) 및 양극(22)의 두께 방향에 수직한 화살표 32로 표시되는 방향으로 변위 가능하게 설치된다.
셔터(31)는, 화살표 32로 표시되는 방향으로 변위함으로써, 음극(21)과 양극(22) 사이의 통로를 개방하는 개방 상태와, 상기 통로를 폐쇄하는 폐쇄 상태로 전환가능하게 설치된다. 셔터(31)는, 폐쇄 상태에서는, 음극(21)과 양극(22) 사이에 개재하고, 개방 상태에서는, 음극(21)과 양극(22) 사이로부터 후퇴한 위치에 존재한다. 폐쇄 상태에서는, 탄화 규소 기체(10)는, 셔터(31)에 의해 덮인다. 즉, 폐쇄 상태는, 한 쌍의 전극(21,22) 사이에 탄화 규소 기체(10)를 덮도록 셔터(31)를 설치한 상태이고, 개방 상태는, 탄화 규소 기체(10)를 덮는 위치부터 셔터(31)를 후퇴시킨 상태이다.
스퍼터 성막장치(30)의 플라즈마 착화시에는, 한 쌍의 전극(21,22) 사이에 고전압이 생기고, 이 고전압으로 가속된 성막 재료의 이온 및 스퍼터용 가스에 의해, 탄화 규소 기체(10)에 대미지가 생길 우려가 있다.
이 대미지를 피하기 위해, 본 실시형태에서는, 스퍼터 성막장치(30)의 플라즈마 착화시에는, 도 10에 나타낸 것과 같이 셔터(31)를 폐쇄 상태로 하여, 셔터(31)로 탄화 규소 기체(10)를 보호한다. 이와 같이 셔터(31)를 폐쇄 상태로 하고, 스퍼터용 가스에 플라즈마를 착화한다.
그후, 전극(21,22) 사이의 스퍼터 전압이 300V 이하에서 안정되면, 셔터(31)를 열어 개방 상태로 하고, 탄화 규소 기체(10)에의 금속층(13)이 되는 금속막의 성막을 개시한다. 구체적으로는, 플라즈마 착화시로부터, 미리 정하는 폐쇄 시간이 경과하면, 셔터(31)를 열어 개방 상태로 하고, 금속막의 성막을 개시한다.
이와 같이 함으로써, 제1및 제2 실시형태에 비해, 탄화 규소 기체(10)에의 대미지를 한층 더 저감할 수 있다. 따라서, 순방향 전류특성 및 역방향 전류특성이 한층 더 일치한 쇼트키 배리어 다이오드인 탄화 규소 반도체장치를 얻을 수 있다.
전술한 폐쇄 시간은, 예를 들면 10초간이다. 플라즈마 착화시로부터 10초간 이상 경과하면, 스퍼터 전압이 300V 이하에서 안정된다. 따라서, 폐쇄 시간을 10초간으로 함으로써, 탄화 규소 기체(10)에의 대미지의 저감을 실현할 수 있다.
<제5 실시형태>
도 11 및 도 12는, 본 발명의 제5 실시형태의 탄화 규소 반도체장치의 제조방법에서 사용되는 스퍼터 성막장치(40)의 구성을 나타낸 단면도다. 본 발명의 제5 실시형태의 탄화 규소 반도체 장치에서는, 도 11 및 도 12에 나타낸 스퍼터 성막장치(40)를 사용하여, 금속층(13)을 형성한다. 스퍼터 성막장치(40)는, 전술한 제1 실시형태에서 사용되는 도 2에 나타낸 스퍼터 성막장치(20)와 유사하며, 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 설명을 생략한다.
본 실시형태에서 사용되는 스퍼터 성막장치(40)는, 전술한 제1 실시형태에서 사용되는 도 2에 나타낸 스퍼터 성막장치(20)의 구성 이외에, 각도 가변 콜리메이터(41)를 구비한다. 각도 가변 콜리메이터(41)는, 도 12에 나타낸 것과 같이, 복수의 규제판(42)을 구비하여 구성된다. 각 규제판(42)은, 성막 재료의 이온 및 스퍼터용 가스의 조사 방향을 규제한다. 각도 가변 콜리메이터(41)는, 음극(21)과 양극(22)을 연결하는 선(이하 「기준선」이라고 한다)에 대한 각 규제판(42)의 각도를 변경 가능하게 구성된다. 본 실시형태에서는, 음극(21) 및 양극(22)은, 평판형이며, 서로 평행하게 되도록 배치되므로, 기준선은, 음극(21) 및 양극(22)의 두께 방향과 평행하고, 음극(21) 및 양극(22)에 수직한 선이 된다.
도 13은, 규제판(42)을 확대하여 나타낸 단면도다. 규제판(42)은, 지축(43)을 회전 중심으로 하여, 회동 가능하게 구성된다. 규제판(42)은, 지축(43) 주위로 회동함으로써, 기준선에 대한 각도를 변경가능하다. 도 13에서는, 규제판(42)의 각도가 기준선에 대해 0°인 상태를 실선으로 나타내고, 규제판(42)의 각도가 기준선에 대해 90°인 상태를 2점쇄선으로 나타낸다.
도 11은, 규제판(42)의 각도가 기준선에 대해 90°인 상태에 해당하고, 도 12는, 규제판(42)의 각도가 기준선에 대해 0°인 상태에 해당한다. 도 11에서는, 이해를 쉽게 하기 위해, 복수의 규제판(42)을 함께 모아, 1매의 판형으로 기재하고 있다.
도 11에 나타낸 것과 같이 규제판(42)의 각도가 기준선에 대해 90°인 상태인 경우, 각도 가변 콜리메이터(41)를 구성하는 복수의 규제판(42)이 대략 일직선으로 늘어서, 음극(21)으로부터 양극(22)으로 향하는 통로가 폐쇄된다. 도 12에 나타낸 것과 같이, 규제판(42)의 각도가 기준선에 대해 0°인 상태가 되면, 음극(21)으로부터 양극(22)으로 향하는 통로가 개방된다.
즉, 각도 가변 콜리메이터(41)는, 전술한 제4 실시형태에서 사용되는 스퍼터 성막장치(30)의 셔터(31)와 동일한 기능을 갖는다. 규제판(42)의 각도가 기준선에 대해 0°인 상태가 개방 상태에 해당하고, 규제판(42)의 각도가 기준선에 대해 90°인 상태가 폐쇄 상태에 해당한다.
본 실시형태에서는, 전술한 제4 실시형태와 마찬가지로, 스퍼터 성막장치(40)의 플라즈마 착화시에는, 도 11에 나타낸 것과 같이 규제판(42)의 각도를 기준선에 대해 90°로 하여 각도 가변 콜리메이터(41)를 폐쇄 상태로 하여, 각도 가변 콜리메이터(41)로 탄화 규소 기체(10)를 보호한다. 이와 같이 규제판(42)을 기준선에 대해 경사지게 하여, 규제판(42)의 각도를 기준선에 대해 90°로 한 상태에서, 스퍼터용 가스에 플라즈마를 착화한다.
그후, 전극(21,22) 사이의 스퍼터 전압이 300V 이하에서 안정되면, 규제판(42)의 각도를 기준선에 대해 0°이상 90°미만, 본 실시형태에서는 0°로 하여 각도 가변 콜리메이터(41)를 개방 상태로 하여, 탄화 규소 기체(10)에의 금속층(13)의 성막을 개시한다.
이와 같이 함으로써, 제4 실시형태와 동일한 효과를 얻을 수 있다. 구체적으로는, 제1 및 제2 실시형태에 비해, 탄화 규소 기체(10)에의 대미지를 한층 더 저감할 수 있다. 따라서, 순방향 전류특성 및 역방향 전류특성이 한층 더 일치한 쇼트키 배리어 다이오드인 탄화 규소 반도체장치를 얻을 수 있다.
<제6 실시형태>
도 14는, 본 발명의 제6 실시형태의 탄화 규소 반도체장치의 제조방법에서 사용되는 스퍼터 성막장치(50)의 구성을 나타낸 단면도이다. 본 발명의 제6 실시형태의 탄화 규소 반도체장치의 제조방법에서는, 도 14에 나타낸 스퍼터 성막장치(50)를 사용하여, 금속층(13)을 형성한다. 스퍼터 성막장치(50)는, 전술한 제1 실시형태에서 사용되는 도 2에 나타낸 스퍼터 성막장치(20)와 유사하고, 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 설명을 생략한다.
본 실시형태에서 사용되는 스퍼터 성막장치(50)는, 전술한 제1 실시형태에서 사용되는 도 2에 나타낸 스퍼터 성막장치(20)의 구성 이외에, 전자석(51)을 구비한다. 도 15는, 도 14에 나타낸 전자석(51)의 구성을 나타낸 평면도다. 도 15에서는, 이해를 쉽게 하기 위해, 도 14에 나타낸 스퍼터 성막장치(50) 중, 음극(21) 및 전자석(51)만을 나타낸다. 도 14에 나타낸 단면 구성은, 도 15에 나타낸 절단면선 S1-S1에서 본 단면 구성에 해당한다.
스퍼터 성막장치(50)는, 음극(21)의 타겟(23)이 설치되는 측과 반대측의 표면 위, 즉 양극(22)에 대향하는 측과는 반대측의 표면 위에, 복수의 전자석(51)을 구비한다. 각 전자석(51)은, 막대 형상으로 형성되고, 일 단부를 원판형의 음극(21)의 중심부를 향해, 타 단부를 음극(21)의 외주 단부를 향하도록 설치된다. 바꾸어 말하면, 복수의 전자석(51)은, 음극(21)의 중심부로부터 방사상으로 설치된다.
스퍼터 성막장치(50)에서는, 전자석(51)에 전류를 흘림으로써, 음극(21)의 주위에 자계를 발생시켜 성막을 행하는 것이 가능하다. 이와 같이 하여 성막을 행함으로써, 스퍼터용 가스의 플라즈마를 음극(21)의 주위에 집중적으로 발생시켜, 음극(21) 위의 타겟(23)을 집중적으로 스퍼터시킬 수 있다. 따라서, 스퍼터용 가스의 플라즈마가, 시료인 탄화 규소 기체(10)의 부근에 형성되는 것을 방지하여, 탄화 규소 기체(10)에의 대미지를 억제할 수 있다.
본 실시형태에서 사용되는 스퍼터 성막장치(50)에서는, 플라즈마 착화시에, 성막 재료 이온, 및 불활성 가스 등의 스퍼터용 가스가 국소적으로 집중하는 일이 있다. 이것을 피하기 위해, 본 실시형태에서는, 이하와 같이 한다.
스퍼터 성막장치(50)의 플라즈마 착화시에는, 음극(21) 위에 설치한 전자석(51)에의 전류의 유입을 멈추게 하여, 전자석(51)에 의한 자계를 발생시키지 않도록 한다. 이와 같이 전자석(51)의 자력을 소거한(deactivate) 상태에서, 스퍼터용 가스에 플라즈마를 착화한다.
그후, 전극(21,22) 사이의 스퍼터 전압이 300V 이하에서 안정되면, 복수의 전자석(51)에 순차적으로 전류를 흘려, 탄화 규소 기체(10)에의 금속층(13)이 되는 금속막의 성막을 개시한다. 구체적으로는, 플라즈마 착화시부터, 미리 정하는 소자(消磁: demagnetizing) 시간이 경과하면, 복수의 전자석(51)에 순차적으로 전류를 흘려 자력을 생기게 하여, 금속막의 성막을 개시한다.
이와 같이 함으로써, 탄화 규소 기체(10)에의 대미지를 한층 더 저감 할 수 있다. 따라서, 순방향 전류특성 및 역방향 전류특성이 한층 더 일치한 쇼트키 배리어 다이오드인 탄화 규소 반도체장치를 얻을 수 있다.
전술한 소자 시간은, 예를 들면 10초간이다. 플라즈마 착화시부터 10초간 이상 경과하면, 스퍼터 전압이 300V 이하에서 안정된다. 따라서, 소자 시간을 10초간으로 함으로써, 탄화 규소 기체(10)에의 대미지의 저감을 실현할 수 있다.
<제7 실시형태>
도 16은, 본 발명의 제7 실시형태의 탄화 규소 반도체장치의 제조방법에서 사용되는 스퍼터 성막장치(55)의 구성을 나타낸 단면도다. 본 발명의 제7 실시형태의 탄화 규소 반도체장치의 제조방법에서는, 도 16에 나타낸 스퍼터 성막장치(55)를 사용하여, 금속층(13)을 형성한다. 스퍼터 성막장치(55)는, 전술한 제6 실시형태에서 사용되는 도 14에 나타낸 스퍼터 성막장치(50)와 유사하고, 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 설명을 생략한다.
본 실시형태에서 사용되는 스퍼터 성막장치(55)는, 전술한 제6 실시형태에서 사용되는 도 14에 나타낸 스퍼터 성막장치(50)에 있어서 복수의 전자석(51)을 구비하는 것 대신에, 1개의 전자석(51)을 구비한다. 도 17은, 도 16에 나타낸 전자석(51)의 구성을 나타낸 평면도다. 도 17에서는, 이해를 쉽게 하기 위해, 도 16에 나타낸 스퍼터 성막장치(55) 중, 음극(21) 및 전자석(51)만을 나타낸다. 도 16에 나타낸 단면 구성은, 도 17에 나타낸 절단면선 S2-S2에서 본 단면 구성에 해당한다.
본 실시형태에 있어서의 전자석(51)은, 제6 실시형태에 있어서의 전자석(51)과 마찬가지로, 음극(21)의 타겟(23)이 설치되는 측과 반대측의 표면 위, 즉 양극(22)에 대향하는 측과는 반대측의 표면 위에 설치된다. 전자석(51)은, 막대 형상으로 형성되고, 일 단부를 원판형의 음극(21)의 중심부를 향해, 타 단부를 음극(21)의 외주 단부를 향하도록 설치된다.
본 실시형태에서는, 전자석(51)은, 음극(21)을 규정하는 원의 중심을 축선으로 하여, 화살표 56으로 표시되는 음극(21)의 원주 방향으로 회전가능하게 설치된다. 스퍼터 성막장치(55)에서는, 전자석(51)에 전류를 흘리는 동시에, 전자석(51)을 화살표 56 방향으로 회전시킴으로써, 음극(21)의 주위에 자계를 발생시켜 성막을 행하는 것이 가능하다.
이와 같이 하여 성막을 행함으로써, 전술한 제6 실시형태와 마찬가지로, 스퍼터용 가스의 플라즈마를 음극(21)의 주위에 집중적으로 발생시켜, 음극(21) 위의 타겟(23)을 집중적으로 스퍼터시킬 수 있다. 따라서, 스퍼터용 가스의 플라즈마가, 시료인 탄화 규소 기체(10)의 부근에 형성되는 것을 방지하여, 탄화 규소 기체(10)에의 대미지를 억제할 수 있다.
본 실시형태에서 사용되는 스퍼터 성막장치(55)에 있어서도, 전술한 제6 실시형태에서 사용되는 스퍼터 성막장치(50)와 마찬가지로, 플라즈마 착화시에는, 성막 재료 이온, 및 불활성 가스 등의 스퍼터용 가스가, 집중하는 일이 있다. 이것을 피하기 위해, 본 실시형태에서는, 이하와 같이 한다.
스퍼터 성막장치(55)의 플라즈마 착화시에는, 음극(21) 위에 부착한 전자석(51)에의 전류의 유입을 멈추는 동시에, 전자석(51)의 회전을 정지시켜, 전자석(51)에 의한 자계를 발생시키지 않도록 한다. 이와 같이 전자석(51)의 자력을 소거한 상태에서, 스퍼터용 가스에 플라즈마를 착화한다.
그후, 전극(21,22) 사이의 스퍼터 전압이 300V 이하에서 안정되면, 전자석(51)에 전류를 흘리는 동시에, 전자석(51)을 화살표 56 방향으로 회전시켜, 탄화 규소 기체(10)에의 금속층(13)이 되는 금속막의 성막을 개시한다. 구체적으로는, 플라즈마 착화시부터, 미리 정하는 소자 시간이 경과하면, 전자석(51)에 전류를 흘려 자력을 생기게 하는 동시에, 전자석(51)을 회전시켜, 금속막의 성막을 개시한다.
이와 같이 함으로써, 제6 실시형태와 동일한 효과가 얻어진다. 구체적으로는, 탄화 규소 기체(10)에의 대미지를 한층 더 저감할 수 있다. 따라서, 순방향 전류특성 및 역방향 전류특성이 한층 더 일치한 쇼트키 배리어 다이오드인 탄화 규소 반도체장치를 얻을 수 있다.
전술한 소자 시간은, 전술한 제6 실시형태와 마찬가지로, 예를 들면 10초간이다. 전술한 것과 같이, 플라즈마 착화시부터 10초간 이상 경과하면, 스퍼터 전압이 300V 이하에서 안정되므로, 소자 시간을 10초간으로 함으로써, 탄화 규소 기체(10)에의 대미지의 저감을 실현할 수 있다.
이상에서 서술한 각 실시형태에서는, 스퍼터 성막장치 20,30,40,50,55를 사용하여, 1개의 탄화 규소 기체(10)에 금속층(13)이 되는 금속막을 성막하는 경우를 나타냈지만, 이것에 한정되지 않고, 복수의 탄화 규소 기체(10)에 순차, 금속층(13)이 되는 금속막을 성막해도 된다.
이 경우, 예를 들면, 전술한 제1 실시형태와 마찬가지로, 한 쌍의 전극(21,22) 사이에 인가되는 고주파 전압을 20V 이상 300V 이하로 하여, 복수의 탄화 규소 기체(10)에 순차, 금속막을 성막한다. 금속막이 성막된 복수의 탄화 규소 기체(10) 중, 1번째로 금속막이 성막된 탄화 규소 기체(10)를 제외하고, 2번째 이후에 금속막이 성막된 탄화 규소 기체(10)를 사용하여, 탄화 규소 반도체장치(1)를 제조한다. 즉, 1번째의 탄화 규소 기체(10)를 더미로 하고, 2번째 이후에 제품이 될 탄화 규소 기체(10)를 처리한다.
이것에 의해, 대미지가 생길 우려가 있는 플라즈마 착화시에는 더미의 탄화 규소 기체(10)를 처리하게 되므로, 더미의 탄화 규소 기체(10)에 비해, 제품이 될 탄화 규소 기체(10)에의 대미지를 저감할 수 있다. 따라서, 제품이 될 탄화 규소 반도체장치(1)에 있어서의 탄화 규소 기체(10)와 금속층(13)의 계면에의 스퍼터에 의한 대미지를 저감할 수 있다.
복수의 탄화 규소 기체(10)를 교환할 때에는, 예를 들면, 한 쌍의 전극(21,22) 사이에 고주파 전압을 인가한 상태에서, 금속막이 성막된 후의 탄화 규소 기체(10)와, 금속막이 성막되기 전의 탄화 규소 기체(10)를 교환한다. 이것에 의해, 탄화 규소 기체(10)의 교환후에 새롭게 플라즈마의 착화를 행할 필요가 없으므로, 탄화 규소 기체(10)에의 대미지를 저감할 수 있다.
또한, 한 쌍의 전극(21,22) 사이에 고주파 전압을 인가한 상태에서 교환하는 것 대신에, 챔버(25) 내부에 스퍼터용 가스를 유입시킨 상태에서, 금속막이 성막된 후의 탄화 규소 기체(10)와, 금속막이 성막되기 전의 탄화 규소 기체(10)를 교환하도록 하여도 된다. 이것에 의해, 한 쌍의 전극(21,22) 사이에 고주파 전압을 인가한 상태에서 교환하는 경우와 동일한 효과를 얻을 수 있다. 구체적으로는, 탄화 규소 기체(10)의 교환후에 새롭게 플라즈마의 착화를 행할 필요가 없으므로, 탄화 규소 기체(10)에의 대미지를 저감할 수 있다.
또한 전술한 각 실시형태에서는, 스퍼터용 가스로서, 불활성 가스, 구체적으로는 희가스인 Ar를 사용하고 있지만, 이것에 한정되지 않고, 다른 희가스, 예를 들면 헬륨(He), 네온(Ne), 크립톤(Kr), 크세논(Xe)을 사용해도 된다. 예를 들면, 이들 희가스 중에서, 1종 또는 2종 이상이, 스퍼터용 가스로서 사용된다.
스퍼터용 가스로서 희가스를 사용하는 경우, 금속막의 성막중에, 질량이 작은 희가스로부터, 질량이 큰 희가스로 변화시키는 것이 바람직하다. 바꾸어 말하면, 스퍼터용 가스를, 질량이 작은 희가스로부터, 질량이 큰 희가스로 변화시키는 동시에, 금속막을 성막하는 것이 바람직하다. 이 경우, 예를 들면, 스퍼터용 가스를, He, Ne, Ar, Kr, Xe의 순서로 전환한다.
이것에 의해, 대미지가 생기기 쉬운 플라즈마 착화시의 스퍼터용 가스의 탄화 규소 기체(10)에의 충돌 에너지를 작게 할 수 있으므로, 스퍼터용 가스에 의한 탄화 규소 기체(10)에의 대미지를 저감할 수 있다.
1 탄화 규소 반도체장치, 10 탄화 규소 기체, 11 탄화 규소 기판, 12 에피택셜층, 13 금속층, 14 표면 전극, 15 이면 전극, 20,30,40,50,55 스퍼터 성막장치, 21 음극, 22 양극, 23 타겟, 24 전원, 25 챔버, 26 진공펌프, 27 가스 도입구, 31 셔터, 41 각도 가변 콜리메이터, 42 규제판, 51 전자석.

Claims (15)

  1. 진공펌프로 흡인된 챔버 내에서, 서로 대향하여 배치되는 양극 및 음극으로 이루어진 한 쌍의 전극 사이에 고주파 전압을 인가하여, 상기 한 쌍의 전극 사이에 스퍼터용 가스의 플라즈마를 발생시키고, 발생시킨 상기 플라즈마 중의 이온으로, 상기 음극 위에 배치되는 금속 재료를 스퍼터하고, 스퍼터된 상기 금속 재료를, 상기 금속 재료에 대향하여 상기 양극 위에 배치되는 탄화 규소 기체 위에 퇴적시켜, 금속막을 성막하는 공정을 구비하고,
    상기 금속막을 성막하는 공정에서는, 상기 금속 재료 및 상기 스퍼터용 가스의 상기 탄화 규소 기체에의 입사 에너지가, 탄화 규소의 결합 에너지보다도 작아지는 조건하에서, 상기 금속막을 성막하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 금속막을 성막하는 공정에서는, 상기 입사 에너지가 상기 탄화 규소의 결합 에너지보다도 작아지는 조건으로서, 상기 한 쌍의 전극 사이에 인가되는 상기 고주파 전압을 20V 이상 300V 이하로 하여, 상기 금속막을 성막하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  3. 제 2항에 있어서,
    상기 금속막을 형성하는 공정에서는, 상기 스퍼터용 가스에 플라즈마가 착화된 시점으로부터 미리 정하는 저압 성막시간이 경과할 때까지, 상기 한 쌍의 전극 사이에 인가되는 상기 고주파 전압을 20V 이상 300V 이하로 하여 상기 금속막을 성막하고, 상기 저압 성막시간이 경과하면, 상기 한 쌍의 전극 사이에 인가되는 상기 고주파 전압을 300V보다도 크게 하여, 상기 금속막을 성막하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  4. 제 1항에 있어서,
    상기 금속막을 성막하는 공정에서는, 상기 입사 에너지가 상기 탄화 규소의 결합 에너지보다도 작아지는 조건으로서, 상기 한 쌍의 전극 사이의 거리를 0.1m 이상으로 하여, 상기 금속막을 성막하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  5. 제 4항에 있어서,
    상기 금속막을 형성하는 공정에서는, 상기 스퍼터용 가스에 플라즈마가 착화된 시점으로부터 미리 정하는 원거리 성막시간이 경과할 때까지, 상기 한 쌍의 전극 사이의 거리를 0.1m 이상으로 하여 상기 금속막을 성막하고, 상기 원거리 성막시간이 경과하면, 상기 한 쌍의 전극 사이의 거리를 0.1m 미만으로 하여, 상기 금속막을 성막하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  6. 제 1항에 있어서,
    상기 금속막을 형성하는 공정에서는, 상기 입사 에너지가 상기 탄화 규소의 결합 에너지보다도 작아지는 조건으로서, 상기 스퍼터용 가스의 유량을 10sccm 미만으로 하여, 상기 금속막을 성막하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 금속막을 형성하는 공정에서는, 상기 스퍼터용 가스에 플라즈마가 착화된 시점으로부터 미리 정하는 저유량 성막시간이 경과할 때까지, 상기 스퍼터용 가스의 유량을 10sccm 미만으로 하여 상기 금속막을 성막하고, 상기 저유량 성막시간이 경과하면, 상기 스퍼터용 가스의 유량을 10sccm 이상으로 하여, 상기 금속막을 성막하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 2항에 있어서,
    상기 금속막을 성막하는 공정에서는, 상기 한 쌍의 전극 사이에 인가되는 상기 고주파 전압을 20V 이상 300V 이하로 하여, 복수의 상기 탄화 규소 기체에 순차, 상기 금속막을 성막하고,
    상기 금속막이 성막된 복수의 상기 탄화 규소 기체 중, 1번째로 상기 금속막이 성막된 탄화 규소 기체를 제외하고, 2번째 이후에 상기 금속막이 성막된 탄화 규소 기체를 사용하여 탄화 규소 반도체장치를 제조하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  9. 제 1항에 있어서,
    상기 금속막을 성막하는 공정에서는, 복수의 상기 탄화 규소 기체에 순차, 상기 금속막을 성막할 때, 상기 한 쌍의 전극 사이에 상기 고주파 전압을 인가한 상태에서, 상기 금속막이 성막된 후의 상기 탄화 규소 기체와, 상기 금속막이 성막되기 전의 상기 탄화 규소 기체를 교환하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  10. 제 1항에 있어서,
    상기 금속막을 성막하는 공정에서는, 복수의 상기 탄화 규소 기체에 순차, 상기 금속막을 성막할 때, 상기 챔버 내에 상기 스퍼터용 가스를 유입시킨 상태에서, 상기 금속막이 성막된 후의 상기 탄화 규소 기체와, 상기 금속막이 성막되기 전의 상기 탄화 규소 기체를 교환하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  11. 제 1항에 있어서,
    상기 금속막을 성막하는 공정에서는, 상기 한 쌍의 전극 사이에 상기 탄화 규소 기체를 덮도록 셔터를 설치한 폐쇄 상태에서 상기 스퍼터용 가스에 플라즈마를 착화하고, 상기 스퍼터용 가스에 플라즈마가 착화된 시점으로부터 미리 정하는 폐쇄 시간이 경과하면, 상기 탄화 규소 기체를 덮는 위치로부터 상기 셔터를 후퇴시킨 개방 상태로 하여, 상기 금속막을 성막하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  12. 제 2항에 있어서,
    상기 금속막을 성막하는 공정에서는, 상기 한 쌍의 전극 사이에 콜리메이터를 설치하고, 상기 콜리메이터를 구성하는 규제판의 각도를, 상기 한 쌍의 전극을 구성하는 상기 양극과 상기 음극을 연결하는 기준선에 대해 90°로 한 상태에서, 상기 스퍼터용 가스에 플라즈마를 착화한 후, 상기 규제판의 각도를 상기 기준선에 대해 0°이상 90°미만으로 하여, 상기 금속막을 성막하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  13. 제 2항에 있어서,
    상기 금속막을 성막하는 공정에서는, 상기 음극을 사이에 끼워 상기 금속 재료와 반대측에 자석을 설치하고, 상기 자석의 자력을 소거한 상태에서 상기 스퍼터용 가스에 플라즈마를 착화하고, 상기 스퍼터용 가스에 플라즈마가 착화된 시점으로부터 미리 정하는 소자 시간이 경과하면, 상기 자석에 자력을 생기게 하여, 상기 금속막을 성막하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  14. 제 2항에 있어서,
    상기 금속막을 성막하는 공정에서는, 상기 스퍼터용 가스를, 질량이 작은 희가스로부터 질량이 큰 희가스로 변화시키는 동시에, 상기 금속막을 성막하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  15. 제 1항 내지 제 14항 중 어느 한 항에 있어서,
    상기 금속막을 성막하는 공정의 후에,
    상기 금속막이 성막된 상기 탄화 규소 기체를, 상기 금속 재료의 결정 회복 온도에서 열처리하는 공정을 구비하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
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