KR20130078347A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20130078347A
KR20130078347A KR1020110147245A KR20110147245A KR20130078347A KR 20130078347 A KR20130078347 A KR 20130078347A KR 1020110147245 A KR1020110147245 A KR 1020110147245A KR 20110147245 A KR20110147245 A KR 20110147245A KR 20130078347 A KR20130078347 A KR 20130078347A
Authority
KR
South Korea
Prior art keywords
current
contact
gate
memory device
active region
Prior art date
Application number
KR1020110147245A
Other languages
English (en)
Other versions
KR101302107B1 (ko
Inventor
권경욱
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020110147245A priority Critical patent/KR101302107B1/ko
Publication of KR20130078347A publication Critical patent/KR20130078347A/ko
Application granted granted Critical
Publication of KR101302107B1 publication Critical patent/KR101302107B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 원타임 프로그래머블 메모리를 위한 반도체 메모리 소자의 제조에 있어서, 게이트 폴리의 양측에 서로 불균형한 수로 콘택을 형성시켜 게이트 폴리로 흐르는 전류가 게이트 폴리의 특정 위치에 집중되도록 함으로써, 게이트 폴리 하부 상 액티브 영역과 소자 분리막의 경계면에 위치하는 게이트 절연막이 전류 집중에 따른 열팽창에 의해 물리적으로 파괴되도록 하여 메모리 소자를 프로그램 상태로 변환시킬 수 있도록 한다. 또한, 본 발명에서는 전류 집중에 따른 열팽창이 발생하는 위치를 게이트 폴리 하부의 액티브 영역 중 액티브 영역의 중간 보다는 공정의 특성에 따라 게이트 절연막의 두께가 상대적으로 얇게 형성되는 액티브 영역과 소자 분리막의 경계면으로 설정되도록 함으로써, 게이트 절연막의 파괴를 위한 프로그램 전압을 상대적으로 낮출 수 있도록 하여 소자의 특성을 더욱 향상시킬 수 있도록 한다.

Description

반도체 메모리 소자 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE DEVICE}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 원타임 프로그래머블(one time programmable : OTP) 메모리를 위한 반도체 메모리 소자의 제조에 있어서, 게이트 폴리의 양측에 서로 불균형한 수로 콘택을 형성시켜 게이트 폴리로 흐르는 전류가 게이트 폴리의 특정 위치에 집중되도록 함으로써, 게이트 폴리 하부 상 액티브 영역과 소자 분리막의 경계면에 위치하는 게이트 절연막이 전류 집중에 따른 열팽창에 의해 물리적으로 파괴되도록 하여 메모리 소자를 프로그램 상태로 변환시키는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 원타임 프로그래머블(one time programmable: OTP) 메모리는 프로그램을 사용자가 원하는 형태로 변경하여 제조할 수 있는 반도체 메모리 소자를 말한다.
이러한, OTP 메모리는 다품종 소량 생산이 가능하고, 롬(ROM) 적용시 미리 표준 제품을 만들고 출하시 프로그램을 하여 판매하는 것이 가능한 장점이 있다.
그러나, PROM(Programmable ROM) 기반의 공정으로 제조하기 때문에 공정이 복잡하고, 셀의 크기가 커서 집적도가 저하된다. 특히, 고전압에 의한 ESD(Electro Static Discharge)를 방지하기 위한 트랜지스터(HV blocking Tr)가 소요되므로, 셀 크기가 증가하였다.
또한, 폴리 실리콘 패턴의 형성 공정을 다수 회 반복적으로 사용해야 하기 때문에 공정이 복잡하고 단가가 비싼 문제점이 있었다. 그로 인해 새로운 구조의 OTP 메모리 소자의 개발이 요구되고 있는 실정이다.
대한민국 등록특허번호 10-0518577호 등록일자 2005년 09월 25일에는 원 타임 프로그래머블 메모리 소자 및 이를 포함하는 반도체 집적회로와 그 제조 방법에 관한 기술이 개시되어 있다.
따라서, 본 발명은 원타임 프로그래머블 메모리를 위한 반도체 메모리 소자의 제조에 있어서, 게이트 폴리의 양측에 서로 불균형한 수로 콘택을 형성시켜 게이트 폴리로 흐르는 전류가 게이트 폴리의 특정 위치에 집중되도록 함으로써, 게이트 폴리 하부 상 액티브 영역과 소자 분리막의 경계면에 위치하는 게이트 절연막이 전류 집중에 따른 열팽창에 의해 물리적으로 파괴되도록 하여 메모리 소자를 프로그램 상태로 변환시키는 반도체 메모리 소자 및 그 제조 방법을 제공하고자 한다.
상술한 본 발명은 반도체 메모리 소자 제조 방법으로서, 액티브 영역의 반도체 기판 내에 웰을 형성하는 단계와, 상기 액티브 영역에 인접한 필드 영역의 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 반도체 기판 전면 상에 게이트 절연막 및 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막을 패터닝하여 상기 액티브 영역에서 상기 소자 분리막의 일부까지 연장되는 게이트 폴리를 형성하는 단계와, 상기 게이트 폴리의 상부 일측에 전류 유입용 콘택을 형성시키는 단계와, 상기 게이트 폴리의 상부 타측상 상기 액티브 영역과 소자분리막의 경계 위치에 전류 유출용 콘택을 형성하는 단계와, 상기 전류 유입용 콘택에 연결되는 제1금속층과 상기 전류 유출용 콘택에 연결되는 제2금속층을 형성하는 단계를 포함한다.
또한, 상기 게이트 폴리는, 상기 전류 유입용 콘택이 형성되는 제1영역에서 상기 전류 유출용 콘택이 형성되는 제2영역으로 갈수록 막 두께는 일정하되 막 폭이 점점 감소하도록 형성되는 것을 특징으로 한다.
또한, 상기 전류 유입용 콘택은, 상기 전류 유출용 콘택 보다 상대적으로 많은 개수로 형성되는 것을 특징으로 한다.
또한, 상기 제1금속층으로 유입된 전류는, 상기 전류 유입용 콘택과 상기 게이트 폴리 그리고 상기 전류 유출용 콘택을 거쳐 상기 제2금속층으로 흐르며, 상기 전류 유출용 콘택이 형성된 부위에서 열팽창되어 상기 게이트 절연막의 일부를 물리적으로 파괴시키는 것을 특징으로 한다.
또한, 본 발명은 반도체 메모리 소자로서, 액티브 영역의 반도체 기판 내에 형성되는 웰과, 상기 액티브 영역에 인접한 필드 영역의 반도체 기판에 형성되는 소자 분리막과, 상기 액티브 영역의 반도체 기판 상에 형성되는 게이트 절연막과, 상기 게이트 절연막의 일부 상부면과 상기 소자 분리막의 일부 상부면에 걸쳐 형성되는 게이트 폴리와, 상기 게이트 폴리의 상부 일측에 형성되는 다수 전류 유입용 콘택과, 상기 게이트 폴리의 상부 타측상 상기 액티브 영역과 소자 분리막의 경계 위치에 형성되는 전류 유출용 콘택과, 상기 전류 유입용 콘택에 연결되는 제1금속층과, 상기 전류 유출용 콘택에 연결되는 제2금속층을 포함한다.
또한, 상기 게이트 폴리는, 상기 전류 유입용 콘택이 형성되는 제1영역에서 상기 전류 유출용 콘택이 형성되는 제2영역으로 갈수록 막 두께는 일정하되 막 폭이 점점 감소하도록 형성되는 것을 특징으로 한다.
또한, 상기 전류 유입용 콘택은, 상기 전류 유출용 콘택 보다 상대적으로 많은 개수로 형성되는 것을 특징으로 한다.
본 발명은 원타임 프로그래머블 메모리를 위한 반도체 메모리 소자의 제조에 있어서, 게이트 폴리의 양측에 서로 불균형한 수로 콘택을 형성시켜 게이트 폴리로 흐르는 전류가 게이트 폴리의 특정 위치에 집중되도록 함으로써, 게이트 폴리 하부 상 액티브 영역과 소자 분리막의 경계면에 위치하는 게이트 절연막이 전류 집중에 따른 열팽창에 의해 물리적으로 파괴되도록 하여 메모리 소자를 프로그램 상태로 변환시킬 수 있다.
또한, 본 발명에서는 전류 집중에 따른 열팽창이 발생하는 위치를 게이트 폴리 하부의 액티브 영역 중 액티브 영역의 중간 보다는 공정의 특성에 따라 게이트 절연막의 두께가 상대적으로 얇게 형성되는 액티브 영역과 소자 분리막의 경계면으로 설정되도록 함으로써, 게이트 절연막의 파괴를 위한 프로그램 전압을 상대적으로 낮출 수 있도록 하여 소자의 특성을 더욱 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자 구조를 나타낸 평면도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자 구조를 나타낸 단면도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자 구조에서 프로그램을 위한 전류 흐름을 나타낸 평면도,
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자 구조에서 프로그램을 위한 전류 흐름을 나타낸 단면도,
도 5는 본 발명의 실시예에 따른 프로그램 상태의 반도체 메모리 소자 구조를 나타낸 단면도,
도 6은 본 발명의 실시예에 따른 반도체 메모리 소자의 단면 시뮬레이션 그래프 예시도,
도 7a 내지 7h는 본 발명의 실시예에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 공정 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명에 따른 반도체 메모리 소자 구조를 나타낸 평면도이고, 도 2는 도 1의 A-A' 단면도를 도시한 것이다.
위와 같은 반도체 메모리 소자는 원타임 프로그래머블(one time programmable: OTP) 메모리 소자이며, 프로그램되지 않은 초기 상태에서 전류 흐름이 있을 때 즉, 유입된 전류가 전류 유입용 콘택, 게이트 패턴, 그리고 전류 유출용 콘택을 거쳐 흐를 때, 전류 유출용 콘택이 형성된 소자 분리막과 게이트 절연막의 접촉부위에서 게이트 패턴 하부의 게이트 절연막 일부가 파괴되어 프로그램 상태로 전환되는 구조이다.
도 1 및 2를 참조하면, 본 발명에 따른 반도체 메모리 소자는, 액티브 영역과 그에 인접한 필드 영역으로 정의될 수 있는 반도체 기판(10), 액티브 영역의 반도체 기판(10) 내에 형성된 웰(well)(20), 액티브 영역에 인접한 필드영역의 반도체 기판에 형성된 소자 분리막(30), 소자 분리막(30)의 사이에 해당하는 액티브 영역의 반도체 기판상에 형성된 게이트 절연막(41)을 포함한다.
또한, 게이트 절연막(41)의 일부 상부면과 소자 분리막(30)의 일부 상부면에 걸쳐 형성된 게이트 폴리(50), 게이트 폴리(50)의 상부 일측에 형성된 다수 전류 유입용 콘택(60), 게이트 폴리(50)의 상부 타측에 형성된 적어도 하나의 전류 유출용 콘택(61), 전류 유입용 콘택들(60)에 연결되는 제1금속층(70), 그리고 전류 유출용 콘택(61)에 연결되는 제2금속층(71)을 포함한다.
이때, 소자 분리막(30)은 필드 산화막으로써 LOCOS(Local Oxidation of Silicon) 공정에 의해 형성될 수 있으며, 또는 트렌치 아이솔레이션(trench isolation)을 통해 형성될 수 있다.
게이트 폴리(50)는 게이트 절연막(41) 상부면의 일부와 소자 분리막(30) 상부면의 일부에 걸쳐 형성되어, 도 2, 4 및 5에 도시된 바와 같이 게이트 절연막(41)의 상부에 형성된 패턴의 부위와 소자 분리막(30)의 상부에 형성된 패턴의 부위가 단차를 갖도록 형성된다. 특히, 다수 전류 유입용 콘택(60)이 형성된 영역을 제1영역으로 정의하고 적어도 하나의 전류 유출용 콘택(61)이 형성된 영역을 제2영역으로 정의할 때, 게이트 폴리(50)는 도 1 및 3에 도시된 바와 같이 제1영역에서 제2영역으로 갈수록 막 두께는 일정하나 막 폭이 점점 감소하는 형상을 갖도록 형성될 수 있다.
다수 전류 유입용 콘택(60)의 개수는 전류 유출용 콘택(61)의 개수보다 많으며, 이는 제1금속층(70)으로 유입되는 전류가 전류 유출용 콘택(61)에서 집중되도록 하여, 그 전류 집중에 의해 전술된 제1영역에서 열팽창을 유도하기 위한 것이다.
보다 상세히 설명하면, 제1금속층(70)으로 유입된 전류가 다수 전류 유입용 콘택(60), 게이트 폴리(50), 그리고 적어도 하나의 전류 유출용 콘택(61)을 거쳐 제2금속층(71)으로 흐를 때, 전류 유출용 콘택(61)이 형성된 부위에서 전류가 집중되어 열팽창이 발생한다.
도 3은 본 발명에 따른 반도체 메모리 소자 구조에서 프로그램을 위한 전류 흐름을 나타낸 평면도이고, 도 4는 본 발명에 따른 반도체 메모리 소자 구조에서 프로그램을 위한 전류 흐름을 나타낸 단면도이다.
도 3과 도 4에서 보여지는 바와 같이 제1금속층(70)으로 유입된 전류(150)가 다수 전류 유입용 콘택(60)을 통해 게이트 폴리(50)로 유입되는 경우 이와 같이 유입된 전류(150)는 전류 유출용 콘택(61)이 형성된 부위(400)에서 집중되어 열팽창이 발생하며, 이와 같은 열팽창에 의해 도 5에서 보여지는 바와 같이 열팽창이 발생한 부위(400)에서 게이트 절연막(41)의 일부가 기계적으로 파괴된다.
도 5는 본 발명에 따른 프로그램 상태의 반도체 메모리 소자 구조를 나타낸 단면도로써, 열팽창에 의해 게이트 절연막(41)의 일부가 기계적으로 파괴된 형상을 도시한 것이다. 도 5에서 보여지는 바와 같이 게이트 절연막(41)의 일부가 기계적으로 파괴됨에 따라, 게이트 폴리(50)와 웰(20) 간이 쇼트(short)되어 프로그램되지 않은 초기 상태에 있던 반도체 메모리 소자가 프로그램 상태로 전환된다. 즉, OTP 메모리 소자로써 기능한다.
이때, 본 발명에서는 전류 유출용 콘택(61)이 형성되는 부위(400)를 도 5에 보여지는 바와 같이 액티브 영역의 중간 보다는 공정의 특성에 따라 게이트 절연막의 두께가 상대적으로 얇게 형성되는 액티브 영역과 소자 분리막의 경계면(500)에 위치되도록 함으로써, 게이트 절연막의 파괴를 위한 프로그램 전압을 상대적으로 낮출 수 있도록 하여 소자의 특성을 더욱 향상시킬 수 있도록 한다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 소자의 형성 시 액티브 영역과 소자 분리막의 경계면에서 게이트 절연막의 두께가 얇아지게 되는 현상을 보여주는 시뮬레이션 그래프 예시도 이다.
도 7a 내지 7h는 본 발명의 실시예에 따른 원타임 프로그램머블 반도체 메모리 소자의 형성 방법을 설명하기 위한 공정 단면도를 도시한 것이다. 이하, 이들 도면을 참조하여 본 발명의 실시예에 따른 반도체 메모리 소자의 형성 공정에 대해 상세히 설명하기로 한다.
먼저, 도 7a에서와 같이, 액티브 영역과 필드 영역으로 정의되는 반도체 기판 상에 웰(20)을 형성하기 위한 마스크 패턴(1)을 형성한 후에, 그 마스크 패턴(1)을 사용하여 반도체 기판 내에 불순물 이온을 주입한다. 여기서, 상기 반도체 기판은 실리콘 기판일 수 있다.
이어, 도 7b에 도시된 바와 같이, 불순물 이온이 주입된 반도체 기판에 대한 어닐링(annealing) 공정을 통해 액티브 영역의 반도체 기판 내에 웰(20)을 형성한다. 이와 같은 웰(20)은 드레인 형성영역으로부터 후에 게이트 폴리(50)가 형성될 영역까지 확장된 웰 영역일 수 있다.
이어, 도 7c에서와 같이 웰(20)이 형성된 반도체 기판 전면 상에 패드 산화막(pad oxide)(40)과 질화막(nitride)(3)을 순차적으로 형성시킨 후, 패터닝하여 식각시킨다. 즉, 반도체 기판 상에 패드 산화막(40)을 형성하고, 그 패드 산화막(40)의 상부에 질화막(3)을 형성하여 다층의 절연물질을 형성한다. 이후에 그 다층의 절연물질을 패터닝하여, 반도체 기판 상에 절연막 패턴(3, 40)이 완성되도록 한다.
이어, 도 7d에 도시된 바와 같이, 반도체 기판 상의 절연막 패턴(3,40)을 이용하여 액티브 영역에 인접한 필드영역에 소자 분리막(30)을 형성한다. 소자 분리막(30)은 열적으로 성장한 실리콘 산화막과 같은 필드 산화막일 수 있다. 소자 분리막(30)은 노출된 반도체 기판의 표면에 대한 산화를 이용하는 LOCOS 공정을 진행하여 형성될 수 있다. 또한, 이와 같은 소자 분리막(30)은 트렌치 아이솔레이션(trench isolation) 공정을 진행하여 형성될 수도 있다.
소자 분리막(30)의 형성 이후에, 도 7e에 도시된 바와 같이, 절연막 패턴(3,40)을 제거한다.
이어, 도 7f에 도시된 바와 같이, 반도체 기판 전면 상에 게이트 절연막(41) 및 폴리 실리콘막(50a)을 형성하고, 그 폴리 실리콘막(50a)을 패터닝하여 도 7g에 도시된 바와 같이 액티브 영역에서 소자 분리막의 일부까지 연장되는 게이트 폴리(50)를 형성한다. 즉, 게이트 절연막(41) 상부면의 일부와 소자 분리막(30) 상부면의 일부에 걸쳐 게이트 폴리(50)를 형성한다.
이어, 도 7h에 도시된 바와 같이, 게이트 폴리(50)가 형성된 반도체 기판 전면에 층간 절연막(80)을 형성시킨 후, 게이트 폴리(50)의 상부에 전류 유입용 콘택(60)과 전류 유출용 콘택(61)을 형성하며, 전류 유입용 콘택(60)에 연결되는 제1금속층(70)과 전류 유출용 콘택(61)에 연결되는 제2금속층(71)을 콘택들(60,61)에 이어서 형성한다. 특히, 본 발명에서는 전류 유출용 콘택(61) 보다 많은 개수로 전류 유입용 콘택(60)을 형성하며, 전류 유입용 콘택(60)의 개수가 보다 많음에 따라 제1금속층(70)을 제2금속층(71)의 폭에 비해 넓게 형성시킨다.
이때, 위와 같은 게이트 폴리(50)는 전류 유입용 콘택(60)이 형성되는 측과 전류 유출용 콘택(61)이 형성되는 측의 폭이 서로 다르게 형성되는데, 전류 유입용 콘택(60)이 형성되는 제1영역에서 전류 유출용 콘택(61)이 형성되는 제2영역으로 갈수록 막 두께는 일정하되 막 폭이 점점 감소하도록 폴리 실리콘막(50a)을 패터닝한다.
또한, 게이트 폴리(50)의 형성 이후에는 반도체 기판 전면 상에 층간 절연막을 증착하며, 그 게이트 폴리(50)에 대응되는 층간 절연막에 다수 콘택홀들을 형성한 후에 그 콘택홀을 매립하여 전술된 다수 전류 유입용 콘택(60)과 적어도 하나의 전류 유출용 콘택(61)을 형성한다. 그런 후, 다수 전류 유입용 콘택(60)에 대응하는 층간 절연막(80) 상에 제1금속층(70)을 형성하고, 동시에 적어도 하나의 전류 유출용 콘택(61)에 대응하는 층간 절연막상에 제2금속층(71)을 형성한다.
상기한 바와 같이, 본 발명은 원타임 프로그래머블 메모리를 위한 반도체 메모리 소자의 제조에 있어서, 게이트 폴리의 양측에 서로 불균형한 수로 콘택을 형성시켜 게이트 폴리로 흐르는 전류가 게이트 폴리의 특정 위치에 집중되도록 함으로써, 게이트 폴리 하부 상 액티브 영역과 소자 분리막의 경계면에 위치하는 게이트 절연막이 전류 집중에 따른 열팽창에 의해 물리적으로 파괴되도록 하여 메모리 소자를 프로그램 상태로 변환시킬 수 있도록 한다. 또한, 본 발명에서는 전류 집중에 따른 열팽창이 발생하는 위치를 게이트 폴리 하부의 액티브 영역 중 액티브 영역의 중간 보다는 공정의 특성에 따라 게이트 절연막의 두께가 상대적으로 얇게 형성되는 액티브 영역과 소자 분리막의 경계면으로 설정되도록 함으로써, 게이트 절연막의 파괴를 위한 프로그램 전압을 상대적으로 낮출 수 있도록 하여 소자의 특성을 더욱 향상시킬 수 있도록 한다.
한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
10 : 반도체 기판 20 : 액티브 영역
30 : 소자 분리막 41 : 게이트 절연막
50 : 게이트 폴리 60, 61 : 콘택
70 : 제1금속층 71 : 제2금속층

Claims (7)

  1. 액티브 영역의 반도체 기판 내에 웰을 형성하는 단계와,
    상기 액티브 영역에 인접한 필드 영역의 반도체 기판에 소자 분리막을 형성하는 단계와,
    상기 반도체 기판 전면 상에 게이트 절연막 및 폴리 실리콘막을 형성하는 단계와,
    상기 폴리 실리콘막을 패터닝하여 상기 액티브 영역에서 상기 소자 분리막의 일부까지 연장되는 게이트 폴리를 형성하는 단계와,
    상기 게이트 폴리의 상부 일측에 전류 유입용 콘택을 형성시키는 단계와,
    상기 게이트 폴리의 상부 타측상 상기 액티브 영역과 소자분리막의 경계 위치에 전류 유출용 콘택을 형성하는 단계와,
    상기 전류 유입용 콘택에 연결되는 제1금속층과 상기 전류 유출용 콘택에 연결되는 제2금속층을 형성하는 단계
    를 포함하는 반도체 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 폴리는,
    상기 전류 유입용 콘택이 형성되는 제1영역에서 상기 전류 유출용 콘택이 형성되는 제2영역으로 갈수록 막 두께는 일정하되 막 폭이 점점 감소하도록 형성되는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 전류 유입용 콘택은,
    상기 전류 유출용 콘택 보다 상대적으로 많은 개수로 형성되는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1금속층으로 유입된 전류는,
    상기 전류 유입용 콘택과 상기 게이트 폴리 그리고 상기 전류 유출용 콘택을 거쳐 상기 제2금속층으로 흐르며, 상기 전류 유출용 콘택이 형성된 부위에서 열팽창되어 상기 게이트 절연막의 일부를 물리적으로 파괴시키는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  5. 액티브 영역의 반도체 기판 내에 형성되는 웰과,
    상기 액티브 영역에 인접한 필드 영역의 반도체 기판에 형성되는 소자 분리막과,
    상기 액티브 영역의 반도체 기판 상에 형성되는 게이트 절연막과,
    상기 게이트 절연막의 일부 상부면과 상기 소자 분리막의 일부 상부면에 걸쳐 형성되는 게이트 폴리와
    상기 게이트 폴리의 상부 일측에 형성되는 다수 전류 유입용 콘택과,
    상기 게이트 폴리의 상부 타측상 상기 액티브 영역과 소자 분리막의 경계 위치에 형성되는 전류 유출용 콘택과,
    상기 전류 유입용 콘택에 연결되는 제1금속층과,
    상기 전류 유출용 콘택에 연결되는 제2금속층
    을 포함하는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 게이트 폴리는,
    상기 전류 유입용 콘택이 형성되는 제1영역에서 상기 전류 유출용 콘택이 형성되는 제2영역으로 갈수록 막 두께는 일정하되 막 폭이 점점 감소하도록 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 5 항에 있어서,
    상기 전류 유입용 콘택은,
    상기 전류 유출용 콘택 보다 상대적으로 많은 개수로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
KR1020110147245A 2011-12-30 2011-12-30 반도체 메모리 소자 및 그 제조 방법 KR101302107B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110147245A KR101302107B1 (ko) 2011-12-30 2011-12-30 반도체 메모리 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110147245A KR101302107B1 (ko) 2011-12-30 2011-12-30 반도체 메모리 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20130078347A true KR20130078347A (ko) 2013-07-10
KR101302107B1 KR101302107B1 (ko) 2013-08-30

Family

ID=48991336

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110147245A KR101302107B1 (ko) 2011-12-30 2011-12-30 반도체 메모리 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101302107B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3480203A1 (en) 2017-11-07 2019-05-08 Korea Institute Of Industrial Technology Preparation method of epoxy compound having alkoxysilyl group, epoxy compound having alkoxysilyl group, composition comprising the same, and use thereof
EP3567065A1 (en) 2018-05-08 2019-11-13 Korea Institute Of Industrial Technology Preparation method for epoxy compound having alkoxysilyl group

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110079073A (ko) * 2009-12-31 2011-07-07 주식회사 동부하이텍 반도체 메모리 소자 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3480203A1 (en) 2017-11-07 2019-05-08 Korea Institute Of Industrial Technology Preparation method of epoxy compound having alkoxysilyl group, epoxy compound having alkoxysilyl group, composition comprising the same, and use thereof
EP3567065A1 (en) 2018-05-08 2019-11-13 Korea Institute Of Industrial Technology Preparation method for epoxy compound having alkoxysilyl group

Also Published As

Publication number Publication date
KR101302107B1 (ko) 2013-08-30

Similar Documents

Publication Publication Date Title
US7553704B2 (en) Antifuse element and method of manufacture
JP5226524B2 (ja) 電気的プログラム可能ヒューズおよびその製造方法
TWI469339B (zh) 反熔絲元件及用於控制破裂位置之電氣冗餘反熔絲陣列
TWI399847B (zh) 可調諧反熔絲元件及其製造方法
EP1351254B1 (en) An integrated fuse with regions of different doping within the fuse neck
KR101873281B1 (ko) 안티퓨즈 메모리 셀
EP1831927B1 (en) An anti-fuse cell and its manufacturing process
JP2008060564A (ja) 異なる熱安定性の抵抗材料を有する電気ヒューズ
US9673082B2 (en) Method of fabricating semiconductor device isolation structure
CN102737975A (zh) 与有源区重叠的poly切口的布局
US20100252880A1 (en) Method of manufacturing a semiconductor device, and a semiconductor device
CN104733299B (zh) 交错地形成镍硅和镍锗结构
KR101302107B1 (ko) 반도체 메모리 소자 및 그 제조 방법
CN104347589B (zh) 一种反熔丝结构
TW201624737A (zh) 具有上覆閘極結構之鰭式電阻器
JP2006210584A (ja) 半導体装置およびその製造方法
JP5712875B2 (ja) 半導体装置及びその製造方法
KR20110079073A (ko) 반도체 메모리 소자 및 그 제조 방법
JP2003115537A (ja) アンチヒューズ素子、半導体装置及び半導体装置のプログラミング方法
CN113496987B (zh) 反熔丝器件及反熔丝单元
CN106098685A (zh) 半导体集成电路装置
JP2006278716A (ja) 半導体装置、その製造方法、出力回路および電子機器
KR20100041096A (ko) 반도체 메모리 제조 방법
KR100508889B1 (ko) 안티퓨즈를 생성하는 방법 및 인접한 도전영역의 선택적전기접속을 허용하기 위한 안티퓨즈
KR101096212B1 (ko) 반도체 소자의 안티퓨즈 및 그의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee