KR20130073828A - 반도체 장치 - Google Patents

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타쿠로 오마루
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 트랜지스터를 중첩시켜 제공하는 경우에도, 공정수 및 층수의 증가를 억제하고, 생산성 및 수율이 높은 반도체 장치를 제공한다. 또한, 면적이 작고 소비 전력이 낮은 반도체 장치를 제공한다.
워드선과, 용량선과, 제 1 비트선과, 제 2 비트선과, 게이트, 소스 및 드레인을 갖는 제 1 트랜지스터 및 제 2 트랜지스터를 갖는다. 제 1 트랜지스터와 제 2 트랜지스터는 적어도 일부가 중첩되고, 제 1 트랜지스터 및 제 2 트랜지스터의 게이트는 워드선과 접속된다. 용량선의 적어도 일부는 제 1 트랜지스터 및 제 2 트랜지스터의 드레인과 각각 커패시터를 형성하고, 제 1 비트선은 제 1 트랜지스터의 소스와 접속되고 제 2 비트선은 제 2 트랜지스터의 소스와 접속되는 반도체 장치이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 반도체 기억 장치, 전기 광학 장치, 반도체 회로 및 전자 기기 등은 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 반도체 장치에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체막으로서 실리콘계 반도체막이 알려져 있지만 요새 산화물 반도체막이 주목을 모으고 있다.
예를 들어, 전자 캐리어 농도가 1018/cm3 미만인 인듐, 갈륨, 및 아연을 포함한 비정질 산화물 반도체막을 사용한 트랜지스터가 기재되어 있다(특허 문헌 1 참조).
산화물 반도체막 중의 전자 이동도가 높기 때문에, 산화물 반도체막을 사용한 트랜지스터는 비정질 실리콘막을 사용한 트랜지스터와 비교하여 동작 속도가 대폭적으로 향상된다. 또한, 비정질 실리콘막을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 억제하는 장점도 있다.
또한, 산화물 반도체막을 사용한 트랜지스터의 특성을 응용한 기억 소자가 제안되어 있다(특허 문헌 2 참조). 또한, 산화물 반도체막은 스퍼터링법 등의 박막 형성 기술에 의하여 형성할 수 있다. 또한, 산화물 반도체막을 사용한 트랜지스터는, 350℃ 이하 정도의 저온 공정으로 제작할 수 있다. 따라서, 산화물 반도체막을 사용한 트랜지스터는, 다른 트랜지스터와 중첩하여 제작하기 위한 제약이 적기 때문에, 셀 면적을 축소할 수 있다.
(특허 문헌 1) 일본국 특개2006-165528호 공보 (특허 문헌 2) 일본국 특개2011-151383호 공보
그러나, 산화물 반도체막을 사용한 트랜지스터를 다른 트랜지스터와 중첩하는 경우, 공정수 및 층수가 증가되기 때문에, 제조 공정의 복잡화로 인하여 수율이 저하될 우려가 있다.
그래서, 트랜지스터를 중첩하는 경우에도 공정수 및 층수가 증가되는 것을 억제하고, 생산성 및 수율이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 면적이 작은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 면적이 작고 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태에 따른 반도체 장치는 워드선과, 용량선과, 제 1 비트선과, 제 2 비트선과, 게이트, 소스 및 드레인을 갖는 제 1 트랜지스터 및 제 2 트랜지스터를 갖는다. 제 1 트랜지스터와 제 2 트랜지스터는 적어도 일부가 중첩되고, 제 1 트랜지스터 및 제 2 트랜지스터의 게이트는 워드선과 접속된다. 용량선의 적어도 일부는 제 1 트랜지스터 및 제 2 트랜지스터의 드레인과 각각 커패시터를 형성하고, 제 1 비트선은 제 1 트랜지스터의 소스와 접속되고, 제 2 비트선은 제 2 트랜지스터의 소스와 접속된다. 이것을 구성 A라고 부른다.
구성 A는 하나의 워드선이 2개의 트랜지스터의 게이트에 접속된다. 또한, 하나의 용량선의 적어도 일부가 2개의 커패시터를 형성한다. 따라서, 워드선 및 용량선의 개수가 적어져 공정수 및 층수를 저감할 수 있다. 또한, 워드선 및 용량선을 동일한 층으로 제공하는 구성으로 함으로써, 공정수 및 층수를 더 저감할 수 있다.
또는, 본 발명의 일 형태에 따른 반도체 장치는, 적어도 일부가 구성 A에 중첩되며, 제 2 워드선과, 제 2 용량선과, 제 3 비트선과, 게이트, 소스 및 드레인을 갖는 제 3 트랜지스터 및 제 4 트랜지스터를 갖는다. 제 3 트랜지스터와 제 4 트랜지스터는 적어도 일부가 중첩되고, 제 3 트랜지스터 및 제 4 트랜지스터의 게이트는 제 2 워드선과 접속된다. 제 2 용량선의 적어도 일부는 제 3 트랜지스터 및 제 4 트랜지스터의 드레인과 각각 커패시터를 형성하고, 제 2 비트선은 제 3 트랜지스터의 소스와 접속되고, 제 3 비트선은 제 4 트랜지스터의 소스와 접속된다. 또한, 제 2 비트선은 구성 A의 제 2 비트선을 가리킨다. 여기서 구성 A를 제외한 것을 구성 B라고 부른다.
구성 A와 마찬가지로 구성 B도 하나의 제 2 워드선이 2개의 트랜지스터의 게이트에 접속된다. 또한, 제 2 용량선의 적어도 일부가 2개의 커패시터를 형성한다. 따라서, 워드선 및 용량선의 수가 적어져 공정수 및 층수를 저감할 수 있다. 또한, 제 2 워드선 및 제 2 용량선을 동일한 층으로 제공하는 구성으로 함으로써 공정수 및 층수를 더 저감할 수 있다.
또한, 구성 A와 구성 B는 제 2 비트선을 공통화하고 있다. 따라서, 공정수 및 층수를 더 저감할 수 있다.
또는, 본 발명의 일 형태에 따른 반도체 장치는, 구성 A 또는 구성 B에 적어도 일부가 중첩되며, 제 3 워드선과, 제 3 용량선과, 제 4 비트선과, 게이트, 소스 및 드레인을 갖는 제 5 트랜지스터 및 제 6 트랜지스터를 갖고, 제 5 트랜지스터와 제 6 트랜지스터는 적어도 일부가 중첩되며 제 5 트랜지스터 및 제 6 트랜지스터의 게이트는 제 3 워드선과 접속된다. 제 3 용량선의 적어도 일부는 제 5 트랜지스터 및 제 6 트랜지스터의 드레인과 각각 커패시터를 형성하고, 제 3 비트선은 제 5 트랜지스터의 소스와 접속되고 제 4 비트선은 제 6 트랜지스터의 소스와 접속된다. 또한, 제 3 비트선은 구성 B의 제 3 비트선을 가리킨다. 여기서부터 구성 A 및 구성 B를 제외한 것을 구성 C라고 부른다. 또한, 이와 같이 하여 반도체 장치를 차례 차례로 중첩시킬 수 있다.
상술한 바와 같이 반도체 장치를 복수로 중첩시켜 제공함으로써, 공정수 및 층수의 증대를 억제할 수 있다. 또한, 셀 면적을 증대시키지 않으면서, 반도체 장치의 기억 용량을 증대시킬 수 있다.
또는, 본 발명의 일 형태에 따른 반도체 장치는, 제 1 워드선 내지 제 2n 워드선(n은 자연수)과, 제 1 용량선 내지 제 2n 용량선과, 제 1 비트선 내지 제 n＋1 비트선과, 게이트, 소스 및 드레인을 갖는 제 1 트랜지스터 내지 제 4n 트랜지스터와, 제 1 커패시터 내지 제 4n 커패시터를 갖는다. 제 4m-3 트랜지스터(m은 n 이하의 자연수)와 제 4m-1 트랜지스터는 적어도 일부가 중첩되고, 제 4m-3 트랜지스터 및 제 4m-1 트랜지스터의 게이트는 제 2m-1 워드선과 접속되고, 제 4m-2 트랜지스터와 제 4m 트랜지스터는 적어도 일부가 중첩되고, 제 4m-2 트랜지스터 및 제 4m 트랜지스터의 게이트는 제 2m 워드선과 접속되고, 제 2m-1 용량선의 적어도 일부는 제 4m-3 트랜지스터 및 제 4m-1 트랜지스터의 드레인과 각각 제 4m-3 커패시터 및 제 4m-1 커패시터를 형성하고, 제 2m 용량선의 적어도 일부는 제 4m-2 트랜지스터 및 제 4m 트랜지스터의 드레인과 각각 제 4m-2 커패시터 및 제 4m 커패시터를 형성하고, 제 m 비트선은 제 4m-3 트랜지스터 및 제 4m-2 트랜지스터의 소스와 접속되고, 제 m＋1 비트선은 제 4m-1 트랜지스터 및 제 4m 트랜지스터의 소스와 접속된다.
본 발명의 일 형태에 따른 반도체 장치에 포함되는 트랜지스터는, 산화물 반도체막을 사용한 트랜지스터인 것이 바람직하다. 산화물 반도체막은 스퍼터링법 등의 박막 형성 기술을 사용하여 형성할 수 있다. 스퍼터링법은 비교적 저온으로 성막할 수 있기 때문에 트랜지스터를 중첩시켜 제공하는 구조를 제작하는 경우에 적합하다.
다만, 본 발명의 일 형태에 따른 반도체 장치에 포함되는 트랜지스터는 산화물 반도체막을 사용한 트랜지스터에 한정되지 않는다. 예를 들어, 산화물 반도체막을 사용한 트랜지스터 이외에, 비정질 실리콘막을 사용한 트랜지스터, 다결정 실리콘을 사용한 트랜지스터, 실리콘 웨이퍼에 형성한 트랜지스터 등을 적절히 조합하여 사용하여도 좋다.
워드선, 용량선 및 비트선을 공통화함으로써, 공정수 및 층수의 증가를 억제하고, 생산성 및 수율이 높은 반도체 장치를 제공할 수 있다.
또한, 면적이 작고 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
도 1(A)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 상면도이고, 도 1(B)는 단면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 회로도.
도 3(A) 내지 도 3(E)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 예를 도시한 단면도.
도 4(A) 내지 도 4(D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 예를 도시한 단면도.
도 5(A) 내지 도 5(C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 예를 도시한 단면도.
도 6(A) 내지 도 6(C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 예를 도시한 단면도.
도 7(A) 및 도 7(B)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 예를 도시한 단면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 단면도.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 회로도.
도 10은 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 단면도.
도 11(A) 내지 도 11(C)는 본 발명의 일 형태에 따른 CPU의 구체적인 예를 도시한 블록도 및 그 일부의 회로도.
도 12(A) 내지 도 12(C)는 본 발명의 일 형태에 따른 전자 기기의 일례를 도시한 사시도.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명을 이하에서 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명할 때, 같은 것을 가리키는 부호는 상이한 도면간에서도 공통적으로 사용한다. 또한, 같은 것을 가리키는 경우에는 해치 패턴을 동일하게 하고, 특히 부호를 붙이지 않는 경우가 있다.
이하에서 본 발명을 설명하는데, 본 명세서에서 사용하는 용어에 대하여 간단하게 설명한다. 우선, 트랜지스터의 소스 및 드레인에 대해서는, 본 명세서에 있어서는 한쪽을 드레인이라고 부를 때 다른 쪽을 소스라고 부르고, 전위의 고저에 따라 그들을 구별하지 않는다. 그래서, 본 명세서에 있어서 소스라고 불리는 부분을 드레인으로 바꿔 부를 수도 있다. 또한, 단지 소스라고 기재하는 경우, 소스 전극 및 소스 영역의 어느 것인가를 가리킨다. 또한, 단지 드레인이라고 기재하는 경우, 드레인 전극 및 드레인 영역의 어느 것인가를 가리킨다.
전압은, 어떠한 전위와 기준 전위(예를 들어 소스 전위, 그라운드 전위(접지 전위 또는 GND라고도 함))의 전위 차이를 가리키는 경우가 많다. 또한, 전압과 전위를 바꿔 말할 수 있다.
본 명세서에 있어서는, 「접속한다」라고 표현되는 경우라도, 현실의 회로에 있어서는, 물리적인 접속 부분이 없고, 배선이 연장되어 있는 것뿐인 경우도 있다. 또한, 저항 소자 등의, 회로의 동작에 현저한 작용을 미치지 않는 소자가 사이에 포함되어 있어도 상관없다.
또한, '제 1', '제 2'라고 붙이는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 일례에 대하여 도 1(A) 내지 도 7(B)를 사용하여 설명한다.
도 1(A)는 본 발명의 일 형태에 따른 반도체 장치의 상면도이다. 또한, 도 1(B)는 도 1(A)에 도시한 일점 쇄선 A-B 및 일점 쇄선 C-D에 대응하는, 단면 A-B 및 단면 C-D를 도시한 것이다. 도 1(A)에서는 간략화를 위하여, 중첩되는 막 및 절연막 등을 생략하여 도시하였다.
도 1(B)에 도시한 반도체 장치는, 기판(100) 위에 제공된 도전막(160a)과, 도전막(160a)에 도달하는 개구부를 가지며 기판(100) 및 도전막(160a) 위에 제공된 절연막(101)과, 도전막(160a)에 도달하는 개구부를 가지며 절연막(101) 위에 제공된 반도체막(110a)과, 반도체막(110a) 위에 제공된 도전막(121a) 및 도전막(123a)과, 도전막(121a) 및 도전막(123a)과 동일한 표면 위에 있으며 반도체막(110a) 및 절연막(101)에 제공된 개구부에서 도전막(160a)과 접하여 제공된 도전막(122a)과, 절연막(101), 반도체막(110a), 도전막(121a), 도전막(123a) 및 도전막(122a) 위에 제공된 절연막(102)과, 절연막(102) 위에 있으며 도전막(121a)과 적어도 일부가 중첩되어 제공된 도전막(131), 및 도전막(123a)과 적어도 일부가 중첩되어 제공된 도전막(134)과, 도전막(131) 및 도전막(134)과 동일한 표면 위에 있으며 도전막(121a)과 도전막(122a) 사이에 제공된 도전막(132)과, 도전막(131) 및 도전막(134)과 동일한 표면 위에 있으며 도전막(123a)과 도전막(122a) 사이에 제공된 도전막(133)과, 절연막(102) 위에 제공된 절연막(103)과, 도전막(131), 도전막(132), 도전막(133), 도전막(134) 및 절연막(103) 위에 제공된 절연막(104)과, 절연막(104) 위에 있으며 도전막(131)과 적어도 일부가 중첩되어 제공된 도전막(121b), 및 도전막(134)과 적어도 일부가 중첩되어 제공된 도전막(123b)과, 도전막(121b) 및 도전막(123b)과 동일한 표면 위에 있으며 도전막(122a)과 적어도 일부가 중첩되어 제공된 도전막(122b)과, 도전막(122b)에 도달하는 개구부를 가지며 절연막(104), 도전막(121b), 도전막(122b) 및 도전막(123b) 위에 제공된 반도체막(110b), 및 절연막(104) 및 반도체막(110b) 위에 제공된 절연막(105)과, 절연막(105) 위에 있으며 절연막(105) 및 반도체막(110b)에 제공된 개구부에서 도전막(122b)과 접하여 제공된 도전막(160b)과, 절연막(105) 및 도전막(160b) 위에 제공된 절연막(106)을 갖는다.
또한, 도 1(B)에 도시한 반도체 장치는 절연막(106)을 제공하지 않은 구조라도 좋다.
또한, 도전막(131), 도전막(132), 도전막(133), 도전막(134) 및 절연막(103)은 상면의 높이가 일치된 형상을 갖는다.
제 1 메모리 셀 내지 제 4 메모리 셀을 갖는 셀 그룹(CG111)을 도 1(B)에 도시하였다. 또한, 도 1(A)에 도시한 영역(180)은 세로가 2F(F은 최소 가공 치수), 가로가 3F이기 때문에, 면적은 6F2가 된다. 다만, 영역(180)과 같은 면적에 있어서, 제 1 메모리 셀과 제 2 메모리 셀이 중첩되어 제공되기 때문에(또한, 제 3 메모리 셀과 제 4 메모리 셀이 중첩되어 제공됨), 6F2는 메모리 셀 2개당 면적이 된다. 즉, 메모리 셀 하나당 면적은 3F2가 되어 소면적의 메모리 셀을 실현할 수 있다.
제 1 메모리 셀은 트랜지스터(Tr111) 및 커패시터(C111)를 갖는다.
트랜지스터(Tr111)는 반도체막(110a)의 적어도 일부, 도전막(121a)의 적어도 일부, 도전막(122a)의 적어도 일부, 절연막(102)의 적어도 일부 및 도전막(132)의 적어도 일부를 포함한다. 트랜지스터(Tr111)에 있어서, 반도체막(110a)의 적어도 일부는 채널 영역의 기능을 갖고, 도전막(121a)의 적어도 일부는 드레인 전극의 기능을 갖고, 도전막(122a)의 적어도 일부는 소스 전극의 기능을 갖고, 절연막(102)의 적어도 일부는 게이트 절연막의 기능을 갖고, 도전막(132)의 적어도 일부는 게이트 전극의 기능을 갖는다.
커패시터(C111)는 도전막(121a)의 적어도 일부, 절연막(102)의 적어도 일부 및 도전막(131)의 적어도 일부를 포함한다. 커패시터(C111)에 있어서, 도전막(121a)의 적어도 일부 및 도전막(131)의 적어도 일부는 용량 전극의 기능을 갖고, 절연막(102)의 적어도 일부는 유전체층의 기능을 갖는다.
제 2 메모리 셀은 트랜지스터(Tr112) 및 커패시터(C112)를 갖는다.
트랜지스터(Tr112)는 반도체막(110b)의 적어도 일부, 도전막(121b)의 적어도 일부, 도전막(122b)의 적어도 일부, 절연막(104)의 적어도 일부 및 도전막(132)의 적어도 일부를 포함한다. 트랜지스터(Tr112)에 있어서, 반도체막(110b)의 적어도 일부는 채널 영역의 기능을 갖고, 도전막(121b)의 적어도 일부는 드레인 전극의 기능을 갖고, 도전막(122b)의 적어도 일부는 소스 전극의 기능을 갖고, 절연막(104)의 적어도 일부는 게이트 절연막의 기능을 갖고, 도전막(132)의 적어도 일부는 게이트 전극의 기능을 갖는다.
트랜지스터(Tr111)와 트랜지스터(Tr112)는 게이트 전극의 기능을 갖는 도전막(132)을 공통화하고 있다.
커패시터(C112)는 도전막(121b)의 적어도 일부, 절연막(104)의 적어도 일부 및 도전막(131)의 적어도 일부를 포함한다. 커패시터(C112)에 있어서, 도전막(121b)의 적어도 일부 및 도전막(131)의 적어도 일부는 용량 전극의 기능을 갖고, 절연막(104)의 적어도 일부는 유전체층의 기능을 갖는다.
커패시터(C111)와 커패시터(C112)는 용량 전극의 기능을 갖는 도전막(131)을 공통화하고 있다.
제 3 메모리 셀은 트랜지스터(Tr121) 및 커패시터(C121)를 갖는다.
트랜지스터(Tr121)는 반도체막(110a)의 적어도 일부, 도전막(123a)의 적어도 일부, 도전막(122a)의 적어도 일부, 절연막(102)의 적어도 일부 및 도전막(133)의 적어도 일부를 포함한다. 트랜지스터(Tr121)에 있어서, 반도체막(110a)의 적어도 일부는 채널 영역의 기능을 갖고, 도전막(123a)의 적어도 일부는 드레인 전극의 기능을 갖고, 도전막(122a)의 적어도 일부는 소스 전극의 기능을 갖고, 절연막(102)의 적어도 일부는 게이트 절연막의 기능을 갖고, 도전막(133)의 적어도 일부는 게이트 전극의 기능을 갖는다.
트랜지스터(Tr111)와 트랜지스터(Tr121)는 소스 전극의 기능을 갖는 도전막(122a)을 공통화하고 있다.
커패시터(C121)는 도전막(123a)의 적어도 일부, 절연막(102)의 적어도 일부 및 도전막(134)의 적어도 일부를 포함한다. 커패시터(C121)에 있어서, 도전막(123a)의 적어도 일부 및 도전막(134)의 적어도 일부는 용량 전극의 기능을 갖고, 절연막(102)의 적어도 일부는 유전체층의 기능을 갖는다.
제 4 메모리 셀은 트랜지스터(Tr122) 및 커패시터(C122)를 갖는다.
트랜지스터(Tr122)는 반도체막(110b)의 적어도 일부, 도전막(123b)의 적어도 일부, 도전막(122b)의 적어도 일부, 절연막(104)의 적어도 일부 및 도전막(133)의 적어도 일부를 포함한다. 트랜지스터(Tr122)에 있어서, 반도체막(110b)의 적어도 일부는 채널 영역의 기능을 갖고, 도전막(123b)의 적어도 일부는 드레인 전극의 기능을 갖고, 도전막(122b)의 적어도 일부는 소스 전극의 기능을 갖고, 절연막(104)의 적어도 일부는 게이트 절연막의 기능을 갖고, 도전막(133)의 적어도 일부는 게이트 전극의 기능을 갖는다.
트랜지스터(Tr121)와 트랜지스터(Tr122)는 게이트 전극의 기능을 갖는 도전막(133)을 공통화하고 있다. 또한, 트랜지스터(Tr112)와 트랜지스터(Tr122)는 소스 전극의 기능을 갖는 도전막(122b)을 공통화하고 있다.
커패시터(C122)는 도전막(123b)의 적어도 일부, 절연막(104)의 적어도 일부 및 도전막(134)의 적어도 일부를 포함한다. 커패시터(C122)에 있어서, 도전막(123b)의 적어도 일부 및 도전막(134)의 적어도 일부는 용량 전극의 기능을 갖고, 절연막(104)의 적어도 일부는 유전체층의 기능을 갖는다.
커패시터(C121)와 커패시터(C122)는 용량 전극의 한쪽을 공통화하고 있다.
도전막(160a)은 제 1 비트선의 기능을 갖는다.
도전막(160b)은 제 2 비트선의 기능을 갖는다.
도전막(132)은 제 1 워드선의 기능을 갖는다.
도전막(133)은 제 2 워드선의 기능을 갖는다.
도전막(131)은 제 1 용량선의 기능을 갖는다.
도전막(134)은 제 2 용량선의 기능을 갖는다.
여기서, 도 1(A)에 도시한 셀 그룹(CG111)에 대응하는 회로도를 도 2에 도시하였다.
도 2에 도시한 셀 그룹(CG111)은 메모리 셀(MC111)(제 1 메모리 셀에 상당함)과, 메모리 셀(MC112)(제 2 메모리 셀에 상당함)과, 메모리 셀(MC121)(제 3 메모리 셀에 상당함)과, 메모리 셀(MC122)(제 4 메모리 셀에 상당함)과, 비트선(BL1)(제 1 비트선에 상당함)과, 비트선(BL2)(제 2 비트선에 상당함)과, 워드선(WL11)(제 1 워드선에 상당함)과, 워드선(WL12)(제 2 워드선에 상당함)과, 용량선(CL11)(제 1 용량선에 상당함)과, 용량선(CL12)(제 2 용량선에 상당함)을 갖는다.
도 2에 도시한 셀 그룹(CG111)에 있어서의 접속 관계에 대하여 이하에서 설명한다. 비트선(BL1)은 트랜지스터(Tr111)의 소스 및 트랜지스터(Tr121)의 소스와 접속된다. 비트선(BL2)은 트랜지스터(Tr112)의 소스 및 트랜지스터(Tr122)의 소스와 접속된다. 워드선(WL11)은 트랜지스터(Tr111)의 게이트 및 트랜지스터(Tr112)의 게이트와 접속된다. 워드선(WL12)은 트랜지스터(Tr121)의 게이트 및 트랜지스터(Tr122)의 게이트와 접속된다. 용량선(CL11)은 커패시터(C111)의 한쪽 전극 및 커패시터(C112)의 한쪽 전극과 접속된다. 용량선(CL12)은 커패시터(C121)의 한쪽 전극 및 커패시터(C122)의 한쪽 전극과 접속된다. 트랜지스터(Tr111)의 드레인은 커패시터(C111)의 다른 쪽 전극과 접속된다. 트랜지스터(Tr112)의 드레인은 커패시터(C112)의 다른 쪽 전극과 접속된다. 트랜지스터(Tr121)의 드레인은 커패시터(C121)의 다른 쪽 전극과 접속된다. 트랜지스터(Tr122)의 드레인은 커패시터(C122)의 다른 쪽 전극과 접속된다.
이하에서, 셀 그룹(CG111)에 대한 데이터의 기록 방법 및 판독 방법에 대하여 설명한다.
예로서, 메모리 셀(MC121)에 대한 데이터의 기록 방법에 대하여 설명한다. 우선, 용량선(CL12)의 전위를 GND로 한다. 다음에, 워드선(WL12)의 전위를 VH(트랜지스터(Tr121)의 임계값 전압(Vth)에 VDD(전원 전위)를 더한 전위보다 높은 전위)로 하고, 나머지 워드선의 전위를 GND(또는 GND 이하)로 한다. 다음에, 비트선(BL1)을 VDD로 하고, 나머지 비트선의 전위를 부유 전위(floating potential)로 한다. 이로써, 메모리 셀(MC121)에 있는 커패시터(C121)에 VDD가 충전된다. 다음에, 워드선(WL12)의 전위를 GND(또는 GND 이하)로 함으로써, 메모리 셀(MC121)에 데이터 1이 유지된다. 또한, 데이터 1이 유지된다는 것은 커패시터에 VDD가 충전되는 것을 가리킨다. 다른 메모리 셀에 관하여도 같은 방법으로 데이터를 기록할 수 있다.
또한, 용량선(CL12)의 전위를 항상 GND로 하여도 좋다. 다른 용량선에 관하여도 마찬가지다.
또는, 공통의 워드선에 접속되는 메모리 셀마다 데이터를 기록하여도 좋다. 예를 들어, 워드선(WL11)에 접속되는 메모리 셀(메모리 셀(MC111) 및 메모리 셀(MC112) 등)에 데이터를 기록하는 경우에 대하여 설명한다. 우선, 용량선(CL11)의 전위를 GND로 한다. 다음에, 워드선(WL11)에 전위 VH를 인가한 후, 데이터 1을 기록하고 싶은 메모리 셀에 접속되는 비트선의 전위를 VDD로 하고, 데이터 0을 기록하고 싶은 메모리 셀에 접속되는 비트선의 전위를 GND로 한다. 다음에, 워드선(WL11)의 전위를 GND(또는 GND 이하)로 함으로써, 커패시터에 데이터가 유지된다. 다른 메모리 셀에 관하여도 같은 방법으로 데이터를 기록할 수 있다.
다음에, 예로서, 메모리 셀(MC121)의 데이터의 판독 방법에 대하여 설명한다. 우선, 비트선(BL1)을 소정의 전위(정전위)로 한다. 다음에, 워드선(WL12)을 VH로 함으로써, 커패시터(C121)에 기록된 데이터에 대응하는 전위를 비트선(BL1)에 공급한다. 그 후, 공급된 전위를 센스 앰프(도시하지 않았음)에 의하여 판독한다. 또한, 메모리 셀(MC121)에 기록된 데이터는 판독될 때 상실된다. 그러나, 센스 앰프의 동작에 의하여 증폭되어 메모리 셀(MC121)에 데이터가 다시 기록된다. 다른 메모리 셀에 관하여도 같은 방법으로 데이터를 판독할 수 있다.
또는, 공통의 워드선에 접속되는 메모리 셀마다 데이터를 판독하여도 좋다. 예를 들어, 워드선(WL11)에 접속되는 메모리 셀의 데이터를 판독하는 경우에는, 비트선 모두를 소정의 전위(정전위)로 한다. 다음에, 워드선(WL11)의 전위를 VH로 하면, 각 비트선의 전위가 데이터에 따라 변동된다. 다른 메모리 셀에 관하여도 같은 방법으로 데이터를 판독할 수 있다.
이상이 셀 그룹(CG111)에 대한 데이터의 기록 방법 및 판독 방법이다.
각층에 대하여 도 1(B)를 사용하여 설명한다.
반도체막(110a)은 산화물 반도체막, 비정질 실리콘막, 다결정 실리콘막 또는 단결정 실리콘막 등의 반도체막을 사용하면 좋다. 반도체막(110a)은 산화물 반도체막을 사용하는 것이 바람직하다.
산화물 반도체막으로서는, 예를 들어 In-M-Zn-O 화합물을 사용하면 좋다. 여기서, 금속 원소 M은 산소와의 결합 에너지가 In 및 Zn보다 높은 원소이다. 또는, In-M-Zn-O 화합물로부터 산소가 탈리되는 것을 억제하는 기능을 갖는 원소이다. 금속 원소 M의 작용에 의하여 산화물 반도체막의 산소 결손이 생성되는 것이 어느 정도 억제된다. 따라서, 산소 결손으로 인한 트랜지스터의 전기 특성의 변동을 저감할 수 있고, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
금속 원소 M은, 구체적으로는 Al, Sc, Ti, V, Cr, Ｍn, Fe, Co, Ni, Ga, Y, Zr, Nb, Mo, Sn, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, 또는 W으로 하면 좋고, 바람직하게는 Al, Ti, Ga, Y, Zr, Ce, 또는 Hf으로 한다. 금속 원소 M은 상술한 원소로부터 1종류 또는 2종류 이상을 선택하면 좋다. 또한, 금속 원소 M 대신에 Si 또는 Ge을 사용하여도 좋다.
산화물 반도체막 중의 수소 농도는 2×1020atoms/cm3 이하로 하는 것이 좋고, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하로 한다. 이 이유로서는, 산화물 반도체막에 포함되는 수소가 의도하지 않는 캐리어를 생성하는 경우가 있기 때문이다. 생성된 캐리어는 트랜지스터의 전기 특성을 변동시킬 요인이 된다.
산화물 반도체막은, 단결정, 다결정(폴리크리스탈이라고도 함) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인될 수 없다. 그래서, CAAC-OS막은 입계에 기인하는 캐리어 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면 또는 표면에 수직인 방향으로 일치되고, 또 ab면에 수직인 방향에서 보았을 때 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향에서 보았을 때 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 '수직'이라고 기재하는 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 측과 비교하여 표면 측에서는 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 성막 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 결정부가 형성된다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
기판(100)에 큰 제한은 없지만, 적어도 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(100)으로서 사용하여도 좋다.
또한, 기판(100)으로서 제 5 세대(1000mm×1200mm 또는 1300mm×1500mm), 제 6 세대(1500mm×1800mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2500mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2880mm×3130mm) 등의 대형 유리 기판을 사용하는 경우에는, 반도체 장치의 제작 공정에 있어서의 가열 처리 등으로 인하여 생기는 기판(100)의 수축에 의하여, 미세한 가공이 어려워지는 경우가 있다. 따라서, 상술한 바와 같은 대형 유리 기판을 기판(100)으로서 사용하는 경우에는, 수축이 작은 것을 사용하는 것이 바람직하다. 예를 들어, 기판(100)으로서 400℃, 바람직하게는 450℃, 더 바람직하게는 500℃의 온도로 1시간 동안 가열 처리한 후의 수축량이 10ppm 이하, 바람직하게는 5ppm 이하, 더 바람직하게는 3ppm 이하인 대형 유리 기판을 사용하면 좋다.
또한, 기판(100)으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서, 비가요성 기판 위에 트랜지스터를 제작한 후에 트랜지스터를 박리하고, 가요성 기판인 기판(100)으로 전치(轉置)하는 방법도 있다. 이 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 형성하면 좋다.
도전막(160a)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W을 1종류 이상 포함하는, 단체, 질화물, 산화물, 또는 합금을 단층 또는 적층으로 사용하면 좋다.
절연막(101)은 산화 알루미늄, 질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 포함한 절연막에서 1종류 이상을 선택하고 단층 또는 적층으로 사용하면 좋다.
산화 질화 실리콘은 그 조성에 있어서 질소보다 산소의 함유량이 많은 것을 가리키고, 또한 질화 산화 실리콘은 그 조성에 있어서 산소보다 질소의 함유량이 많은 것을 가리킨다.
반도체막(110a)이 산화물 반도체막인 경우에는, 절연막(101)을 잉여 산소를 포함한 절연막으로 하는 것이 바람직하다. 잉여 산소를 포함한 절연막은, 가열 처리 등의 처리에 의하여 잉여 산소가 방출되는 성질을 갖는다. 방출된 산소에 의하여, 반도체막(110a) 및 반도체막(110a) 근방의 산소 결손을 저감할 수 있다. 산화물 반도체막 중의 산소 결손은 일부가 도너가 되어 캐리어를 생성하기 때문에, 트랜지스터의 전기 특성을 변동시킬 요인이 된다. 또한, 본 명세서에서 "반도체막 근방"이란 반도체막과 접하는 막과의 계면 주변을 가리킨다.
반도체막(110a)이 산화물 반도체막인 경우에는, 절연막(101) 중의 수소 농도는 1×1021atoms/cm3 이하로 하는 것이 좋고, 바람직하게는 5×1020atoms/cm3 이하, 더 바람직하게는 1×1020atoms/cm3 이하로 한다. 이 이유로서는, 반도체막(110a)이 산화물 반도체막인 경우에는, 절연막(101)에 포함되는 수소가 반도체막(110a) 및 반도체막(110a) 근방으로 이동되어, 의도하지 않는 캐리어를 생성하는 경우가 있기 때문이다. 생성된 캐리어는 트랜지스터의 전기 특성을 변동시킬 요인이 된다.
또한, 절연막(101)은 충분한 평탄성을 갖는 것이 바람직하다. 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하가 되도록 절연막(101)을 제공한다. 상술한 수치 이하의 Ra로 함으로써, 반도체막(110a)이 산화물 반도체막인 경우에 결정 영역이 형성되기 쉬워진다. 또한, 절연막(101)과 반도체막(110a)의 계면의 요철이 작아짐으로써, 계면 산란의 영향을 작게 할 수 있다. 또한, Ra는, JIS B 0601:2001(ISO4287:1997)에서 정의되어 있는 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 수학식 1로 정의된다.
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여기서, '지정면'이란, 거칠기 계측의 대상이 되는 면을 가리키고, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 연결된 사각형의 영역이고, 지정면을 xy평면에 투영한 장방형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0으로 한다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 측정할 수 있다.
도전막(121a), 도전막(122a) 및 도전막(123a)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W을 1종류 이상 포함하는, 단체, 질화물, 산화물, 또는 합금을 단층 또는 적층으로 사용하면 좋다.
절연막(102)은 산화 알루미늄, 질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 포함한 절연막에서 1종류 이상을 선택하고 단층 또는 적층으로 사용하면 좋다.
반도체막(110a)이 산화물 반도체막인 경우에는, 절연막(102)을 잉여 산소를 포함한 절연막으로 하는 것이 바람직하다. 방출된 산소에 의하여, 반도체막(110a) 및 반도체막(110a) 근방의 산소 결손을 저감할 수 있다.
산소를 충분히 포함하며 고순도화된 산화물 반도체막은 밴드 갭이 2.8eV 내지 3.2eV 정도이고, 소수 캐리어가 10-9개/cm3 정도로 매우 적고, 다수 캐리어는 트랜지스터의 소스에서 오는 것뿐이다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 애벌란시 항복(avalanche breakdown)가 없다.
또한, 상기 산화물 반도체막을 사용한 트랜지스터는, 게이트 전극의 전계가 트랜지스터의 채널 영역을 완전히 공핍화하기 때문에, 예를 들어 채널 길이가 3μm, 채널 폭이 1μm일 때의 오프 전류를 85℃ 내지 95℃에 있어서 10-23A 이하로 할 수 있고, 실온에서는 10-25A 이하로 할 수 있다.
예를 들어, 메모리 셀에 포함되는 트랜지스터에 오프 전류가 매우 작은 트랜지스터를 사용하면, 데이터의 유지 기간을 길게 할 수 있다. 즉, 리프레시의 빈도를 적게 할 수 있기 때문에, 소비 전력을 저감할 수 있다. 예를 들어, 오프 전류가 1×10-21A 내지 1×10-25A인 트랜지스터로 메모리 셀을 구성하면, 전력을 공급하지 않고 몇 일간 내지 몇 십년간에 걸쳐 데이터를 유지할 수 있게 된다.
도전막(131), 도전막(132), 도전막(133) 및 도전막(134)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W을 1종류 이상 포함하는, 단체, 질화물, 산화물, 또는 합금을 단층 또는 적층으로 사용하면 좋다.
절연막(103)은 산화 알루미늄, 질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 포함한 절연막에서 1종류 이상을 선택하고 단층 또는 적층으로 사용하면 좋다.
반도체막(110a) 또는/및 반도체막(110b)이 산화물 반도체막인 경우에는, 절연막(103)을 잉여 산소를 포함한 절연막으로 하는 것이 바람직하다. 방출된 산소에 의하여, 반도체막(110a) 및 반도체막(110a) 근방의 산소 결손을 저감할 수 있다.
절연막(104)은 산화 알루미늄, 질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 포함한 절연막에서 1종류 이상을 선택하고 단층 또는 적층으로 사용하면 좋다.
반도체막(110b)이 산화물 반도체막인 경우에는, 절연막(104)을 잉여 산소를 포함한 절연막으로 하는 것이 바람직하다. 방출된 산소에 의하여, 반도체막(110b) 및 반도체막(110b) 근방의 산소 결손을 저감할 수 있다.
도전막(121b), 도전막(122b) 및 도전막(123b)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W을 1종류 이상 포함하는, 단체, 질화물, 산화물, 또는 합금을 단층 또는 적층으로 사용하면 좋다.
반도체막(110b)은 산화물 반도체막, 비정질 실리콘막, 다결정 실리콘막 또는 단결정 실리콘막 등의 반도체막을 사용하면 좋다. 바람직하게는, 반도체막(110b)은 산화물 반도체막을 사용한다.
절연막(105)은 산화 알루미늄, 질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 포함한 절연막에서 1종류 이상을 선택하고 단층 또는 적층으로 사용하면 좋다.
반도체막(110b)이 산화물 반도체막인 경우에는, 절연막(105)을 잉여 산소를 포함한 절연막으로 하는 것이 바람직하다. 방출된 산소에 의하여, 반도체막(110b) 및 반도체막(110b) 근방의 산소 결손을 저감할 수 있다.
도전막(160b)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W을 1종류 이상 포함하는, 단체, 질화물, 산화물, 또는 합금을 단층 또는 적층으로 사용하면 좋다.
절연막(106)은 산화 알루미늄, 질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 포함한 절연막에서 1종류 이상을 선택하고 단층 또는 적층으로 사용하면 좋다.
또한, 절연막(101)은 충분한 평탄성을 갖는 것이 바람직하다. 또한, 절연막(106)은 잉여 산소를 포함한 절연막으로 하여도 좋다.
다음에, 도 1(B)에 도시한 반도체 장치의 제작 방법에 대하여 도 3(A) 내지 도 7(B)를 사용하여 설명한다.
우선, 기판(100)을 준비한다(도 3(A) 참조).
다음에, 도전막(160a)이 되는 도전막을 형성한다. 도전막(160a)이 되는 도전막은 도전막(160a)으로서 기재한 도전막에서 선택하고, 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 또는 펄스 레이저 퇴적(PLD: Pulse Laser Deposition)법을 사용하여 형성하면 좋다.
다음에, 도전막(160a)이 되는 도전막을 가공하여 도전막(160a)을 형성한다(도 3(B) 참조).
다음에, 절연막(101)을 형성한다(도 3(C) 참조). 절연막(101)은 절연막(101)으로서 기재한 절연막에서 선택하고, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성하면 좋다.
또한, 절연막(101)을 형성한 후에 절연막(101)에 평탄화 처리를 행하여도 좋다. 평탄화 처리는 화학적 기계 연마(CMP: Chemical Mechanical Polishing)법 등을 사용하면 좋다.
또한, 절연막(101)을 형성한 후에 탈수화, 탈수소화 처리를 행하는 것이 바람직하다. 탈수화, 탈수소화 처리는 예를 들어 가열 처리에 의하여 행할 수 있다. 가열 처리의 온도는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 행하면 좋다. 가열 처리를 행하는 분위기로서는, 불활성 가스 분위기, 산화성 가스를 10ppm 이상, 바람직하게는 1% 이상, 더 바람직하게는 10% 이상 포함한 분위기, 또는 감압 상태로 행한다. 또는, 가열 처리의 분위기는, 불활성 가스 분위기에서 가열 처리한 후에 탈리된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상, 바람직하게는 1% 이상, 더 바람직하게는 10% 이상 포함한 분위기에서 가열 처리하여도 좋다. 또는, 탈수화, 탈수소화 처리로서 플라즈마 처리, UV 처리 또는 약액 처리를 행하여도 좋다. 절연막(101)을 형성한 후에 탈소화, 탈수소화 처리를 행함으로써, 반도체막(110a)이 되는 반도체막이 산화물 반도체막인 경우, 반도체막(110a)이 되는 반도체막 중 및 반도체막(110a)이 되는 반도체막 근방으로 수소가 이동되는 것으로 인한 트랜지스터의 전기 특성의 변동을 억제할 수 있다. 각 절연막(절연막(101), 절연막(102), 절연막(103), 절연막(104), 절연막(105) 및 절연막(106) 등)을 성막한 후 또는 형성한 후에 상기 탈수화, 탈수소화 처리를 행하는 것이 바람직하다.
다음에, 반도체막(110a)이 되는 반도체막을 형성한다. 반도체막(110a)이 되는 반도체막은 반도체막(110a)으로서 기재한 반도체막에서 선택하고, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성하면 좋다.
반도체막(110a)이 되는 반도체막을 형성한 후에 가열 처리를 행하여도 좋다. 반도체막(110a)이 되는 반도체막이 산화물 반도체막이고, 절연막(101)이 잉여 산소를 포함한 절연막인 경우에는, 상기 가열 처리에 의하여 절연막(101)에서 산소가 방출되어, 반도체막(110a)이 되는 반도체막 중 및 반도체막(110a)이 되는 반도체막 근방의 산소 결손을 저감할 수 있다. 따라서, 트랜지스터의 전기 특성을 향상시킬 수 있다.
다음에, 반도체막(110a)이 되는 반도체막을 가공하여 반도체막(110a)을 형성한다(도 3(D) 참조).
다음에, 반도체막(110a) 및 절연막(101)을 가공하여, 도전막(160a)을 노출시키는 개구부를 형성한다(도 3(E) 참조).
다음에, 도전막(121a), 도전막(122a) 및 도전막(123a)이 되는 도전막을 형성한다. 도전막(121a), 도전막(122a) 및 도전막(123a)이 되는 도전막은 도전막(121a), 도전막(122a) 및 도전막(123a)으로서 기재한 도전막에서 선택하고, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성하면 좋다.
다음에, 도전막(121a), 도전막(122a) 및 도전막(123a)이 되는 도전막을 가공하여, 도전막(121a), 도전막(122a) 및 도전막(123a)을 형성한다(도 4(A) 참조).
다음에 절연막(102)을 형성한다(도 4(B) 참조). 절연막(102)은 절연막(102)으로서 기재한 절연막에서 선택하고, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성하면 좋다.
다음에, 도전막(131), 도전막(132), 도전막(133) 및 도전막(134)이 되는 도전막을 형성한다. 도전막(131), 도전막(132), 도전막(133) 및 도전막(134)이 되는 도전막은 도전막(131), 도전막(132), 도전막(133) 및 도전막(134)으로서 기재한 도전막에서 선택하고, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성하면 좋다.
다음에, 도전막(131), 도전막(132), 도전막(133) 및 도전막(134)이 되는 도전막을 가공하여, 도전막(141), 도전막(142), 도전막(143) 및 도전막(144)을 형성한다(도 4(C) 참조).
다음에, 절연막(113)을 형성한다(도 4(D) 참조). 절연막(113)은 절연막(103)으로서 기재한 절연막에서 선택하고, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성하면 좋다. 또한, 절연막(113)은, 도전막(131), 도전막(132), 도전막(133) 및 도전막(134)이 되는 도전막보다 두껍게 형성한다. 이로써, 나중의 평탄화 처리 후에 절연막(113)과 도전막(131), 도전막(132), 도전막(133) 및 도전막(134)의 상면의 높이를 일치시킬 수 있다.
다음에, 절연막(113)의 상면측으로부터 평탄화 처리를 행하고 동시에 도전막(141), 도전막(142), 도전막(143) 및 도전막(144)을 가공한다. 평탄화 처리를 행함으로써, 상면의 높이가 일치된, 절연막(103), 도전막(131), 도전막(132), 도전막(133) 및 도전막(134)을 형성한다(도 5(A) 참조). 또한, 평탄화 처리에 의하여 도전막(141), 도전막(142), 도전막(143) 및 도전막(144)이 연마됨으로써 두께가 얇아진 것처럼 도시하였지만, 이 것에 한정되지 않고, 도전막(141), 도전막(142), 도전막(143) 및 도전막(144)이 전혀 얇아지지 않아도 상관없다.
다음에, 절연막(104)을 형성한다(도 5(B) 참조). 절연막(104)은 절연막(104)으로서 기재한 절연막에서 선택하고, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성하면 좋다.
다음에, 도전막(121b), 도전막(122b) 및 도전막(123b)이 되는 도전막을 형성한다. 도전막(121b), 도전막(122b) 및 도전막(123b)이 되는 도전막은 도전막(121b), 도전막(122b) 및 도전막(123b)으로서 기재한 도전막에서 선택하고, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성하면 좋다.
다음에, 도전막(121b), 도전막(122b) 및 도전막(123b)이 되는 도전막을 가공하여, 도전막(121b), 도전막(122b) 및 도전막(123b)을 형성한다(도 5(C) 참조).
다음에, 반도체막(110b)이 되는 반도체막을 형성한다. 반도체막(110b)이 되는 반도체막은 반도체막(110b)으로서 기재한 반도체막에서 선택하고, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성하면 좋다.
반도체막(110b)이 되는 반도체막을 형성한 후에 가열 처리를 행하여도 좋다. 반도체막(110b)이 되는 반도체막이 산화물 반도체막이고, 절연막(104)이 잉여 산소를 포함한 절연막인 경우에는, 상기 가열 처리에 의하여 절연막(104)에서 산소가 방출되어, 반도체막(110b)이 되는 반도체막 중 및 반도체막(110b)이 되는 반도체막 근방의 산소 결손을 저감할 수 있다. 따라서, 트랜지스터의 전기 특성을 향상시킬 수 있다.
다음에, 반도체막(110b)이 되는 반도체막을 가공하여 반도체막(110b)을 형성한다(도 6(A) 참조).
다음에, 절연막(105)을 형성한다(도 6(B) 참조). 절연막(105)은 절연막(105)으로서 기재한 절연막에서 선택하고, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성하면 좋다.
다음에, 반도체막(110b) 및 절연막(105)을 가공하여, 도전막(122b)을 노출시키는 개구부를 형성한다(도 6(C) 참조).
다음에, 도전막(160b)이 되는 도전막을 형성한다. 도전막(160b)이 되는 도전막은 도전막(160b)으로서 기재한 도전막에서 선택하고, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성하면 좋다.
다음에, 도전막(160b)이 되는 도전막을 가공하여 도전막(160b)을 형성한다(도 7(A) 참조).
다음에, 절연막(106)을 형성한다(도 7(B) 참조). 절연막(106)은 절연막(106)으로서 기재한 절연막에서 선택하고, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성하면 좋다.
또한, 절연막(106)을 형성한 후에 절연막(106)에 평탄화 처리를 행하여도 좋다.
상술한 바와 같이 하여, 도 1(B)에 도시한 반도체 장치를 제작하면 좋다.
본 실시형태에 의하여, 워드선, 용량선 및 비트선을 공통화함으로써, 공정수 및 층수가 증가되는 것을 억제하고, 생산성 및 수율이 높은 반도체 장치를 제공할 수 있다. 또한, 메모리 셀 하나당 면적을 작게 제작할 수 있기 때문에, 집적도가 높은 반도체 장치를 제공할 수 있다. 또한, 메모리 셀에 포함되는 트랜지스터에 오프 전류가 매우 작은 트랜지스터를 사용함으로써, 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 기재한 반도체 장치의 구성을 복수로 중첩시켜 제공한 반도체 장치에 대하여 도 8 내지 도 10을 사용하여 설명한다.
도 8은 본 실시형태에서 설명하는 반도체 장치의 단면도이다. 또한, 상면도에 대해서는 도 1(A)와는 부호만 다르기 때문에 설명을 생략한다. 도 8에 도시한 단면 A-B 및 단면 C-D는 도 1(A)에 도시한 일점 쇄선 A-B 및 일점 쇄선 C-D에 대응한다.
도 8에 도시한 반도체 장치에 있어서, 도전막(260a)은 도전막(160a)과, 도전막(231a)은 도전막(131)과, 도전막(232a)은 도전막(132)과, 도전막(233a)은 도전막(133)과, 도전막(234a)은 도전막(134)과, 도전막(260b)은 도전막(160b)과 각각 대응하고 있어서 실시형태 1에서 기재한 내용을 참조한다. 기판(200)은 기판(100)과 대응하고 있어서 실시형태 1에서 기재한 내용을 참조한다. 이 이외의 층에 관하여도 실시형태 1에서 기재한 반도체 장치와 대응하는 것은 실시형태 1에서 기재한 내용을 참조한다.
또한, 도전막(260a) 위로부터 도전막(260b) 아래까지의 층을 1세트로 하여 구성(250a)이라고 부른다.
도전막(231b), 도전막(232b), 도전막(233b) 및 도전막(234b)은 각각 도전막(131), 도전막(132), 도전막(133) 및 도전막(134)의 기재 내용을 참조한다.
또한, 도전막(260c)은 도전막(260a) 및 도전막(260b)의 기재 내용을 참조한다.
또한, 도전막(260b) 위로부터 도전막(260c) 아래까지의 층을 1세트로 하여, 구성(250b)이라고 부른다.
구성(250a)과 구성(250b)은, 같은 구성으로서 제작할 수 있다. 또한, 구성(250a) 및 구성(250b)의 자세한 내용에 대해서는 실시형태 1에서 기재한 반도체 장치를 참조한다.
구성(250b) 위에는 절연막(206c)이 제공된다. 절연막(206c)은 절연막(106)의 기재 내용을 참조한다.
즉, 도 8에 도시한 반도체 장치는 실시형태 1에서 기재한 반도체 장치가 2개 중첩되어 제공된 구조를 갖는다.
도 8에 도시한 반도체 장치는 6F2의 면적당 4개의 메모리 셀이 중첩되어 제공된다. 즉, 메모리 셀 하나당 면적이 1.5F2가 되고, 실시형태 1에서 기재한 반도체 장치와 비교하여 면적이 더 작은 메모리 셀을 실현할 수 있다.
도전막(260a)은 제 1 비트선의 기능을 갖는다.
도전막(260b)은 제 2 비트선의 기능을 갖는다.
도전막(260c)은 제 3 비트선의 기능을 갖는다.
도전막(232a)은 제 1 워드선의 기능을 갖는다.
도전막(233a)은 제 2 워드선의 기능을 갖는다.
도전막(232b)은 제 3 워드선의 기능을 갖는다.
도전막(233b)은 제 4 워드선의 기능을 갖는다.
도전막(231a)은 제 1 용량선의 기능을 갖는다.
도전막(234a)은 제 2 용량선의 기능을 갖는다.
도전막(231b)은 제 3 용량선의 기능을 갖는다.
도전막(234b)은 제 4 용량선의 기능을 갖는다.
도 8에 도시한 반도체 장치에 대응하는 회로도를 도 9에 도시하였다.
도 9에 도시한 반도체 장치는 셀 그룹(CG111)(실시형태 1에서 기재한 셀 그룹(CG111)과 같은 구성을 갖고, 여기서는 구성(250a)에 상당함)과, 셀 그룹(CG211)(구성(250b)에 상당함)과, 비트선(BL1)(제 1 비트선에 상당함)과, 비트선(BL2)(제 2 비트선에 상당함)과, 비트선(BL3)(제 3 비트선에 상당함)과, 워드선(WL11)(제 1 워드선에 상당함)과, 워드선(WL12)(제 2 워드선에 상당함)과, 워드선(WL21)(제 3 워드선에 상당함)과, 워드선(WL22)(제 4 워드선에 상당함)과, 용량선(CL11)(제 1 용량선에 상당함)과, 용량선(CL12)(제 2 용량선에 상당함)과, 용량선(CL21)(제 3 용량선에 상당함)과, 용량선(CL22)(제 4 용량선에 상당함)을 갖는다.
또한, 셀 그룹(CG111)과 셀 그룹(CG211)은 비트선(BL2)을 공통화하고 있다.
다음에, 실시형태 1에서 기재한 반도체 장치를 5개 중첩시켜 제공한 반도체 장치에 대하여 도 10을 사용하여 설명한다.
도 10은 본 실시형태에서 설명하는 반도체 장치의 단면도이다. 또한, 상면도에 대해서는 도 1(A)와는 부호만 다르기 때문에 설명을 생략한다. 도 10에 도시한 단면 A-B 및 단면 C-D는 도 1(A)에 도시한 일점 쇄선 A-B 및 일점 쇄선 C-D에 대응한다.
도 10에 도시한 반도체 장치는 기판(200)으로부터 도전막(260c)까지는 도 8에 도시한 반도체 장치의 설명을 참조한다.
도전막(231c), 도전막(232c), 도전막(233c) 및 도전막(234c)은 각각 도전막(131), 도전막(132), 도전막(133) 및 도전막(134)의 기재 내용을 참조한다. 도전막(231d), 도전막(232d), 도전막(233d) 및 도전막(234d)은 각각 도전막(131), 도전막(132), 도전막(133) 및 도전막(134)의 기재 내용을 참조한다. 도전막(231e), 도전막(232e), 도전막(233e) 및 도전막(234e)은 각각 도전막(131), 도전막(132), 도전막(133) 및 도전막(134)의 기재 내용을 참조한다.
또한, 도전막(260d), 도전막(260e) 및 도전막(260f)은 도전막(260a), 도전막(260b) 및 도전막(260c)의 기재 내용을 참조한다.
또한, 도전막(260c) 위로부터 도전막(260d) 아래까지의 층을 1세트로 하여 구성(250c)이라고 부른다.
또한, 도전막(260d) 위로부터 도전막(260e) 아래까지의 층을 1세트로 하여 구성(250d)이라고 부른다.
또한, 도전막(260e) 위로부터 도전막(260f) 아래까지의 층을 1세트로 하여 구성(250e)이라고 부른다.
구성(250c), 구성(250d) 및 구성(250e)은 같은 구성으로서 제작할 수 있다. 또한, 구성(250c), 구성(250d) 및 구성(250e)의 자세한 내용에 대해서는 실시형태 1에서 기재한 반도체 장치를 참조한다.
또한, 구성(250a)과 구성(250b)은 비트선을 공통화하고 있다. 또한, 구성(250b)과 구성(250c)은 비트선을 공통화하고 있다. 또한, 구성(250c)과 구성(250d)은 비트선을 공통화하고 있다. 또한, 구성(250d)과 구성(250e)은 비트선을 공통화하고 있다.
도 10에 도시한 반도체 장치는 6F2의 면적당 10개의 메모리 셀이 중첩되어 제공된다. 즉, 메모리 셀 하나당 면적은 0.6F2가 되고, 도 8에서 도시한 반도체 장치와 비교하여 면적이 더 작은 메모리 셀을 실현할 수 있다.
또한, 본 실시형태에서는, 실시형태 1에서 기재한 반도체 장치와 같은 구성을 2개 또는 5개 중첩시켜 제공된 반도체 장치에 대하여 설명하고 있지만, 이것에 한정되지 않는다. 예를 들어, 실시형태 1에서 기재한 반도체 장치와 같은 구성을 2개 이상 50개 이하, 2개 이상 20개 이하, 또는 2개 이상 10개 이하 중첩시켜 제공된 반도체 장치라도 좋다.
또한, 반도체 장치의 개수와 트랜지스터, 커패시터, 비트선, 워드선 및 용량선의 접속 관계를 변수를 사용하여 나타내면 이하와 같이 된다. 실시형태 1에서 기재한 반도체 장치와 같은 구성이 n개 중첩되어 제공된 반도체 장치(n은 자연수)는, 제 1 워드선 내지 제 2n 워드선과, 제 1 용량선 내지 제 2n 용량선과, 제 1 비트선 내지 제 n＋1 비트선과, 게이트, 소스 및 드레인을 갖는 제 1 트랜지스터 내지 제 4n 트랜지스터와, 제 1 커패시터 내지 제 4n 커패시터를 갖는다. 제 4m-3 트랜지스터(m은 n 이하의 자연수)와 제 4m-1 트랜지스터는 적어도 일부가 중첩되고, 제 4m-3 트랜지스터 및 제 4m-1 트랜지스터의 게이트는 제 2m-1 워드선과 접속된다. 제 4m-2 트랜지스터와 제 4m 트랜지스터는 적어도 일부가 중첩되고, 제 4m-2 트랜지스터 및 제 4m 트랜지스터의 게이트는 제 2m 워드선과 접속된다. 제 2m-1 용량선의 적어도 일부는 제 4m-3 트랜지스터 및 제 4m-1 트랜지스터의 드레인과 각각 제 4m-3 커패시터 및 제 4m-1 커패시터를 형성하고, 제 2m 용량선의 적어도 일부는 제 4m-2 트랜지스터 및 제 4m 트랜지스터의 드레인과 각각 제 4m-2 커패시터 및 제 4m 커패시터를 형성하고, 제 m 비트선은 제 4m-3 트랜지스터 및 제 4m-2 트랜지스터의 소스와 접속되고, 제 m＋1 비트선은 제 4m-1 트랜지스터 및 제 4m 트랜지스터의 소스와 접속된다.
본 실시형태에 의하여, 워드선, 용량선 및 비트선을 공통화함으로써, 공정수 및 층수가 증가되는 것을 억제하고, 생산성 및 수율이 높은 반도체 장치를 제공할 수 있다. 또한, 메모리 셀 하나당 면적을 작게 제작할 수 있기 때문에, 집적도가 높은 반도체 장치를 제공할 수 있다. 또한, 메모리 셀에 포함되는 트랜지스터에 오프 전류가 매우 작은 트랜지스터를 사용함으로써, 소비 전력이 낮은 반도체 장치를 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
실시형태 1 또는 실시형태 2에서 기재한 반도체 장치를 적어도 일부에 사용하여, 본 발명의 일 형태에 따른 CPU(Central Processing Unit)를 구성할 수 있다.
도 11(A)는 CPU의 구체적인 구성을 도시한 블록도이다. 도 11(A)에 도시한 CPU는, 기판(1190) 위에 연산 논리 장치(1191)(ALU: Arithmetic logic unit), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199) 및 ROM 인터페이스(ROM I/F)(1189)를 갖고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론, 도 11(A)에 도시한 CPU는, 그 구성을 간략화하여 도시한 일례에 불과하고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 복호화된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는, 복호화된 명령에 따라 각종 제어를 행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태에 의하여 판단하여 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호 CLK1을 기초로 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하며, 클록 신호 CLK2를 상기 각종 회로에 공급한다.
도 11(A)에 도시한 CPU에서는 레지스터(1196)에 기억 소자가 제공되어 있다. 레지스터(1196)의 기억 소자에는 실시형태 1 또는 실시형태 2에서 기재한 반도체 장치를 사용할 수 있다.
도 11(A)에 도시한 CPU에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작을 행한다. 즉, 레지스터(1196)가 갖는 기억 소자에 있어서, 플립플롭에 의한 데이터의 유지를 행하거나, 커패시터에 의한 데이터의 유지를 행한다. 플립플롭에 의하여 데이터가 유지되어 있는 경우, 레지스터(1196) 내의 기억 소자에 대한 전원 전압의 공급이 행해진다. 커패시터에 의하여 데이터가 유지되어 있는 경우, 커패시터에 대한 데이터의 재기록이 행해지고, 레지스터(1196) 내의 기억 소자에 대한 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 11(B) 또는 도 11(C)에 도시한 바와 같이, 기억 소자군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 공급되어 있는 노드 사이에 스위칭 소자를 제공함으로써 행할 수 있다. 이하에서 도 11(B) 및 도 11(C)에 도시한 회로에 대하여 설명한다.
도 11(B) 및 도 11(C)에서는, 기억 소자에 대한 전원 전위의 공급을 제어하는 스위칭 소자로서 오프 전류가 매우 작은 트랜지스터를 사용한 구성의 일례를 도시하였다.
도 11(B)에 도시한 기억 장치는 스위칭 소자(1141)와 기억 소자(1142)를 복수로 갖는 기억 소자군(1143)을 갖고 있다. 구체적으로, 기억 소자(1142) 각각에는 실시형태 1 또는 실시형태 2에서 기재한 반도체 장치를 사용할 수 있다. 기억 소자군(1143)이 갖는 기억 소자(1142) 각각에는 스위칭 소자(1141)를 통하여, 하이 레벨의 전원 전위(VDD)가 공급된다. 또한, 기억 소자군(1143)이 갖는 기억 소자(1142) 각각에는 신호(IN)의 전위와, 로 레벨의 전원 전위(VSS)의 전위가 공급된다.
도 11(B)에서는, 스위칭 소자(1141)로서, 오프 전류가 매우 작은 트랜지스터를 사용하고 있고, 상기 트랜지스터는 그 게이트에 공급되는 신호 SigA에 의하여 스위칭이 제어된다.
또한, 도 11(B)에서는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하였지만, 이것에 한정되지 않고, 트랜지스터를 복수로 가져도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수로 갖는 경우에는, 상기 복수의 트랜지스터는 병렬로 접속되어도 좋고, 직렬로 접속되어도 좋고, 직렬과 병렬이 조합되어 접속되어도 좋다.
또한, 도 11(C)에는, 기억 소자군(1143)이 갖는 기억 소자(1142) 각각에, 스위칭 소자(1141)를 통하여, 로 레벨의 전원 전위(VSS)가 공급되는 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의하여, 기억 소자군(1143)이 갖는 기억 소자(1142) 각각에 대한 로 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
기억 소자군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 제공되고 있는 노드 사이에 스위칭 소자를 제공하여, 일시적으로 CPU의 동작을 정지하여 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지할 수 있기 때문에, 소비 전력을 저감할 수 있다. 예를 들어, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치에 대한 정보 입력을 정지하는 동안이라도 CPU의 동작을 정지할 수 있고, 이것에 따라 소비 전력을 저감할 수 있다.
여기서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 따른 전자 기기의 예에 대하여 설명한다.
도 12(A)는 휴대형 정보 단말기를 도시한 것이다. 도 12(A)에 도시한 휴대형 정보 단말기는, 하우징(9300)과, 버튼(9301)과, 마이크로폰(9302)과, 표시부(9303)와, 스피커(9304)와, 카메라(9305)를 구비하며 휴대형 전화기로서의 기능을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 본체 내부에 있는 연산 장치, 무선 회로 또는 기억 회로에 적용할 수 있다.
도 12(B)는 디지털 스틸 카메라를 도시한 것이다. 도 12(B)에 도시한 디지털 스틸 카메라는, 하우징(9320)과, 버튼(9321)과, 마이크로폰(9322)과, 표시부(9323)를 구비한다. 본 발명의 일 형태에 따른 반도체 장치는, 기억 회로 또는 이미지 센서에 적용할 수 있다.
도 12(C)는 폴더형 휴대형 정보 단말기를 도시한 것이다. 도 12(C)에 도시된 폴더형 휴대형 정보 단말기는 하우징(9630)과, 표시부(9631a), 표시부(9631b), 후크(9633), 조작 스위치(9638)를 갖는다. 본 발명의 일 형태에 따른 반도체 장치는, 본체 내부에 있는 연산 장치, 무선 회로 또는 기억 회로에 적용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치를 사용함으로써, 전자 기기의 성능을 높이고, 소비 전력을 낮게 하고, 신뢰성을 높일 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
BL1: 비트선
BL2: 비트선
BL3: 비트선
C111: 커패시터
C112: 커패시터
C121: 커패시터
C122: 커패시터
CG111: 셀 그룹
CG211: 셀 그룹
CL11: 용량선
CL12: 용량선
CL21: 용량선
CL22: 용량선
MC111: 메모리 셀
MC112: 메모리 셀
MC121: 메모리 셀
MC122: 메모리 셀
Tr111: 트랜지스터
Tr112: 트랜지스터
Tr121: 트랜지스터
Tr122: 트랜지스터
WL11: 워드선
WL12: 워드선
WL21: 워드선
WL22: 워드선
100: 기판
101: 절연막
102: 절연막
103: 절연막
104: 절연막
105: 절연막
106: 절연막
110a: 반도체막
110b: 반도체막
113: 절연막
121a: 도전막
121b: 도전막
122a: 도전막
122b: 도전막
123a: 도전막
123b: 도전막
131: 도전막
132: 도전막
133: 도전막
134: 도전막
141: 도전막
142: 도전막
143: 도전막
144: 도전막
160a: 도전막
160b: 도전막
180: 영역
200: 기판
206c: 절연막
211: 셀 그룹
231a: 도전막
231b: 도전막
231c: 도전막
231d: 도전막
231e: 도전막
232a: 도전막
232b: 도전막
232c: 도전막
232d: 도전막
232e: 도전막
233a: 도전막
233b: 도전막
233c: 도전막
233d: 도전막
233e: 도전막
234a: 도전막
234b: 도전막
234c: 도전막
234d: 도전막
234e: 도전막
250a: 구성
250b: 구성
250c: 구성
250d: 구성
250e: 구성
260a: 도전막
260b: 도전막
260c: 도전막
260d: 도전막
260e: 도전막
260f: 도전막
1141: 스위칭 소자
1142: 기억 소자
1143: 기억 소자군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
9300: 하우징
9301: 버튼
9302: 마이크로폰
9303: 표시부
9304: 스피커
9305: 카메라
9320: 하우징
9321: 버튼
9322: 마이크로폰
9323: 표시부
9630: 하우징
9631a: 표시부
9631b: 표시부
9633: 후크
9638: 조작 스위치

Claims (19)

  1. 반도체 장치에 있어서,
    기판 위의 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 제 1 절연막, 및 상기 제 1 절연막 위의 제 1 게이트 전극을 포함하는, 상기 기판 위의 제 1 트랜지스터와;
    상기 제 1 게이트 전극, 상기 제 1 게이트 전극 위의 제 2 절연막, 및 상기 제 2 절연막 위의 제 2 산화물 반도체층을 포함하며, 상기 제 1 트랜지스터와 중첩되는 제 2 트랜지스터와;
    상기 기판 위의 제 1 도전층, 상기 제 1 도전층 위의 상기 제 1 절연막, 및 상기 제 1 절연막 위의 제 2 도전층을 포함하는, 상기 기판 위의 제 1 커패시터와;
    상기 제 2 도전층, 상기 제 2 도전층 위의 상기 제 2 절연막, 및 상기 제 2 산화물 반도체층 위의 제 3 도전층을 포함하며, 상기 제 1 커패시터와 중첩되는 제 2 커패시터를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 1 커패시터는 제 1 메모리 셀에 포함되고,
    상기 제 2 트랜지스터 및 상기 제 2 커패시터는 제 2 메모리 셀에 포함되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은 결정부를 갖는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각의 상기 제 1 게이트 전극은 제 1 워드선으로서 기능하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 커패시터 및 상기 제 2 커패시터 각각의 상기 제 2 도전층은 제 1 용량선으로서 기능하는, 반도체 장치.
  6. 반도체 장치에 있어서,
    기판 위의 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 제 1 절연막, 및 상기 제 1 절연막 위의 제 1 게이트 전극을 포함하는, 상기 기판 위의 제 1 트랜지스터와;
    상기 제 1 게이트 전극, 상기 제 1 게이트 전극 위의 제 2 절연막, 및 상기 제 2 절연막 위의 제 2 산화물 반도체층을 포함하며, 상기 제 1 트랜지스터와 중첩되는 제 2 트랜지스터와;
    상기 기판 위의 제 1 도전층, 상기 제 1 도전층 위의 상기 제 1 절연막, 및 상기 제 1 절연막 위의 제 2 도전층을 포함하는, 상기 기판 위의 제 1 커패시터와;
    상기 제 2 도전층, 상기 제 2 도전층 위의 상기 제 2 절연막, 및 상기 제 2 산화물 반도체층 위의 제 3 도전층을 포함하며, 상기 제 1 커패시터와 중첩되는 제 2 커패시터를 포함하고,
    상기 제 1 도전층은 상기 제 1 산화물 반도체층과 접하며, 상기 제 1 트랜지스터의 소스 및 드레인 중 하나로서 기능하고,
    상기 제 3 도전층은 상기 제 2 산화물 반도체층과 접하며, 상기 제 2 트랜지스터의 소스 및 드레인 중 하나로서 기능하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 1 커패시터는 제 1 메모리 셀에 포함되고,
    상기 제 2 트랜지스터 및 상기 제 2 커패시터는 제 2 메모리 셀에 포함되는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은 결정부를 갖는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각의 상기 제 1 게이트 전극은 제 1 워드선으로서 기능하는, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 1 커패시터 및 상기 제 2 커패시터 각각의 상기 제 2 도전층은 제 1 용량선으로서 기능하는, 반도체 장치.
  11. 반도체 장치에 있어서,
    기판 위의 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 제 1 절연막, 및 상기 제 1 절연막 위의 제 1 게이트 전극을 포함하는, 상기 기판 위의 제 1 트랜지스터와;
    상기 제 1 게이트 전극, 상기 제 1 게이트 전극 위의 제 2 절연막, 및 상기 제 2 절연막 위의 제 2 산화물 반도체층을 포함하며, 상기 제 1 트랜지스터와 중첩되는 제 2 트랜지스터와;
    상기 기판 위의 제 3 산화물 반도체층, 상기 제 3 산화물 반도체층 위의 상기 제 1 절연막, 및 상기 제 1 절연막 위의 제 2 게이트 전극을 포함하는, 상기 기판 위의 제 3 트랜지스터와;
    상기 제 2 게이트 전극, 상기 제 2 게이트 전극 위의 상기 제 2 절연막, 및 상기 제 2 절연막 위의 제 4 산화물 반도체층을 포함하며, 상기 제 3 트랜지스터와 중첩되는 제 4 트랜지스터를 포함하는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 트랜지스터는 제 1 메모리 셀에 포함되고,
    상기 제 2 트랜지스터는 제 2 메모리 셀에 포함되고,
    상기 제 3 트랜지스터는 제 3 메모리 셀에 포함되고,
    상기 제 4 트랜지스터는 제 4 메모리 셀에 포함되는, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은 결정부를 갖는, 반도체 장치.
  14. 제 11 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각의 상기 제 1 게이트 전극은 제 1 워드선으로서 기능하고,
    상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 각각의 상기 제 2 게이트 전극은 제 2 워드선으로서 기능하는, 반도체 장치.
  15. 제 11 항에 있어서,
    상기 기판 위의 제 1 도전층, 상기 제 1 도전층 위의 상기 제 1 절연막, 및 상기 제 1 절연막 위의 제 2 도전층을 포함하는, 상기 기판 위의 제 1 커패시터와;
    상기 제 2 도전층, 상기 제 2 도전층 위의 상기 제 2 절연막, 및 상기 제 2 산화물 반도체층 위의 제 3 도전층을 포함하며, 상기 제 1 커패시터와 중첩되는 제 2 커패시터와;
    상기 기판 위의 제 4 도전층, 상기 제 4 도전층 위의 상기 제 1 절연막, 및 상기 제 1 절연막 위의 제 5 도전층을 포함하는, 상기 기판 위의 제 3 커패시터와;
    상기 제 5 도전층, 상기 제 5 도전층 위의 상기 제 2 절연막, 및 상기 제 1 절연막 위의 제 6 도전층을 포함하며, 상기 제 3 커패시터와 중첩되는 제 4 커패시터를 더 포함하는, 반도체 장치.
  16. 제 11 항에 있어서,
    상기 기판 위의 제 1 도전층, 상기 제 1 도전층 위의 상기 제 1 절연막, 및 상기 제 1 절연막 위의 제 2 도전층을 포함하는, 상기 기판 위의 제 1 커패시터와;
    상기 제 2 도전층, 상기 제 2 도전층 위의 상기 제 2 절연막, 및 상기 제 2 산화물 반도체층 위의 제 3 도전층을 포함하며, 상기 제 1 커패시터와 중첩되는 제 2 커패시터와;
    상기 기판 위의 제 4 도전층, 상기 제 4 도전층 위의 상기 제 1 절연막, 및 상기 제 1 절연막 위의 제 5 도전층을 포함하는, 상기 기판 위의 제 3 커패시터와;
    상기 제 5 도전층, 상기 제 5 도전층 위의 상기 제 2 절연막, 및 상기 제 1 절연막 위의 제 6 도전층을 포함하며, 상기 제 3 커패시터와 중첩되는 제 4 커패시터를 더 포함하고,
    상기 제 1 커패시터 및 상기 제 2 커패시터 각각의 상기 제 2 도전층은 제 1 용량선으로서 기능하고,
    상기 제 3 커패시터 및 상기 제 4 커패시터 각각의 상기 제 5 도전층은 제 2 용량선으로서 기능하는, 반도체 장치.
  17. 제 11 항에 있어서,
    제 1 도전층 및 제 2 도전층을 더 포함하고,
    상기 제 1 도전층은 상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층과 접하고,
    상기 제 2 도전층은 상기 제 2 산화물 반도체층 및 상기 제 4 산화물 반도체층과 접하는, 반도체 장치.
  18. 제 11 항에 있어서,
    제 1 도전층 및 제 2 도전층을 더 포함하고,
    상기 제 1 도전층은 상기 제 1 트랜지스터 및 상기 제 3 트랜지스터 각각의 소스 및 드레인 중 하나로서 기능하고,
    상기 제 2 도전층은 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터 각각의 소스 및 드레인 중 하나로서 기능하는, 반도체 장치.
  19. 제 11 항에 있어서,
    제 1 도전층, 제 2 도전층, 제 3 도전층 및 제 4 도전층을 더 포함하고,
    상기 제 1 도전층은 상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층과 접하고,
    상기 제 2 도전층은 상기 제 2 산화물 반도체층 및 상기 제 4 산화물 반도체층과 접하고,
    상기 제 3 도전층은 상기 제 1 도전층과 접하며, 상기 기판과 상기 제 1 트랜지스터 및 상기 제 3 트랜지스터 사이에 제공되고,
    상기 제 4 도전층은 상기 제 2 도전층과 접하며, 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터 위에 제공되는, 반도체 장치.
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