KR20130048708A - 다이싱 시트 및 반도체 칩의 제조 방법 - Google Patents

다이싱 시트 및 반도체 칩의 제조 방법 Download PDF

Info

Publication number
KR20130048708A
KR20130048708A KR1020120123357A KR20120123357A KR20130048708A KR 20130048708 A KR20130048708 A KR 20130048708A KR 1020120123357 A KR1020120123357 A KR 1020120123357A KR 20120123357 A KR20120123357 A KR 20120123357A KR 20130048708 A KR20130048708 A KR 20130048708A
Authority
KR
South Korea
Prior art keywords
sensitive adhesive
pressure
adhesive layer
intermediate layer
dicing sheet
Prior art date
Application number
KR1020120123357A
Other languages
English (en)
Other versions
KR101967444B1 (ko
Inventor
요수케 사토
미치오 카나이
하야토 나카니시
Original Assignee
린텍 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 린텍 코포레이션 filed Critical 린텍 코포레이션
Publication of KR20130048708A publication Critical patent/KR20130048708A/ko
Application granted granted Critical
Publication of KR101967444B1 publication Critical patent/KR101967444B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24942—Structurally defined web or sheet [e.g., overall dimension, etc.] including components having same physical characteristic in differing degree

Abstract

돌기상 전극(관통 전극) 간에 점착제층의 잔사가 잔류하지 않고, 칩을 파손하지 않고 다이싱 및 픽업 가능한 다이싱 시트를 제공하는 것.
본 발명에 관련되는 다이싱 시트는 기재와, 그 일면에 설치된 중간층과, 중간층의 위에 설치된 두께가 8～30㎛인 점착제층으로 이루어지고, 점착제층이 에너지선 경화성 이중 결합을 분자 내에 갖는 화합물을 함유하고, 점착제층의 경화 전의 23℃에 있어서의 저장 탄성률(G’)이 중간층의 23℃에 있어서의 저장 탄성률(G’)의 4배보다도 크고, 높이 15㎛, 직경 15㎛의 원주형 전극이 40㎛의 피치로 등간격으로 3행 3열로 형성된 웨이퍼에 점착제층을 통하여 부착한 경우에, 3행 3열로 형성된 원주형 전극의 중심의 전극에 있어서, 해당 전극의 높이 7.5㎛ 이하의 부분에 점착제층이 접촉하지 않는 것을 특징으로 한다.

Description

다이싱 시트 및 반도체 칩의 제조 방법{DICING SHEET AND A PRODUCTION METHOD OF A SEMICONDUCTOR CHIP}
본 발명은 반도체 웨이퍼를 회로마다 개편화(個片化)하고, 반도체 칩을 작성할 때에 반도체 웨이퍼를 고정하기 위해 사용되는 다이싱 시트에 관한 것이다. 또, 본 발명은 해당 다이싱 시트를 사용한 반도체 칩의 제조 방법에 관한 것이다. 특히, 본 발명의 다이싱 시트는 표면에 돌기상 전극을 갖는 반도체 웨이퍼, 예를 들면, 이른바 관통 전극(TSV)을 갖는 반도체 웨이퍼를 고정, 절단하여 칩을 제조할 때에 바람직하게 이용된다.
반도체 웨이퍼는 표면에 회로가 형성된 후, 웨이퍼의 이면측에 연삭 가공을 실시하여 웨이퍼의 두께를 조정하는 이면 연삭 공정 및 웨이퍼를 소정의 칩 사이즈로 개편화하는 다이싱 공정이 실시된다. 또, 이면 연삭 공정에 이어서 다시 이면에 에칭 처리 등의 발열을 동반하는 가공 처리나 이면으로의 금속막의 증착과 같이 고온에서 실시되는 처리가 실시되는 일이 있다. 칩 사이즈로 개편화된 반도체 웨이퍼(반도체 칩)는 픽업되어 다음의 공정으로 이송된다.
최근의 IC카드의 보급에 동반하여, 그 구성 부재인 반도체 칩의 박형화가 진전되고 있다. 이 때문에, 종래 350㎛ 정도의 두께이었던 웨이퍼를 50～100㎛ 또는 그 이하까지 얇게 하는 것이 요구되게 되었다.
또, 전자 회로의 대용량화, 고기능화에 대응하여 복수의 반도체 칩을 입체적으로 적층한 적층 회로의 개발이 진행되고 있다. 이와 같은 적층 회로에 있어서는, 종래에는, 반도체 칩의 도전 접속을 와이어 본딩에 의해 실시하는 것이 일반적이었지만, 최근의 소형화ㆍ고기능화의 필요성에 의해 와이어 본딩을 하지 않고, 반도체 칩에 회로 형성면으로부터 이면으로 관통하는 전극(관통 전극)을 설치하여 직접 상하의 칩간을 도전 접속하는 방법이 효과적인 수법으로서 개발되고 있다.
이와 같은 관통 전극 부착 칩의 제조 방법으로서는 예를 들면, 반도체 웨이퍼의 소정의 위치에 플라즈마 등에 의해 관통 구멍을 설치하고, 이 관통 구멍에 동 등의 도전체를 흘려넣은 후, 에칭 등을 실시하여 반도체 웨이퍼의 표면에 회로와 관통 전극을 설치하는 방법 등을 들 수 있다. 회로 및 관통 전극이 설치된 반도체 웨이퍼는 기재 필름(base film) 상에 점착제층이 형성된 다이싱 시트를 이용하여 다이싱되고, 개개의 관통 전극 부착 칩이 얻어진다.
상기와 같은 관통 전극 부착 칩을 얻기 위한 다이싱 공정에 있어서는, 기재 필름 상에 형성된 점착제층이 부착면에 돌출한 관통 전극으로 눌러지는 것으로 변형하고, 전극의 돌출부와 대략 동일 형상의 점착제층의 함몰부에 전극을 매립하는 것으로 관통 전극이 형성된 반도체 웨이퍼를 다이싱 시트에 부착ㆍ고정하고, 이어서, 다이싱을 실시하여 개개의 칩을 얻는 방법이 제안되어 있다(특허 문헌 1, 2). 그러나 특허 문헌 1, 2에 기재된 다이싱 시트에서는 관통 전극을 점착제층이 매립하기 때문에 관통 전극 간에 점착제층의 잔사가 잔류할 염려가 있었다. 해당 잔사에 의해 칩 표면은 오염되고, 반도체 칩의 신뢰성이 저하하는 일이 있다. 특허 문헌 1, 2의 방법에 있어서도, 이와 같은 잔사 잔류의 저감 수단이 제안되어 있지만, 잔사 잔류의 가능성을 완전히 불식할 수 있다고는 할 수 없었다. 또, 특허 문헌 1, 2에 기재된 다이싱 시트에서는 관통 전극을 매립하기 위해, 다이싱 시의 탄성은 낮게 조정할 필요가 있다. 이 때문에, 다이싱 시의 진동에 의해 칩 이지러짐(치핑, chipping)이 발생하기 쉽다는 문제도 안고 있었다.
[특허 문헌 1] 일본국 특개2006―202926호 공보 [특허 문헌 2] 일본국 특개2010―135494호 공보
본 발명은 상기와 같은 종래 기술에 동반하는 문제를 해결하고자 하는 것이다. 즉, 본 발명은 돌기상 전극(관통 전극) 간에 점착제층의 잔사가 잔류하지 않고, 칩을 파손하지 않고 다이싱 및 픽업 가능한 다이싱 시트를 제공하는 것을 목적으로 한다.
이와 같은 과제의 해결을 목적으로 한 본 발명의 요지는 이하와 같다.
[1] 기재와, 그 일면에 설치된 중간층과, 중간층의 위에 설치된 두께가 8～30㎛인 점착제층으로 이루어지고,
점착제층이 에너지선 경화성 이중 결합을 분자 내에 갖는 화합물을 함유하고, 점착제층의 경화 전의 23℃에 있어서의 저장 탄성률(G’)이 중간층의 23℃에 있어서의 저장 탄성률(G’)의 4배보다도 크고,
높이 15㎛, 직경 15㎛의 원주형 전극이 40㎛의 피치로 등간격으로 3행 3열로 형성된 웨이퍼에 점착제층을 통하여 부착한 경우에, 3행 3열로 형성된 원주형 전극의 중심의 전극에 있어서, 해당 전극의 높이 7.5㎛ 이하의 부분에 점착제층이 접촉하지 않는 것을 특징으로 하는 다이싱 시트.
[2] 에너지선 경화성 이중 결합을 분자 내에 갖는 화합물이 중합체의 주쇄 또는 측쇄에 에너지선 중합성 기가 결합되어 이루어지는 에너지선 경화형 점착성 중합체를 포함하는 [1]에 기재된 다이싱 시트.
[3] 중간층의 23℃에 있어서의 저장 탄성률(G’)이 104Pa 이상 105Pa 미만인 [1] 또는 [2]에 기재된 다이싱 시트.
[4] 점착제층의 경화 전의 23℃에 있어서의 저장 탄성률(G’)이 3×105Pa 이상인 것을 특징으로 하는 [1]～[3] 중 어느 하나에 기재된 다이싱 시트.
[5] 점착제층이 반응성 관능기를 갖는 아크릴 중합체 및 가교제를 함유하고, 아크릴 중합체 100질량부에 대하여 가교제를 5질량부 이상 함유하는 것을 특징으로 하는 [1]～[4] 중 어느 하나에 기재된 다이싱 시트.
[6] 가교제가 이소시아네이트계 가교제인 것을 특징으로 하는 [5]에 기재된 다이싱 시트.
[7] 돌기상 전극이 설치된 웨이퍼에 부착하여 이용하는 것을 특징으로 하는 [1]～[6] 중 어느 하나에 기재된 다이싱 시트.
[8] 돌기상 전극이 관통 전극인 [7]에 기재된 다이싱 시트.
[9] 중간층이 돌기상 전극의 높이의 0. 5～1. 5배의 두께인 것을 특징으로 하는 [7] 또는 [8]에 기재된 다이싱 시트.
[10] 돌기상 전극을 갖는 반도체 웨이퍼의 전극이 형성된 면에 [1]～[9] 중 어느 하나에 기재된 다이싱 시트를 부착하는 공정, 해당 반도체 웨이퍼를 회로마다 개편화하여 반도체 칩을 제작하는 공정, 반도체 칩을 픽업하는 공정을 포함하는 반도체 칩의 제조 방법.
본 발명에 관련되는 다이싱 시트는 반도체 웨이퍼에 부착될 때에 점착제층이 돌기상 전극 간에 추종하지 않고, 돌기상 전극이 형성된 영역(전극 형성 영역)의 외주부에 추종한다. 그 결과, 돌기상 전극 간에 점착제층의 잔사는 잔류하지 않고, 또한, 중합 부전에 의한 전극 형성 영역의 외주부에 있어서의 잔사 잔류도 억제된다. 또, 전극 형성 영역의 외주부에 있어서 점착제층을 반도체 웨이퍼에 부착하고, 또한, 점착제층이 과도하게 유연화되어 있지 않기 때문에 다이싱 시에 있어서의 물의 침입을 막아서 다이싱성이 우수하고, 치핑의 발생을 방지할 수 있다. 또, 점착제층을 에너지선 경화함으로써, 그 점착력을 제어할 수 있기 때문에 칩의 픽업이 용이한 것과 함께, 칩의 파손을 방지할 수 있다.
도 1은 본 발명에 관련되는 다이싱 시트의 개략 단면도이다.
도 2는 본 발명에 관련되는 다이싱 시트를 원주형 전극이 형성된 웨이퍼에 부착한 상태를 나타내는 개략 단면도이다.
도 3은 원주형 전극이 형성된 반도체 웨이퍼의 회로 형성면의 평면도를 나타낸다.
이하, 본 발명에 관련되는 다이싱 시트에 대하여 구체적으로 설명한다. 도 1에 나타내는 바와 같이, 본 발명에 관련되는 다이싱 시트(10)는 기재(3)와, 그 일면에 설치된 중간층(2)과, 중간층(2)의 위에 설치된 점착제층(1)으로 이루어진다.
(점착제층(1))
점착제층의 경화 전(에너지선 조사 전)의 23℃에 있어서의 저장 탄성률(G’)은 중간층의 23℃에 있어서의 저장 탄성률(G’)의 4배보다도 크고, 바람직하게는 중간층의 23℃에 있어서의 저장 탄성률(G’)의 5배보다도 크다. 이와 같이, 저탄성률의 중간층(2)을 덮는 형태로, 비교적 탄성이 높은 점착제층이 존재하는 것으로 돌기상 전극 간에 점착제층이 추종(追從)하는 것을 적합하게 억제하여, 돌기상 전극 간에 있어서의 점착제층의 잔사의 발생이나 픽업 시에 있어서의 칩의 파손을 방지할 수 있다. 또, 점착제층과 중간층의 적층체에 있어서, 점착제층이 중간층의 저탄성을 보강하기 때문에 저탄성률의 층의 1층만이 존재하는 경우에 비하여 다이싱 시의 웨이퍼의 진동이 억제되고, 치핑(chipping)이 발생하기 어려워진다. 점착제층의 경화 전의 23℃에 있어서의 저장 탄성률(G’)은 구체적으로는, 바람직하게는 3×105Pa 이상, 보다 바람직하게는 3.5×105Pa～1×107Pa이다. 점착제층의 경화 전의 23℃에 있어서의 저장 탄성률(G’)을 상기 범위로 하는 것으로 점착제의 돌기상 전극 간으로의 추종을 억제하는 효과 등이 보다 확실하게 얻어진다.
점착제층의 두께는 8～30㎛이고, 보다 바람직하게는 8～25㎛의 범위이다. 점착제층의 두께가 상기 범위에 있는 것으로 다이싱성이 향상되어, 치핑의 발생을 억제할 수 있다. 또, 돌기상 전극 간에 점착제층이 추종하는 것을 적합하게 억제하여, 돌기상 전극 간에 있어서의 점착제층의 잔사의 발생이나 픽업 시에 있어서의 칩의 파손을 방지할 수 있고, 또한, 후술하는 돌기상 전극이 형성된 영역(전극 형성 영역)의 외주부에 있어서의 다이싱 시트의 추종성이 유지된다.
점착제층은 에너지선 경화성 이중 결합을 분자 내에 갖는 화합물 및 점착성을 발현시키기 위한 물질로 이루어지는 성분(이하, “에너지선 경화형 점착 성분”으로 기재하는 일이 있다)을 함유한다.
점착제층은 에너지선 경화형 점착 성분과 필요에 따라 광중합 개시제를 배합한 점착제 조성물을 이용하여 형성된다. 또한, 상기 점착제 조성물에는 각종 물성을 개량하기 위해, 필요에 따라 그 밖의 성분이 포함되어 있어도 좋다. 그 밖의 성분으로서는, 가교제가 바람직하다.
이하, 에너지선 경화형 점착 성분에 대하여, 아크릴계 점착제를 예로 들어 구체적으로 설명한다.
아크릴계 점착제는 점착제 조성물에 충분한 점착성 및 조막성(시트 형성성)을 부여하기 위해 아크릴 중합체(A)를 함유하고, 또, 에너지선 경화성 화합물(B)을 함유한다. 에너지선 경화성 화합물(B)은 에너지선 중합성 기를 포함하고, 자외선, 전자선 등의 에너지선의 조사를 받으면 중합 경화하며, 점착제 조성물의 점착력을 저하시키는 기능을 갖는다. 또, 상기 성분(A) 및 (B)의 성질을 겸비하는 것으로서, 주쇄 또는 측쇄에 에너지선 중합성 기가 결합되어 이루어지는 에너지선 경화형 점착성 중합체(이하, 성분(AB)로 기재하는 경우가 있다)를 이용하는 것이 바람직하다. 이와 같은 에너지선 경화형 점착성 중합체(AB)는 점착성과 에너지선 경화성을 겸비하는 것으로서, 주쇄 또는 측쇄에 에너지선 중합성 기가 결합되어 이루어지는 에너지선 경화형 점착성 중합체(이하, 성분(AB)로 기재하는 경우가 있다)를 이용하는 것이 바람직하다. 이와 같은 에너지선 경화형 점착성 중합체(AB)는 점착성과 에너지선 경화성을 겸비하는 성질을 갖는다.
아크릴 중합체(A)로서는, 종래 공지의 아크릴 중합체를 이용할 수 있다. 아크릴 중합체(A)의 중량 평균 분자량(Mw)은 1만～200만인 것이 바람직하고, 10만～150만인 것이 보다 바람직하다. 또, 아크릴 중합체(A)의 유리 전이 온도(Tg)는 바람직하게는 －70℃～30℃, 더욱 바람직하게는 －60～20℃의 범위에 있다.
아크릴 중합체(A)를 구성하는 모노머로서는, (메타)아크릴산에스테르 모노머 또는 그 유도체를 들 수 있다.
구체적으로는, 메틸(메타)아크릴레이트, 에틸(메타)아크릴레이트, 프로필(메타)아크릴레이트, 부틸(메타)아크릴레이트, 2―에틸헥실(메타)아크릴레이트 등의 알킬기의 탄소수가 1～18인 알킬(메타)아크릴레이트; 시클로알킬(메타)아크릴레이트, 벤질(메타)아크릴레이트, 이소보르닐(메타)아크릴레이트, 디시클로펜타닐(메타)아크릴레이트, 디시클로펜테닐(메타)아크릴레이트, 디시클로펜테닐옥시에틸(메타)아크릴레이트, 이미드(메타)아크릴레이트 등의 고리형 골격을 갖는 (메타)아크릴레이트; 히드록시메틸(메타)아크릴레이트, 2―히드록시에틸(메타)아크릴레이트, 2―히드록시프로필(메타)아크릴레이트 등의 수산기 함유 (메타)아크릴레이트; 아크릴산, 메타크릴산, 이타콘산, 글리시딜아크릴레이트, 글리시딜메타크릴레이트 등을 들 수 있다.
또, 아세트산비닐, 아크릴로니트릴, 스티렌 등이 공중합되어 있어도 좋다.
이들은 1종 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
또, 본 발명에 있어서의 아크릴 중합체(A)는 반응성 관능기를 갖는 것이 바람직하다. 반응성 관능기는 본 발명에 있어서의 점착제층을 구성하는 점착제 조성물에 바람직하게 첨가되는 가교제의 반응성 관능기와 반응하여 3차원 망목 구조를 형성하고, 점착제층의 23℃에 있어서의 저장 탄성률(G’)을 소정 범위로 조정하는 것이 용이해진다. 아크릴 중합체(A)의 반응성 관능기로서는, 카르복실기, 아미노기, 에폭시기, 수산기 등을 들 수 있는데, 가교제와 선택적으로 반응시키기 쉬운 것에서, 수산기인 것이 바람직하다. 반응성 관능기는 상기한 수산기 함유 (메타)아크릴레이트나 아크릴산 등의 반응성 관능기를 갖는 단량체를 이용하여 아크릴 중합체(A)를 구성하는 것으로 아크릴 중합체(A)에 도입할 수 있다.
아크릴 중합체(A)는, 그 구성하는 전단량체 중, 반응성 관능기를 갖는 단량체를 5～30질량％ 포함하는 것이 바람직하고, 10～25질량％ 포함하는 것이 더욱 바람직하다. 반응성 관능기를 갖는 단량체의 배합 비율을 이와 같은 범위로 하는 것으로 가교제에 의해 아크릴 중합체(A)가 효율적으로 가교되고, 점착제층의 23℃에 있어서의 저장 탄성률(G’)을 소정 범위로 조정하는 것이 용이해진다. 또, 아크릴 중합체(A)의 반응성 관능기(예를 들면, 수산기) 당량은 가교제의 반응성 관능기(예를 들면, 이소시아네이트기) 당량의 0. 17～2. 0배인 것이 바람직하다. 아크릴 중합체(A)의 반응성 관능기 당량과 가교제의 반응성 관능기 당량의 관계를 상기 범위로 하는 것으로 점착제층의 23℃에 있어서의 저장 탄성률(G’)을 소정 범위로 조정하는 것이 더욱 용이해진다.
에너지선 경화성 화합물(B)은 자외선, 전자선 등의 에너지선의 조사를 받으면 중합 경화하는 화합물이다. 이 에너지선 경화성 화합물의 예로서는, 에너지선 중합성 기를 갖는 저분자량 화합물(단관능, 다관능의 모노머 및 올리고머)를 들 수 있고, 구체적으로는, 트리메틸올프로판트리아크릴레이트, 테트라메틸올메탄테트라아크릴레이트, 펜타에리스리톨트리아크릴레이트, 디펜타에리스리톨모노히드록시펜타아크릴레이트, 1, 6―헥산디올디아크릴레이트 등의 아크릴레이트, 디시클로펜타디엔디메톡시디아크릴레이트, 이소보르닐아크릴레이트 등의 고리형 지방족 골격 함유 아크릴레이트, 폴리에틸렌글리콜디아크릴레이트, 올리고에스테르아크릴레이트, 우레탄아크릴레이트 올리고머, 에폭시 변성 아크릴레이트, 폴리에테르아크릴레이트, 이타콘산 올리고머 등의 아크릴레이트계 화합물이 이용된다. 이와 같은 화합물은 분자 내에 에너지선 경화성 이중 결합을 갖고, 통상은 분자량이 100～30000, 바람직하게는 300～10000 정도이다.
일반적으로는, 성분(A)(후술하는 에너지선 경화형 점착성 중합체(AB)를 포함한다) 100질량부에 대하여, 에너지선 중합성 기를 갖는 저분자량 화합물은 바람직하게는 0～200질량부, 보다 바람직하게는 1～100질량부, 더욱 바람직하게는 1～30질량부 정도의 비율로 이용된다. 에너지선 중합성 기를 갖는 저분자량 화합물은, 그 분자량의 낮음에서, 첨가함으로써 에너지선 경화 전의 점착제층을 연화시킨다. 그러면, 후술하는 바와 같은 돌기상 전극 간에 점착제층이 추종하기 어려워진다는 본 발명의 효과가 충분히 얻어지지 않을 염려가 있다. 이 때문에, 에너지선 중합성 기를 갖는 저분자량 화합물의 사용량은 적게 제한하는 것이 바람직하다.
상기 성분(A) 및 (B)의 성질을 겸비하는 에너지선 경화형 점착성 중합체(AB)는 중합체의 주쇄 또는 측쇄에 에너지선 중합성 기가 결합되어 이루어진다. 상기와 같이, 에너지선 중합성 기를 갖는 저분자량 화합물의 사용량은 적게 제한하는 것이 바람직한데, 이 경우에는, 에너지선의 조사에 의한 점착제층의 경화가 불충분하게 되어, 점착제층의 피착체로의 잔사의 억제라는 효과가 저하할 가능성이 있다. 그래서 에너지선 경화형 점착성 중합체(AB)를 점착제층에 적용하는 것으로 에너지선 조사 전의 점착제층을 연화시키지 않고, 또한, 에너지선의 조사에 의해 점착제층의 경화를 충분히 진행시킬 수 있다.
또, 에너지선 경화형 점착성 중합체(AB)는 분자 내에 에너지선 중합성 기를 갖고, 또한, 반응성 관능기도 갖는 것이 가능하기 때문에 1분자가 다른 분자와 결합할 확률이 높다 이 때문에, 에너지선을 조사하고, 점착제층을 경화시킨 후, 저분자 성분이 3차원 망목 구조에 받아들여지지 않고 잔존할 가능성이 낮다. 따라서, 3차원 망목 구조에 받아들여지지 않고 잔존한 저분자 성분에 기인한 잔사의 발생이 억제된다.
에너지선 경화형 점착성 중합체의 주골격은 특별히 한정은 되지 않고, 점착제로서 범용되고 있는 아크릴 공중합체이어도 좋다.
에너지선 경화형 점착성 중합체의 주쇄 또는 측쇄에 결합하는 에니지선 중합성 기는 예를 들면, 에너지선 경화성의 탄소―탄소 이중 결합을 포함하는 기이고, 구체적으로는, (메타)아크릴로일기 등을 예시할 수 있다. 에너지선 중합성 기는 알킬렌기, 알킬렌옥시기, 폴리알킬렌옥시기를 통하여 에너지선 경화형 점착성 중합체에 결합하고 있어도 좋다.
에너지선 중합성 기가 결합된 에너지선 경화형 점착성 중합체(AB)의 중량 평균 분자량(Mw)은 1만～200만인 것이 바람직하고, 10만～150만인 것이 보다 바람직하다. 또, 에너지선 경화형 점착성 중합체(AB)의 유리 전이 온도(Tg)는 바람직하게는 ―70～30℃, 보다 바람직하게는 ―60～20℃의 범위에 있다.
에너지선 경화형 점착성 중합체(AB)는 예를 들면, 히드록실기, 카르복실기, 아미노기, 치환 아미노기, 에폭시기 등의 관능기를 함유하는 아크릴 점착성 중합체와, 해당 관능기와 반응하는 치환기와 에너지선 중합성 탄소―탄소 이중 결합을 1분자마다 1～5개 갖는 중합성 기 함유 화합물을 반응시켜서 얻어진다. 아크릴 점착성 중합체는 히드록실기, 카르복실기, 아미노기, 치환 아미노기, 에폭시기 등의 관능기를 갖는 (메타)아크릴산에스테르 모노머 또는 그 유도체와, 상기한 성분(A)을 구성하는 모노머로 이루어지는 공중합체인 것이 바람직하다. 해당 중합성 기 함유 화합물로서는, (메타)아크릴로일옥시에틸이소시아네이트, 메타―이소프로페닐―α, α―디메틸벤질이소시아네이트, (메타)아크릴로일이소시아네이트, 알릴이소시아네이트, 글리시딜(메타)아크릴레이트, (메타)아크릴산 등을 들 수 있다.
상기와 같은 아크릴 중합체(A) 및 에너지선 경화성 화합물(B), 또는 에너지서 경화형 점착성 중합체(AB)를 포함하는 아크릴계 점착제는 에너지선 조사에 의해 경화한다. 에너지선으로서는 구체적으로는, 자외선, 전자선 등이 이용된다.
광중합 개시제로서는, 벤조인 화합물, 아세토페논 화합물, 아실포스핀옥사이드 화합물, 티타노센 화합물, 티옥산톤 화합물, 퍼옥사이드 화합물 등의 광 개시제, 아민이나 퀴논 등의 광 증감제 등을 들 수 있고, 구체적으로는, 1―히드록시시클로헥실페닐케톤, 벤조인, 벤조인메틸에테르, 벤조인에틸에테르, 벤조인이소프로필에테르, 벤질디페닐설파이드, 테트라메틸티우람모노설파이드, 아조비스이소부티로니트릴, 디벤질, 디아세틸, β―크롤안스라퀴논, 2, 4, 6―트리메틸벤조일디페닐포스핀옥사이드 등을 예시할 수 있다. 에너지선으로서 자외선을 이용하는 경우에, 광중합 개시제를 배합함으로써 조사 시간, 조사량을 적게 할 수 있다.
광중합 개시제의 함유량은 이론적으로는, 점착제층 중에 존재하는 불포화 결합량(에너지선 경화성 이중 결합량)이나 그 반응성 및 사용되는 광중합 개시제의 반응성에 기초하여 결정되어야 하지만, 복잡한 혼합물계에 있어서는 반드시 용이하지는 않다. 일반적인 지침으로서, 광중합 개시제의 함유량은 에너지선 경화성 화합물(B) 100질량부에 대하여 바람직하게는 0. 1～10질량부, 보다 바람직하게는 1～5질량부이다. 광중합 개시제의 함유량이 상기 범위를 밑돌면 광중합의 부족으로 만족한 픽업성이 얻어지지 않는 일이 있고, 상기 범위를 웃돌면 광중합에 기여하지 않는 잔류물이 생성되어, 점착제층의 경화성이 불충분하게 되는 일이 있다.
가교제로서는, 유기 다가 이소시아네이트 화합물, 유기 다가 에폭시 화합물, 유기 다가 이민 화합물 등을 들 수 있고, 유기 다가 이소시아네이트 화합물(이소시아네이트계 가교제)이 바람직하다.
유기 다가 이소시아네이트 화합물로서는, 방향족 다가 이소시아네이트 화합물, 지방족 다가 이소시아네이트 화합물, 지환족 다가 이소시아네이트 화합물 및 이들의 유기 다가 이소시아네이트 화합물의 3량체 및 이들 유기 다가 이소시아네이트 화합물과 폴리올 화합물을 반응시켜서 얻어지는 말단 이소시아네이트우레탄 프레폴리머 등을 들 수 있다.
유기 다가 이소시아네이트 화합물의 더욱 구체적인 예로서는, 2, 4―트릴렌디이소시아네이트, 2, 6―트릴렌디이소시아네이트, 1, 3―크실리렌디이소시아네이트, 1, 4―크실렌디이소시아네이트, 디페닐메탄―4, 4’―디이소시아네이트, 디페닐메탄―2, 4’―디이소시아네이트, 3―메틸디페닐메탄디이소시아네이트, 헥사메틸렌디이소시아네이트, 이소포론디이소시아네이트, 디시클로헥실메탄―4, 4’―디이소시아네이트, 디시클로헥실메탄―2, 4’―디이소시아네이트, 트리메틸올프로판어덕트트릴렌디이소시아네이트 및 리신이소시아네이트를 들 수 있다.
유기 다가 에폭시 화합물의 구체적인 예로서는, 1, 3―비스(N, N’―디글리시딜아미노메틸)시클로헥산, N, N, N’, N’―테트라글리시딜―m―크실리렌디아민, 에틸렌글리콜디글리시딜에테르, 1, 6―헥산디올디글리시딜에테르, 트리메틸올프로판디글리시딜에테르, 디글리시딜아닐린, 디글리시딜아민 등을 들 수 있다.
유기 다가 이민 화합물의 구체적인 예로서는, N, N’―디페닐메탄―4, 4’―비스(1―아지리딘카르복시아미드), 트리메틸올프로판―트리―β―아지리디닐프로피오네이트, 테트라메틸올메탄―트리―β―아지리디닐프로피오네이트 및 N, N’―톨루엔―2, 4―비스(1―아지리딘카르복시아미드)트리에틸렌멜라민 등을 들 수 있다.
가교제는 아크릴 중합체(A)(에너지선 경화형 점착성 중합제(AB)를 포함한다) 100질량부에 대하여 바람직하게는 5질량부 이상, 보다 바람직하게는 8～35질량부, 특히 바람직하게는 12～30질량부의 비율로 이용된다. 가교제의 배합량을 상기 범위로 하는 것으로 점착제층의 23℃에 있어서의 저장 탄성률(G’)을 바람직한 범위로 조정하는 것이 용이하게 된다.
또, 다른 성분으로서, 가교제 외에, 염료, 안료, 악화 방지제, 대전 방지제, 난연제, 실리콘 화합물, 연쇄 이동제 등을 첨가해도 좋다.
또, 점착제층의 에너지선 조사 전에 있어서의 점착력은 바람직하게는 500mN／25㎜ 이상이고, 보다 바람직하게는 800～30000mN／25㎜이다. 또, 에너지선 조사 후에 있어서의 점착력은 바람직하게는 10～500mN／25㎜이고, 보다 바람직하게는 10～300mN／25㎜이다. 점착제층의 점착력을 상기 범위로 하는 것으로 다이싱성과 픽업성이 우수하다.
또, 점착제층에는, 그 사용 전에 점착제층을 보호하기 위해 박리 시트가 적층되어 있어도 좋다. 박리 시트는 특별히 한정되는 것은 아니고, 예를 들면, 폴리에틸렌테레프탈레이트, 폴리프로필렌, 폴리에틸렌 등의 수지로 이루어지는 필름 또는 그들의 발포 필름이나 그라신지, 코트지, 라미네이트지 등의 종이에 실리콘계, 불소계, 장쇄 알킬기 함유 카르바메이트 등의 박리제로 박리 처리한 것을 사용할 수 있다.
(중간층(2))
중간층(2)은 예를 들면, 종래부터 공지의 여러 가지 점착제에 의해 형성될 수 있다. 이와 같은 점착제로서는, 전혀 한정되는 것은 아니지만, 예를 들면, 고무계, 아크릴계, 실리콘계, 폴리비닐에테르 등의 점착제가 이용된다. 또, 에너지선 경화형이나 가열 발포형, 수팽윤형의 점착제도 이용할 수 있다. 에너지선 경화(자외선 경화, 전자선 경화 등)형 점착제로서는, 특히, 자외선 경화형 점착제를 이용하는 것이 바람직하다.
상기와 같이, 점착제층의 경화 전의 23℃에 있어서의 저장 탄성률(G’)은 저장 탄성률(G’)의 4배보다도 크고, 바람직하게는 중간층의 23℃에 있어서의 저장 탄성률(G’)의 5배보다도 크다. 점착제층에 대하여 소정 정도 탄성률이 낮은 중간층을 점착제층과 기재의 사이에 구비하는 것으로 본 발명의 다이싱 시트는 통상, 비교적 탄성이 높은 점착제층 만을 설치한 경우와 비교하여 전극 형성 영역의 외주부에 있어서의 다이싱 시트의 추종성이 향상된다. 한편, 돌기상 전극 간에 있어서는, 점착제층이 추종하기 쉬워지는 경향은 보이지 않지만, 이것은 전극 간에 있어서는, 비교적 탄성이 높은 점착제층이 돌기상 전극을 지주로 하여 신장된 상태에 있으며, 점착제층이 형상을 유지하고자 하는 힘과 중간층이 전극 간에 침입하고자 하는 힘이 길항(拮抗)하기 때문이라고 고찰한다.
점착제층의 경화 전의 23℃에 있어서의 저장 탄성률(G’)이 중간층의 23℃에 있어서의 저장 탄성률(G’)의 4배 이하인 경우에는, 전극 형성 영역의 외주부에 있어서의 다이싱 시트의 추종성이 저하하고, 돌기상 전극이 형성된 웨이퍼에 본 발명의 다이싱 시트를 부착할 때에 전극 형성 영역의 외주부에 있어서, 웨이퍼와 다이싱 시트의 사이에 물려 들어가는 공기의 양이 많아지기 때문에 공기 중의 산소에 의해 에너지선 경화성 화합물 등의 활성이 일부 상실되어, 에너지선 조사 시에 점착제층이 중합 부전을 일으키는 일이 있다. 그 결과, 전극 형성 영역의 외주부에 있어서 접착 잔류물이 발생할 염려가 있다.
중간층의 23℃에 있어서의 저장 탄성률(G’)은 구체적으로는, 바람직하게는 104Pa 이상 105Pa 미만이고, 보다 바람직하게는 104～9×104Pa, 더욱 바람직하게는 104～8×104Pa이다. 중간층의 23℃에 있어서의 저장 탄성률(G’)을 이와 같은 범위로 조정하는 것으로 전극 형성 영역의 외주부에 있어서의 다이싱 시트의 추종성을 향상시키는 효과가 보다 확실히 얻어진다.
중간층의 23℃에 있어서의 저장 탄성률(G’)이 지나치게 낮으면, 돌기상 전극 간에 점착제층이 추종하여 돌기상 전극 간에 점착제층의 잔사가 발생하는 일이 있다.
또한, 중간층이 에너지선 조사에 의해 경화하는 성질을 갖는 경우에는, 중간층의 23℃에 있어서의 저장 탄성률(G’)은 에너지선 조사 전의 저장 탄성률이다.
또, 중간층의 두께는 후술하는 돌기상 전극의 높이의 0. 5～1. 5배인 것이 바람직하고, 1. 0～1. 5배인 것이 보다 바람직하다. 중간층의 구체적인 두께는 상기의 바람직한 범위로부터 선택하고, 적용되는 웨이퍼의 돌기상 전극의 높이로부터 계산하여 정하면 좋다. 중간층의 두께가 상기 범위에 있는 것으로 돌기상 전극 간에 있어서의 다이싱 시트의 비추종성 및 전극 형성 영역의 외주부에 있어서의 다이싱 시트의 추종성이 우수하고, 다이싱성이 향상되며, 치핑의 발생을 억제할 수 있다.
(기재(3))
기재(3)로서는, 특별히 한정은 되지 않지만, 예를 들면, 저밀도 폴리에틸렌(LDPE) 필름, 선형 저밀도 폴리에틸렌(LLDPE) 필름, 고밀도 폴리에틸렌(HDPE) 필름 등의 폴리에틸렌 필름, 폴리프로필렌 필름, 폴리부텐 필름, 폴리부타디엔 필름, 폴리메틸펜텐 필름, 폴리염화비닐 필름, 염화비닐 공중합체 필름, 폴리에틸렌테레프탈레이트 필름, 폴리부틸렌테레프탈레이트 필름, 폴리우레탄 필름, 폴리이미드 필름, 에틸렌초산비닐 공중합체 필름, 아이오노머 수지 필름, 에틸렌ㆍ(메타)아크릴산 공중합체 필름, 에틸렌ㆍ(메타)아크릴산에스테르 공중합체 필름, 폴리스티렌 필름, 폴리카보네이트 필름, 불소수지 필름 및 그 수첨가물 또는 변성물 등으로 이루어지는 필름이 이용된다. 또, 이들의 가교 필름, 공중합체 필름도 이용된다. 상기의 기재는 1종 단독으로도 좋고, 또한, 이들을 2종류 이상 조합한 복합 필름이어도 좋다.
또, 점착제층 및／또는 중간층을 경화하기 위해 조사하는 에너지선으로서 자외선을 이용하는 경우에는, 자외선에 대하여 투과성을 갖는 기재가 바람직하다. 또한, 에너지선으로서 전자선을 이용하는 경우에는, 기재에 광선 투과성은 필요는 없다. 피착체면의 시인성(視認性)이 요구되는 경우, 기재는 투명한 것이 바람직하다. 기재는 착색되어 있어도 좋다.
또, 기재의 상면, 즉, 중간층이 설치되는 측의 기재 표면에는 중간층과의 밀착성을 향상시키기 위해, 코로나 처리를 실시하거나, 프라이머층을 설치해도 좋다. 또, 중간층과는 반대면에 각종 도막을 도공해도 좋다. 본 발명에 관련되는 다이싱 시트는 상기와 같은 기재의 일면에 중간층을 형성하고, 해당 중간층의 위에 점착제층을 설치하는 것으로 제조된다. 기재의 두께는 바람직하게는 20～200㎛, 보다 바람직하게는 25～110㎛, 특히 바람직하게는 50～90㎛의 범위에 있다. 기재의 두께가 크면 기재의 구부림에 대항하는 힘이 커져서, 픽업 시의 박리 강도가 커지기 어렵다. 이 때문에, 픽업에 요하는 힘이 증가하여, 픽업성이 뒤떨어지는 경우가 있다. 기재의 두께가 작은 경우에는, 재료에 따라서는 제막이 곤란하게 되는 경우가 있다.
상기 기재의 표면에 중간층을 설치하는 방법은 중간층을 구성하는 중간층용 조성물을 박리 시트 상에 소정의 막두께로 되도록 도포하여 중간층을 형성하고, 상기 기재의 표면에 전사해도 상관없고, 상기 기재의 표면에 중간층용 조성물을 직접 도포하여 중간층을 형성해도 상관없다. 중간층의 위에 점착제층을 설치하는 방법은 점착제 조성물을 이용하여 기재 상에 중간층을 설치하는 방법과 동일하다. 이와 같이 하여 본 발명에 관련되는 다이싱 시트가 얻어진다.
이와 같은 본 발명에 관련되는 다이싱 시트는 높이 15㎛, 직경 15㎛의 원주형 전극이 40㎛의 피치로 등간격으로 3행 3열로 형성된 웨이퍼에, 그 점착제층을 통하여 부착한 경우에 3행 3열로 형성된 원주형 전극의 중심의 전극에 있어서, 해당 전극의 높이 7. 5㎛ 이하의 부분에 점착제층이 접촉하지 않는 것이다. 즉, 도 2 및 도 3에 나타내는 바와 같이, 본 발명에 관련되는 다이싱 시트(10)는 높이 15㎛, 직경 15㎛의 원주형 전극(20)(20a～20i)이 40㎛의 피치로 등간격으로 3행 3열로 형성된 영역(전극 형성 영역)의 내주부(25)(도 3에 있어서의 파선의 내측)에 있어서는, 점착제층(1)이 전극(20) 간에 추종하지 않고, 전극(20e)의 높이 7. 5㎛ 이하의 부분에 점착제층(1)이 접촉하지 않는다. 돌기상 전극의 대표예로서의 상기의 치수 및 배열의 원주형 전극의 전극 간의 근원 부분(전극의 높이 7. 5㎛ 이하의 부분)에 점착제층이 접촉하지 않도록 조정함으로써 돌기상 전극의 전극 간에 점착제층이 추종하기 어렵다는 본 발명의 효과를 얻을 수 있다. 이와 같은 특성은 특정 두께의 점착제층 및 중간층을 다이싱 시트가 갖고, 부착 시에 있어서의 중간층과 점착제층의 23℃에 있어서의 저장 탄성률(G’)에 차(差)를 설치함으로써 조정 가능하다.
또, 전극 형성 영역의 외주부(26)(도 3에 있어서의 파선의 외측)에 있어서, 점착제층(1)이 전극(20)에 추종하여 웨이퍼(30)에 부착한다. 이 때문에, 다이싱 시에 있어서의 물의 침입을 막아서 다이싱성이 우수하고, 치핑의 발생을 방지할 수 있다. 또, 점착제층(1)을 에너지선 경화함으로써, 그 점착력을 제어할 수 있기 때문에 칩의 픽업이 용이한 것과 함께, 칩의 파손을 방지할 수 있다.
또한, 상기 특성의 평가 시에는 웨이퍼로의 부착은 23℃, 부착압 0. 3MPa, 부착 속도 5㎜／초의 조건 하에서 실시된다.
본 발명에 관련되는 다이싱 시트는 돌기상 전극을 갖는 반도체 웨이퍼의 전극이 형성된 면에 부착되는 것에 이용되는 것이 바람직하다. 돌기상 전극으로서는, 원주형 전극, 구상 전극 등을 들 수 있다. 본 발명에 관련되는 다이싱 시트는 특히 최근 사용이 증가하고 있는 관통 전극을 갖는 웨이퍼에 적합하게 이용할 수 있다. 반도체 웨이퍼로의 다이싱 시트의 부착 방법은 특별히 한정되지 않는다.
이어서, 다이싱 블레이드 등의 절단 수단을 이용하여 반도체 웨이퍼를 회로마다 개편화해서 반도체 칩을 제작한다. 이 때의 절단 깊이는 반도체 웨이퍼의 두께와 점착제층과 중간층의 두께의 합계 및 다이싱 블레이드의 마모분을 가미한 깊이로 한다.
다이싱 후, 필요에 따라서 본 발명에 관련되는 다이싱 시트를 익스팬드(expand)하여 각 반도체 칩의 간격을 이간시킨 후, 흡인 콜릿 등의 범용 수단에 의해 각 반도체 칩의 픽업을 실시하는 것으로 반도체 칩이 제조된다. 또, 점착제층에 에너지선을 조사하여 점착력을 저하시킨 후, 익스팬드, 픽업을 실시하는 것이 바람직하다.
[실시예]
이하, 본 발명을 실시예에 의해 설명하는데, 본 발명은 이들의 실시예에 한정되는 것은 아니다. 이하의 실시예 및 비교예에 있어서의 “추종성”, “다이싱성”, “픽업성”, “점착제층의 잔사” 및 “저장 탄성률(G’)”은 하기와 같이 평가했다.
＜추종성＞
3행 3열로 40㎛의 피치로 등간격으로 양면에 원주형 전극(높이 15㎛, 직경 15㎛)이 각각 돌출하여 형성된 실리콘 웨이퍼(직경 8인치, 두께 50㎛)의 일면에 다이싱 시트를 부착(23℃, 부착압 0. 3MPa, 부착 속도 5㎜／초)했다. 이어서, 자외선 조사 장치(린텍사제 RAD―2000m／12)를 이용하여 질소 분위기 하에서 자외선을 조사하고(조도 230mW／㎠, 광량 190mJ／㎠), 점착제층을 경화했다. 웨이퍼로부터 다이싱 시트를 박리한 후, 1행 1열째의 원주형 전극(도 3의 20a의 원주형 전극)의 표시의 중심과 3행 3열째의 원주형 전극(도 3의 20i의 원주형 전극)의 표시의 중심을 잇는 직선을 따라서, 박리한 다이싱 시트를 절단했다. 절단면을 디지털 현미경을 이용하여 관찰하고, 원주형 전극의 정상부가 접해 있던 점과 점착제층이 웨이퍼 표면에 가장 접근한 점의, 웨이퍼 표면으로부터의 거리의 차를 구하고, 이 차가 7. 5㎛보다도 작아져 있는지의 여부를 확인하는 것으로 원주형 전극의 높이 7. 5㎛ 이하의 부분에 점착제층이 접촉했는지의 여부를 판단했다.
원주형 전극 간에 점착제층이 추종해 있지 않은 경우(전극의 높이 7. 5㎛ 이하의 부분에 점착제층이 접촉해 있지 않은 경우)를 “A”, 원주형 전극 간에 추종한 경우를 “B”로 평가했다.
＜다이싱성＞
실리콘 웨이퍼를 다이싱하여 칩을 얻고, 10개의 해당 칩에 있어서의 단부를 관찰하고, 단부에 있어서 30㎛보다 큰 치핑(칩 단부의 이지러짐)이 없는 경우를 “A”, 30㎛ 초과, 50㎛ 이하의 치핑이 있는 경우를 “B”, 50㎛보다 큰 치핑이 있는 경우를 “C”로 평가했다. 또한, 다이싱 조건은 이하와 같다.
다이싱 조건
양면에 원주형 전극(높이 15㎛, 직경 15㎛)이 형성된 실리콘 웨이퍼(직경 8인치, 두께 50㎛)의 일면에 다이싱 시트를 부착(23℃, 부착압 0. 3MPa, 부착 속도 5㎜／초)했다. 다이싱 장치(디스코사제 DFD651)를 이용하여 절단 속도 20㎜／분, 다이싱 시트의 기재로의 절삭 깊이 20㎛로 실리콘 웨이퍼의 다이싱을 실시하고, 칩(사이즈: 5㎜×5㎜)을 얻었다. 또한, 다이싱 블레이드로서는, 디스코사제 다이싱 블레이드(27HECC)를 이용하여 블레이드의 회전수를 40000rpm으로 했다. 또, 원주형 전극은 40㎛의 피치로 등간격으로 형성되고, 1㎟당 400개이었다.
＜픽업성＞
실리콘 웨이퍼를 다이싱하여 칩을 얻고, 자외선 조사 장치(린텍사제 RAD―2000m／12)를 이용하여 질소 분위기 하에서 자외선을 조사했다(조도 230mW／㎠, 광량 190mJ／㎠). 이어서, 픽업 장치(캐논 마시너리사제 BESTEM D02)를 이용하여 칩을 픽업했다. 칩의 픽업이 가능했던 경우를 “A”, 픽업할 수 없었던 경우를 “B”로 평가했다. 또한, 다이싱 조건은 상기와 같다.
＜점착제층의 잔사＞
픽업 후의 칩의 표면을 관찰하고, 원주형 전극 간 및 원주형 전극 형성 영역의 외주부에 있어서의 점착제층의 잔사의 유무를 확인했다. 잔사가 발생하지 않은 경우를 “A”, 잔사가 약간 발생한 경우를 “B”, 잔사가 발생한 경우를 “C”로 평가했다.
＜저장 탄성률(G’)＞
경화 전의 중간층 및 점착제층의 23℃에 있어서의 저장 탄성률(G’)은 동적 점탄성 장치(레오메트릭스사제 RDAII)에 의해 주파수 1㎐, 비틀림량 0. 5％로 측정했다.
(실시예 1)
[점착제 조성물의 제작]
부틸아크릴레이트／메틸메타크릴레이트／2―히드록시에틸아크릴레이트＝62／10／28(질량비)을 반응시켜서 얻어진 아크릴 점착성 중합체와, 해당 아크릴 점착성 중합체 100g당 30. 2g(아크릴 점착성 중합체의 2―히드록시에틸아크릴레이트 단위 100몰당 80몰)의 메타크릴로일옥시에틸이소시아네이트(MOI)를 반응시켜서 얻어진 에너지선 경화형 점착성 중합체(중량 평균 분자량: 60만) 100질량부, 광중합 개시제(α―히드록시시클로헥실페닐케톤(치바ㆍ스페셜리티ㆍ케미컬즈 주식회사제 이르가큐어184)) 3질량부 및 가교제(다가 이소시아네이트 화합물(닛폰 폴리우레탄사제 코로네이트L)) 8. 6질량부를 용매 중에서 혼합하여 점착제 조성물을 얻었다. 또한, 중량 평균 분자량은 시판하는 분자량 측정기(본체 제품명 “HLC―8220GPC”, 도소(주)제; 컬럼 제품명 “TSKGel SuperHZM-M”, 도소(주)제; 전개 용매 테트라히드로푸란)를 이용하여 얻은 값이다(이하, 동일.). 또, 질량부수는 용매 희석된 포장된 것이어도, 모두 고형분 환산의 값이다(이하, 동일.).
[중간층 조성물의 제작]
부틸아크릴레이트／아크릴산＝91／9(질량비)를 반응시켜서 아크릴 중합체(중량 평균 분자량: 80만)를 얻었다.
또, 수산기로부터 산출한 분자량 700의 폴리프로필렌글리콜과 이소포론디이소시아네이트를 중합시켜서 얻어지는 말단 이소시아네이트우레탄프레폴리머의 말단에 2―히드록시프로필아크릴레이트를 반응시켜서 중량 평균 분자량이 4000인 2관능 우레탄아크릴레이트 올리고머를 얻었다.
상기 아크릴 중합체 100질량부, 2관능 우레탄아크릴레이트 올리고머 80질량부, 광중합 개시제(α―히드록시시클로헥실페닐케톤(치바ㆍ스페셜리티ㆍ케미컬즈 주식회사제 이르가큐어184)) 2. 4질량부 및 가교제(다가 이소시아네이트 화합물(닛폰 폴리우레탄사제 코로네이트L)) 1질량부를 용매 중에서 혼합하여 중간층 조성물을 얻었다.
[다이싱 시트의 제작]
박리 필름(린텍사제 SP―PET3811(S))에 상기 중간층 조성물을 건조 후의 두께가 15㎛로 되도록 도포ㆍ건조(건조 조건: 100℃, 1분간)하여 박리 필름 상에 형성된 중간층을 얻었다. 이어서, 중간층과 기재(에틸렌메타크릴산 공중합 필름 80㎛두께)를 맞붙여서 중간층으로부터 박리 필름을 박리하고, 중간층을 기재 상에 전사했다.
또, 박리 필름(린텍사제 SP―PET3811(S))에 상기 점착제 조성물을, 건조 후의 두께가 10㎛로 되도록 도포ㆍ건조(건조 조건: 100℃, 1분간)하여 박리 필름 상에 형성된 점착제층을 얻었다.
그 후, 기재 부착 중간층과 박리필름 부착 점착제층을 맞붙여서 다이싱 시트를 얻고, 박리 필름을 제거하여 각 평가를 실시했다. 결과를 표 1에 나타낸다.
(실시예 2)
중간층의 두께를 20㎛로 한 것 이외는, 실시예 1과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
(실시예 3)
기재로서, 두께 60㎛의 에틸렌메타크릴산 공중합 필름을 이용한 것 이외는, 실시예 1과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
(실시예 4)
점착제층의 두께를 20㎛로 한 것 이외는, 실시예 3과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
(실시예 5)
이하의 중간층 조성물을 이용하여 중간층의 두께를 20㎛로 한 것 이외는, 실시예 3과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
[중간층 조성물의 제작]
부틸아크릴레이트／2―히드록시에틸아크릴레이트＝85／15(질량비)를 반응시켜서 얻어진 아크릴 점착성 중합체와, 해당 아크릴 점착성 중합체 100g당 16. 2g(아크릴 점착성 중합체의 2―히드록시에틸아크릴레이트 단위 100몰당 80몰)의 메타크릴로일옥시에틸이소시아네이트(MOI)를 반응시켜서 얻어진 에너지선 경화형 점착성 중합체(중량 평균 분자량: 60만) 100질량부, 광중합 개시제(α―히드록시시클로헥실페닐케톤(치바ㆍ스페셜리티ㆍ케미컬즈 주식회사제 이르가큐어184) 3질량부 및 가교제(다가 이소시아네이트 화합물(닛폰 폴리우레탄사제 코로네이트L)) 0. 1질량부를 용매 중에서 혼합하여 중간층 조성물을 얻었다.
(실시예 6)
이하의 점착제 조성물을 이용한 것 이외는, 실시예 3과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
[점착제 조성물의 제작]
2―에틸헥실아크릴레이트／초산비닐／2―히드록시에틸아크릴레이트＝40／40／20(질량비)을 반응시켜서 얻어진 아크릴 점착성 중합체와, 해당 아크릴 점착성 중합체 100g당 21. 6g(아크릴 점착성 중합체의 2―히드록시에틸아크릴레이트 단위 100몰당 80몰)의 메타크릴로일옥시에틸이소시아네이트(MOI)를 반응시켜서 얻어진 에너지선 경화형 점착성 중합체(중량 평균 분자량: 55만) 100질량부, 광중합 개시제(α―히드록시시클로헥실페닐케톤(치바ㆍ스페셜리티ㆍ케미컬즈 주식회사제 이르가큐어184) 3질량부 및 가교제(다가 이소시아네이트 화합물(닛폰 폴리우레탄사제 코로네이트L)) 7. 0질량부를 용매 중에서 혼합하여 점착제 조성물을 얻었다.
(실시예 7)
점착제층의 두께를 15㎛로 한 것 이외는, 실시예 6과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
(실시예 8)
이하의 중간층 조성물을 이용한 것 이외는, 실시예 3과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
[중간층 조성물의 제작]
2―에틸헥실아크릴레이트／2―히드록시에틸아크릴레이트＝90／10(질량비)을 중합시켜서 얻어진 아크릴 중합체(중량 평균 분자량: 78만) 100질량부 및 가교제(다가 이소시아네이트 화합물(닛폰 폴리우레탄사제 코로네이트)) 0. 5질량부를 용매 중에서 혼합하여 중간층 조성물을 얻었다.
(실시예 9)
중간층의 두께를 25㎛로 한 것 이외는, 실시예 5와 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
(실시예 10)
중간층의 두께를 10㎛로 한 것 이외는, 실시예 5와 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
(비교예 1)
중간층을 이용하지 않은 것 이외는, 실시예 3과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
(비교예 2)
중간층을 이용하지 않고, 점착제층의 두께를 25㎛로 한 것 이외는, 실시예 1과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
(비교예 3)
이하의 중간층 조성물을 이용한 것 이외는, 실시예 1과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
[중간층 조성물의 제작]
부틸아크릴레이트／아크릴산＝90／10(질량비)을 중합시켜서 얻은 아크릴 중합체(중량 평균 분자량: 85만) 100질량부 및 가교제(다가 이소시아네이트 화합물(닛폰 폴리우레탄사제 코로네이트L)) 2질량부를 용매 중에서 혼합하여 중간층 조성물을 얻었다.
(비교예 4)
중간층의 두께를 20㎛로 하고, 점착제층을 이용하지 않은 것 이외는, 실시예 1과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
(비교예 5)
점착제층의 두께를 5㎛로 한 것 이외는, 실시예 3과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
(비교예 6)
점착제층의 두께를 40㎛로 한 것 이외는, 실시예 3과 동일하게 하여 다이싱 시트를 얻고, 각 평가를 실시했다. 결과를 표 1에 나타낸다.
Figure pat00001
실시예 9의 다이싱 시트에서는 중간층이 원주형 전극의 높이의 1. 67배의 두께이었기 때문에 30㎛ 초과 50㎛ 이하의 치핑이 발생했지만, 실용상 문제가 없는 정도이었다. 또, 실시예 10의 다이싱 시트에서는 중간층이 원주형 전극의 높이의 0. 67배의 두께이었기 때문에 전극 형성 영역의 외주부에 있어서의 다이싱 시트의 추종성이 저하하여, 약간 점착제층의 잔사가 발생했지만, 실용상 문제가 없는 정도이었다.
비교예 1 및 2의 다이싱 시트에서는 중간층이 없기 때문에 전극 형성 영역의 외주부에 있어서의 다이싱 시트의 추종성이 낮아서, 점착제층의 잔사가 발생했다. 또, 비교예 3의 다이싱 시트에서는 중간층의 23℃에 있어서의 저장 탄성률(G’)과 점착제층의 경화 전의 23℃에 있어서의 저장 탄성률(G’)의 차가 작기 때문에 전극 형성 영역의 외주부에 있어서의 다이싱 시트의 추종성이 낮아서, 점착제층의 잔사가 발생했다. 또, 비교예 4 및 5의 다이싱 시트에서는 원주형 전극 간 및 전극 형성 영역의 외주부에 있어서의 다이싱 시트의 추종성이 양호하기 때문에 전극 간에 있어서의 점착제층의 잔사가 발생하여, 픽업할 수 없었다. 특히, 비교예 4의 다이싱 시트에서는 점착제층이 설치되어 있지 않고, 중간층의 저장 탄성률(G’)이 낮기 때문에 중간층이 원주형 전극 간에 들어가서 점착제층의 잔사가 발생하는 것과 함께, 픽업할 수 없었다. 또, 중간층(본 예에서는 반도체 웨이퍼에 직접 접촉하고, 점착제층으로서의 기능을 겸하고 있다.)의 저장 탄성률(G’)이 낮기 때문에 다이싱에 있어서 50㎛보다 큰 치핑이 발생했다. 비교예 6의 다이싱 시트에서는 점착제층이 너무 두껍기 때문에 중간층과 점착제층의 적층에 의한 전극 형성 영역의 외주부에 있어서의 다이싱 시트의 추종성이 불충분하게 되어, 점착제층의 잔사가 발생했다.
10: 다이싱 시트
1: 점착제층
2: 중간층
3: 점착제층
20(20a～20i): 원주형 전극
30: 반도체 웨이퍼

Claims (10)

  1. 기재와, 그 일면에 설치된 중간층과, 중간층의 위에 설치된 두께가 8～30㎛인 점착제층으로 이루어지고,
    점착제층이 에너지선 경화성 이중 결합을 분자 내에 갖는 화합물을 함유하고, 점착제층의 경화 전의 23℃에 있어서의 저장 탄성률(G’)이 중간층의 23℃에 있어서의 저장 탄성률(G’)의 4배보다도 크고,
    높이 15㎛, 직경 15㎛의 원주형 전극이 40㎛의 피치로 등간격으로 3행 3열로 형성된 웨이퍼에 점착제층을 통하여 부착한 경우에, 3행 3열로 형성된 원주형 전극의 중심의 전극에 있어서, 해당 전극의 높이 7.5㎛ 이하의 부분에 점착제층이 접촉하지 않는 것을 특징으로 하는 다이싱 시트.
  2. 제 1 항에 있어서,
    에너지선 경화성 이중 결합을 분자 내에 갖는 화합물이 중합체의 주쇄 또는 측쇄에 에너지선 중합성 기가 결합되어 이루어지는 에너지선 경화형 점착성 중합체를 포함하는 다이싱 시트.
  3. 제 1 항 또는 제 2 항에 있어서,
    중간층의 23℃에 있어서의 저장 탄성률(G’)이 104Pa 이상 105Pa 미만인 다이싱 시트.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    점착제층의 경화 전의 23℃에 있어서의 저장 탄성률(G’)이 3×105Pa 이상인 것을 특징으로 하는 다이싱 시트.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    점착제층이 반응성 관능기를 갖는 아크릴 중합체 및 가교제를 함유하고,
    아크릴 중합체 100질량부에 대하여 가교제를 5질량부 이상 함유하는 것을 특징으로 하는 다이싱 시트.
  6. 제 5 항에 있어서,
    가교제가 이소시아네이트계 가교제인 것을 특징으로 하는 다이싱 시트.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    돌기상 전극이 설치된 웨이퍼에 부착하여 이용하는 것을 특징으로 하는 다이싱 시트.
  8. 제 7 항에 있어서,
    돌기상 전극이 관통 전극인 다이싱 시트.
  9. 제 7 항 또는 제 8 항에 있어서,
    중간층이 돌기상 전극의 높이의 0.5～1.5배의 두께인 것을 특징으로 하는 다이싱 시트.
  10. 돌기상 전극을 갖는 반도체 웨이퍼의 전극이 형성된 면에 제 1 항 내지 제 9 항 중 어느 한 항에 기재된 다이싱 시트를 부착하는 공정, 해당 반도체 웨이퍼를 회로마다 개편화하여 반도체 칩을 제작하는 공정, 반도체 칩을 픽업하는 공정을 포함하는 반도체 칩의 제조 방법.
KR1020120123357A 2011-11-02 2012-11-02 다이싱 시트 및 반도체 칩의 제조 방법 KR101967444B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2011-241020 2011-11-02
JP2011241020A JP5975621B2 (ja) 2011-11-02 2011-11-02 ダイシングシートおよび半導体チップの製造方法

Publications (2)

Publication Number Publication Date
KR20130048708A true KR20130048708A (ko) 2013-05-10
KR101967444B1 KR101967444B1 (ko) 2019-04-09

Family

ID=48200792

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120123357A KR101967444B1 (ko) 2011-11-02 2012-11-02 다이싱 시트 및 반도체 칩의 제조 방법

Country Status (5)

Country Link
US (1) US9312162B2 (ko)
JP (1) JP5975621B2 (ko)
KR (1) KR101967444B1 (ko)
CN (2) CN110079224A (ko)
TW (1) TWI547985B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105247661B (zh) * 2013-05-29 2018-09-21 三井化学东赛璐株式会社 半导体晶片保护用膜及半导体装置的制造方法
JP6317744B2 (ja) * 2013-07-05 2018-04-25 リンテック株式会社 ダイシングシート
JP6335173B2 (ja) * 2013-07-29 2018-05-30 リンテック株式会社 保護膜形成用複合シート、保護膜付きチップ、及び保護膜付きチップの製造方法
JP6333264B2 (ja) 2013-08-30 2018-05-30 リンテック株式会社 半導体加工用シート
JP6210827B2 (ja) * 2013-10-04 2017-10-11 リンテック株式会社 半導体加工用シート
JP6358798B2 (ja) * 2013-12-26 2018-07-18 積水化学工業株式会社 粘着テープ
JP6645959B2 (ja) * 2014-03-17 2020-02-14 リンテック株式会社 ダイシングシートおよび当該ダイシングシートを用いるチップの製造方法
JP6623210B2 (ja) * 2015-03-02 2019-12-18 リンテック株式会社 ダイシングシートおよび半導体チップの製造方法
CN107408500B (zh) * 2015-03-26 2020-08-14 琳得科株式会社 切割片、切割片的制造方法与模具芯片的制造方法
WO2016151913A1 (ja) * 2015-03-26 2016-09-29 リンテック株式会社 ダイシングシート、ダイシングシートの製造方法、およびモールドチップの製造方法
JP6519825B2 (ja) * 2015-12-17 2019-05-29 Dic株式会社 易剥離性粘着テープ、物品及び物品の解体方法
JP7091696B2 (ja) * 2018-02-20 2022-06-28 株式会社デンソー 物理量センサおよび半導体装置
JP7210100B2 (ja) * 2018-12-03 2023-01-23 株式会社ディスコ ウェーハの加工方法
JP7139065B2 (ja) * 2018-12-03 2022-09-20 株式会社ディスコ ウェーハの加工方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141309A (ja) * 2000-11-02 2002-05-17 Lintec Corp ダイシングシートおよびその使用方法
KR20030027673A (ko) * 2001-09-27 2003-04-07 미쓰이 가가쿠 가부시키가이샤 반도체 웨이퍼 표면 보호용 점착 필름 및 그것을 사용하는반도체 웨이퍼의 보호 방법
JP2004331743A (ja) * 2003-05-02 2004-11-25 Lintec Corp 粘着シートおよびその使用方法
JP2006202926A (ja) 2005-01-19 2006-08-03 Sekisui Chem Co Ltd ダイシングテープ
JP2010135494A (ja) 2008-12-03 2010-06-17 Furukawa Electric Co Ltd:The ダイシングテープ
JP2011054940A (ja) * 2009-08-07 2011-03-17 Nitto Denko Corp 半導体ウェハ保持保護用粘着シート及び半導体ウェハの裏面研削方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6399543A (ja) * 1986-10-16 1988-04-30 Matsushita Electric Ind Co Ltd ダイシングシ−トおよびダイシング方法
CN1137028C (zh) * 1998-11-20 2004-02-04 琳得科株式会社 压敏粘合片及其使用方法
JP4828009B2 (ja) * 1998-11-20 2011-11-30 リンテック株式会社 粘着シートおよびその使用方法
JP2005005312A (ja) * 2003-06-09 2005-01-06 Seiko Epson Corp 半導体チップの実装方法および実装構造、半導体チップ
JP2005191297A (ja) * 2003-12-25 2005-07-14 Jsr Corp ダイシングフィルム及び半導体ウェハの切断方法
JP2011018669A (ja) * 2009-07-07 2011-01-27 Nitto Denko Corp 半導体ウェハダイシング用粘着シート及び該粘着シートを用いる半導体ウェハのダイシング方法
JP2011054939A (ja) * 2009-08-07 2011-03-17 Nitto Denko Corp 半導体ウェハ保持保護用粘着シート及び半導体ウェハの裏面研削方法
JP5010661B2 (ja) * 2009-09-30 2012-08-29 株式会社東芝 電子機器および電子機器の製造方法
JP5128575B2 (ja) 2009-12-04 2013-01-23 リンテック株式会社 ステルスダイシング用粘着シート及び半導体装置の製造方法
JP5023179B2 (ja) 2010-03-31 2012-09-12 リンテック株式会社 チップ用樹脂膜形成用シートおよび半導体チップの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141309A (ja) * 2000-11-02 2002-05-17 Lintec Corp ダイシングシートおよびその使用方法
KR20030027673A (ko) * 2001-09-27 2003-04-07 미쓰이 가가쿠 가부시키가이샤 반도체 웨이퍼 표면 보호용 점착 필름 및 그것을 사용하는반도체 웨이퍼의 보호 방법
JP2004331743A (ja) * 2003-05-02 2004-11-25 Lintec Corp 粘着シートおよびその使用方法
JP2006202926A (ja) 2005-01-19 2006-08-03 Sekisui Chem Co Ltd ダイシングテープ
JP2010135494A (ja) 2008-12-03 2010-06-17 Furukawa Electric Co Ltd:The ダイシングテープ
JP2011054940A (ja) * 2009-08-07 2011-03-17 Nitto Denko Corp 半導体ウェハ保持保護用粘着シート及び半導体ウェハの裏面研削方法

Also Published As

Publication number Publication date
US9312162B2 (en) 2016-04-12
TW201324605A (zh) 2013-06-16
CN110079224A (zh) 2019-08-02
TWI547985B (zh) 2016-09-01
KR101967444B1 (ko) 2019-04-09
CN103087644A (zh) 2013-05-08
JP2013098408A (ja) 2013-05-20
US20130133938A1 (en) 2013-05-30
JP5975621B2 (ja) 2016-08-23

Similar Documents

Publication Publication Date Title
KR101967444B1 (ko) 다이싱 시트 및 반도체 칩의 제조 방법
KR101939636B1 (ko) 보호막 형성층을 갖는 다이싱 시트 및 칩의 제조 방법
CN107078037B (zh) 切割片与半导体芯片的制造方法
KR101437176B1 (ko) 점착시트
WO2014155756A1 (ja) 粘着シートおよび保護膜形成用複合シートならびに保護膜付きチップの製造方法
JP6091955B2 (ja) 粘着シートおよび保護膜形成用複合シートならびに保護膜付きチップの製造方法
JP6091954B2 (ja) 粘着シート、保護膜形成用フィルム、保護膜形成用複合シート、およびマーキング方法
TW201900803A (zh) 膜狀接著劑複合片以及半導體裝置的製造方法
JP2013135041A (ja) 保護膜形成層付ダイシングシートおよびチップの製造方法
JP6195839B2 (ja) 電子部品加工用粘着シートおよび半導体装置の製造方法
JP2013197390A (ja) ダイシングシートおよび半導体チップの製造方法
TWI616332B (zh) 保護膜形成用複合膜片、保護膜形成用複合膜片之製造方法以及具有保護膜之晶片的製造方法
KR102642079B1 (ko) 반도체 가공용 점착 테이프
JP2005235795A (ja) 半導体ウエハ加工用粘着テープ
JP6006953B2 (ja) 電子部品加工用粘着シートおよび半導体装置の製造方法
JP2021163768A (ja) 半導体加工用保護シートおよび半導体装置の製造方法
JP2011233632A (ja) 粘着シート及び電子部品の製造方法
JP2021163766A (ja) 半導体加工用保護シートおよび半導体装置の製造方法
JP2021082767A (ja) キット、及び、そのキットを用いる第三積層体の製造方法
KR20220136089A (ko) 지지 시트, 수지막 형성용 복합 시트, 키트, 및 수지막이 형성된 칩의 제조 방법
KR20210062563A (ko) 키트 및 그 키트를 사용하는 제3 적층체의 제조 방법
CN115136294A (zh) 背面保护膜形成用复合体、第一层叠体的制造方法、第三层叠体的制造方法及带背面保护膜的半导体装置的制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant