KR20130038936A - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

본 발명의 목적은, 산화물 반도체를 이용한 트랜지스터에 있어서, 노멀리-오프의 특성을 가지고, 또한 전기적 특성의 변동이 작고, 신뢰성이 높은 반도체 장치를 제작하는 것이다.
먼저, 기판에 제 1 열처리를 행하고, 다음에 기판 위에 베이스 절연층을 형성하고, 다음에 베이스 절연층 위에 산화물 반도체층을 형성하고, 제 1 열처리로부터 산화물 반도체층의 형성까지를 대기에 노출시키지 않고 행한다. 다음에, 산화물 반도체층을 성막한 후, 제 2 열처리를 행한다. 베이스 절연층에는 가열에 의해 산소를 방출하는 절연층을 이용한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 이 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 넓게 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막의 재료로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/cm3 미만인 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물을 이용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
산화물 반도체를 이용한 트랜지스터는, 아몰퍼스(amorphous) 실리콘을 이용한 트랜지스터보다 동작이 빠르고, 다결정 실리콘을 이용한 트랜지스터보다 제조가 용이하지만, 전기적 특성이 변동하기 쉽고 신뢰성이 낮다는 문제점이 알려져 있다. 예를 들면, 바이어스-열 스트레스 시험(BT 시험) 전후에, 트랜지스터의 스레숄드 전압은 변동하게 된다. 또한, 본 명세서에서, 스레숄드 전압이란, 트랜지스터를 「온 상태」로 하기 위해 필요한 게이트의 전압임을 주목하라. 그리고, 게이트 전압이란, 소스의 전위를 기준으로 한 게이트의 전위와의 전위차를 말한다.
일본국 특개 2006-165528호 공보 일본국 특개 2009-141002호 공보 일본국 특개 2009-295997호 공보
산화물 반도체를 이용한 트랜지스터의 BT 시험에 의한 스레숄드 전압의 변동이 있으면, 산화물 반도체를 이용한 트랜지스터의 신뢰성을 현저하게 저하시킨다. 따라서, 본 발명의 일 양태는, 산화물 반도체를 이용한 반도체 장치의 신뢰성을 향상하는 것을 목적으로 한다.
또, 산화물 반도체를 이용한 트랜지스터는 노멀리-온의 특성이 되기 쉽고, 구동 회로 내에 적절히 동작하는 논리 회로를 형성하는 것이 어렵다는 문제가 있다. 따라서, 본 발명의 일 양태는, 산화물 반도체를 이용한 트랜지스터에 있어서, 노멀리-오프의 특성을 얻는 것을 목적으로 한다.
본 발명의 일 양태는, 기판을 피복하는 베이스 절연층과 베이스 절연층 위에 형성된 산화물 반도체층을 포함하는 반도체 장치이다. 이 반도체 장치에서, 기판 및 베이스 절연층의 계면에서 수소 농도는 1.1×1020 atoms/cm3 이하이다.
또한 본 발명에 있어서, 단지 「수소」라고 하는 경우, 수소 원자를 가리킴을 주목하라. 예를 들면, 「수소를 포함한다」라고 하는 경우, 수소 분자에 한정하지 않고, 하이드록실기나 물, 탄화 수소 등도 포함된다.
본 발명의 일 양태는, 산화물 반도체를 이용하는 트랜지스터에 있어서, 베이스 절연층을 통하여 기판으로부터 산화물 반도체층으로 확산하는 수소의 부작용을 작게 하는 반도체 장치의 제작 방법이다.
산화물 반도체층과 수소의 결합에 기인하여 전하가 생기는 경우가 있다. 일반적으로 산화물 반도체에 수소가 결합하면, 일부가 도너가 되어 캐리어인 전자를 발생시킨다. 이 결과, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트하게 된다. 본 발명의 일 양태에 의해, 기판 및 베이스 절연층으로부터 확산하는 수소의 부작용이 작아지고, 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 저감할 수 있다. 이 경향은 산화물 반도체층의 백 채널측에서 현저하게 일어난다.
본 발명의 일 양태는, 기판에 제 1 열처리를 행하고, 다음에 기판 위에 베이스 절연층을 성막하고, 다음에 베이스 절연층 위에 산화물 반도체층을 성막하고, 제 1 열처리로부터 산화물 반도체층의 성막까지를 대기에 노출시키지 않고 행하는 반도체 장치의 제작 방법이다.
여기서, 제 1 열처리의 온도는, 기판에 흡착 또는 함유되는 수소를 이탈시키는 것이 가능한 온도에서 행한다. 구체적으로는, 제 1 열처리의 온도는, 100℃ 이상 기판 변형점 미만, 바람직하게는 300℃ 이상 600℃ 이하로 한다. 제 1 열처리는, 수소를 극력 포함하지 않는 분위기에서 행한다. 바람직하게는 1×10－4 Pa 이하의 고진공 중에서 행한다. 이와 같이 함으로써, 기판 표면에 흡착하는 수소를 효율적으로 저감할 수 있다.
바람직하게는, 제 1 열처리로부터 산화물 반도체층의 성막까지를 진공에서 연속으로 행한다. 제 1 열처리로부터 산화물 반도체층의 성막까지를 진공 연속으로 행함으로써, 대기 폭로시에 일어날 수 있는 기판 표면의 오염 및 수소의 흡착을 억제할 수 있다.
기판과 베이스 절연층의 계면에 존재하는 수소를 저감함으로써, 후의 공정에서의 산화물 반도체층으로 수소가 확산하는 것을 억제할 수 있다. 이 결과, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 저감할 수 있고, 또한 신뢰성을 높일 수 있다.
또한 본 명세서에서는, n채널형 트랜지스터에 있어서, 스레숄드 전압의 값이 플러스인 트랜지스터를, p채널형 트랜지스터에 있어서는, 스레숄드 전압의 값이 마이너스인 트랜지스터를 노멀리 오프의 트랜지스터라고 정의함을 주목하라. 반대로, n채널형 트랜지스터에 있어서, 스레숄드 전압의 값이 마이너스인 트랜지스터를, p채널형 트랜지스터에 있어서, 스레숄드 전압의 값이 플러스인 트랜지스터를 노멀리 온의 트랜지스터라고 정의한다.
연속 진공이란, 처리와 처리와의 사이에 진공(감압 상태, 예를 들면 10 Pa 이하, 바람직하게는 1 Pa 이하)을 유지하는 것을 말한다.
베이스 절연층은 가열에 의해 산소를 방출하는 절연층을 이용한다. 또, 베이스 절연층은 수소 농도가 1.1×1020 atoms/cm3 이하의 절연층을 이용한다.
"가열에 의해 산소를 방출한다"는 것은, TDS(Thermal Desorption Spectroscopy：승온 이탈 가스 분광법) 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018 atoms/cm3 이상, 바람직하게는 3.0×1020 atoms/cm3 이상인 것을 말한다.
상기 구성에 있어서, 가열에 의해 산소를 방출하는 절연층은 산소가 과잉인 산화 실리콘(SiOX(X＞2))이어도 좋다. 산소가 과잉인 산화 실리콘(SiOX(X＞2))이란, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당에 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는, 러더포드 후방 산란법(RBS：Rutherford Backscattering Spectrometry)에 의해 측정한 값이다.
베이스 절연층으로부터 산화물 반도체층에 산소가 공급됨으로써, 베이스 절연층 및 산화물 반도체층에서의 계면 준위를 저감할 수 있다. 이 결과, 반도체 장치의 동작 등에 기인하여 생길 수 있는 전하 등이, 상술한 베이스 절연층 및 산화물 반도체층에서의 계면에 포획되는 것을 충분히 억제할 수 있다.
또한, 산화물 반도체층의 산소 결손에 기인해 전하가 생기는 경우가 있다. 일반적으로 산화물 반도체층 중의 산소 결손은, 일부가 도너가 되어 캐리어인 전자를 일으킨다. 이 결과, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트하게 된다. 이 경향은 백 채널측에 생긴 산소 결손에 있어서 현저하다. 또한 본 명세서에서의 백 채널이란, 베이스 절연층측의 산화물 반도체층의 영역을 가리킴을 주목하라. 구체적으로는, 산화물 반도체층에서의 베이스 절연층에 접하는 영역 근방을 말한다. 베이스 절연층으로부터 산화물 반도체층에 산소가 충분히 공급됨으로써, 스레숄드 전압이 마이너스 방향으로 시프트하는 요인인 산화물 반도체층의 산소 결손을 저감할 수 있다.
즉, 산화물 반도체층에 산소 결손이 생기면, 베이스 절연층과 산화물 반도체층과의 계면에서의 전하의 포획을 억제하는 것이 곤란하게 된다. 하지만 베이스 절연층에, 가열에 의해 산소를 방출하는 절연층을 형성함으로써, 산화물 반도체층 및 베이스 절연층에서의 계면 준위, 및 산화물 반도체층의 산소 결손을 저감하여, 산화물 반도체층과 베이스 절연층과의 계면에서의 전하 포획의 부작용을 작게 할 수 있다.
여기서, 산화물 반도체층에 베이스 절연층으로부터 산소를 충분히 공급하기 위해서는, 열처리를 장시간 행하는 것 또는 고온에서 열처리를 행하는 것이 유효하다.
따라서, 산화물 반도체층을 성막한 후, 제 2 열처리를 행한다.
제 2 열처리의 온도는, 베이스 절연층으로부터 산화물 반도체층에 산소를 공급하는 온도에서 행한다. 구체적으로는, 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 한다. 제 2 열처리에 의해, 베이스 절연층으로부터 산소가 방출되고, 이 산소에 의해 베이스 절연층 및 산화물 반도체층에서의 계면 준위, 및 산화물 반도체층의 산소 결손을 저감할 수 있다. 또한 제 2 열처리는, 산화물 반도체층의 성막 후라면 어느 타이밍에 행하여도 좋다. 또한, 복수회 행하여도 좋음을 주목하라.
또한, 제 2 열처리를 행함으로써, 기판 표면에 존재하는 수소가 베이스 절연층을 통하여 산화물 반도체층까지 확산하게 됨을 주목하라. 또한, 제 2 열처리를 장시간화 또는 고온화함으로써 수소의 확산량이 증대하는 경향이 있다. 이와 같이, 기판 및 베이스 절연층에 있어서 계면의 수소 농도가 높은 경우, 베이스 절연층 및 산화물 반도체층에서의 계면 준위, 및 산화물 반도체층의 산소 결손을 저감하기 위해 충분한 양의 산소를 공급하는 온도 또는 시간에 제 2 열처리를 행하는 것이 곤란해진다. 따라서, 베이스 절연층으로부터 산화물 반도체층에, 가열에 의해 산소의 충분한 공급을 행하기 위해서는, 기판 및 베이스 절연층에서의 계면의 수소 농도를 저감할 필요가 있다.
이와 같이, 본 발명의 일 양태는, 기판 및 베이스 절연층의 계면에 있어서의 수소 농도의 저감, 및 베이스 절연층으로부터 산화물 반도체층에 충분한 양의 산소를 공급하는 것에 기인한다.
또한 가열에 의해 산소를 방출하는 베이스 절연층은 산화물 반도체층에 대하여 충분한 두께를 가지고 있는 것이 바람직함을 주목하라. 가열에 의해 산소를 방출하는 베이스 절연층이 산화물 반도체층에 대하여 충분한 두께를 갖지 않는 경우, 산화물 반도체층에의 산소 공급이 충분하지 않게 되는 경우가 있기 때문이다. 혹은, 베이스 절연층이 산화물 반도체층에 대하여 충분한 두께를 갖지 않는 경우, 기판 표면으로부터의 수소의 확산의 부작용이 커지기 때문이다.
예를 들면, 베이스 절연층은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 및 이들의 적층으로 구성한다.
여기서, 산화 질화 실리콘이란, 그 조성에 있어서, 질소보다 산소의 함유량이 많은 것을 나타내고, 예를 들면, 산소가 50 원자% 이상 70 원자% 이하, 질소가 0.5 원자% 이상 15 원자% 이하, 규소가 25 원자% 이상 35 원자% 이하, 수소가 0 원자% 이상 10 원자% 이하의 범위에서 포함되는 것을 말한다. 또, 질화 산화 실리콘이란, 그 조성에 있어서, 산소보다 질소의 함유량이 많은 것을 나타내고, 예를 들면, 산소가 5 원자% 이상 30 원자% 이하, 질소가 20 원자% 이상 55 원자% 이하, 규소가 25 원자% 이상 35 원자% 이하, 수소가 10 원자% 이상 25 원자% 이하의 범위에서 포함되는 것을 말한다. 단, 산소, 질소, 실리콘, 및 수소의 비율은 러더포드 후방 산란법이나, 수소 전방 산란법(HFS：Hydrogen Forward Scattering)을 이용하여 측정한 경우의 상기 범위 내에 있는 것임을 주목하라. 또, 구성 원소의 함유 비율은, 그 합계가 100 원자%를 넘지 않는 값을 취한다.
상술한 바와 같이, 기판과 베이스 절연층의 계면에 존재하는 수소의 산화물 반도체층에의 확산을 억제하고, 또한 베이스 절연층으로부터 공급되는 산소로 산화물 반도체층의 산소 결손을 저감함으로써, 노멀리-오프의 특성을 가지고, 또한 신뢰성이 높은 트랜지스터를 제작할 수 있다.
본 발명의 일 양태에 의해, 신뢰성이 높은 산화물 반도체를 이용한 트랜지스터가 제공된다.
또, 본 발명의 또 다른 일 양태에 의해, 산화물 반도체를 이용한 트랜지스터에 있어서, 스레숄드 전압의 변동을 억제하고, 노멀리-오프의 특성을 가지고, 또한, 게이트 전압의 인가가 없을 때의 소스-드레인 전류값을 작게 할 수 있다.
또, 본 발명의 또 다른 일 양태에 의해, 반도체 장치에서의 트랜지스터의 게이트 전압이 0V일 때의 소스-드레인간의 리크 전류가 저감되어, 소비 전력이 작은 반도체 장치를 제공할 수 있다.
도 1(A) 내지 도 1(C)는 본 발명의 일 양태인 반도체 장치의 일례를 나타내는 상면도 및 단면도.
도 2(A) 내지 도 2(C)는 본 발명의 일 양태인 반도체 장치의 일례를 나타내는 상면도 및 단면도.
도 3(A) 내지 도 3(C)는 본 발명의 일 양태인 반도체 장치의 일례를 나타내는 상면도 및 단면도.
도 4(A) 내지 도 4(E)는 본 발명의 일 양태인 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 5(A) 내지 도 5(E)는 본 발명의 일 양태인 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 6(A) 내지 도 6(E)는 본 발명의 일 양태인 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 7(A) 내지 도 7(C)는 본 발명의 일 양태인 반도체 장치의 일 형태를 설명하는 도면.
도 8은 본 발명의 일 양태인 반도체 장치의 일 형태를 설명하는 단면도.
도 9는 본 발명의 일 양태인 반도체 장치의 일 형태를 설명하는 단면도.
도 10은 본 발명의 일 양태인 반도체 장치의 일 형태를 설명하는 단면도.
도 11(A) 내지 도 11(E)은 본 발명의 일 양태인 반도체 장치로서의 전자기기를 나타내는 도면.
도 12(A)와 도 12(B)는 본 발명의 일 양태를 이용하여 제작한 반도체 장치의 전기 특성에 대하여 설명하는 도면.
도 13(A)와 도 13(B)는 본 발명의 일 양태를 이용하여 제작한 반도체 장치의 전기 특성에 대하여 설명하는 도면.
도 14(A)와 도 14(B)는 본 발명의 일 양태를 이용하여 제작한 반도체 장치의 전기 특성에 대하여 설명하는 도면.
도 15는 실시예에서 제작한 시료를 2차 이온 질량 분석한 결과에 대하여 설명하는 도면.
도 16은 실시예에서 제작한 시료를 2차 이온 질량 분석한 결과에 대하여 설명하는 도면.
도 17은 실시예에서 제작한 시료를 2차 이온 질량 분석한 결과에 대하여 설명하는 도면.
도 18은 실시예에서 제작한 시료를 2차 이온 질량 분석한 결과에 대하여 설명하는 도면.
도 19는 실시예에서 제작한 시료의 산소의 확산에 대하여 설명하는 도면.
도 20은 실시예에서 제작한 시료의 산소의 확산을 해석하기 위한 도면.
도 21은 실시예에서 제작한 시료의 산소의 확산 계수로부터 활성화 에너지를 도출하기 위해서 이용한 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 하지만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한 도면을 이용하여 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면 간이라도 공통으로 이용한다. 또한 같은 것을 가리킬 때에는 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있음을 주목하라.
또한 제 1, 제 2로서 붙여지는 서수사는 편의상 이용하는 것이고, 공정순 또는 적층순을 나타내는 것은 아니다. 또, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 양태인 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1 내지 도 6을 이용하여 설명한다.
도 1에는, 본 발명의 일 양태의 반도체 장치의 예로서, 탑 게이트 탑 콘택트형인 트랜지스터(151)의 상면도 및 단면도를 나타낸다. 여기서, 도 1(A)은 상면도이며, 도 1(B) 및 도 1(C)은 각각, 도 1(A)에서의 A－B 및 C－D의 단면도이다. 또한 도 1(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(151)의 구성 요소의 일부(예를 들면, 게이트 절연층(112) 등)를 생략하고 있음을 주목하라.
도 1에 나타내는 트랜지스터(151)는, 기판(100)과, 기판(100) 위의 베이스 절연층(102)과, 베이스 절연층(102) 위의 산화물 반도체층(106)과, 산화물 반도체층(106) 위에 형성된 한 쌍의 소스 전극(108a) 및 드레인 전극(108b)과, 소스 전극(108a) 및 드레인 전극(108b)을 덮고, 산화물 반도체층(106)과 일부가 접하는 게이트 절연층(112)과, 산화물 반도체층(106) 위에 게이트 절연층(112)을 통하여 형성된 게이트 전극(114)을 포함한다.
베이스 절연층(102)은 예를 들면, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘 및 산화 알루미늄의 적어도 어느 하나를 단층, 또는 적층으로 이용하면 좋다. 베이스 절연층(102)을 질화 실리콘층과 산화 실리콘층의 적층 구조로 하면, 기판 등으로부터 트랜지스터(151)로의 수분의 혼입을 막을 수 있다. 베이스 절연층(102)은 트랜지스터(151)의 베이스층으로서 기능함을 주목하라. 베이스 절연층(102)에 있어서, 산화물 반도체층과 접하는 층은, 가열에 의해 산소를 방출하는 절연층을 이용하는 것이 바람직함을 주목하라.
예를 들면, 베이스 절연층(102)의 재료에는, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당에 포함하는 산화 실리콘(SiOX(X＞2))을 이용해도 좋다.
이때, 기판 및 베이스 절연층에서의 계면의 수소 농도가 1.1×1020 atoms/cm3 이하이다. 기판 및 베이스 절연층에서의 계면의 수소 농도가 1.1×1020 atoms/cm3 이하인 것에 의해, 기판 및 베이스 절연층에서의 계면의 수소가 산화물 반도체층까지 확산하는 부작용을 작게 할 수 있다. 이 결과, 트랜지스터의 스레숄드 전압의 마이너스 방향으로의 시프트를 저감할 수 있고, 또한 신뢰성을 높일 수 있다.
산화물 반도체층(106)에 이용하는 재료로서는, 4원계 금속 산화물인 In－Sn－Ga－Zn－O계의 재료나, 3원계 금속 산화물인 In－Ga－Zn－O계의 재료, In－Sn－Zn－O계의 재료, In－Al－Zn－O계의 재료, Sn－Ga－Zn－O계의 재료, Al－Ga－Zn－O계의 재료, Sn－Al－Zn－O계의 재료나, 2원계 금속 산화물인 In－Zn－O계의 재료, Sn－Zn－O계의 재료, Al－Zn－O계의 재료, Zn－Mg－O계의 재료, Sn－Mg－O계의 재료, In－Mg－O계의 재료, In－Ga－O계의 재료나, In－O계의 재료, Sn－O계의 재료, Zn－O계의 재료 등을 이용해도 좋다. 또, 상기의 재료에 산화 실리콘을 포함시켜도 좋다. 여기서, 예를 들면, In－Ga－Zn－O계의 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 가지는 산화물층과 같은 의미이며, 그 조성비는 특별히 묻지 않는다. 또, In－Ga－Zn－O계 산화물 반도체는 In과 Ga와 Zn 이외의 원소를 포함하고 있어도 좋다.
산화물 반도체층(106)으로서, In－Zn－O계의 재료를 이용하는 경우, 원자수비로 In/Zn = 0.5 이상 50 이하, 바람직하게는 In/Zn = 1 이상 20 이하, 더욱 바람직하게는 In/Zn = 1.5 이상 15 이하로 한다. Zn의 원자수비를 상술한 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수비가 In：Zn：O = X：Y：Z일 때, Z＞1.5X＋Y로 하면 바람직하다.
또, 산화물 반도체층(106)은 화학식 InMO3(ZnO)m(m＞0)으로 표기되는 재료를 이용한 박막에 의해 형성한다. 여기서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서, Ga, Ga 및 Al, Ga 및 Mn 또는 Ga 및 Co 등을 이용해도 좋다.
또, 산화물 반도체층(106) 내의 알칼리 금속 및 알칼리토류 금속의 농도는 2×1016 atoms/cm3 이하, 혹은 1×1018 atoms/cm3 이하인 것이 바람직하다. 알칼리 금속 및 알칼리토류 금속은, 산화물 반도체와 결합하면 일부가 캐리어를 생성하여, 스레숄드 전압을 마이너스 방향으로 시프트시키는 원인이 된다.
또한, 산화물 반도체층과 베이스 절연층이 접함으로써, 베이스 절연층(102) 및 산화물 반도체층(106)에서의 계면 준위, 및 산화물 반도체층(106)의 산소 결손을 저감할 수 있다. 계면 준위의 저감에 의해, BT 시험 후의 스레숄드 전압의 변동을 작게 할 수 있다. 또한, 산소 결손의 저감에 의해, 스레숄드 전압의 마이너스 방향으로의 시프트량이 저감하여, 노멀리-오프의 특성을 얻을 수 있다.
소스 전극(108a) 및 드레인 전극(108b)에 이용하는 도전층으로서는, 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속층 또는 상술한 원소를 성분으로 하는 금속 질화물층(질화 티탄층, 질화 몰리브덴층, 질화 텅스텐층) 등을 이용한다. 또, Al, Cu 등의 금속층의 하측 및 상측의 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속층 또는 이들 금속 질화물층(질화 티탄층, 질화 몰리브덴층, 질화 텅스텐층)을 적층시킨 구성을 이용해도 좋다. 또한 본 명세서에서, 소스 전극 및 드레인 전극에 특별히 구별은 없고, 트랜지스터의 동작에서의 편의적인 통칭임을 주목하라.
또, 소스 전극(108a) 및 드레인 전극(108b)에 이용하는 도전층은, 도전성의 금속 산화물로 해도 좋다. 도전성의 금속 산화물로서는, 산화 인듐(In2O3 등), 산화 주석(SnO2 등), 산화 아연(ZnO 등), 산화 인듐 산화 주석 합금(In2O3―SnO2 등, ITO라고 약기함), 산화 인듐 산화 아연 합금(In2O3―ZnO 등) 또는 이러한 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용한다.
여기서, 소스 전극(108a) 및 드레인 전극(108b)과 산화물 반도체층(106)의 사이에 소스 전극(108a) 및 드레인 전극(108b)보다 고저항이며, 산화물 반도체층(106)보다 저저항인 도전층을 형성해도 좋다. 이 도전층은 소스 전극(108a) 및 드레인 전극(108b)과 산화물 반도체층(106)의 접촉 저항을 저감할 수 있는 재료로 형성한다. 또는, 도전층은 산화물 반도체층으로부터 산소를 거의 추출하지 않는 재료를 이용한다. 이 도전층을 형성함으로써, 산화물 반도체층(106)으로부터 산소가 추출되는 것에 의한 산화물 반도체층의 저저항화를 억제하고, 또한, 소스 전극(108a) 및 드레인 전극(108b)의 산화물이 형성되는 것에 의한 접촉 저항의 증대를 억제할 수 있다. 혹은, 소스 전극(108a) 및 드레인 전극(108b)으로서, 산화물 반도체층으로부터 산소를 거의 추출하지 않는 재료를 이용하는 경우, 상술한 도전층을 생략해도 상관없다.
게이트 절연층(112)은 베이스 절연층(102)과 같은 구성으로 해도 좋고, 가열에 의해 산소를 방출하는 절연층인 것이 바람직하다. 이때, 트랜지스터의 게이트 절연층으로서 기능하는 것을 고려하여, 이트리어 안정화 산화 지르코늄, 산화 하프늄 또는 산화 알루미늄 등의 비유전율이 높은 재료를 채용해도 좋다. 또한, 게이트 내압이나 산화물 반도체와의 계면 상태 등을 고려하여, 산화 실리콘, 산화 질화 실리콘 또는 질화 실리콘에, 이트리어 안정화 산화 지르니아, 산화 하프늄 또는 산화 알루미늄 등의 비유전율이 높은 재료를 적층해도 좋다.
게이트 전극(114)은, 예를 들면, 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 이들의 질화물, 또는 이것들을 주성분으로 하는 합금 재료를 이용한다. 또한 게이트 전극(114)은 단층 구조로 해도 좋고, 적층 구조로 해도 됨을 주목하라.
트랜지스터(151) 위에는, 보호 절연층 및 배선이 더 형성되어 있어도 좋다. 보호 절연층은 베이스 절연층(102)과 같은 구성으로 해도 좋다. 또, 소스 전극(108a)이나 드레인 전극(108b)과 배선을 전기적으로 접속시키기 위해, 베이스 절연층(102), 게이트 절연층(112) 등에는 개구부가 형성되어 있어도 좋다. 또, 산화물 반도체층(106)의 하방에, 제 2 게이트 전극을 더 가지고 있어도 좋다. 또한 산화물 반도체층(106)은 섬 형상으로 가공되어 있는 것이 바람직하지만, 섬 형상으로 가공되어 있지 않아도 좋다.
도 2에는, 트랜지스터(151)의 반도체 장치와 다른 반도체 장치의 예로서, 탑 게이트 보텀 콘택트형인 트랜지스터(152)의 상면도 및 단면도를 나타낸다. 여기서, 도 2(A)는 상면도이며, 도 2(B) 및 도 2(C)는 각각 도 2(A)의 A－B 및 C－D의 단면도이다. 또한 도 2(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(152)의 구성 요소의 일부(예를 들면, 게이트 절연층(112) 등)를 생략하고 있음을 주목하라.
도 2에 나타내는 트랜지스터(152)는, 기판(100), 베이스 절연층(102), 산화물 반도체층(106), 소스 전극(108a), 드레인 전극(108b), 게이트 절연층(112), 게이트 전극(114)을 포함하는 점에서, 트랜지스터(151)와 공통된다. 트랜지스터(152)와 트랜지스터(151)와의 차이는 산화물 반도체층(106)과, 소스 전극(108a)이나 드레인 전극(108b)이 접속하는 위치이다. 즉, 트랜지스터(152)에서는, 산화물 반도체층(106)의 하부에서, 산화물 반도체층(106)과, 소스 전극(108a) 및 드레인 전극(108b)이 접하고 있다. 그 외의 구성 요소에 대해서는, 도 1의 트랜지스터(151)와 마찬가지이다.
도 3에는, 트랜지스터(151) 및 트랜지스터(152)와 다른 반도체 장치의 예로서 코플래너 구조의 탑 게이트 탑 콘택트형인 트랜지스터(153)의 상면도 및 단면도를 나타낸다. 여기서, 도 3(A)은 상면도이며, 도 3(B) 및 도 3(C)은 각각, 도 3(A)에서의 A－B 및 C－D의 단면도이다. 또한 도 3(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(153)의 구성 요소의 일부(예를 들면, 게이트 절연층(112) 등)를 생략하고 있음을 주목하라.
도 3에 나타내는 트랜지스터(153)는 베이스 절연층(102), 게이트 절연층(112), 게이트 전극(114)을 포함하는 점에서, 트랜지스터(151) 및 트랜지스터(152)와 공통된다. 트랜지스터(153)는 산화물 반도체층 내의 동일 평면 위에 채널 영역(126), 소스 영역(122a) 및 드레인 영역(122b)을 가지고, 소스 영역(122a) 및 드레인 영역(122b)은 각각 층간 절연층(124)에 형성된 콘택트홀(130a) 및 콘택트홀(130b)을 통하여 배선(116a) 및 배선(116b)과 접속하는 점에서 트랜지스터(151) 및 트랜지스터(152)와의 차이가 있다.
트랜지스터(153)에 있어서, 베이스 절연층(102)은 트랜지스터(151)와 같은 구성으로 해도 좋다. 산화물 반도체층(106)이 형성된 후, 게이트 절연층(112) 및 게이트 전극(114)을 형성한다. 게이트 전극(114)과 게이트 절연층(112)은 동일한 마스크를 사용하여 가공할 수 있다. 혹은, 게이트 전극(114)을 가공한 후, 게이트 전극(114)을 마스크에 이용하여 게이트 절연층(112)을 가공해도 좋다. 또한 설명된 구조와는 다르지만, 게이트 절연층(112)은 게이트 전극(114)의 형성 후에 가공되어 있지 않아도 좋음을 주목하라. 즉, 게이트 절연층(112)이 베이스 절연층(102), 소스 영역(122a), 드레인 영역(122b) 및 채널 영역(126) 위에 형성되어 있는 구조로 해도 좋다.
다음에, 게이트 전극(114)을 마스크에 이용하고, 산화물 반도체층에 대하여 저저항화 처리를 행하고, 소스 영역(122a) 및 드레인 영역(122b)을 형성한다. 게이트 전극(114) 아래에 위치하는 산화물 반도체층의 영역은 채널 영역(126)이 된다.
저저항화 처리에는, 예를 들면, 아르곤 플라즈마 처리, 암모니아 플라즈마 처리 또는 수소 플라즈마 처리 등을 들 수 있다.
이하, 도 4(A) 내지 도 4(E)를 이용하여, 도 1(A)와 도 1(C)에 나타내는 트랜지스터(151)의 제작 공정의 일례에 대하여 설명한다.
먼저, 기판(100)에 제 1 열처리를 행한다. 제 1 열처리의 온도는, 기판에 흡착 또는 함유되는 수소를 이탈시키는 것이 가능한 온도에서 행한다. 구체적으로, 제 1 열처리의 온도는, 100℃ 이상 기판 변형점 미만, 바람직하게는 300℃ 이상 600℃ 이하로 한다. 제 1 열처리의 시간은 1분 이상 72시간 이하이다. 제 1 열처리에 의해, 기판 표면에 흡착하는 수소를 포함하는 분자 등을 저감할 수 있다. 제 1 열처리는, 수소를 포함하지 않는 분위기에서 행한다. 제 1 열처리는, 바람직하게는 1×10－4 Pa 이하의 고진공 중에서 행한다.
기판(100)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 이용해도 좋다. 또, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이러한 기판 위에 반도체 소자가 형성된 것을 기판(100)으로서 이용해도 좋다.
또, 기판(100)으로서 가요성 기판을 이용해도 좋다. 가요성 기판 위에 트랜지스터를 형성하는 경우, 가요성 기판 위에 직접적으로 트랜지스터를 제작해도 좋고, 다른 기판에 트랜지스터를 제작한 후, 이것을 박리하여, 가요성 기판으로 전치해도 좋다. 또한 트랜지스터를 박리하여, 가요성 기판으로 전치하기 위해서는, 상기 다른 기판과 트랜지스터와의 사이에 박리층을 형성하면 좋다.
다음에, 기판(100) 위에 베이스 절연층(102)을 성막한다.
베이스 절연층(102)의 성막 방법은, 예를 들면, 플라즈마 CVD법이나 스퍼터링법 등을 이용한다. 가열에 의해 산소를 방출하는 베이스 절연층의 성막에는 스퍼터링법을 이용하는 것이 바람직하다. 베이스 절연층(102)은, 예를 들면, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘 및 산화 알루미늄의 적어도 어느 하나를 단층, 또는 적층으로 이용하면 좋다. 베이스 절연층(102)의 합계의 막두께는, 50 nm 이상, 바람직하게는 200 nm 이상으로 한다. 베이스 절연층(102)을 두껍게 형성함으로써, 베이스 절연층(102)의 산소 방출량을 증가시킬 수 있다. 또는, 베이스 절연층(102)을 두껍게 형성함으로써, 기판(100)과 베이스 절연층(102)의 계면으로부터 채널 영역인 산화물 반도체층까지의 물리적인 거리가 길어지기 때문에, 기판 및 베이스 절연층에서의 계면의 흡착 수소의 확산에 의한 부작용을 저감할 수 있다.
스퍼터링법을 이용하여 가열에 의해 산소를 방출하는 절연층을 성막하려면, 성막 가스로서 산소 또는, 산소와 희가스(아르곤 등)의 혼합 가스를 이용하는 경우, 희가스에 대하여 산소의 혼합 비율을 높이면 좋다. 예를 들면, 전가스 중의 산소의 농도를 6% 이상 100% 미만으로 하면 좋다.
예를 들면, 석영(바람직하게는 합성 석영)을 타겟으로 이용하여, 기판 온도 30℃ 이상 450℃ 이하(바람직하게는 70℃ 이상 200℃ 이하), 기판과 타겟 사이의 거리(T－S간 거리)를 20 mm 이상 400 mm 이하(바람직하게는 40 mm 이상 200 mm 이하), 압력을 0.1 Pa 이상 4 Pa 이하(바람직하게는 0.2 Pa 이상 1.2 Pa 이하), 고주파 전원을 0.5 kW 이상 12 kW 이하(바람직하게는 1 kW 이상 5 kW 이하), 성막 가스 중의 O2/(O2＋Ar) 비율을 1% 이상 100% 이하(바람직하게는 6% 이상 100% 이하)로 하여, RF 스퍼터링법에 의해 산화 실리콘층을 성막한다. 또한 석영(바람직하게는 합성 석영) 타겟 대신에 실리콘 타겟을 이용할 수도 있음을 주목하라. 또한 성막 가스로서는, 산소 또는, 산소 및 아르곤의 혼합 가스를 이용하여 행한다.
베이스 절연층(102)을 적층 구조로 하는 경우, 예를 들면, 1번째층으로서 기판 온도가 450℃ 이상 600℃ 이하의 산화 실리콘막을 성막하고, 2번째층으로서 기판 온도가 150℃ 이상 350℃ 이하의 산화 실리콘막을 성막하면 바람직하다. 1번째산화 실리콘막을 450℃ 이상의 고온하에서 성막함으로써, 제 1 열처리로 완전히 저감할 수 없었던 기판 표면에 흡착된 수소를 포함하는 분자, 또는 제 1 열처리 후에 기판 표면에 흡착한 수소를 포함하는 분자 등을 저감할 수 있다. 또, 2번째 산화 실리콘막을 150℃ 이상 350℃ 이하에서 성막함으로써, 가열에 의해 산소를 방출하는 산화 실리콘막으로 할 수 있다. 1번째층과 2번째층의 산화 실리콘막은 진공 연속으로 성막함을 주목하라.
다음에, 베이스 절연층(102) 위에 산화물 반도체층(104)을 성막한다(도 4(A) 참조).
또한 제 1 열처리로부터 산화물 반도체층(104)의 성막까지를 대기에 노출시키지 않고 행함을 주목하라. 바람직하게는, 진공에서 연속으로 행한다. 제 1 열처리로부터 산화물 반도체층(104)의 성막까지를 대기에 노출시키지 않고 진공에서 연속으로 행함으로써, 기판 표면의 오염 및 수소를 포함하는 분자의 흡착을 억제할 수 있고, 그 후의 열처리에 의한 산화물 반도체층에의 수소의 확산을 저감할 수 있다.
다음에, 제 2 열처리를 행한다. 제 2 열처리의 온도는, 베이스 절연층으로부터 산화물 반도체층에 산소를 공급하는 온도에서 행한다. 구체적으로는, 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 한다. 제 2 열처리에 의해, 베이스 절연층(102)으로부터 산소가 방출되어, 베이스 절연층(102) 및 산화물 반도체층(104)의 계면 준위, 및 산화물 반도체층(104)의 산소 결손을 저감시킬 수 있다. 또한 제 2 열처리는, 산화물 반도체층(104)의 성막 후라면 어느 타이밍에 행하여도 좋음을 주목하라. 또, 복수회 행하여도 좋다. 제 2 열처리는 산화성 가스 분위기하, 혹은 불활성 가스 분위기하로 한다. 처리 시간은 1분 이상 72시간 이하로 한다.
제 2 열처리에 의해, 산화물 반도체층의 산소 결손이 저감한다. 또한, 기판 표면에 존재하는 수소의 확산의 부작용을 저감할 수 있기 때문에, 제작하는 트랜지스터는 노멀리-오프의 특성이 된다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 좋음을 주목하라. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용한다. LRTA 장치는, 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용하여 열처리를 행하는 장치이다. 고온의 가스로서는, 예를 들어 아르곤 등의 희가스 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 가스가 이용된다.
또한 불활성 가스란, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 것이 바람직함을 주목하라. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 한다. 불활성 가스 분위기란, 불활성 가스를 주성분으로 하는 분위기로, 반응성 가스가 10 ppm 미만인 분위기이다. 반응성 가스란, 반도체나 금속 등과 반응하는 가스를 말한다.
또한 산화성 가스란, 산소, 오존 또는 아산화 질소 등이며, 물, 수소 등이 포함되지 않는 것이 바람직함을 주목하라. 예를 들면, 열처리 장치에 도입하는 산소, 오존, 아산화 질소의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 한다. 산화성 가스 분위기에는, 산화성 가스를 불활성 가스와 혼합하여 이용해도 좋고, 산화성 가스가 적어도 10 ppm 이상 포함되는 것으로 한다.
산화물 반도체층은, 예를 들면, 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적법, CVD법 등을 이용하여 성막한다. 또, 산화물 반도체층의 두께는, 3 nm 이상 50 nm 이하로 하는 것이 바람직하다. 산화물 반도체층을 너무 두껍게 하면(예를 들면, 두께를 100 nm 이상), 단채널 효과의 영향이 커져, 사이즈가 작은 트랜지스터에서 노멀리-온의 특성이 될 우려가 있기 때문이다.
본 실시형태에서는, 산화물 반도체층(104)을 In－Ga－Zn－O계의 산화물 타겟을 이용한 스퍼터링법에 의해 성막한다.
In－Ga－Zn－O계의 산화물 타겟으로서는, 예를 들면, 조성비로서 In2O3：Ga2O3：ZnO = 1：1：1［mol수비］의 산화물 타겟을 이용한다. 또한 타겟의 재료 및 조성을 상술한 것으로 한정할 필요는 없음을 주목하라. 예를 들면, In2O3：Ga2O3：ZnO = 1：1：2［mol수비］의 조성비의 산화물 타겟을 이용할 수도 있다.
산화물 타겟의 상대 밀도는, 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 이하로 한다. 상대 밀도가 높은 금속 산화물 타겟을 이용함으로써, 성막한 산화물 반도체층을 치밀한 층으로 할 수 있기 때문이다.
성막은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하 또는 희가스와 산소의 혼합 가스 분위기하 등에서 행하면 좋다. 또, 산화물 반도체층으로 수소가 혼입되는 것을 막기 위해, 수소가 충분히 제거된 고순도 가스를 이용한 분위기로 하는 것이 바람직하다.
산화물 반도체층에 대하여, 산소를 포함하는 플라즈마 처리를 행하여도 좋다. 산화물 반도체층에 산소를 포함하는 플라즈마 처리를 행함으로써, 산화물 반도체층 중, 산화물 반도체층 계면 근방의 하나 또는 두 곳에 산소를 함유시킬 수 있다. 이 경우, 산소의 함유량은 산화물 반도체층의 화학양론비를 넘는 정도, 바람직하게는, 화학양론비의 1배를 초과하여 2배까지(1배보다 크고 2배 미만)로 한다. 혹은, 산소의 함유량은, 단결정의 경우의 산소의 양을 Y로 하고, Y를 넘는 정도, 바람직하게는, Y를 초과하여 2Y까지로 할 수도 있다. 혹은, 산소의 함유량은 산소 도핑 처리를 행하지 않는 경우의 절연층 중의 산소의 양 Z를 기준으로 하여, Z를 넘는 정도, 바람직하게는, Z를 초과하여 2Z까지로 할 수도 있다. 또한 상술한 바람직한 범위에 상한이 존재하는 것은, 산소의 함유량을 너무 많이 하면, 수소 흡장 합금(수소 저장 합금)과 같이, 오히려 산화물 반도체층이 수소를 흡수해버릴 우려가 있기 때문이다. 또한 산화물 반도체막에서 산소의 함유량은 수소의 함유량보다 커짐을 주목하라.
예를 들면, 산화물 반도체층(104)은 다음과 같이 성막한다.
성막 조건의 일례로서, 기판과 타겟의 사이와의 거리를 60 mm, 압력을 0.4 Pa, 직류(DC) 전원을 0.5 kW, 성막 분위기를 아르곤과 산소의 혼합 분위기(산소 유량 비율 33%)로 한다. 또한 펄스 DC 스퍼터링법을 이용하면, 성막시에 발생하는 분상 물질(파티클, 먼지라고도 함)을 경감할 수 있어, 두께의 분포도 균일하게 되기 때문에 바람직함을 주목하라.
다음에, 산화물 반도체층(104)을 가공하여 섬 형상의 산화물 반도체층(106)을 형성한다(도 4(B) 참조).
산화물 반도체층(104)의 가공은, 원하는 형상의 마스크를 산화물 반도체층 위에 형성한 후, 이 산화물 반도체층을 에칭하여 행한다. 상술한 마스크는 포토리소그래피 등의 방법을 이용하여 형성한다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성해도 좋다.
또한 산화물 반도체층의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋다. 물론, 이것들을 조합하여 이용해도 좋다.
다음에, 베이스 절연층(102) 및 산화물 반도체층(106) 위에, 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전층을 성막하고, 이 도전층을 가공하여, 소스 전극(108a) 및 드레인 전극(108b)을 형성한다(도 4(C) 참조). 또한 여기서 형성되는 소스 전극(108a)의 단부와 드레인 전극(108b)의 단부와의 간격에 의해, 트랜지스터의 채널 길이(L)가 결정되게 된다.
도전층의 가공은 레지스트 마스크를 이용한 에칭에 의해 행한다. 이 에칭에 이용하는 레지스트 마스크 형성시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광 등을 이용하면 좋다.
또한 채널 길이(L) = 25 nm 미만이 되도록 노광을 행하는 경우에는, 예를 들면, 수nm～수십 nm로 파장이 매우 짧은 초자외선(Extreme Ultraviolet)을 이용하여, 레지스트 마스크 형성시의 노광을 행하면 좋다. 초자외선에 의한 노광은, 해상도가 높고 초점심도도 크다. 따라서, 후에 제작되는 트랜지스터의 채널 길이(L)를 짧게 할 수 있기 때문에, 회로의 동작의 고속화가 가능해진다.
또, 소위 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭을 행하여도 좋다. 다계조 마스크를 이용하여 형성된 레지스트 마스크는, 복수의 두께를 가지는 형상이 되어, 애싱에 의해 형상을 더욱 변형시킬 수 있다. 그러므로, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용하는 것이 가능하다. 따라서, 한 장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 즉, 공정의 간략화가 가능해진다.
또한, 도전층의 에칭 시에, 산화물 반도체층(106)의 일부가 에칭되어, 홈부(오목부)를 가지는 산화물 반도체층이 될 수도 있음을 주목하라.
그 후, 산소, 오존, 아산화 질소 등의 가스를 이용한 플라즈마 처리를 행하고, 노출되어 있는 산화물 반도체층(106)의 표면을 산화하여, 산소 결손을 저감해도 좋다. 플라즈마 처리를 행한 경우, 이 플라즈마 처리에 이어 대기에 노출시키지 않고, 산화물 반도체층(106)의 일부에 접하는 게이트 절연층(112)을 성막하는 것이 바람직하다.
다음에, 소스 전극(108a) 및 드레인 전극(108b)을 덮고, 또한, 산화물 반도체층(106)의 일부와 접하도록, 게이트 절연층(112)을 형성한다(도 4(D) 참조).
게이트 절연층(112)은, 예를 들면, 스퍼터링법 또는 플라즈마 CVD법 등에 의해 성막한다. 게이트 절연층(112)의 합계의 막두께는, 바람직하게는 1 nm 이상 300 nm 이하, 보다 바람직하게는 5 nm 이상 50 nm 이하로 한다. 게이트 절연층이 두꺼울수록 단채널 효과가 현저하게 되어, 스레숄드 전압이 마이너스 방향으로 시프트하기 쉬운 경향이 된다. 또, 게이트 절연층이 5 nm 이하가 되면 터널 전류에 의한 리크 전류가 증대하는 것을 알 수 있다.
그 후, 게이트 전극(114)을 형성한다(도 4(E) 참조). 게이트 전극(114)은, 예를 들면, 스퍼터링법, 증착법 또는 도포법 등으로 게이트 전극(114)이 되는 도전층을 성막하고, 이 도전층의 가공은, 레지스트 마스크를 이용한 에칭에 의해 행한다.
이상의 공정으로 트랜지스터(151)를 제작할 수 있다.
다음에, 도 5(A) 내지 도 5(E)를 이용하여, 도 2(A) 내지 도 2(C)에 나타내는 트랜지스터(152)의 제작 공정의 일례에 대하여 설명한다.
먼저, 기판(100)에 제 1 열처리를 행한다.
다음에, 제 1 열처리 후, 대기에 노출시키지 않고 기판(100) 위에 베이스 절연층(102)을 성막한다(도 5(A) 참조). 바람직하게는, 제 1 열처리와 베이스 절연층(102)의 성막은 진공 연속으로 행하는 것이다.
다음에, 베이스 절연층(102) 위에, 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전층을 성막하고, 이 도전층을 가공하여, 소스 전극(108a) 및 드레인 전극(108b)을 형성한다(도 5(B) 참조).
다음에, 베이스 절연층(102), 소스 전극(108a) 및 드레인 전극(108b)의 표면에 흡착하는 수소를 저감하기 위해 제 1 열처리와 같은 열처리를 행한다. 그 후, 대기에 노출시키지 않고 산화물 반도체층(104)을 성막한다(도 5(C) 참조). 바람직하게는, 열처리와 산화물 반도체층(104)의 성막을 진공 연속으로 행한다.
다음에, 제 2 열처리를 행한다.
다음에, 산화물 반도체층(104)을 가공하여, 산화물 반도체층(106)을 형성한다.
다음에, 산화물 반도체층(106)을 덮고, 또한, 소스 전극(108a) 및 드레인 전극(108b)의 일부와 접하도록, 게이트 절연층(112)을 형성한다(도 5(D) 참조).
그 후, 게이트 전극(114)을 형성한다(도 5(E) 참조).
이상의 공정으로 트랜지스터(152)를 제작할 수 있다.
도 6(A) 내지 도 6(E)을 이용하여, 도 3(A) 내지 도 3(C)에 나타내는 트랜지스터(153)의 제작 공정의 일례에 대하여 설명한다.
먼저, 기판(100)에 제 1 열처리를 행한다.
다음에, 기판(100) 위에 베이스 절연층(102)을 성막한다.
다음에, 베이스 절연층(102) 위에, 산화물 반도체층(104)을 성막한다(도 6(A) 참조).
또한 제 1 열처리로부터 산화물 반도체층(104)의 성막까지를 대기에 노출시키지 않고 행함을 주목하라. 바람직하게는, 진공 연속으로 행한다.
다음에, 제 2 열처리를 행한다.
다음에, 산화물 반도체층(104)을 가공하여 섬 형상의 산화물 반도체층(106)을 형성한다(도 6(B) 참조).
다음에, 절연층 및 도전층을 성막하고, 포토리소그래피에 의해 같은 패턴으로 가공하여, 게이트 절연층(112) 및 게이트 전극(114)을 형성한다(도 6(C) 참조). 이때, 게이트 전극(114)을 형성하고, 그 후, 게이트 전극(114)을 마스크에 이용하여, 게이트 절연층(112)을 형성해도 좋다. 또한 설명된 구조와는 다르지만, 게이트 절연층(112)은 게이트 전극(114)의 형성 후에 가공되지 않아도 좋음을 주목하라.
다음에, 게이트 전극(114)을 마스크로 하여 산화물 반도체층(106)에 대하여 저저항화 처리를 행하여, 도전성을 가지는 소스 영역(122a) 및 드레인 영역(122b)을 형성한다. 게이트 전극하의 영역은 채널 영역(126)이 된다(도 6(D) 참조). 이때, 게이트 전극의 폭에 의해 트랜지스터의 채널 길이(L)가 결정되게 된다. 이와 같이, 게이트 전극을 마스크에 이용하여 패터닝함으로써, 게이트 전극과, 소스 영역 및 드레인 영역과의 중첩이 발생하지 않고, 이 영역에서의 기생 용량이 생기지 않기 때문에, 트랜지스터의 동작을 고속화할 수 있다.
다음에, 층간 절연층(124)을 성막하고, 소스 영역(122a) 및 드레인 영역(122b)과 중첩하는 부분의 층간 절연층(124)에 개구부를 형성한다. 소스 영역 및 드레인 영역과 접속하도록 도전층을 성막하고, 이 도전층을 가공하여, 배선(116a) 및 배선(116b)을 형성한다(도 6(E) 참조).
이상의 공정으로 트랜지스터(153)를 제작할 수 있다.
본 실시형태를 적용함으로써, 산화물 반도체층으로 확산하는 수소를 배제하여, 산소를 베이스 절연층 및 산화물 반도체층에서의 계면, 및 산화물 반도체층에 공급할 수 있다. 따라서, 노멀리-오프의 특성으로, 게이트 전압의 인가가 없을 때에 흐르는 전류값이 작고, 또한 신뢰성이 높은 트랜지스터를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용해도 좋다.
(실시형태 2)
실시형태 1에 예시한 트랜지스터를 이용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널을 제작할 수 있다.
도 7(A)에 있어서, 제 1 기판(201) 위에 형성된 화소부(202)를 둘러싸도록 하여, 시일재(205)가 형성되고, 화소부(202)는 제 1 기판(201)과 제 2 기판(206) 사이에 시일재(205)에 의해 봉지되어 있다. 도 7(A)에서는, 제 1 기판(201) 위의 시일재(205)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체층 또는 다결정 반도체층으로 형성된 주사선 구동 회로(204), 신호선 구동 회로(203)가 실장되어 있다. 또한 별도 설치된 신호선 구동 회로(203)와 주사선 구동 회로(204) 또는 화소부(202)에 부여되는 각종 신호 및 전위는, FPC(Flexible printed circuit)인 FPC(218a), FPC(218b)로부터 공급되고 있다.
도 7(B) 및 도 7(C)에서, 제 1 기판(201) 위에 형성된 화소부(202)와 주사선 구동 회로(204)를 둘러싸도록, 시일재(205)가 제공되어 있다. 또 화소부(202)와 주사선 구동 회로(204)의 위에 제 2 기판(206)이 설치되어 있다. 따라서 화소부(202)와 주사선 구동 회로(204)는, 제 1 기판(201)과 시일재(205)와 제 2 기판(206)에 의해, 표시 소자와 함께 봉지되어 있다. 도 7(B) 및 도 7(C)에서는, 제 1 기판(201) 위의 시일재(205)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체층 또는 다결정 반도체층으로 형성된 신호선 구동 회로(203)가 실장되어 있다. 도 7(B) 및 도 7(C)에서는, 별도 설치된 신호선 구동 회로(203)와 주사선 구동 회로(204) 또는 화소부(202)에 부여되는 각종 신호 및 전위는 FPC(218)로부터 공급되고 있다.
또 도 7(B) 및 도 7(C)에서는, 신호선 구동 회로(203)를 별도 형성하여, 제 1 기판(201)에 실장하고 있는 예를 나타내고 있지만, 본 발명의 일 양태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
또한 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니고, COG(Chip On Glass) 법, 와이어 본딩법, 혹은 TAB(Tape Automated Bonding) 법 등을 이용해도 좋음을 주목하라. 도 7(A)은 COG법에 의해 신호선 구동 회로(203), 주사선 구동 회로(204)를 실장하는 예이다. 도 7(B)은 COG법에 의해 신호선 구동 회로(203)를 실장하는 예이다. 도 7(C)은 TAB법에 의해 신호선 구동 회로(203)를 실장하는 예이다.
또, 표시 장치는 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한 본 명세서 중에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함함)을 가리킨다. 또, 커넥터, 예를 들면 FPC 혹은 TAB 테이프 혹은 TCP가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또 제 1 기판(201) 위에 형성된 화소부 및 주사선 구동 회로는 트랜지스터를 복수 가지고 있어, 실시형태 1에서 일례를 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 설치되는 표시 소자로서는, 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 소자 등을 포함한다. 또, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
반도체 장치의 일 형태에 대해, 도 8 내지 도 10을 이용하여 설명한다. 도 8 내지 도 10은 도 7(B)의 M－N선에서의 단면도에 상당한다.
도 8 내지 도 10에 나타내는 바와 같이, 반도체 장치는 접속 단자 전극(215) 및 단자 전극(216)을 가지고 있다. 접속 단자 전극(215) 및 단자 전극(216)은 FPC(218)가 가지는 단자와 이방성 도전층(219)을 통하여, 전기적으로 접속되어 있다.
접속 단자 전극(215)은 제 1 전극(230)과 같은 도전층으로 형성된다. 단자 전극(216)은 트랜지스터(210), 트랜지스터(211)의 소스 전극 및 드레인 전극과 같은 도전층으로 형성되어 있다.
또 제 1 기판(201) 위에 형성된 화소부(202)와 주사선 구동 회로(204)의 각각은 트랜지스터를 복수 가지고 있다. 도 8 내지 도 10에서는, 화소부(202)에 포함되는 트랜지스터(210)와, 주사선 구동 회로(204)에 포함되는 트랜지스터(211)를 예시하고 있다.
본 실시형태에서는, 트랜지스터(210), 트랜지스터(211)로서, 실시형태 1에 설명한 트랜지스터를 적용할 수 있다. 트랜지스터(210), 트랜지스터(211)는 전기적 특성 변동이 억제되어 있어 전기적으로 안정적이다. 전술한 바와 같이, 도 8 내지 도 10에 나타내는 본 실시형태의 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다.
화소부(202)에 설치된 트랜지스터(210)는 표시 소자와 전기적으로 접속하여, 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있다면 특별히 한정되지 않고, 다양한 표시 소자를 이용할 수 있다.
도 8에 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예를 나타낸다. 도 8에서, 표시 소자인 액정 소자(213)는 제 1 전극(230), 제 2 전극(231), 및 액정층(208)을 포함한다. 또한 액정층(208)을 협지하도록 배향층으로서 기능하는 절연층(232, 233)이 형성되어 있음을 주목하라. 제 2 전극(231)은 제 2 기판(206)측에 설치된다. 제 1 전극(230)과 제 2 전극(231)은 협지된 액정층(208)을 통하여 적층하는 구성으로 되어 있다.
또, 스페이서(235)는 절연층을 선택적으로 에칭함으로써 얻어지는 주상의(columnar) 스페이서이며, 액정층(208)의 두께(셀 갭)를 제어하기 위해 설치되어 있다. 또한 구상의(spherical) 스페이서를 이용해도 좋다.
표시 소자로서 액정 소자를 이용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용한다. 이러한 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타낸다.
또, 배향층이 불필요한 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나로서, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해 카이럴제를 혼합시킨 액정 조성물을 액정층에 이용한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향층을 형성하지 않아도 되므로 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 발생되는 정전 방전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능하게 된다.
또, 액정 재료의 고유 저항율은 1×109 Ω·cm 이상이며, 바람직하게는 1×1011 Ω·cm 이상이며, 더욱 바람직하게는 1×1012 Ω·cm 이상이다. 또한 본 명세서에서의 고유 저항율의 값은 20℃에서 측정한 값으로 함을 주목하라.
액정 표시 장치에 형성되는 보유 용량의 크기는, 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정의 기간 동안 전하를 보유할 수 있도록 설정된다. 고순도의 산화물 반도체층을 가지는 트랜지스터를 이용함으로써, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 가지는 보유 용량을 형성하면 충분하다.
본 실시형태에 이용하는 고순도화된 산화물 반도체층을 이용한 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 그러므로, 화상 신호 등의 전기 신호의 보유 시간을 길게 할 수 있고, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 얻는다.
또, 본 실시형태에 이용하는 고순도화된 산화물 반도체층을 이용한 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 따라서, 액정 표시 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또, 상기 트랜지스터는 동일 기판 위에 구동 회로부 또는 화소부에 나누어 만들어 제작할 수 있기 때문에, 액정 표시 장치의 부품 점수를 삭감할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In－Plane－Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetricaligned Micro－cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용한다.
또, 노멀리-블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 여기서, 수직 배향 모드란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이며, 전압이 인가되어 있지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 수직 배향 모드로서는 몇 개의 예를 들고 있지만, 예를 들면, MVA(Multi－Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 이용한다. 또, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어, 각각 다른 영역에서 분자를 다른 방향으로 배향되도록 고안되어 있는 멀티 도메인화 혹은 멀티 도메인 설계라고 불리는 방법을 이용한다.
또, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 형성한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원 편광을 이용해도 좋다. 또, 광원으로서 백 라이트, 사이드 라이트 등을 이용해도 좋다.
또, 백 라이트로서 복수의 발광 다이오드(LED)를 이용하여, 시간 분할 표시 방식(필드 시퀀셜 구동 방식)을 행하는 것도 가능하다. 필드 시퀀셜 구동 방식을 적용함으로써, 컬러 필터를 이용하지 않고, 컬러 표시를 행하는 것이 가능하다.
또, 화소부에서의 표시 방식은, 프로그래시브 방식이나 인터레이스 방식 등을 이용한다. 또, 컬러 표시할 때에 화소에서 제어하는 색요소로서는, RGB(R은 적, G는 녹, B는 청을 나타냄)의 삼색에 한정되지 않는다. 예를 들면, RGBW(W는 흰색을 나타냄), 또는 RGB에, 옐로우, 시안, 마젠타 등을 일색 이상 추가한 것이 있다. 또한 색요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 단, 본 발명은 컬러 표시의 표시 장치에 한정되는 것은 아니고, 모노크롬 표시의 표시 장치에 적용할 수도 있음을 주목하라.
또, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스를 이용하는 발광 소자를 적용해도 좋다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는, 발광 소자에게 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이고, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 그것을 다시 전극으로 끼운 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국지형 발광이다. 또한 여기에서는, 발광 소자로서 유기 EL 소자를 이용하여 설명함을 주목하라.
발광 소자는 광을 꺼내기 위해 적어도 한 쌍의 전극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자가 형성된다. 기판과는 반대측의 면으로부터 광을 꺼내는 상면 사출이나, 기판측의 면으로부터 광을 꺼내는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 광을 꺼내는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자를 적용해도 좋다.
도 9에 표시 소자로서 발광 소자를 고용한 발광 장치의 예를 나타낸다. 표시 소자인 발광 소자(243)는 화소부(202)에 설치된 트랜지스터(210)와 전기적으로 접속하고 있다. 또한 발광 소자(243)의 구성은 제 1 전극(230), 전계 발광층(241), 제 2 전극(231)의 적층 구조이지만, 도 9에 나타낸 적층 구성에 한정되지 않는다. 발광 소자(243)로부터 꺼내는 광의 방향 등에 맞추어, 발광 소자(243)의 구성은 적절히 바꾸어도 좋다.
격벽(240)은 유기 절연 재료, 또는 무기 절연 재료를 이용하여 형성한다. 특히 감광성의 수지 재료를 이용하여, 제 1 전극(230) 위에 개구부를 형성하고, 그 개구부의 측벽을 연속한 곡률을 가지는 경사면으로 하는 것이 바람직하다.
전계 발광층(241)은 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 좋다.
발광 소자(243)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극(231) 및 격벽(240) 위에 보호층을 형성해도 좋다. 보호층으로서는, 질화 실리콘층, 질화 산화 실리콘층, DLC(Diamond Like Carbon)층 등을 들 수 있다. 또, 제 1 기판(201), 제 2 기판(206), 및 시일재(205)에 의해 봉지된 공간에는 충전재(244)가 형성되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입(sealed))하는 것이 바람직하다.
충전재(244)로서는 질소나 아르곤 등의 불활성 가스 외에, 자외선 경화 수지 또는 열경화 수지를 이용해도 좋다. 예를 들면, PVC(폴리비닐 클로라이드), 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌 비닐 아세테이트) 등을 이용한다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ／4판, λ／2판), 컬러 필터 등의 광학 필름을 적절히 제공해도 좋다. 또, 편광판 또는 원 편광판에 반사 방지층을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 비침을 저감할 수 있는 안티글레어(anti-glare) 처리를 실시해도 좋다.
또, 표시 장치로서 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는 전기 영동(泳動) 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기에 편하고, 다른 표시 장치에 비해 저소비 전력이며, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 표시 장치는 다양한 형태를 생각할 수 있다. 전기 영동 표시 장치는 플러스의 전하를 가지는 제 1 입자와, 마이너스의 전하를 가지는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이다. 마이크로 캡슐에 전계를 인가하는 것에 의해, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시키고, 한쪽에 집합한 입자의 색만을 표시하는 것이다. 또한 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 이동하지 않는 것임을 주목하라. 또, 제 1 입자의 색과 제 2 입자의 색은 서로 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는, 유전정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이다. 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또, 컬러 필터나 색소를 가지는 입자를 이용하는 것에 의해 컬러 표시도 가능하다.
또한 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네센트 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료 또는 이들의 복합 재료를 이용하면 좋음을 주목하라.
또, 전자 페이퍼로서, 트위스트 볼 표시 방식을 이용하는 표시 장치를 적용해도 좋다. 트위스트 볼 표시 방식이란, 백과 흑으로 나누어 도포된 구형 입자를 표시 소자에 이용하는 전극인 제 1 전극 및 제 2 전극의 사이에 배치하고, 제 1 전극과 제 2 전극 사이에 전위차를 일으켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
도 10에, 반도체 장치의 일 형태로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 도 10의 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다.
트랜지스터(210)와 접속하는 제 1 전극(230)과, 제 2 기판(206)에 설치된 제 2 전극(231)의 사이에는, 흑색 영역(255a) 및 백색 영역(255b)을 가지고, 주위에 액체로 채워져 있는 캐비티(252)를 포함하는 구형 입자(253)가 형성되어 있다. 구형 입자(253)의 주위는 수지 등의 충전재(254)로 충전되어 있다. 제 2 전극(231)이 공통 전극(대향 전극)에 상당한다. 제 2 전극(231)은 공통 전위선과 전기적으로 접속된다.
또한 도 8 내지 도 10에서, 제 1 기판(201), 제 2 기판(206)으로서는 유리 기판 외에, 가요성을 가지는 기판이 이용될 수 있다. 예를 들면 투광성을 가지는 플라스틱 기판 등을 이용한다. 플라스틱으로서는, FRP(Fiberglass－Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용한다. 또, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 이용해도 좋다.
절연층(221)은 무기 절연 재료 또는 유기 절연 재료를 이용하여 형성한다. 또한 아크릴 수지, 폴리이미드 수지, 벤조시클로부텐 수지, 폴리아미드 수지, 에폭시 수지 등의 내열성을 가지는 유기 절연 재료를 이용하면, 평탄화 절연층으로서 적합함을 주목하라. 또한 상기 유기 절연 재료 외에, 저유전율 재료(low－k 재료), 실록산계 수지, PSG(phosphosilicate glass：인 유리), BPSG(borophosphosilicate glass：인 붕소 유리) 등을 이용한다. 또한 이러한 재료로 구성되는 절연층을 복수 적층하여, 절연층(221)으로 해도 좋다.
절연층(221)의 성막법은 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, 스핀 코트법, 디핑법, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 롤 코팅, 커튼 코팅, 나이프 코팅 등을 이용한다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서 광이 투과하는 화소부에 설치되는 기판과, 절연층, 도전층 등의 박막은 모두 가시광의 파장 영역의 광에 대하여 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극 및 제 2 전극(화소 전극, 공통 전극, 대향 전극 등이라고도 함)에서는, 꺼내는 광의 방향, 전극이 설치되는 장소, 및 전극의 패턴 구조에 의해 투광성, 반사성을 선택하면 좋다.
제 1 전극(230), 제 2 전극(231)에는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용한다.
또, 제 1 전극(230), 제 2 전극(231)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 혹은 그 질화물로부터 하나, 또는 복수종을 이용한다.
또, 제 1 전극(230), 제 2 전극(231)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용한다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 이용해도 좋다. 예를 들면, 폴리아닐린 혹은 그 유도체, 폴리피롤 혹은 그 유도체, 폴리티오펜 혹은 그 유도체, 또는 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 혹은 그 유도체 등을 들 수 있다.
또, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 형성하는 것이 바람직하다. 보호 회로는, 비선형 소자를 이용하여 구성하는 것이 바람직하다.
이상과 같이 실시형태 1에 예시한 트랜지스터를 적용함으로써, 소비 전력이 작고, 또한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한 실시형태 1에 예시한 트랜지스터는 상술한 표시 기능을 가지는 반도체 장치뿐만 아니라, 전원 회로에 탑재되는 파워 디바이스, LSI 등의 반도체 집적 회로, 대상물의 정보를 읽어내는 이미지 센서 기능을 가지는 반도체 장치 등 다양한 기능을 가지는 반도체 장치에 적용하는 것이 가능함을 주목하라.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용해도 좋다.
(실시형태 3)
본 발명의 일 양태인 반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에 설명한 반도체 장치를 구비하는 전자기기의 예에 대하여 설명한다.
도 11(A)은 노트형의 퍼스널 컴퓨터이며, 본체(301), 하우징(302), 표시부(303), 키보드(304) 등에 의해 구성되어 있다. 실시형태 1 또는 2에 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 노트형의 퍼스널 컴퓨터로 할 수 있다.
도 11(B)은 휴대 정보 단말(PDA)이며, 본체(311)에는 표시부(313)와 외부 인터페이스(315)와 조작 버튼(314) 등이 설치되어 있다. 또 조작용의 부속품으로서 스타일러스(312)가 있다. 실시형태 1 또는 2에 나타낸 반도체 장치를 적용함으로써, 보다 신뢰성이 높은 휴대 정보 단말(PDA)로 할 수 있다.
도 11(C)은 전자 서적의 일례를 나타낸다. 예를 들면, 전자 서적(320)은 하우징(321) 및 하우징(322)의 2개의 하우징으로 구성되어 있다. 하우징(321) 및 하우징(322)은 축부(325)에 의해 일체로 되어 있고, 이 축부(325)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 전자 서적(320)은 종이 서적과 같은 동작을 행하는 것이 가능해진다.
하우징(321)에는 표시부(323)가 조립되고, 하우징(322)에는 표시부(324)가 각각 조립되어 있다. 표시부(323) 및 표시부(324)는 연속된 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 11(C)에서는 표시부(323))에 문장을 표시하고, 좌측의 표시부(도 11(C)에서는 표시부(324))에 화상을 표시할 수 있다. 실시형태 1 또는 2에 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 전자 서적(320)으로 할 수 있다.
또, 도 11(C)에서는, 하우징(321)에 조작부 등을 구비한 예를 나타낸다. 예를 들면, 하우징(321)에서 전원(326), 조작 키(327), 스피커(328) 등을 구비하고 있다. 조작 키(327)에 의해, 페이지를 넘길 수 있다. 또한 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 좋음을 주목하라. 또, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다. 또한 전자 서적(320)은 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.
또, 전자 서적(320)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
도 11(D)은 휴대전화이며, 하우징(330) 및 하우징(331)의 2개의 하우징으로 구성되어 있다. 하우징(331)에는, 표시 패널(332), 스피커(333), 마이크로폰(334), 포인팅 디바이스(336), 카메라용 렌즈(337), 외부 접속 단자(338) 등을 구비하고 있다. 또, 하우징(330)에는 휴대형 정보단말기의 충전을 행하는 태양전지 셀(340), 외부 메모리 슬롯(341) 등을 구비하고 있다. 또, 안테나는 하우징(331) 내부에 내장되어 있다. 실시형태 1 또는 2에 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 휴대전화로 할 수 있다.
또, 표시 패널(332)은 터치 패널을 구비하고 있고, 도 11(D)에는 영상 표시되고 있는 복수의 조작 키(335)를 점선으로 나타낸다. 또한 휴대전화는 태양전지 셀(340)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있음을 주목하라.
표시 패널(332)은 사용 형태에 따라 표시의 방향이 적절히 변화한다. 또, 휴대전화는 표시 패널(332)과 동일면 위에 카메라용 렌즈(337)를 구비하고 있기 때문에, 영상 통화가 가능하다. 스피커(333) 및 마이크로폰(334)은 음성 통화에 한정하지 않고, 영상 통화, 녹음, 재생 등이 가능하다. 또한 하우징(330)과 하우징(331)은 슬라이드하여, 도 11(D)과 같이 펼쳐진 상태로부터 서로 겹친 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(338)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또, 외부 메모리 슬롯(341)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 11(E)은 텔레비전 장치의 일례를 나타낸다. 텔레비전 장치(360)는 하우징(361)에 표시부(363)가 조립되어 있다. 표시부(363)에 의해, 영상을 표시하는 것이 가능하다. 또, 여기에서는, 스탠드(365)에 의해 하우징(361)을 지지한 구성을 나타내고 있다. 실시형태 1 또는 2에 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 텔레비전 장치(360)로 할 수 있다.
텔레비전 장치(360)의 조작은 하우징(361)이 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의해 행할 수 있다. 또한, 리모콘 조작기에, 이 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 해도 좋다.
또한 텔레비전 장치(360)는 수신기나 모뎀 등을 구비한 구성으로 함을 주목하라. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있다. 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보 통신을 행하는 것도 가능하다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용해도 좋다.
[실시예 1]
본 실시예에서는, 기판으로부터 베이스 절연층을 통하여 산화물 반도체층으로 확산하는 수소에 대하여 설명한다.
본 실시예에서는, 유리 기판과, 유리 기판 위의 베이스 절연층과, 베이스 절연층 위의 산화물 반도체층에 있어서 2차 이온 질량분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해, 수소 농도의 깊이 방향 분석을 행하였다.
본 실시예에서는, 시료 4 내지 시료 7에서의 질량수가 1인 수소 농도의 깊이 방향 분석을 행하였다.
시료 4의 제작 방법을 나타낸다.
먼저, 유리 기판 위에 제 1 산화 실리콘층을 성막했다. 제 1 산화 실리콘층은 본 명세서에서의 베이스 절연층에 해당한다. 또한 제 1 산화 실리콘층의 성막 조건은 이하에 나타내는 바와 같음을 주목하라.
·성막법：RF 스퍼터링법
·타겟：석영 타겟
·성막 가스：Ar(25 sccm), O2(25 sccm)
·전력：1.5 kW(13.56 MHz)
·압력：0.4 Pa
·T－S간 거리：60 mm
·성막시 기판 온도：100℃
·두께：300 nm
다음에, 제 1 산화 실리콘층 위에 산화물 반도체층을 성막했다.
산화물 반도체층의 성막 조건을 이하에 나타낸다.
·성막법：DC 스퍼터링법
·타겟：In－Ga－Zn－O(In2O3：Ga2O3：ZnO = 1：1：2［mol수비］) 타겟
·성막 가스：Ar(30 sccm), O2(15 sccm)
·전력：0.5 kW(DC)
·압력：0.4 Pa
·T－S간 거리：60 mm
·성막시 기판 온도：200℃
·두께：100 nm
다음에, 산화물 반도체층 위에 제 2 산화 실리콘층을 성막했다. 또한 제 2 산화 실리콘층의 성막 조건은 이하에 나타내는 바와 같음을 주목하라.
·성막법：RF 스퍼터링법
·타겟：석영 타겟
·성막 가스：Ar(25 sccm), O2(25 sccm)
·전력：1.5 kW(13.56 MHz)
·압력：0.4 Pa
·T－S간 거리：60 mm
·성막시 기판 온도：100℃
·두께：100 nm
또한 제 1 산화 실리콘층으로부터 제 2 산화 실리콘층의 성막 공정까지를 진공에서 연속으로 행하였음을 주목하라. 이상으로 시료 4를 완성했다.
계속하여, 시료 5에 대하여 설명한다. 각층의 성막 방법에 대해서는 시료 4를 참작한다.
먼저, 제 1 산화 실리콘층을 성막하기 전의 유리 기판에 대해, 제 1 열처리를 행하였다. 제 1 열처리는, 1×10－5 Pa의 진공 중에서, 기판 온도를 400℃, 시간을 10분으로 했다.
다음에, 제 1 열처리 후, 제 1 산화 실리콘층을 성막했다.
다음에, 제 1 산화 실리콘층 위에 산화물 반도체층을 성막했다.
다음에, 산화물 반도체층 위에 제 2 산화 실리콘층을 성막했다.
제 1 열처리로부터 제 2 산화 실리콘층의 성막까지 공정을 진공에서 연속으로 행하였다. 전술한 바와 같이, 시료 5를 완성했다.
여기서, 시료 4, 시료 5에 대하여 제 2 열처리를 행하여, 각각 시료 6, 시료 7을 얻게 된다. 제 2 열처리는 온도를 450℃, 시간을 1시간, 질소 분위기 중에서 행하였다.
시료 4 내지 시료 7에서의 제 1 열처리 및 제 2 열처리의 유무에 대해, 표 1에 나타낸다.
시료명 제 1 열처리 제 2 열처리
시료 4 없음 없음
시료 5 있음 없음
시료 6 없음 있음
시료 7 있음 있음
시료 4 내지 시료 7의 SIMS의 결과를 각각 도 15 내지 도 18에 나타낸다.
도 15는 시료 4의 SIMS의 결과이다. 실선(1001)은 질량수가 1인 수소 농도를, 실선(1003)은 질량수가 30인 실리콘의 2차 이온 강도를, 실선(1005)은 질량수가 16인 산소의 2차 이온 강도를 나타낸다.
도 16은 시료 5의 SIMS의 결과이다. 실선(1101)은 질량수가 1인 수소 농도를, 실선(1103)은 질량수가 30인 실리콘의 2차 이온 강도를, 실선(1105)은 질량수가 16인 산소의 2차 이온 강도를 나타낸다.
도 17은 시료 6의 SIMS의 결과이다. 실선(1201)은 질량수가 1인 수소 농도를, 실선(1203)은 질량수가 30인 실리콘의 2차 이온 강도를, 실선(1205)은 질량수가 16인 산소의 2차 이온 강도를 나타낸다.
도 18은 시료 7의 SIMS의 결과이다. 실선(1301)은 질량수가 1인 수소 농도를, 실선(1303)은 질량수가 30인 실리콘의 2차 이온 강도를, 실선(1305)은 질량수가 16인 산소의 2차 이온 강도를 나타낸다.
또한 범위(1011)는 제 2 산화 실리콘층을, 범위(1012)는 산화물 반도체층을, 범위(1013)는 제 1 산화 실리콘층을, 범위(1014)는 유리 기판을 나타낸다. 여기서, 산화 실리콘의 표준 샘플을 사용하여 수소 농도를 정량화했기 때문에, 질량수가 1인 수소 농도의 정량 범위는 범위(1011) 및 범위(1013)이다.
시료 4와 시료 5를 비교하면, 어느 시료도 유리 기판 부근에서의 제 1 산화 실리콘층 내에 수소 농도의 피크를 가지는 것을 알 수 있었다. 피크에서의 수소 농도는 시료 4에서 3.7×1020 atoms/cm3, 시료 5에서 1.1×1020 atoms/cm3였다.
시료 4와 시료 6을 비교하면, 시료 6에서는 제 1 산화 실리콘층 내인 깊이 500 nm에서 깊이 400 nm의 범위에 수소 농도가 높은 영역이 있는 것을 알 수 있다. 이것은, 제 2 열처리에 의해 수소가 확산하는 것에 기인한다.
마찬가지로, 시료 5와 시료 7을 비교하면, 시료 7에서는 제 1 산화 실리콘층 내인 깊이 500 nm에서 깊이 450 nm의 범위에 수소 농도가 높은 영역이 있는 것을 알 수 있다.
시료 6과 비교하여 시료 7은, 상기 제 1 산화 실리콘층의 수소의 확산량이 시료 6보다 적다는 것을 알 수 있다.
또, 제 1 산화 실리콘층을 두껍게 성막하는 것으로도, 상기 제 1 산화 실리콘층의 수소의 확산량을 줄이는 효과를 얻을 수 있다는 것이 나타났다.
본 실시예로부터, 기판 표면에 있는 수소를 제 1 열처리에 의해 미리 저감해 둠으로써, 제 2 열처리에 의한 산화물 반도체층으로 수소가 확산하는 것의 부작용을 저감할 수 있다는 것을 알 수 있다.
[실시예 2]
본 실시예에서는, 도 1에 나타내는 구조의, 산화물 반도체층을 가지는 트랜지스터의 제작 방법과 제(諸) 특성에 대하여 설명한다. 본 실시예에서는, 시료 1 내지 시료 3을 제작하여, 각각의 제 특성을 측정했다.
기판으로서 유리 기판을 이용했다.
유리 기판에 대하여, 제 1 열처리를 행하였다. 제 1 열처리는, 1×10－5 Pa의 진공 중에서, 기판 온도를 400℃, 시간을 10분으로 하여 행하였다.
그 후, 진공에서 연속으로, 베이스 절연층 및 산화물 반도체층을 형성했다.
베이스 절연층의 성막 조건을 이하에 나타낸다.
·성막법：RF 스퍼터링법
·타겟：석영 타겟
·성막 가스：Ar(25 sccm), O2(25 sccm)
·전력：1.5 kW(13.56 MHz)
·압력：0.4 Pa
·T－S간 거리：60 mm
·성막시 기판 온도：100℃
·두께：300 nm
산화물 반도체층의 성막 조건을 이하에 나타낸다.
·성막법：DC 스퍼터링법
·타겟：In－Ga－Zn－O(In2O3：Ga2O3：ZnO = 1：1：2［mol수비］) 타겟
·성막 가스：Ar(30 sccm), O2(15 sccm)
·전력：0.5 kW(DC)
·압력：0.4 Pa
·T－S간 거리：60 mm
·성막시 기판 온도：200℃
·두께：30 nm
다음에, 산화물 반도체층을 가공하여, 섬 형상의 산화물 반도체층을 형성했다.
다음에, DC 스퍼터링법을 이용하여, 도전층인 텅스텐층을 100 nm의 두께로 성막하고, 텅스텐층을 가공하여 소스 전극 및 드레인 전극을 형성했다.
다음에, 플라즈마 CVD법을 이용하여, 게이트 절연층으로서 산화 질화 실리콘층을 15 nm의 두께로 성막했다.
다음에, DC 스퍼터링법을 이용하여, 도전층인 질화 탄탈층 및 텅스텐층을 각각 15 nm 및 135 nm의 두께로 성막하고, 가공하여 게이트 전극을 형성했다.
다음에, 제 2 열처리를 행하였다. 제 2 열처리는 질소 가스 분위기에서 온도를 250℃, 300℃ 또는 350℃로 하고, 시간을 1시간으로 하여 행하였다. 이때, 시료 1의 가열 온도를 250℃로 하고, 시료 2의 가열 온도를 300℃로 하고, 시료 3의 가열 온도를 350℃로 했다.
이상의 공정에 의해, 본 실시예의 트랜지스터를 제작했다.
본 실시예의 트랜지스터에 있어서의 드레인 전류(Ids)－게이트 전압(Vgs) 측정 결과에 대하여 도 12 내지 도 14에 나타낸다. 25점의 측정 결과는 모두 표시되었다. 채널 길이(L)는 0.8μm 및 3μm이며, 채널 폭(W)은 10μm이다. 또한 트랜지스터의 소스 전극과 드레인 전극 사이의 전압(Vds)은 3 V로 하였음을 주목하라.
도 12(A) 및 도 12(B)는 시료 1의 Ids－Vgs 측정 결과이다. 도 12(A) 및 도 12(B)는 각각 채널 길이(L)가 0.8μm 및 3μm의 트랜지스터의 측정 결과를 나타낸다. 도 13(A) 및 도 13(B)는 시료 2의 Ids－Vgs 측정 결과이다. 도 13(A) 및 도 13(B)는 각각 채널 길이(L)가 0.8μm 및 3μm의 트랜지스터의 측정 결과를 나타낸다. 도 14(A) 및 도 14(B)는 시료 3의 Ids－Vgs 측정 결과이다. 도 14(A) 및 도 14(B)는 각각 채널 길이(L)가 0.8μm 및 3μm인 트랜지스터의 측정 결과를 나타낸다.
도 12 내지 도 14로부터 도출한 각 트랜지스터의 제 특성을 표 2에 나타낸다. 표 2에는, 스레숄드 전압 및 Vgs = 0 V에서의 전류값을 나타낸다.
시료명 채널 길이(L)
[μm]		 제 2 열처리 온도
(℃)		 스레숄드 전압
[V]		 전류값 (Vgs=0V)
[A]
시료 1 0.8 250 0.22 1.7E-08
시료 2 0.8 300 0.70 4.8E-11
시료 3 0.8 350 0.72 1.2E-12
시료 1 3 250 0.40 8.1E-10
시료 2 3 300 0.68 9.7E-13
시료 3 3 350 0.71 1.0E-13 이하
표 2로부터, 스레숄드 전압은 시료 3＞시료 2＞시료 1이 되었다. 이 경향은 채널 길이(L)가 작은 경우에 현저했다.
또, 표 2로부터, Vgs = 0 V에서의 전류값은 시료 1＞시료 2＞시료 3이 되었다. 특히, 시료 3의 채널 길이가 3μm의 결과에서는, 전류값이 1.0×10－13 A 이하의 매우 작은 값이 되었다. 이 경향은, 채널 길이(L)가 작은 경우에 현저했다.
이와 같이, 본 실시예에서, 노멀리-오프의 특성 및 Vgs = 0V에서의 매우 작은 전류값을 가지는 트랜지스터를 얻을 수 있었다.
[실시예 3]
본 실시예에서는, 베이스 절연층으로부터 산화물 반도체층으로 확산하는 산소에 대하여 설명한다.
또한 산화물 반도체층으로의 산소의 확산을 평가하기 위해, 베이스 절연층 중에 18 O를 함유시키고 있다. 18 O란, 산소의 안정 동위체의 하나로서, 질량수가 18인 산소임을 주목하라. 18 O는 천연에도 약 0.2% 정도 존재한다. 본 실시예에서는, 특별히 언급이 있는 경우만 18 O를 이용한다.
본 실시예에서는, 시료 8 내지 시료 11의 18 O의 깊이 방향 분석을 SIMS를 이용하여 행하였다.
각 시료의 제작 방법을 나타낸다.
먼저, 석영 기판 위에 베이스 절연층으로서 산화 실리콘층을 성막했다. 산화물 반도체층의 성막 조건을 이하에 나타낸다.
·성막법：RF 스퍼터링법
·타겟：석영 타겟
·성막 가스：Ar(25 sccm), O2(25 sccm)
·전력：1.5 kW(13.56 MHz)
·압력：0.4 Pa
·T－S간 거리：60 mm
·성막시 기판 온도：100℃
·두께：300 nm
단, 성막 가스인 산소에는 18 O를 이용했다.
다음에, 산화 실리콘층 위에 산화물 반도체층을 성막했다.
산화물 반도체층의 성막 조건을 이하에 나타낸다.
·성막법：DC 스퍼터링법
·타겟：In－Ga－Zn－O(In2O3：Ga2O3：ZnO = 1：1：2［mol수비］) 타겟
·성막 가스：Ar(30 sccm), O2(15 sccm)
·전력：0.5 kW(DC)
·압력：0.4 Pa
·T－S간 거리：60 mm
·성막시 기판 온도：200℃
·두께：100 nm
다음에, 열처리를 행한다. 열처리의 조건은, 온도를 450℃, 550℃ 또는 650℃, 시간을 1시간, 질소 분위기 하에서 했다. 여기서, 시료 8은 열처리를 행하지 않는 것으로 하고, 시료 9는 가열 온도를 450℃로 하고, 시료 10은 가열 온도를 550℃로 하고, 시료 11은 가열 온도를 650℃로 했다.
도 19에 시료 8 내지 시료 11의 18 O의 깊이 방향 분석의 결과를 나타낸다. 심볼(2001)은 시료 8, 심볼(2003)은 시료 9, 심볼(2005)은 시료 10, 심볼(2007)은 시료 11을 나타낸다. 또, 범위(2011)는 산화물 반도체층, 범위(2013)는 산화 실리콘층을 나타낸다. 여기서, 질량수가 18인 산소의 정량 범위는 범위(2011)이다. 또한 파선(2015)은 산화물 반도체층에서의 18 O의 정량 하한을 나타냄을 주목하라.
시료 8에서는 18 O가 거의 산화물 반도체층으로 확산하지 않는다는 것을 알 수 있었다. 또, 시료 9, 시료 10, 시료 11로 열처리 온도를 높임에 따라, 18 O의 산화물 반도체층으로의 확산 거리가 길어지는 것을 알 수 있었다.
여기서, 18 O의 확산원인 산화 실리콘층에서의 18 O의 표면 농도를 일정하다고 가정하고, 무한원(無限遠)에서의 18 O의 농도는 제로라고 가정하여 확산 계수를 추측했다. 상기 가정에서, 18 O의 깊이 방향의 농도 분포는 이하에 나타내는 수학식 1로 나타내어진다.
[수학식 1]
Figure pct00001
여기서, CS는 산화물 반도체층에서의 18 O의 표면 농도, x는 표면으로부터의 거리(여기에서는 산화 실리콘층 및 산화물 반도체층의 계면으로부터 산화물 반도체층 방향으로의 거리), D는 산화물 반도체층에서의 18 O의 확산 계수, t는 시간이다.
수학식 1을 이용하여 피팅을 행한 결과를 도 20에 나타낸다. 심볼(2101)은 시료 9, 심볼(2103)은 시료 10, 심볼(2105)은 시료 11의 18 O의 농도 분포를 나타낸다. 또, 실선(2111)은 시료 9, 실선(2113)은 시료 10, 실선(2115)은 시료 11의 피팅 커브(fitting curve)를 나타낸다. 여기서, 범위(2121)는 산화물 반도체층, 범위(2123)는 산화 실리콘층을 나타낸다. 여기서, 18 O의 정량 범위는 범위(2121)이다. 또한 파선(2125)은 산화 실리콘층과 산화물 반도체층의 계면, 파선(2127)은 산화물 반도체층의 표면을 나타냄을 주목하라. 또한 시료 8은 도 19로부터 확산을 확인할 수 없었기 때문에 피팅을 행하지 않았을 주목하라.
도 20의 피팅의 결과로부터 시료 9에서의 18 O의 확산 계수는 1.2×10－17 cm2/초, 시료 10에서의 18 O의 확산 계수는 1.0×10－15 cm2/초, 시료 11에서의 18 O의 확산 계수는 1.0×10－14 cm2/초였다.
여기서, 산화물 반도체층의 온도(T)에서의 18 O의 확산 계수 D는 수학식 2와 같이 나타낼 수 있다.
[수학식 2]
Figure pct00002
D0는 빈도 인자, Ea는 활성화 에너지, k는 볼츠만 정수이다.
수학식 2의 양변의 자연 로그를 취하면, 수학식 3이 된다.
[수학식 3]
Figure pct00003
즉, T의 역수에 대하여 lnD를 플롯한 직선의 기울기는 -(Ea/k), 절편은 lnD0가 된다.
여기서, 도 20으로부터 얻어진 시료 9 내지 시료 11에서의 D의 자연 로그와 T의 역수를 플롯하여 도 21에 나타낸다. 도 21의 플롯을 근사하면, lnD0 = －7.4864, －(Ea/k) = －22624가 얻어졌다. 즉, D0 = 5.607×10－4 cm2/초이다. 또, k는 1.3807×10－23 J/K이기 때문에, Ea = 3.124×10－19 J가 된다. 단위 환산하면, Ea = 1.95 eV가 얻어진다.
본 실시예에 의해, 산화 실리콘층으로부터 산화물 반도체층으로의 산소의 확산을 확인할 수 있었다.
또, 열처리 온도가 높을수록, 산화 실리콘층으로부터 산화물 반도체층으로 더 많은 산소가 확산되어, 산화물 반도체층 및 산화 실리콘층의 계면 준위, 및 산화물 반도체층의 산소 결손의 저감을 실현할 수 있다는 것을 알 수 있었다.
본 출원은 본 명세서에 전문이 참조로서 통합되고, 2010년 7월 27일자로 일본 특허청에 출원된 일련 번호가 2010-168404호인 일본 특허 출원에 기초한다.
100：기판 102：베이스 절연층
104：산화물 반도체층 106：산화물 반도체층
108a：소스 전극 108b：드레인 전극
112：게이트 절연층 114：게이트 전극
116a：배선 116b：배선
122a：소스 영역 122b：드레인 영역
124：층간 절연층 126：채널 영역
130a：콘택트홀 130b：콘택트홀
151：트랜지스터 152：트랜지스터
153：트랜지스터 201：제 1 기판
202：화소부 203：신호선 구동 회로
204：주사선 구동 회로 205：시일재
206：제 2 기판 208：액정층
210：트랜지스터 211：트랜지스터
213：액정 소자 215：접속 단자 전극
216：단자 전극 218：FPC
218a：FPC 218b：FPC
219：이방성 도전층 221：절연층
230：제 1 전극 231：제 2 전극
232：절연층 233：절연층
235：스페이서 240：격벽
241：전계 발광층 243：발광 소자
244：충전재 252：캐비티
253：구형 입자 254：충전재
255a：흑색 영역 255b：백색 영역
301：본체 302：하우징
303：표시부 304：키보드
311：본체 312：스타일러스
313：표시부 314：조작 버튼
315：외부 인터페이스 320：전자 서적
321：하우징 322：하우징
323：표시부 324：표시부
325：축부 326：전원
327：조작 키 328：스피커
330：하우징 331：하우징
332：표시 패널 333：스피커
334：마이크로폰 335：조작 키
336：포인팅 디바이스 337：카메라용 렌즈
338：외부 접속 단자 340：태양전지 셀
341：외부 메모리 슬롯 360：텔레비전 장치
361：하우징 363：표시부
365：스탠드 1001：실선
1003：실선 1005：실선
1011：범위 1012：범위
1013：범위 1014：범위
1101：실선 1103：실선
1105：실선 1201：실선
1203：실선 1205：실선
1301：실선 1303：실선
1305：실선 2001：심볼
2003：심볼 2005：심볼
2007：심볼 2011：범위
2013：범위 2015：파선
2101：심볼 2103：심볼
2105：심볼 2111：실선
2113：실선 2115：실선
2121：범위 2123：범위
2125：파선 2127：파선

Claims (10)

  1. 반도체 장치로서,
    기판 위에 형성된 베이스 절연층과,
    상기 베이스 절연층 위에 형성된 산화물 반도체층을 가지고,
    상기 기판 및 상기 베이스 절연층의 계면에서의 수소 농도가 1.1×1020 atoms/cm3 이하인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 베이스 절연층은 승온 이탈 가스 분광법 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018 atoms/cm3 이상인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 베이스 절연층은 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당에 포함하는 산화 실리콘인 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치의 제작 방법으로서,
    기판에 제 1 열처리를 행하고,
    상기 기판 위에 베이스 절연층을 성막하고,
    상기 베이스 절연층 위에 산화물 반도체층을 성막하고,
    상기 제 1 열처리로부터 상기 산화물 반도체층의 형성까지 대기에 노출시키지 않고 일련의 단계들이 행해지는 것을 특징으로 하는 반도체 장치의 제작 방법.
  5. 제 4 항에 있어서,
    상기 제 1 열처리의 온도가 100℃ 이상이고 기판 변형점의 미만인 것을 특징으로 하는 반도체 장치의 제작 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 열처리의 수행으로부터 상기 산화물 반도체층의 성막까지의 일련의 단계들이 진공에서 행해지는 것을 특징으로 하는 반도체 장치의 제작 방법.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 베이스 절연층이 승온 이탈 가스 분광법 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018 atoms/cm3 이상인 것을 특징으로 하는 반도체 장치의 제작 방법.
  8. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 베이스 절연층은 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당에 포함하는 산화 실리콘인 것을 특징으로 하는 반도체 장치.
  9. 제 4 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층을 섬 형상으로 가공하고,
    상기 섬 형상으로 가공된 산화물 반도체층을 피복하는 게이트 절연층을 성막하고,
    상기 게이트 절연층의 성막으로부터 트랜지스터의 제작에 이르는 동안에, 상기 기판에 제 2 열처리를 2회 이상 행하는 것을 특징으로 하는 반도체 장치의 제작 방법.
  10. 제 9 항에 있어서,
    상기 제 2 열처리의 온도가 150℃ 이상이고 기판의 변형점 미만인 것을 특징으로 하는 반도체 장치의 제작 방법.
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