KR20130029267A - 전력 모듈 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 전력 모듈 패키지 및 그 제조방법에 관한 것으로서, 서로 이격되어 배치된 제1 방열 플레이트와 제2 방열 플레이트를 포함하는 방열 플레이트; 방열 플레이트 상에 형성된 절연층; 절연층 상에 형성된 메탈층; 메탈층 상에 실장된 반도체 소자; 및 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층과 반도체 소자를 연결하도록 형성된 리드 스페이서;를 포함하고, 제1 방열 플레이트측의 메탈층 상에 형성된 반도체 소자와 제2 방열 플레이트측의 메탈층 상에 형성된 반도체 소자는 적층 형태로 배치된 것을 특징으로 한다.

Description

전력 모듈 패키지 및 그 제조방법{Power Module Package and Method for Manufacturing the same}
본 발명은 전력 모듈 패키지 및 그 제조방법에 관한 것이다.
전 세계적으로 에너지 사용량이 증가함에 따라, 제한된 에너지의 효율적인 사용에 지대한 관심이 집중되기 시작했다. 이에 따라, 기존 가전용, 산업용 제품에서 에너지의 효율적인 컨버젼(Conversion)을 위한 IPM(Intelligent Power Module)을 적용한 인버터의 채용이 가속화되고 있다.
이와 같은 전력 모듈의 확대 적용에 따라 시장의 요구는 더욱더 고집적화, 고용량화, 소형화되고 있으며, 이에 따른 전자 부품의 발열 문제에 대한 해결이 중요한 이슈로 떠오르게 되었다.
특히, 고용량 전력 소자(예를 들어, 고용량 IGBT(Insulated Gate Bipolar Transistor) 등)의 적용은 고발열 전력 소자로부터 발생한 열이 상대적으로 열에 취약한 제어 소자에까지 영향을 미쳐 모듈 전체의 성능 및 장기 신뢰성을 떨어뜨리는 결과를 초래하고 있다.
이에 따라, 전력 모듈의 효율 증가와 고신뢰성 확보를 위해 발열 문제를 해결하기 위한 방안으로 전력 모듈과 워터 쿨링 시스템을 별도로 제작하여 결합하는 구조를 반영하고 있는 실정이다.
그러나, 상술한 결합 구조는 각각에 대한 제조 단가가 높고, 디자인 변경이 용이하지 않으며, 소형화할 수 없다는 문제점이 발생한다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 냉각 물질이 흐르는 냉각 채널을 상하부로 구현하여 반도체 소자에게 발생하는 열을 보다 효율적으로 방출할 수 있도록 하기 위한 전력 모듈 패키지 및 그 제조방법을 제공하는 것이다.
또한, 본 발명은 반도체 소자를 적층 형태로 배치하여 3차원 고집적이 가능하도록 하기 위한 것이다.
본 발명의 실시예에 의한 전력 모듈 패키지는, 서로 이격되어 배치된 제1 방열 플레이트와 제2 방열 플레이트를 포함하는 방열 플레이트;
상기 방열 플레이트 상에 형성된 절연층;
상기 절연층 상에 형성된 메탈층;
상기 메탈층 상에 실장된 반도체 소자; 및
상기 제1 방열 플레이트측의 메탈층 또는 상기 제2 방열 플레이트측의 메탈층과 상기 반도체 소자를 연결하도록 형성된 리드 스페이서;
를 포함하고, 상기 제1 방열 플레이트측의 메탈층 상에 형성된 반도체 소자와 상기 제2 방열 플레이트측의 메탈층 상에 형성된 반도체 소자는 적층 형태로 배치될 수 있다.
여기에서, 상기 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 연결되게 형성될 수 있다.
또한, 상기 적층된 반도체 소자가 2쌍이고, 상기 리드 스페이서가 제1 리드 스페이서와 제2 리드 스페이서를 포함하는 경우,
상기 제1 및 제2 리드 스페이서는 각각 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층에 연결되게 형성될 수 있다.
또한, 상기 적층된 반도체 소자가 2쌍이고, 상기 리드 스페이서가 제1 리드 스페이서와 제2 리드 스페이서를 포함하는 경우,
상기 제1 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층에 연결되게 형성되며,
상기 제2 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제2 방열 플레이트측의 메탈층에 연결되게 형성될 수 있다.
또한, 상기 리드 스페이서는, 일측은 제1 방열 플레이트측의 메탈층에 연결되고, 중심영역은 적층된 반도체 소자 사이에 삽입되게 연결되며, 타측은 제2 방열 플레이트측의 메탈층에 연결되게 형성될 수 있다.
또한, 상기 적층된 반도체 소자가 2쌍이고, 상기 리드 스페이서가 제1 리드 스페이서와 제2 리드 스페이서를 포함하는 경우,
상기 제1 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층에 연결되게 형성되며,
상기 제2 리드 스페이서의 일측은 제1 방열 플레이트측의 메탈층에 연결되고, 중심영역은 적층된 반도체 소자 사이에 삽입되게 연결되며, 타측은 제2 방열 플레이트측의 메탈층에 연결되게 형성될 수 있다.
또한, 상기 방열 플레이트의 내부에 냉각물질이 흐를 수 있도록 형성된 냉각 채널;을 더 포함할 수 있다.
또한, 상기 냉각 채널은 상기 방열 플레이트의 두께 방향을 기준으로 중앙에 형성될 수 있다.
또한, 상기 반도체 소자는 전력 소자와 제어 소자를 포함하며,
상기 제1 방열 플레이트측의 메탈층 상에 전력 소자가 실장되고, 상기 제2 방열 플레이트측의 메탈층 상에 제어 소자가 실장될 수 있다.
또한, 상기 반도체 소자는 전력 소자와 제어 소자를 포함하며, 상기 적층된 반도체 소자가 2쌍인 경우,
상기 전력 소자는 각각 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 실장되고,
상기 제어 소자는 각각 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 실장될 수 있다.
또한, 상기 반도체 소자는 제어 소자를 포함하고,
상기 제어 소자는 상기 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 실장될 수 있다.
다른 본 발명의 실시예에 의한 전력 모듈 패키지의 제조방법은, 제1 방열 플레이트와 제2 방열 플레이트를 포함하는 방열 플레이트를 준비하는 단계;
상기 방열 플레이트 상에 절연층을 형성하는 단계;
상기 절연층 상에 메탈층을 형성하는 단계;
상기 메탈층 상에 반도체 소자를 실장하는 단계; 및
상기 제1 방열 플레이트 또는 상기 제2 방열 플레이트와 상기 반도체 소자를 연결하도록 리드 스페이서를 형성하여 상기 제1 방열 플레이트와 제2 방열 플레이트를 결합하되, 상기 제1 방열 플레이트 상에 상기 제2 방열 플레이트를 이격되게 배치하는 단계;를 포함하고, 상기 제1 방열 플레이트측의 메탈층 상에 형성된 반도체 소자와 상기 제2 방열 플레이트측의 메탈층 상에 형성된 반도체 소자는 적층 형태로 배치될 수 있다.
또한, 상기 제1 방열 플레이트 상에 상기 제2 방열 플레이트를 이격되게 배치하는 단계에서,
상기 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 연결되게 형성할 수 있다.
또한, 상기 적층된 반도체 소자가 2쌍이고, 상기 리드 스페이서가 제1 리드 스페이서와 제2 리드 스페이서를 포함하는 경우,
상기 제1 및 제2 리드 스페이서는 각각 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층에 연결되게 형성할 수 있다.
또한, 상기 적층된 반도체 소자가 2쌍이고, 상기 리드 스페이서가 제1 리드 스페이서와 제2 리드 스페이서를 포함하는 경우,
상기 제1 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층에 연결되게 형성하며,
상기 제2 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제2 방열 플레이트측의 메탈층에 연결되게 형성할 수 있다.
또한, 상기 제1 방열 플레이트 상에 상기 제2 방열 플레이트가 이격되게 배치하는 단계에서,
상기 리드 스페이서는, 일측은 제1 방열 플레이트측의 메탈층에 연결되고, 중심영역은 적층된 반도체 소자 사이에 삽입되게 연결되며, 타측은 제2 방열 플레이트측의 메탈층에 연결되게 형성할 수 있다.
또한, 상기 적층된 반도체 소자가 2쌍이고, 상기 리드 스페이서가 제1 리드 스페이서와 제2 리드 스페이서를 포함하는 경우,
상기 제1 방열 플레이트 상에 상기 제2 방열 플레이트가 이격되게 배치하는 단계에서,
상기 제1 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층에 연결되게 형성되며,
상기 제2 리드 스페이서의 일측은 제1 방열 플레이트측의 메탈층에 연결되고, 중심영역은 적층된 반도체 소자 사이에 삽입되게 연결되어 타측은 제2 방열 플레이트측의 메탈층에 연결되게 형성할 수 있다.
또한, 상기 방열 플레이트를 준비하는 단계에서,
상기 방열 플레이트의 내부에 냉각물질이 흐르는 냉각 채널을 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 반도체 소자는 전력 소자와 제어 소자를 포함하는 경우,
상기 반도체 소자를 실장하는 단계에서,
상기 제1 방열 플레이트측의 메탈층 상에 전력 소자를 실장하고, 상기 제2 방열 플레이트측의 메탈층 상에 제어 소자를 실장할 수 있다.
또한, 상기 반도체 소자는 전력 소자와 제어 소자를 포함하며, 상기 적층된 반도체 소자가 2쌍인 경우,
반도체 소자를 실장하는 단계에서,
상기 전력 소자는 각각 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 실장하고,
상기 제어 소자는 각각 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 실장할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 전력 모듈 패키지 및 그 제조방법은, 냉각 물질이 흐르는 냉각 채널을 방열 플레이트를 상하부로 구현하기 때문에, 반도체 소자에서 발생하는 열을 보다 효율적으로 방출할 수 있다는 효과를 기대할 수 있다.
또한, 본 발명은 상하부에 배치된 방열 플레이트가 기판 역할을 수행하기 때문에, 상하부 방열 플레이트 상에 각각 실장된 반도체 소자를 적층형으로 배치할 수 있고, 이로 인해 3차원 고집적이 가능한 전력 모듈 패키지 구조를 제공할 수 있다는 장점이 있다.
또한, 본 발명은 상하부 방열 플레이트 사이에 리드 스페이서를 형성하여 방열 플레이트와 반도체 소자 간을 연결하기 때문에, 와이어 등을 형성하기 위한 공간을 확보할 수 있고, 리드 스페이서를 통해 전기 전달 역할도 수행할 수 있다는 장점이 있다.
도 1은 본 발명의 제1 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 단면도,
도 2는 본 발명의 제2 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 단면도,
도 3은 본 발명의 제3 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 단면도,
도 4는 본 발명에 의한 반도체 소자의 배치 예를 설명하기 위한 도면,
도 5는 본 발명의 실시예에 의한 전력 모듈 패키지의 제조방법을 설명하기 위한 흐름도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
전력 모듈 패키지-제1 실시예
도 1은 본 발명의 제1 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 단면도로서, 반도체 소자의 배치 예를 설명하기 위한 도 4를 참조하여 설명하기로 한다.
도 1에서 도시하는 바와 같이, 전력 모듈 패키지(100)는 서로 이격되어 배치된 제1 방열 플레이트(120)와 제2 방열 플레이트(110)를 포함하는 방열 플레이트, 방열 플레이트 상에 형성된 절연층(111, 121), 절연층(111, 121) 상에 형성된 메탈층(112, 122), 메탈층(112, 122) 상에 실장된 반도체 소자(131, 132, 133, 134) 및 제1 방열 플레이트측의 메탈층(122) 또는 제2 방열 플레이트측의 메탈층(112)과 반도체 소자(131, 132, 133, 134)를 연결하도록 형성된 리드 스페이서(141, 143)를 포함한다.
여기에서, 제1 방열 플레이트측의 메탈층(122) 상에 형성된 반도체 소자(132, 134)와 제2 방열 플레이트측의 메탈층(112) 상에 형성된 반도체 소자(131, 133) 는 적층 형태로 배치될 수 있다.
또한, 도 1에서 도시하는 바와 같이, 리드 스페이서(141, 143)의 일측은 적층된 반도체 소자(131, 132, 133, 134) 사이에 연결되고, 타측은 제1 방열 플레이트측의 메탈층(122) 또는 제2 방열 플레이트측의 메탈층(112)에 연결되게 형성될 수 있다.
또한, 도 1에서 도시하는 바와 같이, 적층된 반도체 소자가 2쌍(131 및 132와, 133 및 134)이고, 리드 스페이서(141, 143)가 제1 리드 스페이서(141)와 제2 리드 스페이서(143)를 포함하는 경우, 제1 및 제2 리드 스페이서(141, 143)는 각각 일측은 적층된 반도체 소자(131 및 132와, 133 및 134) 사이에 연결되고, 타측은 제1 방열 플레이트측의 메탈층(122)에 연결되게 형성될 수 있다.
한편, 방열 플레이트(110, 120)은 방열 플레이트의 내부에 냉각물질이 흐를 수 있도록 형성된 냉각 채널(113, 123)을 더 포함할 수 있다.
예를 들어, 냉각물질은 물 또는 냉매일 수 있으며, 이에 한정되지 않는다.
또한, 상기 냉각 채널(113, 123)은 방열 플레이트(110 , 120)의 두께 방향을 기준으로 중앙에 형성될 수 있다.
한편, 반도체 소자(131, 132, 133, 134)는 전력 소자(132, 134)와 제어 소자(131, 133)를 포함하며, 제1 방열 플레이트측의 메탈층(122) 상에 전력 소자(132, 134)가 실장되고, 제2 방열 플레이트측의 메탈층(112) 상에 제어 소자(131, 133)가 실장될 수 있다.
반도체 소자(131, 132, 133, 134)는 전력 소자(132, 134)와 제어 소자(131, 133)를 포함하고, 적층된 반도체 소자가 2쌍인 경우, 전력 소자(132, 134)는 각각 제1 방열 플레이트측의 메탈층(122) 또는 제2 방열 플레이트측의 메탈층(112)에 실장될 수 있다.
또한, 제어 소자(131, 133)는 각각 제1 방열 플레이트측의 메탈층(122) 또는 제2 방열 플레이트측의 메탈층(112)에 실장될 수 있다.
예를 들어, 도 1에서 도시하는 바와 같이, 제1 방열 플레이트측의 메탈층(122) 상에 전력 소자가 실장되고, 제2 방열 플레이트측의 메탈층(112) 상에 제어 소자가 각각 실장되는 것도 가능하지만, 도 4에서 도시하는 바와 같이, 제1 방열 플레이트측의 메탈층(122)과 제2 방열플레이트측의 메탈층(112) 각각에 전력 소자와 제어 소자가 혼합되어 실장되는 것도 가능하다는 것이다.
이는, 본 발명에 의한 전력 모듈 패키지(100)의 구조가 상하부에 방열 플레이트를 배치시킨 구조이기 때문에, 반도체 소자(131, 132, 133, 134)로부터 발생하는 열을 보다 효율적으로 방출할 수 있기 때문에, 반도체 소자(131, 132, 133, 134)의 배치 자유도가 향상된다는 효과를 기대할 수 있는 것이다.
또한, 반도체 소자는 제어 소자(151, 153)를 포함하고, 도 1에서 도시하는 바와 같이, 제어 소자(151, 153)는 제1 방열 플레이트측의 메탈층(122) 또는 제2 방열 플레이트측의 메탈층(112)에 실장될 수 있다.
한편, 도 1에 도시된 제1 및 제2 리드 스페이서(141, 143)는 전기적 연결 역할도 수행하는 것이 가능하며, 전기 연결 경로는 반도체 소자(134, 132) 하부의 메탈층(122), 반도체 소자(134, 132), 반도체 소자(134, 132)와 연결된 제1 및 제2 리드 스페이서(141, 143), 제1 및 제2 리드 스페이서(141, 143)와 연결된 메탈층(122) 순일 수 있다.
이러한 제1 및 제2 리드 스페이서의 전기적 연결 역할은 이후에서 개시하는 제2 실시예 및 제3 실시예에서도 동일하게 적용되는 것이 가능하며, 전기 연결 경로 또한 상술한 바에 대응될 수 있다.
전력 모듈 패키지-제2 실시예
도 2는 본 발명의 제2 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 단면도이다.
다만, 제2 실시예에 대한 구성 중 제1 실시예의 구성과 동일한 구성에 대한 설명은 생략하고, 상이한 부분에 대해서만 설명하기로 한다.
도 2에서 도시하는 바와 같이, 전력 모듈 패키지(100)는 서로 이격되어 배치된 제1 방열 플레이트(120)와 제2 방열 플레이트(110)를 포함하는 방열 플레이트, 방열 플레이트 상에 형성된 절연층(111, 121), 절연층(111, 121) 상에 형성된 메탈층(112, 122), 메탈층(112, 122) 상에 실장된 반도체 소자(131, 132, 133, 134) 및 제1 방열 플레이트측의 메탈층(122) 또는 제2 방열 플레이트측의 메탈층(112)과 반도체 소자(131, 132, 133, 134)를 연결하도록 형성된 리드 스페이서(141, 145)를 포함한다.
여기에서, 제1 방열 플레이트측의 메탈층(122) 상에 형성된 반도체 소자(132, 134)와 제2 방열 플레이트측의 메탈층(112) 상에 형성된 반도체 소자(131, 133) 는 적층 형태로 배치될 수 있다.
또한, 도 2에서 도시하는 바와 같이, 적층된 반도체 소자가 2쌍(131 및 132와, 133 및 134)이고, 리드 스페이서가 제1 리드 스페이서(141)와 제2 리드 스페이서(145)를 포함하는 경우, 제1 리드 스페이서(141)의 일측은 적층된 반도체 소자(133, 134) 사이에 연결되고, 타측은 제1 방열 플레이트측의 메탈층(122)에 연결되게 형성되며, 제2 리드 스페이서(145)의 일측은 적층된 반도체 소자(131, 132) 사이에 연결되고, 타측은 제2 방열 플레이트측의 메탈층(112)에 연결되게 형성될 수 있다.
전력 모듈 패키지-제3 실시예
도 3은 본 발명의 제3 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 단면도이다.
다만, 제3 실시예에 대한 구성 중 제1 실시예의 구성과 동일한 구성에 대한 설명은 생략하고, 상이한 부분에 대해서만 설명하기로 한다.
도 3에서 도시하는 바와 같이, 전력 모듈 패키지(100)는 서로 이격되어 배치된 제1 방열 플레이트(120)와 제2 방열 플레이트(110)를 포함하는 방열 플레이트, 방열 플레이트 상에 형성된 절연층(111, 121), 절연층(111, 121) 상에 형성된 메탈층(112, 122), 메탈층(112, 122) 상에 실장된 반도체 소자(131, 132, 133, 134) 및 제1 방열 플레이트측의 메탈층(122) 또는 제2 방열 플레이트측의 메탈층(112)과 반도체 소자(131, 132, 133, 134)를 연결하도록 형성된 리드 스페이서(147, 149)를 포함한다.
여기에서, 리드 스페이서(149)는 일측은 제1 방열 플레이트측의 메탈층(122)에 연결되고, 중심영역은 적층된 반도체 소자(131, 132) 사이에 삽입되게 연결되며, 타측은 제2 방열 플레이트측의 메탈층(112)에 연결되게 형성될 수 있다.
또한, 도 3에서 도시하는 바와 같이, 적층된 반도체 소자(131, 132, 133, 134)가 2쌍이고, 리드 스페이서가 제1 리드 스페이서(147)와 제2 리드 스페이서(149)를 포함하는 경우, 제1 리드 스페이서(147)의 일측은 적층된 반도체 소자(133, 134) 사이에 연결되고, 타측은 제1 방열 플레이트측의 메탈층(122)에 연결되게 형성될 수 있다.
또한, 제2 리드 스페이서(149)의 일측은 제1 방열 플레이트측의 메탈층(122)에 연결되고, 중심영역은 적층된 반도체 소자(131, 132) 사이에 삽입되게 연결되며, 타측은 제2 방열 플레이트측의 메탈층(112)에 연결되게 형성될 수 있다.
전력 모듈 패키지의 제조방법
도 5는 본 발명의 실시예에 의한 전력 모듈 패키지의 제조방법을 설명하기 위한 흐름도로서, 상술한 도 1 내지 도 4를 참조하여 설명하기로 한다.
먼저, 도 5에서 도시하는 바와 같이, 제1 방열 플레이트(도 1의 120)와 제2 방열 플레이트(도 1의 110)를 포함하는 방열 플레이트를 준비한다(S101).
도시하지 않았지만, 단계 S101에서, 방열 플레이트(110, 120)의 내부에 냉각물질이 흐르는 냉각 채널(113, 123)을 형성하는 단계를 더 포함할 수 있다.
다음, 방열 플레이트(120, 110) 상에 절연층(121, 111)을 형성한다(S103).
여기에서, 절연층(121, 111)은 산화 알루미늄(Aluminum Oxide, Al2O3 ), 질화알루미늄(Aluminum Nitride, AlN), 실리콘질화막(SiN), BN(Boron nitride) 등의 세라믹 절연층을 수 있으며, 이에 한정되지 않는다.
또한, 절연층(121, 111)은 스프레이 코팅(Spray Coating)법, 스크린 인쇄법, 딥핑(Dipping) 법, 스핀 코팅(Spin Coating)법 등을 적용할 수 있으며, 이에 한정되지 않는다.
다음, 절연층(121, 111) 상에 메탈층(122, 112)을 형성한다(S105).
여기에서, 메탈층(122, 112)은 절연층(121, 111) 상에 건식 스퍼터(Sputter) 또는 습식 무전해 도금을 이용하여 박막의 시드층을 형성하고, 습식 도금을 이용하여 원하는 두께의 메탈층을 적층한 후, 화학적 에칭을 통해 회로패턴을 형성하는 방법을 통해 형성할 수 있으며, 이에 한정되는 것은 아니다.
이때, 시드층은 티타늄(Ti), 구리(Cu), 니켈크롬(NiCr), 텅스텐(W), 니켈(Ni) 또는 이들의 조합 중 하나일 수 있으며, 이에 한정되지 않는다.
다음, 메탈층(122, 112) 상에 반도체 소자(131, 132, 133, 134)를 실장한다(S107).
반도체 소자가 전력 소자(132, 134)와 제어 소자(131, 133)를 포함하는 경우, 반도체 소자를 실장하는 단계에서, 제1 방열 플레이트측의 메탈층(122) 상에 전력 소자(132, 134)를 실장하고, 제2 방열 플레이트측의 메탈층(112) 상에 제어 소자(131, 133)를 실장할 수 있다.
또한, 반도체 소자가 전력 소자(132, 134)와 제어 소자(131, 133)를 포함하며, 적층된 반도체 소자가 2쌍인 경우, 반도체 소자를 실장하는 단계에서, 전력 소자(132, 134)는 각각 제1 방열 플레이트측의 메탈층(122) 또는 제2 방열 플레이트측의 메탈층(112)에 실장할 수 있다.
또한, 제어 소자(131, 133)는 각각 제1 방열 플레이트측의 메탈층(122) 또는 제2 방열 플레이트측의 메탈층(112)에 실장할 수 있다.
다음, 제1 방열 플레이트(120) 또는 제2 방열 플레이트(110)와 반도체 소자(131, 132, 133, 134)를 연결하도록 리드 스페이서(141, 143)를 형성하여 제1 방열 플레이트(120)와 제2 방열 플레이트(110)를 결합하되, 제1 방열 플레이트(120) 상에 제2 방열 플레이트(110)를 이격되게 배치한다(S109).
여기에서, 제1 방열 플레이트측의 메탈층(122) 상에 형성된 반도체 소자(132, 134)와 제2 방열 플레이트측의 메탈층(112) 상에 형성된 반도체 소자(131, 133)는 적층 형태로 배치될 수 있다.
또한, 리드 스페이서(141, 143)은 구리(Cu), 알루미늄(Al), 니켈(Ni) 또는 철(Fe)로 이루어질 수 있으며, 이에 한정되지 않고, 메탈 재질은 모두 가능하다.
한편, 본 발명의 실시예에 의한 리드 스페이서(141, 143)는 솔더, 메탈 재질의 접착제, 은(Ag) 페이스트, 구리 페이스트 등을 통해 반도체 소자 또는 메탈층과 접합될 수 있다.
단계 S109에서, 도 1에서 도시하는 바와 같이, 리드 스페이서(141, 143)의 일측은 적층된 반도체 소자(131, 132, 133, 134) 사이에 연결되고, 타측은 제1 방열 플레이트측의 메탈층(122) 또는 제2 방열 플레이트측의 메탈층(112)에 연결되게 형성할 수 있다.
또한, 도 1에서 도시하는 바와 같이, 적층된 반도체 소자가 2쌍(131 및 132와, 133 및 134)이고, 리드 스페이서가 제1 리드 스페이서(141)와 제2 리드 스페이서(143)를 포함하는 경우, 제1 및 제2 리드 스페이서(141, 143)는 각각 일측은 적층된 반도체 소자 사이(131과 132 사이, 133과 134 사이)에 연결되고, 타측은 제1 방열 플레이트측의 메탈층(122)에 연결되게 형성할 수 있다.
또한, 도 2에서 도시하는 바와 같이, 적층된 반도체 소자가 2쌍(131 및 132와, 133 및 134)이고, 리드 스페이서가 제1 리드 스페이서(141)와 제2 리드 스페이서(145)를 포함하는 경우, 제1 리드 스페이서(141)의 일측은 적층된 반도체 소자 사이(133과 134 사이)에 연결되고, 타측은 제1 방열 플레이트측의 메탈층(122)에 연결되게 형성할 수 있다.
또한, 제2 리드 스페이서(145)의 일측은 적층된 반도체 소자 사이(131과 132 사이)에 연결되고, 타측은 제2 방열 플레이트측의 메탈층(112)에 연결되게 형성할 수 있다.
단계 S109에서, 도 3에서 도시하는 바와 같이, 리드 스페이서는, 일측은 제1 방열 플레이트측의 메탈층(122)에 연결되고, 중심영역은 적층된 반도체 소자 사이(131과 132 사이)에 삽입되게 연결되며, 타측은 제2 방열 플레이트측의 메탈층(112)에 연결되게 형성할 수 있다.
또한, 단계 S109에서, 도 3에서 도시하는 바와 같이, 적층된 반도체 소자가 2쌍이고, 리드 스페이서가 제1 리드 스페이서(147)와 제2 리드 스페이서(149)를 포함하는 경우, 제1 리드 스페이서(147)의 일측은 적층된 반도체 소자 사이(133과 134 사이)에 연결되고, 타측은 제1 방열 플레이트측의 메탈층(122)에 연결되게 형성될 수 있다.
또한, 제2 리드 스페이서(149)의 일측은 제1 방열 플레이트측의 메탈층(122)에 연결되고, 중심영역은 적층된 반도체 소자 사이(131과 132 사이)에 삽입되게 연결되어 타측은 제2 방열 플레이트측의 메탈층(112)에 연결되게 형성할 수 있다.
본 발명에 실시예에 의한 전력 모듈 패키지는 상하부에 형성된 방열 플레이트 구조로 인해, 냉각 효율을 극대화할 수 있으며, 이로 인해 전력 소자(예를 들어, Insulated Gate Bipolar Transistor(IGBT))와 제어 소자(예를 들어, 다이오드)의 3차적 적층 구조를 구현하는 것이 가능하며, 전력 모듈의 고집적화, 소형화, 경량화 효과를 기대할 수 있다.
또한, 본 발명에 실시예에 의한 전력 모듈 패키지는 전기 회로 배선인 메탈층이 방열 플레이트와 일체형으로 제작되기 때문에, 방열 플레이트와 메탈층이 분리형인 종래에 비해 열저항 계면이 감소하여 방열 특성이 향상된다는 효과를 기대할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 전력 모듈 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100 : 전력 모듈 패키지 110, 120 : 방열 플레이트
111, 121 : 절연층 112, 122 : 메탈층
113, 123 : 냉각 채널
131, 132, 133, 134 : 반도체 소자
141, 143, 145, 147, 149 : 리드 스페이서
151, 153 : 제어 소자

Claims (20)

  1. 서로 이격되어 배치된 제1 방열 플레이트와 제2 방열 플레이트를 포함하는 방열 플레이트;
    상기 방열 플레이트 상에 형성된 절연층;
    상기 절연층 상에 형성된 메탈층;
    상기 메탈층 상에 실장된 반도체 소자; 및
    상기 제1 방열 플레이트측의 메탈층 또는 상기 제2 방열 플레이트측의 메탈층과 상기 반도체 소자를 연결하도록 형성된 리드 스페이서;
    를 포함하고, 상기 제1 방열 플레이트측의 메탈층 상에 형성된 반도체 소자와 상기 제2 방열 플레이트측의 메탈층 상에 형성된 반도체 소자는 적층 형태로 배치된 전력 모듈 패키지.
  2. 청구항 1에 있어서,
    상기 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 연결되게 형성된 전력 모듈 패키지.
  3. 청구항 2에 있어서,
    상기 적층된 반도체 소자가 2쌍이고, 상기 리드 스페이서가 제1 리드 스페이서와 제2 리드 스페이서를 포함하는 경우,
    상기 제1 및 제2 리드 스페이서는 각각 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층에 연결되게 형성된 전력 모듈 패키지.
  4. 청구항 2에 있어서,
    상기 적층된 반도체 소자가 2쌍이고, 상기 리드 스페이서가 제1 리드 스페이서와 제2 리드 스페이서를 포함하는 경우,
    상기 제1 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층에 연결되게 형성되며,
    상기 제2 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제2 방열 플레이트측의 메탈층에 연결되게 형성된 전력 모듈 패키지.
  5. 청구항 1에 있어서,
    상기 리드 스페이서는,
    일측은 제1 방열 플레이트측의 메탈층에 연결되고, 중심영역은 적층된 반도체 소자 사이에 삽입되게 연결되며, 타측은 제2 방열 플레이트측의 메탈층에 연결되게 형성된 전력 모듈 패키지.
  6. 청구항 1에 있어서,
    상기 적층된 반도체 소자가 2쌍이고, 상기 리드 스페이서가 제1 리드 스페이서와 제2 리드 스페이서를 포함하는 경우,
    상기 제1 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층에 연결되게 형성되며,
    상기 제2 리드 스페이서의 일측은 제1 방열 플레이트측의 메탈층에 연결되고, 중심영역은 적층된 반도체 소자 사이에 삽입되게 연결되며, 타측은 제2 방열 플레이트측의 메탈층에 연결되게 형성된 전력 모듈 패키지.
  7. 청구항 1에 있어서,
    상기 방열 플레이트의 내부에 냉각물질이 흐를 수 있도록 형성된 냉각 채널;
    을 더 포함하는 전력 모듈 패키지.
  8. 청구항 7에 있어서,
    상기 냉각 채널은 상기 방열 플레이트의 두께 방향을 기준으로 중앙에 형성되는 전력 모듈 패키지.
  9. 청구항 1에 있어서,
    상기 반도체 소자는 전력 소자와 제어 소자를 포함하며,
    상기 제1 방열 플레이트측의 메탈층 상에 전력 소자가 실장되고, 상기 제2 방열 플레이트측의 메탈층 상에 제어 소자가 실장되는 전력 모듈 패키지.
  10. 청구항 1에 있어서,
    상기 반도체 소자는 전력 소자와 제어 소자를 포함하며, 상기 적층된 반도체 소자가 2쌍인 경우,
    상기 전력 소자는 각각 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 실장되고,
    상기 제어 소자는 각각 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 실장되는 전력 모듈 패키지.
  11. 청구항 1에 있어서,
    상기 반도체 소자는 제어 소자를 포함하고,
    상기 제어 소자는 상기 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 실장되는 전력 모듈 패키지.
  12. 제1 방열 플레이트와 제2 방열 플레이트를 포함하는 방열 플레이트를 준비하는 단계;
    상기 방열 플레이트 상에 절연층을 형성하는 단계;
    상기 절연층 상에 메탈층을 형성하는 단계;
    상기 메탈층 상에 반도체 소자를 실장하는 단계; 및
    상기 제1 방열 플레이트 또는 상기 제2 방열 플레이트와 상기 반도체 소자를 연결하도록 리드 스페이서를 형성하여 상기 제1 방열 플레이트와 제2 방열 플레이트를 결합하되, 상기 제1 방열 플레이트 상에 상기 제2 방열 플레이트를 이격되게 배치하는 단계;
    를 포함하고, 상기 제1 방열 플레이트측의 메탈층 상에 형성된 반도체 소자와 상기 제2 방열 플레이트측의 메탈층 상에 형성된 반도체 소자는 적층 형태로 배치된 전력 모듈 패키지의 제조방법.
  13. 청구항 12에 있어서,
    상기 제1 방열 플레이트 상에 상기 제2 방열 플레이트를 이격되게 배치하는 단계에서,
    상기 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 연결되게 형성하는 전력 모듈 패키지의 제조방법.
  14. 청구항 13에 있어서,
    상기 적층된 반도체 소자가 2쌍이고, 상기 리드 스페이서가 제1 리드 스페이서와 제2 리드 스페이서를 포함하는 경우,
    상기 제1 및 제2 리드 스페이서는 각각 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층에 연결되게 형성하는 전력 모듈 패키지.
  15. 청구항 13에 있어서,
    상기 적층된 반도체 소자가 2쌍이고, 상기 리드 스페이서가 제1 리드 스페이서와 제2 리드 스페이서를 포함하는 경우,
    상기 제1 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층에 연결되게 형성하며,
    상기 제2 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제2 방열 플레이트측의 메탈층에 연결되게 형성하는 전력 모듈 패키지의 제조방법.
  16. 청구항 12에 있어서,
    상기 제1 방열 플레이트 상에 상기 제2 방열 플레이트가 이격되게 배치하는 단계에서,
    상기 리드 스페이서는, 일측은 제1 방열 플레이트측의 메탈층에 연결되고, 중심영역은 적층된 반도체 소자 사이에 삽입되게 연결되며, 타측은 제2 방열 플레이트측의 메탈층에 연결되게 형성하는 전력 모듈 패키지의 제조방법.
  17. 청구항 12에 있어서,
    상기 적층된 반도체 소자가 2쌍이고, 상기 리드 스페이서가 제1 리드 스페이서와 제2 리드 스페이서를 포함하는 경우,
    상기 제1 방열 플레이트 상에 상기 제2 방열 플레이트가 이격되게 배치하는 단계에서,
    상기 제1 리드 스페이서의 일측은 적층된 반도체 소자 사이에 연결되고, 타측은 상기 제1 방열 플레이트측의 메탈층에 연결되게 형성되며,
    상기 제2 리드 스페이서의 일측은 제1 방열 플레이트측의 메탈층에 연결되고, 중심영역은 적층된 반도체 소자 사이에 삽입되게 연결되어 타측은 제2 방열 플레이트측의 메탈층에 연결되게 형성하는 전력 모듈 패키지의 제조방법.
  18. 청구항 12에 있어서,
    상기 방열 플레이트를 준비하는 단계에서,
    상기 방열 플레이트의 내부에 냉각물질이 흐르는 냉각 채널을 형성하는 단계;
    를 더 포함하는 전력 모듈 패키지의 제조방법.
  19. 청구항 12에 있어서,
    상기 반도체 소자는 전력 소자와 제어 소자를 포함하는 경우,
    상기 반도체 소자를 실장하는 단계에서,
    상기 제1 방열 플레이트측의 메탈층 상에 전력 소자를 실장하고, 상기 제2 방열 플레이트측의 메탈층 상에 제어 소자를 실장하는 전력 모듈 패키지의 제조방법.
  20. 청구항 12에 있어서,
    상기 반도체 소자는 전력 소자와 제어 소자를 포함하며, 상기 적층된 반도체 소자가 2쌍인 경우,
    반도체 소자를 실장하는 단계에서,
    상기 전력 소자는 각각 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 실장하고,
    상기 제어 소자는 각각 제1 방열 플레이트측의 메탈층 또는 제2 방열 플레이트측의 메탈층에 실장하는 전력 모듈 패키지의 제조방법.
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