KR20130012382A - 표시 패널 및 표시 패널에 집적된 구동 장치 - Google Patents

표시 패널 및 표시 패널에 집적된 구동 장치 Download PDF

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Abstract

본 발명은 게이트 구동부에 속하는 스테이지가 출력단을 가지며, Q 노드에 연결되어 있고, 게이트 온 전압을 출력하는 풀업 구동부, 상기 출력단을 풀 다운 시키는 아웃풋 풀 다운부, 상기 출력단의 전압에 따라서 P 노드의 전압을 저전압으로 변경시키는 리셋부, 전단 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 고전압으로 변경시키는 Q 노드 풀업부, 후단 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 저전압으로 변경시키는 Q 노드 풀 다운부, 및 상기 P 노드의 전압에 따라서 상기 Q 노드의 전압을 저전압으로 바꾸는 Q노드 리셋부를 포함하도록 한다. 그 결과 안정적인 동작을 하며, 필요한 면적도 좁은 집적된 게이트 구동부를 제공한다.

Description

표시 패널 및 표시 패널에 집적된 구동 장치{DISPLAY PANEL AND INTEGRATED DRIVING APPRATUS THEREON}
본 발명은 표시 패널 및 표시 패널에 집적된 구동 장치에 대한 것이다.
표시 패널 중에서 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating elecTRode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 패널은 액정 표시 장치외에도 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치 등이 있다.
이러한 표시 장치에는 게이트 구동부 및 데이터 구동부가 포함되어 있다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없어 제조 원가가 절감되는 장점이 있다.
이와 같이 집적된 게이트 구동부는 온도에 따라서 박막 트랜지스터의 반도체(특히 비정질 반도체)가 가지는 특성이 변하는 문제가 있을 수 있다. 그 결과 고온에서 출력되는 게이트 전압은 일정한 파형을 가지지 못하고 노이즈가 발생하는 문제가 있을 수 있으며, 저온에서는 정상적으로 동작하지 않는 문제가 있을 수도 있다.
또한, 집적된 게이트 구동부 내에서의 리플로 인하여 박막 트랜지스터에서 누설 전류가 발생하며, 그로 인하여 게이트 구동부의 출력 특성이 저하되는 문제가 있을 수도 있다.
또한, 표시 패널의 외곽에 존재하는 비표시 영역의 면적은 점차 좁아지는 추세에 있는데, 게이트 구동부가 집적되므로 비표시 영역의 면적을 줄이기 어려운 문제가 있을 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 표시 패널에 집적된 구동 장치의 새로운 구조를 제공하며, 추가적으로 구동 장치가 온도가 변하거나 내부 누설 전류로 인한 오동작이 없거나 집적할 면적이 작은 표시 장치 또는 구동 장치를 제공하고자 한다.
이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 표시 패널은 복수의 게이트선, 상기 복수의 게이트선과 교차하는 데이터선, 상기 복수의 게이트선 및 상기 데이터선과 연결되어 있는 복수의 화소, 및 상기 복수의 게이트선에 각각 연결되어 있는 복수의 스테이지를 포함하며, 집적되어 있는 게이트 구동부를 포함하며, 상기 스테이지는 출력단을 가지며, Q 노드에 연결되어 있고, 게이트 온 전압을 출력하는 풀업 구동부, 상기 출력단을 풀 다운 시키는 아웃풋 풀 다운부, 상기 출력단의 전압에 따라서 P 노드의 전압을 저전압으로 변경시키는 리셋부, 전단 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 고전압으로 변경시키는 Q 노드 풀업부, 후단 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 저전압으로 변경시키는 Q 노드 풀 다운부, 및 상기 P 노드의 전압에 따라서 상기 Q 노드의 전압을 저전압으로 바꾸는 Q노드 리셋부를 포함한다.
상기 리셋부는 TR8 트랜지스터 및 TR9 트랜지스터를 포함하며, 상기 TR8 트랜지스터의 제어 단자는 상기 출력단에 연결되어 있으며, 입력 단자는 상기 P 노드에 연결되고, 상기 TR9 트랜지스터의 제어 단자는 상기 출력단에 연결되어 있으며, 출력 단자는 전압 입력 단자와 연결되어 저전압을 인가받으며, 상기 TR8 트랜지스터의 출력 단자와 상기 TR9 트랜지스터의 입력 단자는 서로 연결되어 있을 수 있다.
상기 리셋부는 TR8 트랜지스터를 포함하며, 상기 TR8 트랜지스터의 제어 단자는 상기 출력단에 연결되어 있으며, 입력 단자는 상기 P 노드에 연결되고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받을 수 있다.
상기 풀업 구동부는 TR3 트랜지스터 및 Cb 커패시터를 포함하며, 상기 TR3 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있으며, 입력 단자는 제1 클록 입력 단자와 연결되며, 출력 단자는 상기 출력단과 연결되며, 상기 Cb 커패시터는 상기 TR3 트랜지스터의 상기 제어 단자 및 상기 출력 단자와 연결되어 있을 수 있다.
상기 아웃풋 풀 다운부는 TR10 트랜지스터 및 TR11 트랜지스터를 포함하며, 상기 TR10 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있으며, 입력 단자는 상기 출력단에 연결되고, 출력 단자는 전압 입력 단자와 연결되어 저전압을 인가받으며, 상기 TR11 트랜지스터의 제어 단자는 제2 클록 입력 단자에 연결되어 있으며, 입력 단자는 상기 출력단에 연결되고, 출력 단자는 전압 입력 단자와 연결되어 저전압을 인가받을 수 있다.
상기 Q노드 풀업부는 TR1 트랜지스터 및 TR2 트랜지스터를 포함하며, 상기 Q노드 리셋부는 TR4 트랜지스터 및 TR5 트랜지스터를 포함하며, 상기 TR1 트랜지스터의 제어 단자는 제1 입력 단자와 연결되어 있고, 입력 단자는 제1 직류 전압 단자와 연결되어 있고, 출력 단자는 F 노드와 연결되어 있으며, 상기 TR2 트랜지스터의 제어 단자는 상기 제1 입력 단자와 연결되어 있고, 입력 단자는 상기 TR1 트랜지스터의 출력 단자, 즉, F 노드와 연결되어 있고, 출력 단자는 상기 Q 노드와 연결되어 있으며, 상기 TR4 트랜지스터의 제어 단자는 제2 입력 단자와 연결되어 있으며, 입력 단자는 상기 Q 노드와 연결되어 있으며, 출력 단자는 상기 F 노드와 연결되어 있으며, 상기 TR5 트랜지스터의 제어 단자는 상기 제2 입력 단자와 연결되어 있으며, 입력 단자는 상기 TR4 트랜지스터의 출력 단자, 즉 상기 F 노드와 연결되어 있으며, 출력 단자는 제2 직류 전압 단자와 연결되어 있을 수 있다.
상기 Q노드 풀 다운부는 TR6 트랜지스터 및 TR7 트랜지스터를 포함하며, 상기 TR6 트랜지스터의 제어 단자는 상기 P 노드와 연결되어 있으며, 입력 단자는 F 노드와 연결되어 있고, 출력 단자는 전압 입력 단자와 연결되어 저전압을 인가받으며, 상기 TR7 트랜지스터의 제어 단자는 상기 P 노드와 연결되어 있으며, 입력 단자는 Q 노드와 연결되어 있고, 출력 단자는 상기 TR6 트랜지스터의 입력 단자, 즉, F 노드와 연결되어 있을 수 있다.
상기 Q노드 풀업부는 TR1 트랜지스터를 포함하며, 상기 Q노드 리셋부는 TR4 트랜지스터를 포함하며, 상기 TR1 트랜지스터의 제어 단자는 제1 입력 단자에 연결되며, 입력 단자는 제1 직류 전압 단자에 연결되며, 출력 단자는 Q 노드에 연결되어 있으며, 상기 TR4 트랜지스터의 제어 단자는 제2 입력 단자에 연결되며, 입력 단자는 상기 Q 노드에 연결되고, 출력 단자는 제2 직류 전압 단자에 연결되어 있을 수 있다.
상기 Q노드 풀 다운부는 TR7 트랜지스터를 포함하며, 상기 TR7 트랜지스터의 제어 단자는 상기 P 노드에 연결되고, 입력 단자는 상기 Q 노드에 연결되며, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받을 수 있다.
상기 스테이지는 본단 스테이지에서 출력된 게이트 온 전압을 F 노드로 전달하는 플로팅 노드 안정부를 더 포함할 수 있다.
상기 스테이지는 상기 고전압을 입력받는 제1 직류 전압 단자와 상기 저전압을 입력받는 제2 직류 전압 단자를 포함하며, 상기 제1 직류 전압 단자는 상기 Q노드 풀업부와 연결되어 있으며, 상기 제2 직류 전압 단자는 상기 Q노드 리셋부와 연결되어 있을 수 있다.
상기 스테이지가 역방향 모드로 동작하는 경우 상기 제1 직류 전압 단자에는 저전압이 입력되며, 상기 제2 직류 전압 단자에는 고전압이 인가되며, 상기 Q 노드 풀업부는 상기 Q 노드 리셋부와 같이 동작하고, 상기 Q 노드 리셋부는 상기 Q 노드 풀업부와 같이 동작할 수 있다.
본 발명의 실시예에 따른 표시 패널에 집적된 구동 장치는 복수의 게이트선에 게이트 온 전압을 전달하는 복수의 스테이지를 포함하는 게이트 구동부에서, 상기 스테이지는 출력단을 가지며, Q 노드에 연결되어 있고, 게이트 온 전압을 출력하는 풀업 구동부, 상기 출력단을 풀 다운 시키는 아웃풋 풀 다운부, 상기 출력단의 전압에 따라서 P 노드의 전압을 저전압으로 변경시키는 리셋부, 전단 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 고전압으로 변경시키는 Q 노드 풀업부, 후단 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 저전압으로 변경시키는 Q 노드 풀 다운부, 및 상기 P 노드의 전압에 따라서 상기 Q 노드의 전압을 저전압으로 바꾸는 Q노드 리셋부를 포함한다.
상기 리셋부는 TR8 트랜지스터 및 TR9 트랜지스터를 포함하며, 상기 TR8 트랜지스터의 제어 단자는 상기 출력단에 연결되어 있으며, 입력 단자는 상기 P 노드에 연결되고, 상기 TR9 트랜지스터의 제어 단자는 상기 출력단에 연결되어 있으며, 출력 단자는 전압 입력 단자와 연결되어 저전압을 인가받으며, 상기 TR8 트랜지스터의 출력 단자와 상기 TR9 트랜지스터의 입력 단자는 서로 연결되어 있을 수 있다.
상기 리셋부는 TR8 트랜지스터를 포함하며, 상기 TR8 트랜지스터의 제어 단자는 상기 출력단에 연결되어 있으며, 입력 단자는 상기 P 노드에 연결되고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받을 수 있다.
상기 Q노드 풀업부는 TR1 트랜지스터 및 TR2 트랜지스터를 포함하며, 상기 Q노드 리셋부는 TR4 트랜지스터 및 TR5 트랜지스터를 포함하며, 상기 TR1 트랜지스터의 제어 단자는 제1 입력 단자와 연결되어 있고, 입력 단자는 제1 직류 전압 단자와 연결되어 있고, 출력 단자는 F 노드와 연결되어 있으며, 상기 TR2 트랜지스터의 제어 단자는 상기 제1 입력 단자와 연결되어 있고, 입력 단자는 상기 TR1 트랜지스터의 출력 단자, 즉, F 노드와 연결되어 있고, 출력 단자는 상기 Q 노드와 연결되어 있으며, 상기 TR4 트랜지스터의 제어 단자는 제2 입력 단자와 연결되어 있으며, 입력 단자는 상기 Q 노드와 연결되어 있으며, 출력 단자는 상기 F 노드와 연결되어 있으며, 상기 TR5 트랜지스터의 제어 단자는 상기 제2 입력 단자와 연결되어 있으며, 입력 단자는 상기 TR4 트랜지스터의 출력 단자, 즉 상기 F 노드와 연결되어 있으며, 출력 단자는 제2 직류 전압 단자와 연결되어 있을 수 있다.
상기 Q노드 풀 다운부는 TR6 트랜지스터 및 TR7 트랜지스터를 포함하며, 상기 TR6 트랜지스터의 제어 단자는 상기 P 노드와 연결되어 있으며, 입력 단자는 F 노드와 연결되어 있고, 출력 단자는 전압 입력 단자와 연결되어 저전압을 인가받으며, 상기 TR7 트랜지스터의 제어 단자는 상기 P 노드와 연결되어 있으며, 입력 단자는 Q 노드와 연결되어 있고, 출력 단자는 상기 TR6 트랜지스터의 입력 단자, 즉, F 노드와 연결되어 있을 수 있다.
상기 Q노드 풀업부는 TR1 트랜지스터를 포함하며, 상기 Q노드 리셋부는 TR4 트랜지스터를 포함하며, 상기 TR1 트랜지스터의 제어 단자는 제1 입력 단자에 연결되며, 입력 단자는 제1 직류 전압 단자에 연결되며, 출력 단자는 Q 노드에 연결되어 있으며, 상기 TR4 트랜지스터의 제어 단자는 제2 입력 단자에 연결되며, 입력 단자는 상기 Q 노드에 연결되고, 출력 단자는 제2 직류 전압 단자에 연결되어 있는 표시 패널에 집적될 수 있다.
상기 Q노드 풀 다운부는 TR7 트랜지스터를 포함하며, 상기 TR7 트랜지스터의 제어 단자는 상기 P 노드에 연결되고, 입력 단자는 상기 Q 노드에 연결되며, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받을 수 있다.
상기 스테이지는 본단 스테이지에서 출력된 게이트 온 전압을 F 노드로 전달하는 플로팅 노드 안정부를 더 포함할 수 있다.
이상과 같이 스테이지가 풀업 구동부, 아웃풋 풀 다운부, 리셋부, Q 노드 풀업부, Q 노드 풀 다운부, 및 Q노드 리셋부를 포함하도록 하여 게이트 구동부가 패널에 집적될 수 있도록 하여 제조 단가를 낮춘다.
또한, 리셋부의 제어 노드를 O 노드로 하여 고온에서도 안정적인 동작을 할 수 있도록 한다. 또한, 리셋부에 포함된 트랜지스터를 하나로 형성하여 저온에서도 안정적인 동작을 할 수 있도록 할 수 있다.
또한, 스테이지에 포함된 적어도 일부분을 두 개의 트랜지스터로 형성하는 대신 하나의 트랜지스터로 형성하여 게이트 구동부가 집적될 면적을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 실시예에 따른 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.
도 3은 본 발명의 실시예에 따른 하나의 스테이지를 도시한 회로도이다.
도 4 및 도 5는 도 3의 스테이지의 Q 노드와 O 노드에서 측정된 전압을 나타낸 파형도이다.
도 6은 도 3의 실시예에서 고온 마진을 나타낸 그래프이다.
도 7 내지 도 9는 본 발명의 또 다른 실시예에 따른 하나의 스테이지를 도시한 회로도이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 표시 장치에 대하여 도 1을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 블록도이다.
도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선에 게이트 전압을 인가하는 게이트 구동부(400)를 포함한다. 게이트 구동부(400)는 표시 패널(100)에 집적되어 있다.
표시 영역(300)의 데이터선은 표시 패널(100)에 부착된 가요성 인쇄 회로막(FPC; flexible printed circuit film)의 위에 형성된 데이터 구동부(500)에서 데이터 전압을 인가 받는다.
게이트 구동부(400) 및 데이터 구동부(500)는 신호 제어부(600)에 의하여 제어된다.
가요성 인쇄 회로막의 외측에는 인쇄 회로 기판(PCB; printed circuit board)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 구동부(500) 및 게이트 구동부(400)로 전달한다. 신호 제어부(600)에서 제공되는 신호로는 제1 클록 신호(CKV), 제2 클록 신호(CKVB), 스캔 개시 신호(STVP) 등의 신호와 특정 전압(Vss, Vcom, Vcst, DIR, DIRB)을 제공하는 신호를 포함한다.
표시 영역(300)은 매트릭스 형태로 배열된 화소(PX)를 포함하며, 도 1에서는 액정 표시 패널을 예로 들어 도시하고 있다. 한편, 유기 발광 표시 패널에서는 박막 트랜지스터, 유기 발광 다이오드를 포함하며 기타 다른 표시 패널에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 이하에서는 액정 표시 패널을 예로 들어 설명한다.
표시 영역(300)에는 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)을 포함하며, 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)은 절연되어 교차되어 있다.
각 화소(PX)에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc) 및 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어 단자는 하나의 게이트선에 연결되며, 박막 트랜지스터(Trsw)의 입력 단자는 하나의 데이터선에 연결되며, 박막 트랜지스터(Trsw)의 출력 단자는 액정 커패시터(Clc)의 일측 단자 및 유지 커패시터(Cst)의 일측 단자에 연결된다. 액정 커패시터(Clc)의 타측 단자는 공통 전극에 연결되며, 유지 커패시터(Cst)의 타측 단자는 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가받는다.
다수의 데이터선(D1-Dm)은 데이터 구동부(500)로부터 데이터 전압을 인가 받으며, 다수의 게이트선(G1-Gn)은 게이트 구동부(400)로부터 게이트 전압을 인가 받는다.
데이터 구동부(500)는 표시 패널(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터선(D1-Dm)과 연결되어 있으며, 계조 전압 생성부(800)에서 생성된 계조 전압 중 해당하는 데이터 전압을 선택하여 데이터선(D1-Dm)으로 인가한다.
게이트 구동부(400)는 게이트선(G1-Gn)에 게이트 온 전압과 게이트 오프 전압을 교대로 인가하며, 게이트 온 전압은 게이트선(G1-Gn)에 순차적으로 인가된다.
게이트 구동부(400)는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP), 게이트 오프 전압에 준하는 저전압(Vss) 및 한 쌍의 직류 전압(DIR, DIRB)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하고, 게이트선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다.
이상에서는 표시 패널(100)을 포함하는 표시 장치의 전체적인 구조에 대하여 살펴보았다.
이하에서는 본 발명과 관련된 게이트 구동부(400) 및 게이트선(G1-Gn)을 중심으로 살펴본다.
도 2는 본 발명의 실시예에 따른 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.
먼저 본 발명의 실시예에 따른 표시 패널(100)에 형성된 총 게이트선의 수는 n+2개이다. 표시 영역(300)의 게이트선은 총 n개 존재하지만, 표시 영역(300)의 외측에는 더미 게이트선이 두 개 존재한다. 본 발명의 실시예에서는 첫번째 게이트선(G1)의 상측에 0번째 게이트선(G0)가 존재하며, n번째 게이트서(Gn)의 하측에 n+1번째 게이트선(Gn+1)이 존재한다. 실시예에 따라서는 더미 게이트선의 수를 다양하게 추가시킬 수 있다.
먼저, 게이트 구동부(400)는 서로 종속적으로 연결된 다수의 스테이지(SR0-SRn+1)를 포함한다. 각 스테이지(SR0-SRn+1)는 세 개의 입력 단자(IN1, IN2, IN3), 두 개의 클록 입력 단자(CK1, CK2), 게이트 오프 전압에 준하는 저전압(Vss)을 인가 받는 전압 입력 단자(Vin), 한 쌍의 직류 전압(DIR, DIRB)을 각각 인가받는 한 쌍의 직류 전압 단자(DI1, DI2) 및 출력단(OUT)를 포함한다.
우선 제1 입력 단자(IN1)는 이전 단 스테이지의 출력단(OUT)에 연결되어 이전 단의 게이트 전압을 인가 받는다. 다만, 0번째 스테이지(SR0; 더미 스테이지)는 이전 단 스테이지가 존재하지 않으므로 제1 입력 단자(IN1)로 스캔 개시 신호(STVP)를 인가 받는다.
제2 입력 단자(IN2)는 다음 단 스테이지의 출력단(OUT)와 연결되어 다음 단의 게이트 전압을 인가 받는다. 여기서, 마지막에 형성되어 있는 n+1번째 스테이지(SRn+1; 더미 스테이지)는 다음 단의 스테이지가 존재하지 않으므로 제2 입력 단자(IN2)로 스캔 개시 신호(STVP)를 인가 받는다.
제3 입력 단자(IN3)은 본 단 스테이지의 출력단(OUT)와 연결되어 본 단의 게이트 전압을 인가 받는다.
다수의 스테이지 중 홀수번째 스테이지의 제1 클록 입력 단자(CK1)에는 제1 클록 신호(CKV)이 인가되고, 제2 입력 클록 단자(CK2)에는 반전된 위상을 갖는 제2 클록 신호(CKVB)이 인가된다. 한편, 짝수번째 스테이지의 제1 클록 입력 단자(CK1)에는 제2 클록 신호(CKVB)이 인가되며, 제2 클록 입력 단자(CK2)에는 제1 클록 신호(CKV)이 인가되어 홀수번째 스테이지와 비교할 때 동일 단자로 입력되는 클록의 위상은 반대가 된다. 여기서, 제1 클록 신호(CKV) 및 제2 클록 신호(CKVB)은 1 수평주기(1H)마다 값이 변하여 2H를 주기로 가지며, 두 클록은 서로 반전된 위상을 가진다.
전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(Vss)이 인가되며, 한 쌍의 직류 전압 단자(DI1, DI2)에는 각각 한 쌍의 직류 전압(DIR, DIRB)이 인가된다. 한 쌍의 직류 전압(DIR, DIRB) 중 하나는 고전압이며, 다른 하나는 저전압이고, 저전압은 전압 입력 단자(Vin)로 입력되는 저전압(Vss)과 동일할 수 있다. 본 실시예에서는 고전압은 20V이며, 전압 입력 단자(Vin) 및 직류 전압 단자(DI1, DI2) 중 하나로 인가되는 저전압(Vss)은 -6V로 동일하다. 한 쌍의 직류 전압(DIR, DIRB)의 전압값은 순방향으로 게이트 온 전압이 순차 인가(순방향 모드)되는 경우에는 DIR 전압으로 고전압이 인가되며, DIRB 전압으로 저전압(Vss)이 인가된다. 한편, 게이트 온 전압이 역방향으로 순차 인가(역방향 모드)되는 경우에는 DIRB 전압으로 고전압이 인가되며, DIR 전압으로 저전압(Vss)이 인가된다. 여기서, 순방향 모드는 게이트 온 전압이 첫번째 게이트선(G1)부터 인가되어 n번째 게이트선(Gn)까지 순차적으로 인가되는 모드이며, 역방향 모드는 게이트 온 전압이 n번째 게이터선(Gn)에서부터 인가되어 첫번째 게이트선(G1)까지 역방향으로 순차적으로 인가되는 모드이다.
여기서 더미 스테이지(SR0, SRn+1)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 하지만, 더미 스테이지(SR0, SRn+1)는 게이트선에 연결되어 있지 않을 수도 있으며, 게이트선과 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트선(G0, Gn+1)과 연결되어 있어 화상을 표시하는데 사용되지 않는다. (도 2 참고) 본 발명의 실시예에 따른 게이트 구동부(400)는 순방향 모드와 역방향 모드를 가져 양방향 구동이 가능하므로 더미 스테이지(SR0, SRn+1)가 상하 양측에 존재한다.
게이트 구동부(400)의 동작을 살펴보면 아래와 같다.
먼저, 순방향 모드를 살펴본다.
제0 스테이지(SR0)는 제1 클록 입력 단자(CK1)를 통해 제2 클록 신호(CKVB)를, 제2 클록 입력 단자(CK2)를 통해 제1 클록 신호(CKV)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 전압 입력 단자(Vin) 및 제2 직류 전압 단자(DI2)에는 저전압(Vss)을, 그리고 제1 직류 전압 단자(DI1)에는 고전압을 각각 입력 받아 출력단(OUT)에서 0번째 게이트선(G0; 더미 게이트선), 제0 스테이지(SR0)의 제3 입력 단자(IN3) 및 제1 스테이지(SR1)의 제1 입력 단자(IN1)로 게이트 온 전압을 출력한다.
그 후 제1 스테이지(SR1)에서는 제1 클록 입력 단자(CK1)를 통해 제1 클록 신호(CKV)를, 제2 클록 입력 단자(CK2)를 통해 제2 클록 신호(CKVB)를, 제1 입력 단자(IN1)를 통해 제0 스테이지(SR0)의 게이트 온 전압을, 전압 입력 단자(Vin) 및 제2 직류 전압 단자(DI2)에는 저전압(Vss)을, 그리고 제1 직류 전압 단자(DI1)에는 고전압을 각각 입력 받아 출력단(OUT)에서 첫번째 게이트선(G1), 제1 스테이지(SR1)의 제3 입력 단자(IN3), 제2 스테이지(SR2)의 제1 입력 단자(IN1) 및 제0 스테이지(SR0)의 제2 입력 단자(IN2)로 게이트 온 전압을 출력한다.
제0 스테이지(SR0)의 제2 입력 단자(IN2)로 인가된 제1 스테이지(SR1)의 게이트 온 전압은 제0 스테이지(SR0)가 더 이상 출력단(OUT)를 통하여 게이트 온 전압을 출력하지 않도록 한다.
상기와 같은 동일 방법으로, 제n 스테이지(SRn)는 제1 클록 입력 단자(CK1)를 통해 제2 클록 신호(CKVB)를, 제2 클록 입력 단자(CK2)를 통해 제1 클록 신호(CKV)를, 제1 입력 단자(IN1)를 통해 제n-1 스테이지(SRn-1)의 게이트 온 전압을, 전압 입력 단자(Vin) 및 제2 직류 전압 단자(DI2)에는 저전압(Vss)을, 그리고 제1 직류 전압 단자(DI1)에는 고전압을 각각 입력 받아 출력단(OUT)에서 n번째 게이트선(Gn), 제n 스테이지(SRn)의 제3 입력 단자(IN3), 제n+1 스테이지(SRn+1)의 제1 입력 단자(IN1) 및 제n-1 스테이지(SRn-1)의 제2 입력 단자(IN2)로 게이트 온 전압을 출력한다.
그 후, 제n+1 스테이지(SRn+1)에서는 제1 클록 입력 단자(CK1)를 통해 제1 클록 신호(CKV)를, 제2 클록 입력 단자(CK2)를 통해 제2 클록 신호(CKVB)를, 제1 입력 단자(IN1)를 통해 제n 스테이지(SRn)의 게이트 온 전압을, 전압 입력 단자(Vin) 및 제2 직류 전압 단자(DI2)에는 저전압(Vss)을, 그리고 제1 직류 전압 단자(DI1)에는 고전압을 각각 입력 받아 출력단(OUT)에서 n+1번째 게이트선(Gn+1; 더미 게이트선), 제n+1 스테이지(SRn+1)의 제3 입력 단자(IN3), 및 제n 스테이지(SRn)의 제2 입력 단자(IN2)로 게이트 온 전압을 출력한다.
제n 스테이지(SRn)의 제2 입력 단자(IN2)로 인가된 제n+1 스테이지(SRn+1)의 게이트 온 전압은 제n 스테이지(SRn)가 더 이상 출력단(OUT)를 통하여 게이트 온 전압을 출력하지 않도록 한다.
이상과 같은 순서에 의하여 모든 게이트선(G1-Gn)에 순방향으로 순차적으로 게이트 온 전압이 인가된다.
한편, 역방향 모드는 순방향 모드와 달리 제1 직류 전압 단자(DI1)에는 저전압(Vss)을, 그리고 제2 직류 전압 단자(DI2)에는 고전압을 각각 인가한다. 즉, DIR 전압으로 저전압(Vss)을 인가하며, DIRB 전압으로 고전압을 인가한다.
또한, 역방향 모드에서는 제n+1 스테이지(SRn+1)가 먼저 동작하고, 제0 스테이지(SR0)가 가장 마지막에 동작하게 된다.
즉, 제n+1 스테이지(SRn+1)는 제1 클록 입력 단자(CK1)를 통해 제1 클록 신호(CKV)를, 제2 클록 입력 단자(CK2)를 통해 제2 클록 신호(CKVB)를, 제2 입력 단자(IN2)를 통해 스캔 개시 신호(STVP)를, 전압 입력 단자(Vin) 및 제1 직류 전압 단자(DI1)에는 저전압(Vss)을, 그리고 제2 직류 전압 단자(DI2)에는 고전압을 각각 입력 받아 출력단(OUT)에서 n+1번째 게이트선(Gn+1; 더미 게이트선), 제n+1 스테이지(SRn+1)의 제3 입력 단자(IN3) 및 제n 스테이지(SRn)의 제2 입력 단자(IN2)로 게이트 온 전압을 출력한다.
그 후 제n 스테이지(SRn)에서는 제1 클록 입력 단자(CK1)를 통해 제2 클록 신호(CKVB)를, 제2 클록 입력 단자(CK2)를 통해 제1 클록 신호(CKV)를, 제2 입력 단자(IN2)를 통해 제n+1 스테이지(SRn+1)의 게이트 온 전압을, 전압 입력 단자(Vin) 및 제1 직류 전압 단자(DI1)에는 저전압(Vss)을, 그리고 제2 직류 전압 단자(DI2)에는 고전압을 각각 입력 받아 출력단(OUT)에서 n번째 게이트선(Gn), 제n 스테이지(SRn)의 제3 입력 단자(IN3), 제n+1 스테이지(SRn+1)의 제1 입력 단자(IN1) 및 제n-1 스테이지(SRn-1)의 제2 입력 단자(IN2)로 게이트 온 전압을 출력한다.
제n+1 스테이지(SRn+1)의 제1 입력 단자(IN1)로 인가된 제n 스테이지(SRn)의 게이트 온 전압은 제n+1 스테이지(SRn+1)가 더 이상 출력단(OUT)를 통하여 게이트 온 전압을 출력하지 않도록 한다.
상기와 같은 동일 방법으로, 제1 스테이지(SR1)는 제1 클록 입력 단자(CK1)를 통해 제1 클록 신호(CKV)를, 제2 클록 입력 단자(CK2)를 통해 제2 클록 신호(CKVB)를, 제2 입력 단자(IN2)를 통해 제2 스테이지(SR2)의 게이트 온 전압을, 전압 입력 단자(Vin) 및 제1 직류 전압 단자(DI1)에는 저전압(Vss)을, 그리고 제2 직류 전압 단자(DI2)에는 고전압을 각각 입력 받아 출력단(OUT)에서 첫번째 게이트선(G1), 제1 스테이지(SR1)의 제3 입력 단자(IN3), 제2 스테이지(SR2)의 제1 입력 단자(IN1) 및 제0 스테이지(SR0)의 제2 입력 단자(IN2)로 게이트 온 전압을 출력한다.
그 후, 제0 스테이지(SR0)에서는 제1 클록 입력 단자(CK1)를 통해 제2 클록 신호(CKVB)를, 제2 클록 입력 단자(CK2)를 통해 제1 클록 신호(CKV)를, 제2 입력 단자(IN2)를 통해 제1 스테이지(SR1)의 게이트 온 전압을, 전압 입력 단자(Vin) 및 제1 직류 전압 단자(DI1)에는 저전압(Vss)을, 그리고 제2 직류 전압 단자(DI2)에는 고전압을 각각 입력 받아 출력단(OUT)에서 0번째 게이트선(G0; 더미 게이트선), 제0 스테이지(SR0)의 제3 입력 단자(IN3), 및 제1 스테이지(SR1)의 제1 입력 단자(IN1)로 게이트 온 전압을 출력한다.
제1 스테이지(SR1)의 제1 입력 단자(IN1)로 인가된 제0 스테이지(SR0)의 게이트 온 전압은 제1 스테이지(SR1)가 더 이상 출력단(OUT)를 통하여 게이트 온 전압을 출력하지 않도록 한다.
이상과 같은 순서에 의하여 모든 게이트선(G1-Gn)에 역방향으로 순차적으로 게이트 온 전압이 인가된다.
도 2를 통하여 전체적인 게이트 구동부(400)의 구조에 대하여 살펴보았다. 이하에서는 도 3을 통하여 하나의 게이트선에 연결된 하나의 스테이지의 구조를 좀더 상세하게 살펴본다.
도 3은 본 발명의 실시예에 따른 하나의 스테이지를 도시한 회로도이다.
도 3을 참조하면, 게이트 구동부(400)의 각 스테이지(SR)는 풀업 구동부(412), 아웃풋 풀 다운부(416), 리셋부(415), Q노드 풀업부(411), Q노드 풀 다운부(414), Q노드 리셋부(413) 및 플로팅 노드 안정부(417)를 포함한다.
위의 명칭은 순방향 모드에서 DIR 전압으로 고전압의 직류가 인가되고, DIRB 전압으로 저전압의 직류(Vss 전압)가 인가되는 경우를 기준으로 명명되었다. 역방향 모드에서는 명칭과 동작이 다를 수 있다.
풀업 구동부(412)는 스테이지(SR)의 가장 핵심적인 부분으로 게이트 온 전압을 생성하여 출력하는 부분이다. 풀업 구동부(412)는 출력단(OUT), Q 노드 및 제1 클록 입력 단자(CK1)의 사이에 위치하며, TR3 트랜지스터 및 Cb 커패시터를 포함한다. O 노드는 풀업 구동부(412)의 내부에 위치하며, 출력단(OUT)와 동일하다. TR3 트랜지스터의 제어 단자는 Q 노드에 연결되어 있으며, 입력 단자는 제1 클록 입력 단자(CK1)와 연결되며, 출력 단자는 출력단(OUT)와 연결된다. Cb 커패시터는 TR3 트랜지스터의 제어 단자와 출력 단자 와 연결되며, Q 노드의 전압을 저장하는 역할을 한다. Q 노드로 게이트 온 전압이 인가되어 Cb 커패시터에 고전압이 저장된 상태에서 제1 클록 입력 단자(CK1)를 통해 클록 신호가 로우 값에서 하이 값으로 변하면, TR3 트랜지스터의 출력 단자인 O 노드에서의 전압은 부스트업되어 게이트 온 전압이 생성되고 출력단(OUT)로 출력된다.
아웃풋 풀 다운부(416)는 출력단(OUT)와 연결되어 있는 O 노드의 전압을 저전압(Vss)으로 변경시키는 역할을 한다. 아웃풋 풀 다운부(416)는 O노드, P노드, 전압 입력 단자(Vin) 및 제2 클록 입력 단자(CK2)의 사이에 위치하며, TR10 트랜지스터 및 TR11 트랜지스터를 포함한다. TR10 트랜지스터의 제어 단자는 P 노드에 연결되어 있으며, 입력 단자는 O 노드에 연결되고, 출력 단자는 전압 입력 단자(Vin)와 연결되어 있다. TR11 트랜지스터의 제어 단자는 제2 클록 입력 단자(CK2)에 연결되어 있으며, 입력 단자는 O 노드에 연결되고, 출력 단자는 전압 입력 단자(Vin)와 연결되어 있다. 제2 클록 입력 단자(CK2)에서 입력되는 클록 신호는 제1 클록 입력 단자(CK1)로부터 입력되는 클록 신호와 위상이 반전되어 있으므로 게이트 온 전압이 출력된 후 1H가 지나면 TR11 트랜지스터가 턴 온되고 O 노드의 전압이 TR11 트랜지스터를 통하여 빠져나가 저전압(Vss)으로 바뀌면서 게이트 온 출력이 멈추게 된다. 한편, P 노드의 전압은 제1 클록 입력 단자(CK1)로 입력되는 클록 신호가 Ch 커패시터를 지나서 전달되는 노드이며, 클록 신호에 따라 주기적으로 변하지만, 본 단 스테이지(SR)에서 게이트 온 전압이 출력되는 동안에는 저전압(Vss) 상태를 유지한다. (후술하는 리셋부(415) 동작 참고)
리셋부(415)는 O 노드를 통하여 게이트 온 전압이 출력되고 있는 동안에는 P 노드의 전압값을 저전압(Vss)으로 변경시켜 Q노드 풀 다운부(414) 및 아웃풋 풀 다운부(416)의 TR10 트랜지스터가 동작하지 않도록 한다. 리셋부(415)는 전압 입력 단자(Vin), P 노드 및 O 노드 사이에 위치하며, TR8 트랜지스터 및 TR9 트랜지스터를 포함한다. TR8 트랜지스터의 제어 단자는 O 노드에 연결되어 있으며, 입력 단자는 P노드에 연결되고, 출력 단자는 TR9 트랜지스터의 입력 단자에 연결되어 있다. TR9 트랜지스터의 제어 단자는 O 노드에 연결되어 있으며, 입력 단자는 TR8 트랜지스터의 출력 단자에 연결되어 있으며, 출력 단자는 전압 입력 단자(Vin)와 연결되어 있다. 즉, 리셋부(415)에 포함된 두 트랜지스터(TR8, TR9)의 제어 단자는 모두 O 노드에 연결되어 있어 리셋부(415)의 제어 노드는 O 노드이다.
이하에서는 Q 노드와 관련된 Q노드 풀업부(411), Q노드 풀 다운부(414) 및 Q노드 리셋부(413)에 대하여 살펴본다.
Q노드 풀업부(411)는 스테이지(SR)의 Q노드(풀업 구동부(412)의 TR3 트랜지스터의 제어 단자임)의 전압을 DIR 전압(즉, 고전압)으로 높이는 역할을 수행한다. Q노드 풀업부(411)는 제1 직류 전압 단자(DI1), 제1 입력 단자(IN1), Q노드 및 F 노드 사이에 위치하며, TR1 트랜지스터 및 TR2 트랜지스터를 포함한다. TR1 트랜지스터의 제어 단자는 제1 입력 단자(IN1)와 연결되어 있고, 입력 단자는 제1 직류 전압 단자(DI1)와 연결되어 있고, 출력 단자는 F 노드와 연결되어 있다. TR2 트랜지스터의 제어 단자는 제1 입력 단자(IN1)와 연결되어 있고, 입력 단자는 TR1 트랜지스터의 출력 단자, 즉, F 노드와 연결되어 있고, 출력 단자는 Q 노드와 연결되어 있다. Q노드 풀업부(411)는 전단 스테이지(SR)의 게이트 온 전압이 제1 입력 단자(IN1)로 인가되면 두 트랜지스터(TR1, TR2)의 제어 단자로 게이트 온 전압이 인가되고, DIR 전압(고전압)이 TR1 및 TR2를 거쳐 Q노드로 전달되어 Q노드의 전압을 고전압으로 풀업시킨다. 또한, Q노드 풀업부(411)의 TR1 트랜지스터의 출력 단자는 F 노드(플로팅 노드)로도 DIR 전압(고전압)를 전달한다.
Q노드 풀 다운부(414)는 Q 노드의 전압을 게이트 오프 전압에 준하는 저전압(Vss)으로 낮추는 역할을 한다. Q노드 풀 다운부(414)는 Q 노드, F 노드, P 노드 및 전압 입력 단자(Vin)의 사이에 위치하며, TR6 트랜지스터 및 TR7 트랜지스터를 포함한다. TR6 트랜지스터의 제어 단자는 P 노드와 연결되어 있으며, 입력 단자는 F 노드와 연결되어 있고, 출력 단자는 전압 입력 단자(Vin)와 연결되어 있다. TR7 트랜지스터의 제어 단자는 P 노드와 연결되어 있으며, 입력 단자는 Q 노드와 연결되어 있고, 출력 단자는 TR6 트랜지스터의 입력 단자, 즉, F 노드와 연결되어 있다. Q노드 풀 다운부(414)는 P 노드의 전압이 하이일 때, TR6, TR7 트랜지스터를 통하여 Q노드의 전압을 저전압(Vss)으로 배출시킨다. 여기서 P 노드의 전압은 제1 클록 입력 단자(CK1)로 입력되는 클록 신호가 Ch 커패시터를 지나서 전달되는 노드이며, 클록 신호에 따라 주기적으로 변하지만, 본 단 스테이지(SR)에서 게이트 온 전압이 출력되는 동안에는 저전압(Vss) 상태를 유지한다. 또한, P노드는 아웃풋 풀 다운부(416)의 TR10 트랜지스터를 동작시키는 노드이므로 Q노드 풀 다운부(414)와 아웃풋 풀 다운부(416)의 TR10 트랜지스터는 함께 동작하게 된다.
Q노드 리셋부(413)는 다음 스테이지(SR)의 게이트 온 전압이 인가되면, Q 노드의 전압을 DIRB 전압(저전압(Vss))으로 낮추는 역할을 한다. Q노드 리셋부(413)는 제2 입력 단자(IN2), 제2 직류 전압 단자(DI2), Q노드 및 F 노드 사이에 위치하며, TR4 트랜지스터 및 TR5 트랜지스터를 포함한다. TR4 트랜지스터의 제어 단자는 제2 입력 단자(IN2)와 연결되어 있으며, 입력 단자는 Q 노드와 연결되어 있으며, 출력 단자는 F 노드와 연결되어 있다. TR5 트랜지스터의 제어 단자는 제2 입력 단자(IN2)와 연결되어 있으며, 입력 단자는 TR4 트랜지스터의 출력 단자, 즉 F 노드와 연결되어 있으며, 출력 단자는 제2 직류 전압 단자(DI2)와 연결되어 있다. 제2 입력 단자(IN2)를 통하여 다음단 스테이지의 게이트 온 전압이 인가되면, TR4 및 TR5 트랜지스터가 턴 온 되어 Q 노드의 전압을 저전압(Vss)으로 낮추어 풀업 구동부(412)가 게이트 온 전압을 더 이상 출력하지 못하도록 한다.
Q노드 풀 다운부(414) 및 Q노드 리셋부(413)는 그 역할이 유사하지만, 구동 타이밍이 다르다. 또한, 역방향 모드에서는 Q노드 리셋부(413)와 Q노드 풀업부(411)의 역할이 서로 바뀐다. 역방향 모드에 대해서는 별도로 후술한다.
한편, 플로팅 노드 안정부(417)는 F 노드(플로팅 노드)가 본단 스테이지(SR)가 동작할 동안에 플로팅되어 있어 전압이 안정화되지 않을 수 있어 이를 안정화시키는 역할을 한다. 즉, F 노드로는 제1 입력 단자(IN1)를 통하여 전단 스테이지의 게이트 온 전압이 인가된 후 제2 입력 단자(IN2)를 통하여 후단 스테이지의 게이트 온 전압이 인가되는데, 그 사이인 본단 스테이지에서 게이트 온 전압이 인가되는 동안에는 F 노드는 플로팅되어 있게 된다. 이를 안정화시키고자 F 노드에 플로팅 노드 안정부(417)를 통하여 본단 스테이지의 게이트 온 전압이 인가되도록 한다. 플로팅 노드 안정부(417)는 제3 입력 단자(IN3) 및 F 노드 사이에 위치하며, 다이오드 연결된 TR12 트랜지스터를 포함한다. TR12 트랜지스터는 다이오드 연결되어 있으며, 제어 단자와 입력 단자에는 제3 입력 단자(IN3)가 연결되며, 출력 단자에는 F 노드가 연결되어 있다. 그 결과 제3 입력 단자(IN3)를 통하여 게이트 온 전압이 입력되면 다이오드 연결된 TR12를 거쳐 F 노드로 전달되어 F 노드의 전압값을 게이트 온 전압으로 유지시키고 안정화시킨다.
또한, 스테이지는 P 노드와 제1 클록 입력 단자(CK1)의 사이에 위치하는 Ch 커패시터를 포함한다. Ch 커패시터는 제1 클록 입력 단자(CK1)에서 입력된 클록 신호가 직접 P 노드로 전달되는 것을 막아준다.
이상에서는 하나의 스테이지(SR)를 순방향 모드에서의 동작을 기준으로 살펴보았다. 이하에서는 역방향 모드에서의 동작을 살펴보며, 차이가 있는 내용을 중심으로 살펴본다.
역방향 모드에서는 제1 직류 전압 단자(DI1)를 통하여 저전압(Vss)이 인가되며, 제2 직류 전압 단자(DI2)를 통하여 고전압이 인가된다. 또한, 제2 입력 단자(IN2)를 통하여 전달되는 게이트 온 전압에 의하여 본단의 스테이지가 게이트 온 전압을 생성하고 출력시키며, 제1 입력 단자(IN1)를 통하여 입력된 게이트 온 전압에 의하여 본단 스테이지가 더 이상 게이트 온 전압을 출력하지 않도록 한다. 이는 Q노드 풀업부(411)와 Q노드 리셋부(413)가 서로 역할을 바꾸어 동작하는 것을 의미하며, 이와 같이 역할 바꾸는 것이 가능하도록 하기 위하여 내부 트랜지스터의 구조를 동일하게 형성하였다. 즉, Q노드 풀업부(411)와 Q노드 리셋부(413)는 모두 다른 스테이지(SR)에서 인가된 게이트 온 전압(제1 입력 단자(IN1) 또는 제2 입력 단자(IN2)로부터 입력됨)에 의하여 동작하며, Q 노드의 전압을 직류 전압(제1 직류 전압 단자(DI1) 또는 제2 직류 전압 단자(DI2)로부터 입력됨)으로 바꾸는 역할을 한다.
그 결과 도 2 및 도 3의 구조를 가지는 게이트 구동부(400)는 제1 직류 전압 단자(DI1) 및 제2 직류 전압 단자(DI2)로 인가되는 전압을 바꾸는 것에 의하여 역방향 모드로 동작시킬 수 있다.
한편, 도 3의 실시예에 따르면, 리셋부(415)의 제어 노드는 O 노드인데, 리셋부(415)의 제어 노드를 O 노드가 아닌 Q 노드로도 형성할 수 있다.
리셋부(415)의 제어 노드로 O 노드가 좋은지, Q 노드가 좋은지를 판단하기 위하여 도 4 및 도 5를 이용하여 O 노드와 Q 노드의 전압 파형을 살펴본다.
도 4 및 도 5는 도 3의 스테이지의 Q 노드와 O 노드에서 측정된 전압을 나타낸 파형도이다.
도 4 및 도 5에서 A 파형은 Q 노드에서의 전압을 측정한 파형이며, B 파형은 O 노드에서 전압을 측정한 파형이다. 그리고 도 5는 도 4의 S 부분을 확대하여 도시한 도면이다.
도 4 및 도 5를 참고하면, Q 노드에서의 전압이 상대적으로 큰 전압값을 가지며, 그 결과 리플(ripple)도 더 크다는 것을 확인할 수 있다.
그러므로 리셋부(415)의 제어 노드로 Q 노드를 사용하면, O 노드를 제어 노드로 사용하는 경우에 비하여 TR8 트랜지스터 및 TR9 트랜지스터에서 누설되는 전류의 양이 클 것으로 예상된다. 이는 박막 트랜지스터의 특성상 제어 전압이 크면 누설 전류도 크기 때문이다. 그 결과 리셋부(415)의 제어 노드로 Q 노드를 사용하는 경우에는 P 노드의 전압값이 누설되어 Q노드 풀 다운부(414) 및 아웃풋 풀 다운부(416)의 TR10 트랜지스터를 적절하게 제어하지 못하게 된다. 이로 인하여 게이트 온 전압이 적절한 타이밍에 오프되지 않을 수 있다. 이러한 문제는 특히 고온에서 게이트 구동부(400)가 동작하는 경우에 심하게 부각되어 나타날 수 있으며, 도 6에서는 고온 마진을 도시하였다.
도 6은 도 3의 실시예에서 고온 마진을 나타낸 그래프이다.
도 6에서 실시예는 도 3의 실시예를 나타내며, 비교예는 도 3과 달리 리셋부(415)의 제어 노드로 Q 노드를 사용하는 경우를 나타낸다. 또한, 도 6의 수치는 고온 마진을 계산한 값으로 70점을 넘는 경우 고온에서 사용시 문제가 없다고 판단되는 수치이다.
도 6에서 알 수 있는 바와 같이 리셋부(415)의 제어 노드로 Q 노드를 사용하는 비교예는 62점의 고온 마진이 산출되어 고온에서 사용되는 경우 오동작의 가능성이 있다. 하지만, 도 3의 실시예와 같이 리셋부(415)의 제어 노드로 O 노드를 사용하는 경우에는 고온 마진이 73점으로 산출되어 고온에서 사용되더라도 문제가 없음을 알 수 있다. 리셋부(415)의 제어 노드를 O 노드로 바꾸는 것에 의하여 고온 마진을 17% 올릴 수 있음을 알 수 있다.
이하에서는 도 7 내지 도 9를 이용하여 본 발명의 또 다른 실시예에 대하여 살펴본다.
도 7 내지 도 9는 본 발명의 또 다른 실시예에 따른 하나의 스테이지를 도시한 회로도이다.
도 7의 실시예가 도 3의 실시예와 다른 점은 플로팅 노드 안정부(417)가 형성되어 있지 않다는 점이다. 플로팅 노드 안정부(417)는 F 노드를 본 단 스테이지(SR)가 동작하는 동안 게이트 온 전압을 인가하여 게이트 온 전압에 따라 안정화되도록 하지만, 1 수평 주기(1H)의 기간에 대하여 안정화시키는 것이므로 반드시 필요한 구성은 아니다. 그러므로 도 7의 실시예에서는 플로팅 노드 안정부(417)를 생략한 구조가 도시되어 있다. 도 7의 실시예를 사용하는 경우에는 표시 패널(100)에 집적할 게이트 구동부(400)의 면적이 줄어들어 표시 패널(100)에 여유 공간을 확보시키거나 비표시 영역의 면적을 줄일 수 있는 장점이 있다.
도 8의 실시예가 도 3의 실시예와 다른 점은 플로팅 노드 안정부(417)가 형성되어 있지 않을 뿐만 아니라 리셋부(415)에 포함된 두 개의 트랜지스터 중 하나를 생략하였다는 점이다. 도 8의 실시예에 따른 리셋부(415)는 TR8 트랜지스터를 포함하며, TR8 트랜지스터의 제어 단자는 O 노드(출력단(OUT))에 연결되며, 입력 단자는 P 노드에 연결되고, 출력 단자는 전압 입력 단자(Vin)에 연결되어 있다.
도 3의 리셋부(415) 구조를 보면, 두 개의 트랜지스터(TR8, TR9)가 입력 단자를 P 노드로 하고, 출력 단자를 전압 입력 단자(Vin)로 하여 연결된 구조를 가지며, 제어 단자는 모두 O 노드에 연결되어 있다. 그러므로 두 개의 트랜지스터(TR8, TR9)가 함께 동작하여 P 노드의 전압을 저전압(Vss)으로 바꾸는 역할을 하므로 하나의 트랜지스터(TR8; 도 8 참고)만을 형성하더라도 사용에 문제가 없다. 도 8의 실시예와 같이 리셋부(415)를 TR8 트랜지스터만 사용하는 경우에는 게이트 구동부(400)의 면적을 줄일 수 있을 뿐 아니라 저온에서의 게이트 구동부(400)의 동작 특성을 향상시킬 수 있다. 즉, 게이트 구동부(400)를 표시 패널(100)에 집적하는 경우 게이트 구동부(400)에 포함된 트랜지스터의 채널을 형성하는 반도체가 온도에 따라 특성 변화가 발생되어 게이트 구동부(400)가 정상 동작 하지 않을 수 있다. 고온에서도 문제시되지만, 저온에서도 게이트 구동부(400)가 적절하게 동작하여야 하는데, 저온에서는 전체적으로 게이트 구동부에 속한 트랜지스터들의 동작 속도가 저하된다. 도 3의 실시예와 같이 두 개의 트랜지스터(TR8, TR9)로 리셋부(415)를 형성한 경우에는 P 노드의 전압이 TR8 트랜지스터의 채널을 거친 후 다시 TR9의 트랜지스터의 채널을 거쳐야 전압 입력 단자(Vin)측으로 배출될 수 있다. 저온에서는 하나의 트랜지스터의 채널을 거치는데 상대적으로 시간이 많이 소비되므로 P 노드의 전압이 저전압(Vss)으로 변하는데 시간이 많이 소요되어 스테이지(SR)가 적절하게 동작하지 못할 수 있다. 그러므로 도 8에서와 같이 리셋부(415)를 TR8 트랜지스터만을 이용하여 형성하는 경우에는 저온에서도 P 노드의 전압이 저전압(Vss)으로 변하는데 시간 소모가 적어 스테이지(SR)의 동작에 문제가 없다.
도 9의 실시예가 도 3의 실시예와 다른 점은 플로팅 노드 안정부(417)가 형성되어 있지 않고, 리셋부(415)가 하나의 트랜지스터로 형성되어 있을 뿐만 아니라 Q노드 풀업부(411), Q노드 풀 다운부(414), Q노드 리셋부(413)도 모두 하나의 트랜지스터로 형성되어 있다는 점이다.
Q노드 풀업부(411)와 Q노드 리셋부(413)는 Q 노드를 고전압 또는 저전압(Vss)으로 변화시키기 위하여 제어 단자가 동일한 단자에 연결된 두 개의 트랜지스터를 각각 포함하고 있다. 이에 하나의 트랜지스터를 생략하더라도 동작하는데, 문제는 없다. 또한, Q노드 풀업부(411)와 Q노드 리셋부(413)를 모두 하나의 트랜지스터로 형성하는 경우 F 노드는 존재하지 않게 되며, 자연스럽게 플로팅 노드 안정부(417)는 불필요하다. 도 9의 실시예에서 Q노드 풀업부(411)는 TR1 트랜지스터를 포함하며, TR1 트랜지스터의 제어 단자는 제1 입력 단자(IN1)에 연결되며, 입력 단자는 제1 직류 전압 단자(DI1)에 연결되며, 출력 단자는 Q 노드에 연결되어 있다. 또한, Q노드 리셋부(413)는 TR4 트랜지스터를 포함하며, TR4 트랜지스터의 제어 단자는 제2 입력 단자(IN2)에 연결되며, 입력 단자는 Q 노드에 연결되고, 출력 단자는 제2 직류 전압 단자(DI2)에 연결되어 있다.
Q노드 풀 다운부(414)도 TR7 트랜지스터 하나만 포함하고 있다. Q노드 풀 다운부(414)는 Q 노드의 전압을 P 노드의 전압에 따라서 저전압(Vss)으로 변경하는 것이므로 굳이 동일한 P 노드에 제어 단자를 연결한 두 개의 트랜지스터를 형성할 필요가 없다. 도 9에서 도시하고 있는 바와 같이 제어 단자는 P 노드에 연결하고, 입력 단자는 Q 노드에 연결하며, 출력 단자는 전압 입력 단자(Vin)에 연결한 TR7 트랜지스터만으로 구성할 수 있다.
도 9의 실시예와 같이 트랜지스터의 개수를 대폭 줄이고 스테이지(SR)를 형성하는 경우에는 게이트 구동부(400)의 집적 면적을 줄일 수 있으며, 도 8과 같이 저온에서 발생할 수 있는 오동작의 문제를 없앨 수 있는 장점이 있다.
표시 패널(100)에 집적된 게이트 구동부(400)는 표시 영역(300)에 형성된 화소(PX)를 형성할 때 함께 형성한다. 집적된 게이트 구동부(400) 내의 트랜지스터에 사용되는 반도체는 비정질 반도체나 다결정 반도체등이 사용될 수 있으며, 화소(PX)의 스위칭 소자에서 사용하는 반도체와 동일한 것을 사용한다. 다만, 온도에 따른 반도체의 특성 변화는 비정질 반도체가 다결정 반도체에 비하여 크기 때문에 비정질 반도체의 경우 온도 특성에 민감하다. 본 출원서에서 사용된 트랜지스터는 비정질 반도체나 다결정 반도체가 사용될 수 있으며, 비정질 반도체를 사용하더라도 고온 또는 저온에서 오동작이 발생하지 않는다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 표시 패널 300: 표시 영역
400: 게이트 구동부 411: Q노드 풀업부
412: 풀업 구동부 413: Q노드 리셋부
414: Q노드 풀 다운부 415: 리셋부
416: 아웃풋 풀 다운부 417: 플로팅 노드 안정부
500: 데이터 구동부 600: 신호 제어부
800: 계조 전압 생성부 CK1, CK2: 클록 입력 단자
CKV, CKVB: 클록 신호 DI1, DI2: 직류 전압 단자
DIR, DIRB: 직류 전압 IN1, IN2, IN3: 입력 단자
OUT: 출력단 SR: 스테이지
STVP: 스캔 개시 신호

Claims (20)

  1. 복수의 게이트선,
    상기 복수의 게이트선과 교차하는 데이터선,
    상기 복수의 게이트선 및 상기 데이터선과 연결되어 있는 복수의 화소, 및
    상기 복수의 게이트선에 각각 연결되어 있는 복수의 스테이지를 포함하며, 집적되어 있는 게이트 구동부를 포함하며,
    상기 스테이지는
    출력단을 가지며, Q 노드에 연결되어 있고, 게이트 온 전압을 출력하는 풀업 구동부,
    상기 출력단을 풀 다운 시키는 아웃풋 풀 다운부,
    상기 출력단의 전압에 따라서 P 노드의 전압을 저전압으로 변경시키는 리셋부,
    전단 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 고전압으로 변경시키는 Q 노드 풀업부,
    후단 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 저전압으로 변경시키는 Q 노드 풀 다운부, 및
    상기 P 노드의 전압에 따라서 상기 Q 노드의 전압을 저전압으로 바꾸는 Q노드 리셋부를 포함하는 표시 패널.
  2. 제1항에서,
    상기 리셋부는 TR8 트랜지스터 및 TR9 트랜지스터를 포함하며,
    상기 TR8 트랜지스터의 제어 단자는 상기 출력단에 연결되어 있으며, 입력 단자는 상기 P 노드에 연결되고,
    상기 TR9 트랜지스터의 제어 단자는 상기 출력단에 연결되어 있으며, 출력 단자는 전압 입력 단자와 연결되어 저전압을 인가받으며,
    상기 TR8 트랜지스터의 출력 단자와 상기 TR9 트랜지스터의 입력 단자는 서로 연결되어 있는 표시 패널.
  3. 제1항에서,
    상기 리셋부는 TR8 트랜지스터를 포함하며,
    상기 TR8 트랜지스터의 제어 단자는 상기 출력단에 연결되어 있으며, 입력 단자는 상기 P 노드에 연결되고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받는 표시 패널.
  4. 제1항에서,
    상기 풀업 구동부는 TR3 트랜지스터 및 Cb 커패시터를 포함하며,
    상기 TR3 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있으며, 입력 단자는 제1 클록 입력 단자와 연결되며, 출력 단자는 상기 출력단과 연결되며,
    상기 Cb 커패시터는 상기 TR3 트랜지스터의 상기 제어 단자 및 상기 출력 단자와 연결되어 있는 표시 패널.
  5. 제4항에서,
    상기 아웃풋 풀 다운부는 TR10 트랜지스터 및 TR11 트랜지스터를 포함하며,
    상기 TR10 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있으며, 입력 단자는 상기 출력단에 연결되고, 출력 단자는 전압 입력 단자와 연결되어 저전압을 인가받으며,
    상기 TR11 트랜지스터의 제어 단자는 제2 클록 입력 단자에 연결되어 있으며, 입력 단자는 상기 출력단에 연결되고, 출력 단자는 전압 입력 단자와 연결되어 저전압을 인가받는 표시 패널.
  6. 제5항에서,
    상기 Q노드 풀업부는 TR1 트랜지스터 및 TR2 트랜지스터를 포함하며, 상기 Q노드 리셋부는 TR4 트랜지스터 및 TR5 트랜지스터를 포함하며,
    상기 TR1 트랜지스터의 제어 단자는 제1 입력 단자와 연결되어 있고, 입력 단자는 제1 직류 전압 단자와 연결되어 있고, 출력 단자는 F 노드와 연결되어 있으며,
    상기 TR2 트랜지스터의 제어 단자는 상기 제1 입력 단자와 연결되어 있고, 입력 단자는 상기 TR1 트랜지스터의 출력 단자, 즉, F 노드와 연결되어 있고, 출력 단자는 상기 Q 노드와 연결되어 있으며,
    상기 TR4 트랜지스터의 제어 단자는 제2 입력 단자와 연결되어 있으며, 입력 단자는 상기 Q 노드와 연결되어 있으며, 출력 단자는 상기 F 노드와 연결되어 있으며,
    상기 TR5 트랜지스터의 제어 단자는 상기 제2 입력 단자와 연결되어 있으며, 입력 단자는 상기 TR4 트랜지스터의 출력 단자, 즉 상기 F 노드와 연결되어 있으며, 출력 단자는 제2 직류 전압 단자와 연결되어 있는 표시 패널.
  7. 제6항에서,
    상기 Q노드 풀 다운부는 TR6 트랜지스터 및 TR7 트랜지스터를 포함하며,
    상기 TR6 트랜지스터의 제어 단자는 상기 P 노드와 연결되어 있으며, 입력 단자는 F 노드와 연결되어 있고, 출력 단자는 전압 입력 단자와 연결되어 저전압을 인가받으며,
    상기 TR7 트랜지스터의 제어 단자는 상기 P 노드와 연결되어 있으며, 입력 단자는 Q 노드와 연결되어 있고, 출력 단자는 상기 TR6 트랜지스터의 입력 단자, 즉, F 노드와 연결되어 있는 표시 패널.
  8. 제5항에서,
    상기 Q노드 풀업부는 TR1 트랜지스터를 포함하며, 상기 Q노드 리셋부는 TR4 트랜지스터를 포함하며,
    상기 TR1 트랜지스터의 제어 단자는 제1 입력 단자에 연결되며, 입력 단자는 제1 직류 전압 단자에 연결되며, 출력 단자는 Q 노드에 연결되어 있으며,
    상기 TR4 트랜지스터의 제어 단자는 제2 입력 단자에 연결되며, 입력 단자는 상기 Q 노드에 연결되고, 출력 단자는 제2 직류 전압 단자에 연결되어 있는 표시 패널.
  9. 제8항에서,
    상기 Q노드 풀 다운부는 TR7 트랜지스터를 포함하며,
    상기 TR7 트랜지스터의 제어 단자는 상기 P 노드에 연결되고, 입력 단자는 상기 Q 노드에 연결되며, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받는 표시 패널.
  10. 제1항에서,
    상기 스테이지는 본단 스테이지에서 출력된 게이트 온 전압을 F 노드로 전달하는 플로팅 노드 안정부를 더 포함하는 표시 패널.
  11. 제1항에서,
    상기 스테이지는 상기 고전압을 입력받는 제1 직류 전압 단자와 상기 저전압을 입력받는 제2 직류 전압 단자를 포함하며,
    상기 제1 직류 전압 단자는 상기 Q노드 풀업부와 연결되어 있으며,
    상기 제2 직류 전압 단자는 상기 Q노드 리셋부와 연결되어 있는 표시 패널.
  12. 제11항에서,
    상기 스테이지가 역방향 모드로 동작하는 경우 상기 제1 직류 전압 단자에는 저전압이 입력되며, 상기 제2 직류 전압 단자에는 고전압이 인가되며,
    상기 Q 노드 풀업부는 상기 Q 노드 리셋부와 같이 동작하고,
    상기 Q 노드 리셋부는 상기 Q 노드 풀업부와 같이 동작하는 표시패널.
  13. 복수의 게이트선에 게이트 온 전압을 전달하는 복수의 스테이지를 포함하는 게이트 구동부에서,
    상기 스테이지는
    출력단을 가지며, Q 노드에 연결되어 있고, 게이트 온 전압을 출력하는 풀업 구동부,
    상기 출력단을 풀 다운 시키는 아웃풋 풀 다운부,
    상기 출력단의 전압에 따라서 P 노드의 전압을 저전압으로 변경시키는 리셋부,
    전단 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 고전압으로 변경시키는 Q 노드 풀업부,
    후단 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 저전압으로 변경시키는 Q 노드 풀 다운부, 및
    상기 P 노드의 전압에 따라서 상기 Q 노드의 전압을 저전압으로 바꾸는 Q노드 리셋부를 포함하는 표시 패널에 집적된 구동 장치.
  14. 제13항에서,
    상기 리셋부는 TR8 트랜지스터 및 TR9 트랜지스터를 포함하며,
    상기 TR8 트랜지스터의 제어 단자는 상기 출력단에 연결되어 있으며, 입력 단자는 상기 P 노드에 연결되고,
    상기 TR9 트랜지스터의 제어 단자는 상기 출력단에 연결되어 있으며, 출력 단자는 전압 입력 단자와 연결되어 저전압을 인가받으며,
    상기 TR8 트랜지스터의 출력 단자와 상기 TR9 트랜지스터의 입력 단자는 서로 연결되어 있는 표시 패널에 집적된 구동 장치.
  15. 제13항에서,
    상기 리셋부는 TR8 트랜지스터를 포함하며,
    상기 TR8 트랜지스터의 제어 단자는 상기 출력단에 연결되어 있으며, 입력 단자는 상기 P 노드에 연결되고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받는 표시 패널에 집적된 구동 장치.
  16. 제13항에서,
    상기 Q노드 풀업부는 TR1 트랜지스터 및 TR2 트랜지스터를 포함하며, 상기 Q노드 리셋부는 TR4 트랜지스터 및 TR5 트랜지스터를 포함하며,
    상기 TR1 트랜지스터의 제어 단자는 제1 입력 단자와 연결되어 있고, 입력 단자는 제1 직류 전압 단자와 연결되어 있고, 출력 단자는 F 노드와 연결되어 있으며,
    상기 TR2 트랜지스터의 제어 단자는 상기 제1 입력 단자와 연결되어 있고, 입력 단자는 상기 TR1 트랜지스터의 출력 단자, 즉, F 노드와 연결되어 있고, 출력 단자는 상기 Q 노드와 연결되어 있으며,
    상기 TR4 트랜지스터의 제어 단자는 제2 입력 단자와 연결되어 있으며, 입력 단자는 상기 Q 노드와 연결되어 있으며, 출력 단자는 상기 F 노드와 연결되어 있으며,
    상기 TR5 트랜지스터의 제어 단자는 상기 제2 입력 단자와 연결되어 있으며, 입력 단자는 상기 TR4 트랜지스터의 출력 단자, 즉 상기 F 노드와 연결되어 있으며, 출력 단자는 제2 직류 전압 단자와 연결되어 있는 표시 패널에 집적된 구동 장치.
  17. 제16항에서,
    상기 Q노드 풀 다운부는 TR6 트랜지스터 및 TR7 트랜지스터를 포함하며,
    상기 TR6 트랜지스터의 제어 단자는 상기 P 노드와 연결되어 있으며, 입력 단자는 F 노드와 연결되어 있고, 출력 단자는 전압 입력 단자와 연결되어 저전압을 인가받으며,
    상기 TR7 트랜지스터의 제어 단자는 상기 P 노드와 연결되어 있으며, 입력 단자는 Q 노드와 연결되어 있고, 출력 단자는 상기 TR6 트랜지스터의 입력 단자, 즉, F 노드와 연결되어 있는 표시 패널에 집적된 구동 장치.
  18. 제13항에서,
    상기 Q노드 풀업부는 TR1 트랜지스터를 포함하며, 상기 Q노드 리셋부는 TR4 트랜지스터를 포함하며,
    상기 TR1 트랜지스터의 제어 단자는 제1 입력 단자에 연결되며, 입력 단자는 제1 직류 전압 단자에 연결되며, 출력 단자는 Q 노드에 연결되어 있으며,
    상기 TR4 트랜지스터의 제어 단자는 제2 입력 단자에 연결되며, 입력 단자는 상기 Q 노드에 연결되고, 출력 단자는 제2 직류 전압 단자에 연결되어 있는 표시 패널에 집적된 구동 장치.
  19. 제18항에서,
    상기 Q노드 풀 다운부는 TR7 트랜지스터를 포함하며,
    상기 TR7 트랜지스터의 제어 단자는 상기 P 노드에 연결되고, 입력 단자는 상기 Q 노드에 연결되며, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받는 표시 패널에 집적된 구동 장치.
  20. 제13항에서,
    상기 스테이지는 본단 스테이지에서 출력된 게이트 온 전압을 F 노드로 전달하는 플로팅 노드 안정부를 더 포함하는 표시 패널에 집적된 구동 장치.
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