KR20130001673A - 시험 장치 및 시험 방법 - Google Patents

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Abstract

(과제) 정확한 타이밍으로 샘플링한 데이터값을 기대값과 비교한다.
(해결 수단) 데이터 신호와 데이터 신호를 샘플링하는 타이밍을 나타내는 클록 신호를 출력하는 피시험 디바이스를 시험하는 시험 장치에 있어서, 데이터 신호를 버퍼링하는 버퍼부와, 해당 시험 장치의 시험 주기마다, 제어 신호 및 데이터 신호의 기대값을 발생하는 패턴 발생부와, 시험 주기마다, 제어 신호가 버퍼부로부터의 데이터의 독출을 지시하는 것을 조건으로, 버퍼부로부터 데이터 신호를 독출하는 독출 제어부와, 독출 제어부에 의해 독출된 데이터 신호와 패턴 발생부로부터 발생된 기대값을 비교하는 판정부를 구비하는 시험 장치를 제공한다.

Description

시험 장치 및 시험 방법{TESTING APPARATUS AND TESTING METHOD}
본 발명은, 시험 장치 및 시험 방법에 관한 것이다.
소스·싱크로너스라 불리는, 데이터 신호와 함께 동기용 클록 신호를 병행하여 출력하는 인터페이스가 알려져 있다. 특허문헌 1에는, 이와 같은 인터페이스를 채용하는 피시험 디바이스를 시험하는 시험 장치가 기재되어 있다. 특허문헌 1에 기재된 시험 장치는, 피시험 디바이스로부터 출력된 클록 신호에 의해 데이터 신호의 데이터값을 샘플링하고, 샘플링한 데이터값을 기대값과 비교한다.
미국특허 제7644324호 명세서 일본특허공개 제2002-222591호 공보 미국특허 제6556492호 명세서
그런데, 이와 같은 인터페이스를 채용하는 피시험 디바이스를 시험하는 경우, 샘플링한 데이터값을 일단 버퍼에 격납한 후에 독출하여 기대값과 비교한다. 그러나, 시험 장치는, 데이터값을 버퍼로부터 독출하는 타이밍이 빠르면, 샘플링한 데이터값이 버퍼에 격납되기 전에 독출 처리가 이루어지므로, 정확한 시험을 행할 수 없다. 또한, 시험 장치는, 데이터값을 버퍼로부터 독출하는 타이밍이 느리면, 버퍼가 오버플로우 되므로, 정확한 시험을 행할 수 없다. 따라서, 시험 장치는, 적절한 타이밍으로, 적절한 데이터 수의 데이터를 버퍼로부터 독출해야만 한다.
상기 과제를 해결하기 위하여, 본 발명의 제1 태양에서는, 데이터 신호와 상기 데이터 신호를 샘플링하는 타이밍을 나타내는 클록 신호를 출력하는 피시험 디바이스를 시험하는 시험 장치에 있어서, 상기 데이터 신호를 버퍼링하는 버퍼부와, 해당 시험 장치의 시험 주기마다, 제어 신호 및 상기 데이터 신호의 기대값을 발생하는 패턴 발생부와, 상기 시험 주기마다, 상기 제어 신호가 상기 버퍼부로부터의 데이터의 독출을 지시하는 것을 조건으로, 상기 버퍼부로부터 상기 데이터 신호를 독출하는 독출 제어부와, 상기 독출 제어부에 의해 독출된 상기 데이터 신호와 상기 패턴 발생부로부터 발생된 상기 기대값을 비교하는 판정부를 구비하는 시험 장치 및 이와 같은 시험 장치에서의 시험 방법을 제공한다.
한편, 상기 발명의 개요는, 본 발명에 필요한 특징 전부를 열거한 것이 아니며 이들 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 피시험 디바이스(200) 및 피시험 디바이스(200)를 시험하는 본 실시 형태에 관한 시험 장치(10)를 나타낸다.
도 2는 피시험 디바이스(200)로부터 출력되는 데이터 신호 및 클록 신호의 타이밍을 나타낸다.
도 3은 본 실시 형태에 관한 시험 장치(10)의 구성을 나타낸다.
도 4는 클록 생성부(36)의 구성의 일례 및 데이터 취득부(38)의 구성의 일례를 나타낸다.
도 5는 데이터 신호, 클록 신호, 지연 신호, 제1 스트로브 신호, 제2 스트로브 신호 및 샘플링 클록의 타이밍의 일례를 나타낸다.
도 6은 메모리 디바이스인 피시험 디바이스(200)의 기능 시험을 수행하는 경우의 타이밍 차트를 나타낸다.
도 7은 독출 처리시에, 시험 장치(10)로부터 피시험 디바이스(200)로 송신되는 커맨드 및 리드 이네이블 신호, 피시험 디바이스(200)로부터 시험 장치(10)로 송신되는 클록 신호 및 데이터 신호, 마스크 신호 및 샘플링 클록의 타이밍, 그리고 버퍼부(58)로부터 판정부(42)로 전송되는 데이터의 타이밍의 일례를 나타낸다.
도 8은 패턴 메모리(23)에 기억되는 시험 명령, 제어 신호 및 패턴의 일례를 나타낸다.
도 9는 클록 신호(DQS)의 타이밍으로 데이터 신호(DQ)의 데이터값을 취입한 경우의, 독출 플래그 및 비교 플래그의 발생 타이밍의 예를 나타낸다.
도 10은 시험 장치(10) 내부에서 발생된 타이밍 신호의 타이밍으로 데이터 신호(DQ)의 데이터값을 취입한 경우의, 독출 플래그 및 비교 플래그의 발생 타이밍의 예를 나타낸다.
도 11은 본 실시 형태의 제1 변형례에 관한 시험 장치(10)의 구성을 나타낸다.
도 12는 데이터 신호(DQ), 클록 신호(DQS), 독출 플래그, 비교 플래그 및 어드레스 비교 타이밍의 일례를 나타낸다.
이하, 발명의 실시 형태를 통해 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위와 관련된 발명에 한정되는 것이 아니며, 또한 실시 형태에서 설명되고 있는 특징의 조합이 전부 발명의 해결수단에 필수적이라고는 할 수 없다.
도 1은 피시험 디바이스(200) 및 피시험 디바이스(200)를 시험하는 본 실시 형태에 관한 시험 장치(10)를 나타낸다. 도 2는 피시험 디바이스(200)로부터 출력되는 데이터 신호 및 클록 신호의 타이밍을 나타낸다.
본 실시 형태에 관한 시험 장치(10)는, 피시험 디바이스(200)를 시험한다. 본 실시 형태에서, 피시험 디바이스(200)는, 쌍방향 버스인 DDR(Double Data Rate) 인터페이스를 통해, 다른 디바이스와 데이터를 주고 받는다.
DDR 인터페이스는, 복수 개의 데이터 신호(DQ)와, 데이터 신호(DQ)를 샘플링하는 타이밍을 나타내는 클록 신호(DQS)를 병행하여 전송한다. 본 예에서, DDR 인터페이스는, 예를 들면, 도 2에 나타나는 바와 같이, 4개의 데이터 신호(DQ0, DQ1, DQ2, DQ3)에 대하여 1개의 클록 신호(DQS)를 전송한다. 또한, DDR 인터페이스는, 클록 신호(DQS)의 레이트에 대하여, 클록 신호(DQS)에 동기한 2배의 레이트의 데이터 신호(DQ)를 전송한다.
본 실시 형태에서, 피시험 디바이스(200)는, 예를 들면, 비휘발성 메모리 디바이스로서, DDR 인터페이스를 통해, 다른 제어용 디바이스로부터 데이터의 기입 및 독출이 이루어진다. 본 실시 형태에 관한 시험 장치(10)는, 이와 같은 쌍방향 버스인 DDR 인터페이스를 통해 피시험 디바이스(200)와 데이터 신호(DQ) 및 클록 신호(DQS)를 주고 받아, 피시험 디바이스(200)를 시험한다. 또한, 시험 장치(10)는, 라이트 이네이블 신호 및 리드 이네이블 신호 등의 제어용 신호도 피시험 디바이스(200)와의 사이에서 주고 받는다.
도 3은 본 실시 형태에 관한 시험 장치(10)의 구성을 나타낸다. 시험 장치(10)는, 복수의 데이터 단자(12)와, 클록 단자(14)와, 타이밍 발생부(22)와, 패턴 메모리(23)와, 패턴 발생부(24)와, 복수의 데이터용 컴퍼레이터(32)와, 클록용 컴퍼레이터(34)와, 클록 생성부(36)와, 복수의 데이터 취득부(38)와, 독출 제어부(40)와, 판정부(42)와, 시험 신호 공급부(44)와, 지정부(48)를 구비한다.
복수의 데이터 단자(12) 각각은, 쌍방향 버스인 DDR 인터페이스를 통해, 피시험 디바이스(200)에서의 데이터 신호의 입출력 단자에 접속된다. 본 예에서는, 시험 장치(10)는, 4개의 데이터 단자(12)를 구비한다. 4개의 데이터 단자(12) 각각은, 피시험 디바이스(200)에서의 4개의 데이터 신호(DQ0, DQ1, DQ2, DQ3) 각각의 입출력 단자에, DDR 인터페이스를 통해 접속된다. 클록 단자(14)는, DDR 인터페이스를 통해 피시험 디바이스(200)에서의 클록 신호(DQS)의 입출력 단자에 접속된다.
타이밍 발생부(22)는, 해당 시험 장치(10) 내부에서 발생되는 기준 클록에 기초하여, 해당 시험 장치(10)의 시험 주기에 따른 타이밍 신호를 발생한다. 타이밍 발생부(22)는, 일례로서, 시험 주기에 동기한 타이밍 신호를 발생한다.
패턴 메모리(23)는, 패턴 발생부(24)에 의해 시험 주기마다 실행되는 시험 명령의 명령 열을 기억한다. 또한, 패턴 메모리(23)는, 시험 명령 각각에 대응하여 기대값 패턴 및 시험 패턴을 기억한다. 기대값 패턴은, 피시험 디바이스(200)로부터 송신되는 데이터 신호의 기대값을 나타낸다. 시험 패턴은, 해당 시험 장치(10)로부터 피시험 디바이스(200)로 송신하는 신호의 파형을 나타낸다.
또한, 패턴 메모리(23)는, 시험 명령 각각에 대응하여, 해당 시험 장치(10)의 동작을 제어하기 위한 제어 데이터를 기억한다. 제어 데이터는, 일례로서, 데이터 취득부(38) 내의 버퍼부(58)로부터 데이터 신호를 독출할 것인지의 여부를 나타내는 독출 플래그, 및 판정부(42)에 데이터 신호와 기대값을 비교시킬 것인지의 여부를 나타내는 비교 플래그를 포함한다.
패턴 발생부(24)는, 패턴 메모리(23)에 기억되어 있는 명령 열에 포함되는 시험 명령을 시험 주기마다 순차적으로 실행한다. 그리고, 패턴 발생부(24)는, 시험 주기마다, 실행하는 시험 명령에 대응되는 시험 패턴 및 기대값 패턴을 발생한다. 패턴 발생부(24)는, 발생한 시험 패턴을 시험 신호 공급부(44)에 공급한다. 또한, 패턴 발생부(24)는, 발생한 기대값 패턴을 판정부(42)에 공급한다.
또한, 패턴 발생부(24)는, 시험 주기마다, 실행하는 시험 명령에 대응되는 제어 데이터에 따라, 해당 시험 장치(10) 내의 각 부를 제어하기 위한 제어 신호를 발생한다. 패턴 발생부(24)는, 일례로서, 제어 신호로서, 버퍼부(58)로부터 데이터 신호를 독출할 것인지의 여부를 나타내는 독출 플래그, 및 판정부(42)에 데이터 신호와 기대값을 비교시킬 것인지의 여부를 나타내는 비교 플래그를, 시험 주기마다 발생한다. 그리고, 패턴 발생부(24)는, 발생한 제어 신호를 대응하는 블록에 공급한다. 패턴 발생부(24)는, 일례로서, 독출 플래그를 독출 제어부(40)에 공급하고, 비교 플래그를 판정부(42)에 공급한다.
복수의 데이터용 컴퍼레이터(32)는, DDR 인터페이스를 통해 피시험 디바이스(200)와의 사이에서 주고 받는 복수의 데이터 신호 각각에 대응하여 마련된다. 본 예에서는, 시험 장치(10)는, 4개의 데이터 신호(DQ0, DQ1, DQ2, DQ3) 각각에 대응하는 4개의 데이터용 컴퍼레이터(32)를 구비한다. 복수의 데이터용 컴퍼레이터(32) 각각은, 피시험 디바이스(200)로부터 출력된 대응하는 데이터 신호를, 대응하는 데이터 단자(12)를 통해 수신한다. 복수의 데이터용 컴퍼레이터(32) 각각은, 수신한 데이터 신호를 미리 정해진 임계 레벨과 비교하여 논리값화하고, 논리값화한 데이터 신호를 출력한다.
클록용 컴퍼레이터(34)는, DDR 인터페이스를 통해 피시험 디바이스(200)와의 사이에서 주고 받는 클록 신호(DQS)에 대응하여 마련된다. 클록용 컴퍼레이터(34)는, 피시험 디바이스(200)로부터 출력된 대응하는 클록 신호를, 대응하는 클록 단자(14)를 통해 수신한다. 그리고, 클록용 컴퍼레이터(34)는, 수신한 클록 신호를 미리 정해진 임계 레벨과 비교하여 논리값화하고, 논리값화한 클록 신호를 출력한다.
클록 생성부(36)는, 클록용 컴퍼레이터(34)에 의해 논리값화된 클록 신호에 기초하여, 피시험 디바이스(200)로부터 출력된 데이터 신호를 샘플링하기 위한 샘플링 클록을 생성한다. 본 예에서는, 클록 생성부(36)는, 클록 신호의 2배의 레이트의 샘플링 클록을 생성한다.
복수의 데이터 취득부(38)는, 피시험 디바이스(200)가 DDR 인터페이스를 통해 출력하는 복수의 데이터 신호 각각에 대응하여 마련된다. 본 예에서는, 시험 장치(10)는, 4개의 데이터 신호(DQ0, DQ1, DQ2, DQ3) 각각에 대응하는 4개의 데이터 취득부(38)를 구비한다.
복수의 데이터 취득부(38) 각각은, 피시험 디바이스(200)가 출력하는 데이터 신호를, 클록 신호에 따른 샘플링 클록의 타이밍, 또는 해당 시험 장치(10)의 시험 주기에 따른 타이밍 신호의 타이밍으로 취득한다. 본 실시 형태에서는, 복수의 데이터 취득부(38) 각각은, 클록 생성부(36)에 의해 생성된 샘플링 클록의 타이밍, 또는 타이밍 발생부(22)가 발생한 타이밍 신호의 타이밍 중 어느 하나로, 대응하는 데이터 신호의 데이터값을 취득한다. 복수의 데이터 취득부(38)는, 샘플링 클록 또는 타이밍 신호 중 어느 타이밍으로 데이터 신호를 취득할 것인지는, 지정부(48)에 의한 지정에 따라 스위칭한다.
복수의 데이터 취득부(38) 각각은, 버퍼부(58)를 가진다. 버퍼부(58)는, 취득된 데이터 신호를 버퍼링한다.
독출 제어부(40)는, 복수의 데이터 취득부(38) 각각의 버퍼부(58)에 버퍼링되어 있는 데이터 신호를, 타이밍 발생부(22)로부터 발생되는 타이밍 신호의 타이밍으로 독출한다. 그리고, 독출 제어부(40)는, 독출한 데이터 신호를 판정부(42)로 공급한다. 이 경우, 독출 제어부(40)는, 시험 주기마다, 독출 플래그가 데이터 신호의 독출을 지시하고 있는 것을 조건으로, 각각의 버퍼부(58)로부터 데이터 신호를 독출한다.
판정부(42)는, 독출 제어부(40)에 의해 독출된 데이터 신호와 패턴 발생부로부터 발생된 기대값을 비교한다. 이 경우, 판정부(42)는, 시험 주기마다, 비교 플래그가 데이터 신호와 기대값의 비교를 지시하고 있는 것을 조건으로, 독출 제어부(40)에 의해 독출된 데이터 신호와 기대값을 비교한다. 그리고, 판정부(42)는, 데이터 신호를 기대값과 비교한 결과에 기초하여, 피시험 디바이스(200)의 양부를 판정한다.
시험 신호 공급부(44)는, 패턴 발생부(24)가 발생한 시험 패턴에 따라 피시험 디바이스(200)에 대하여 시험 신호를 공급한다. 본 실시 형태에서, 시험 신호 공급부(44)는, 시험 신호로서, 복수의 데이터 신호를, 쌍방향 버스인 DDR 인터페이스를 통해 피시험 디바이스(200)에 출력하는 동시에, 출력한 데이터 신호의 샘플 타이밍을 나타내는 클록 신호를 DDR 인터페이스를 통해 피시험 디바이스(200)에 출력한다. 즉, 시험 신호 공급부(44)는, 복수의 데이터 신호(DQ0, DQ1, DQ2, DQ3)를 복수의 데이터 단자(12)를 통해 피시험 디바이스(200)에 출력하는 동시에, 클록 신호(DQS)를 클록 단자(14)를 통해 피시험 디바이스(200)에 출력한다.
또한, 시험 신호 공급부(44)는, 데이터의 출력을 허가하는 리드 이네이블 신호를, 제어용 신호로서 피시험 디바이스(200)에 공급한다. 이에 의해, 시험 신호 공급부(44)는, 피시험 디바이스(200)로부터 내부에 기억한 데이터를 포함하는 데이터 신호(DQ)를 DDR 인터페이스를 통해 출력시킬 수 있다.
지정부(48)는, 데이터 취득부(38)가 클록 신호에 따른 타이밍으로 데이터 신호를 취득할 것인지, 시험 주기에 따른 타이밍 신호의 타이밍으로 데이터 신호를 취득할 것인지를 지정한다. 지정부(48)는, 일례로서, 데이터 취득부(38)에 대하여, 시험 프로그램의 실행에 따라, 클록 신호에 따른 타이밍으로 데이터 신호를 취득할 것인지, 타이밍 신호에 따른 타이밍으로 데이터 신호를 취득할 것인지를 지정한다. 버퍼부(58)는, 클록 신호의 타이밍으로 데이터 신호를 취득하는 것이 지정부(48)에 의해 지정된 경우, 클록 신호에 따른 타이밍으로 데이터 신호를 취득한다. 또한, 버퍼부(58)는, 타이밍 신호의 타이밍으로 데이터 신호를 취득하는 것이 지정부(48)에 의해 지정된 경우, 타이밍 신호에 따른 타이밍으로 데이터 신호를 취득한다.
도 4는 클록 생성부(36)의 구성의 일례 및 데이터 취득부(38)의 구성의 일례를 나타낸다. 도 5는 데이터 신호, 클록 신호, 지연 신호, 제1 스트로브 신호, 제2 스트로브 신호 및 샘플링 클록의 타이밍의 일례를 나타낸다.
데이터 취득부(38)는, 도 5의 (A)에 나타나는 바와 같은, 미리 정해진 데이터 레이트로 전송되는 데이터값을 포함하는 데이터 신호(DQ)를 입력받는다. 그리고, 데이터 취득부(38)는, 데이터 신호(DQ)에 포함되는 각 데이터값을, 클록 생성부(36)에 의해 생성되는 샘플링 클록의 타이밍으로 순차적으로 샘플링한다.
클록 생성부(36)는, 일례로서, 지연기(62)와, 스트로브 발생부(64)와, 합성부(66)를 가진다. 지연기(62)는, 일례로서, 도 5의 (B)에 나타나는 바와 같은, 피시험 디바이스(200)로부터 출력된, 데이터 신호(DQ)의 2배의 레이트의 클록 신호(DQS)를 입력받는다. 그리고, 지연기(62)는, 도 5의 (C)에 나타내는 바와 같은, 입력된 클록 신호(DQS)를 해당 클록 신호(DQS)의 1/4 주기 만큼 지연한 지연 신호를 출력한다.
스트로브 발생부(64)는, 도 5의 (D)에 나타나는 바와 같이, 지연 신호의 상승 에지에서 미소 시간 폭의 펄스를 가지는 제1 스트로브 신호를 발생한다. 이에 의해, 클록 생성부(36)는, 데이터 신호(DQ)에서의 홀수번째 데이터값을 샘플링하는 타이밍을 나타내는 제1 스트로브 신호를 출력할 수 있다.
또한, 스트로브 발생부(64)는, 도 5의 (E)에 나타나는 바와 같은, 지연 신호의 하강 에지에서 미소 시간 폭의 펄스를 가지는 제2 스트로브 신호를 발생한다. 이에 의해, 클록 생성부(36)는, 데이터 신호(DQ)에서의 짝수번째 데이터값을 샘플링하는 타이밍을 나타내는 제2 스트로브 신호를 출력할 수 있다. 한편, 제1 스트로브 신호가 데이터 신호(DQ)에서의 짝수번째 데이터를 샘플링하는 타이밍을 나타내도 되고, 제2 스트로브 신호가 데이터 신호(DQ)에서의 홀수번째 데이터를 샘플링하는 타이밍을 나타내도 된다.
합성부(66)는, 도 5의 (F)에 나타나는 바와 같은, 제1 스트로브 신호 및 제2 스트로브 신호를 합성한 샘플링 클록을 출력한다. 합성부(66)는, 일례로서, 제1 스트로브 신호 및 제2 스트로브 신호를 논리합 연산한 샘플링 클록을 출력한다. 이에 의해, 합성부(66)는, 데이터 신호(DQ)에 포함되는 각 데이터값에서의 아이 개구의 실질적인 중심의 타이밍을 나타내는 샘플링 클록을 출력할 수 있다.
또한, 데이터 취득부(38)는, 제1 취득부(51)와, 제2 취득부(52)와, 데이터 셀렉터(54)와, 클록 셀렉터(56)와, 버퍼부(58)를 가진다. 제1 취득부(51)는, 도 5의 (A)에 나타나는 데이터 신호(DQ)의 각 데이터값을, 도 5의 (F)의 샘플링 클록의 타이밍으로 취득한다. 제1 취득부(51)는, 일례로서, 홀수측 플립플롭(72)과, 짝수측 플립플롭(74)과, 멀티플렉서(76)를 포함한다.
홀수측 플립플롭(72)은, 피시험 디바이스(200)로부터 출력된 데이터 신호(DQ)의 데이터값을 제1 스트로브 신호의 타이밍으로 취득하여 내부에 유지한다. 짝수측 플립플롭(74)은, 피시험 디바이스(200)로부터 출력된 데이터 신호(DQ)의 데이터값을 제2 스트로브 신호의 타이밍으로 취득하여 내부에 유지한다.
멀티플렉서(76)는, 홀수측 플립플롭(72)이 유지하는 데이터 신호(DQ)의 데이터값과, 짝수측 플립플롭(74)이 유지하는 데이터 신호(DQ)의 데이터값을, 샘플링 클록의 타이밍으로 교대로 선택하여, 데이터 셀렉터(54)를 통해 버퍼부(58)로 공급한다. 이에 의해, 제1 취득부(51)는, 클록 생성부(36)에 의해 생성된 샘플링 클록에 따른 타이밍으로 데이터 신호(DQ)의 데이터값을 취득할 수 있다.
제2 취득부(52)는, 도 5의 (A)에 나타나는 데이터 신호(DQ)의 논리값을, 타이밍 발생부(22)에 의해 발생되는 타이밍 신호에 따른 타이밍으로 취득한다. 타이밍 발생부(22)에 의해 발생되는 타이밍 신호의 레이트는, 일례로서, 피시험 디바이스(200)로부터 출력되는 데이터 신호(DQ) 및 클록 신호(DQS)의 레이트보다 높다. 이 경우, 제2 취득부(52)는, 데이터 신호(DQ)의 파형을 나타내는 데이터 열을 취득할 수 있다.
제2 취득부(52)는, 일례로서, 적어도 1개의 플립플롭(82)을 가진다. 플립플롭(82)은, 타이밍 발생부(22)로부터 발생되는 타이밍 신호의 타이밍으로, 데이터 신호(DQ)의 데이터값을 취입한다.
데이터 셀렉터(54)는, 지정부(48)에 의한 지정에 따라, 제1 취득부(51)에 의해 취득된 데이터값 또는 제2 취득부(52)에 의해 취득된 데이터값 중 어느 하나를 선택하여, 버퍼부(58)에 공급한다. 데이터 셀렉터(54)는, 지정부(48)가 샘플링 클록에 따른 타이밍으로 데이터 신호를 취득하는 것을 지정하고 있는 경우에는, 제1 취득부(51)로부터 출력된 데이터값을 버퍼부(58)로 전송한다. 또한, 데이터 셀렉터(54)는, 지정부(48)가 타이밍 신호에 따른 타이밍으로 데이터 신호를 취득하는 것을 지정하고 있는 경우에는, 제2 취득부(52)로부터 출력된 데이터값을 버퍼부(58)로 전송한다.
클록 셀렉터(56)는, 지정부(48)에 의한 지정에 따라, 클록 생성부(36)에 의해 생성된 샘플링 클록 또는 타이밍 발생부(22)로부터 발생되는 타이밍 신호 중 어느 하나를 선택하여 버퍼부(58)에 공급한다. 클록 셀렉터(56)는, 지정부(48)가 샘플링 클록에 따른 타이밍으로 데이터 신호를 취득하는 것을 지정하고 있는 경우에는, 클록 생성부(36)에 의해 생성된 샘플링 클록을 버퍼부(58)로 공급한다. 또한, 클록 셀렉터(56)는, 지정부(48)가 타이밍 신호에 따른 타이밍으로 데이터 신호를 취득하는 것을 지정하고 있는 경우에는, 타이밍 발생부(22)에 의해 발생된 타이밍 신호를 버퍼부(58)로 공급한다.
버퍼부(58)는, 복수의 엔트리를 가진다. 버퍼부(58)는, 데이터 셀렉터(54)로부터 전송된 데이터값을, 클록 셀렉터(56)로부터 출력된 신호의 타이밍으로 순차적으로 각 엔트리에 버퍼링한다.
즉, 버퍼부(58)는, 지정부(48)가 샘플링 클록에 따른 타이밍으로 데이터 신호(DQ)를 취득하는 것을 지정하고 있는 경우에는, 제1 취득부(51)의 멀티플렉서(76)로부터 순차적으로 출력되는 데이터 신호(DQ)의 데이터값을, 클록 생성부(36)에 의해 생성된 샘플링 클록의 타이밍으로 순차적으로 각 엔트리에 버퍼링한다. 또는, 버퍼부(58)는, 지정부(48)가 타이밍 신호에 따른 타이밍으로 데이터 신호(DQ)를 취득하는 것을 지정하고 있는 경우에는, 제2 취득부(52)로부터 순차적으로 출력되는 데이터 신호(DQ)의 데이터값을, 타이밍 발생부(22)에 의해 발생된 타이밍 신호의 타이밍으로 순차적으로 각 엔트리에 버퍼링한다.
또한, 버퍼부(58)는, 각 엔트리에 버퍼링한 데이터 신호(DQ)의 데이터값을, 독출 제어부(40)로부터 부여되는 독출 제어 신호의 타이밍으로, 입력 순서대로 각 엔트리로부터 출력한다. 그리고, 버퍼부(58)는, 출력한 데이터 신호(DQ)의 데이터값을 독출 제어부(40)에 공급한다.
이러한 클록 생성부(36) 및 데이터 취득부(38)는, 피시험 디바이스(200)로부터 출력된 데이터 신호(DQ)를, 클록 신호(DQS)에 따른 타이밍 또는 해당 시험 장치(10) 내부에서 발생된 타이밍 신호의 타이밍 중 어느 하나로 취득하여, 버퍼부(58)에 격납할 수 있다. 그리고, 클록 생성부(36) 및 데이터 취득부(38)는, 피시험 디바이스(200)로부터 출력된 데이터 신호(DQ)를 클록 신호(DQS)에 따른 타이밍으로 취득한 경우에는, 취득한 데이터 신호(DQ)의 각 데이터값을, 해당 시험 장치(10)의 내부 클록에 기초하여 발생되는 타이밍 신호의 타이밍으로 바꾸어 출력할 수 있다.
도 6은 메모리 디바이스인 피시험 디바이스(200)의 기능 시험을 하는 경우의 타이밍 차트를 나타낸다. 피시험 디바이스(200)는, 쌍방향 버스인 DDR 인터페이스를 통해 다른 디바이스와 데이터를 주고 받는 메모리 디바이스이다. 메모리 디바이스인 피시험 디바이스(200)를 시험하는 경우, 시험 장치(10)는 다음과 같은 동작을 한다.
우선, 단계(S21)에서, 시험 장치(10)는, 피시험 디바이스(200)에서의 시험 대상이 되는 어드레스 영역에 대하여, 미리 정해진 데이터를 기입한다. 계속해서, 단계(S22)에서, 시험 장치(10)는, 피시험 디바이스(200)에서의 시험 대상이 되는 어드레스 영역에 기입된 데이터를 독출한다. 그리고, 단계(S22)에 병행하여, 단계(S23)에서, 시험 장치(10)는, 독출한 데이터를 기대값과 비교하여, 피시험 디바이스(200)에서의 시험 대상이 되는 어드레스 영역이 정상적으로 동작하고 있는지의 여부를 판정한다. 시험 장치(10)는, 이와 같은 처리를 피시험 디바이스(200)에서의 모든 어드레스 영역에 대하여 실행함으로써, 피시험 디바이스(200)의 양부를 판정할 수 있다.
도 7은 독출 처리시에, 시험 장치(10)로부터 피시험 디바이스(200)로 송신되는 커맨드 및 리드 이네이블 신호, 피시험 디바이스(200)로부터 시험 장치(10)로 송신되는 클록 신호 및 데이터 신호, 마스크 신호 및 샘플링 클록의 타이밍, 그리고 버퍼부(58)로부터 판정부(42)로 전송되는 데이터의 타이밍의 일례를 나타낸다. 메모리 디바이스인 피시험 디바이스(200)로부터 DDR 인터페이스를 통해 데이터를 독출하는 경우, 시험 장치(10)는 다음과 같은 동작을 수행한다.
우선, 시험 장치(10)의 시험 신호 공급부(44)는, 피시험 디바이스(200)에 대하여 데이터 신호의 출력을 지시하는 커맨드(예를 들면, 리드 커맨드)를 나타내는 데이터 신호 및 클록 신호를, DDR 인터페이스를 통해 피시험 디바이스(200)에 출력한다(시각 t31). 계속해서, 시험 신호 공급부(44)는, 피시험 디바이스(200)에 대하여, 데이터의 출력을 허가하는 리드 이네이블 신호를 공급한다(시각 t32).
계속해서, 리드 커맨드가 부여된 피시험 디바이스(200)는, 리드 커맨드가 부여되고 나서 일정 시간 경과 후, 리드 커맨드에 나타난 어드레스에 기억된 데이터값을 포함한 데이터 신호(DQ)를, DDR 인터페이스를 통해 출력한다(시각 t35). 이와 동시에, 피시험 디바이스(200)는, 데이터 신호(DQ)의 샘플 타이밍을 나타내는 클록 신호(DQS)를 DDR 인터페이스를 통해 출력한다(시각 t35). 그리고, 피시험 디바이스(200)는, 일정 데이터 수의 데이터 신호(DQ)를 출력하면, 데이터 신호(DQ) 및 클록 신호(DQS)의 출력을 종료한다(시각 t37).
한편, 피시험 디바이스(200)는, 데이터 신호(DQ)의 출력 기간(시각 t35 ~ t37 사이)을 제외한 기간에는, 데이터 신호(DQ)의 입출력 단자를 드라이브하지 않고, 하이 임피던스(HiZ)로 하고 있다. 또한, 피시험 디바이스(200)는, 데이터 신호(DQ)의 출력 기간(시각 t35 ~ t37 사이) 이전의 일정 기간(시각 t33 ~ 시각 t35)에는, 클록 신호(DQS)를 미리 정해진 신호 레벨, 예를 들면 로우 논리 레벨로 고정한다. 또한, 피시험 디바이스(200)는, 클록 신호(DQS)를 미리 정해진 신호 레벨로 고정하고 있는 기간 이전(시각 t33 이전) 및 데이터 신호(DQ)의 출력 기간 이후(시각 t37 이후)에는, 클록 신호(DQS)의 입출력 단자를 드라이브하지 않고, 하이 임피던스(HiZ)로 하고 있다.
그리고, 시험 장치(10)의 데이터 취득부(38)는, 피시험 디바이스(200)가 데이터 신호를 출력하고 있는 기간(시각 t35 ~ t37 사이)에, 피시험 디바이스(200)로부터 출력된 클록 신호(DQS)의 타이밍으로, 데이터 신호(DQ)의 각 데이터값을 순차적으로 취입한다. 데이터 취득부(38)는, 취입한 데이터를 각 엔트리에 순차적으로 버퍼링한다. 이상과 같이 시험 장치(10)는, 독출 처리시에, 메모리 디바이스인 피시험 디바이스(200)로부터 DDR 인터페이스를 통해 데이터 신호(DQ)를 독출하여, 클록 신호(DQS)의 타이밍으로 데이터 신호(DQ)의 데이터값을 취입할 수 있다.
도 8은 패턴 메모리(23)에 기억되는 시험 명령, 제어 신호, 시험 패턴 및 기대값 패턴의 일례를 나타낸다. 패턴 메모리(23)에는, 패턴 발생부(24)에 의해 실행되는 시험 명령의 명령 열이 기억된다. 명령 열에는, 예를 들면, NOP 명령 및 분기 명령(IDXI 명령) 등의 시험 명령이 포함된다.
또한, 패턴 메모리(23)에는, 명령 열에 포함되는 복수의 시험 명령 각각에 대응하여, 패턴(시험 패턴 및 기대값 패턴)이 기억된다. 또한, 패턴 메모리(23)에는, 명령 열에 포함되는 복수의 시험 명령 각각에 대응하여, 제어 신호(예를 들면, 독출 플래그 및 비교 플래그)가 기억된다.
패턴 발생부(24)는, 예를 들면 시퀀서로서, 시험 주기마다 1개의 시험 명령을 실행한다. 그리고, 패턴 발생부(24)는, 시험 주기마다, 실행하는 시험 명령에 대응하는 패턴(시험 패턴 및 기대값 패턴), 및 실행하는 시험 명령에 대응하는 제어 신호(독출 플래그 및 비교 플래그)를 출력한다. 이에 의해, 패턴 발생부(24)는, 미리 정해진 타이밍으로, 독출 플래그 및 비교 플래그를 출력할 수 있다.
도 9는 클록 신호(DQS)의 타이밍으로 데이터 신호(DQ)의 데이터값을 취입한 경우의, 독출 플래그 및 비교 플래그의 발생 타이밍의 예를 나타낸다. 클록 신호(DQS)의 타이밍으로 데이터 신호(DQ)의 데이터값을 취입한 경우, 피시험 디바이스(200)로부터 발생된 데이터 수 만큼의 데이터가 버퍼부(58)에 기입된다. 그러므로, 독출 제어부(40)가, 버퍼부(58)로부터 피시험 디바이스(200)로부터 발생된 데이터 수보다 많은 데이터를 독출한 경우에는, 버퍼부(58)가 언더플로우가 되고, 버퍼부(58)로부터 피시험 디바이스(200)로부터 발생된 데이터 수 만큼보다 적은 데이터밖에 독출할 수 없는 경우에는, 버퍼부(58)가 오버플로우가 된다.
따라서, 클록 신호(DQS)의 타이밍으로 데이터 신호(DQ)의 데이터값을 취입한 경우에, 패턴 발생부(24)는, 피시험 디바이스(200)로부터 출력되는 데이터 수와 동일한 수의 독출 플래그 및 비교 플래그를 발생한다. 이에 의해, 독출 제어부(40)는, 버퍼부(58)에 기입된 복수의 데이터 전체를, 오버플로우 또는 언더플로우시키지 않고 독출할 수 있다.
도 10은 시험 장치(10) 내부에서 발생된 타이밍 신호의 타이밍으로 데이터 신호(DQ)의 데이터값을 취입한 경우의, 독출 플래그 및 비교 플래그의 발생 타이밍의 예를 나타낸다. 타이밍 신호의 타이밍으로 데이터 신호(DQ)의 데이터값을 취입한 경우, 시험 주기마다, 데이터가 버퍼부(58)에 기입된다. 그러므로, 독출 제어부(40)가, 시험 주기마다 데이터를 독출하지 않으면, 버퍼부(58)가 언더플로우가 된다.
따라서, 타이밍 신호의 타이밍으로 데이터 신호(DQ)의 데이터값을 취입한 경우에, 패턴 발생부(24)는, 타이밍 신호의 발생 수와 동일한 수의 독출 플래그가 발생된다. 이에 의해, 독출 제어부(40)는, 버퍼부(58)에 기입된 복수의 데이터 전체를, 오버플로우 또는 언더플로우시키지 않고 독출할 수 있다.
그러나, 버퍼부(58)에 기입된 데이터 수 중, 클록 신호(DQS)의 타이밍으로 취입한 데이터만이 유효한 데이터이고, 그 밖의 데이터는 무효한 데이터이다. 그러므로, 판정부(42)는, 유효한 데이터만을 기대값과 비교해야만 한다. 따라서, 패턴 발생부(24)는, 타이밍 신호의 타이밍으로 데이터 신호(DQ)의 데이터값을 취입한 경우에는, 피시험 디바이스(200)로부터 출력되는 유효한 데이터의 발생 타이밍에 비교 플래그를 발생한다. 이에 의해, 판정부(42)는, 피시험 디바이스(200)로부터 출력된 유효한 데이터와 기대값을 비교할 수 있다.
이상과 같이, 시험 장치(10)는, 버퍼부(58)로부터의 데이터의 독출 타이밍, 및 독출한 데이터와 기대값의 비교 타이밍을 각각 개별적으로 시험 명령에 따라 제어할 수 있다. 이에 의해, 시험 장치(10)는, 피시험 디바이스(200)로부터 출력된 클록 신호(DQS)의 타이밍으로 데이터를 취입한 경우와, 해당 시험 장치(10) 내부에서 발생한 타이밍 신호의 타이밍으로 데이터를 취입한 경우에, 적절한 데이터 수의 데이터를 버퍼부(58)로부터 독출할 수 있다.
도 11은 본 실시 형태의 변형례에 관한 시험 장치(10)의 구성을 나타낸다. 본 변형례에 관한 시험 장치(10)는, 도 3에 나타나는 본 실시 형태에 관한 시험 장치(10)와 실질적으로 동일한 구성 및 기능을 채용하므로, 도 3에 나타나는 본 실시 형태에 관한 시험 장치(10)가 구비하는 부재와 대략 동일한 구성 및 기능을 갖는 부재에 동일한 부호를 부여하고, 이하에 차이점을 제외한 설명은 생략한다.
본 변형례에 관한 시험 장치(10)는, 언더플로우 검출부(90)를 더 구비한다. 언더플로우 검출부(90)는, 복수의 데이터 취득부(38) 각각이 가지는 버퍼부(58)에서 언더플로우되었는지의 여부를 검출한다. 즉, 언더플로우 검출부(90)는, 독출 제어부(40)에 의한 버퍼부(58)로부터의 데이터 신호의 독출 위치가, 버퍼부(58)에 기입된 데이터 신호의 기입 위치를 추월하여 독출한 것을 검출한다.
예를 들면, 피시험 디바이스(200)가 정상적으로 동작하지 않는 경우 피시험 디바이스(200)로부터 기대되는 데이터 수 만큼의 데이터가 출력되지 않는 경우가 있다. 이 경우, 버퍼부(58)에는, 미리 기대되는 데이터 수 만큼의 데이터가 기입되지 않음에도 불구하고, 미리 기대되는 데이터 수 만큼의 데이터가 독출되므로, 버퍼부(58)가 언더플로우가 되어, 정상적으로 시험을 할 수 없다. 언더플로우 검출부(90)를 구비함으로써, 시험 장치(10)는, 이와 같이 버퍼부(58)가 언더플로우가 된 것을 검출할 수 있으므로, 버퍼부(58)가 언더플로우가 된 것을 조건으로, 시험을 중시 등을 시킬 수 있다. 이에 의해, 시험 장치(10)는, 정상적으로 동작하지 않는 피시험 디바이스(200)의 시험을 도중에 중지할 수 있으므로, 양호한 효율로 시험을 실행할 수 있다.
도 12는 변형례에 관한 시험 장치(10)에서의, 데이터 신호(DQ), 클록 신호(DQS), 독출 플래그, 비교 플래그 및 어드레스 비교 타이밍의 일례를 나타낸다. 피시험 디바이스(200)는, 리드 커맨드가 부여됨에 따라, 리드 커맨드에 나타난 데이터 수 만큼의 데이터를 연속적으로 출력한다.
따라서, 피시험 디바이스(200)로부터 출력된 클록 신호(DQS)의 타이밍으로, 피시험 디바이스(200)로부터 출력된 데이터 신호(DQ)를 취입한 경우, 버퍼부(58)는, 피시험 디바이스(200)로부터 연속적으로 출력된 복수의 데이터 신호를 수취하여 버스트 기입을 한다. 또한, 독출 제어부(40)는, 버퍼부(58)가 버스트 기입을 한 연속된 복수의 데이터 신호를, 연속된 복수의 시험 주기에 걸쳐 버스트 독출을 한다. 또한, 판정부(42)는, 독출 제어부(40)가 독출한 복수의 데이터 신호를, 연속된 복수의 시험 주기에 걸쳐, 연속적으로 비교를 한다.
이와 같은 경우, 언더플로우 검출부(90)는, 독출 제어부(40)에 의해 데이터 신호의 버스트 독출이 종료될 때마다, 버퍼부(58)에서의 최종 기입 위치와 최종 독출 위치를 비교하여 언더플로우를 검출한다. 보다 구체적으로는, 언더플로우 검출부(90)는, 버스트 독출이 종료될 때마다, 최종 기입 위치보다 최종 독출 위치가, 앞에 위치하는 경우(최종 독출 위치가 최종 기입 위치를 추월하고 있는 경우), 버퍼부(58)가 언더플로우되어 있다고 판단한다.
이에 의해, 언더플로우 검출부(90)는, 시험 중에, 언더플로우를 정기적으로 확인할 수 있다. 따라서, 언더플로우 검출부(90)는, 시험 중에, 피시험 디바이스(200)로부터 출력된 데이터 신호를 정상적으로 버퍼부(58)에 기입할 수 없었던 경우에, 시험을 도중에 중단할 수 있다.
이상, 본 발명을 실시 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시의 형태에 기재의 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 가하는 것이 가능하다는 것은 당업자에게 분명하다. 이와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것은, 청구의 범위의 기재로부터 분명하다.
청구의 범위, 명세서 및 도면 중에서 나타낸 장치, 시스템, 프로그램, 및 방법에서의 동작, 순서, 스텝 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서」등으로 명시하고 있지 않고, 또한, 전처리의 출력을 후처리에서 이용하지 않는 한, 임의의 순서로 실현할 수 있다는 것에 유의하여야 한다. 청구의 범위, 명세서 및 도면 중의 동작 플로우에 관해서, 편의상 「우선,」, 「다음에,」등을 이용해 설명하였더라도, 반드시 이 순서대로 실시해야만 한다는 것을 의미하는 것은 아니다.
10 시험 장치
12 데이터 단자
14 클록 단자
22 타이밍 발생부
23 패턴 메모리
24 패턴 발생부
32 데이터용 컴퍼레이터
34 클록용 컴퍼레이터
36 클록 생성부
38 데이터 취득부
40 독출 제어부
42 판정부
44 시험 신호 공급부
48 지정부
51 제1 취득부
52 제2 취득부
54 데이터 셀렉터
56 클록 셀렉터
58 버퍼부
62 지연기
64 스트로브 발생부
66 합성부
72 홀수측 플립플롭
74 짝수측 플립플롭
76 멀티플렉서
82 플립플롭
90 언더플로우 검출부
200 피시험 디바이스

Claims (9)

  1. 데이터 신호와 상기 데이터 신호를 샘플링하는 타이밍을 나타내는 클록 신호를 출력하는 피시험 디바이스를 시험하는 시험 장치에 있어서,
    상기 데이터 신호를 버퍼링하는 버퍼부;
    해당 시험 장치의 시험 주기마다, 제어 신호 및 상기 데이터 신호의 기대값을 발생하는 패턴 발생부;
    상기 시험 주기마다, 상기 제어 신호가 상기 버퍼부로부터의 데이터의 독출을 지시하는 것을 조건으로, 상기 버퍼부로부터 상기 데이터 신호를 독출하는 독출 제어부; 및
    상기 독출 제어부에 의해 독출된 상기 데이터 신호와 상기 패턴 발생부로부터 발생된 상기 기대값을 비교하는 판정부
    를 포함하는,
    시험 장치.
  2. 제1항에 있어서,
    상기 패턴 발생부는, 상기 제어 신호로서, 상기 버퍼부로부터 상기 데이터 신호를 독출할 것인지의 여부를 나타내는 독출 플래그, 및 상기 판정부에 상기 데이터 신호와 상기 기대값을 비교시킬 것인지의 여부를 나타내는 비교 플래그를, 상기 시험 주기마다 발생하고,
    상기 독출 제어부는, 상기 시험 주기마다, 상기 독출 플래그가 상기 데이터 신호의 독출을 지시하고 있는 것을 조건으로, 상기 버퍼부로부터 상기 데이터 신호를 독출하고,
    상기 판정부는, 상기 시험 주기마다, 상기 비교 플래그가 상기 데이터 신호와 상기 기대값의 비교를 지시하고 있는 것을 조건으로, 상기 독출 제어부에 의해 독출된 상기 데이터 신호와 상기 기대값을 비교하는,
    시험 장치.
  3. 제2항에 있어서,
    해당 시험 장치는, 상기 패턴 발생부에 의해 시험 주기마다 실행되는 시험 명령 각각에 대응하여, 상기 독출 플래그 및 상기 비교 플래그를 기억하는 패턴 메모리를 더 포함하고,
    상기 패턴 발생부는, 상기 시험 주기마다 상기 패턴 메모리에 기억된 상기 시험 명령을 실행하여 기대값을 발생하는 동시에, 실행하는 상기 시험 명령에 대응하는 상기 독출 플래그 및 상기 비교 플래그를 발생하는,
    시험 장치.
  4. 제1항에 있어서,
    상기 독출 제어부는, 상기 버퍼부에 기입된 순서대로 상기 데이터 신호를 상기 버퍼부로부터 독출하고,
    해당 시험 장치는, 상기 독출 제어부에 의한 상기 버퍼부로부터의 상기 데이터 신호의 독출 위치가, 상기 버퍼부에 기입된 상기 데이터 신호의 기입 위치를 추월하여 독출한 것을 검출하는 언더플로우 검출부를 더 포함하는,
    시험 장치.
  5. 제4항에 있어서,
    상기 버퍼부는, 상기 피시험 디바이스로부터 연속적으로 출력된 복수의 데이터 신호를 수취하여 버스트 기입을 하고,
    상기 독출 제어부는, 상기 버퍼부가 상기 버스트 기입을 한 연속된 복수의 데이터 신호를, 연속된 복수의 시험 주기에 걸쳐 버스트 독출을 하고,
    상기 언더플로우 검출부는, 상기 독출 제어부에 의해 상기 데이터 신호의 버스트 독출이 종료될 때마다, 상기 버퍼부에서의 최종 기입 위치와 최종 독출 위치를 비교하여 언더플로우를 검출하는,
    시험 장치.
  6. 제1항에 있어서,
    해당 시험 장치는, 상기 클록 신호에 따른 타이밍으로 상기 데이터 신호를 취득할 것인지, 상기 시험 주기에 따른 타이밍 신호의 타이밍으로 상기 데이터 신호를 취득할 것인지를 지정하는 지정부를 추가로 구비하고,
    상기 버퍼부는, 상기 클록 신호의 타이밍으로 상기 데이터 신호를 취득하는 것이 상기 지정부에 의해 지정된 경우, 상기 클록 신호에 따른 타이밍으로 상기 데이터 신호를 취득하고, 상기 타이밍 신호의 타이밍으로 상기 데이터 신호를 취득하는 것이 상기 지정부에 의해 지정된 경우, 상기 타이밍 신호에 따른 타이밍으로 상기 데이터 신호를 취득하고,
    상기 독출 제어부는, 상기 시험 주기마다, 상기 버퍼부로부터 상기 데이터 신호를 독출하는,
    시험 장치.
  7. 제1항에 있어서,
    해당 시험 장치는, 쌍방향 버스를 통해 상기 피시험 디바이스와 데이터 신호 및 클록 신호를 주고 받는,
    시험 장치.
  8. 제1항에 있어서,
    상기 피시험 디바이스는, 쌍방향 버스를 통해 데이터 신호 및 클록 신호를 주고 받는 메모리 디바이스인,
    시험 장치.
  9. 데이터 신호와 상기 데이터 신호를 샘플링하는 타이밍을 나타내는 클록 신호를 출력하는 피시험 디바이스를 시험하는 시험 장치에서의 시험 방법에 있어서,
    상기 시험 장치는,
    상기 클록 신호의 타이밍으로 취득된 상기 데이터 신호를 버퍼링하는 버퍼부; 및
    해당 시험 장치의 시험 주기마다, 제어 신호 및 상기 데이터 신호의 기대값을 발생하는 패턴 발생부
    를 포함하고,
    상기 시험 주기마다, 상기 제어 신호가 상기 버퍼부로부터의 데이터의 독출을 지시하는 것을 조건으로, 상기 버퍼부로부터 상기 데이터 신호를 독출하고,
    독출된 상기 데이터 신호와 상기 패턴 발생부로부터 발생된 상기 기대값을 비교하는,
    시험 방법.
KR1020120042694A 2011-06-27 2012-04-24 시험 장치 및 시험 방법 KR20130001673A (ko)

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JP2011141898A JP2013007710A (ja) 2011-06-27 2011-06-27 試験装置および試験方法
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