KR20120112836A - 지연 검파 회로 및 수신 장치 - Google Patents

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Abstract

본 발명은, 저비용으로 소비 전력을 저감시킬 수 있는 지연 검파 회로 및 이 지연 검파 회로를 이용한 수신 장치를 제공한다. 본 발명에 관한 지연 검파 회로는, 수신한 수신파에 의거하여 송신 장치에 의해 송신된 데이터를 복호하는 복호 처리의 일부를 행하는 것이다. 그리고 본 발명에 관한 수신 장치는, 이러한 지연 검파 회로를 이용하는 것이다. 이 때문에, 본 발명에 관한 지연 검파 회로 및 수신 장치는 저비용으로 소비 전력을 저감시킬 수 있다.

Description

지연 검파 회로 및 수신 장치{DELAY DETECTOR CIRCUIT AND RECEIVER APPARATUS}
본 발명은, 수신한 수신파에 의거하여 송신 장치에 의해 송신된 데이터를 복호하는 복호 처리의 일부를 행하는 지연 검파 회로 및 이 지연 검파 회로를 이용한 수신 장치에 관한 것이다.
최근, 통신 기술의 진전에 의해 다양한 기술 분야에서 네트워크화가 진행되고 있고, 건물 내의 다양한 기기가 네트워크에 접속되고 있다. 예를 들면, 집합 주택, 청사, 홀, 상업 빌딩 및 오피스 빌딩 등의 빌딩 혹은 개별 주택의 건물 내에는, 조명 기기, 에어컨, 계측 기기 및 방범 기기 등의 여러 가지 기기가 설치되어 있고, 이들 기기는, 소정의 전송로에 의해 서로 접속됨으로써 네트워크화되고, 나아가 최근에는, 감시 제어 장치가 이 네트워크에 접속됨으로써 집중적으로 감시 및/또는 제어하는 것(집중적으로 감시 및 제어 중 적어도 한쪽을 행하는 것)이 가능해지고 있다.
이러한 복수의 기기를 네트워크화함으로써 집중적으로 감시 및/또는 제어하는 감시 제어 시스템에서는, 주로 코맨드 데이터나 감시 데이터 등의 데이터를 송수신하는 감시 제어용의 통신 프로토콜이 이용된다. 이러한 감시 제어용의 통신 프로토콜에는, 예를 들면, 전형적인 통신 프로토콜인 RS485 규격에 따른 통신 프로토콜이나, 에셰론사가 개발한 지적 분산 제어 네트워크 기술인 LonWorks(Local Operating Network, LON, 론웍스)(등록 상표)나, 파나소닉덴코사가 제창하는 NMAST(등록 상표) 등이 있다. 이 NMAST는, 배선 토폴로지가 프리이고, 전송로에 페어선을 이용할 수 있는 등의 특징을 가지고 있다.
또한, 이러한 네트워크가 전송하는 통신 신호로부터 이에 수용되어 있는 데이터를 취출하기 위해서는, 복호할 필요가 있다. 이 복호에는, 예를 들면, 네트워크로부터 수신한 통신 신호(수신 신호)로부터 일정 위상의 신호를 추출(반송파 재생)하고, 이를 기준(기준 위상 신호)으로 복호를 행하는 동기 검파 방식이나, 인접하는 심볼(타임 슬롯)의 수신파의 위상을 비교함으로써, 즉 1심볼 전의 신호를 기준으로 이 신호와 동 위상일 경우에는 그 데이터의 값을 “0”(또는 “1”)으로 함과 더불어, 이 신호와 다른 위상일 경우에는 그 데이터의 값을 “1”(또는 “0”)로 함으로써, 복호를 행하는 지연 검파 방식 등이 있다. 이 지연 검파 방식은, 상기와 같이 복호를 행하기 위해서, 동기 검파 방식과 같이 반송파 재생을 행하여 기준 위상 신호를 생성할 필요가 없다.
이러한 지연 검파 방식에 의한 회로는, 예를 들면, 특허문헌 1에 개시된 지연 검파 회로가 있다. 이 특허문헌 1에 개시된 지연 검파 회로는, 수신한 2상 PSK 변조파의 중간 주파 신호를 직사각형파 신호로 변환하여 증폭시키는 리미터 앰프와, 상기 직사각형파 신호 내의 상승 엣지만을 취출하는 에지 검출부와, 상기 중간 주파 신호의 주파수에 의한 주기를 가지는 톱니파 신호를 발생하는 톱니파 발생기와, 상기 상승 엣지에 의해 상기 톱니파 신호를 샘플 홀드하여 수신 신호의 위상을 전압으로서 검출하는 제1의 샘플 홀드 회로와, 상기 샘플 홀드된 신호를 1심볼 지연시킨 타이밍 신호에 의해 다시 샘플 홀드하는 제2의 샘플 홀드 회로와, 양 샘플 홀드의 출력 신호간에서 감산을 행함으로써 인접한 2심볼간의 위상차를 검출하는 감산 회로와, 상기 감산 회로의 출력 신호에 동기한 심볼 타이밍 신호를 생성하는 타이밍 재생 회로와, 상기 감산 회로의 출력 신호를 상기 타이밍 신호에 의해 식별하여 재생 데이터를 출력하는 식별 회로를 구비하고 있다.
그런데, 지연 검파 회로는, 일반적인 회로와 마찬가지로, 저비용화나 저소비 전력화가 요청되고 있다.
일본국 특허공개 평 5-183593호 공보
본 발명은, 상술의 사정에 비추어 이루어진 발명이며, 그 목적은, 상기 특허문헌 1에 개시된 지연 검파 회로와 상이한 구성에 의해, 저비용으로 소비 전력을 저감시킬 수 있는 지연 검파 회로 및 이 지연 검파 회로를 이용한 수신 장치를 제공하는 것이다.
본 발명에 관련된 지연 검파 회로는, 수신한 수신파에 의거하여 송신 장치에 의해 송신된 데이터를 복호하는 복호 처리의 일부를 행하는 것이다. 그리고, 본 발명에 관련된 수신 장치는, 이러한 지연 검파 회로를 이용하는 것이다. 이 때문에, 본 발명에 관한 지연 검파 회로 및 수신 장치는, 저비용으로 소비 전력을 저감시킬 수 있다.
상기 및 그 외의 본 발명의 목적, 특징 및 이점은, 이하의 상세한 기재와 첨부 도면으로부터 명백해질 것이다.
도 1은 실시 형태에 있어서의 통신 장치의 구성을 나타내는 도면이다.
도 2는 도 1에 도시하는 통신 장치에 있어서의 수신 회로의 구성을 나타내는 도면이다.
도 3은 도 1에 도시하는 통신 장치에 이용되는 통신 신호의 프레임 구성을 나타내는 도면이다.
도 4는 도 1에 도시하는 통신 장치에 있어서의 트래킹부의 동작을 설명하기 위한 도면이다.
도 5는 도 1에 도시하는 통신 장치에 있어서의 복호 회로의 구성을 나타내는 도면이다.
이하, 본 발명에 관한 실시의 일형태를 도면에 의거하여 설명한다. 또한, 각 도면에 있어서 동일한 부호를 붙인 구성은, 동일한 구성인 것을 나타내고, 적절히 그 설명을 생략한다.
도 1은 실시 형태에 있어서의 통신 장치의 구성을 나타내는 도면이다. 도 2는 실시 형태의 통신 장치에 있어서의 수신 회로의 구성을 나타내는 도면이다. 도 3은 실시 형태에 있어서의 통신 장치에서 이용되는 통신 신호의 프레임 구성을 나타내는 도면이다. 도 4는 실시 형태의 통신 장치에 있어서의 트래킹 회로의 동작을 설명하기 위한 도면이다. 도 5는 실시 형태의 통신 장치에 있어서의 복호 회로의 구성을 나타내는 도면이다. 도 5(A)는 복호 회로의 제1의 구성을 나타내고, 도 5(B)는 복호 회로의 제2의 구성을 나타낸다.
본 실시 형태의 통신 장치(M)는, 네트워크를 통하여 접속되는 다른 통신 장치(도시하지 않음)로부터 송신된 통신 신호를 수신하는 수신 장치로서의 기능과, 상기 네트워크를 통하여 상기 다른 통신 장치 또는 또 다른 통신 장치(도시하지 않음)에 통신 신호를 송신하는 송신 장치로서의 기능을 구비하는 장치이다. 이 통신 신호에는, 본 실시 형태에서는, 예를 들면, 차동형 2상 위상 변조 방식(DBPSK 방식)이 채용되고 있고, 송신해야 할 데이터가 DBPSK 방식에 의해 부호화(변조)되어, 통신 신호의 송신파가 생성되고 있다. DBPSK 방식에서는, 상기 송신해야 할 데이터의 값이 “0”인 경우에는 서로 인접하는 2개의 심볼간에 있어서의 위상 변화량이 “0”(또는 “π”)이고, 상기 송신해야 할 데이터의 값이 “1”인 경우에는 상기 위상 변화량이 “π”(또는 “0”)이다.
이러한 통신 장치(M)는, 예를 들면, 도 1에 도시하는 바와같이, 브릿지 다이오드 회로(1)에 의해 전송로(PL)에 접속되고, 수전부(2)와, 아날로그 프론트 엔드부(AFE부)(3)와, 통신부(4)와, 입출력 인터페이스부(입출력 IF부)(5)를 구비하여 구성된다.
전송로(PL)는, 통신 신호를 전파(전송)하기 위한 매체이며, 상기 네트워크에 접속되어 있거나, 혹은, 상기 네트워크의 일부를 구성하는 것이다. 전송로(PL)는, 본 실시 형태에서는, 예를 들면, 한쌍의 페어선이다. 본 실시 형태에서는, 통신 장치(M)는, 상술한 바와 같이 브릿지 다이오드 회로(1)를 통하여 한쌍의 페어선에 접속되므로, 당해 통신 장치(M)를 페어선에 접속할 때의 배선 극성이 페어선에 대하여 무극성이며, 페어선의 극성을 감안하지 않고 페어선에 접속할 수 있다. 즉, 브릿지 다이오드 회로(1)의 1쌍의 입력단에 있어서의 한쪽단 및 다른쪽단을, 페어선의 전압 라인 및 접지 라인에 각각 접속하거나, 페어선의 접지 라인 및 전압 라인에 각각 접속해도 된다.
수전부(2)는, 브릿지 다이오드 회로(1)에 접속되고, 브릿지 다이오드 회로(1)를 통하여 전송로(PL)를 흐르는 전력으로부터, 본 통신 장치(M)를 구동하는 구동 전력을 생성하는 회로이다. 수전부(2)는, 본 실시 형태에서는, 예를 들면, 전송로(PL)를 전파하는 통신 신호의 통신 대역에 대하여 고 임피던스가 되는 임피던스 어퍼 회로(21)와, 교류 전력으로부터 직류 전력을 생성하는 전원 회로(22)를 구비하여 구성된다. 통신 대역에 대하여 고 임피던스란, 전송로(PL)를 전파하는 통신 신호의 전송 거리에 주는 영향이 적다고 하는 의미이다. 임피던스 어퍼 회로(21)는, 예를 들면, 전송로(PL)를 전파하는 통신 신호의 통신 대역에 대하여 고 임피던스가 되는 인덕터를 구비하여 구성된다. 전원 회로(22)는, 예를 들면, 3단자 레귤레이터와 콘덴서를 구비하여 구성되고, 교류 전력으로부터, 소정의 정전압의 구동 전력을 생성한다.
전송로(PL)를 흐르는 전력은, 브릿지 다이오드 회로(1)를 통하여 수전부(2)에 급전된다. 수전부(2)는, 임피던스 어퍼 회로(21)를 통하여 급전된 상기 전력을, 전원 회로(22)에 의해, 상기 소정의 정전압의 구동 전력으로 변환하고, 상기 소정의 정전압을 AFE부(3) 및 통신부(4) 등의, 통신 장치(M)에 있어서의 구동 전력의 필요한 각 부에 공급한다.
AFE부(3)는, 브릿지 다이오드 회로(1)에 접속되고, 브릿지 다이오드 회로(1)를 통하여, 전송로(PL)와 통신부(4)를 서로 결합하는 회로이며, AFE부(3)는, 브릿지 다이오드 회로(1)를 통하여, 전송로(PL)로부터 통신 신호에 의한 수신파를 취출하여 통신부(4)에 출력함과 더불어, 통신부(4)로부터의 통신 신호에 의한 송신파를, 브릿지 다이오드 회로(1)를 통하여, 전송로(PL)에 송출하는 것이다. AFE부(3)는, 본 실시 형태에서는, 예를 들면, 콘덴서(C1, C2)와, 증폭기(31)와, 리미터 앰프(32)를 구비하여 구성된다. 콘덴서(C1, C2)는, 전송로(PL)를 흐르는 전력 성분의 주파수, 즉, 적어도 통신 신호에 의한 전력 성분을 제외한 전력 성분의 주파수를 컷(차단)하는 소자이다. 콘덴서(C1)는, 그 한쪽단이 증폭기(31)의 출력단에 접속되고, 그 다른 쪽 단이 브릿지 다이오드 회로(1)의 전압 라인에 접속되고, 이에 따라 증폭기(31)와 브릿지 다이오드 회로(1)의 사이에 개재되어 있다. 콘덴서(C2)는, 그 한쪽 단이 브릿지 다이오드 회로(1)의 전압 라인에 접속되고, 그 다른쪽단이 후술하는 증폭기(AP)의 입력단에 접속되고, 이에 따라 브릿지 다이오드 회로(1)와 증폭기(AP)의 사이에 개재되어 있다. 증폭기(31)는, 통신부(4)로부터 입력된 통신 신호를 소정의 증폭율로 증폭하는 회로이며, 수전부(2)로부터 공급된 구동 전력에 의해 구동한다.
리미터 앰프(32)는, 브릿지 다이오드 회로(1) 및 콘덴서(C2)를 통하여 전송로(PL)로부터 수신한 수신파의 진폭을 소정의 일정값으로 제한함으로써 상기 수신파를 대략 직사각형의 파형인 직사각형파 신호로 변환하고, 그리고 증폭시키는 회로이다. 리미터 앰프(32)는, 그 출력 특성이 히스테리시스를 가지고 있고, 소정의 역치 이상의 전압값이 입력되면, 하이레벨의 소정의 전압값을 출력하고, 상기 소정의 역치 미만의 전압값이 입력되면, 로우 레벨의 소정의 전압값을 출력한다. 리미터 앰프(32)는, 증폭기(AP)에 수전부(2)로부터 구동 전력이 공급됨으로써, 구동한다.
전송로(PL)를 전파하는 통신 신호에 의한 통신파는, 브릿지 다이오드 회로(1)를 통하여 수신파로서 수신되고, 이 수신파는, AFE부(3)의 콘덴서(C2)를 통하여 리미터 앰프(32)에 입력되고, 수신파의 진폭 레벨에 따라서 직사각형파 신호로 변환되어, 증폭된다. 그리고, 이 증폭된 수신파에 의한 직사각형파 신호는, AFE부(3)의 리미터 앰프(32)로부터 통신부(4)로 출력된다. 또한, 통신부(4)에서 생성된 통신 신호는, 통신부(4)로부터 AFE부(3)의 증폭기(31)로 입력되고, 소정의 증폭율로 증폭되어, 콘덴서(C1) 및 브릿지 다이오드 회로(1)를 통하여 전송로(PL)로 송출된다.
리미터 앰프(32)는, 본 실시 형태에서는, 또한, 통신에 사용하고 있는 통신 대역(전송 대역)만을 추출하는 밴드 패스 필터(BPF)의 기능을 겸비한 액티브 필터로 해도 된다. 이에 따라 상기 통신 대역을 제외한 주파수의 신호를 노이즈로서 제거할 수 있다.
통신부(4)는, 수전부(2) 및 AFE부(3)의 각각에 접속되고, AFE부(3)의 리미터 앰프(32)로부터 입력된 직사각형파 신호에 의거하여 통신 신호의 데이터를 복호(복조)함과 더불어, 송신해야 할 데이터를 통신 신호로 부호화(변조)하는 회로이다. 통신부(4)는, 본 실시 형태에서는, 예를 들면, 송신해야 할 데이터를 통신 신호로 부호화(변조)하는 송신 회로(41)와, AFE부(3)의 리미터 앰프(32)의 출력에 의거하여 통신 신호의 데이터를 복호(복조)하는 수신 회로(42)를 구비하여 구성된다. 수신 회로(42)의 상세에 대해서는, 후술한다.
입출력 IF부(5)는, 통신부(4)에 접속되고, 본 통신 장치(M)와 외부의 기기의 사이에서 데이터를 입출력하기 위한 인터페이스 회로이다. 입출력 IF부(5)에 상기 외부의 기기가 접속되어 있는 경우에, 상기 외부의 기기로부터 입출력 IF부(5)에 입력된 데이터는, 통신부(4)의 송신 회로(41)에 출력되고, 통신부(4)의 송신 회로(41)에 의해 부호화(변조)되고, 한편, 통신부(4)의 수신 회로(42)에서 복호(복조)된 데이터는, 입출력 IF부(5)에 출력되어, 상기 외부의 기기로 출력된다.
상기 수신 회로(42)는, 예를 들면, 도 2에 도시하는 바와같이, 지연 검파 회로(S)와, 트래킹 회로(8)와, 복호 회로(9)를 구비하여 구성되어 있다.
지연 검파 회로(S)는, AFE부(3)에 있어서의 리미터 앰프(32)의 출력단에 접속되고, 리미터 앰프(32)의 출력이 입력되어, 수신파가 통신 신호인지 여부를 조사하는 회로이다. 보다 구체적으로는, 지연 검파 회로(S)는, 상기 수신파에 대하여 지연 상관 연산을 행하는 지연 상관 연산 회로(6)와, 지연 상관 연산 회로(6)의 출력에 의거하여 상기 수신파가 상기 다른 통신 장치에 의해 송신된 통신 신호인지 여부를 조사하는 포착 회로(7)와, 지연 상관 연산 회로(6)의 출력에 의거하여 데이터의 복호를 행하는 복호 회로(9)로 지연 상관 연산 회로(6)의 출력을 출력하기 위한 출력부(SL)를 구비하여 구성된다. 본 실시 형태에서는, 우선, 포착 회로(7)가 동작하고, 지연 상관 연산 회로(6)의 출력에 의거하여 상기 다른 송신 장치에 의해 송신된 통신 신호를 포착한다. 그 후, 후술하는 복호 회로(9)가 동작하여, 후술의 프리앰블부의 종료를 검출한다.
출력부(SL)는, 본 실시 형태에서는, 지연 상관 연산 회로(6)와 복호 회로(9)를 연결하는 배선(예를 들면 리드선이나 기판의 배선 패턴이나 집적 회로에 있어서의 배선 패턴 등을 포함한다)이다. 또한, 출력부(SL)는, 이 배선에 한정되는 것은 아니고, 예를 들면, 지연 상관 연산 회로(6)의 출력을 출력하기 위한 단자 등이어도 된다.
지연 상관 연산 회로(6)는, AFE부(3)의 리미터 앰프(32)에 접속되고, 예를 들면, I용 곱셈기(I용 믹서)(61I)와, I용 나이퀴스트 필터(62I)와, I용 시프트 레지스터(63I)와, I용 상관 연산 회로(64I)와, Q용 곱셈기(I용 믹서)(61Q)와, Q용 나이퀴스트 필터(62Q)와, Q용 시프트 레지스터(63Q)와, Q용 상관 연산 회로(64Q)와, 가산기(65)를 구비하여 구성된다. AFE부(3)의 리미터 앰프(32)의 출력은, 소정의 샘플링 간격으로 샘플링되어 수신 회로(42)에 입력되고, 지연 상관 연산 회로(6)에 입력된다. 샘플링 간격은, 소위 표본화 정리에 의해 결정되는데, 본 실시 형태에서는, 1심볼의 파형을, 미리 설정된 소정의 개수 n의 샘플링점에서 샘플링하도록 설정되어 있다.
I용 곱셈기(61I)는, AFE부(3)의 리미터 앰프(32)에 접속되고, 리미터 앰프(32)의 출력과 로컬 주파수(ω)의 sinωt를 곱셈함으로써 I신호 성분을 생성하는 회로이다. I용 나이퀴스트 필터(62I)는, I용 곱셈기(61I)에 접속되고, I용 곱셈기(61I)로부터 출력된 I신호 성분을 소정의 나이퀴스트 필터 특성으로 필터링하는 회로이다. 수신용의 나이퀴스트 필터는, 송신용의 나이퀴스트 필터와 세트(그룹)이고, 나이퀴스트 필터 특성을 가지도록 구성되어 있다. I용 시프트 레지스터(63I)는, I용 나이퀴스트 필터(62I)에 접속되고, I용 나이퀴스트 필터(62I)의 출력을 소정의 비트수분으로 기억하는 회로이다. 본 실시 형태에서는, 1심볼의 파형을 상기 n개의 샘플링점에서 샘플링하도록 수신 회로(42)가 구성되어 있으므로, I용 시프트 레지스터(63I)는, 1심볼분의 데이터를 기억할 수 있도록, n비트로 구성되어 있다. 시프트 레지스터는, 1비트의 데이터(값)를 기억하는 플립플롭을 복수개 캐스케이드 접속한 디지털 회로이며, 상기 1비트의 데이터가 그 회로 내를 순차적으로 이동(시프트)하는 회로이다. I용 상관 연산 회로(64I)는, I용 나이퀴스트 필터(62I) 및 I용 시프트 레지스터(63I)에 접속되고, I용 나이퀴스트 필터(62I)의 출력과 I용 시프트 레지스터(63I)의 출력의 상관 연산을 행하는 회로이다. 이에 따라 I신호 성분에 대하여 지연 상관 연산이 행해진다.
또한 마찬가지로, Q용 곱셈기(61Q)는, AFE부(3)의 리미터 앰프(32)에 접속되고, 리미터 앰프(32)의 출력과 로컬 주파수(ω)의 －cosωt를 곱셈함으로써 Q신호 성분을 생성하는 회로이다. Q용 나이퀴스트 필터(62Q)는, Q용 곱셈기(61Q)에 접속되고, Q용 곱셈기(61Q)로부터 출력된 Q신호 성분을 소정의 나이퀴스트 필터 특성으로 필터링하는 회로이다. 이 수신용의 나이퀴스트 필터는, 송신용의 나이퀴스트 필터와 세트(그룹)이고, 나이퀴스트 필터 특성을 가지도록 구성되어 있다. Q용 시프트 레지스터(63Q)는, Q용 나이퀴스트 필터(62Q)에 접속되고, Q용 나이퀴스트 필터(62Q)의 출력을 소정의 비트수분으로 기억하는 회로이다. Q용 시프트 레지스터(63Q)는, 1심볼분의 데이터를 기억할 수 있도록, n비트로 구성되어 있다. Q용 상관 연산 회로(64Q)는, Q용 나이퀴스트 필터(62Q) 및 Q용 시프트 레지스터(63Q)에 접속되고, Q용 나이퀴스트 필터(62Q)의 출력과 Q용 시프트 레지스터(63Q)의 출력의 상관 연산을 행하는 회로이다. 이에 따라 Q신호 성분에 대하여 지연 상관 연산이 행해진다.
가산기(65)는, I용 상관 연산 회로(64I) 및 Q용 상관 연산 회로(64Q)의 각각에 접속되고, I용 상관 연산 회로(64I)의 출력 및 Q용 상관 연산 회로(64Q)의 출력을 가산하는 회로이다. 이 가산 결과는, 지연 상관 연산 회로(6)의 출력으로서, 출력부(SL)에 의해, 포착 회로(7) 및 복호 회로(9)의 각각에 출력된다.
포착 회로(7)는, 지연 상관 연산 회로(6)에 접속되고, 예를 들면, 도 2에 도시하는 바와같이, 제곱 연산 회로(71)와, 제1 역치 비교 회로(72)와, sync용 시프트 레지스터(73)와, 후보 비교 회로(74)와, 일치 판정 회로(75)와, 패턴 후보 기억 회로(76)를 구비하여 구성된다.
제곱 연산 회로(71)는, 지연 상관 연산 회로(6)의 가산기(65)에 접속되고, 지연 상관 연산 회로(6)의 출력, 즉, 가산기(65)의 출력에 대하여 그 제곱을 연산하는 회로이다. 제1 역치 비교 회로(72)는, 제곱 연산 회로(71)에 접속되고, 제곱 연산 회로(72)의 출력(제곱 결과)과 미리 설정된 소정의 제1 역치(Th1)를 비교함으로써 제곱 연산 회로(71)의 출력을 2진화하는 회로이다. sync용 시프트 레지스터(73)는, 제1 역치 비교 회로(72)에 접속되고, 제1 역치 비교 회로(72)의 출력(제1 역치 비교 결과)을 소정의 비트수로 기억하는 회로이다. sync용 시프트 레지스터(73)는, 1심볼분의 데이터를 기억할 수 있도록, n비트로 구성되어 있다.
지연 상관 연산 회로(6)의 출력은, 제곱 연산 회로(71)에 의해 그 제곱이 연산되고, 이 제곱 결과가 제1 역치 비교 회로(72)에 의해 상기 소정의 제1 역치(Th1)와 비교되고, 그 제1 역치 비교 결과가 sync용 시프트 레지스터(73)에 기억된다. 이에 따라 지연 상관 연산 회로(6)의 출력에 의거하는 1심볼분의 형상이 생성되고, sync용 시프트 레지스터에는, 이 지연 상관 연산 회로(6)의 출력에 의거하는 1심볼분의 형상이 기억된다. 이와같이 1심볼의 형상은, 복수의 비트에 의해 표시되어 있다. 이러한 제곱 연산 회로(71), 제1 역치 비교 회로(72) 및 sync용 시프트 레지스터(73)는, 지연 상관 연산 회로(6)의 출력에 의거하는 1심볼분의 형상을 생성하는 형상 생성부를 구성하고, 이 형상 생성부의 일예에 대응한다.
패턴 후보 기억 회로(76)는, 1심볼분의 형상의 후보를 패턴 후보로 하여 복수개 미리 기억하는 회로이다. 패턴 후보는, 각 비트의 값을 미리 기정(旣定)함으로써 형성된 소정의 비트 패턴이며, 복수의 패턴 후보는, 서로 다른 비트 패턴이고, 복수의 패턴 후보 중 적어도 1개는, 각 비트 중의 적어도 1개의 값이 임의로 되어 있다.
여기에서, 통신 신호의 프레임(100)은, 예를 들면, 도 3에 도시하는 바와같이, 프리앰블부(101)와, 송신해야 할 데이터를 수용하는 페이로드부(102)를 구비하여 구성되고, 프리앰블부(101)는, 수신한 수신파로부터 데이터를 복호하기 위해서, 복호의 타이밍을, 수신한 수신파에 동기시키기 위하여 사용되는 동기 패턴을 수용하는 동기 패턴부(111)와, 동기 패턴부(111)의 종료를 나타내는 SFD부(112)를 구비하여 구성된다. SFD부(112)는, 프리앰블부(101)의 종료를 나타내는 것이며, 또한, 페이로드부(102)의 개시를 나타내는 것이기도 하다.
본 실시 형태에서는, 이 동기 패턴부(111)에는, 동기 패턴으로서, 예를 들면, 「111… 111」이 수용되고, SFD부(112)에는, 예를 들면, 「1010」이 수용되어 있다. DBPSK 방식에서는, 상술한 바와같이, 서로 인접하는 2개의 심볼간에 있어서의 위상 변화량과 데이터의 값을 대응시키고 있다. 이러한 DBPSK 방식의 경우에는, 111… 111로 하면, 매회, 위상이 반전되므로, 동기 패턴에는, 「111… 111」이 채용되어, 동기를 용이하게 취할 수 있도록 되어 있다.
그리고, 1심볼을 n개의 샘플링점에서 샘플링한 경우, 지연 상관 연산을 행하여 그 제곱의 제1 역치 판정 결과는, 상관이 높은 경우이며, 수신파에 노이즈가 거의 타지 않은 경우(수신파에 노이즈가 거의 중첩하지 않은 경우)에는 16개의 샘플링점의 중심 부근에서는 “1”로 되고 그 외에서는 “0”이 되는 패턴, 예를 들면 「00… 01110… 00」이나 「00… 00100… 00」이 된다. 그러나, 예를 들면 수신파에 노이즈가 중첩되거나 위상이 어긋나면, 상기 제1 역치 판정 결과는, n개의 샘플링점의 중심 부근이 아닌 곳에 “1”이 나타나는 경우가 있다. 여기서, 본 실시 형태에서는, 패턴 후보 기억 회로(76)에 미리 기억되는 상기 패턴 후보는, 복수로 되고, 이 복수의 패턴 후보에는, n개의 샘플링점의 중심 부근이 아닌 곳에 “1”을 포함하는 패턴이나 n개의 샘플링점의 중심 부근이 아닌 곳이 부정(不定)(데이터값이 임의, 즉 “0”이거나 “1”이어도 된다)인 패턴 등이 포함된다. 이 복수의 패턴 후보는, 예를 들면, 이 통신 장치가 이용하는 전송로의 토폴로지나 그 전송 특성(예를 들면 위상의 무너짐 방식 등) 등을 고려함으로써 미리 기정되고, 「00… 01110… 00」이나 「00… 00100… 00」의 2패턴에 「00… 011110… 00」이나 「00… 1XX1111XXX1… 00」등의 패턴을 더 포함하고 있다. X는, “0” 및 “1”인 것을 나타내고 있다. 이와같이 패턴 후보는, 각 비트의 값을 미리 기정함으로써 형성된 소정의 비트 패턴이며, 복수의 패턴 후보는, 서로 다른 비트 패턴이며, 복수의 패턴 후보 중 적어도 1개는, 각 비트 중의 적어도 1개의 값이 임의이다.
후보 비교 회로(74)는, sync용 시프트 레지스터(73) 및 패턴 후보 기억 회로(76)의 각각에 접속되고, sync용 시프트 레지스터(73)에 기억되어 있는 1심볼분의 형상과 패턴 후보 기억 회로(76)에 기억되어 있는 복수의 패턴 후보의 각각의 형상을 비교하는 회로이다. sync용 시프트 레지스터(73)에 기억되어 있는 1심볼분의 형상과 패턴 후보 기억 회로(76)에 기억되어 있는 복수의 패턴 후보의 각각의 형상의 비교에 있어서, 후보 비교 회로(74)는, sync용 시프트 레지스터(73)의 각 비트에 기억되어 있는 각 값과, 패턴 후보의 각 비트의 각 값을 비교한다.
일치 판정 회로(75)는, 후보 비교 회로(74)에 접속되고, 후보 비교 회로(74)에서 입력된 그 비교 결과에 의거하여, 후보 비교 회로(74)에 의해 비교된 sync용 시프트 레지스터(73)의 1심볼분의 형상과 복수의 패턴 후보 중 어느 하나가 n샘플 간격(1심볼 간격)으로 복수회 일치한 경우에, 수신파가 상기 다른 통신 장치에 의해 송신된 통신 신호라고 간주하는 회로이다. 상기 일치 회수는, 예를 들면, 2회, 3회 및 4회 등이면 된다. 이 일치 회수가 많으면 그 판정 정밀도는 높아지지만, 그 한편으로 판정 시간이 길어진다.
트래킹 회로(8)는, 지연 검파 회로(S)에 접속되고, 1심볼에 있어서의 시간적인 중앙 위치에서 복호를 행할 수 있도록, 1심볼의 시간 길이에 대응하는 시간 간격으로 소정의 처리를 행하는 경우에 있어서의 상기 시간 간격을 조정하는 회로이다. 상기 소정의 처리는, 본 실시 형태에서는, 복호 회로(9)의 Dec용 시프트 레지스터(91)에 대한 데이터 복호 회로(92)에 의한 복호 처리를 들 수 있다. 보다 구체적으로는, 트래킹 회로(8)는, 예를 들면, 도 2에 도시하는 바와같이, Tr용 시프트 레지스터(81)와, 간격 조정 회로(82)를 구비하여 구성된다.
Tr용 시프트 레지스터(81)는, 지연 검파 회로(S)의 제곱 연산 회로(71)에 접속되고, 1심볼분의, 지연 상관 연산 회로(6)의 출력을 제곱 연산 회로(71)에서 제곱한 제곱 결과를 기억하는 회로이다. 간격 조정 회로(82)는, Tr용 시프트 레지스터(81)에 접속되고, Tr용 시프트 레지스터(81)에 기억된 1심볼분의 제곱 결과에 있어서, 그 시간적으로 대략 중앙에 위치하는 중앙 위치에 있어서의 샘플링값(mean값), 상기 중앙 위치보다도 시간적으로 1샘플링점 선행하는 선행 위치에 있어서의 샘플링값(early값) 및 상기 중앙 위치보다도 시간적으로 1샘플링점 후행하는 후행 위치에 있어서의 샘플링값(late값)의 각각을 비교하고, 그 비교 결과에 따라 상기 시간 간격을 조정하는 회로이다. 보다 구체적으로는, 우선, n사이클마다, 상기 mean값, 상기 early값, 상기 late값을 비교하고, 상기 3값에 각각 대응하는 MEAN 카운터, EARLY 카운터 및 LATE 카운터에 대하여, 상기 비교 결과의 최대치의 카운터에 1포인트를 가산한다. 그리고, 상기 MEAN 카운터가 상기 소정의 제2 역치(Th2)를 초과한 경우에는, 시간 조정 회로(82)는, 현재의 상기 시간 간격을 유지하도록 복호 회로(9)를 동작시키고, 상기 EARLY 카운터가 상기 소정의 제2 역치(Th2)를 초과한 경우에는, 시간 조정 회로(82)는, 현재의 상기 시간 간격을 1샘플링 길이만큼 길게 하도록 복호 회로(9)를 동작시키고, 그리고, 상기 LATE 카운터가 상기 소정의 제2 역치(Th2)를 초과한 경우에는, 시간 조정 회로(82)는, 현재의 상기 시간 간격을 1샘플링 길이만큼 짧게 하도록 복호 회로(9)를 동작시킨다.
본 실시 형태에서는, 각 회로가 동작 클록의 클록 타이밍에 맞추어 동작하고, 1심볼이 n개의 샘플링점에서 샘플링되어 있으므로, 도 4에 도시하는 바와같이, 상기 MEAN 카운터가 상기 소정의 제2 역치(Th2)를 초과한 경우에는, 심볼의 시간적인 대략 중앙 위치와 복호 회로(9)에서 데이터를 복호하는 타이밍이 일치하는 경우이므로(도 4(I) 참조), 시간 조정 회로(82)는, 현재의 동기 타이밍을 유지하도록, n사이클의 상기 시간 간격으로 복호 회로(9)를 동작시키고(도 4(A), (B), (C) 및 (E) 참조), 상기 EARLY 카운터가 상기 소정의 제2 역치(Th2)를 초과한 경우에는, 심볼의 시간적인 대략 중앙의 위치보다 복호 회로(9)에서 데이터를 복호하는 타이밍이 시간적으로 선행해 있는 경우이므로(도 4(I) 참조), 시간 조정 회로(82)는, 현재의 동기 타이밍을 늦추도록, early＿out 신호를 출력함으로써 1회만 (n＋1) 사이클의 상기 시간 간격으로 복호 회로(9)를 동작시키고(도 4(A), (B), (C), (D) 및 (G) 참조), 그리고, 상기 LATE 카운터가 상기 소정의 제2 역치(Th2)를 초과한 경우에는, 심볼의 시간적인 대략 중앙의 위치보다 복호 회로(9)에서 데이터를 복호하는 타이밍이 시간적으로 후행하고 있는 경우이므로(도 4(I) 참조), 시간 조정 회로(82)는, 현재의 동기 타이밍을 앞당기도록, late＿out 신호를 출력함으로써 1회만 (n－1) 사이클의 상기 시간 간격으로 복호 회로(9)를 동작시킨다(도 4(A), (B), (C), (F) 및 (H) 참조).
또한, 도 4(A)는, 통신부(4)에 있어서의 각 회로의 동작 타이밍을 동기시키기 위한 클록을 나타내고, 도 4(B)는, Tr용 시프트 레지스터(81)의 각 비트값(상관 신호)을 나타내고, 도 4(C)는, 지연 검파 회로(S)에 의해 확립된 동기 타이밍을 나타내고, 도 4(D)는, EARLY 카운터를 나타내고, 도 4(E)는, MEAN 카운터를 나타내고, 도 4(F)는, LATE 카운터를 나타내고, 도 4(G)는, early＿out 신호를 나타내고, 도 4(H)는, late＿out 신호를 나타내고, 그리고, 도 4(I)는, 도 4(B) 및 도 4(C)의 부분 확대도이다.
복호 회로(9)는, 지연 검파 회로(S)의 지연 상관 연산 회로(6)에 상기 출력부(SL)에 의해 접속되고, 지연 상관 연산 회로(6)의 출력에 의거하여 데이터의 복호을 행하는 회로이다. 보다 구체적으로는, 복호 회로(9)는, 예를 들면, 도 2(도 5(A))에 도시하는 바와같이, Dec용 시프트 레지스터(91)와, 데이터 복호 회로(92)를 구비하여 구성된다.
Dec용 시프트 레지스터(91)는, 지연 검파 회로(S)의 지연 상관 연산 회로(6)에 상기 출력부(SL)에 의해 접속되고, 1심볼분의 지연 상관 연산 회로(6)의 출력을 기억하는 회로이다. 데이터 복호 회로(92)는, Dec용 시프트 레지스터(91)에 접속되고, Dec용 시프트 레지스터(91)의 대략 중앙에 위치하는 중앙 위치에 있어서의 값에 의거하여 데이터를 복호하는 회로이다. 보다 구체적으로는, 데이터 복호 회로(92)는, 통신 신호가 DBPSK 방식으로 부호화되어 있으므로, Dec용 시프트 레지스터(91)의 대략 중앙에 위치하는 중앙 위치(중앙 위치의 비트)에 있어서의 값의 부호 비트를 1, 0에 대응시켜 복호 데이터로 한다.
또한, 복호 회로(9)는, 도 2(도 5(A))에 도시하는 구성을 대신하여, 도 5(B)에 도시하는 구성이어도 된다. 즉, 이 복호 회로(9A)는, 도 5(B)에 도시하는 바와같이, Dec용 시프트 레지스터(91)와, 데이터 복호 회로(92A)를 구비하여 구성된다. Dec용 시프트 레지스터(91)는, 지연 검파 회로(S)의 지연 상관 연산 회로(6)에 상기 출력부(SL)에 의해 접속되고, 1심볼분의 지연 상관 연산 회로(6)의 출력을 기억하는 회로이다. 데이터 복호 회로(92A)는, Dec용 시프트 레지스터(91)에 접속되고, Dec용 시프트 레지스터(91)의 대략 중앙에 위치하는 중앙 위치에 있어서의 값과, 상기 중앙 위치보다도 시간적으로 선행하는 선행 위치에 있어서의 값 및 상기 중앙 위치보다도 시간적으로 후행하는 후행 위치에 있어서의 값(예를 들면 상기 중앙 위치에 대한 직전 직후에 위치하는 소정 비트수(1 또는 복수)의 각 값)에 의거하여 데이터를 복호하는 회로이다. 보다 구체적으로는, 데이터 복호 회로(92A)는, 통신 신호가 DBPSK 방식으로 부호화되어 있으므로, Dec용 시프트 레지스터(91)의 대략 중앙에 위치하는 중앙 위치에 있어서의 값(중앙 위치의 비트의 값)과, 상기 중앙 위치보다도 시간적으로 선행하는 선행 위치에 있어서의 값 및 상기 중앙 위치보다도 시간적으로 후행하는 후행 위치에 있어서의 값(예를 들면 상기 중앙 위치에 대한 직전 직후에 위치하는 소정 비트수(1 또는 복수)의 각 값)의 총 합에 있어서의 부호 비트를 1, 0에 대응시켜 복호 데이터로 한다. 상기 중앙 위치에 대한 전후 비트의 비트수는, 도 5(B)에 나타내는 예에서는, 앞에 3비트이며 뒤에 3비트인데, 이에 한정되는 것은 아니고, 예를 들면, 앞에 2비트이며 뒤에 2비트인 경우나 앞에 1비트이고 뒤에 1비트인 경우 등이어도 된다. 이와 같이 도 5(B)에 나타내는 구성의 복호 회로(9A)는, Dec용 시프트 레지스터(91)의 대략 중앙에 위치하는 중앙 위치에 있어서의 값뿐만 아니라, 상기 중앙 위치에 대한 선행 위치에 있어서의 값 및 상기 중앙 위치에 대한 후행 위치에 있어서의 값이나, 예를 들면 상기 중앙 위치에 대한 직전 직후에 위치하는 각 값도, 데이터의 복호에 이용하므로, 보다 정밀도 좋고 보다 정확하게 데이터를 복호할 수 있다.
다음에, 본 실시 형태의 통신 장치(M)에 대하여, 그 수신 동작에 대해서 설명한다. 본 실시 형태의 통신 장치(M)는, 예를 들면, 도시 생략된 전원 스위치 등의 투입에 의해 그 동작을 개시하고, 또한, 통신 신호를 수신하는 수신 동작을 개시하면, 통신 신호의 유무에 관계없이, 전송로(PL)로부터 브릿지 다이오드 회로(1)를 통하여 수신파를 AFE부(3)에 넣는다. 이 들어간 수신파는, 콘덴서(C2)를 통하여 리미터 앰프(32)에 입력되고, 리미터 앰프(32)에 의해 수신파의 진폭 레벨에 따른 파형으로 변환되고, 이 파형 변환된 수신파는, 리미터 앰프(32)로부터 통신부(4)의 수신 회로(42)로 출력된다.
수신 회로(42)에서는, 지연 검파 회로(S)에 의해 지연 검파된다. 보다 구체적으로는, 우선, 이 파형 변환된 수신파는, I용 곱셈기(61I) 및 Q용 곱셈기(61Q)의 각각에 입력된다.
I용 곱셈기(61I)에서는, 이 파형 변환된 수신파와 상기 sinωt가 곱셈되고, 그 곱셈에 의해 생성된 I신호 성분은, I용 나이퀴스트 필터(62I)에 입력된다. I용 나이퀴스트 필터에서는, I신호 성분은, 송수신의 세트로 나이퀴스트 필터 특성을 구성한 필터 특성에 의해 필터링되고, 그 필터링된 I신호 성분은, I용 시프트 레지스터(63I) 및 I용 상관 연산 회로(64I)에 입력된다. I용 시프트 레지스터(63I)에서는, 상기 필터링된 I신호 성분은, 입력단의 비트(플립플롭)로부터 출력단의 비트(플립플롭)로, 동작 클록의 클록 타이밍에 맞추어 순차적으로 이동하고, I용 상관 연산 회로(64I)에 입력된다. I용 상관 연산 회로(64I)에서는, 상기 동작 클록의 클록 타이밍에 맞추어, I용 나이퀴스트 필터(62I)로부터 입력된 상기 필터링된 I신호 성분과 I용 시프트 레지스터(63I)로부터 입력된 1심볼분만큼 앞의 상기 필터링된 I신호 성분이 상관 연산(곱셈)되고, 그 상관 연산의 결과가 가산기(65)에 입력된다.
또한 마찬가지로, Q용 곱셈기(61Q)에서는, 이 파형 변환된 수신파와 상기 －cosωt가 곱셈되고, 그 곱셈에 의해 생성된 Q신호 성분은, Q용 나이퀴스트 필터(62Q)에 입력된다. Q용 나이퀴스트 필터에서는, Q신호 성분은, 송수신의 세트로 나이퀴스트 필터 특성을 구성한 필터 특성에 의해 필터링되고, 그 필터링된 Q 신호 성분은, Q용 시프트 레지스터(63Q) 및 Q용 상관 연산 회로(64I)에 입력된다. Q용 시프트 레지스터(63Q)에서는, 상기 필터링된 Q신호 성분은, 입력단의 비트(플립플롭)로부터 출력단의 비트(플립플롭)로, 동작 클록의 클록 타이밍에 맞추어 순차적으로 이동하고, Q용 상관 연산 회로(64Q)에 입력된다. Q용 상관 연산 회로(64Q)에서는, 상기 동작 클록의 클록 타이밍에 맞추어, Q용 나이퀴스트 필터(62Q)로부터 입력된 상기 필터링된 Q신호 성분과 Q용 시프트 레지스터(63Q)로부터 입력된 1심볼분만큼 앞의 상기 필터링된 Q신호 성분이 상관 연산(곱셈)되고, 그 상관 연산의 결과가 가산기(65)에 입력된다.
가산기(65)에서는, I용 상관 연산 회로(64I)의 상관 연산의 결과와 Q용 상관 연산 회로(64Q)의 상관 연산의 결과가 가산되고, 이 가산 결과는, 출력부(SL)에 출력되고, 포착 회로(7) 및 복호 회로(9)의 각각에 입력된다.
여기서, 수신파를 S(i)로 하고, 수신파 S(i)의 실수부(實部)를 I(i)로 하고, 수신파 S(i)의 허수부(虛部)를 Q(i)로 하고, 허수 단위를 j(j2＝－1)로 할 경우에는, 수신파 S(i)는, S(i)＝I(i)＋jQ(i)로 나타내고, 1심볼전의 수신파 S(i－T)는, S(i－T)＝I(i－T)＋jQ(i－T)로 나타낸다. 시간 T는, 1개의 심볼의 시간적인 길이다. 본 실시 형태의 통신 장치(M)에서는, 1심볼의 파형을 n개의 샘플링점에서 샘플링하고 있으므로, T＝n×샘플링 간격이 된다. i는, 동작 클록의 클록 번호다. 이와 같이 정의하면, 지연 상관값 c(i)는, c(i)＝(I(i)＋jQ(i))·(I(i－T)－jQ(i－T))＝[I(i)I(i－T)＋Q(i)Q(i－T)]＋j[Q(i)I(i－T)－I(i)Q(i－T)]＝A＋jB, A＝I(i)I(i－T)＋Q(i)Q(i－T), B＝Q(i)I(i－T)－I(i)Q(i－T)로 된다. 본 실시 형태의 통신 장치(M)에서는, DBPSK이므로, 허수부(B)를 무시하고, 상술의 구성에 의해 상술한 바와 같이 동작하고, 이 실수부(A)만을 복호 회로에 이용하면 된다.
포착 회로(7)에서는, 지연 상관 연산 회로(6)로부터 포착 회로(7)에 입력된 상기 가산 결과(지연 상관값 c(i)＝A)는, 우선, 제곱 연산 회로(71)에 입력된다. 제곱 연산 회로(71)에서는, 지연 상관값(A)의 제곱이 연산되고, 그 제곱 결과 (e(i)＝A2＝((I(i)I(i－T))＋(Q(i)Q(i－T)))2은, 제1 역치 비교 회로(72)에 입력된다. 제1 역치 비교 회로(72)에서는, 상기 제곱 결과 A2이 소정의 제1 역치(Th1)와 비교되고, 2진화되며, 이 2진화된 제곱 결과 A2’은, sync용 시프트 레지스터(73)에 입력된다. 즉, 상기 제곱 결과 A2이 소정의 제1 역치(Th1)보다도 작을 경우에는, “0”으로 되고, 한편, 상기 제곱 결과 A2이 소정의 제1 역치(Th1) 이상인 경우에는, “1”로 된다. sync용 시프트 레지스터(73)에서는, 이 2진화된 제곱 결과 A2’은, 입력단의 비트(플립플롭)로부터 출력단의 비트(플립플롭)로, 동작 클록의 클록 타이밍에 맞추어 순차적으로 이동된다. 그리고, 후보 비교 회로(74)는, 동작 클록의 클록 타이밍마다, sync용 시프트 레지스터(73)에 있어서의 1심볼분의 형상과 패턴 후보 기억 회로(76)에 있어서의 복수의 패턴 후보의 각각의 형상을 비교하고, 그 비교 결과는, 일치 판정 회로(75)에 입력된다. 상기 비교는, 서로 대응하는 비트마다 비교함으로써 실행된다. 일치 판정 회로(75)에서는, 상기 비교 결과에 의거하여, 후보 비교 회로(74)에 의해 비교된 sync용 시프트 레지스터(73)에 있어서의 1심볼분의 형상과 패턴 후보 기억 회로(76)에 있어서의 복수의 패턴 후보 중 어느 하나가 일치한 회수가 계수(카운트)된다.
그리고, 동기 패턴의 각 비트가 차례로 수신됨으로써, 수신 회로(42)에서는, 후보 비교 회로(74)로부터 일치 판정 회로(75)에, 상기 일치한 비교 결과가 입력되고, 일치 판정 회로(75)에서는, 상기 비교 결과에 의거하여, 상기 일치한 회수가 카운트 업된다. 여기에서, 본 실시 형태에서는, 1심볼이 n개의 샘플링점에 의해 샘플링되어 있으므로, 효율적으로 상기 판정을 행하기 위해서, 1회째의 일치가 판정되면, 포착 회로(7)는, 2회째의 판정 동작에서는, 1회째의 일치 판정으로부터 (n－1) 샘플링 후, n샘플링 후 및 (n＋1) 샘플링 후의 각 타이밍에서, 상기 판정을 행한다. 또한, 포착 회로(7)는, 1회째의 일치 판정으로부터 n샘플링 후에 상기 판정을 행하도록 구성되어도 되는데, 상술한 바와 같이, n샘플링후뿐만 아니라, n샘플링후의 전후인 (n－1) 샘플링 후 및 (n＋1) 샘플링 후의 각 타이밍에서 상기 판정을 행함으로써, 보다 확실하게 동기 패턴을 인식할 수 있다. 또한, 본 실시 형태에서는, 2회째의 일치가 판정되면, 동일한 관점에서, 포착 회로(7)는, 3회째의 판정 동작에서는, 1회째의 일치 판정으로부터 (2n－2) 샘플링 후, (2n－1) 샘플링 후, 2n샘플링 후, (2n＋1) 샘플링 후 및 (2n＋2) 샘플링 후의 각 타이밍에서, 상기 판정을 행한다. 또한, 포착 회로(7)는, 1회째의 일치 판정으로부터 2n 샘플링 후에 상기 판정을 행하도록 구성되어도 되고, 혹은, 2회째의 일치 판정으로부터 (n－1) 샘플링 후, n샘플링 후 및 (n＋1) 샘플링 후의 각 타이밍에서 상기 판정을 행하도록 구성되어도 된다.
그리고, 상기 일치한 회수가 3회로 된 경우에, 프리앰블부(101)의 검출로 판정되고, 지연 검파에 의한 동기가 포착된다. 이 동기 포착 후에, 포착 회로(7)의 일치 판정 회로(75)는, 트래킹 회로(8)에 트래킹 동작을 개시시키고, 복호 회로(9)에 복호 동작을 개시시킨다.
트래킹 회로(8)에서는, 그 트래킹 동작이 개시되면, Tr용 시프트 레지스터(81)에서는, 포착 회로(7)의 제곱 연산 회로(71)로부터 입력된 상기 제곱 결과(e(i)＝A2)가, 입력단의 비트(플립플롭)로부터 출력단의 비트(플립플롭)로, 동작 클록의 클록 타이밍에 맞추어 순차적으로 이동된다. 그리고, 시간 조정 회로(82)는, 지연 검파 회로(S)에 의해 포착된 동기에 따라, Tr용 시프트 레지스터(81)에 있어서의 대략 중앙에 위치하는 중앙 위치에 있어서의 샘플링값(mean값), 상기 중앙 위치보다도 시간적으로 1샘플링점 선행하는 선행 위치에 있어서의 샘플링값(early값) 및 상기 중앙 위치보다도 시간적으로 1샘플링점 후행하는 후행 위치에 있어서의 샘플링값(late값)의 각각을 비교하고, 그 비교 결과에 따라서 상기 시간 간격을 조정한다. 보다 구체적으로는, 도 4를 이용하여 상술한 바와 같이, 간격 조정 회로(82)는, 상기 MEAN 카운터가 상기 소정의 제2 역치(Th2)를 초과한 경우에는, 현재의 동기 타이밍을 유지하도록, n사이클을 상기 시간 간격으로 하여 복호 회로(9)를 동작시키고, 상기 EARLY 카운터가 상기 소정의 제2 역치(Th2)를 초과한 경우에는, 현재의 동기 타이밍을 늦추도록 1회만 (n＋1) 사이클을 상기 시간 간격으로서 복호 회로(9)를 동작시키고, 그리고, 상기 LATE 카운터가 상기 소정의 제2 역치(Th2)를 초과한 경우에는, 현재의 동기 타이밍을 앞당기도록 1회만 (n－1) 사이클을 상기 시간 간격으로 하여 복호 회로(9)를 동작시킨다.
또한, 복호 회로(9)에서는, 그 복호 동작이 개시되면, Dec용 시프트 레지스터(91)에서는, 지연 검파 회로(S)의 지연 상관 연산 회로(6)로부터 입력된 상기 지연 상관값 c(i)(＝A)이, 입력단의 비트(플립플롭)로부터 출력단의 비트(플립플롭)로, 동작 클록의 클록 타이밍에 맞추어 순차적으로 이동된다. 그리고, 데이터 복호 회로(92)는, 지연 검파 회로(S)에 의해 포착된 동기에 따라, Dec용 시프트 레지스터(91)의 대략 중앙에 위치하는 중앙 위치(중앙 위치의 비트)에 있어서의 값의 부호 비트를 0, 1에 대응시켜 복호 데이터로 한다.
혹은, 데이터 복호 회로(92)를 대신하여, 도 5(B)에 도시하는 데이터 복호 회로(92A)의 경우에는, 데이터 복호 회로(92A)는, 지연 검파 회로(S)에 의해 확립된 동기에 따라, Dec용 시프트 레지스터(91)의 대략 중앙에 위치하는 중앙 위치에 있어서의 값(중앙 위치의 비트의 값) 및 상기 중앙 위치에 대한 직전 직후에 위치하는 각 값(중앙 위치의 비트에 대한 전후의 각 비트의 각 값)의 총 합에 있어서의 부호 비트를 0, 1에 대응시켜 복호 데이터로 한다.
그리고, 포착 회로(7)는, 상기 동기 포착의 후에, 이와 같이 복호 회로(9)에서 복호된 데이터를 조사하고, 프리앰블부(101)의 SFD부(112)의 비트 패턴, 예를 들면, 상술의 「1010」을 검출함으로써 프리앰블부(101)의 종료를 검출하고, 이에 따라 송신 신호와의 동기가 확립된다.
이와 같이 동작함으로써, 통신 장치(M)는, 통신 신호가 전송로(PL)를 전파해 오면, 이 통신 신호를 지연 검파하고, 통신 신호로부터 데이터를 복호할 수 있다.
그리고, 본 실시 형태의 통신 장치(M) 및 지연 검파 회로(S)에서는, 지연 상관 연산 회로(6)가 수신파에 대하여 지연 상관 연산을 행하고, 포착 회로(7)가 지연 상관 연산 회로(6)의 출력에 의거하여 상기 수신파가 송신 장치에 의해 송신된 통신 신호인지 여부를 판정함으로써, 지연 검파가 행해진다. 그리고, 이 지연 검파 처리 도중의 공정에서 생성된 지연 상관 연산의 결과(지연 상관값 c(i)(＝A))가 복호 회로(9)에 출력부(SL)를 통하여 출력된다. 이 때문에, 수신파를 2개로 분배하고, 그 한쪽의 수신파로 지연 검파를 행함과 더불어 다른쪽의 수신파로 복호를 행하는 전형적인 수신 장치의 경우에 비하여, 복호 처리에 지연 검파 회로의 일부가 이용되므로, 이러한 본 실시 형태의 통신 장치(M) 및 지연 검파 회로(S)는, 저비용으로 소비 전력을 저감시킬 수 있다.
또한, 본 실시 형태의 통신 장치(M) 및 지연 검파 회로(S)에서는, 1심볼분의 형상의 후보(패턴 후보)가 미리 복수개 준비되고, 복수개의 패턴 후보가 패턴 후보 기억 회로(76)에 미리 기억된다. 이 때문에, 상기 수신파가 상기 다른 통신 장치에 의해 송신된 통신 신호라고 판정되기 쉬워지고, 이러한 본 실시 형태의 통신 장치(M) 및 지연 검파 회로(S)는, 수신파의 도래를 확실하게 인식할 수 있다. 그 한편으로, 본 실시 형태의 통신 장치(M) 및 지연 검파 회로(S)는, sync용 시프트 레지스터(73)에 있어서의 1심볼분의 형상과 복수의 패턴 후보 중 어느 하나가 복수회 일치한 경우에, 상기 수신파가 상기 다른 통신 장치에 의해 송신된 통신 신호라고 간주한다(동기 포착). 이 때문에, 이러한 본 실시 형태의 통신 장치(M) 및 지연 검파 회로(S)는, 상기 수신파가 상기 다른 통신 장치에 의해 송신된 통신 신호라는 판정을 행하는 것이 가능해져, 정확하게 지연 검파를 행할 수 있다.
또한, 본 실시 형태의 통신 장치(M) 및 지연 검파 회로(S)에서는, 상기 복수의 패턴 후보 중의 적어도 1개는, 상기 각 비트 중의 적어도 1개의 값이 임의이다. 이 때문에, 전송 중에 심볼의 형상이 상기 다른 통신 장치에 의한 송신 파형과 달라진 경우라도, 상기 수신파가 상기 다른 통신 장치에 의해 송신된 통신 신호라고 판정하는 것이 가능해지고, 이러한 본 실시 형태의 통신 장치(M) 및 지연 검파 회로(S)는, 수신파의 도래를 보다 확실하게 인식할 수 있다.
또한, 본 실시 형태의 통신 장치(M) 및 지연 검파 회로(S)에서는, 트래킹 회로(8)를 구비하므로, 상기 다른 통신 장치의 클록 간격과 통신 장치(M)의 클록 간격의 어긋남을 보정할 수 있어, 보다 확실하게 지연 검파를 행할 수 있다.
또한, 본 실시 형태의 통신 장치(M) 및 지연 검파 회로(S)에서는, 복호 회로(9)를 구비하므로, 수신파에 의거하여 데이터의 복호를 행할 수 있다.
또한, 전형적인 통상 수단에서는, 수신 회로의 입력전의 회로에는, 오토 게인 콘트롤 앰프(AGC 앰프)와 아날로그-디지털 컨버터(AD 컨버터)가 이용되고, 전송로(PL)로부터 취출된 수신파는, 상기 AGC 앰프에 의해 적정한 진폭으로 조정되고, 상기 AD 컨버터에 의해 아날로그 신호로부터 디지털 신호로 변환되어, 수신 회로에 입력된다. 한편, 본 실시 형태의 통신 장치(M)에서는, 수신 회로(42)의 입력전의 회로에는, 상술한 바와같이, 리미터 앰프(32)가 이용되고, 전송로(PL)로부터 취출된 수신파는, 이 리미터 앰프(32)에 의해 직사각형파 신호로 변환되어, 수신 회로(42)에 입력된다. 이와 같이 본 실시 형태의 통신 장치(M)에서는, 전형적인 통상 수단인 AGC 앰프와 AD 컨버터를 대신하여, 리미터 앰프(32)가 이용되어, 회로 규모가 작아지므로, 이 결과, 본 실시 형태의 통신 장치(M)는, 보다 저비용으로 소비 전력을 보다 저감시킬 수 있다.
그리고, 본 실시 형태의 통신 장치(M)에서는, 상술의 저속 DLC 전송 방식에 의한 통신 장치가 저비용이며 저소비 전력으로 실현되고 있다.
본 명세서는, 상기한 바와 같이 여러가지 양태의 기술을 개시하고 있는데, 그 중 주된 기술을 이하에 정리한다.
일양태에 관련된 지연 검파 회로는, 수신한 수신파에 의거하여 송신 장치에 의해 송신된 데이터를 복호하는 복호 처리의 일부를 행하는 지연 검파 회로이며, 상기 수신파에 대하여 지연 상관 연산을 행하는 지연 상관 연산부와, 상기 지연 상관 연산부의 출력에 의거하여 상기 수신파가 상기 송신 장치에 의해 송신된 통신 신호인지 여부를 조사하는 포착부와, 상기 지연 상관 연산부의 출력에 의거하여 상기 데이터의 복호를 행하는 복호부에 상기 지연 상관 연산부의 출력을 출력하기 위한 출력부를 구비한다.
이러한 구성의 지연 검파 회로에서는, 지연 상관 연산부가 수신파에 대하여 지연 상관 연산을 행하고, 포착부가 지연 상관 연산부의 출력에 의거하여 상기 수신파가 송신 장치에 의해 송신된 통신 신호인지 여부를 조사함으로써, 지연 검파가 행해진다. 그리고, 이 지연 검파 처리 도중의 공정에서 생성된 지연 상관 연산의 결과가 복호부에 출력부를 통하여 출력된다. 이 때문에, 수신파를 2개로 분배하고, 그 한쪽의 수신파로 지연 검파를 행함과 더불어 다른쪽의 수신파로 복호를 행하는 경우에 비하여, 복호 처리에 지연 검파 회로의 일부가 이용되므로, 이러한 구성의 지연 검파 회로는, 저비용으로 소비 전력을 저감시킬 수 있다.
여기에서, 상기 출력부는, 예를 들면, 상기 지연 상관 연산부의 출력을 출력하는 단자여도 되고, 또한 예를 들면, 상기 지연 상관 연산부와 상기 복호부를 연결하는 배선(예를 들면 도선이나 기판의 배선 패턴이나 집적 회로에 있어서의 배선 패턴 등을 포함한다) 등이어도 된다.
또한, 다른 일양태에서는, 상술의 지연 검파 회로에 있어서, 상기 포착부는, 1심볼분의 형상의 후보를 패턴 후보로 하여 복수개 미리 기억하는 패턴 후보 기억부와, 상기 지연 상관 연산부의 출력에 의거하는 1심볼분의 형상을 생성하는 형상 생성부와, 상기 형상 생성부의 1심볼분의 형상과 상기 복수의 패턴 후보의 각각을 비교하는 비교부와, 상기 비교부에 의해 비교된 상기 형상 생성부의 1심볼분의 형상과 복수의 패턴 후보 중 어느 하나가 복수회 일치한 경우에, 상기 수신파가 상기 송신 장치에 의해 송신된 통신 신호라고 판정하는 일치 판정부를 구비한다.
이러한 구성의 지연 검파 회로에서는, 1심볼분의 형상의 후보가 미리 복수개 준비된다. 이 때문에, 상기 수신파가 상기 송신 장치에 의해 송신된 통신 신호라고 판정되기 쉬워지고, 이러한 구성의 지연 검파 회로는, 수신파의 도래를 확실하게 인식할 수 있다. 그 한편으로, 이 지연 검파 회로는, 상기 형상 생성부의 1심볼분의 형상과 복수의 패턴 후보 중 어느 하나가 복수회 일치한 경우에, 상기 수신파가 상기 송신 장치에 의해 송신된 통신 신호라고 간주한다(동기의 포착). 이 때문에, 이러한 구성의 지연 검파 회로는, 상기 수신파가 상기 송신 장치에 의해 송신된 통신 신호라는 판정을 행하는 것이 가능해져, 정확하게 지연 검파를 행할 수 있다.
또한, 다른 일양태에서는, 상술의 지연 검파 회로에 있어서, 상기 형상 생성부는, 상기 지연 상관 연산부의 출력을 제곱하는 제곱 연산부와, 상기 제곱 연산부의 출력과 소정의 역치를 비교함으로써 상기 제곱 연산부의 출력을 2진화하는 역치 비교부와, 1심볼분의 상기 역치 비교부의 출력을 기억하는 레지스터부를 구비한다.
이 구성에 의하면, 적절하게 형상 생성부가 실현되고, 적절하게 지연 검파 회로가 실현된다.
또한, 다른 일양태에서는, 상술의 지연 검파 회로에 있어서, 상기 1심볼분의 형상은, 복수의 비트에 의해 나타나고, 상기 패턴 후보는, 상기 각 비트의 값을 미리 기정함으로써 형성된 소정의 비트 패턴이며, 상기 복수의 패턴 후보는, 서로 다른 비트 패턴이며, 상기 복수의 패턴 후보 중 적어도 1개는, 상기 각 비트 중의 적어도 1개의 값이 임의이다.
이러한 구성의 지연 검파 회로에서는, 상기 복수의 패턴 후보 중 적어도 1개는, 상기 각 비트 중의 적어도 1개의 값이 임의이다. 이 때문에, 전송 중에 심볼의 형상이 상기 송신 장치에 의한 송신 파형과 달라진 경우에도, 상기 수신파가 상기 송신 장치에 의해 송신된 통신 신호라고 간주하는 것이 가능해지고, 이러한 구성의 지연 검파 회로는, 수신파의 도래를 보다 확실하게 인식할 수 있다.
또한, 다른 일양태에서는, 이들 상술의 지연 검파 회로에 있어서, 1심볼에 있어서의 시간적인 중앙 위치에서 복호를 행할 수 있도록, 1심볼의 시간 길이에 대응하는 시간 간격으로 소정의 처리를 행하는 경우에 있어서의 상기 시간 간격을 조정하는 트래킹부를 더 구비한다.
이러한 구성의 지연 검파 회로는, 트래킹부를 더 구비하므로, 송신 장치의 클록 간격과 수신 장치의 클록 간격의 어긋남을 보정할 수 있어, 더욱 확실하게 지연 검파를 행할 수 있다.
또한, 다른 일양태에서는, 상술의 지연 검파 회로에 있어서, 상기 트래킹부는, 1심볼분의, 상기 지연 상관 연산부의 출력을 제곱한 제곱 결과를 기억하는 제2 레지스터부와, 상기 제2 레지스터부에 기억된 1심볼분의 제곱 결과에 있어서, 그 시간적으로 대략 중앙에 위치하는 중앙 위치에 있어서의 값, 상기 중앙 위치보다도 시간적으로 선행하는 선행 위치에 있어서의 값 및 상기 중앙 위치보다도 시간적으로 후행하는 후행 위치에 있어서의 값의 각각을 비교하고, 그 비교 결과에 따라서 상기 시간 간격을 조정하는 간격 조정부를 구비한다.
이 구성에 의하면, 적절하게 트래킹부가 실현되고, 적절하게, 지연 검파 회로가 실현된다.
또한, 다른 일양태에서는, 이들 상술의 지연 검파 회로에 있어서, 상기 지연 상관 연산부의 출력에 의거하여 상기 데이터의 복호를 행하는 복호부를 더 구비한다.
이러한 구성의 지연 검파 회로는, 복호부를 더 구비함으로써, 수신파에 의거하여 데이터의 복호를 행할 수 있다.
또한, 다른 일양태에서는, 상술의 지연 검파 회로에 있어서, 상기 복호부는, 1심볼분의 상기 지연 상관 연산부의 출력을 기억하는 제3 레지스터와, 상기 제3 레지스터의 대략 중앙에 위치하는 중앙 위치에 있어서의 값에 의거하여 데이터를 복호하는 데이터 복호부를 구비한다.
이 구성에 의하면, 적절하게 복호부가 실현되고, 적절하게 지연 검파 회로가 실현된다.
또한, 다른 일양태에서는, 상술의 지연 검파 회로에 있어서, 상기 복호부는, 1심볼분의 상기 지연 상관 연산부의 출력을 기억하는 제3 레지스터와, 상기 제3 레지스터의 대략 중앙에 위치하는 중앙 위치에 있어서의 값과, 상기 중앙 위치보다도 시간적으로 선행하는 선행 위치에 있어서의 값 및 상기 중앙 위치보다도 시간적으로 후행하는 후행 위치에 있어서의 값에 의거하여 데이터를 복호하는 제2 데이터 복호부를 구비한다.
이 구성에 의하면, 제3 레지스터의 대략 중앙에 위치하는 중앙 위치에 있어서의 값뿐만 아니라, 상기 중앙 위치에 대한 상기 선행 위치에 있어서의 값 및 상기 중앙 위치에 대한 상기 후행 위치에 있어서의 값도, 예를 들면 상기 중앙 위치에 대한 직전 직후에 위치하는 소정의 비트수(1 또는 복수)의 각 값도, 고려한 복호가 행해지므로, 이러한 구성의 지연 검파 회로는, 더욱 정확하게 데이터의 복호를 행할 수 있다.
또한, 다른 일양태에서는, 이들 상술의 지연 검파 회로에 있어서, 상기 통신 신호는, 프리앰블부와 페이로드부를 구비하는 프레임 구성이며, 상기 포착부는, 또한, 상기 지연 상관 연산부의 출력에 의거하여 상기 수신파가 상기 송신 장치에 의해 송신된 통신 신호를 포착한 경우에, 또한, 상기 복호부의 출력에 의거하여 상기 프리앰블부의 종료를 검출한다.
이러한 구성의 지연 검파 회로는, 복호부의 출력에 의거하여 프리앰블부의 종료를 검출함으로써, 송신 신호와의 동기를 확립할 수 있다.
그리고 다른 일양태에 관한 수신 장치는, 전송로로부터 통신 신호에 의한 수신파를 취출하는 결합부와, 상기 결합부에서 취출된 수신파에 의거하여 상기 통신 신호의 데이터를 복호하는 수신부와, 상기 전송로를 흐르는 전력으로부터, 상기 수신부를 구동하는 구동 전력을 생성하는 수전부를 구비하고, 상기 수신부는, 이들 상술의 어느 하나의 지연 검파 회로를 구비한다.
이러한 구성의 수신 장치는, 이들 상술의 어느 하나의 지연 검파 회로를 수신부에 구비하므로, 저비용으로 소비 전력을 저감시킬 수 있다.
이 출원은, 2010년 2월 4일에 출원된 일본국 특허출원 특원 2010-022670을 기초로 하는 것이며, 그 내용은, 본원에 포함되는 것이다.
본 발명을 표현하기 위해서, 상술에 있어서 도면을 참조하면서 실시 형태를 통하여 본 발명을 적절하게 또한 충분히 설명했는데, 당업자라면 상술의 실시 형태를 변경 및/또는 개량하는 것은 용이하게 할 수 있다고 인식해야 한다. 따라서, 당업자가 실시하는 변경 형태 또는 개량 형태가, 청구의 범위에 기재된 청구항의 권리 범위를 이탈하는 수준이 아닌 한, 당해 변경 형태 또는 당해 개량 형태는, 당해 청구항의 권리 범위에 포괄된다고 해석된다.
<산업상의 이용 가능성>
본 발명에 의하면, 지연 검파 회로 및 이를 이용한 수신 장치를 제공할 수 있다.

Claims (11)

  1. 수신한 수신파에 의거하여 송신 장치에 의해 송신된 데이터를 복호하는 복호 처리의 일부를 행하는 지연 검파 회로로서,
    상기 수신파에 대하여 지연 상관 연산을 행하는 지연 상관 연산부와,
    상기 지연 상관 연산부의 출력에 의거하여 상기 수신파가 상기 송신 장치에 의해 송신된 통신 신호인지 여부를 조사하는 포착부와,
    상기 지연 상관 연산부의 출력에 의거하여 상기 데이터의 복호를 행하는 복호부로 상기 지연 상관 연산부의 출력을 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 지연 검파 회로.
  2. 청구항 1에 있어서,
    상기 포착부는,
    1심볼분의 형상의 후보를 패턴 후보로서 복수 개 미리 기억하는 패턴 후보 기억부와,
    상기 지연 상관 연산부의 출력에 의거하는 1심볼분의 형상을 생성하는 형상 생성부와,
    상기 형상 생성부의 1심볼분의 형상과 상기 복수의 패턴 후보의 각각을 비교하는 비교부와,
    상기 비교부에 의해 비교된 상기 형상 생성부의 1심볼분의 형상과 복수의 패턴 후보 중 어느 하나가 복수 회 일치한 경우에, 상기 수신파가 상기 송신 장치에 의해 송신된 통신 신호라고 판정하는 일치 판정부를 구비하는 것을 특징으로 하는 지연 검파 회로.
  3. 청구항 2에 있어서,
    상기 형상 생성부는,
    상기 지연 상관 연산부의 출력을 제곱하는 제곱 연산부와,
    상기 제곱 연산부의 출력과 소정의 역치를 비교함으로써 상기 제곱 연산부의 출력을 2진화하는 역치 비교부와,
    1심볼분의 상기 역치 비교부의 출력을 기억하는 레지스터부를 구비하는 것을 특징으로 하는 지연 검파 회로.
  4. 청구항 2에 있어서,
    상기 1심볼분의 형상은, 복수의 비트에 의해 표시되고,
    상기 패턴 후보는, 상기 각 비트의 값을 미리 기정(旣定)함으로써 형성된 소정의 비트 패턴이며,
    상기 복수의 패턴 후보는, 서로 다른 비트 패턴이며, 상기 복수의 패턴 후보 중 적어도 1개는, 상기 각 비트 중의 적어도 1개의 값이 임의인 것을 특징으로 하는 지연 검파 회로.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    1심볼에 있어서의 시간적인 중앙 위치에서 복호를 행할 수 있도록, 1심볼의 시간 길이에 대응하는 시간 간격으로 소정의 처리를 행하는 경우에 있어서의 상기 시간 간격을 조정하는 트래킹부를 더 구비하는 것을 특징으로 하는 지연 검파 회로.
  6. 청구항 5에 있어서,
    상기 트래킹부는,
    1심볼분의, 상기 지연 상관 연산부의 출력을 제곱한 제곱 결과를 기억하는 제2 레지스터부와,
    상기 제2 레지스터부에 기억된 1심볼분의 제곱 결과에 있어서, 그 시간적으로 대략 중앙에 위치하는 중앙 위치에 있어서의 값, 상기 중앙 위치보다도 시간적으로 선행하는 선행 위치에 있어서의 값 및 상기 중앙 위치보다도 시간적으로 후행하는 후행 위치에 있어서의 값의 각각을 비교하고, 그 비교 결과에 따라서 상기 시간 간격을 조정하는 간격 조정부를 구비하는 것을 특징으로 하는 지연 검파 회로.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 지연 상관 연산부의 출력에 의거하여 상기 데이터의 복호를 행하는 복호부를 더 구비하는 것을 특징으로 하는 지연 검파 회로.
  8. 청구항 7에 있어서,
    상기 복호부는,
    1심볼분의 상기 지연 상관 연산부의 출력을 기억하는 제3 레지스터와,
    상기 제3 레지스터의 대략 중앙에 위치하는 중앙 위치에 있어서의 값에 의거하여 데이터를 복호하는 데이터 복호부를 구비하는 것을 특징으로 하는 지연 검파 회로.
  9. 청구항 7에 있어서,
    상기 복호부는,
    1심볼분의 상기 지연 상관 연산부의 출력을 기억하는 제3 레지스터와,
    상기 제3 레지스터의 대략 중앙에 위치하는 중앙 위치에 있어서의 값과, 상기 중앙 위치보다도 시간적으로 선행하는 선행 위치에 있어서의 값 및 상기 중앙 위치보다도 시간적으로 후행하는 후행 위치에 있어서의 값에 의거하여 데이터를 복호하는 제2 데이터 복호부를 구비하는 것을 특징으로 하는 지연 검파 회로.
  10. 청구항 7 내지 청구항 9 중 어느 한 항에 있어서,
    상기 통신 신호는, 프리앰블부와 페이로드부를 구비하는 프레임 구성이며,
    상기 포착부는, 상기 지연 상관 연산부의 출력에 의거하여 상기 수신파가 상기 송신 장치에 의해 송신된 통신 신호를 포착한 경우에, 또한, 상기 복호부의 출력에 의거하여 상기 프리앰블부의 종료를 검출하는 것을 특징으로 하는 지연 검파 회로.
  11. 전송로로부터 통신 신호에 따른 수신파를 취출하는 결합부와,
    상기 결합부에서 취출된 수신파에 의거하여 상기 통신 신호의 데이터를 복호하는 수신부와,
    상기 전송로를 흐르는 전력으로부터, 상기 수신부를 구동시키는 구동 전력을 생성하는 수전부를 구비하고,
    상기 수신부는, 청구항 1 내지 청구항 10 중 어느 한 항에 기재된 지연 검파 회로를 구비하는 것을 특징으로 하는 수신 장치.
KR1020127022514A 2010-02-04 2010-07-06 지연 검파 회로 및 수신 장치 KR101390600B1 (ko)

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