KR101406057B1 - 수신 회로 및 수신 장치 - Google Patents

Abstract

무신호 기간 검출부(10)는 수신 신호를 수신하고 있지 않은 무신호 기간을 검출한다. 포착부(7)는 지연 상관 연산부(6)에 의해 산출된 상관 값에 기초하여, 수신 신호의 동기 타이밍을 포착한다. 그리고, 포착부(7)는 무신호 기간 검출부(10)에 의해 무신호 기간이 검출된 경우, 동기 타이밍의 포착을 해제한다.

Description

수신 회로 및 수신 장치{RECEIVER CIRCUIT AND RECEIVER APPARATUS}

본 발명은 2상 차동 위상 변조의 수신 신호를 수신하는 수신 회로 및 그 수신 회로를 구비하는 수신 장치에 관한 것이다.

최근, BPSK(binary phase shift keying) 등의 디지털 변조 방식을 이용한 수신 장치가 알려져 있다. 이와 같은 디지털 변조 방식이 채용된 수신 장치에 사용되는 지연 검파 회로로서, 예를 들면 특허문헌 1이 알려져 있다. 특허문헌 1에 나타내는 지연 검파 회로에서는 7.288MHz 정도로 동작하는 시프트 레지스터를, 10kHz 정도의 심볼 클록으로 동작하는 샘플 홀드 회로로 치환함으로써, 저소비 전력화가 도모되어 있다.

그런데, 디지털 변조 방식을 이용한 수신 장치에서는, 물리층의 처리를 행하는 물리층 회로와 MAC(media access control)층의 처리를 행하는 MAC 회로가 포함되어 있다. 물리층 회로는 수신 신호의 동기 타이밍을 검출하고, 검출한 동기 타이밍에 따라 수신 신호를 복호하여 1, 0의 기호열을 MAC 회로에 출력한다. MAC 회로는 물리층 회로로부터 출력된 기호열로부터 패리티 에러를 검출하거나, 수신 신호의 종료 타이밍을 검출하거나 하면, 물리층 회로에 동기 타이밍의 포착을 해제시킨다.

그러나, 물리층 회로는 동기 타이밍의 포착을 해제하면, 동기 타이밍을 계속 포착하기 위한 처리를 개시한다. 따라서, 물리층 회로는 하나의 수신 신호의 수신 도중에 MAC 회로로부터 동기 타이밍의 포착의 해제가 지시되면, 수신 도중의 수신 신호의 후반 부분부터 동기 타이밍을 포착할 가능성이 있다. 이 경우, 물리층 회로는 MAC 회로로부터 동기 타이밍의 포착의 해제를 지시받지 않으면, 이 동기 타이밍에 따른 복호 처리를 계속해서 행한다. 그 결과, 물리층 회로는 수신 신호의 종료를 인식할 수 없고, 포착한 동기 타이밍에 따른 복호 처리를 다음 수신 신호가 도래할 때까지의 무신호 기간에 대하여 계속해서 행하게 되어, 다음 수신 신호를 정확하게 복호할 수 없게 된다. 또한, 특허문헌 1에는 무신호 기간에서 복호 처리가 계속된다는 과제를 고려한 대책을 전혀 강구하고 있지 않다.

선행 기술 문헌

특허문헌

특허문헌 1: 일본 특허출원 공개번호 평5-183593호 공보

본 발명의 목적은 무신호 기간에서 복호 처리가 계속되는 것을 방지할 수 있는 수신 회로 및 수신 장치를 제공하는 것이다.

본 발명의 한 관점에 의한 수신 회로는 2상 차동 위상 변조의 수신 신호를 수신하는 수신 회로로서, 상기 수신 신호의 각 샘플링 값에 대하여, 1 심볼 기간 이전의 샘플링 값과의 상관 값을 구하는 지연 상관 연산을 행하는 지연 상관 연산부; 상기 지연 상관 연산부에 의해 산출된 상관 값에 기초하여, 상기 수신 신호의 동기 타이밍을 포착하는 포착부; 및 상기 수신 신호를 수신하고 있지 않은 무신호 기간을 검출하는 무신호 기간 검출부를 구비하고, 상기 포착부는 상기 무신호 기간 검출부에 의해 상기 무신호 기간이 검출된 경우, 동기 타이밍의 포착을 해제한다.

또한, 본 발명의 다른 관점의 수신 장치는, 전송로로부터 상기 수신 신호를 인출하는 결합부; 상기 결합부에서 인출된 수신 신호에 따라 상기 수신 신호를 복호하는 수신부; 및 상기 전송로를 흐르는 전력으로부터 상기 수신부를 구동하는 구동 전력을 생성하는 수전부(power receiving unit)를 구비하고, 상기 수신부는 상기의 수신 회로를 구비하고 있다.

도 1은 본 발명의 실시형태에 의한 수신 장치가 적용된 통신 장치의 구성을 나타낸 도면이다.
도 2는 도 1에 나타내는 수신 회로의 상세한 구성을 나타낸 회로도이다.
도 3은 실시형태에서의 통신 장치에서 사용되는 통신 신호의 프레임 구성을 나타낸 도면이다.
도 4는 도 2에 나타내는 트래킹부(tracking unit)의 동작을 설명하기 위한 타이밍 차트이다.
도 5는 도 2에 나타내는 복호부의 변형예를 설명하는 도면이다.
도 6은 무신호 기간을 검출했을 때의 통신 장치의 동작을 나타낸 타이밍 차트이다.

이하, 본 발명에 관한 실시의 한 형태를 도면을 참조하여 설명한다. 그리고, 각 도면에서 동일한 부호를 부여한 구성은 동일한 구성인 것을 나타내고, 적당히 그 설명을 생략한다. 이하의 설명에서는, 본 발명의 실시예에 의한 수신 회로 및 수신 장치를 통신 장치에 적용한 경우를 예로 들어 설명한다.

도 1은 본 발명의 실시형태에서의 통신 장치의 구성을 나타낸 도면이다. 본 실시형태의 통신 장치(M)는,네트워크를 통하여 접속되는 다른 통신 장치(도시하지 않음)로부터 송신된 통신 신호를 수신하는 수신 장치로서의 기능과, 네트워크를 통하여 다른 통신 장치 또는 또 다른 통신 장치(도시하지 않음)에 통신 신호를 송신하는 송신 장치로서의 기능을 구비하고 있다. 통신 신호로서는, 예를 들면 2상 차동 위상 변조(DBPSK; differential binary phase shift keying)가 채용되어 송신할 데이터가 DBPSK에 의해 부호화(변조)되어 송신파가 생성되어 있다.

그리고, DBPSK에서는, 송신할 데이터의 값이 "0"인 경우, 서로 인접하는 2개의 심볼 사이에서의 위상 변화량이 "0"(또는 "π")으로 되고, 송신할 데이터의 값이 "1"인 경우, 위상 변화량이 "π"(또는 "0")로 된다.

도 1에 나타낸 바와 같이, 통신 장치(M)는 브리지 다이오드 회로(1)에 의해 전송로(PL)에 접속되고, 수전부(2), 아날로그 프론트 엔드부(AFE부)(3), 통신부(4), 및 입출력 인터페이스부(입출력 IF부)(5)를 구비하고 있다.

전송로(PL)는 통신 신호를 전파(전송)하기 위한 매체이며, 네트워크에 접속되어 있거나, 또는 네트워크의 일부를 구성한다. 전송로(PL)로서는, 예를 들면 한 쌍의 페어선(twisted-pair line)을 채용할 수 있다.

또한, 본 실시형태에서, 통신 장치(M)는 브리지 다이오드 회로(1)를 통하여 한 쌍의 페어선에 접속되어 있다. 그러므로, 통신 장치(M)를 페어선에 접속할 때의 배선 극성이 페어선에 대하여 무극성으로 되고, 통신 장치(M)는 페어선의 극성을 감안하지 않고 페어선에 접속된다. 즉, 브리지 다이오드 회로(1)의 한 쌍의 입력단에서의 한쪽 단 및 다른 쪽 단을 페어선의 전압 라인 및 접지 라인에 접속해도 되고, 페어선의 접지 라인 및 전압 라인에 접속해도 된다.

수전부(2)는 브리지 다이오드 회로(1)에 접속되고, 브리지 다이오드 회로(1)를 통하여 전송로(PL)를 흐르는 전력으로부터 본 통신 장치(M)를 구동하는 구동 전력을 생성한다.

그리고, 수전부(2)는 전송로(PL)를 전파하는 통신 신호의 통신 대역에 대하여 고임피던스가 되는 임피던스 어퍼 회로(impedance upper circuit)(21)와 교류 전력으로부터 직류 전력을 생성하는 전원 회로(22)를 구비하고 있다. 여기서, 통신 대역에 대하여 고임피던스라는 것은 전송로(PL)를 전파하는 통신 신호의 전송 거리에 미치는 영향이 적다는 의미이다. 임피던스 어퍼 회로(21)는, 예를 들면 전송로(PL)를 전파하는 통신 신호의 통신 대역에 대하여 고임피던스가 되는 인덕터를 구비하여 구성된다. 전원 회로(22)는, 예를 들면 3단자 레귤레이터와 커패시터를 구비하여 구성되며, 교류 전력으로부터 소정의 정전압의 구동 전력을 생성한다.

전송로(PL)를 흐르는 전력은 브리지 다이오드 회로(1)를 통하여 수전부(2)에 급전된다. 수전부(2)는 임피던스 어퍼 회로(21)를 통하여 급전된 전력을 전원 회로(22)에 의해 소정의 정전압의 구동 전력으로 변환하고, 변환한 정전압을 AFE부(3) 및 통신부(4) 등의 각 블록에 공급한다.

AFE부(3)는 브리지 다이오드 회로(1)에 접속되고, 브리지 다이오드 회로(1)를 통하여, 전송로(PL)와 통신부(4)를 서로 결합한다. 그리고, AFE부(3)는 브리지 다이오드 회로(1)를 통하여, 전송로(PL)를 흐르는 통신 신호를 수신 신호로서 인출하여 통신부(4)에 출력한다. 또한, AFE부(3)는 통신부(4)로부터 출력된 통신 신호를 송신 신호로서, 브리지 다이오드 회로(1)를 통하여 전송로(PL)에 출력한다.

그리고, AFE부(3)는 커패시터(C1, C2), 증폭기(31), 및 리미터 앰프(limiter amplifier)(32)를 구비하고 있다. 커패시터(C1, C2)는 전송로(PL)를 흐르는 전력 성분의 주파수, 즉 적어도 통신 신호에 의한 전력 성분을 제외한 전력 성분의 주파수를 차단한다.

커패시터(C1)는 증폭기(31)와 브리지 다이오드 회로(1) 사이에 접속되어 있다. 커패시터(C2)는 브리지 다이오드 회로(1)와 증폭기(AP) 사이에 접속되어 있다.

증폭기(31)는 수전부(2)로부터 공급된 구동 전력에 의해 구동되고, 통신부(4)로부터 출력된 송신 신호를 소정의 증폭율로 증폭한다.

리미터 앰프(32)는, 예를 들면 히스테리시스 콤퍼레이터(hysteresis comparator)에 의해 구성되며, 브리지 다이오드 회로(1) 및 커패시터(C2)를 통하여 입력된 수신 신호를 대략 사각형의 구형파 신호로 변환하여 증폭한다. 구체적으로, 리미터 앰프(32)는 수신 신호의 레벨이 위쪽 임계값 이상으로 되면, 하이 레벨의 소정의 전압값을 출력하고, 수신 신호의 레벨이 아래쪽 임계값 이하로 되면, 로우 레벨의 소정의 전압값을 출력한다. 리미터 앰프(32)는 증폭기(AP)에 수전부(2)로부터 구동 전력이 공급되는 것에 의해 구동한다.

전송로(PL)를 전파하는 통신 신호는 브리지 다이오드 회로(1)를 통하여 수신 신호로서 수신된다. 그리고, 이 수신 신호는 AFE부(3)의 커패시터(C2)를 통하여 리미터 앰프(32)에 입력되고, 진폭 레벨에 따라 구형파 신호로 변환되어 증폭된다. 증폭된 구형파 신호는 AFE부(3)의 리미터 앰프(32)를 통하여 통신부(4)에 입력된다. 또한, 통신부(4)로 생성된 송신 신호는 증폭기(31)에 입력되고, 소정의 증폭율로 증폭되어 커패시터(C1) 및 브리지 다이오드 회로(1)를 통하여 전송로(PL)에 송출된다.

그리고, 리미터 앰프(32)로서, 예를 들면, 통신에 사용하고 있는 통신 대역(전송 대역)만을 추출하는 밴드 패스 필터(BPF)의 기능을 겸비한 액티브 필터를 채용해도 된다. 이로써, 통신 대역을 제외하는 주파수 성분을 노이즈 신호로서 통신 신호로부터 제거할 수 있다.

통신부(4)는 수전부(2) 및 AFE부(3)의 각각에 접속되고, AFE부(3)로부터 출력된 구형파 신호에 따라 통신 신호의 데이터를 복호(복조)하는 동시에 송신할 데이터를 통신 신호에 부호화(변조)한다. 그리고, 통신부(4)는 송신할 데이터를 통신 신호에 부호화(변조)하는 송신 회로(41)와 수신 신호의 데이터를 복호(복조)하는 수신 회로(42)를 구비하고 있다. 수신 회로(42)의 상세한 설명은 후술한다.

입출력 IF부(5)는 통신부(4)에 접속되고, 본 통신 장치(M)와 외부의 기기 사이에서 데이터를 입출력하기 위한 인터페이스 회로이다. 입출력 IF부(5)에 외부의 기기가 접속되어 있는 경우에, 외부의 기기로부터 입출력 IF부(5)에 입력된 데이터는 통신부(4)의 송신 회로(41)에 출력되고, 통신부(4)의 송신 회로(41)에 의해 부호화(변조)되며, 한편, 통신부(4)의 수신 회로(42)로 복호(복조)된 데이터는 입출력 IF부(5)에 출력되고, 외부의 기기에 출력된다.

도 2는 도 1에 나타내는 수신 회로(42)의 상세한 구성을 나타낸 회로도이다. 수신 회로(42)는, 도 2에 나타낸 바와 같이, 지연 검파부(S), 트래킹부(8), 복호부(9), 및 데이터 처리부(11)를 구비하고 있다. 지연 검파부(S)는 지연 상관 연산부(6), 포착부(7), 및 무신호 기간 검출부(10)를 구비하고 있다.

지연 상관 연산부(6)는 도 1에 나타내는 리미터 앰프(32)의 출력단에 접속되고, 리미터 앰프(32)로부터 출력되는 구형파 신호를 사용하여 수신 신호의 각 샘플링 값에 대하여, 1 심볼 기간 이전의 샘플링 값과의 상관 값을 구하는 지연 상관 연산을 행한다.

무신호 기간 검출부(10)는 수신 신호를 수신하고 있지 않은 무신호 기간을 검출한다. 무신호 기간 검출부(10)는 리미터 앰프(32)로부터 로우 레벨의 신호가 소정 시간 이상 계속해서 출력된 경우, 무신호 기간의 발생을 검출한다.

또는, 무신호 기간 검출부(10)는 수신 신호의 주파수를 관측하고, 캐리어 주파수 또는 전송 대역으로부터 주파수가 크게 벗어나는 수신 신호를 소정 시간 동안 계속해서 관측한 경우, 무신호 기간의 발생을 검출한다.

그리고, 소정 시간으로서는, 예를 들면, 어떤 통신 장치로부터 복수 개의 수신 신호가 연속하여 송신된 경우의 각 수신 신호의 간격에 따라, 미리 정해진 값을 채용하면 된다.

포착부(7)는 지연 상관 연산부(6)에 의해 산출된 상관 값에 기초하여, 수신 신호의 동기 타이밍을 포착한다. 그리고, 포착부(7)는 무신호 기간 검출부(10)에 의해 무신호 기간이 검출된 경우, 포착하고 있는 동기 타이밍을 해제한다. 또한, 포착부(7)는 동기 타이밍을 포착하면, 그것을 트래킹부(8) 및 복호부(9)에 통지한다. 또한, 포착부(7)는 동기 타이밍의 포착을 해제하면, 그것을 트래킹부(8) 및 복호부(9)에 통지한다.

지연 상관 연산부(6)는 도 1에 나타내는 리미터 앰프(32)에 접속되고, I용 승산기(I용 믹서)(61I), I용 나이퀴스트 필터(62I), I용 시프트 레지스터(63I), I용 상관 연산부(64I), Q용 승산기(Q용 믹서)(61Q), Q용 나이퀴스트 필터(62Q), Q용 시프트 레지스터(63Q), Q용 상관 연산부(64Q) 및 가산기(65)를 구비하고 있다.

AFE부(3)의 리미터 앰프(32)의 출력은 소정의 샘플링 간격으로 샘플링되어 수신 회로(42)에 입력되고, 지연 상관 연산부(6)에 입력된다. 샘플링 간격은, 소위 표본화 정리에 의해 결정되지만, 본 실시형태에서는, 1 심볼을 미리 설정된 소정의 n개의 샘플링 포인트에서 샘플링하도록 설정되어 있다.

I용 승산기(61I)는 도 1에 나타내는 리미터 앰프(32)에 접속되고, 리미터 앰프(32)의 출력과 로컬 주파수 ω의 sinωt를 승산함으로써 수신 신호로부터 I신호 성분을 추출한다. I용 나이퀴스트 필터(62I)는 I용 승산기(61I)에 접속되고, I용 승산기(61I)로부터 출력된 I신호 성분을 소정의 나이퀴스트 필터 특성으로 필터링한다. 수신용의 나이퀴스트 필터는 송신용의 나이퀴스트 필터와 세트로, 나이퀴스트 필터 특성을 가지도록 구성되어 있다.

I용 시프트 레지스터(63I)는 I용 나이퀴스트 필터(62I)에 접속되고, I용 나이퀴스트 필터(62I)의 출력을 소정의 몇 개의 비트에 기억한다. 본 실시형태에서, 1 심볼의 파형을 n개의 샘플링 포인트에서 샘플링하기 위하여, I용 시프트 레지스터(63I)는 1 심볼의 데이터를 기억할 수 있도록, n 비트로 구성되어 있다.

시프트 레지스터는, 1비트의 데이터(값)를 기억하는 플립플롭을 복수 개 캐스케이드 접속한 디지털 회로로서, 1비트의 데이터가 그 회로 내를 차례로 이동(시프트)하는 회로이다.

I용 상관 연산부(64I)는 I용 나이퀴스트 필터(62I) 및 I용 시프트 레지스터(63I)에 접속되고, I용 나이퀴스트 필터(62I)의 출력과 I용 시프트 레지스터(63I)의 출력을 승산한다. 이로써, I신호 성분의 각 샘플링 값은 1 심볼 전의 샘플링 값과 승산되고, 지연 상관 연산이 행해진다.

Q용 승산기(61Q)는 도 1에 나타내는 리미터 앰프(32)에 접속되고, 리미터 앰프(32)의 출력과 로컬 주파수 ω의 -cosωt를 승산함으로써 수신 신호로부터 Q신호 성분을 추출한다.

Q용 나이퀴스트 필터(62Q)는 Q용 승산기(61Q)에 접속되고, Q용 승산기(61Q)로부터 출력된 Q신호 성분을 소정의 나이퀴스트 필터 특성으로 필터링한다. 이 수신용의 나이퀴스트 필터는 송신용의 나이퀴스트 필터와 세트로, 나이퀴스트 필터 특성을 가지도록 구성하고 있다.

Q용 시프트 레지스터(63Q)는 Q용 나이퀴스트 필터(62Q)에 접속되고, Q용 나이퀴스트 필터(62Q)의 출력을 소정의 몇 개의 비트에 기억한다. Q용 시프트 레지스터(63Q)는 1 심볼의 데이터를 기억할 수 있도록, n 비트로 구성되어 있다.

Q용 상관 연산부(64Q)는 Q용 나이퀴스트 필터(62Q) 및 Q용 시프트 레지스터(63Q)에 접속되고, Q용 나이퀴스트 필터(62Q)의 출력과 Q용 시프트 레지스터(63Q)의 출력을 승산한다. 이로써, Q신호 성분의 각 샘플링 값은 1 심볼 기간 이전의 샘플링 값과 승산되고, 지연 상관 연산이 행해진다.

가산기(65)는 I용 상관 연산부(64I) 및 Q용 상관 연산부(64Q)의 각각에 접속되고, I용 상관 연산부(64I)의 출력 및 Q용 상관 연산부(64Q)의 출력을 가산하여, 상관 값 c(i)로서 포착부(7) 및 복호부(9)의 각각에 출력한다. 여기서, i는 동작 클록의 클록 번호를 나타내고 있다.

포착부(7)는 지연 상관 연산부(6)에 접속되고, 제곱 연산부(71), 임계값 비교부(72), 포착 시프트 레지스터(73), 후보 비교부(74), 포착 판정부(75), 및 패턴 후보 기억부(76)를 구비하고 있다.

제곱 연산부(71)는 가산기(65)로부터 출력되는 상관 값 c(i)를 제곱해서 제곱 상관 값 e(i)를 산출한다.

임계값 비교부(72)는 제곱 연산부(71)로부터 출력되는 제곱 상관 값 e(i)와 미리 설정된 소정의 제1 임계값 Th1를 비교함으로써 제곱 상관 값 e(i)를 이진수화한다. 포착 시프트 레지스터(73)는 임계값 비교부(72)로부터 출력되는 출력값(제1 임계값 비교 결과)을 소정의 비트수로 기억한다. 그리고, 포착 시프트 레지스터(73)는 1 심볼의 데이터를 기억할 수 있도록, n 비트로 구성되어 있다.

이로써, 지연 상관 연산부(6)의 출력에 따른 1 심볼의 형상 데이터가 생성되고, 포착 시프트 레지스터(73)에는 1 심볼의 형상 데이터가 기억된다. 그리고, 제곱 연산부(71), 임계값 비교부(72), 및 포착 시프트 레지스터(73)는 형상 생성부의 일례에 상당한다.

패턴 후보 기억부(76)는 1 심볼의 형상 데이터의 후보를 패턴 후보로서 복수 개 미리 기억하는 회로이다. 패턴 후보는 각 비트의 값을 미리 규정함으로써 형성된 소정의 비트 패턴이며, 복수 개의 패턴 후보는 서로 상이한 비트 패턴으로서, 복수 개의 패턴 후보 중 적어도 하나는 각 비트 중 적어도 하나의 값이 임의로 되어 있다.

도 3은 실시형태에서의 통신 장치(M)에서 사용되는 통신 신호의 프레임 구성을 나타낸 도면이다. 수신 신호의 프레임(100)은, 예를 들면, 도 3에 나타낸 바와 같이, 프리앰블부(101)와 송신할 데이터를 수용하는 페이로드부(102)를 구비하고 있다. 프리앰블부(101)는 수신 신호의 동기 타이밍을 포착하기 위해 사용되는 동기 패턴을 수용하는 동기 패턴부111와 동기 패턴부111의 종료를 나타내는 SFD부(112)를 구비하고 있다. SFD부(112)는 프리앰블부(101)의 종료를 나타내는 것이기도 하고, 또한 페이로드부(102)의 개시를 나타내는 것이기도 하다.

본 실시형태에서, 동기 패턴부111에는 동기 패턴으로서, 예를 들면, "111...111"이 수용되고, SFD부(112)에는, 예를 들면 "1010"이 수용되어 있다. DBPSK 방식에서는, 서로 인접하는 2개의 심볼 사이에서의 위상 변화량과 데이터의 값이 대응하고 있다. 이와 같은 DBPSK 방식의 경우에는, 111...111로 하면, 매회 위상이 반전하므로, 동기 패턴에는, "111...111"이 채용되어 수신 신호에 다소의 노이즈가 있어도 동기가 취할 수 있도록 되어 있다.

그리고, 수신 신호로부터 1 심볼의 형상 데이터를 생성하는 경우로서, 수신 신호에 노이즈가 거의 없는 경우(수신 신호에 노이즈가 대략 중첩하고 있지 않은 경우)에는 n개의 샘플링 포인트의 중심 부근에서는 "1"로 되고, 그 이외에서는 "0"으로 되는 패턴, 예를 들면 "00...01110...00"이나 "00...00100...00"이 된다.

그러나, 예를 들면, 수신 신호에 노이즈가 중첩된 위상이 어긋나거나 하면, 1 심볼의 형상 데이터는 중심 부근은 아닌 위치에 "1"이 나타나는 경우가 있다. 그래서, 본 실시형태에서는, 패턴 후보 기억부(76)에 미리 기억되는 패턴 후보가 복수 개로 되어 있다. 그리고, 이들 복수 개의 패턴 후보에는, n개의 샘플링 포인트의 중심 부근이 아닌 위치에 "1"을 포함하는 패턴이나 n개의 샘플링 포인트의 중심 부근이 아닌 위치가 부정(데이터 값이 임의, 즉 "0"이라 "1"이라도 좋다)인 패턴 등이 포함된다.

이들 복수 개의 패턴 후보는, 예를 들면, 이 통신 장치(M)가 사용하는 전송로의 토폴로지나 그 전송 특성(예를 들면, 위상이 붕괴되는 등) 등을 고려함으로써 미리 규정되고, "00...01110...00"이나 "00...00100...00"의 2개의 패턴, "00...011110...00", 또는 "00...1XX1111XXX1...00" 등의 패턴을 포함하고 있다. 그리고, X는 "0" 및 "1"인 것을 나타내고 있다.

후보 비교부(74)는 포착 시프트 레지스터(73) 및 패턴 후보 기억부(76)의 각각에 접속되고, 포착 시프트 레지스터(73)에 기억되어 있는 1 심볼의 형상 데이터와 패턴 후보 기억부(76)에 기억되어 있는 복수 개의 패턴 후보를 각각 비교한다. 포착 시프트 레지스터(73)에 기억되어 있는 1 심볼의 형상 데이터와 패턴 후보 기억부(76)에 기억되어 있는 복수 개의 패턴 후보의 각각의 비교에서, 후보 비교부(74)는 포착 시프트 레지스터(73)의 각 비트에 기억되어 있는 각 비트 값과 패턴 후보의 각 비트 값을 비교한다.

포착 판정부(75)는 후보 비교부(74)로부터 입력된 비교 결과에 따라 후보 비교부(74)에 의해 비교된 포착 시프트 레지스터(73)의 1 심볼의 형상 데이터와, 복수 개의 패턴 후보 중 적어도 1개가 일치하는 횟수가 복수 회 계속되었을 경우, 동기 타이밍을 포착했다고 판정한다. 여기서, 일치 횟수로서는, 예를 들면 2회, 3회 및 4회 등의 각종의 값을 채용할 수 있다. 일치 횟수가 많으면, 판정 정밀도는 높아지지만, 반대로 판정 시간은 길어진다.

트래킹부(8)는 현재의 동기 타이밍에 대응하는 제곱 상관 값 e(i)를 1 심볼의 중앙의 제곱 상관 값으로서 특정하고, 특정한 중앙의 제곱 상관 값과 상기 중앙의 제곱 상관 값에 대하여 시간적으로 전후의 제곱 상관 값에 기초하여, 현재의 동기 타이밍으로부터 다음의 동기 타이밍이 도래할 때까지의 시간 간격을 조정한다. 여기서, 트래킹부(8)는 트래킹 시프트 레지스터(81)와 간격 조정부(82)를 구비하고 있다.

트래킹 시프트 레지스터(81)는 제곱 연산부(71)에 접속되고, 제곱 연산부(71)로부터 차례로 출력되는 1 심볼의 제곱 상관 값 e(i)를 기억한다. 그리고, 포착 시프트 레지스터(73)의 좌측단에 하나의 데이터가 저장되는 타이밍에서, 이 데이터와 동일한 샘플링 포인트의 데이터가 트래킹 시프트 레지스터(81)의 좌측단에 입력된다.

간격 조정부(82)는 동기 타이밍이 도래할 때마다, 트래킹 시프트 레지스터(81)의 중앙의 비트 위치에 기억되어 있는 제곱 상관 값인 mean 값과 중앙의 비트 위치보다 상류의 비트 위치에 기억되어 있는 제곱 상관 값인 early 값과 중앙의 비트 위치보다 하류의 비트 위치에 기억되어 있는 제곱 상관 값인 late 값을 비교하여 최대의 제곱 상관 값을 기억하고 있는 비트 위치를 특정한다.

그리고, 간격 조정부(82)는 특정한 비트 위치에 소정의 포인트를 부여하고, 부여한 포인트의 누적값이 최대가 되는 비트 위치를 특정하고, 특정한 비트 위치에 따라 현재의 동기 타이밍으로부터 다음의 동기 타이밍이 도래할 때까지의 시간 간격을 조정한다.

구체적으로, 간격 조정부(82)는 mean 값, early 값 및 late 값의 각각에 대응하는 MEAN 카운터, EARLY 카운터, 및 LATE 카운트를 구비하고 있다. 그리고, 간격 조정부(82)는 동기 타이밍이 도래하는 n 사이클마다 mean 값, early 값, late 값을 비교하고, 비교 결과의 최대값에 대응하는 카운터에 1포인트를 가산한다.

그리고, 간격 조정부(82)는 MEAN 카운터가 소정의 제2 임계값 Th2 이상으로 된 경우, n 사이클을 다음의 동기 타이밍까지의 시간 간격으로 한다. 또한, 간격 조정부(82)는 EARLY 카운터가 제2 임계값 Th2 이상으로 된 경우, n+1 사이클을 다음의 동기 타이밍까지의 시간 간격으로 한다. 또한, 간격 조정부(82)는, LATE 카운터가 제2 임계값 Th2 이상으로 된 경우, n-1 사이클을 다음의 동기 타이밍까지의 시간 간격으로 한다.

그리고, mean 값의 비트 위치로서는, 트래킹 시프트 레지스터(81)의 비트 수인 n이 홀수의 경우, 트래킹 시프트 레지스터(81)의 중심의 비트 위치를 채용할 수 있고, n이 짝수의 경우, 좌측단의 비트 위치로부터 n/2번째 또는 n/2+1번째의 비트 위치를 채용할 수 있다.

또한, early 값의 비트 위치로서는, 중앙의 비트 위치에서 좌측에 인접한 비트 위치를 채용할 수 있다. 또한, late 값의 비트 위치로서는, 예를 들면, 중앙의 비트 위치에서 우측에 인접한 비트 위치를 채용할 수 있다.

도 4는 도 2에 나타내는 트래킹부(8)의 동작을 설명하기 위한 타이밍 차트이다. 도 4(A)는 수신 회로(42)를 구성하는 각 회로를 동기하여 동작시키기 위한 동작 클록을 나타내고 있다. 이 동작 클록은, 예를 들면, 샘플링 주파수와 같은 주파수를 가지고 있다. 도 4(B)는 가산기(65)로부터 출력되는 상관 값 c(i)를 나타내고, 농도에 의해 상관 값 c(i)가 나타나 있다. 도 4(C)는 포착 판정부(75)가 포착한 동기 타이밍을 나타내고 있다.

도 4(D)는 EARLY 카운터의 누적값을 나타내고, 도 4(E)는 MEAN 카운터의 누적값을 나타내고, 도 4(F)는 LATE 카운터의 누적값을 나타내고 있다. 도 4(G)는 EARLY 카운터의 누적값이 제2 임계값 Th2 이상으로 된 경우에, 간격 조정부(82)가 데이터 복호부(92)에 출력하는 신호인 early＿out를 나타내고 있다. 도 4(H)는 LATE 카운터의 누적값이 제2 임계값 Th2 이상으로 된 경우에, 간격 조정부(82)가 데이터 복호부(92)에 출력하는 신호인 late＿out를 나타내고 있다. 도 4(I)는 도 4(B)에 나타내는 상관 값 c(i)의 파형을 확대하여 나타낸 파형도이다.

기간 T1에서, EARLY 카운터, MEAN 카운터, 및 LATE 카운터의 어느 것도 누적값이 제2 임계값 Th2 이상으로 되어 있지 않다. 이 경우, 도 4(I)에 나타낸 바와 같이, 심볼의 중앙이 동기 타이밍으로 되어 있는 것으로 추측된다. 그러므로, 동기 타이밍의 시간 간격은 n 사이클이 유지되어 있다.

기간 T2에서는, EARLY 카운터의 누적값이 제2 임계값 Th2 이상으로 되어 있다. 이 경우, 심볼의 중앙보다 1샘플링 포인트만큼 이전의 시점이 동기 타이밍으로 되어 있다. 그러므로, 1번째의 동기 타이밍으로부터 n+1 사이클 후가 2번째의 동기 타이밍로 되어 있다. 그 후, EARLY 카운터, MEAN 카운터, 및 LATE 카운터의 모든 누적값이 0으로 리셋된다. 따라서, 기간 T2에서, 2번째의 동기 타이밍으로부터 3번째의 동기 타이밍까지의 시간 간격은 n 사이클에 되돌아가고 있다.

또한, EARLY 카운터의 누적값이 제2 임계값 Th2 이상으로 되면, 간격 조정부(82)는 early＿out를 데이터 복호부(92)에 출력하고 있다. 이로써, 데이터 복호부(92)는 다음 동기 타이밍이 이전 동기 타이밍으로부터 n+1 사이클 다음에 있다고 인식한다.

기간 T3에서는, LATE 카운터의 누적값이 제2 임계값 Th2 이상으로 되어 있다. 이 경우, 심볼의 중앙보다 1샘플링 포인트만큼 이후의 시점이 동기 타이밍으로 되어 있다. 그러므로, 1번째의 동기 타이밍으로부터 2번째의 동기 타이밍까지의 시간 간격이 n-1 사이클로 되어 있다. 그 후, EARLY 카운터, MEAN 카운터, 및 LATE 카운터의 모든 누적값이 0으로 리셋된다. 따라서, 기간 T3에서, 2번째의 동기 타이밍으로부터 3번째의 동기 타이밍까지의 시간 간격은 n 사이클로 되돌아가고 있다.

또한, LATE 카운터의 누적값이 제2 임계값 Th2 이상으로 되면, 간격 조정부(82)는 late＿out를 데이터 복호부(92)에 출력하고 있다. 이로써, 데이터 복호부(92)는 다음의 동기 타이밍이 이전 동기 타이밍으로부터 n-1 사이클 다음에 있다는 것을 인식한다.

그리고, MEAN 카운터가 제2 임계값 Th2 이상으로 된 경우, 심볼의 중앙이 동기 타이밍으로 되어 있으므로, 간격 조정부(82)는 현재의 동기 타이밍을 유지한다. 그러므로, 간격 조정부(82)는 early＿out 및 late＿out를 데이터 복호부(92)에 출력하지 않는다. 이로써, 데이터 복호부(92)는 다음의 동기 타이밍이 이전의 동기 타이밍으로부터 n 사이클 다음에 있다는 것을 인식한다.

도 2를 다시 참조하면, 복호부(9)는 포착부(7)에 의해 수신 신호의 동기 타이밍이 포착되었을 경우, 포착된 동기 타이밍을 기준으로 하여 수신 신호를 복호한다. 그리고, 수신 신호의 프레임(100)의 SFD부(112)를 검출하면, 데이터 처리부(11)로의 복호 데이터의 출력을 개시한다. 여기서, 복호부(9)는 복호 시프트 레지스터(91) 및 데이터 복호부(92)를 구비하고 있다.

복호 시프트 레지스터(91)는 n비트의 기억 용량을 가지고, 가산기(65)로부터 차례로 출력되는 상관 값 c(i)를 기억한다. 데이터 복호부(92)는 동기 타이밍에서, 복호 시프트 레지스터(91)의 중앙의 비트 위치에 기억되어 있는 상관 값에 따라 수신 신호에 포함되는 1비트의 데이터를 복호한다. 그리고, 포착 시프트 레지스터(73)의 좌측단에 하나의 데이터가 저장되는 타이밍에서, 이 데이터와 동일한 샘플링 포인트의 데이터가 복호 시프트 레지스터(91)의 좌측단에 입력된다.

여기서, 데이터 복호부(92)는 동기 타이밍에서, 복호 시프트 레지스터(91)의 중앙의 비트 위치에 기억되어 있는 상관 값 c(i)의 값으로부터 DBPSK의 부호 변환 방식에 따라 0 또는 1의 부호를 결정하고, 결정한 부호를 이 동기 타이밍에 대응하는 복호 데이터로 한다.

그리고, 복호부(9)로서는, 도 2(도 5(A))에 나타내는 구성을 대신해서, 도 5(B)에 나타내는 구성을 채용해도 된다. 도 5(A, B)는, 도 2에 나타내는 복호부(9)의 변형예를 설명하는 도면이며, 도 5(A)는 도 2와 동일한 복호부(9)를 나타내고, 도 5(B)는 변형예에서의 복호부(9A)를 나타내고 있다.

도 5(B)에 나타낸 바와 같이, 복호부(9A)는 복호 시프트 레지스터(91)와 데이터 복호부(92A)를 구비하고 있다. 복호 시프트 레지스터(91)는 가산기(65)에 접속되고, 1 심볼의 상관 값 c(i)를 기억한다. 데이터 복호부(92A)는 복호 시프트 레지스터(91)의 후단에 접속되고, 동기 타이밍에서, 복호 시프트 레지스터의 중앙의 비트 위치에 기억되어 있는 상관 값과 중앙의 비트 위치보다 상류의 하나 또는 복수 개의 비트 위치에 기억되어 있는 상관 값과, 상기 중앙의 비트 위치보다 하류의 하나 또는 복수 개의 비트 위치에 기억되어 있는 상관 값에 따라 수신 신호에 포함되는 1비트의 데이터를 복호한다.

여기서, 중앙의 비트 위치로서는, n이 홀수인 경우에는 복호 시프트 레지스터(91)의 중심의 비트 위치를 채용할 수 있으며, n이 짝수인 경우에는 복호 시프트 레지스터(91)의 좌측단으로부터 n/2 또는 n/2+1번째의 비트 위치를 채용할 수 있다. 또한, 중앙의 비트 위치의 상류의 비트 위치로서는, 중앙의 비트 위치보다 좌측에 인접하는 하나 또는 복수 개의 비트 위치를 채용할 수 있다. 또한, 중앙의 비트 위치의 하류의 비트 위치로서는 중앙의 비트 위치의 우측에 인접하는 하나 또는 복수 개의 비트 위치를 채용할 수 있다.

더 구체적으로, 데이터 복호부(92A)는 복호 시프트 레지스터(91)의 중앙의 비트 위치의 상관 값과 중앙의 비트 위치의 좌측에 인접하는 하나 또는 복수 개의 비트 위치의 상관 값과 중앙의 비트 위치의 우측에 인접하는 하나 또는 복수 개의 비트 위치의 상관 값과의 총계를 구한다. 그리고, 데이터 복호부(92A)는 구한 총계로부터 DBPSK의 부호 변환 방식에 따라 0 또는 1의 부호를 결정하고, 결정한 부호를 이 동기 타이밍에 대응하는 복호 데이터로 한다.

도 5(B)의 예에서는, 중앙의 비트 위치의 좌측의 3개의 비트 위치가 중앙의 비트 위치에 대한 상류의 비트 위치로 하여 채용되어 중앙의 비트 위치의 우측에 인접하는 3개의 비트 위치가 중앙의 비트 위치에 대한 하류의 비트 위치로 하여 채용되어 있다. 따라서, 데이터 복호부(92A)는 동기 타이밍이 도래할 때마다, 중앙의 비트 위치의 좌측에 인접하는 3개의 비트 위치에 기억된 상관 값 c(i)와 중앙의 비트 위치에 기억된 상관 값 c(i)와 중앙의 비트 위치의 우측에 인접하는 3개의 비트 위치에 기억된 상관 값 c(i)와의 총계를 구하고, 수신 신호를 복호한다.

그리고, 도 5(B)의 예에서는, 중앙의 비트 위치를 중심으로 하여, 좌우 대칭으로 7비트의 상관 값을 사용하여 총계를 구하였으나, 이에 한정되지 않고, 예를 들면, 중앙의 비트 위치를 중심에 좌우 대칭으로 5비트의 상관 값을 사용하여 총계를 구해도 되고, 중앙의 비트 위치를 중심에 좌우 대칭으로 3비트의 상관 값을 사용하여 총계를 구해도 된다.

이와 같이, 도 5(B)에 나타내는 구성의 복호부(9A)는 복호 시프트 레지스터(91)의 중앙의 비트 위치를 중심으로 하여 좌우 대칭으로 복수 개의 비트의 상관 값의 총계를 구하여, 데이터를 복호하고 있으므로, 수신 신호에 다소의 노이즈가 혼재하고 있어도 정확하게 데이터를 복호할 수 있다.

도 2를 다시 참조하면, 데이터 처리부(11)는 복호부(9)에 의해 복호된 복호 데이터에 따라 수신 신호의 종료 타이밍을 검출한다. 또한, 데이터 처리부(11)는 복호부(9)에 의해 복호된 복호 데이터에 따라 에러 비트가 포함되어 있는지 여부를 검출한다.

여기서, 도 3에 나타내는 페이로드부(102)에는, 예를 들면, 페이로드부(102)의 비트 길이를 나타내는 데이터가 포함되어 있다. 따라서, 데이터 처리부(11)는 데이터 복호부(92)로부터 복호 데이터의 입력이 개시되면, 페이로드부(102)의 디코드를 개시하고, 비트 길이를 나타내는 데이터를 검출하고, 이 데이터로부터 페이로드부(102)의 데이터 길이를 특정한다.

그리고, 데이터 처리부(11)는 비트 길이 분의 데이터가 데이터 복호부(92)로부터 입력되면, 수신 신호의 프레임(100)의 종료를 검출한다. 그리고, 데이터 처리부(11)는 수신 신호의 프레임(100)의 종료를 검출하면, 포착 판정부(75) 및 데이터 복호부(92)에 동기 타이밍의 포착을 해제하도록 지시한다. 이로써, 포착 판정부(75)는 포착하고 있는 동기 타이밍의 포착을 해제하고, 다시 동기 타이밍을 포착하는 처리를 개시하고, 데이터 복호부(92)는 수신 신호의 복호 처리를 정지한다.

또한, 데이터 처리부(11)는 페이로드부(102)에 포함되는 패리티 비트를 사용하여 수신 신호의 패리티 에러 체크를 행한다. 그리고, 데이터 처리부(11)는 패리티 에러를 검출하면, 포착 판정부(75) 및 데이터 복호부(92)에 동기 타이밍의 포착을 해제하도록 지시한다. 이로써, 포착 판정부(75)는 동기 타이밍의 포착을 해제하고, 다시 동기 타이밍을 포착하는 처리를 개시하고, 데이터 복호부(92)는 수신 신호의 복호 처리를 정지한다.

다음에, 본 실시형태의 통신 장치(M)가 수신 신호를 수신할 때의 동작에 대하여 설명한다. 본 실시형태의 통신 장치(M)는, 예를 들면, 도시하지 않은 전원 스위치 등의 투입에 의해 그 동작을 개시한다.

그리고, 통신 장치(M)는, 수신 신호의 수신 동작을 개시하면, 수신 신호를 전송로(PL)로부터 브리지 다이오드 회로(1)를 통하여 수신 신호를 AFE부(3)에 입력한다. 받아들여진 수신 신호는, 커패시터(C2)를 통하여 리미터 앰프(32)에 입력되고, 리미터 앰프(32)에 의해 수신 신호의 진폭 레벨에 따른 파형으로 변환되고, 수신 회로(42)에 출력된다.

수신 회로(42)에 입력된 수신 신호는 지연 검파부(S)에 의해 지연 검파된다. 구체적으로는, 먼저 수신 신호는 I용 승산기(61I) 및 Q용 승산기(61Q)의 각각에 입력된다.

I용 승산기(61I)에 입력된 수신 신호는, sinωt와 승산되고, I신호 성분이 추출되고, I용 나이퀴스트 필터(62I)에 입력된다. I용 나이퀴스트 필터(62I)에 입력된 I신호 성분은 송수신 세트로 나이퀴스트 필터 특성을 구성한 필터 특성에 의해 필터링되어 I용 시프트 레지스터(63I) 및 I용 상관 연산부(64I)에 입력된다.

I용 시프트 레지스터(63I) 입력된 I신호 성분은, 입력단의 비트(플립플롭)로부터 출력단의 비트(플립플롭)에, 동작 클록의 클록 타이밍에 맞추어 차례로 이동하고, I용 상관 연산부(64I)에 입력된다.

I용 상관 연산부(64I)에서는, 동작 클록의 클록 타이밍에 맞추어, I용 나이퀴스트 필터(62I)로부터 출력된 I신호 성분과 I용 시프트 레지스터(63I)로부터 출력된 1 심볼 기간 이전의 I신호 성분이 승산되어 상관 값이 산출되고, 가산기(65)에 입력된다.

또한, 마찬가지로, Q용 승산기(61Q)에 입력된 수신 신호는, -cosωt와 승산되고, Q신호 성분이 추출되고, Q용 나이퀴스트 필터(62Q)에 입력된다. Q용 나이퀴스트 필터에 입력된 Q신호 성분은, 송수신 세트로 나이퀴스트 필터 특성을 구성한 필터 특성에 의해 필터링되어, Q용 시프트 레지스터(63Q) 및 Q용 상관 연산부(64Q)에 입력된다.

Q용 시프트 레지스터(63Q)에 입력된 Q신호 성분은 입력단의 비트(플립플롭)로부터 출력단의 비트(플립플롭)에 동작 클록의 클록 타이밍에 맞추어 차례로 이동하고, Q용 상관 연산부(64Q)에 입력된다.

Q용 상관 연산부(64Q)에서는, 동작 클록의 클록 타이밍에 맞추어, Q용 나이퀴스트 필터(62Q)로부터 출력된 Q신호 성분과 Q용 시프트 레지스터(63Q)로부터 출력된 1 심볼 기간 이전의 Q신호 성분이 승산되어 상관 값이 산출되고, 가산기(65)에 입력된다.

가산기(65)에서는, I용 상관 연산부(64I)로부터 출력된 상관 값과 Q용 상관 연산부(64Q)로부터 출력된 상관 값이 가산되고, 상관 값 c(i)가 산출되고, 포착부(7) 및 복호부(9)의 각각에 입력된다.

여기서, 수신 신호를 S(i)으로 하고, 수신 신호 S(i)의 실수부를 I(i)으로 하고, 수신 신호 S(i)의 허수부를 Q(i)으로 하고, 허수 단위를 j(j2=-1)로 한다. 수신 신호 S(i)는, S(i)=I(i)+jQ(i)로 표현된다. 1 심볼 전의 수신 신호 S(i-T)는 S(i-T)=I(i-T)+jQ(i-T)로 표현된다.

시간 T는 1 심볼 기간의 길이를 나타낸다. 본 실시형태에서, 1 심볼이 n개의 샘플링 포인트에서 샘플링되어 있으므로, T=n×샘플링 간격으로 된다. i는 동작 클록의 클록 번호이다.

이와 같이 정의하면, 상관 값 c(i)는, c(i)=(I(i)+jQ(i))·(I(i-T)-jQ(i-T))=[I(i)I(i-T)+Q(i)Q(i-T)]＋j[Q(i)I(i-T)-I(i)Q(i-T)]로 표현된다.

따라서, c(i)=A＋jB로 하면, A, B는 A=I(i)I(i-T)+Q(i)Q(i-T), B=Q(i)I(i-T)-I(i)Q(i-T)로 표현된다.

본 실시형태에서는, DBPSK가 사용되고 있으므로, 허수부 B를 무시하고, 실수부 A만을 사용하여, 복호 처리를 행할 수 있다. 즉, c(i)=A로 할 수 있다.

따라서, I용 상관 연산부(64I)에서 산출된 I(i)I(i-T)와 Q용 상관 연산부(64Q)로 산출된 Q(i)Q(i-T)가 가산기(65)에서 가산되고, 가산 결과인 A가 복호부(9)에 입력되어 있다.

상관 값 c(i)는, 먼저, 제곱 연산부(71)에 입력된다. 제곱 연산부(71)에서는, 상관 값 c(i)의 제곱이 연산된다. 그리고, 그 연산 결과가 제곱 상관 값(e(i)=A²=((I(i)I(i-T)+(Q(i)Q(i-T)))²로서 임계값 비교부(72)에 입력된다. 임계값 비교부(72)에서는 제곱 상관 값 A2가 제1 임계값 Th1와 비교되어 2진수화되어 포착 시프트 레지스터(73)에 차례로 입력된다.

즉, 제곱 상관 값 e(i)가 제1 임계값 Th1보다 작은 경우, 포착 시프트 레지스터(73)에는 "0"이 입력되고, 제곱 상관 값 e(i)가 제1 임계값 Th1 이상인 경우, 포착 시프트 레지스터(73)에는 "1"이 입력된다.

포착 시프트 레지스터(73)에 입력된 2진수화된 제곱 상관 값은 입력단의 비트(플립플롭)로부터 출력단의 비트(플립플롭)로 동작 클록의 클록 타이밍에 맞추어 차례로 이동된다.

그리고, 후보 비교부(74)는, 동작 클록의 클록 타이밍마다, 포착 시프트 레지스터(73)에 기억되어 있는 n비트의 2진수화된 제곱 상관 값을 1 심볼의 형상 데이터로 하고, 패턴 후보 기억부(76)에 기억된 복수 개의 패턴 후보와 각각 비교한다.

후보 비교부(74)는 포착 시프트 레지스터(73)에 기억된 n비트의 데이터와 각 패턴 후보의 대응하는 비트를 각각 비교하여, 비교 결과를 포착 판정부(75)에 출력한다. 포착 판정부(75)는 후보 비교부(74)로부터 일치한 것의 비교 결과가 입력된 횟수를 카운트하고, 그 횟수가 예를 들면, 3회에 도달하면, 동기 타이밍을 포착했다고 판정한다.

이 경우, 포착 판정부(75)는 후보 비교부(74)에서 1회째의 일치를 나타내는 비교 결과가 입력되면, 1회째의 일치의 판정 시점으로부터 (n-1)샘플링 후, n샘플링 후, 및 (n+1)샘플링 후의 각 타이밍에서, 2회째의 일치의 판정을 행한다. 그리고, 포착 판정부(75)는 1회째의 일치의 판정 시점으로부터 (n-1)샘플링 후, n샘플링 후, 및 (n+1)샘플링 후 중 어느 하나의 타이밍에서, 일치를 나타내는 비교 결과가 후보 비교부(74)로부터 입력되면, 2회째에도 일치한 것으로 판정한다.

그리고, 포착 판정부(75)는 1회째의 일치의 판정으로부터 n샘플링 다음에, 2회째의 일치의 판정을 행해도 된다. 다만, n샘플링 후만이 아니라, n샘플링 후의 전후인 (n-1)샘플링 후 및 (n+1)샘플링 후의 각 타이밍에서 일치의 판정을 행함으로써, 더 확실하게 동기 패턴을 포착할 수 있다.

그리고, 포착 판정부(75)는 2회째의 일치를 판정하면, 1회째의 일치의 판정 시점으로부터 (2n-2)샘플링 후, (2n-1)샘플링 후, (2n)샘플링 후, (2n+1)샘플링 후, 및 (2n+2)샘플링 후의 각 타이밍에서, 3회째의 일치의 판정을 행한다. 그리고, 포착 판정부(75)는 1회째의 일치의 판정 시로부터 (2n-2)샘플링 후, (2n-1)샘플링 후, (2n)샘플링 후, (2n+1)샘플링 후, 및 (2n+2)샘플링 후 중 어느 하나의 타이밍에서, 일치를 나타내는 비교 결과가 후보 비교부(74)로부터 입력되면, 3회째에도 일치한 것으로 판정한다.

그리고, 포착 판정부(75)는 1회째의 일치의 판정 시점으로부터 (2n)샘플링 다음에, 3회째의 일치의 판정을 행해도 되고, 2회째의 일치의 판정 시점으로부터 (n-1)샘플링 후, n샘플링 후, 및 (n+1)샘플링 후의 각 타이밍에서 3회째의 일치의 판정을 행하도록 해도 된다.

그리고, 포착 판정부(75)는 일치의 판정 횟수가 3회가 되면, 수신 신호의 동기 타이밍을 포착하고, 트래킹부(8) 및 복호부(9)에 동기 타이밍의 포착을 통지한다.

트래킹부(8)는 동기 타이밍의 포착이 통지되면 동기 타이밍이 도래할 때마다, 트래킹 시프트 레지스터(81)의 중앙의 비트 위치의 비트 값(mean 값), mean 값의 1샘플링 포인트 이전의 비트 값(early 값), 및 mean 값의 1샘플링 포인트 후의 비트 값(late 값)의 각각을 비교한다.

그리고, 간격 조정부(82)는 MEAN 카운터가 제2 임계값 Th2 이상으로 된 경우, 현재의 동기 타이밍을 유지하도록, n 사이클을 다음의 동기 타이밍까지의 시간 간격으로서 복호부(9)를 동작시킨다.

또한, 간격 조정부(82)는 EARLY 카운터가 제2 임계값 Th2 이상으로 된 경우, 동기 타이밍을 지연시키도록 (n+1)사이클을 현재의 동기 타이밍으로부터 다음의 동기 타이밍까지의 시간 간격으로서 설정하고, 동기 타이밍이 (n+1)사이클 이후인 것을 통지하기 위해 early＿out를 복호부(9)에 출력한다.

또한, 간격 조정부(82)는 LATE 카운터가 제2 임계값 Th2 이상으로 된 경우, 현재의 동기 타이밍을 앞당기도록 (n-1)사이클을 현재의 동기 타이밍으로부터 다음의 동기 타이밍까지의 시간 간격으로서 설정하고, 동기 타이밍이 (n-1)사이클 이후인 것을 통지하기 위해 late＿out를 복호부(9)에 출력한다.

데이터 복호부(92)는 동기 타이밍이 도래할 때마다, 복호 시프트 레지스터(91)의 중앙의 비트 위치에 기억된 비트 값에 대하여, DBPSK의 부호 변환 형식에 따라 0 또는 1로 부호화하고, 수신 신호를 복호한다.

데이터 복호부(92)를 대신해서, 도 5(B)에 나타내는 데이터 복호부(92A)를 채용한 경우, 데이터 복호부(92A)는 동기 타이밍이 도래할 때마다, 복호 시프트 레지스터(91)의 중앙의 비트 위치를 중심으로 하여 7개의 비트 위치의 비트 값의 총계를 구하고, 총계를 DBPSK의 부호 변환 형식에 따라 0 또는 1로 부호화하고, 수신 신호를 복호한다.

그리고, 데이터 복호부(92)는 복호 데이터로부터 SFD부(112)의 비트 패턴인 예를 들면, "1010"을 검출하면, 동기가 확립되었다고 해서, 복호 데이터의 데이터 처리부(11)로의 출력을 개시한다.

이와 같이 동작함으로써, 통신 장치(M)는 통신 신호가 전송로(PL)를 전파하여 오면, 이 통신 신호를 지연 검파하고, 수신 신호로부터 데이터를 복호할 수 있다.

데이터 처리부(11)는 데이터 복호부(92)로부터 복호 데이터가 입력되면, 복호 데이터를 디코드하고, MAC층의 통신 프로토콜에 따른 각종의 처리를 실행한다.

도 6은 무신호 기간을 검출했을 때의 통신 장치(M)의 동작을 나타낸 타이밍 차트이다. 도 6에서, (A)는 동작 클록을 나타내고, (B)는 수신 신호의 도래의 유무를 나타내고, (C)~(E)는 복호부(9)의 동작 상태를 나타내고, (F)는 무신호 기간 검출부(10)가 무신호 기간을 검출했을 때 출력되는 캐리어 로스 신호를 나타내고 있다.

그리고, 도 6(B)에서, 짙은 부분은 수신 신호가 도래하고 있는 것을 나타내고, 그 이외의 부분은 수신 신호가 도래하고 있지 않은 무신호 구간을 나타내고 있다. 또한, 도 6에서, (C)는 패리티 에러가 발생하지 않을 때의 복호부(9)의 동작 상태를 나타내고, (D)는 무신호 기간 검출부(10)를 구비하고 있지 않은 비교예의 통신 장치에서 패리티 에러가 발생했을 때의 복호부(9)의 동작 상태를 나타내고, (E)는 본 통신 장치(M)에서, 패리티 에러가 발생했을 때의 복호부(9)의 동작 상태를 나타내고 있다.

또한, 도 6(C)~(E)에서, 하이 레벨의 기간은 복호부(9)가 복호 처리를 행하고 있는 기간을 나타내고, 로우 레벨의 기간은 복호부(9)가 복호 처리를 행하지 않은 기간을 나타내고 있다.

패리티 에러가 발생하지 않는 경우, 도 6(C)에 나타낸 바와 같이, 수신 신호가 도래하고, 포착부(7)에 의해 동기 타이밍이 포착되면 복호부(9)는 복호 처리를 개시한다. 그리고, 수신 신호가 종료하면, 데이터 처리부(11)로부터 복호 처리의 정지를 지시받아 복호부(9)는 복호 처리를 종료한다. 그리고, 다음의 수신 신호가 도래하고, 포착부(7)에 의해 동기 타이밍이 포착되면 복호부(9)는 다시 복호 처리를 개시한다.

한편, 패리티 에러가 발생하면, 도 6(D)에 나타낸 바와 같이, 시각 T1에서, 데이터 처리부(11)로부터 복호부(9)에 패리티 에러의 발생이 통지되어 복호부(9)는 복호 처리를 정지한다.

여기서, 시각 T1 이후에, 포착부(7)는 동기 타이밍을 검출하는 처리를 계속하고 있다. 그러므로, 시각 T1 이후의 수신 신호에, 도 3의 프리앰블부(101)와 완전히 같은 데이터 패턴이 포함되어 있는 경우에는, 포착부(7)가 수신 신호의 페이로드부(102)에서 동기 타이밍을 검출하는 케이스가 발생한다(도 6(D)의 시각 T2). 이로써, 복호부(9)는 시각 T2에서 복호 동작을 개시하고 있다.

비교예에서는, 무신호 기간 검출부(10)가 존재하지 않으므로, 도 6(D)에 나타낸 바와 같이, 복호부(9)는 수신 신호가 종료하여 무신호 기간이 발생해도, 복호 처리를 계속한다. 따라서, 복호부(9)는 다음의 수신 신호를 정확하게 복호할 수 없게 된다.

그래서, 본 통신 장치(M)는 무신호 기간 검출부(10)를 설치하고 있다. 이로써, 도 6(E)의 시각 T2에서, 복호 처리가 개시되어도, 수신 신호가 종료하여 무신호 기간이 발생하면, 무신호 기간 검출부(10)로부터 캐리어 로스 신호가 출력된다.

구체적으로는, 무신호 기간 검출부(10)는 리미터 앰프(32)로부터 로우 레벨의 신호가 소정 시간 Δt 이상 계속해서 출력되고, 무신호 기간의 발생을 검출하면, 캐리어 로스 신호를 포착부(7) 및 복호부(9)에 통지한다. 이로써, 복호부(9)는 복호 처리를 정지한다(시각 T3).

또는, 무신호 기간 검출부(10)는 리미터 앰프(32)로부터 출력되는 수신 신호의 주파수를 관측하고, 캐리어 주파수 또는 전송 대역으로부터 주파수가 크게 벗어나는 수신 신호를 소정 시간 Δt 이상 계속해서 관측한 경우, 무신호 기간의 발생을 검출해도 된다.

그러므로, 포착부(7)는 다음의 수신 신호의 프리앰블부(101)에 의해 동기 타이밍을 포착할 수 있고(시각 T4), 복호부(9)는 다음의 수신 신호를 정확하게 복호할 수 있다.

이와 같이, 본 실시형태의 통신 장치(M)에 의하면, 동기 타이밍의 포착 후에 무신호 기간이 검출되면, 동기 타이밍의 포착이 해제된다. 그러므로, 무신호 기간에서 계속해서 복호 처리가 행해지는 것을 방지할 수 있다.

또한, 지연 상관 연산부(6)가 수신 신호에 대하여 지연 상관 연산을 행하고, 포착부(7)가 지연 상관 연산부(6)의 출력에 따라 수신 신호가 송신 장치에 의해 송신된 통신 신호인지 여부를 판정함으로써, 지연 검파가 행해진다. 그리고, 이 지연 검파 처리의 도중의 공정에서 생성된 지연 상관 연산의 결과(상관 값 c(i)(=A))가 복호부(9)에 출력된다.

그러므로, 수신 신호를 2개로 분배하고, 그 한쪽의 수신 신호로 지연 검파를 행하는 동시에 다른 쪽의 수신 신호로 복호를 행하는 전형적인 수신 장치의 경우에 비해, 본 통신 장치(M)는 복호 처리에 지연 검파부의 일부가 사용되므로, 저비용으로 소비 전력을 저감할 수 있다.

또한, 본 실시형태의 통신 장치(M)에서는, 1 심볼의 형상의 후보(패턴 후보)가 미리 복수 개 준비되어 복수 개의 패턴 후보가 패턴 후보 기억부(76)에 미리 기억된다. 그러므로, 수신 신호가 다른 통신 장치에 의해 송신된 통신 신호인 것으로 판정되기 쉬워져, 통신 장치(M)는 수신 신호의 도래를 확실하게 파악할 수 있다.

한편, 본 실시형태의 통신 장치(M)는 포착 시프트 레지스터(73)에서의 1 심볼의 형상 데이터와 복수 개의 패턴 후보 중 어느 하나가 일치하는 횟수가 복수 회 계속되었을 경우, 수신 신호를 다른 통신 장치에 의해 송신된 통신 신호인 것으로 간주한다(동기 포착).

그러므로, 통신 장치(M)는 수신 신호가 다른 통신 장치에 의해 송신된 통신 신호인 것의 판정을 행하는 것이 가능해지고, 정확하게 지연 검파를 행할 수 있다.

또한, 본 실시형태의 통신 장치(M)에서는, 복수 개의 패턴 후보 중 적어도 하나는 각 비트 중 적어도 하나의 값이 임의이다. 그러므로, 전송 중에 심볼의 형상이 다른 통신 장치에 의한 송신 파형과 다르게 된 경우라도, 수신 신호가 다른 통신 장치에 의해 송신된 통신 신호인 것으로 판정하는 것이 가능해진다. 그러므로, 본 통신 장치(M)는 동기 타이밍을 더 확실하게 포착할 수 있다.

또한, 본 통신 장치(M)에서는, 트래킹부(8)를 구비함으로써, 다른 통신 장치의 클록 간격과 통신 장치(M)의 클록 간격과의 어긋남을 보정할 수 있어, 더 확실하게 지연 검파를 행할 수 있다.

또한, 본 통신 장치(M)에서는 복호부(9)를 구비함으로써, 수신 신호에 따라 데이터의 복호를 행할 수 있다.

또한, 종래의 전형적인 수단에서는, 수신 회로의 입력 전의 회로에 오토 게인 컨트롤 앰프(AGC 앰프)와 아날로그-디지털 컨버터(AD컨버터)가 이용되고 있었다. 그러므로, 전송로(PL)로부터 인출된 수신 신호는 AGC 앰프에 의해 적정한 진폭으로 조정되어 AD 컨버터에 의해 아날로그 신호로부터 디지털 신호로 변환되고, 수신 회로에 입력된다.

한편, 본 통신 장치(M)에서는, 수신 회로(42)의 입력 전의 회로에 전술한 바와 같이, 리미터 앰프(32)가 사용되고 있다. 그러므로, 전송로(PL)로부터 인출된 수신 신호는 이 리미터 앰프(32)에 의해 구형파 신호로 변환되고, 수신 회로(42)에 입력된다. 그러므로, 본 통신 장치(M)에서는, 종래의 전형적인 수단인 AGC 앰프와 AD 컨버터를 대신해서 리미터 앰프(32)가 사용되어 있으므로, 회로 규모가 작아진다. 그 결과, 본 통신 장치(M)는 보다 저비용으로 소비 전력을 저감할 수 있다.

본 발명을 표현하기 위하여, 전술에서 도면을 참조하면서 실시형태를 통해 본 발명을 적절 또한 충분히 설명하였으나, 당업자이면 전술한 실시형태를 변경 및/또는 개량하는 것은 용이하게 할 수 있다고 인식해야한다. 따라서, 당업자가 실시하는 변경 형태 또는 개량 형태가 청구의 범위에 기재된 청구항의 권리 범위를 이탈하는 레벨의 것이 아닌 한 상기 변경 형태 또는 상기 개량 형태는 상기 청구항의 권리 범위에 포괄되는 것으로 해석된다.

상기 수신 회로의 기술적 특징은 다음과 같이 정리할 수 있다.

(1) 상기 수신 회로는, 2상 차동 위상 변조의 수신 신호를 수신하는 수신 회로로서, 상기 수신 신호의 각 샘플링 값에 대하여, 1 심볼 기간 이전의 샘플링 값과의 상관 값을 구하는 지연 상관 연산을 행하는 지연 상관 연산부와, 상기 지연 상관 연산부에 의해 산출된 상관 값에 기초하여, 상기 수신 신호의 동기 타이밍을 포착하는 포착부와, 상기 수신 신호를 수신하고 있지 않은 무신호 기간을 검출하는 무신호 기간 검출부를 구비하고, 상기 포착부는 상기 무신호 기간 검출부에 의해 상기 무신호 기간이 검출된 경우, 동기 타이밍의 포착을 해제한다.

이 구성에 의하면, 동기 타이밍의 포착 후에 무신호 기간이 검출되면, 동기 타이밍의 포착이 해제된다. 그러므로, 무신호 기간에 계속해서 복호 처리가 행해지는 것을 방지할 수 있고, 다음에 도래한 수신 신호를 정확하게 복호할 수 있다.

(2) 상기 포착부에 의해 상기 수신 신호의 동기 타이밍이 포착되었을 경우, 포착된 동기 타이밍을 기준으로 하여 상기 수신 신호를 복호하는 복호부와, 상기 복호부에 의해 복호된 복호 데이터에 따라 상기 수신 신호의 종료 타이밍 및 에러 비트가 포함되어 있는지 여부를 검출하는 데이터 처리부를 추가로 포함하고, 상기 포착부는 상기 데이터 처리부에 의해 상기 종료 타이밍 및 상기 에러 비트가 포함되어 있는 것이 검출된 경우, 동기 타이밍의 포착을 해제하는 것이 바람직하다.

데이터 처리부에 의해 수신 신호에 에러 비트가 포함되어 있는 것이 검출되고, 동기 타이밍의 포착이 상기 수신 신호의 수신 도중에 해제되고 후, 상기 수신 신호에서 다시 동기 타이밍이 포착되면, 데이터 처리부로부터 상기 수신 신호의 종료에 따른 동기 타이밍의 포착의 해제가 지시되지 않는다.

그러나, 무신호 기간 검출부에 의해 무신호 기간이 검출되면, 동기 타이밍의 포착이 해제되므로, 다음의 수신 신호가 전의 수신 신호에 의해 포착된 동기 타이밍에 따라 복호되는 것이 방지되고, 수신 신호를 정확하게 복호할 수 있다.

(3) 상기 복호부는, 상기 지연 상관 연산부로부터 차례로 출력되는 1 심볼의 상관 값을 기억하는 복호 시프트 레지스터와, 상기 동기 타이밍에서, 상기 복호 시프트 레지스터의 중앙의 비트 위치에 기억되어 있는 상관 값에 따라 상기 수신 신호에 포함되는 1비트의 데이터를 복호하는 데이터 복호부를 구비하는 것이 바람직하다.

이 구성에 의하면, 1 심볼의 중앙의 비트 위치에 기억되어 있는 상관 값을 사용하여 수신 신호의 1비트의 데이터가 복호되므로 수신 신호를 정확하게 복호할 수 있다.

(4) 상기 복호부는, 상기 지연 상관 연산부로부터 차례로 출력되는 1 심볼의 상관 값을 기억하는 복호 시프트 레지스터와, 상기 동기 타이밍에서, 상기 복호 시프트 레지스터의 중앙의 비트 위치에 기억되어 있는 상관 값과, 상기 중앙의 비트 위치보다 상류의 하나 또는 복수 개의 비트 위치에 기억되어 있는 상관 값과, 상기 중앙의 비트 위치보다 하류의 하나 또는 복수 개의 비트 위치에 기억되어 있는 상관 값에 따라 상기 수신 신호에 포함되는 1비트의 데이터를 복호하는 데이터 복호부를 구비하는 것이 바람직하다.

이 구성에 의하면, 1 심볼의 중앙의 비트 위치, 중앙의 비트 위치보다 상류의 하나 또는 복수 개의 비트 위치, 및 중앙의 비트 위치보다 하류의 하나 또는 복수 개의 비트 위치에 저장된 복수 개의 상관 값을 사용하여 수신 신호의 1비트의 데이터가 복호되므로 수신 신호를 정확하게 복호할 수 있다.

(5) 상기 수신 신호는, 프리앰블부와 페이로드부를 구비하는 프레임 구성이며, 상기 포착부는 상기 동기 타이밍을 포착한 경우에 또한 상기 복호부에 의해 복호된 복호 데이터에 따라 상기 프리앰블부의 종료를 검출하는 것이 바람직하다.

이 구성에 의하면, 복호부의 출력에 따라 프리앰블부의 종료가 검출되고, 송신 신호와의 동기를 확립할 수 있다.

(6) 상기 포착부는, 1 심볼의 형상 데이터의 후보를 패턴 후보로서 복수 개를 미리 기억하는 패턴 후보 기억부와, 상기 지연 상관 연산부의 출력에 따른 1 심볼의 형상 데이터를 생성하는 형상 생성부와, 상기 형상 생성부의 1 심볼의 형상 데이터와 상기 복수 개의 패턴 후보를 각각 비교하는 후보 비교부와, 상기 형상 생성부의 1 심볼의 형상 데이터와, 복수 개의 패턴 후보 중 적어도 하나가 상기 후보 비교부에서 일치하는 것으로 판정된 횟수가 복수 회 계속되었을 경우, 상기 동기 타이밍을 포착했다고 판정하는 것이 바람직하다.

이 구성에 의하면, 1 심볼의 형상 데이터의 후보가 미리 복수 개 준비되어 있다. 그러므로, 수신 신호에 포함되는 다소의 노이즈에 의해, 동기 타이밍이 포착되지 않게 되는 것을 방지할 수 있다. 한편, 1 심볼의 형상 데이터와 복수 개의 패턴 후보가 일치하는 횟수가 복수 회 계속되었을 경우에 동기 타이밍이 포착되므로 동기 타이밍의 포착 정밀도를 높일 수 있다.

(7) 상기 지연 상관 연산부는 상기 수신 신호를 I신호 성분과 Q신호 성분으로 나누어 각 성분의 상관 값의 합계를 산출하고, 상기 형상 생성부는 상기 지연 상관 연산부로부터 출력된 상관 값의 합계를 제곱해서 제곱 상관 값을 산출하는 제곱 연산부와, 상기 제곱 상관 값과 소정의 임계값을 비교함으로써 상기 제곱 상관 값을 2진수화하는 임계값 비교부와, 1 심볼의 상기 임계값 비교부의 출력을 기억하는 포착 시프트 레지스터를 구비하고, 상기 후보 비교부는, 상기 포착 시프트 레지스터에 기억된 데이터와 복수 개의 패턴 후보를 비교하는 것이 바람직하다.

이 구성에 의하면, I신호 성분과 Q신호 성분의 상관 값의 합계가 제곱되어 제곱 상관 값이 산출되고, 이 제곱 상관 값이 2진수화되어 1 심볼의 기억 용량을 가지는 시프트 레지스터에 차례로 입력됨으로써 1 심볼의 형상 데이터가 생성된다. 그리고, 시프트 레지스터에 입력된 1 심볼의 형상 데이터가 복수 개의 패턴 후보와 비교되어, 동기 타이밍의 포착이 판정된다.

(8) 상기 1 심볼의 형상 데이터는 복수 개의 비트에 의해 표현되고, 상기 패턴 후보는 상기 각 비트를 미리 규정함으로써 형성된 소정의 비트 패턴이며, 상기 복수 개의 패턴 후보는 서로 상이한 비트 패턴으로서, 상기 복수 개의 패턴 후보 중 적어도 하나는 상기 각 비트 중 적어도 하나의 값이 임의인 것이 바람직하다.

이 구성에 의하면, 복수 개의 패턴 후보 중 적어도 하나는 각 비트 중 적어도 하나의 값이 임의로 되어 있다. 그러므로, 다소의 노이즈를 가지는 수신 신호를 수신한 경우라도, 이 수신 신호의 동기 타이밍을 포착할 수 있다.

(9) 현재의 동기 타이밍에 대응하는 상기 제곱 상관 값을 1 심볼의 중앙의 제곱 상관 값으로서 특정하고, 특정한 중앙의 제곱 상관 값과 상기 중앙의 제곱 상관 값에 대하여 시간적으로 전후에 있는 제곱 상관 값에 기초하여, 현재의 동기 타이밍으로부터 다음의 동기 타이밍이 도래할 때까지의 시간 간격을 조정하는 트래킹부를 추가로 구비한 것이 바람직하다.

이 구성에 의하면, 1 심볼의 중앙의 제곱 상관 값과 그 제곱 상관 값에 대하여 시간적으로 전후에 있는 제곱 상관 값을 사용하여, 현재의 동기 타이밍으로부터 다음의 동기 타이밍이 도래할 때까지의 시간 간격이 조정된다. 그러므로, 동기 타이밍이 1 심볼의 중앙의 위치로부터 어긋난 경우, 어긋난 동기 타이밍을 1 심볼의 중앙의 위치로 되돌릴 수 있다.

(10) 상기 트래킹부는 상기 제곱 연산부로부터 차례로 출력되는 1 심볼의 제곱 상관 값을 기억하는 트래킹 시프트 레지스터와, 상기 동기 타이밍이 도래할 때마다, 상기 트래킹 시프트 레지스터의 중앙의 비트 위치에 기억되어 있는 제곱 상관 값, 상기 중앙의 비트 위치보다 전의 비트 위치에 기억되어 있는 제곱 상관 값, 및 상기 중앙의 비트 위치보다 후의 비트 위치에 기억되어 있는 제곱 상관 값을 비교하여 최대의 제곱 상관 값을 기억하고 있는 비트 위치를 특정하고, 특정한 비트 위치에 소정의 포인트를 부여하고, 부여한 포인트의 누적값이 최대가 되는 비트 위치를 특정하고, 특정한 비트 위치에 따라 현재의 동기 타이밍으로부터 다음의 동기 타이밍이 도래할 때까지의 시간 간격을 조정하는 간격 조정부를 구비하는 것이 바람직하다.

이 구성에 의하면, 동기 타이밍이 1 심볼의 중앙의 위치로부터 어긋난 경우라도, 어긋난 동기 타이밍을 양호한 정밀도로 1 심볼의 중앙의 위치로 되돌릴 수 있다.

(11) 상기 수신 장치는 전송로로부터 상기 수신 신호를 인출하는 결합부와, 상기 결합부에서 인출된 수신 신호에 따라 상기 수신 신호를 복호하는 수신부와, 상기 전송로를 흐르는 전력으로부터 상기 수신부를 구동하는 구동 전력을 생성하는 수전부를 구비하고, 상기 수신부는, (1)~(10) 중 어느 하나의 수신 회로를 구비하는 것이 바람직하다.

이 구성에 의하면, 저비용으로 저소비 전력수신 장치를 제공할 수 있다.

Claims (11)

1. 2상 차동 위상 변조의 수신 신호를 수신하는 수신 회로로서,
   상기 수신 신호의 각 샘플링 값에 대하여, 1 심볼 기간 이전의 샘플링 값과의 상관 값을 구하는 지연 상관 연산을 행하는 지연 상관 연산부;
   상기 지연 상관 연산부에 의해 산출된 상관 값에 기초하여, 상기 수신 신호의 동기 타이밍을 포착하는 포착부; 및
   상기 수신 신호를 수신하고 있지 않은 무신호 기간을 검출하는 무신호 기간 검출부
   를 포함하고,
   상기 포착부는 상기 무신호 기간 검출부에 의해 상기 무신호 기간이 검출된 경우, 동기 타이밍의 포착을 해제하는 것을 특징으로 하는 수신 회로.
2. 제1항에 있어서,
   상기 포착부에 의해 상기 수신 신호의 동기 타이밍이 포착되었을 경우, 포착된 동기 타이밍을 기준으로 하여 상기 수신 신호를 복호하는 복호부; 및
   상기 복호부에 의해 복호된 복호 데이터에 따라 상기 수신 신호의 종료 타이밍 및 에러 비트가 포함되어 있는지 여부를 검출하는 데이터 처리부를 더 포함하고,
   상기 포착부는 상기 데이터 처리부에 의해 상기 종료 타이밍 및 상기 에러 비트가 포함되어 있는 것이 검출된 경우에 동기 타이밍의 포착을 해제하는, 수신 회로.
3. 제2항에 있어서,
   상기 복호부는,
   상기 지연 상관 연산부로부터 차례로 출력되는 1 심볼의 상관 값을 기억하는 복호 시프트 레지스터; 및
   상기 동기 타이밍에서, 상기 복호 시프트 레지스터의 중앙의 비트 위치에 기억되어 있는 상관 값에 따라 상기 수신 신호에 포함되는 1비트의 데이터를 복호하는 데이터 복호부를 구비하는, 수신 회로.
4. 제2항에 있어서,
   상기 복호부는,
   상기 지연 상관 연산부로부터 차례로 출력되는 1 심볼의 상관 값을 기억하는 복호 시프트 레지스터;
   상기 동기 타이밍에서, 상기 복호 시프트 레지스터의 중앙의 비트 위치에 기억되어 있는 상관 값, 상기 중앙의 비트 위치보다 상류의 하나 또는 복수 개의 비트 위치에 기억되어 있는 상관 값, 및 상기 중앙의 비트 위치보다 하류의 하나 또는 복수 개의 비트 위치에 기억되어 있는 상관 값에 따라, 상기 수신 신호에 포함되는 1비트의 데이터를 복호하는 데이터 복호부를 구비하는, 수신 회로.
5. 제2항에 있어서,
   상기 수신 신호는 프리앰블부와 페이로드부를 구비하는 프레임 구성이며,
   상기 포착부는, 상기 동기 타이밍을 포착한 경우 그리고 상기 복호부에 의해 복호된 복호 데이터에 따라, 상기 프리앰블부의 종료를 검출하는, 수신 회로.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,
   상기 포착부는,
   1 심볼의 형상 데이터의 후보를 패턴 후보로서 복수 개 미리 기억하는 패턴 후보 기억부;
   상기 지연 상관 연산부의 출력에 따른 1 심볼의 형상 데이터를 생성하는 형상 생성부;
   상기 형상 생성부의 1 심볼의 형상 데이터와 상기 복수 개의 패턴 후보의 각각 을 비교하는 후보 비교부; 및
   상기 형상 생성부의 1 심볼의 형상 데이터와 복수 개의 패턴 후보 중 적어도 하나가 상기 후보 비교부에서 일치하는 것으로 판정된 횟수가 복수 회 계속되었을 경우, 상기 동기 타이밍을 포착했다고 판정하는 포착 판정부를 구비하는, 수신 회로.
7. 제6항에 있어서,
   상기 지연 상관 연산부는 상기 수신 신호를 I신호 성분과 Q신호 성분으로 나누어 각 성분의 상관 값의 합계를 산출하고,
   상기 형상 생성부는,
   상기 지연 상관 연산부로부터 출력된 상관 값의 합계를 제곱해서 제곱 상관 값을 산출하는 제곱 연산부;
   상기 제곱 상관 값과 소정의 임계값을 비교함으로써 상기 제곱 상관 값을 2진수화하는 임계값 비교부; 및
   1 심볼의 상기 임계값 비교부의 출력을 기억하는 포착 시프트 레지스터를 구비하고,
   상기 후보 비교부는 상기 포착 시프트 레지스터에 기억된 데이터와 복수 개의 패턴 후보를 비교하는, 수신 회로.
8. 제6항에 있어서,
   상기 1 심볼의 형상 데이터는 복수 개의 비트에 의해 표현되고,
   상기 패턴 후보는 상기 각 비트를 미리 규정함으로써 형성된 소정의 비트 패턴이며,
   상기 복수 개의 패턴 후보는 서로 상이한 비트 패턴으로서, 상기 복수 개의 패턴 후보 중 적어도 하나는 상기 각 비트 중 적어도 하나의 값이 임의인 것인, 수신 회로.
9. 제7항에 있어서,
   현재의 동기 타이밍에 대응하는 상기 제곱 상관 값을 1 심볼의 중앙의 제곱 상관 값으로서 특정하고, 특정한 중앙의 제곱 상관 값과 상기 중앙의 제곱 상관 값에 대하여 시간적으로 전후가 되는 제곱 상관 값에 기초하여, 현재의 동기 타이밍으로부터 다음의 동기 타이밍이 도래할 때까지의 시간 간격을 조정하는 트래킹부를 더 포함하는 수신 회로.
10. 제9항에 있어서,
    상기 트래킹부는,
    상기 제곱 연산부로부터 차례로 출력되는 1 심볼의 제곱 상관 값을 기억하는 트래킹 시프트 레지스터; 및
    상기 동기 타이밍이 도래할 때마다, 상기 트래킹 시프트 레지스터의 중앙의 비트 위치에 기억되어 있는 제곱 상관 값, 상기 중앙의 비트 위치보다 상류의 비트 위치에 기억되어 있는 제곱 상관 값, 및 상기 중앙의 비트 위치보다 하류의 비트 위치에 기억되어 있는 제곱 상관 값을 비교하여 최대의 제곱 상관 값을 기억하고 있는 비트 위치를 특정하고, 특정한 비트 위치에 소정의 포인트를 부여하고, 부여한 포인트의 누적값이 최대가 되는 비트 위치를 특정하며, 특정한 비트 위치에 따라 현재의 동기 타이밍으로부터 다음의 동기 타이밍이 도래할 때까지의 시간 간격을 조정하는 간격 조정부를 구비하는, 수신 회로.
11. 전송로로부터 상기 수신 신호를 인출하는 결합부;
    상기 결합부에서 인출된 수신 신호에 따라 상기 수신 신호를 복호하는 수신부; 및
    상기 전송로를 흐르는 전력으로부터 상기 수신부를 구동하는 구동 전력을 생성하는 수전부를 구비하고,
    상기 수신부는 제1항에 기재된 수신 회로를 구비하는 것을 특징으로 하는 수신 장치.

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