CN102754404B

CN102754404B - 延迟检波电路以及接收装置

Info

Publication number: CN102754404B
Application number: CN201080063118.9A
Authority: CN
Inventors: 梅田直树; 前田充
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2010-02-04
Filing date: 2010-07-06
Publication date: 2014-12-24
Anticipated expiration: 2030-07-06
Also published as: JPWO2011096024A1; US20120294397A1; KR101390600B1; JP5461589B2; CN102754404A; WO2011096024A1; US8744019B2; KR20120112836A

Abstract

本发明提供一种低成本且能降低功耗的延迟检波电路以及利用该延迟检波电路的接收装置。本发明所涉及的延迟检波电路执行基于接收到的接收波对由发送装置发送的数据进行解码的解码处理的一部分。并且，本发明所涉及的接收装置利用此种延迟检波电路。因此，本发明所涉及的延迟检波电路以及接收装置的成本低且能降低功耗。

Description

延迟检波电路以及接收装置

技术领域

本发明涉及一种延迟检波电路以及利用该延迟检波电路的接收装置，所述延迟检波电路执行基于接收到的接收波对由发送装置发送的数据进行解码的解码处理的一部分。

背景技术

近年来，由于通信技术的进展，网络化在各种技术领域中得以推进，建筑物内的各种设备正逐渐连接成网络。例如在公寓、政府机构、大厅、商业大楼以及办公楼等建筑物或者分户住宅的建筑物内，设置有照明设备、空调设备、测量设备以及防盗设备等各种设备，这些设备通过指定的传输路径相互连接从而网络化，此外，近年来，通过将监控装置与该网络连接，已经能够集中进行监视及/或控制(集中进行监视以及控制的至少其中之一)。

在此种通过使多个设备网络化而进行集中监视及/或控制的监控系统中，主要利用收发指令数据或监视数据等数据的监控用的通信协议(communication protocol)。在这样的监控用的通信协议中，例如有典型的通信协议即遵照RS485标准的通信协议、埃施朗公司开发的智能分散控制网络技术即LonWorks(Local Operating Network，LON，局部操作网络)(注册商标)或松下电工公司提倡的NMAST(注册商标)等。该NMAST具有布线拓扑结构(wiring topology)自由、传输路径可使用双线(pair lines)等特征。

而且，为了从在此类网络上传输的通信信号中取出收容在其中的数据，必须进行解码。解码方式例如有同步检波方式或延迟检波方式，同步检波方式是从网络接收到的通信信号(接收信号中提取固定相位的信号(载波再生)，以此为基准(基准相位信号)来进行解码，延迟检波方式是通过比较相邻的符号(时隙(time slot))的接收波的相位，即，以一符号前的信号为基准，如果与该信号的相位相同则将其数据的值设为“0”(或者“1”)，并且，如果与该信号的相位不同则将其数据的值设为“1”(或者“0”)，以此来进行解码。该延迟检波方式如上所述，无需为了进行解码而如同步检波方式般进行载波再生以生成基准相位信号。

基于此种延迟检波方式的电路例如有专利文献1中公开的延迟检波电路。该专利文献1中公开的延迟检波电路包括：将接收到的二相PSK调制波的中频信号转换为方形波信号并放大的限幅放大器(limiter amplifier)；仅取出该方形波信号中的上升边缘的边缘检测部；产生具有基于该中频信号的频率的周期的锯齿波信号的锯齿波产生器；根据该上升边缘取样/保持该锯齿波信号并检测接收信号的相位作为电压的第一取样/保持电路；利用延迟了一符号的定时信号(timing signal)进一步取样/保持该被取样/保持的信号的第二取样/保持电路；通过在两取样/保持的输出信号之间进行减法运算检测相邻的两符号之间的相位差的减法电路；生成与该减法电路的输出信号同步的符号定时信号的定时再生电路；以及利用该定时信号识别该减法电路的输出信号并输出再生数据的识别电路。

然而，延迟检波电路与普通的电路同样，要求低成本化及低功耗化。

专利文献1：日本专利公开公报特开平5-183593号

发明内容

本发明为鉴于上述情况而完成的发明，其目的在于提供一种延迟检波电路以及利用该延迟检波电路的接收装置，所述延迟检波电路利用与所述专利文献1中公开的延迟检波电路不同的结构来实现低成本且能降低功耗。

本发明所涉及的延迟检波电路执行基于接收到的接收波对由发送装置发送的数据进行解码的解码处理的一部分。并且，本发明所涉及的接收装置利用此种延迟检波电路。因此，本发明所涉及的延迟检波电路以及接收装置的成本低且能降低功耗。

本发明的上述以及其他目的、特征及优点可通过以下的详细记载与附图而明确。

附图说明

图1是表示实施方式中的通信装置的结构的图。

图2是表示图1所示的通信装置中的接收电路的结构的图。

图3是表示图1所示的通信装置中所用的通信信号的帧结构的图。

图4是用于说明图1所示的通信装置中的追踪部的动作的图。

图5是表示图1所示的通信装置中的解码电路的结构的图。

具体实施方式

下面结合附图对本发明所涉及的一实施方式进行说明。另外，在各图中标注相同附图标记的结构表示相同的结构，适当省略其说明。

图1是表示实施方式中的通信装置的结构的图。图2是表示实施方式的通信装置中的接收电路的结构的图。图3是表示实施方式中的通信装置中所用的通信信号的帧结构的图。图4是用于说明实施方式的通信装置中的追踪电路的动作的图。图5是表示实施方式的通信装置中的解码电路的结构的图。图5(A)示出解码电路的第一结构，图5(B)示出解码电路的第二结构。

本实施方式的通信装置M是具备接收装置的功能和发送装置的功能的装置，所述接收装置接收从经由网络而连接的其他通信装置(未图示)发送的通信信号，所述发送装置经由所述网络向所述其他通信装置或者另外的通信装置(未图示)发送通信信号。作为该通信信号，在本实施方式中例如采用差动型二相相位调制方式(DBPSK方式)，要发送的数据通过DBPSK方式编码(调制)，生成通信信号的发送波。在DBPSK方式中，如果所述要发送的数据的值为“0”，则彼此相邻的两个符号之间的相位变化量为“0”(或者“π”)，如果所述要发送的数据的值为“1”，则所述相位变化量为“π”(或者“0”)。

此种通信装置M例如图1所示，通过电桥二极管电路(bridge diode circuit)1与传输路径PL连接，具备受电部2、模拟前端部(AFE部)3、通信部4、输出输入接口部(输出输入IF部)5。

传输路径PL是用于传播(传输)通信信号的介质，连接于所述网络、或者构成所述网络的一部分。传输路径PL在本实施方式中例如为一对双线。在本实施方式中，通信装置M如上所述通过电桥二极管电路1与一对双线连接，因此将该通信装置M连接于双线(pairlines)时的布线极性相对于双线为无极性，能够无须考虑双线的极性而与双线连接。即，既可将电桥二极管电路1的一对输入端的其中一端和另一端分别连接于双线的电压线和接地线，也可分别连接于双线的接地线和电压线。

受电部2连接于电桥二极管电路1，并经由电桥二极管电路1从流经传输路径PL的电力生成驱动本通信装置M的驱动电力。受电部2在本实施方式中例如具备相对于在传输路径PL上传播的通信信号的通信波段为高阻抗的高阻抗电路(impedance uppercircuit)21和由交流电力生成直流电力的电源电路22。所谓相对于通信波段为高阻抗，是指对在传输路径PL上传播的通信信号的传输距离造成的影响小。高阻抗电路21例如具备相对于在传输路径PL上传播的通信信号的通信波段为高阻抗的感应器(inductor)。电源电路22例如具备三端子调节器和电容器，从交流电力生成指定的恒压的驱动电力。

流经传输路径PL的电力经由电桥二极管电路1被供应至受电部2。受电部2通过电源电路22将经由高阻抗电路21而供应的所述电力转换为所述指定的恒压的驱动电力，并将所述指定的恒压供应至AFE部3以及通信部4等通信装置M的需要驱动电力的各部分。

AFE部3连接于电桥二极管电路1，并通过电桥二极管电路1使传输路径PL与通信部4彼此结合，AFE部3经由电桥二极管电路1从传输路径PL取出基于通信信号的接收波并输出至通信部4，并且将基于来自通信部4的通信信号的发送波通过电桥二极管电路1而发送至传输路径PL。AFE部3在本实施方式中例如具备电容器C1、C2、放大器31以及限幅放大器32。电容器C1、C2是将流经传输路径PL的电力成分的频率、即至少除了基于通信信号的电力成分以外的电力成分的频率进行切断的元件。电容器C1的一端连接于放大器31的输出端，另一端连接于电桥二极管电路1的电压线，由此而介于放大器31与电桥二极管电路1之间。电容器C2的一端连接于电桥二极管电路1的电压线，另一端连接于后述的放大器AP(应为32)的输入端，由此而介于电桥二极管电路1与放大器AP(应为32)之间。放大器31是以指定的放大率放大从通信部4输入的通信信号的电路，通过从受电部2供应的驱动电力而被驱动。

限幅放大器32通过以指定的固定值限制经由电桥二极管电路1以及电容器C2从传输路径PL接收到的接收波的振幅，将所述接收波转换为大致方形的波形即方形波信号并进行放大。限幅放大器32的输出特性具有滞后性，若输入指定阈值以上的电压值，则输出高电平的指定电压值，若输入小于所述指定阈值的电压值，则输出低电平的指定电压值。限幅放大器32通过从受电部2向放大器AP(应为32)供应驱动电力而被驱动。

基于在传输路径PL上传播的通信信号的通信波经由电桥二极管电路1作为接收波而被接收，该接收波经由AFE部3的电容器C2被输入限幅放大器32，并根据接收波的振幅电平而被转换为方形波信号并放大。并且，基于该放大后的接收波的方形波信号从AFE部3的限幅放大器32被输出至通信部4。而且，由通信部4生成的通信信号从通信部4被输入AFE部3的放大器31，以指定的放大率被放大后，经由电容器C1以及电桥二极管电路1而被发送至传输路径PL。

限幅放大器32在本实施方式中，也可采用还兼具仅提取用于通信的通信波段(传输波段)的带通滤波器(BPF)的功能的有源滤波器(active filter)。由此，能够将除所述通信波段以外的频率的信号作为噪声而去除。

通信部4分别连接于受电部2以及AFE部3，基于从AFE部3的限幅放大器32输入的方形波信号对通信信号的数据进行解码(解调)，并且将要发送的数据编码(调制)成通信信号。通信部4在本实施方式中例如具备将要发送的数据编码(调制)成通信信号的发送电路41以及基于AFE部3的限幅放大器32的输出对通信信号的数据进行解码(解调)的接收电路42。接收电路42的详细情况后述。

输出输入IF部5是连接于通信部4，用于在本通信装置M与外部设备之间输出输入数据的接口电路。当所述外部设备连接在输出输入IF部5上时，从所述外部设备输入到输出输入IF部5的数据被输出至通信部4的发送电路41，并由通信部4的发送电路41编码(调制)，另一方面，经通信部4的接收电路42解码(解调)的数据被输出至输出输入IF部5，并向所述外部设备输出。

所述接收电路42例如图2所示，具备延迟检波电路S、追踪电路8以及解码电路9。

延迟检波电路S连接于AFE部3的限幅放大器32的输出端，被输入限幅放大器32的输出，检验接收波是否为通信信号。更具体而言，延迟检波电路S具备对所述接收波进行延迟相关运算的延迟相关运算电路6、基于延迟相关运算电路6的输出检验所述接收波是否为由所述其他通信装置发送的通信信号的捕捉电路7、以及用于向基于延迟相关运算电路6的输出进行数据解码的解码电路9输出延迟相关运算电路6的输出的输出部SL。本实施方式中，首先，捕捉电路7动作，基于延迟相关运算电路6的输出来捕捉由所述其他发送装置发送的通信信号。然后，后述的解码电路9动作，检测后述的前导部的结束。

输出部SL在本实施方式中，是连接延迟相关运算电路6与解码电路9的布线(例如包括导线、基板的布线图形或集成电路中的布线图形等)。另外，输出部SL并不限定于该布线，例如也可以是用于输出延迟相关运算电路6的输出的端子等。

延迟相关运算电路6连接于AFE部3的限幅放大器32，具备例如I用乘法器(I用混合器(mixer))61I、I用尼奎斯特滤波器(Nyquist filter)62I、I用移位寄存器(shiftregister)63I、I用相关运算电路64I、Q用乘法器(I(应为Q)用混合器)61Q、Q用尼奎斯特滤波器62Q、Q用移位寄存器63Q、Q用相关运算电路64Q以及加法器65。AFE部3的限幅放大器32的输出以指定的取样间隔被取样后输入接收电路42，并被输入延迟相关运算电路6。取样间隔是根据所谓的取样定理来决定，但在本实施方式中被设定成，使在预先设定的指定个数n的取样点对一符号的波形进行取样。

I用乘法器61I连接于AFE部3的限幅放大器32，通过将限幅放大器32的输出与局部频率ω的sinωt相乘而生成I信号成分。I用尼奎斯特滤波器62I连接于I用乘法器61I，利用指定的尼奎斯特滤波器特性对从I用乘法器61I输出的I信号成分进行滤波。接收用的尼奎斯特滤波器与发送用的尼奎斯特滤波器成对(组)、具备尼奎斯特滤波器特性。I用移位寄存器63I连接于I用尼奎斯特滤波器62I，按照指定的比特数存储I用尼奎斯特滤波器62I的输出。在本实施方式中，由于接收电路42被构成在所述n个取样点对一符号的波形进行取样，因此I用移位寄存器63I由n比特构成，以便能够存储一符号的数据。移位寄存器是将多个存储1比特数据(值)的触发器(flip-flop)级联而成的数字电路，是所述1比特的数据在该电路内依次移动(移位)的电路。I用相关运算电路64I连接于I用尼奎斯特滤波器62I以及I用移位寄存器63I，进行I用尼奎斯特滤波器62I的输出与I用移位寄存器63I的输出的相关运算。由此，对I信号成分进行延迟相关运算。

而且，同样地，Q用乘法器61Q连接于AFE部3的限幅放大器32，通过将限幅放大器32的输出与局部频率ω的-cosωt相乘而生成Q信号成分。Q用尼奎斯特滤波器62Q连接于Q用乘法器61Q，利用指定的尼奎斯特滤波器特性对从Q用乘法器61Q输出的Q信号成分进行滤波。该接收用的尼奎斯特滤波器与发送用的尼奎斯特滤波器成对(组)，具备尼奎斯特滤波器特性。Q用移位寄存器63Q连接于Q用尼奎斯特滤波器62Q，按照指定的比特数存储Q用尼奎斯特滤波器62Q的输出。Q用移位寄存器63Q由n比特构成，以便能够存储一符号的数据。Q用相关运算电路64Q连接于Q用尼奎斯特滤波器62Q以及Q用移位寄存器63Q，进行Q用尼奎斯特滤波器62Q的输出与Q用移位寄存器63Q的输出的相关运算。由此，对Q信号成分进行延迟相关运算。

加法器65与I用相关运算电路64I以及Q用相关运算电路64Q分别连接，将I用相关运算电路64I的输出以及Q用相关运算电路64Q的输出相加。其加法结果作为延迟相关运算电路6的输出，由输出部SL分别输出至捕捉电路7以及解码电路9。

捕捉电路7连接于延迟相关运算电路6，例如图2所示，具备平方运算电路71、第一阈值比较电路72、sync(同步)用移位寄存器73、候选比较电路74、一致判定电路75以及图形候选存储电路76。

平方运算电路71连接于延迟相关运算电路6的加法器65，对延迟相关运算电路6的输出即加法器65的输出计算其平方。第一阈值比较电路72连接于平方运算电路71，通过比较平方运算电路72的输出(平方结果)与预先设定的指定的第一阈值Th1，将平方运算电路71的输出二进制化。sync用移位寄存器73连接于第一阈值比较电路72，按照指定的比特数存储第一阈值比较电路72的输出(第一阈值比较结果)。sync用移位寄存器73由n比特构成，以便能够存储一符号的数据。

延迟相关运算电路6的输出由平方运算电路71计算其平方，其平方结果通过第一阈值比较电路72而与所述指定的第一阈值Th1加以比较，该第一阈值比较结果被存储至sync用移位寄存器73。由此，基于延迟相关运算电路6的输出的一符号的形状被生成，在sync用移位寄存器中，存储该基于延迟相关运算电路6的输出的一符号的形状。这样，一符号的形状由多个比特来表示。此种平方运算电路71、第一阈值比较电路72以及sync用移位寄存器73构成生成基于延迟相关运算电路6的输出的一符号的形状的形状生成部，对应于该形状生成部的一例。

图形候选存储电路76将一符号的形状的候选作为图形候选而预先存储多个。图形候选是通过预先确定各比特的值而形成的指定的比特图形(bit pattern)，多个图形候选的比特图形互不相同，对于多个图形候选的至少其中之一而言，各比特的至少其中之一的值为任意。

此处，通信信号的帧100例如如图3所示，具备前导部(preamble portion)101和收容要发送的数据的有效载荷部(payload portion)102，前导部101具备：收容用于使解码的时序与接收到的接收波同步以从接收到的接收波解码数据的同步图形的同步图形部111；以及表示同步图形部111的结束的SFD部112。SFD部112既表示前导部101的结束，还表示有效载荷部102的开始。

本实施方式中，在该同步图形部111中收容有例如“111……111”作为同步图形，在SFD部112中收容有例如“1010”作为同步图形。在DBPSK方式中，如上所述，将彼此相邻的两个符号间的相位变化量与数据的值对应起来。在此种DBPSK方式的情况下，若为111……111，则相位每次会反转，因此采用“111……111”作为同步图形，能够容易地取得同步。

并且，当在n个取样点对一符号进行了取样时，进行延迟相关运算，其平方的第一阈值判定结果，在相关大、接收波中几乎不夹杂噪声的情况下(几乎无噪声重叠于接收波的情况下)，成为在16个取样点的中心附近为“1”而其他处为“0”的图形，例如“00……01110……00”或“00……00100……00”。但是，例如当有噪声重叠于接收波或相位发生偏移等时，所述第一阈值判定结果有时在并非n个取样点的中心附近之处出现“1”。因此，本实施方式中，在图形候选存储电路76中预先存储多个所述图形候选，多个图形候选包括在并非n个取样点的中心附近之处包含“1”的图形或并非n个取样点的中心附近之处为不定(数据值任意，即既可为“0”也可为“1”)的图形等。多个图形候选例如通过考虑该通信装置所用的传输路径的拓扑结构(topology)或其传输特性(例如相位的破坏方式等)等而预先规定，除了“00……01110……00”或“00……00100……00”这两个图形之外还包括“00……011110……00”或“00……1XX1111XXX1……00”等图形。X表示“0”以及“1”。这样，图形候选是通过预先确定各比特的值而形成的指定的比特图形，多个图形候选的比特图形互不相同，对于多个图形候选的至少其中之一而言，各比特的至少其中之一的值为任意。

候选比较电路74与sync用移位寄存器73以及图形候选存储电路76分别连接，将存储在sync用移位寄存器73中的一符号的形状与存储在图形候选存储电路76中的多个图形候选各自的形状进行比较。在将存储在sync用移位寄存器73中的一符号的形状与存储在图形候选存储电路76中的多个图形候选各自的形状进行比较中，候选比较电路74比较存储在sync用移位寄存器73的各比特的各值与图形候选的各比特的各值。

一致判定电路75，连接于候选比较电路74，基于从候选比较电路74输入的其比较结果，当由候选比较电路74比较的sync用移位寄存器73的一符号的形状与多个图形候选的其中之一以n取样间隔(一符号间隔)多次一致时，视为接收波是由所述其他通信装置发送的通信信号。所述一致次数例如可为两次、三次以及四次等。该一致次数越多，其判定精度越高，但另一方面，判定时间也越长。

追踪电路8连接于延迟检波电路S，调整以与一符号的时间长度对应的时间间隔执行指定处理时的所述时间间隔，以便可在一符号的时间上的中央位置进行解码。所述指定处理在本实施方式中列举数据解码电路92针对解码电路9的Dec(解码)用移位寄存器91进行的解码处理。更具体而言，追踪电路8例如如图2所示，具备Tr(追踪)用移位寄存器81和间隔调整电路82。

Tr用移位寄存器81，连接于延迟检波电路S的平方运算电路71，存储由平方运算电路71对一符号的延迟相关运算电路6的输出进行平方所得的平方结果。间隔调整电路82，连接于Tr用移位寄存器81，对存储在Tr用移位寄存器81中的一符号的平方结果，将在时间上位于大致中央的中央位置的取样值(mean(平均)值)、在时间上先于所述中央位置的一个取样点的先行位置的取样值(early值)以及在时间上后于所述中央位置的一个取样点的后行位置的取样值(late值)分别进行比较，并根据其比较结果调整所述时间间隔。更具体而言，首先，每隔n循环比较所述mean值、所述early值、所述late值，针对分别对应于所述三个值的MEAN计数、EARLY计数以及LATE计数，将所述比较结果为最大值的计数加一点。并且，当所述MEAN计数超过所述指定的第二阈值Th2时，时间调整电路82使解码电路9动作以维持当前的所述时间间隔，当所述EARLY计数超过所述指定的第二阈值Th2时，时间调整电路82使解码电路9动作以使当前的所述时间间隔增长一个取样长度，并且，当所述LATE计数超过所述指定的第二阈值Th2时，时间调整电路82使解码电路9动作以使当前的所述时间间隔减短一个取样长度。

在本实施方式中，各电路按照动作时钟的时钟定时(clocktiming)而动作，因为在n个取样点对一符号进行取样，所以如图4所示，当所述MEAN计数超过所述指定的第二阈值Th2时，由于是符号的时间上大致中央位置与由解码电路9解码数据的定时一致的情况(参照图4(I))，因此时间调整电路82以n循环的所述时间间隔使解码电路9动作，以维持当前的同步定时(synchronization timing)(参照图4(A)、(B)、(C)以及(E))，当所述EARLY计数超过所述指定的第二阈值Th2时，由于是解码电路9解码数据的定时在时间上先于符号的时间上大致中央位置的情况(参照图4(I))，因此时间调整电路82通过输出early_out信号仅一次以(n+1)循环的所述时间间隔使解码电路9动作，以使当前的同步定时延迟(参照图4(A)、(B)、(C)、(D)以及(G))，并且，当所述LATE计数超过所述指定的第二阈值Th2时，由于是解码电路9解码数据的定时在时间上后于符号的时间上大致中央位置的情况(参照图4(I))，因此时间调整电路82通过输出late_out信号仅一次以(n-1)循环的所述时间间隔使解码电路9动作，以使当前的同步定时提前(参照图4(A)、(B)、(C)、(F)以及(H))。

另外，图4(A)示出用于使通信部4的各电路的动作定时同步的时钟，图4(B)示出Tr用移位寄存器81的各比特值(相关信号)，图4(C)示出由延迟检波电路S建立的同步定时，图4(D)示出EARLY计数，图4(E)示出MEAN计数，图4(F)示出LATE计数，图4(G)示出early_out信号，图4(H)示出late_out信号，并且，图4(I)是图4(B)以及图4(C)的局部放大图。

解码电路9通过所述输出部SL连接于延迟检波电路S的延迟相关运算电路6，基于延迟相关运算电路6的输出进行数据解码。更具体而言，解码电路9例如图2(图5(A))所示，具备Dec用移位寄存器91以及数据解码电路92。

Dec用移位寄存器91通过所述输出部SL连接于延迟检波电路S的延迟相关运算电路6，存储一符号的延迟相关运算电路6的输出。数据解码电路92连接于Dec用移位寄存器91，基于位于Dec用移位寄存器91的大致中央的中央位置的值解码数据。更具体而言，由于通信信号以DBPSK方式被编码，因此数据解码电路92将位于Dec用移位寄存器91的大致中央的中央位置(中央位置的比特)上的值的符号比特与1、0对应起来作为解码数据。

另外，解码电路9也可取代图2(图5(A))所示的结构，采用图5(B)所示的结构。即，该解码电路9A如图5(B)所示，具备Dec用移位寄存器91以及数据解码电路92A。Dec用移位寄存器91通过所述输出部SL连接于延迟检波电路S的延迟相关运算电路6，存储一符号的延迟相关运算电路6的输出。数据解码电路92A连接于Dec用移位寄存器91，基于位于Dec用移位寄存器91的大致中央的中央位置的值、在时间上先于所述中央位置的先行位置的值以及在时间上后于所述中央位置的后行位置的值(例如位于紧邻于所述中央位置前后的指定比特数(一个或者多个)的各值)来解码数据。更具体而言，由于通信信号以DBPSK方式被编码，因此数据解码电路92A将位于Dec用移位寄存器91的大致中央的中央位置的值(中央位置的比特的值)、在时间上先于所述中央位置的先行位置的值以及在时间上后于所述中央位置的后行位置的值(例如位于所述中央位置前后的指定比特数(一个或多个)的各值)的总和的符号比特与1、0对应起来作为解码数据。所述中央位置的前后的比特的比特数在图5(B)所示的例子中，前为三比特且后为三比特，但并不限定于此，例如也可是前为两比特且后为两比特的情况或前为一比特且后为一比特的情况等。这样，图5(B)所示的结构的解码电路9A不仅将位于Dec用移位寄存器91的大致中央的中央位置的值用于数据的解码，也将先于所述中央位置的先行位置的值以及后于所述中央位置的后行位置的值、例如位于紧邻于所述中央位置前后的各值用于数据的解码，因此能够精度更好且更正确地解码数据。

接下来，对于本实施方式的通信装置M，说明其接收动作。本实施方式的通信装置M例如通过省略图示的电源开关等的接通而开始动作，此外，如果接收通信信号的接收动作开始，则无论有无通信信号，均从传输路径PL经由电桥二极管电路1将接收波导入AFE部3。该导入的接收波经由电容器C2被输入限幅放大器32，由限幅放大器32转换为与接收波的振幅电平相应的波形，该经波形转换后的接收波从限幅放大器32输出至通信部4的接收电路42。

在接收电路42中，由延迟检波电路S进行延迟检波。更具体而言，首先，该经波形转换后的接收波分别被输入I用乘法器61I以及Q用乘法器61Q。

在I用乘法器61I中，将该经波形转换后的接收波与所述sinωt相乘，通过该乘法生成的I信号成分被输入I用尼奎斯特滤波器62I。在I用尼奎斯特滤波器中，I信号成分通过以收发成对构成了尼奎斯特滤波器特性的滤波器特性而被滤波，经过滤波的I信号成分被输入I用移位寄存器63I以及I用相关运算电路64I。在I用移位寄存器63I中，所述经过滤波的I信号成分按照动作时钟的时钟定时从输入端的比特(触发器)依次向输出端的比特(触发器)移动，并被输入I用相关运算电路64I。在I用相关运算电路64I中，按照所述动作时钟的时钟定时，对从I用尼奎斯特滤波器62I输入的所述经过滤波的I信号成分和从I用移位寄存器63I输入的一符号前的所述经过滤波的I信号成分进行相关运算(乘法)，其相关运算的结果被输入加法器65。

而且，同样，在Q用乘法器61Q中，将该经波形转换后的接收波与所述-cosωt相乘，通过该乘法生成的Q信号成分被输入Q用尼奎斯特滤波器62Q。在Q用尼奎斯特滤波器中，Q信号成分通过以收发成对构成了尼奎斯特滤波器特性的滤波器特性而被滤波，经过滤波的Q信号成分被输入Q用移位寄存器63Q以及Q用相关运算电路64I(应为64Q)。在Q用移位寄存器63Q中，所述经过滤波的Q信号成分按照动作时钟的时钟定时从输入端的比特(触发器)依次向输出端的比特(触发器)移动，并被输入Q用相关运算电路64Q。在Q用相关运算电路64Q中，按照所述动作时钟的时钟定时，对从Q用尼奎斯特滤波器62Q输入的所述经滤波的Q信号成分和从Q用移位寄存器63Q输入的一符号前的所述经滤波的Q信号成分进行相关运算(乘法)，其相关运算的结果被输入加法器65。

在加法器65中，将I用相关运算电路64I的相关运算的结果与Q用相关运算电路64Q的相关运算的结果相加，其加法结果被输出至输出部SL，并被分别输入捕捉电路7和解码电路9。

此处，当设接收波为S(i)，接收波S(i)的实部为I(i)，接收波S(i)的虚部为Q(i)，虚数单位为j(j²＝-1)时，接收波S(i)被表示为S(i)＝I(i)+jQ(i)，一符号前的接收波S(i-T)被表示为S(i-T)＝I(i-T)+jQ(i-T)。时间T是1个符号的时间长度。本实施方式的通信装置M中，由于在n个取样点对一符号的波形进行取样，因此T＝n×取样间隔。i是动作时钟的时钟编号。若如此般定义，则延迟相关值c(i)为c(i)＝(I(i)+jQ(i))·(I(i-T)-jQ(i-T))＝[I(i)I(i-T)+Q(i)Q(i-T)]+j[Q(i)I(i-T)-I(i)Q(i-T)]＝A+jB，A＝I(i)I(i-T)+Q(i)Q(i-T)、B＝Q(i)I(i-T)-I(i)Q(i-T)。在本实施方式的通信装置M中，由于采用DBPSK，因此可忽略虚部B，通过上述结构如上所述般进行动作，仅将该实部A用于解码电路。

在捕捉电路7中，从延迟相关运算电路6输入捕捉电路7的所述加法结果(延迟相关值c(i)＝A)首先被输入平方运算电路71。在平方运算电路71中，计算延迟相关值A的平方，其平方结果(e(i)＝A²＝((I(i)I(i-T))+(Q(i)Q(i-T)))²被输入第一阈值比较电路72。在第一阈值比较电路72中，将所述平方结果A²与指定的第一阈值Th1进行比较而二进制化，该二进制化后的平方结果A²′被输入sync用移位寄存器73。即，当所述平方结果A²小于指定的第一阈值Th1时，设为“0”，另一方面，当所述平方结果A²为指定的第一阈值Th1以上时，设为“1”。在sync用移位寄存器73中，二进制化后的平方结果A²′按照动作时钟的时钟定时从输入端的比特(触发器)依次向输出端的比特(触发器)移动。并且，候选比较电路74在动作时钟的每一时钟定时，比较sync用移位寄存器73中的一符号的形状与图形候选存储电路76中的多个图形候选各自的形状，其比较结果被输入一致判定电路75。所述比较通过对彼此对应的各比特进行比较而被执行。在一致判定电路75中，基于所述比较结果，对经过候选比较电路74比较的sync用移位寄存器73中的一符号的形状与图形候选存储电路76中的多个图形候选的其中之一一致的次数进行计数(count)。

并且，通过依次接收同步图形的各比特，在接收电路42中，从候选比较电路74向一致判定电路75输入所述一致的比较结果，在一致判定电路75中，基于所述比较结果，累加所述一致的次数。此处，在本实施方式中，由于通过n个取样点对一符号进行取样，因此为了高效地进行所述判定，在判定了第一次的一致时，捕捉电路7在第二次的判定动作中，在从第一次的一致判定起(n-1)次取样后、n次取样后以及(n+1)次取样后的各定时进行所述判定。另外，捕捉电路7也可采用在从第一次的一致判定起n次取样后进行所述判定的结构，但如上所述，通过在并非n次取样后而是n次取样后的前后即(n-1)次取样后以及(n+1)次取样后的各定时进行所述判定，能够更可靠地捕捉同步图形。此外，在本实施方式中，当判定了第二次的一致时，基于同样的观点，捕捉电路7在第三次的判定动作中，在从第一次的一致判定起(2n-2)次取样后、(2n-1)次取样后、2n次取样后、(2n+1)次取样后以及(2n+2)次取样后的各定时进行所述判定。另外，捕捉电路7也可采用在从第一次的一致判定起2n次取样后进行所述判定的结构，或者，还可采用在从第二次的一致判定起(n-1)次取样后、n次取样后以及(n+1)次取样后的各定时进行所述判定的结构。

并且，当所述一致的次数达到三次时，判定前导部101的检测，捕捉基于延迟检波的同步。在该同步捕捉之后，捕捉电路7的一致判定电路75使追踪电路8开始追踪动作，使解码电路9开始解码动作。

在追踪电路8中，如果追踪动作开始，则在Tr用移位寄存器81中，从捕捉电路7的平方运算电路71输入的所述平方结果(e(i)＝A²)按照动作时钟的时钟定时而从输入端的比特(触发器)依次向输出端的比特(触发器)移动。并且，时间调整电路82对应于由延迟检波电路S捕捉到的同步，比较位于Tr用移位寄存器81的大致中央的中央位置的取样值(mean值)、在时间上先于所述中央位置一个取样点的先行位置的取样值(early值)以及在时间上后于所述中央位置一个取样点的后行位置的取样值(late值)，并根据其比较结果来调整所述时间间隔。更具体而言，如以上参照图4所述，间隔调整电路82在所述MEAN计数超过所述指定的第二阈值Th2时，将n循环作为所述时间间隔使解码电路9动作以维持当前的同步定时，当所述EARLY计数超过所述指定的第二阈值Th2时，仅一次将(n+1)循环作为所述时间间隔使解码电路9动作，以使当前的同步定时延迟，而且，当所述LATE计数超过所述指定的第二阈值Th2时，仅一次将(n-1)循环作为所述时间间隔使解码电路9动作以使当前的同步定时提前。

而且，在解码电路9中，若其解码动作开始，则在Dec用移位寄存器91中，从延迟检波电路S的延迟相关运算电路6输入的所述延迟相关值c(i)(＝A)按照动作时钟的时钟定时而从输入端的比特(触发器)依次向输出端的比特(触发器)移动。并且，数据解码电路92对应于由延迟检波电路S捕捉到的同步，将位于Dec用移位寄存器91的大致中央的中央位置(中央位置的比特)上的值的符号比特与0、1对应起来作为解码数据。

或者，在取代数据解码电路92而采用图5(B)所示的数据解码电路92A的情况下，数据解码电路92A对应于由延迟检波电路S建立的同步，将位于Dec用移位寄存器91的大致中央的中央位置的值(中央位置的比特的值)以及位于紧邻所述中央位置的前后的各值(中央位置的比特的前后的各比特的各值)的总和的符号比特与0、1对应起来作为解码数据。

并且，捕捉电路7在所述同步捕捉之后，检验如此般经过解码电路9解码的数据，并检测前导部101的SFD部112的比特图形例如上述的“1010”，从而检测前导部101的结束，由此建立与发送信号的同步。

通过如此般动作，通信装置M在通信信号在传输路径PL上传播时，能够对该通信信号进行延迟检波，以从通信信号解码数据。

并且，在本实施方式的通信装置M以及延迟检波电路S中，延迟相关运算电路6对接收波进行延迟相关运算，捕捉电路7基于延迟相关运算电路6的输出判定所述接收波是否为由发送装置发送的通信信号，从而进行延迟检波。并且，在延迟检波处理的中途的工序中生成的延迟相关运算的结果(延迟相关值c(i)(＝A))经由输出部SL被输出至解码电路9。因此，与将接收波分配成两部分，利用其中之一的接收波进行延迟检波并且利用另一接收波进行解码的典型的接收装置的情况相比较，由于延迟检波电路的一部分用于解码处理，因此，此种本实施方式的通信装置M以及延迟检波电路S的成本低且能降低功耗。

而且，在本实施方式的通信装置M以及延迟检波电路S中，预先准备了多个一符号的形状的候选(图形候选)，多个图形候选被预先存储在图形候选存储电路76中。因此，容易判定所述接收波为由所述其他通信装置发送的通信信号，此种本实施方式的通信装置M以及延迟检波电路S能够可靠地捕捉接收波的到来。另一方面，本实施方式的通信装置M以及延迟检波电路S在sync用移位寄存器73中的一符号的形状与多个图形候选的其中之一多次一致时，视为所述接收波为由所述其他通信装置发送的通信信号(同步捕捉)。因此，此种本实施方式的通信装置M以及延迟检波电路S能够判定所述接收波为由所述其他通信装置发送的通信信号，从而能够正确地进行延迟检波。

而且，在本实施方式的通信装置M以及延迟检波电路S中，对于所述多个图形候选的至少其中之一而言，所述各比特的至少其中之一的值为任意。因此，即使在传输过程中符号的形状与所述其他通信装置的发送波形不同的情况下，也能判定所述接收波为由所述其他通信装置发送的通信信号，此种本实施方式的通信装置M以及延迟检波电路S能够更可靠地捕捉接收波的到来。

而且，在本实施方式的通信装置M以及延迟检波电路S中，由于具备追踪电路8，因此能够修正所述其他通信装置的时钟间隔与通信装置M的时钟间隔的偏差，从而能够更可靠地进行延迟检波。

而且，在本实施方式的通信装置M以及延迟检波电路S中，由于具备解码电路9，因此能够基于接收波来进行数据解码。

而且，在典型的常用手段中，接收电路的输入前的电路使用自动增益控制放大器(AGC放大器)和模拟-数字转换器(AD转换器)，从传输路径PL取出的接收波通过所述AGC放大器而被调整为适当的振幅，由所述AD转换器从模拟信号转换为数字信号，并输入接收电路。另一方面，在本实施方式的通信装置M中，接收电路42的输入前的电路如上所述使用限幅放大器32，从传输路径PL取出的接收波通过该限幅放大器32被转换为方形波信号，并输入接收电路42。这样，在本实施方式的通信装置M中，由于取代典型的常用手段即AGC放大器和AD转换器而使用限幅放大器32，因此电路规模减小，其结果是，本实施方式的通信装置M的成本更低且能进一步降低功耗。

并且，在本实施方式的通信装置M中，基于上述低速DLC传输方式的通信装置的成本低且能以低功耗实现。

如上所述，本说明书公开了各种形态的技术，其中的主要技术归纳如下。

一个形态所涉及的延迟检波电路执行基于接收到的接收波对由发送装置发送的数据进行解码的解码处理的一部分，包括：延迟相关运算部，对所述接收波进行延迟相关运算；捕捉部，基于所述延迟相关运算部的输出检验所述接收波是否为由所述发送装置发送的通信信号；以及输出部，用于向基于所述延迟相关运算部的输出进行所述数据的解码的解码部输出所述延迟相关运算部的输出。

在此种结构的延迟检波电路中，延迟相关运算部对接收波进行延迟相关运算，捕捉部基于延迟相关运算部的输出检验所述接收波是否为由发送装置发送的通信信号，由此进行延迟检波。并且，在该延迟检波处理的中途的工序中生成的延迟相关运算的结果经由输出部被输出至解码部。因此，与将接收波分配成两部分，利用其中之一接收波来进行延迟检波并且利用另一接收波来进行解码的情况相比较，由于在解码处理中利用了延迟检波电路的一部分，因此，此种结构的延迟检波电路的成本低且能降低功耗。

此处，所述输出部既可为例如输出所述延迟相关运算部的输出的端子，而且，也可为例如连接所述延迟相关运算部与所述解码部的布线(例如包括导线、基板的布线图形或集成电路中的布线图形等)等。

而且，在另一形态中，在上述的延迟检波电路中，所述捕捉部包括：图形候选存储部，将一符号的形状的候选作为图形候选而预先存储多个；形状生成部，生成基于所述延迟相关运算部的输出的一符号的形状；比较部，将所述形状生成部的一符号的形状与所述多个图形候选的各候选分别比较；以及一致判定部，当由所述比较部比较的所述形状生成部的一符号的形状与多个图形候选的其中之一多次一致时，判定所述接收波为由所述发送装置发送的通信信号。

在此种结构的延迟检波电路中，预先准备多个一符号的形状的候选。因此，容易判定所述接收波为由所述发送装置发送的通信信号，此种结构的延迟检波电路能够可靠地捕捉接收波的到来。另一方面，该延迟检波电路在所述形状生成部的一符号的形状与多个图形候选的其中之一多次一致时，视为所述接收波为由所述发送装置发送的通信信号(同步的捕捉)。因此，此种结构的延迟检波电路能够判定所述接收波为由所述发送装置发送的通信信号，从而能够正确地进行延迟检波。

而且，在另一形态中，在上述的延迟检波电路中，所述形状生成部包括：平方运算部，对所述延迟相关运算部的输出进行平方；阈值比较部，通过比较所述平方运算部的输出与指定的阈值，将所述平方运算部的输出二进制化；以及寄存部，存储一符号的所述阈值比较部的输出。

根据该结构，适于实现形状生成部，适于实现延迟检波电路。

而且，在另一形态中，在上述的延迟检波电路中，所述一符号的形状用多个比特来表示，所述图形候选是通过预先确定所述各比特的值而形成的指定的比特图形，所述多个图形候选的比特图形互不相同，对于所述多个图形候选的至少其中之一而言，所述各比特的至少其中之一的值为任意。

在此种结构的延迟检波电路中，对于所述多个图形候选的至少其中之一而言，所述各比特的至少其中之一的值为任意。因此，即使在传输过程中符号的形状不同于所述发送装置的发送波形的情况下，也能视为所述接收波为由所述发送装置发送的通信信号，此种结构的延迟检波电路能够更可靠地捕捉接收波的到来。

而且，在另一形态中，在上述的延迟检波电路中，还包括：调整在以对应于一符号的时间长度的时间间隔执行指定处理时的所述时间间隔，以便能够在一符号的时间上的中央位置进行解码的追踪部。

由于此种结构的延迟检波电路还包括追踪部，因此能够修正发送装置的时钟间隔与接收装置的时钟间隔的偏差，从而能够更可靠地进行延迟检波。

而且，在另一形态中，在上述的延迟检波电路中，所述追踪部包括：第二寄存部，存储对一符号的所述延迟相关运算部的输出进行平方所得的平方结果；以及间隔调整部，对存储在所述第二寄存部中的一符号的平方结果将在其时间上位于大致中央的中央位置的值、在时间上先于所述中央位置的先行位置的值以及在时间上后于所述中央位置的后行位置的值分别进行比较，根据其比较结果调整所述时间间隔。

根据该结构，适于实现追踪部，适于实现延迟检波电路。

而且，在另一形态中，在上述的延迟检波电路中，还包括基于所述延迟相关运算部的输出进行所述数据的解码的解码部。

由于此种结构的延迟检波电路还包括解码部，因而能够基于接收波来进行数据解码。

而且，在另一形态中，在上述的延迟检波电路中，所述解码部包括：第三寄存器，存储一符号的所述延迟相关运算部的输出；以及数据解码部，基于位于所述第三寄存器的大致中央的中央位置的值来解码数据。

根据该结构，适于实现解码部，适于实现延迟检波电路。

而且，在另一形态中，在上述的延迟检波电路中，所述解码部包括：第三寄存器，存储一符号的所述延迟相关运算部的输出；以及第二数据解码部，基于位于所述第三寄存器的大致中央的中央位置的值、在时间上先于所述中央位置的先行位置的值以及在时间上后于所述中央位置的后行位置的值来解码数据。

根据该结构，不仅考虑位于第三寄存器的大致中央的中央位置的值，还考虑相对于所述中央位置的所述先行位置的值以及相对于所述中央位置的所述后行位置的值、例如位于紧邻所述中央位置的前后的指定比特数(一个或多个)的各值来进行解码，因此，此种结构的延迟检波电路能够更正确地进行数据的解码。

而且，在另一形态中，在上述的延迟检波电路中，所述通信信号采用具备前导部和有效载荷部的帧结构，所述捕捉部在基于所述延迟相关运算部的输出捕捉到由所述发送装置发送的所述接收波的通信信号时，还基于所述解码部的输出检测所述前导部的结束。

此种结构的延迟检波电路基于解码部的输出来检测前导部的结束，从而能够建立与发送信号的同步。

并且，另一形态所涉及的接收装置包括：从传输路径取出基于通信信号的接收波的耦合部；基于由所述耦合部取出的接收波对所述通信信号的数据进行解码的接收部；以及由流经所述传输路径的电力生成驱动所述接收部的驱动电力的受电部，其中，所述接收部具备上述的任一延迟检波电路。

由于此种结构的接收装置的接收部具备上述的任一延迟检波电路，因此成本低且能够降低功耗。

本申请以2010年2月4日提交的日本国专利申请特愿2010-022670为基础，其内容包含于本申请。

为表述本发明，上文结合附图并通过实施例对本发明进行了适当且充分的说明，但应当认识到，只要是本行业人士就可较为容易地变更及/或改良上述实施方式。因而，应该解释为，本领域技术人员所实施的变更形态或改良形态只要未脱离权利要求书中记载的权利要求的权利范围，该变更形态或该改良形态就仍包括在本权利要求的权利范围内。

产业上的可利用性

根据本发明，能够提供延迟检波电路以及利用此延迟检波电路的接收装置。

Claims

1.一种延迟检波电路，执行基于接收到的接收波对由发送装置发送的数据进行解码的解码处理的一部分，其特征在于包括：

延迟相关运算部，对所述接收波进行延迟相关运算；

捕捉部，基于所述延迟相关运算部的输出检验所述接收波是否为由所述发送装置发送的通信信号；以及

输出部，向基于所述延迟相关运算部的输出进行所述数据的解码的解码部输出所述延迟相关运算部的输出，

其中，所述捕捉部包括：

图形候选存储部，将一符号的形状的候选作为图形候选而预先存储多个；

形状生成部，生成基于所述延迟相关运算部的输出的一符号的形状；

比较部，将所述形状生成部的一符号的形状与所述多个图形候选的各候选进行比较；以及

一致判定部，当由所述比较部比较的所述形状生成部的一符号的形状与多个图形候选的其中之一多次一致时，判定所述接收波为由所述发送装置发送的通信信号。

2.根据权利要求1所述的延迟检波电路，其特征在于，所述形状生成部包括：

平方运算部，对所述延迟相关运算部的输出进行平方；

阈值比较部，通过比较所述平方运算部的输出与指定的阈值，将所述平方运算部的输出二进制化；以及

寄存部，存储一符号的所述阈值比较部的输出。

3.根据权利要求1所述的延迟检波电路，其特征在于：

所述一符号的形状用多个比特来表示，

所述图形候选是通过预先确定所述各比特的值而形成的指定的比特图形，

所述多个图形候选的比特图形互不相同，对于所述多个图形候选的至少其中之一而言，所述各比特的至少其中之一的值为任意。

4.根据权利要求1至3中任一项所述的延迟检波电路，其特征在于还包括：调整在以对应于一符号的时间长度的时间间隔进行指定处理时的所述时间间隔，以便在一符号的时间上的中央位置进行解码的追踪部。

5.根据权利要求4所述的延迟检波电路，其特征在于，所述追踪部包括：

第二寄存部，存储对一符号的所述延迟相关运算部的输出进行平方所得的平方结果；以及

间隔调整部，对存储在所述第二寄存部中的一符号的平方结果，将在时间上位于中央的中央位置的值、在时间上先于所述中央位置的先行位置的值以及在时间上后于所述中央位置的后行位置的值分别进行比较，根据其比较结果调整所述时间间隔。

6.根据权利要求1至3中任一项所述的延迟检波电路，其特征在于还包括：基于所述延迟相关运算部的输出进行所述数据的解码的解码部。

7.根据权利要求6所述的延迟检波电路，其特征在于，所述解码部包括：

第三寄存器，存储一符号的所述延迟相关运算部的输出；以及

数据解码部，基于位于所述第三寄存器的中央的中央位置的值来解码数据。

8.根据权利要求6所述的延迟检波电路，其特征在于，所述解码部包括：

第二数据解码部，基于位于所述第三寄存器的中央的中央位置的值、在时间上先于所述中央位置的先行位置的值以及在时间上后于所述中央位置的后行位置的值来解码数据。

9.根据权利要求6所述的延迟检波电路，其特征在于：

所述通信信号，采用具备前导部和有效载荷部的帧结构，

所述捕捉部，在基于所述延迟相关运算部的输出捕捉到由所述发送装置发送的所述接收波的通信信号时，还基于所述解码部的输出检测所述前导部的结束。

10.一种接收装置，其特征在于包括：

从传输路径取出基于通信信号的接收波的耦合部；

基于由所述耦合部取出的接收波对所述通信信号的数据进行解码的接收部；以及由流经所述传输路径的电力生成驱动所述接收部的驱动电力的受电部，其中，所述接收部具备权利要求1至9中任一项所述的延迟检波电路。