KR20120088971A - 표시장치 및 이를 갖는 표시장치 세트 - Google Patents

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Abstract

표시장치는 기판, 게이트 라인, 데이터 라인, 화소, 및 게이트 드라이버를 포함한다. 게이트 라인은 기판 상에 제1 방향으로 연장된다. 데이터 라인은 기판 상에 제1 방향과 다른 제2 방향으로 연장된다. 화소는 게이트 라인 및 데이터 라인에 연결된다. 게이트 드라이버는 게이트 라인에 연결되어 게이트 신호를 출력하고 기판 상에 박막 공정으로 구비된다. 기판은 화소가 구비되는 표시 영역 및 표시 영역 외의 비표시 영역을 포함하고, 비표시 영역은 표시 영역을 적어도 두 개의 표시 영역으로 분할하고, 게이트 드라이버는 분할된 적어도 두 개의 표시 영역 중 인접한 두 표시 영역 사이의 비표시 영역에 구비된다.

Description

표시장치 및 이를 갖는 표시장치 세트 {DISPLAY AND DISPLAY SET HAVING THE SAME}
본 발명은 표시장치 및 이를 갖는 표시장치 세트에 관한 것으로, 더욱 상세하게는 향상된 표시특성을 갖는 대면적(large area) 표시장치 및 이를 갖는 표시장치 세트에 관한 것이다.
일반적으로, 액정표시장치는 영상을 표시하는 표시패널 및 표시패널을 구동시키는 구동 회로로 이루어진다. 표시패널에는 다수의 화소가 구비되고, 구동 회로로부터 출력된 데이터 신호와 게이트 신호를 다수의 화소로 제공하는 데이터 라인들과 게이트 라인들이 더 구비된다.
그런데, 일반 표시패널에 비하여 상대적으로 긴 신호 라인, 특히 게이트 라인을 갖는 대면적 표시패널의 경우, 입력된 신호가 신호 라인을 따라 전달되면서 왜곡되는 현상이 나타난다. 따라서, 대면적 표시패널은 일반 표시패널에 비해 상대적으로 표시 품질이 좋지 않다.
따라서, 본 발명의 목적은 향상된 표시특성을 갖는 대면적 표시장치 및 이를 갖는 표시장치 세트를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 기판, 게이트 라인, 데이터 라인, 화소, 및 게이트 드라이버를 포함한다.
상기 게이트 라인은 상기 기판 상에 제1 방향으로 연장된다. 상기 데이터 라인은 상기 기판 상에 상기 제1 방향과 다른 제2 방향으로 연장된다. 상기 화소는 상기 게이트 라인 및 상기 데이터 라인에 연결된다. 상기 게이트 드라이버는 상기 게이트 라인에 연결되어 게이트 신호를 출력하고 상기 기판 상에 박막 공정으로 구비된다.
상기 기판은 상기 화소가 구비되는 표시 영역 및 상기 표시 영역 외의 비표시 영역을 포함하고, 상기 비표시 영역은 상기 표시 영역을 적어도 두 개의 표시 영역으로 분할하고, 상기 게이트 드라이버는 상기 분할된 적어도 두 개의 표시 영역 중 인접한 두 표시 영역 사이의 비표시 영역에 구비된다.
본 발명의 다른 실시예에 따른 표시장치 세트는 복수의 표시장치 및 새시를 포함한다.
상기 표시장치들은 각각 구동 신호를 출력하는 구동 회로 및 상기 구동 신호를 받아 영상을 표시하는 표시패널을 포함한다. 상기 새시는 매트릭스 형태로 배열되고 상기 표시장치들을 일대일로 수용하는 복수의 개구를 갖는다. 상기 구동 회로는 상기 표시패널의 일측에 인접하게 배치되고, 상기 표시장치들은 서로 상기 표시패널의 타측에 인접하게 배치된다.
이와 같은 표시장치 및 표시장치 세트에 따르면, 게이트 드라이버를 표시패널의 표시면 중앙부 또는 내에 구성함으로써, 상대적으로 긴 신호 라인을 따라 전송되는 게이트 신호가 왜곡되는 것을 방지하여, 표시장치의 표시 품질을 개선할 수 있다.
도 1은 본 발명의 표시장치의 일 실시예에 따른 평면도이다.
도 2는 도 1의 게이트 드라이버의 일 실시예에 따른 블록도이다.
도 3은 도 1의 게이트 드라이버의 다른 실시예에 따른 블록도이다.
도 4는 본 발명의 표시장치의 다른 실시예에 따른 평면도이다.
도 5는 도 4의 제2 게이트 드라이버의 블록도이다.
도 6은 본 발명의 표시장치의 또 다른 실시예에 따른 평면도이다.
도 7은 도 6의 제3 게이트 드라이버의 블록도이다.
도 8은 도 2, 도 3, 도 5, 또는 도 7의 스테이지의 회로도이다.
도 9는 본 발명의 표시장치의 또 다른 실시예에 따른 평면도이다.
도 10은 본 발명의 표시장치 세트의 일 실시예에 따른 평면도이다.
도 11은 본 발명의 표시장치 세트의 다른 실시예에 따른 평면도이다.
도 12는 본 발명의 표시장치 세트의 다른 실시예에 따른 평면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 표시장치의 일 실시예에 따른 평면도이다.
도 1을 참조하면, 상기 표시장치(100)는 표시패널(110), 데이터 드라이버(131, 132), 게이트 드라이버(150), 및 타이밍 컨트롤러(120)를 포함한다.
상기 타이밍 컨트롤러(120)는 외부 장치로부터 영상 신호(RGB) 및 제어 신호(미도시)를 수신하여 상기 데이터 드라이버(131, 132)의 데이터 포맷에 맞도록 상기 영상 신호(RGB)의 데이터 포맷을 변환하고, 포맷 변환된 영상 신호(R'G'B')를 상기 데이터 드라이버(131, 132)로 제공한다. 또한, 도 1에 도시되지 않았지만, 상기 타이밍 컨트롤러(120)는 데이터 제어신호, 예를 들어, 출력개시신호 및 수평개시신호 등을 상기 데이터 드라이버(131, 132)로 제공한다. 상기 타이밍 컨트롤러(120)는 게이트 제어신호, 예를 들어, 수직개시신호, 수직클럭신호, 및 수직클럭바신호 등을 상기 게이트 드라이버(150)로 제공한다.
상기 데이터 드라이버(131, 132)는 상기 타이밍 컨트롤러(120)로부터 제공되는 상기 데이터 제어신호에 응답해서 상기 포맷 변환된 영상 신호(R'G'B')를 데이터 전압들로 변환하여 출력한다. 상기 출력된 데이터 전압들은 상기 표시패널(110)로 인가된다.
상기 데이터 드라이버(131, 132)는 상기 표시패널(110)의 좌측 상부에 구비된 제1 데이터 드라이버(131) 및 상기 표시패널(110)의 우측 상부에 구비된 제2 데이터 드라이버(131)를 포함한다. 상기 제1 데이터 드라이버(131)는 연성 인쇄회로기판(145)을 통하여 상기 표시패널(110)과 연결된 제1 인쇄회로기판(141)에 구비되고, 상기 제2 데이터 드라이버(132)는 연성 인쇄회로기판(145)을 통하여 상기 표시패널(110)과 연결된 제2 인쇄회로기판(142)에 구비된다.
도 1에서, 상기 표시장치(100)는 서로 분리된 제1 및 제2 인쇄회로기판(141, 142)을 갖는 것으로 도시하였으나, 실시형태에 따라 하나의 인쇄회로기판이 사용될 수 있다.
상기 제1 데이터 드라이버(131)는 상기 제1 인쇄회로기판(141)에 형성된 복수의 데이터 드라이버 IC를 포함할 수 있고, 상기 제2 데이터 드라이버(132)는 상기 제2 인쇄회로기판(142)에 형성된 복수의 데이터 드라이버 IC를 포함할 수 있다.
상기 표시패널(110)은 다수의 게이트 라인(GL11~GLn1, GL12~GLn2), 상기 게이트 라인들(GL11~GLn1, GL12~GLn2)과 교차하는 다수의 데이터 라인(DL1~DLm), 및 화소들(PX)을 포함한다. 상기 화소들(PX)은 동일한 구성 및 기능을 가지므로, 설명의 편의를 위해 도 1에는 하나의 화소를 예로써 도시하였다.
도시되지 않았지만, 상기 표시패널(110)은 상기 게이트 라인들(GL11~GLn1, GL12~GLn2), 상기 데이터 라인들(DL1~DLm), 및 화소 전극(PE)이 형성되는 제1 기판 및 상기 제1 기판과 마주하고 컬러필터가 구비되는 제2 기판을 포함할 수 있다. 상기 제1 및 제2 기판 사이에는 액정층이 구비된다.
각 화소(PX)는 박막 트랜지스터(TR)를 포함하고, 상기 박막 트랜지스터(TR)는 대응하는 게이트 라인으로 공급되는 게이트 신호에 응답하여 턴-온되고, 대응하는 데이터 라인으로 공급된 데이터 전압을 화소 전극으로 출력한다. 도 1에 도시되지 않았지만, 상기 액정층을 사이에 두고 상기 화소 전극과 마주하여 구비된 공통 전극(CE)은 상기 화소 전극(PE)과 액정 커패시터(Clc)를 형성하여 상기 액정층에 전계를 형성한다.
상기 게이트 라인들(GL11~GLn1, GL12~GLn2)은 상기 게이트 드라이버(150)에 연결되고, 상기 데이터 라인들(DL1~DLm)은 상기 제1 및 제2 데이터 드라이버(131, 132)에 연결된다. 상기 게이트 라인들(GL11~GLn1, GL12~GLn2)은 상기 게이트 드라이버(150)로부터 제공되는 게이트 신호들을 수신하고, 상기 데이터 라인들(DL1~DLm)은 상기 데이터 드라이버(131, 132)로부터 제공되는 데이터 전압들을 수신한다.
상기 표시패널(110)은 복수의 화소(PX)가 구비되는 표시영역(DA)과 상기 표시영역(DA) 외의 비표시 영역(PA)을 포함한다. 상기 표시영역(DA)은 상기 게이트 드라이버(150)의 좌측에 위치된 제1 표시영역(DA1)과 상기 게이트 드라이버(150)의 우측에 위치된 제2 표시영역(DA2)으로 구분된다.
상기 게이트 라인들(GL11~GLn1, GL12~GLn2)은 상기 제1 및 제2 표시영역(DA1, DA2)의 상부에서 하부까지 순차적으로 배열되고, 상기 게이트 라인들(GL11~GLn1, GL12~GLn2)은 상기 제1 표시영역(DA1)에 배열된 제1 게이트 라인들(GL11~GLn1) 및 상기 제2 표시영역(DA2)에 배열된 제2 게이트 라인들(GL12~GLn2)로 구분된다. 상기 데이터 라인들(DL1~DLm)은 상기 제1 표시영역(DA1)의 좌측부터 상기 제2 표시영역(DA2)의 우측까지 순차적으로 배열된다.
상기 게이트 드라이버(150)는 상기 타이밍 컨트롤러(120)로부터 제공되는 상기 게이트 제어신호에 응답해서 게이트 신호를 순차적으로 출력한다. 다만, 실시형태에 따라, 상기 게이트 제어신호는 상기 제1 인쇄회로기판(141) 또는 상기 제2 인쇄회로기판(142)에 구비된 드라이버 IC로부터 제공될 수 있다.
도 1에 도시된 바와 같이, 상기 게이트 드라이버(150)는 상기 제1 및 제2 표시영역(DA1, DA2) 사이의 비표시 영역(PA)에 박막 공정으로 구비된다. 상기 게이트 드라이버(150)의 좌측은 상기 제1 게이트 라인들(GL11~GLn1)과 연결되며, 상기 게이트 드라이버(150)의 우측은 상기 제2 게이트 라인들(GL12~GLn2)과 연결된다.
상기 게이트 드라이버(150)는 상기 제1 게이트 라인들(GL11~GLn1) 중 대응하는 제1 게이트 라인 및 상기 제2 게이트 라인들(GL12~GLn2) 중 대응하는 제2 게이트 라인에 게이트 신호를 동시에 제공한다.
따라서, 게이트 드라이버를 상기 표시패널(110)의 일측에 구비하는 것과 비교할 때, 게이트 드라이버를 상기 표시패널(110)의 중심부에 구비하면, 상기 게이트 드라이버(150)에서 출력된 신호가 상대적으로 짧은 길이의 게이트 라인을 따라 전달되므로, 상기 게이트 드라이버(150)에서 출력된 신호가 왜곡되어 전달되는 것을 방지할 수 있다. 또한, 상기 표시패널(110)의 가장자리에 게이트 드라이버를 구비할 필요가 없으므로, 상기 표시패널(110) 가장자리의 비표시 영역을 좁게 형성할 수 있다.
도면에 도시되지 않았으나, 상기 표시패널(110)은 상기 표시패널(110)의 가장자리에 구비되어 상기 제1 기판 및 상기 제2 기판을 결합시키고 상기 액정층을 실링하는 결합 부재를 더 포함할 수 있다. 상기 결합 부재는 상기 게이트 드라이버(150)에 구비되지 않으므로, 상기 결합 부재에 의한 상기 게이트 드라이버(150)의 오작동을 방지할 수 있다.
상기 게이트 드라이버(150)의 구체적인 설명은 아래 첨부된 도면을 참조하여 자세히 기재한다.
도 2는 도 1의 게이트 드라이버의 일 실시예에 따른 블록도이다.
상기 게이트 드라이버(150)는 회로부(CP) 및 상기 회로부(CP)에 인접하게 구비된 배선부(LP)를 포함한다.
상기 회로부(CP)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1~SRCn+1)를 포함하고, 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1)는 출력단자(OUT)로 제1 내지 제n 게이트 신호를 순차적으로 출력한다.
상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 각각은 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 오프전압단자(V1), 리셋단자(RE), 캐리단자(CR), 및 출력단자(OUT)를 포함한다.
상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 중 홀수번째 스테이지(SRC1, SRC3,..., SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭 신호(CKV)가 제공되고, 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 중 짝수번째 스테이지(SRC2,..., SRCn)의 상기 제1 클럭단자(CK1)에는 상기 제1 클럭 신호(CKV)와 다른 위상을 갖는 제2 클럭 신호(CKVB)가 제공된다. 한편, 상기 홀수번째 스테이지(SRC1, SRC3,..., SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭 신호(CKVB)가 제공되고, 상기 짝수번째 스테이지(SRC2,..., SRCn)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭 신호(CKV)가 제공된다.
상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 각각의 제1 입력단자(IN1)에는 개시신호(STV) 또는 이전 스테이지의 게이트 신호가 입력된다. 구체적으로, 상기 제1 스테이지(SRC1)의 상기 제1 입력단자(IN1)에는 상기 회로부(CP)의 동작이 개시하는 상기 개시신호(STV)가 제공된다. 상기 제2 내지 제n+1 스테이지(SRC2~SRCn+1) 각각의 제1 입력단자(IN1)에는 이전 스테이지의 게이트 신호가 입력된다.
한편, 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 각각의 제2 입력단자(IN2)에는 다음 스테이지의 캐리신호가 입력된다. 상기 제n+1 스테이지(SRCn+1)는 상기 n번째 스테이지(SRCn)의 제2 입력단자(IN2)에 캐리신호를 제공하기 위하여 더미로 마련된 스테이지이다. 상기 제n+1 스테이지(SRCn+1) 아래에는 스테이지가 존재하지 않으므로 상기 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 다음 스테이지의 캐리신호 대신에 상기 개시신호(STV)가 제공된다.
상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 상기 오프전압단자(V1)에는 오프전압(VSS)이 제공되고, 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 리셋단자(RE)에는 상기 n+1번째 스테이지(SRCn+1)로부터 출력된 제n+1 게이트 신호가 제공된다.
상기 홀수번째 스테이지(SRC1, SRC3,..., SRCn+1)의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제1 클럭 신호(CKV)가 게이트 신호로서 출력되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제2 클럭 신호(CKVB)가 게이트 신호로서 출력된다. 상기 제2 내지 제n+1 스테이지(SRC2~SRCn+1)의 캐리단자(CR)로부터 출력된 캐리신호는 이전 스테이지의 제2 입력단자(IN2)로 제공된다. 또한, 상기 제1 내지 제n 스테이지(SRC1~SRCn)의 출력단자(OUT)로부터 각각 출력된 제1 내지 제n 게이트 신호는 다음 스테이지의 제1 입력단자(IN1)로 제공된다.
한편, 상기 배선부(LP)는 상기 제1 내지 제5 신호 라인(SL1, SL2, SL3, SL4, SL5)을 포함한다.
상기 제1 신호 라인(SL1)은 상기 타이밍 컨트롤러(120)로부터 상기 오프전압(VSS)을 입력받는다. 상기 제2 신호 라인(SL2)은 상기 타이밍 컨트롤러(120)로부터 상기 제1 클럭 신호(CKV)를 입력받고, 상기 제3 신호 라인(SL3)은 상기 타이밍 컨트롤러(120)로부터 상기 제2 클럭 신호(CKVB)를 입력받는다. 상기 제4 신호 라인(SL4)은 상기 타이밍 컨트롤러(120)로부터 제공된 상기 개시신호(STV)를 상기 제1 스테이지(SRC1)의 제1 입력단자(IN1) 및 상기 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)로 제공한다. 상기 제5 신호 라인(SL5)은 상기 제n+1 스테이지로(SRCn+1)부터 출력된 제n+1 게이트 신호를 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)로 제공한다.
상기 제5 신호 라인(SL5), 제4 신호 라인(SL4), 제3 신호 라인(SL3), 제2 신호 라인(SL2), 및 제1 신호 라인(SL1)은 순차적으로 상기 회로부(CP)에 인접하여 배치될 수 있다. 따라서, 상기 제1 신호 라인(SL1)은 다른 라인들(SL2~SL5)보다 상기 제1 표시패널(101)의 외곽에 배치될 수 있다.
상기 제1 내지 제n 스테이지(SRC1~SRCn)의 출력단자들(OUT)은 상기 제1 게이트 라인들(GL11~GLn1) 중 대응하는 제1 게이트 라인에 연결되는 제1 출력단자들(OUT11~OUTn1) 및 상기 제2 게이트 라인들(GL12~GLn2) 중 대응하는 제2 게이트 라인에 연결되는 제2 출력단자들(OUT12~OUTn2)에 연결된다.
구체적으로, 상기 게이트 드라이버(150)는 인접한 두 스테이지 사이 영역을 따라 연장되고, 상기 제1 내지 제5 신호 라인(SL1~SL5)과 교차하는 복수의 출력 라인(OL1~OLn)을 포함하며, 상기 제1 게이트 라인들(GL11~GLn1) 또는 상기 제2 게이트 라인들(GL12~GLn2)은 상기 출력 라인들(OL1~OLn)을 통해 상기 제1 내지 제n 스테이지(SRC1~SRCn)에 연결된다. 예를 들어, 상기 제1 내지 제5 신호 라인들(SL1~SL5)이 제1 및 제2 게이트 라인들(GL11~GLn1, GL12~GLn2)과 동일한 층에 구비될 경우, 상기 출력 라인들(OL1~OLn)은 상기 제1 내지 제5 신호 라인들(SL1~SL5)과 절연되게 상기 데이터 라인들(DL1~DLm)이 구비된 층 또는 상기 화소 전극(PE)이 구비된 층에 구비될 수 있다. 상기 제1 내지 제5 신호 라인들(SL1~SL5)이 상기 데이터 라인들(DL1~DLm)과 동일한 층에 구비될 경우, 상기 출력 라인들(OL1~OLn)은 상기 제1 내지 제5 신호 라인들(SL1~SL5)과 절연되게 상기 제1 및 제2 게이트 라인들(GL11~GLn1, GL12~GLn2)이 구비된 층 또는 상기 화소 전극(PE)이 구비된 층에 구비될 수 있다. 또한, 상기 제1 내지 제5 신호 라인들(SL1~SL5)이 상기 화소 전극(PE)과 동일한 층에 구비될 경우, 상기 출력 라인들(OL1~OLn)은 상기 제1 내지 제5 신호 라인들(SL1~SL5)과 절연되게 상기 데이터 라인들(DL1~DLm)이 구비된 층 또는 상기 제1 및 제2 게이트 라인들(GL11~GLn1, GL12~GLn2)이 구비된 층에 구비될 수 있다.
도 2에는 상기 제1 게이트 라인들(GL11~GLn1)이 상기 출력 라인들(OL1~OLn)을 통해 상기 제1 내지 제n 스테이지(SRC1~SRCn)에 연결되는 것을 예로써 도시하였다. 상기 제1 내지 제n 스테이지(SRC1~SRCn)의 출력단자들(OUT)에서 출력된 게이트 신호들은 상기 제1 출력 단자들(OUT11~OUTn1)을 통해 상기 제1 게이트 라인들(GL11~GLn1)로 입력되고, 상기 제2 출력 단자들(OUT12~OUTn2)을 통해 상기 제2 게이트 라인들(GL12~GLn2)로 입력된다. 따라서, 상기 제1 및 제2 게이트 라인들(GL11~GLn1, GL12~GLn2) 중 서로 대응하는 제1 및 제2 게이트 라인에는 동일한 게이트 신호가 입력된다.
도면에 도시되지 않았지만, 상기 제1 내지 제5 신호 라인들(SL1~SL5)이 단면상 상기 제1 및 제2 게이트 라인들(GL11~GLn1, GL12~GLn2)과 동일한 층(layer) 상에 구비되는 경우, 상기 제1 내지 제n 스테이지(SRC1~SRCn)의 출력단자(OUT)에서 상기 제1 출력 단자들(OUT11~OUTn1)로 연결되는 라인들은 상기 제1 내지 제n 스테이지들(GL11~GLn1, GL12~GLn2) 중 인접한 두 스테이지 사이의 공간에 단면상 상기 데이터 라인들(DL1~DLm)과 동일한 층 상에 구비될 수 있다.
도 3은 도 1의 게이트 드라이버의 다른 실시예에 따른 블록도이다. 도 3의 게이트 드라이버(150)에 관한 구체적인 설명에 있어서, 도 2에 설명된 구성과 동일한 구성에 대하여는 동일한 참조부호를 병기하고 중복되는 설명을 생략한다.
상기 게이트 드라이버(150)는 배선부(LP), 상기 배선부(LP)의 좌측에 인접하게 구비된 제1 회로부(CP1), 및 상기 배선부(LP)의 우측에 인접하게 구비된 제2 회로부(CP2)를 포함한다.
상기 제1 회로부(CP1)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC11~SRC(n+1)1)를 포함하고, 상기 제1 내지 제n+1 스테이지(SRC11~SRC(n+1)1)의 출력단자들(OUT)은 상기 제1 게이트 라인들(GL11~GLn1)에 연결되어 제1 내지 제n 게이트 신호를 순차적으로 출력한다.
상기 제2 회로부(CP2)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC12~SRC(n+1)2)를 포함하고, 상기 제1 내지 제n+1 스테이지(SRC12~SRC(n+1)2)의 출력단자들(OUT)은 상기 제2 게이트 라인들(GL12~GLn2)에 연결되어 제1 내지 제n 게이트 신호를 순차적으로 출력한다.
상기 제1 및 제2 회로부(CP1, CP2)는 상기 배선부(LP)를 중심으로 서로 대칭적으로 구성될 수 있다. 또한, 상기 제1 회로부(CP1)의 제1 내지 제n+1 스테이지(SRC11~SRC(n+1)1) 중 대응하는 스테이지와 상기 제2 회로부(CP2)의 제1 내지 제n+1 스테이지(SRC12~SRC(n+1)2) 중 대응하는 스테이지는 실질적으로 서로 동일하게 구성되어, 상기 제1 게이트 라인들(GL11~GLn1) 중 대응하는 제1 게이트 라인 및 상기 제2 게이트 라인들(GL12~GLn2) 중 대응하는 제2 게이트 라인에 동일한 신호를 제공한다.
구체적으로, 상기 제1 회로부(CP1)의 제1 스테이지(SRC11)와 상기 제2 회로부(CP2)의 제1 스테이지(SRC12)는 동일하게 구성되고, 상기 제1 회로부(CP1)의 제1 스테이지(SRC11) 및 상기 제2 회로부(CP2)의 제1 스테이지(SRC11)의 오프전압단자(V1), 제1 클럭단자(CK1), 제2 클럭단자(CK2), 및 제1 입력단자(IN1)에는 각각 제1 내지 제4 신호라인(SL1~SL4)에서 입력된 동일한 신호를 수신하므로, 상기 제1 표시영역(DA1)의 제1 게이트 라인(GL11) 및 상기 제2 표시영역(DA2)의 제1 게이트 라인(GL12)에 동일한 게이트 신호를 출력한다.
도 4는 본 발명의 표시장치의 다른 실시예에 따른 평면도이다. 도 4의 표시장치(200)에 관한 구체적인 설명에 있어서, 도 1에 설명된 구성과 동일한 구성에 대하여는 동일한 참조부호를 병기하고 중복되는 설명을 생략한다.
상기 표시장치(200)는 제1 표시영역(DA1) 및 제2 표시영역(DA2) 사이에 구비된 제1 게이트 드라이버(150) 및 상기 제1 표시영역(DA1)을 사이에 두고 상기 제1 게이트 드라이버(150)와 마주하여 구비된 제2 게이트 드라이버(160)를 더 포함한다.
도 4를 참고하면, 상기 제1 및 제2 게이트 드라이버(150, 160)는 상기 표시패널(110)에 박막 공정으로 구비된다. 상기 제1 게이트 드라이버(150)는 제2 게이트 라인들(GL12~GLn2)과 연결되며, 상기 제2 게이트 드라이버(160)는 제1 게이트 라인들(GL11~GLn1)과 연결된다. 다만, 도 1에서와 같이 상기 제1 게이트 드라이버(150)는 상기 제2 게이트 라인들(GL12~GLn2) 뿐만 아니라 상기 제1 게이트 라인들(GL11~GLn1)에도 연결될 수 있다.
도 5는 도 4의 제2 게이트 드라이버의 블록도이다. 도 5의 제2 게이트 드라이버(160)에 관한 구체적인 설명에 있어서, 도 2에 설명된 구성과 동일한 구성에 대하여는 동일한 참조부호를 병기하고 중복되는 설명을 생략한다.
상기 제2 게이트 드라이버(160)는 회로부(CP) 및 상기 회로부(CP)에 인접하게 구비된 배선부(LP)를 포함한다.
상기 회로부(CP)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1~SRCn+1)를 포함하고, 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1)는 출력단자(OUT)로 제1 내지 제n 게이트 신호를 순차적으로 출력한다.
상기 배선부(LP)는 상기 제1 내지 제5 신호 라인(SL1, SL2, SL3, SL4, SL5)을 포함한다.
상기 제1 내지 제n 스테이지(SRC1~SRCn)의 출력단자들(OUT)은 상기 제1 게이트 라인들(GL11~GLn1) 중 대응하는 제1 게이트 라인에 연결되는 제1 출력단자(OUT1~OUTn)에 연결된다.
상기 제1 내지 제n 스테이지(SRC1~SRCn)의 출력단자들(OUT)에서 출력된 게이트 신호들은 상기 제1 출력 단자들(OUT1~OUTn)을 통해 상기 제1 게이트 라인들(GL11~GLn1)로 입력된다.
상기 제1 게이트 드라이버(160)가 상기 제1 게이트 라인들(GL11~GLn1)에도 연결된 경우, 서로 대응하는 게이트 라인에 연결된 상기 제1 게이트 드라이버(150)의 스테이지와 상기 제2 게이트 드라이버(160)의 스테이지는 서로 동일한 게이트 신호를 출력한다.
도 6은 본 발명의 표시장치의 또 다른 실시예에 따른 평면도이다. 도 6의 표시장치(300)에 관한 구체적인 설명에 있어서, 도 1 및 도 4에 설명된 구성과 동일한 구성에 대하여는 동일한 참조부호를 병기하고 중복되는 설명을 생략한다.
상기 표시장치(300)는 제1 표시영역(DA1) 및 제2 표시영역(DA2) 사이에 구비된 제1 게이트 드라이버(150), 상기 제1 표시영역(DA1)을 사이에 두고 상기 제1 게이트 드라이버(150)와 마주하여 구비된 제2 게이트 드라이버(160), 및 상기 제2 표시영역(DA2)을 사이에 두고 상기 제1 게이트 드라이버(150)와 마주하여 구비된 제3 게이트 드라이버(170)를 더 포함한다.
도 6을 참고하면, 상기 제1 내지 제3 게이트 드라이버(150, 160, 170)는 상기 표시패널(110)에 박막 공정으로 구비된다. 상기 제1 게이트 드라이버(150)는 제1 및 제2 게이트 라인들(GL11~GLn1, GL12~GLn2)과 연결되고, 상기 제2 게이트 드라이버(160)는 제1 게이트 라인들(GL11~GLn1)과 연결되며, 상기 제3 게이트 드라이버(170)는 제2 게이트 라인들(GL12~GLn2)과 연결된다.
상기 제1 게이트 라인들(GL11~GLn1)은 상기 제1 및 제2 게이트 드라이버(150, 160)에서 동일한 신호를 각각 수신하고, 상기 제2 게이트 라인들(GL12~GLn2)은 상기 제1 및 제3 게이트 드라이버(150, 170)에서 동일한 신호를 각각 수신한다. 따라서, 상기 제1 및 제2 게이트 라인들(GL11~GLn1, GL12~GLn2)에 게이트 신호를 양단에서 공급하므로, 상대적으로 긴 신호 라인을 따라 게이트 신호가 전달될 때 신호가 왜곡되는 현상을 방지할 수 있다.
도 6에서, 상기 제2 및 제3 게이트 드라이버(160, 170)는 상기 표시패널(110)에 박막 공정으로 구비되는 것으로 예로써 도시하였으나, 실시 형태에 따라 상기 제2 및 제3 게이트 드라이버(160, 170)로부터 제공된 게이트 신호들은 게이트 드라이버 IC(미도시)에 의해 직접 제공될 수 있다.
도 7은 도 6의 제3 게이트 드라이버의 블록도이다. 도 7의 제3 게이트 드라이버(170)에 관한 구체적인 설명에 있어서, 도 2에 설명된 구성과 동일한 구성에 대하여는 동일한 참조부호를 병기하고 중복되는 설명을 생략한다.
상기 제3 게이트 드라이버(170)는 회로부(CP) 및 상기 회로부(CP)에 인접하게 구비된 배선부(LP)를 포함한다.
상기 회로부(CP)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1~SRCn+1)를 포함하고, 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1)는 출력단자(OUT)로 제1 내지 제n 게이트 신호를 순차적으로 출력한다.
상기 배선부(LP)는 상기 제1 내지 제5 신호 라인(SL1, SL2, SL3, SL4, SL5)을 포함한다.
상기 제1 내지 제n 스테이지(SRC1~SRCn)의 출력단자들(OUT)은 상기 제2 게이트 라인들(GL12~GLn2) 중 대응하는 제2 게이트 라인에 연결되는 제1 출력단자들(OUT1~OUTn)에 연결된다.
상기 제1 내지 제n 스테이지(SRC1~SRCn)의 출력단자들(OUT)에서 출력된 게이트 신호들은 상기 제1 출력 단자들(OUT1~OUTn)을 통해 상기 제2 게이트 라인들(GL12~GLn2)로 입력된다.
상기 제1 게이트 드라이버(150)도 상기 제2 게이트 라인들(GL12~GLn2)에도 연결되므로, 서로 대응하는 게이트 라인에 연결된 상기 제1 게이트 드라이버(150)의 스테이지와 상기 제3 게이트 드라이버(170)의 스테이지는 서로 동일한 게이트 신호를 출력한다.
도 8은 도 2, 도 3, 도 5, 또는 도 7의 스테이지의 회로도이다.
상기 스테이지는 풀업 구동부(S11), 풀다운 구동부(S12), 캐리부(S13), 리플 제어부(S14), 및 프레임 리셋부(S15)를 포함한다.
상기 풀업 구동부(S11)는 제1 트랜지스터(TR1) 및 제4 트랜지스터(TR4)를 포함한다.
상기 제1 트랜지스터(TR1)의 소스 전극은 대응하는 게이트 라인(GL)에 전기적으로 연결되고, 상기 제1 트랜지스터(TR1)의 게이트 전극은 상기 제4 트랜지스터(TR4)의 소스 전극과 전기적으로 연결된다. 상기 제1 클럭단자(CK1)에 입력된 신호는 상기 제1 트랜지스터(TR1)의 드레인 전극에 인가된다.
상기 제4 트랜지스터(TR4)의 드레인 전극과 게이트 전극은 전기적으로 서로 연결되어 상기 제4 트랜지스터(TR4)는 다이오드 기능을 수행한다. 상기 제4 트랜지스터(TR4)의 드레인 전극과 게이트 전극에는 개시신호(STV) 또는 이전 스테이지의 캐리신호가 인가된다.
상기 풀다운 구동부(S12)는 제2 트랜지스터(TR2), 제9 트랜지스터(TR9), 및 제14 트랜지스터(TR14)를 포함한다.
상기 제2 트랜지스터(TR2)의 게이트 전극에는 다음 스테이지의 게이트 신호가 인가되고, 상기 제2 트랜지스터(TR2)의 소스 전극에는 상기 오프전압(VSS)이 인가된다. 상기 제2 트랜지스터(TR2)의 드레인 전극은 상기 게이트 라인(GL)에 전기적으로 연결된다.
상기 제9 트랜지스터(TR9)의 게이트 전극에는 다음 스테이지의 게이트 신호가 인가되고, 상기 제9 트랜지스터(TR9)의 소스 전극에는 상기 오프전압(VSS)이 인가된다. 상기 제9 트랜지스터(TR9)의 드레인 전극은 상기 제1 트랜지스터(TR1)의 게이트 전극에 전기적으로 연결된다.
상기 제14 트랜지스터(TR14)의 소스 전극에는 상기 오프전압(VSS)이 인가되고, 상기 제14 트랜지스터(TR14)의 드레인 전극은 상기 게이트 라인(GL)과 전기적으로 연결된다. 상기 제1 및 제2 트랜지스터(TR1, TR2)는 대응하는 게이트 라인의 일단에 연결되고, 상기 제14 트랜지스터(TR14)는 상기 대응하는 게이트 라인의 타단에 연결된다. 상기 제14 트랜지스터(TR14)의 게이트 전극에는 다음 스테이지의 게이트 신호가 인가된다.
상기 캐리부(413)는 제15 트랜지스터(TR15)를 포함한다. 상기 제15 트랜지스터(TR15)의 게이트 전극과 드레인 전극은 각각 상기 제1 트랜지스터(TR1)의 게이트 전극 및 드레인 전극에 연결된다.
상기 제15 트랜지스터(TR15)의 소스 전극에서 출력되는 캐리신호는 상기 제1 트랜지스터(TR1)의 소스 전극에서 출력되는 게이트 신호와 동일하다. 상기 제15 트랜지스터(TR15)의 소스 전극은 다음 스테이지의 제4 트랜지스터의 게이트 전극 및 드레인 전극에 전기적으로 연결되어 상기 캐리신호는 다음 스테이지의 제4 트랜지스터의 게이트 전극 및 드레인 전극에 인가된다.
상기 리플 제어부(S14)는 제3 트랜지스터(TR3), 제5 트랜지스터(TR5), 제7 트랜지스터(TR7), 제8 트랜지스터(TR8), 제10 트랜지스터(TR10), 제11 트랜지스터(TR11), 제12 트랜지스터(TR12), 및 제13 트랜지스터(TR13)를 포함한다.
상기 제3 트랜지스터(TR3)의 소스 전극과 드레인 전극은 각각 상기 제2 트랜지스터(TR2)의 드레인 전극과 소스 전극에 전기적으로 연결된다. 상기 제3 트랜지스터(TR3)의 게이트 전극은 상기 제8 트랜지스터(TR8)의 드레인 전극과 전기적으로 연결된다.
상기 제5 트랜지스터(TR5)의 게이트 전극에는 제2 클럭단자(CK2)에 입력된 신호가 인가되고, 상기 제5 트랜지스터(TR5)의 소스 전극에는 상기 오프전압(VSS)이 인가된다. 상기 제5 트랜지스터(TR5)의 드레인 전극은 상기 제15 트랜지스터(TR15)의 소스 전극과 전기적으로 연결된다.
상기 제7 트랜지스터(TR7)의 게이트 전극과 드레인 전극에는 상기 제1 클럭단자(CK1)로 입력되는 신호가 인가되고, 상기 제7 트랜지스터(TR7)의 소스 전극은 상기 제8 트랜지스터(TR8)의 드레인 전극과 전기적으로 연결된다.
상기 제8 트랜지스터(TR8)의 드레인 전극은 상기 제7 트랜지스터(TR7)의 소스 전극 및 상기 제3 트랜지스터(TR3)의 게이트 전극과 전기적으로 연결된다. 또한, 상기 제8 트랜지스터(TR8)의 소스 전극에는 상기 오프전압(VSS)이 인가되고, 상기 제8 트랜지스터(TR8)의 게이트 전극은 상기 제13 트랜지스터(TR13)의 게이트 전극, 상기 제15 트랜지스터(TR15)의 소스 전극, 및 상기 제5 트랜지스터(TR5)의 드레인 전극과 전기적으로 연결된다.
상기 제10 트랜지스터(TR10)의 게이트 전극에는 상기 제1 클럭단자(CK1)로 입력된 신호가 인가되고, 상기 제10 트랜지스터(TR10)의 드레인 전극은 상기 제5 트랜지스터(TR5)의 드레인 전극, 상기 제8 트랜지스터(TR8)의 게이트 전극, 상기 제13 트랜지스터(TR13)의 게이트 전극, 및 상기 제15 트랜지스터(TR15)의 소스 전극에 전기적으로 연결된다. 상기 제10 트랜지스터(TR10)의 소스 전극은 상기 제11 트랜지스터(TR11)의 소스 전극, 상기 제6 트랜지스터(TR6)의 드레인 전극, 상기 제9 트랜지스터(TR9)의 드레인 전극, 상기 제4 트랜지스터(TR4)의 소스 전극, 상기 제1 트랜지스터(TR1)의 게이트 전극, 및 상기 제15 트랜지스터(TR15)의 게이트 전극과 전기적으로 연결된다.
상기 제11 트랜지스터(TR11)의 게이트 전극에는 상기 제2 클럭단자(CK2)에 입력된 신호가 인가되고, 상기 제11 트랜지스터(TR11)의 소스 전극에는 상기 제10 트랜지스터(TR10)의 소스 전극, 상기 제6 트랜지스터(TR6)의 드레인 전극, 상기 제9 트랜지스터(TR9)의 드레인 전극, 상기 제1 트랜지스터(TR1)의 게이트 전극, 및 상기 제15 트랜지스터(TR15)의 게이트 전극이 전기적으로 연결된다. 상기 제11 트랜지스터(TR11)의 드레인 전극에는 상기 개시신호(STV) 또는 이전 스테이지의 캐리신호가 인가된다.
상기 제12 트랜지스터(TR12)의 게이트 전극 및 소스 전극에는 상기 제1 클럭단자(CK1)에 입력된 신호가 인가되고, 상기 제12 트랜지스터(TR12)의 드레인 전극은 상기 제13 트랜지스터(TR13)의 소스 전극, 상기 제7 트랜지스터(TR7)의 소스 전극, 및 상기 제8 트랜지스터(TR8)의 드레인 전극과 전기적으로 연결된다.
상기 제13 트랜지스터(TR13)의 드레인 전극에는 상기 오프전압(VSS)이 인가되고, 상기 제13 트랜지스터(TR13)의 소스 전극은 상기 제12 트랜지스터(TR12)의 드레인 전극, 상기 제7 트랜지스터(TR7)의 소스 전극, 및 상기 제8 트랜지스터(TR8)의 드레인 전극과 전기적으로 연결된다. 상기 제13 트랜지스터(TR13)의 게이트 전극은 상기 제8 트랜지스터(TR8)의 게이트 전극 및 상기 제15 트랜지스터(TR15)의 소스 전극과 전기적으로 연결된다.
상기 프레임 리셋부(S15)는 상기 제6 트랜지스터(TR6)를 포함한다.
상기 제6 트랜지스터(TR6)의 게이트 전극에는 마지막 스테이지의 게이트 신호가 인가되고, 상기 제6 트랜지스터(TR6)의 드레인 전극에는 상기 제4 트랜지스터(TR4)의 소스 전극 및 상기 제1 트랜지스터(TR1)의 게이트 전극이 전기적으로 연결된다. 또한, 상기 제6 트랜지스터(TR6)의 소스 전극에는 상기 오프전압(VSS)이 인가된다.
마지막 스테이지의 게이트 신호가 상기 제6 트랜지스터(TR6)에 인가되면, 상기 제6 트랜지스터(TR6)가 턴온되어 상기 오프전압(VSS)이 상기 제1 트랜지스터(TR1)의 게이트 전극에 인가되어 모든 스테이지를 리셋한다.
상기 제1 내지 제15 트랜지스터(TR1~TR15)는 아몰포스 실리콘, 폴리 실리콘, 또는 산화물 반도체를 포함할 수 있다. 구체적으로, 상기 제1 및 제2 표시영역(DA1, DA2)에 구비된 박막 트랜지스터가 아몰포스 실리콘을 반도체층으로 형성될 경우, 상기 제1 내지 제15 트랜지스터(TR1~TR15)는 아몰포스 실리콘을 반도체층으로 형성될 수도 있으나, 폴리 실리콘 또는 산화물 반도체을 반도체층으로 형성될 수도 있다. 상기 제1 내지 제15 트랜지스터(TR1~TR15)가 폴리 실리콘 또는 산화물 반도체를 반도체층으로 형성될 경우, 단위 면적당 트랜지스터의 수인 집적률을 높일 수 있어, 하나의 스테이지가 형성되는 영역의 폭을 더 좁게 할 수 있다.
도 9는 본 발명의 표시장치의 또 다른 실시예에 따른 평면도이다. 도 9의 표시장치(400)에 관한 구체적인 설명에 있어서, 도 1에 설명된 구성과 동일한 구성에 대하여는 동일한 참조부호를 병기하고 중복되는 설명을 생략한다.
상기 타이밍 컨트롤러(420)는 외부 장치로부터 영상 신호(RGB) 및 제어 신호(미도시)를 수신하여 상기 데이터 드라이버(431, 432, 433)의 데이터 포맷에 맞도록 상기 영상 신호(RGB)의 데이터 포맷을 변환하고, 포맷 변환된 영상 신호(R'G'B')를 상기 데이터 드라이버(431, 432, 433)로 제공한다.
상기 데이터 드라이버(431, 432, 433)는 상기 타이밍 컨트롤러(420)로부터 제공되는 상기 데이터 제어신호에 응답해서 상기 포맷 변환된 영상 신호(R'G'B')를 데이터 전압들로 변환하여 출력한다. 상기 출력된 데이터 전압들은 상기 표시패널(410)로 인가된다.
상기 데이터 드라이버(431, 432, 433)는 상기 표시패널(410)의 좌측 상부에 구비된 제1 데이터 드라이버(431), 상기 표시패널(410)의 중앙 상부에 구비된 제2 데이터 드라이버(432), 및 상기 표시패널(410)의 우측 상부에 구비된 제3 데이터 드라이버(433)를 포함한다. 상기 제1 데이터 드라이버(431)는 연성 인쇄회로기판(445)을 통하여 상기 표시패널(410)과 연결된 제1 인쇄회로기판(441)에 구비되고, 상기 제2 데이터 드라이버(432)는 연성 인쇄회로기판(445)을 통하여 상기 표시패널(410)과 연결된 제2 인쇄회로기판(442)에 구비되며, 상기 제3 데이터 드라이버(433)는 연성 인쇄회로기판(445)을 통하여 상기 표시패널(410)과 연결된 제3 인쇄회로기판(443)에 구비된다.
도 9에서, 상기 표시장치(400)는 서로 분리된 제1 내지 제3 인쇄회로기판(441, 442, 443)을 갖는 것으로 도시하였으나, 실시형태에 따라 하나의 인쇄회로기판이 사용될 수 있다.
상기 표시패널(410)은 복수의 화소(PX)가 구비되는 표시영역(DA)과 상기 표시영역(DA) 외의 비표시 영역(PA)을 포함한다. 상기 표시영역(DA)은 좌측부터 우측으로 제1 표시영역(DA1), 제2 표시영역(DA2), 및 제3 표시영역(DA3)으로 구분된다.
상기 게이트 라인들(GL11~GLn1, GL12~GLn2, GL13~GLn3)은 상기 제1 내지 제3 표시영역(DA1~DA3)의 상부에서 하부까지 순차적으로 배열되고, 상기 게이트 라인들(GL11~GLn1, GL12~GLn2, GL13~GLn3)은 상기 제1 표시영역(DA1)에 배열된 제1 게이트 라인들(GL11~GLn1), 상기 제2 표시영역(DA2)에 배열된 제2 게이트 라인들(GL12~GLn2), 및 상기 제3 표시영역(DA3)에 배열된 제3 게이트 라인들(GL13~GLn3)로 구분된다. 상기 데이터 라인들(DL1~DLm)은 상기 제1 표시영역(DA1)의 좌측부터 상기 제2 표시영역(DA2)의 우측까지 순차적으로 배열된다.
도 1에 도시된 바와 같이, 상기 게이트 드라이버(450~480)는 상기 표시패널(410)의 좌측부터 우측으로 제1 게이트 드라이버(450), 제2 게이트 드라이버(460), 제3 게이트 드라이버(470), 및 제4 게이트 드라이버(480)를 포함하고, 상기 제1 내지 제4 게이트 드라이버(450~480)는 상기 비표시 영역(PA)에 박막 공정으로 구비된다.
상기 제1 게이트 드라이버(450)는 상기 제1 게이트 라인들(GL11~GLn1)의 좌측 단자들에 연결되고, 상기 제2 게이트 드라이버(460)는 상기 제1 게이트 라인들(GL11~GLn1)의 우측 단자들 및 상기 제2 게이트 라인들(GL12~GLn2)의 좌측 단자들에 연결되며, 상기 제3 게이트 드라이버(470)는 상기 제2 게이트 라인들(GL12~GLn2)의 우측 단자들 및 상기 제3 게이트 라인들(GL13~GLn3)의 좌측 단자들에 연결되고, 상기 제4 게이트 드라이버(480)는 상기 제3 게이트 라인들(GL13~GLn3)의 우측 단자들에 연결된다.
상기 제1 게이트 라인들(GL11~GLn1) 각각에는 상기 제1 및 제2 게이트 드라이버(450, 460)에서 동일한 신호가 입력되고, 상기 제2 게이트 라인들(GL12~GLn2) 각각에는 상기 제2 및 제3 게이트 드라이버(460, 470)에서 동일한 신호가 입력되며, 상기 제3 게이트 라인들(GL13~GLn3) 각각에는 상기 제3 및 제4 게이트 드라이버(470, 480)에서 동일한 신호가 입력된다. 따라서, 대면적 표시장치에서 상대적으로 긴 게이트 라인을 따라 신호가 전달될 때 발생되는 게이트 신호의 왜곡을 방지할 수 있다.
도면에 도시되지 않았으나, 상기 표시장치(400)는 상기 제1 및 제4 게이트 드라이버(450, 480)를 포함하지 않을 수 있다. 구체적으로, 상기 제1 및 제4 게이트 드라이버(450, 480)를 표시장치에서 제거하면, 상기 제1 및 제4 게이트 드라이버(450, 480)를 포함하는 표시장치에 비해 얇은 폭의 새시를 갖는 표시장치를 제작할 수 있다.
도면에 도시되지 않았으나, 실시형태에 따라 상기 표시장치는 표시영역을 3개 이상으로 분할하는 4개 이상의 게이트 드라이버를 구비할 수 있다. 또한, 새시의 폭을 줄이기 위해, 표시영역을 3개 이상으로 분할하는 경우에 가장 좌측의 표시영역의 좌측 및 가장 우측의 표시영역의 우측의 비표영역에는 게이트 드라이버를 구비하지 않을 수 있다.
도 10은 본 발명의 표시장치 세트의 일 실시예에 따른 평면도이다.
도 1, 도 4, 도 6, 및 도 9에 도시된 표시장치는 복수 개가 하나로 조립되어 표시장치 세트, 즉 디지털 정보 표시장치(Digital Information Display)로 사용될 수 있다.
상기 표시장치 세트는 행렬 형태로 배열된 복수의 표시장치를 포함할 수 있는데, 도 10은 2개의 표시장치가 열 방향으로 조립된 표시장치 세트를 나타낸다.
상기 표시장치 세트(500)는 제1 표시패널(110) 및 제2 표시패널(210)을 포함하고 상기 제1 및 제2 표시패널(110, 210)은 새시(590)에 의해 하나로 결합되어 배치된다.
상기 제1 표시패널(110)은 상기 제1 표시패널(110)의 상부에 인접하게 배치된 제1 및 제2 인쇄회로기판(141, 142)과 연성 인쇄회로기판(미도시)을 통하여 연결된다. 상기 제1 및 제2 인쇄회로기판(141, 142)은 상기 제1 표시패널(110)의 배면에 배치된다.
상기 제2 표시패널(210)은 상기 제2 표시패널(210)의 하부에 인접하게 배치된 제3 및 제4 인쇄회로기판(241, 242)과 연성 인쇄회로기판(미도시)을 통하여 연결된다. 상기 제3 및 제4 인쇄회로기판(241, 242)은 상기 제2 표시패널(210)의 배면에 배치된다.
도 10에 도시된 바와 같이, 상기 제1 및 제2 표시패널(110, 210)은 상기 연성 인쇄회로기판이 부착되지 않은 반대측이 서로 인접하게 배치된다. 상기 제1 및 제2 표시패널(110, 210)은 상기 연성 인쇄회로기판이 부착되는 측보다 상기 연성 인쇄회로기판이 부착되지 않는 측의 비표시영역을 좁게 형성할 수 있다. 따라서, 상기 연성 인쇄회로기판이 부착되지 않은 측면이 서로 인접하게 상기 제1 및 제2 표시패널(110, 210)을 배치하여 상기 제1 및 제2 표시패널(110, 210) 사이의 새시의 폭을 감소시킬 수 있다.
도 11은 본 발명의 표시장치 세트의 다른 실시예에 따른 평면도이다. 도 11은 2개의 표시장치가 행 방향으로 조립된 표시장치 세트를 나타낸다.
상기 표시장치 세트(600)는 제1 표시패널(110) 및 제2 표시패널(210)을 포함하고 상기 제1 및 제2 표시패널(110, 210)은 새시(690)에 의해 하나로 결합되어 배치된다.
상기 제1 표시패널(110)은 상기 제1 표시패널(110)의 상부에 인접하게 배치된 제1 및 제2 인쇄회로기판(141, 142)과 연성 인쇄회로기판(미도시)을 통하여 연결된다. 상기 제1 및 제2 인쇄회로기판(141, 142)은 상기 제1 표시패널(110)의 배면에 배치된다.
상기 제2 표시패널(210)은 상기 제2 표시패널(210)의 상부에 인접하게 배치된 제3 및 제4 인쇄회로기판(241, 242)과 연성 인쇄회로기판(미도시)을 통하여 연결된다. 상기 제3 및 제4 인쇄회로기판(241, 242)은 상기 제2 표시패널(210)의 배면에 배치된다.
도 11에 도시된 바와 같이, 상기 제1 및 제2 표시패널(110, 210)의 측면은 서로 인접하게 배치된다. 도 1과 같이, 표시영역의 중심부에 게이트 드라이버를 구비하고, 표시영역의 가장 좌측 및 가장 우측에 게이트 드라이버를 구비하지 않는 경우, 예를 들어, 도 1의 표시장치를 참고할 때, 상기 제1 표시영역(DA1)의 좌측과 상기 제2 표시영역(DA2)의 우측에 게이트 드라이버를 구비하지 않은 표시패널을 사용하는 경우, 상기 표시장치 세트(600)에서 상기 제1 및 제2 표시패널(110, 210) 사이의 새시의 폭을 감소시킬 수 있다.
도 12는 본 발명의 표시장치 세트의 다른 실시예에 따른 평면도이다. 도 12의 표시장치 세트에 관한 구체적인 설명에 있어서, 도 10 및 도 11에 설명된 구성과 동일한 구성에 대하여는 동일한 참조부호를 병기하고 중복되는 설명을 생략한다.
상기 표시장치 세트(700)는 2행 2열로 배열된 제1 표시패널(110), 제2 표시패널(210), 제3 표시패널(310), 및 제4 표시패널(410)을 포함하고 상기 제1 내지 제4 표시패널(110, 210, 310, 410)은 새시(790)에 의해 하나로 결합되어 배치된다.
상기 제1 표시패널(110)은 상기 제1 표시패널(110)의 상부에 인접하게 배치된 제1 및 제2 인쇄회로기판(141, 142)과 연성 인쇄회로기판(미도시)을 통하여 연결된다. 상기 제1 및 제2 인쇄회로기판(141, 142)은 상기 제1 표시패널(110)의 배면에 배치된다.
상기 제2 표시패널(210)은 상기 제2 표시패널(210)의 하부에 인접하게 배치된 제3 및 제4 인쇄회로기판(241, 242)과 연성 인쇄회로기판(미도시)을 통하여 연결된다. 상기 제3 및 제4 인쇄회로기판(241, 242)은 상기 제2 표시패널(210)의 배면에 배치된다.
상기 제3 표시패널(310)은 상기 제3 표시패널(310)의 상부에 인접하게 배치된 제5 및 제6 인쇄회로기판(341, 342)과 연성 인쇄회로기판(미도시)을 통하여 연결된다. 상기 제5 및 제6 인쇄회로기판(341, 342)은 상기 제3 표시패널(310)의 배면에 배치된다.
상기 제4 표시패널(410)은 상기 제4 표시패널(410)의 하부에 인접하게 배치된 제7 및 제7 인쇄회로기판(441, 342)과 연성 인쇄회로기판(미도시)을 통하여 연결된다. 상기 제7 및 제8 인쇄회로기판(441, 342)은 상기 제4 표시패널(410)의 배면에 배치된다.
도 12에 도시된 바와 같이, 상기 제1 및 제2 표시패널(110, 210)은 연성 인쇄회로기판이 부착되지 않은 반대측이 서로 인접하게 배치된다. 또한, 상기 제3 및 제4 표시패널(310, 410)은 연성 인쇄회로기판이 부착되지 않은 반대측이 서로 인접하게 배치된다.
또한, 상기 제1 및 제3 표시패널(110, 310)의 측면은 서로 인접하게 배치되고, 상기 제2 및 제4 표시패널의 측면(210, 410)은 서로 인접하게 배치된다. 도 1과 같이, 표시영역의 중심부에 게이트 드라이버를 구비하고, 상기 제1 표시영역(DA1)의 좌측과 상기 제2 표시영역(DA2)의 우측에 게이트 드라이버를 구비하지 않은 표시패널을 사용하는 경우, 상기 표시장치 세트(400)에서 상기 제1 및 제3 표시패널(110, 310) 사이 및 상기 제2 및 제4 표시패널(210, 410) 사이의 새시의 폭을 감소시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치 110: 표시패널
120: 타이밍 컨트롤러 131: 제1 데이터 드라이버
132: 제2 데이터 드라이버 141: 제1 인쇄회로기판
143: 제2 인쇄회로기판 145: 연성 인쇄회로기판
150: 제1 게이트 드라이버 160: 제2 게이트 드라이버
170: 제3 게이트 드라이버

Claims (21)

  1. 기판;
    상기 기판 상에 제1 방향으로 연장된 게이트 라인;
    상기 기판 상에 상기 제1 방향과 다른 제2 방향으로 연장된 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인에 연결되는 화소;
    상기 게이트 라인에 연결되어 게이트 신호를 출력하고 상기 기판 상에 박막 공정으로 구비되는 게이트 드라이버를 포함하고,
    상기 기판은 상기 화소가 구비되는 표시 영역 및 상기 표시 영역 외의 비표시 영역을 포함하고, 상기 비표시 영역은 상기 표시 영역을 적어도 두 개의 표시 영역으로 분할하고, 상기 게이트 드라이버는 상기 분할된 적어도 두 개의 표시 영역 중 인접한 두 표시 영역 사이의 비표시 영역에 구비되는 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서, 상기 기판은 상기 비표시 영역에 의해 분할되는 제1 표시 영역 및 제2 표시 영역을 포함하고, 상기 게이트 드라이버는 상기 제1 및 제2 표시 영역 사이의 비표시 영역에 구비된 제1 게이트 드라이버를 포함하는 것을 특징으로 하는 표시장치.
  3. 제2항에 있어서, 상기 제1 게이트 드라이버는 상기 제1 게이트 드라이버에 의해 분할된 상기 제1 표시 영역의 게이트 라인 및 상기 제2 표시 영역의 게이트 라인에 게이트 신호를 출력하는 것을 특징으로 하는 표시장치.
  4. 제2항에 있어서, 상기 게이트 라인은 상기 제1 표시 영역에 구비된 복수의 제1 게이트 라인 및 상기 제2 표시 영역에 구비된 복수의 제2 게이트 라인을 포함하고, 상기 제1 게이트 드라이버는 상기 제1 게이트 라인들 중 대응하는 제1 게이트 라인 및 상기 제2 게이트 라인들 중 대응하는 제2 게이트 라인에 각각 연결되는 복수의 스테이지 및 상기 스테이지들에 클럭 신호를 제공하는 신호 라인을 포함하는 것을 특징으로 하는 표시장치.
  5. 제4항에 있어서, 상기 게이트 드라이버는 인접한 두 스테이지 사이에서 연장되어 구비된 복수의 출력 라인을 포함하고, 상기 제1 게이트 라인 및 상기 제2 게이트 라인 중 적어도 하나는 상기 출력 라인들 중 대응하는 출력 라인을 통해 상기 스테이지들 중 대응하는 스테이지에 연결되며, 상기 출력 라인들은 상기 신호 라인과 절연되게 교차하는 것을 특징으로 하는 표시장치.
  6. 제2항에 있어서, 상기 게이트 라인은 상기 제1 표시 영역에 구비된 복수의 제1 게이트 라인 및 상기 제2 표시 영역에 구비된 복수의 제2 게이트 라인을 포함하고, 상기 제1 게이트 드라이버는 상기 제1 게이트 라인들 중 대응하는 제1 게이트 라인에 각각 연결되는 복수의 제1 스테이지, 상기 제2 게이트 라인들 중 대응하는 제2 게이트 라인에 각각 연결되는 복수의 제2 스테이지, 및 상기 제1 및 제2 스테이지들에 클럭 신호를 제공하는 신호 라인을 포함하는 것을 특징으로 하는 표시장치.
  7. 제2항에 있어서, 상기 게이트 드라이버는 상기 제1 표시 영역을 사이에 두고 상기 제1 게이트 드라이버와 마주하여 구비된 제2 게이트 드라이버를 더 포함하는 것을 특징으로 하는 표시장치.
  8. 제7항에 있어서, 상기 제2 게이트 드라이버는 상기 제1 표시 영역의 게이트 라인에 게이트 신호를 출력하고, 상기 제1 게이트 드라이버는 상기 제2 표시 영역의 게이트 라인에 게이트 신호를 출력하는 것을 특징으로 하는 표시장치.
  9. 제7항에 있어서, 상기 게이트 라인은 상기 제1 표시 영역에 구비된 복수의 제1 게이트 라인 및 상기 제2 표시 영역에 구비된 복수의 제2 게이트 라인을 포함하고, 상기 제1 게이트 드라이버는 상기 제1 게이트 라인들 중 대응하는 제1 게이트 라인에 각각 연결되는 복수의 제1 스테이지 및 상기 제1 스테이지들에 클럭 신호를 제공하는 제1 신호 라인을 포함하고, 상기 제2 게이트 드라이버는 상기 제2 게이트 라인들 중 대응하는 제2 게이트 라인에 각각 연결되는 복수의 제2 스테이지 및 상기 제2 스테이지들에 클럭 신호를 제공하는 제2 신호 라인을 포함하는 것을 특징으로 하는 표시장치.
  10. 제7항에 있어서, 상기 게이트 드라이버는 상기 제2 표시 영역을 사이에 두고 상기 제1 게이트 드라이버와 마주하여 구비된 제3 게이트 드라이버를 더 포함하는 것을 특징으로 하는 표시장치.
  11. 제10항에 있어서, 상기 게이트 라인은 상기 제1 표시 영역에 구비된 복수의 제1 게이트 라인 및 상기 제2 표시 영역에 구비된 복수의 제2 게이트 라인을 포함하고, 상기 제1 게이트 드라이버는 상기 제1 게이트 라인들 중 대응하는 제1 게이트 라인 및 상기 제2 게이트 라인들 중 대응하는 제2 게이트 라인에 각각 연결되는 복수의 제1 스테이지 및 상기 제1 스테이지들에 클럭 신호를 제공하는 제1 신호 라인을 포함하는 것을 특징으로 표시장치.
  12. 제10항에 있어서, 상기 제2 게이트 드라이버는 상기 제1 표시 영역의 게이트 라인에 게이트 신호를 출력하고, 상기 제3 게이트 드라이버는 상기 제2 표시 영역의 게이트 라인에 게이트 신호를 출력하는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 제2 게이트 드라이버는 상기 제1 게이트 라인들 중 대응하는 제1 게이트 라인에 각각 연결되는 복수의 제2 스테이지 및 상기 제2 스테이지들에 클럭 신호를 제공하는 제2 신호 라인을 포함하고, 상기 제3 게이트 드라이버는 상기 제2 게이트 라인들 중 대응하는 제2 게이트 라인에 각각 연결되는 복수의 제3 스테이지 및 상기 제3 스테이지들에 클럭 신호를 제공하는 제3 신호 라인을 포함하는 것을 특징으로 하는 표시장치.
  14. 제1항에 있어서, 상기 기판은 상기 비표시 영역에 의해 분할되는 제1 표시 영역, 제2 표시 영역, 및 제3 표시 영역을 포함하고, 상기 게이트 드라이버는 상기 제1 및 제2 표시 영역 사이의 비표시 영역에 구비된 제1 게이트 드라이버 및 상기 제2 및 제3 표시 영역 사이의 비표시 영역에 구비된 제2 게이트 드라이버를 포함하는 것을 특징으로 하는 표시장치.
  15. 제14항에 있어서, 상기 게이트 드라이버는 상기 제1 표시 영역을 사이에 두고 상기 제1 게이트 드라이버와 마주하여 구비된 제3 게이트 드라이버를 더 포함하는 것을 특징으로 하는 표시장치.
  16. 제15항에 있어서, 상기 게이트 드라이버는 상기 제3 표시 영역을 사이에 두고 상기 제2 게이트 드라이버와 마주하여 구비된 제4 게이트 드라이버를 더 포함하는 것을 특징으로 하는 표시장치.
  17. 제1항에 있어서, 상기 데이터 라인에 데이터 전압을 인가하는 데이터 드라이버를 더 포함하고, 상기 데이터 드라이버는 상기 기판의 일측에 인접하게 구비되는 것을 특징으로 하는 표시장치.
  18. 제17항에 있어서, 상기 데이터 드라이버에 영상 신호 및 데이터 제어 신호를 출력하고 상기 게이트 드라이버에 게이트 제어 신호를 출력하는 타이밍 컨트롤러를 더 포함하고, 상기 데이터 드라이버는 상기 영상 신호 및 상기 데이터 제어 신호를 근거로 상기 데이터 전압을 출력하고, 상기 게이트 드라이버는 상기 게이트 제어 신호를 근거로 상기 게이트 신호를 출력하는 것을 특징으로 하는 표시장치.
  19. 각각 구동 신호를 출력하는 구동 회로 및 상기 구동 신호를 받아 영상을 표시하는 표시패널을 포함하는 복수의 표시장치; 및
    매트릭스 형태로 배열되고 상기 표시장치들을 일대일로 수용하는 복수의 개구를 갖는 새시를 포함하고,
    상기 구동 회로는 상기 표시패널의 일측에 인접하게 배치되고, 상기 표시장치들은 서로 상기 표시패널의 타측에 인접하게 배치되는 것을 특징으로 하는 표시장치 세트.
  20. 제19항에 있어서, 상기 표시장치들은,
    제1 구동 신호를 출력하는 제1 구동 회로 및 상기 제1 구동 신호를 받아 영상을 표시하는 제1 표시패널을 포함하는 제1 표시장치; 및
    제2 구동 신호를 출력하는 제2 구동 회로 및 상기 제2 구동 신호를 받아 영상을 표시하는 제2 표시패널을 포함하는 제2 표시장치를 포함하고,
    상기 새시는 적어도 상기 제1 표시패널의 가장자리 및 적어도 상기 제2 표시패널의 가장자리를 커버하며, 상기 제1 구동 회로는 상기 제1 표시패널의 일측에 인접하게 구비되고, 상기 제2 구동 회로는 상기 제2 표시패널의 일측에 인접하게 구비되며, 상기 제1 표시패널의 타측 및 상기 제2 표시패널의 타측은 서로 인접하게 배치되는 것을 특징으로 하는 표시장치 세트.
  21. 제20항에 있어서, 상기 표시장치들은,
    제3 구동 신호를 출력하는 제3 구동 회로 및 상기 제3 구동 신호를 받아 영상을 표시하는 제3 표시패널을 포함하는 제3 표시장치; 및
    제4 구동 신호를 출력하는 제4 구동 회로 및 상기 제4 구동 신호를 받아 영상을 표시하는 제4 표시패널을 포함하는 제4 표시장치를 더 포함하고,
    상기 새시는 적어도 상기 제3 표시패널의 가장자리 및 적어도 상기 제4 표시패널의 가장자리를 커버하며, 상기 제3 구동 회로는 상기 제3 표시패널의 일측에 인접하게 구비되고, 상기 제4 구동 회로는 상기 제4 표시패널의 일측에 인접하게 구비되며, 상기 제3 표시패널의 타측 및 상기 제4 표시패널의 타측은 서로 인접하게 배치되는 것을 특징으로 하는 표시장치 세트.
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