KR20120041131A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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데쯔노리 마루야마
다까쯔구 오마따
유스께 노나까
다쯔야 혼다
아끼하루 미야나가
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 산화물 반도체를 사용한 트랜지스터에 있어서, 소스 및 드레인간의 리크 전류를 저감한다.
게이트 절연막(112)에 접하는 제 1 게이트막(114)으로서 인듐과 질소를 갖고, 밴드 갭이 2.8전자 볼트 미만인 화합물 도전체를 사용한다. 이 화합물 도전체는 일 함수가 5전자 볼트 이상, 바람직하게는 5.5전자 볼트 이상이기 때문에, 산화물 반도체막(106)의 전자 농도를 매우 낮게 유지할 수 있고, 결과적으로, 소스 및 드레인간의 리크 전류가 저감된다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목 되어 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 넓게 활용되어 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 넓게 알려져 있지만, 실리콘계 반도체 이외의 재료로서 산화물 반도체가 주목 되어 있다.
예를 들어, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/cm3미만인 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물을 사용한 트랜지스터가 개시 되어 있다(특허 문헌 1 참조).
산화물 반도체를 사용한 트랜지스터는, 비정질 실리콘을 사용한 트랜지스터보다 동작이 빠르고 다결정 실리콘을 사용한 트랜지스터보다 제조하기 쉽지만, 게이트 전위가 소스 전위와 같은 상태(즉, 게이트 전압이 0볼트인 상태)에 있어서도, 소스 및 드레인간에 전류(리크 전류)가 흐르는 현상(소위, 노멀리 온)이 생긴다.
(특허 문헌 1) 일본국 특개2006-165528호 공보
본 발명의 일 형태에서는 게이트 전압이 0볼트라도, 소스 및 드레인간에 흐르는 단위 채널당의 전류가 1×10-13A/□이하, 바람직하게는 1×10-14A/□ 이하인 트랜지스터, 또는 그것과 비슷한 특성을 갖는 반도체 장치 및 그 장치의 제작 방법을 제공한다. 또한, 단위 채널당의 전류란, 트랜지스터의 채널 길이와 채널 폭의 비율(채널 길이/채널 폭)을 전류값에 곱한 것이고, 다양한 채널길이, 채널 폭을 갖는 트랜지스터간의 특성을 비교할 때 편리하다.
또한, 본 발명의 일 형태는 새로운 구조의 반도체 장치 또는 그 반도체 장치의 제작 방법을 제공하는 것을 과제로 한다. 특히, 소비 전력을 저감할 수 있거나, 또는 신뢰성이 높은 반도체 장치, 또는 그 반도체 장치의 제작 방법을 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 인듐을 갖는 산화물 반도체막과, 인듐과 질소를 갖고 밴드 갭이 2.8전자 볼트 미만, 바람직하게는 2.3전자 볼트 미만인 화합물 도전체의 막과, 그 사이에 형성된 절연막을 갖는 반도체 장치이다.
또한, 본 발명의 일 형태는, 인듐과 질소를 갖고 밴드 갭이 2.8전자 볼트 미만, 바람직하게는 2.3전자 볼트 미만인 화합물 도전체의 막에 접속하여 절연막을 형성하는 공정과, 절연막 위에 인듐을 갖는 산화물 반도체막을 형성하는 공정을 갖는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는 인듐을 갖는 산화물 반도체막 위에 절연막을 형성하는 공정과, 절연막에 접하고, 인듐과 질소를 갖고, 밴드 갭이 2.8전자 볼트 미만, 바람직하게는 2.3전자 볼트 미만인 화합물 도전체의 막을 형성하는 공정을 갖는 반도체 장치의 제작 방법이다.
상기 내용에 있어서, 화합물 도전체의 일 함수는 5전자 볼트 이상, 바람직하게는 5.5전자 볼트 이상이면 좋다. 또한, 상기 내용에 있어서 화합물 도전체의 막은 질소를 포함하는 분위기에서 스퍼터링법에 의하여 형성되어도 좋다. 또한, 상기 내용에 있어서 화합물 도전체의 막은 산소 농도가 5% 이하의 분위기에서 스퍼터링법에 의하여 형성되어도 좋다. 상기 내용에 있어서 화합물 도전체의 이온화 포텐셜은 7전자 볼트 이상, 바람직하게는 7.5볼트 이상이면 좋다.
또한, 상기 내용에서, 화합물 도전체는 모든 구성 원소에 있어서 질소의 비율이 10atoms% 이상 50atoms% 이하, 인듐의 비율이 10atoms% 이상 50atoms% 이하라도 좋다. 또한, 그 외에 갈륨이나 아연이나 산소를 가져도 좋다. 이들의 구성 원소의 함유 비율은 그 합계가 100atoms%를 넘지 않는 값을 취한다.
또한, 상기 농도 범위는, 러더퍼드 후방 산란법, 수소 전방 산란법 또는 2차 이온 질량 분석법을 사용하여 측정한 경우의 것이다.
또한, 상기 내용에서 산화물 반도체막의 도너(donor) 또는 억셉터(acceptor)의 농도는 1×1012cm-3 이하로 하면 좋다. 여기서, 도너 또는 억셉터란, 전자나 홀을 방출하여 이온화한 원자를 가리키고, 같은 원소라도 이온화하지 않는 원자는 포함하지 않는다. 예를 들어, 전자나 홀을 방출할 수 있는 원자의 반도체막 중의 농도가 1×1018cm-3이고, 그 원자 중의 0.01%가 이온화하여, 전자를 방출하는 경우, 도너 농도는 1×1018cm-3의 0.01%인 1×1014cm-3이다.
산화물 반도체는 실리콘 반도체와 다르고 도핑에 의하여 N형 반도체와 P형 반도체를 나누어 형성하기 어렵기 때문에, 실리콘 반도체와 같은 PN접합을 형성할 수 없다. 따라서, 산화물 반도체를 사용한 트랜지스터는 반도체막에 금속 등의 도전성 재료를 접합한 도체 반도체 접합(금속 반도체 접합이라고도 함)을 사용한다. 특히, 소스 전극이나 드레인 전극에서는 오믹 접합이 되는 도체 반도체 접합을 사용한다.
PN접합으로 하면 역방향에 큰 저항이 되지만 오믹 접합이 되는 도체 반도체 접합으로는 저항이 크지 않고, 반도체막의 캐리어 농도가 높으면 게이트 전압이 0볼트라도 소스 및 드레인간에 큰 전류가 흐른다. 그래서, 반도체막의 도너 또는 억셉터의 농도를 매우 낮게 함으로써 리크 전류를 저감할 수 있다고 생각된다.
밴드 갭이 3.2전자 볼트인 산화물 반도체로는, 실온에서의 열 여기에 의한 캐리어 농도는 1×10-7cm-3이고 실리콘 반도체(밴드 갭1.1전자 볼트)의 1×1011cm-3보다 작다.
그러나, 소스 전극이나 드레인 전극을 상술한 바와 같은 도체 반도체 접합으로 형성하면, 반도체막 중의 도너나 억셉터의 농도가 충분히 작아도, 도체로부터 반도체에 대한 전자의 주입에 의하여 반도체막에 상응한 전자가 존재하여, 소스 및 드레인간의 절연성을 손실하는 요인이 된다. 이러한 전자를 배제하기 위하여는 트랜지스터의 게이트에 일 함수가 큰 재료를 사용할 필요가 있다. 특히, 상술한 과제를 달성하기 위하여는 일 함수가 5전자 볼트 이상, 바람직하게는 5.5전자 볼트 이상의 재료를 사용할 필요가 있다.
보다 엄밀하게는, 반도체막의 전자 친화력보다 0.7전자 볼트 이상 큰 일 함수의 재료를 사용하는 것이 바람직하다. 게이트 절연막이 무한히 얇은 조건에서는, 트랜지스터의 임계값은 게이트의 일 함수 및 반도체막의 전자 친화력에 의거하여 산출된다. 예를 들어, 반도체막의 전자 친화력이 4.6전자 볼트, 게이트의 일 함수가 5.5전자 볼트이면 트랜지스터의 임계값은 ＋0.9볼트이지만, 게이트 일 함수가 4.3전자 볼트이면 트랜지스터의 임계값은 －0.3볼트로 된다.
물론, 게이트 절연막의 두께가 유한한 값을 갖는 경우에는, 트랜지스터의 임계값은 게이트 절연막의 영향을 받아, 게이트 절연막이 산화실리콘 환산으로 100nm 이상인 트랜지스터에서는, 임계값의 결정에 있어서의 게이트의 일 함수의 기여는 작아진다. 한편, 채널 길이가 100nm 이하의 트랜지스터에서는, 게이트 절연막의 실효적인 두께를 매우 작게(산화실리콘 환산으로 10nm 이하) 할 필요가 있기 때문에 상술한 계산이 타당하다.
즉, 채널 길이가 충분히 크고, 게이트 절연막이 산화실리콘 환산으로 100nm 이상인 트랜지스터에서는 게이트의 일 함수는 그다지 중요하지 않지만, 상술한 바와 같은 채널 갈이가 100nm 이하이고, 게이트 절연막의 실효적인 두께가 산화실리콘 환산으로 10nm 이하의 트랜지스터에서는, 게이트의 일 함수는 트랜지스터 특성을 결정하는 데 중요한 요인이 된다.
또한, 게이트 전압이 0볼트이고 단위 채널당의 소스 및 드레인간의 전류가 1×10-13A/□ 이하로 하기 위하여는 임계값은 ＋0.7볼트 이상인 것이 바람직하다. 마찬가지로, 게이트 전압이 0 볼트이고 단위 채널당의 드레인 전류가 1×10-14A/□ 이하로 하기 위하여는 임계값은 ＋0.8볼트 이상인 것이 바람직하다.
그러나, 이러한 일 함수가 큰 재료는, 백금계 귀금속과 같이 고가이고 또 매장량이 적기 때문에, 공업적으로 사용하기 위하여는 장애가 크다. 본 발명자는 백금계 귀금속에 대신한 일 함수가 큰 재료를 탐색한 결과, 적어도 하나의 상기 형태에 기재되는 화합물 도전체는 도 8a에 도시한 바와 같은 밴드 구조를 갖고, 5전자 볼트 이상, 바람직하게는 5.5전자 볼트 이상의 일 함수를 갖는 것을 발견하였다.
즉, 이들의 재료는 자외선 광전자 분광법에 의하여 이온화 포텐셜(Ip, 가전자 대역 Ec와 진공 준위 Evac의 에너지 차)이 7전자 볼트 이상, 전형적으로는 7.8전자 볼트 정도인 것이 확인되었다. 또한, 투과율 측정에 의하여 얻어진 밴드 갭(Eg)은 2.8전자 볼트 미만이었다. 또한, 캐리어가 n형 반도체이고 캐리어 농도가 1×1018cm-3 이상이기 때문에, 페르미 레벨은 전도 대역(Ec) 부근에 있다.
따라서, 일 함수(W)는 전자 친화력(χ)과 같다고 간주하여도 좋다. 따라서, 일 함수는 도 8a에 도시한 바와 같이, 이온화 포텐셜(Ip)－밴드 갭(Eg)에 의하여 산출되고, 5전자 볼트 이상인 것이 알 수 있다.
또한, 밴드 갭은 화합물 도전체의 막 중의 질소의 비율이 높아질수록 저하하고, 한편, 이온화 포텐셜은 거의 변동하지 않는다. 따라서, 일 함수는 질소 비율이 높아질수록 크게 된다.
도 8b는 스퍼터링법에 의하여 화합물 도전체의 막을 제작할 때의 분위기와 얻어지는 막의 밴드 갭의 관계를 도시한 것이고, 도 8b의 실선 및 흰 동그라미 마크는 분위기를 아르곤과 질소로 하는 경우의 것이지만, 성막시의 질소의 유량이 클수록 밴드 갭이 저하되는 경향이 도시되어 있다.
한편, 도 8b의 점선 및 삼각형은 분위기를 산소와 질소로 하는 것이다. 분위기의 산소 농도를 25%로 한 경우에는 반도 갭은 3전자 볼트 이상, 전형적으로는 3.3전자 볼트 정도로 된다. 그래서, 일 함수는 4.5전자 볼트 정도로 저하된다.
이러한 화합물 도전체의 막을 게이트로 하는 트랜지스터를 제작한 결과, 도 9에 도시한 바와 같이 게이트 전압이 0볼트라도, 소스 및 드레인간의 단위 채널당의 전류가 1×10-14A/□ 이하라는 특성이 얻을 수 있었다.
도 9에는 트랜지스터(채널길이 2.9μm, 채널 폭 10.1μm, 게이트 절연막(비유전율 4.1)30nm)의 게이트 전압(Vg)과, 소스 및 드레인간의 전류(Id)의 관계를 도시하는 것이고, 이 도면에서 상기 화합물 도전체(일 함수 5전자 볼트)를 게이트 전극에 사용한 트랜지스터의 특성(「A」라고 표기된 곡선)은 보통의 질화탄탈(일 함수 4.6전자 볼트)을 게이트 전국에 사용한 트랜지스터의 특성(「B」라고 표기된 곡선)보다 0.3볼트 정도 플러스측에 있고 게이트가 0볼트이면 소스 및 드레인간의 전류는 측정 하한(1×10-14A) 이하로 되어 있다.
상기 내용은 트랜지스터의 특성에 관한 것이었지만, 트랜지스터에 한정되지 않고, 반도체막, 절연막과 도전막의 적층 구조를 갖는 반도체 장치(다이오드 등)에서도 동일한 효과가 얻어진다. 이로써, 본 발명의 일 형태에 의하여 뛰어난 전기 특성을 갖는 트랜지스터나 다이오드 등의 반도체 장치가 제공된다.
도 1a 내지 도 1c는 본 발명의 일 형태인 반도체 장치의 일례를 도시한 상면도 및 단면도.
도 2a 및 도 2b는 본 발명의 일 형태인 반도체 장치의 일례를 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 일 형태인 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 4a 내지 도 4e는 본 발명의 일 형태인 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 5a 내지 도 5e는 본 발명의 일 형태인 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 6a 내지 도 6e는 본 발명의 일 형태인 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 7a 내지 도 7c는 본 발명의 일 형태인 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 8a 및 도 8b는 본 발명의 일 형태의 효과를 설명한 도면.
도 9는 본 발명의 일 형태의 효과를 설명한 도면.
도 10a 내지 도 10f는 본 발명의 응용예를 설명한 도면.
이하에 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되는 것이 아니고, 그 형태 및 상세한 사항을 다양하게 변경시킬 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명하는 데에 동일한 것을 가리키는 부호는 상이한 도면 간에서도 공통적으로 사용한다. 또한, 동일한 것을 가리키는 경우에는 해치 패턴을 동일하게 하고, 특히 부호를 붙이지 않는 경우가 있다.
또한, '제 1', '제 2'라고 붙이는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
또한, 본 명세서에서 산화물이란, 그 물질(화합물을 포함함)에 포함되는 질소, 산소, 불소, 유황, 셀렌, 염소, 브롬, 텔루르, 요오드가 점유하는 비율(mol비)이 전체의 25% 이상이고, 또한 상술한 원소에 대한 산소의 비율(mol비)이 70% 이상의 것을 말한다.
또한, 본 명세서에서 금속 원소란, 희 가스 원소, 수소, 붕소, 탄소, 질소, 16족 원소(산소 등), 17족 원소(불소 등) 실리콘, 인, 게르마늄, 비소, 안티몬 이외의 모든 원소를 가리킨다.
또한, 본 명세서에서, '어느 금속 원소를 주된 금속 성분으로 한다'라는 표현은, 그 물질 중에 복수의 금속 원소가 있는 경우에, 상기 금속 원소가 금속 원소 전체의 50% 이상을 점유하는 경우를 말한다. 또한, 'n종의 금속 원소 M1, M2, ‥, Mn을 주된 금속 성분으로 한다'라는 표현은, 금속 원소 M1, M2, ‥, Mn의 각각의 점유하는 비율의 총합이 금속 원소 전체의 {(1-2-n)×100}[%] 이상을 점유하는 경우를 말한다.
또한, 본 명세서에서 기재되는 막중의 주된 성분이 아닌 원소의 농도는, 특별히 언급하지 않는 한, 2차 이온 질량 분석법에 의하여 검출되는 농도의 최저값이다. 일반적으로, 2차 이온 질량 분석법의 의하여, 단층 또는 다층의 막의 깊이 방향의 원소 농도의 분석을 행하면, 특히 미량 원소의 경우, 기판과 막 또는 막과 막의 계면에서는 원소 농도가 지나치게 높게 되는 경향이 있지만, 이러한 부분의 농도는 정확한 값이 아니고, 또한 측정마다 값의 편차도 크다.
상술한 내용과 같이, 신뢰성이 낮은 계면 부근의 농도를 채용하지 않고, 그 외의 농도가 안정된 부분을 막의 정확한 농도 지표로 하기 위하여, 본 명세서에서는 상술한 바와 같이 정의하는 것이다.
또한, 이하의 실시형태에 기재하는 구성, 방법 등은, 다른 실시행태에 기재하는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1a 내지 도 3e를 사용하여 설명한다.
도 1a 내지 도 1c는, 본 발명의 일 형태의 반도체 장치의 예로서, 톱 게이트 톱 콘텍트형인 트랜지스터(151)의 상면도 및 단면도를 도시한다. 여기서, 도 1a는 상면도이고, 도 1b 몇 도 1c는, 각각 도 1a에 있어서의 A-B 단면 및 C-D 단면에 있어서의 단면도이다. 또한, 도 1a에서는, 번잡해지지 않도록 트랜지스터(151)의 구성 요소의 일부(예를 들어, 게이트 절연막(112) 등)를 생략한다.
도 1a 내지 도 1c에 도시하는 트랜지스터(151)는, 기판(100) 위의 절연막(102), 산화물 반도체막(106), 소스 전극(108a), 드레인 전극(108b), 게이트 절연막(112), 제 1 게이트막(114) 및 제 2 게이트막(115)을 포함한다. 제 1 게이트막(114) 및 제 2 게이트막(115)의 양쪽 또는 한쪽은 게이트 전극으로서 기능한다.
제 1 게이트막(114)은 게이트 절연막(112)과 접하고, 인듐과 질소를 포함하는 밴드 갭이 2.8전자 볼트 미만, 바람직하게는 2.3전자 볼트 미만인 화합물 도전체로 형성되고, 그 막 두께는 5nm 이상 200nm 이하로 한다.
상기 화합물 도전체는 금속과 비해 도전성이 떨어지기 때문에, 제 1 게이트막(114) 위에, 도전성이 양호한 금속 또는 금속 질화물 등을 사용하여, 제 2 게이트막(115)을 형성하면 좋다. 물론, 제 1 게이트막(114)으로 충분한 도전성이 얻어지면, 제 2 게이트막(115)을 형성하지 않아도 좋다.
또한, 제 1 게이트막(114)의 두께를 5nm 미만으로 하면, 트랜지스터의 특성이 상기 화합물 도전체의 일 함수가 아니라, 제 2 게이트막(115)의 일 함수의 영향을 받기 때문에, 제 1 게이트막(114)의 두께를 5nm 미만으로 하는 것은 바람직하지 않다.
절연막(102)의 재료로서는, 산화실리콘, 산화질화실리콘, 산화알루미늄 또는 이들의 혼합 재료 등을 사용하면 좋다. 또한, 절연막(102)에는, 상술한 재료와 산화 실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄 또는 이들의 혼합 재료 등을 적층하여 사용하여도 좋다.
예를 들어, 절연막(102)을 질화실리콘막과 산화실리콘막의 적층 구조로 하면, 기판(100) 등으로부터 트랜지스터(151)에 수분이나 수소가 혼입하는 것을 막을 수 있다. 절연막(102)을 적층 구조로 형성하는 경우, 산화물 반도체막(106)과 접하는 측을 산화실리콘, 산화질화실리콘, 산화알루미늄, 또는 이들의 혼합 재로 등의 산화물막으로 하면 좋다.
또한, 절연막(102)은 트랜지스터(151)의 하지막(下地膜)으로 기능한다. 절연막(102)은 가열에 의하여 산소를 방출 가능한 것이 바람직하다. '가열에 의하여 산소 방출 가능'이란, O2의 방출량이 1×1018atoms/cm3 이상, 바람직하게는 3×1020atoms/cm3 이상인 것을 가리킨다.
산화물 반도체막(106)에 사용하는 재료로서는, 그 밴드 갭이 2.8전자 볼트 이상인 것이 바람직하다. 또한, 그 전자 친화력이 3.9전자 볼트 이상 4.9전자 볼트 이하인 것이 바람직하다.
상술한 바와 같이 게이트의 일 함수와 반도체막의 전자 친화력이 크게 될수록, 임계값은 크게 되며, 게이트 전압 0V에서의 소스 및 드레인간의 전류를 저감할 수 있다. 한편, 반도체막의 전자 친화력이 작게 되면, 반도체막과 오믹 접합을 형성시키기 위하여는 반도체막의 전자 친화력보다 일 함수가 작은 재료를 사용하는 것이 바람직하기 때문에, 소스나 드레인에서의 오믹 접합을 형성시킬 수 있는 재료에 한정된다. 따라서, 실용적으로는 반도체막의 전자 친화력이 상기 범위에 있는 것이 바람직하다.
또한, 산화물 반도체막(106)에 사용하는 재료로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물을 사용한 트랜지스터의 전기 특성의 편차를 저감하기 위한 스태빌라이저(stabilizer)로서, 그들의 재료에 첨가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한 스태빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 티타늄(Ti)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 상술한 재료 이외의 스태빌라이저로서 란타노이드인, 란탄(La), 세륨(Ce), 프라제오딤(Pr), 네오딤(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 어느 일 종류 또는 복수의 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Ti-Zn계 산화물, In-Zr-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물. In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서, 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주된 금속 성분으로서 갖는 산화물이란 뜻이고, In, Ga, 및 Zn의 비율은 묻지 않는다. 또한 In, Ga, 및 Zn 이외의 금속 원소가 들어가 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또, m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또, n은 정수)으로 표시되는 재료를 사용하여도 좋다.
예를 들어, In:Ga:Zn=1:1:1(1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(2/5:2/5:1/5)의 원자수 비율인 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수 비율인 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
하지만, 이들에 한정되지 않고, 필요한 반도체 특성(이동도, 임계값, 편차 등)에 대용하여 적절한 조성인 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수 비율, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물은 비교적으로 큰 이동도가 얻어 진다. 하지만, In-Ga-Zn계 산화물이라도, 벌크 내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수 비율이 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수 비율이 In:Ga:Zn=A:B:C(A+B+C=1)의 산화물의 조성 근방이라는 것은, a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2을 충족시키는 것을 가리키고, 예를 들어 r은 0.05로 하면 좋다. 다른 산화물이라도 마찬가지다.
산화물 반도체는 단결정이라도 좋고, 비단결정이라도 좋다. 후자의 경우는 비정질이라도 좋고 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도 좋고, 비정질 아닌 구조라도 좋다.
비정질 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작하였을 때의 계면 산란을 저감할 수 있고, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체로는, 벌크 내 결함을 더 저감할 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위하여는, 평판한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601로 정의되는 중심선 평균 거칠기를 면에 대해서 적용할 수 있도록 3차원으로 확장한 것이고, ‘기준면으로부터 지정면(指定面)까지의 편차의 절대값을 평균한 값’이라고 표현할 수 있고, 이하의 수학식으로 정의된다.
Figure pat00001
또한, 상기에서, S0는 측정면(좌표 (x1,y1), (x1,y2), (x2, y1), (x2, y2))으로 나타내어지는 4점에 의하여 둘러싸인 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가할 수 있다.
본 실시형태에서는, 산화물 반도체로서 In-Ga-Zn계 산화물을 채용한다. 즉, In-Ga-Zn계 산화물을 타깃으로 하여 스퍼터링법에 의하여 형성한다.
산화물 반도체막(106)과 하지(下地)인 절연막(102)이 접함으로써, 절연막(102)과 산화물 반도체막(106)의 계면 준위 및 산화물 반도체막(106) 중의 산소 결손을 저감시킬 수 있다. 상기 계면 준위의 저감에 의하여, 게이트 전극에 높은 전압을 인가할 때의 임계값의 변동을 작게 할 수 있다.
게이트 절연막(112)은 절연막(102)과 같은 구성으로 할 수 있고, 가열에 의하여 산소를 방출할 수 있는 절연막인 것이 바람직하다. 이때, 트랜지스터의 게이트 절연막으로서 기능하는 것을 고려하여, 산화하프늄이나 산화알루미늄 등의 비유전율이 높은 재료를 채용하여도 좋다. 또한, 게이트 내압이나 산화물 반도체와 게이트 절연막(112)간의 계면 상태 등을 고려하여, 산화실리콘, 산화질화실리콘, 질화실리콘에 산화하프늄이나 산화알루미늄 등의 비유전율이 높은 재료를 적층하여도 좋다.
트랜지스터(151) 위에는, 보호 절연막이 더 형성 되어 있어도 좋다. 보호 절연막은 절연막(102)과 같은 구성으로 할 수 있다. 또한, 소스 전극(108a)이나 드레인 전극(108b)과 배선을 전기적으로 접속시키기 위하여 절연막(102), 게이트 절연막(112) 등에는 개구부가 형성되어 있어도 좋다. 또한, 산화물 반도체막(106)의 하방에 제 2 게이트 전극을 더 가지고 있어도 좋다. 또한, 산화물 반도체막(106)은 섬 형상으로 가공되어 있는 것이 바람직하지만, 섬 형상으로 가공되어 있지 않아도 좋다.
도 2a 및 도 2b에는 트랜지스터(151)와 다른 구성인 트랜지스터의 단면 구조를 도시한다. 도 2a에 도시한 트랜지스터(152)는, 절연막(102), 산화물 반도체막(106), 소스 전극(108a), 드레인 전극(108b), 게이트 절연막(112), 제 1 게이트막(114), 제 2 게이트막(115)을 포함하는 점에서, 트랜지스터(151)과 공통된다.
트랜지스터(152)와 트랜지스터(151)의 차이는, 산화물 반도체막(106)과 소스 전극(108a)이나 드레인 전극(108b)이 접속되는 위치이다. 즉, 트랜지스터(152)에서는, 산화물 반도체막(106)의 하부에 있어서, 산화물 반도체막(106)과 소스 전극(108a)이나 드레인 전극(108b)이 접속된다. 그 외의 구성 요소에 대하여는 도 1a 내지 도 1b에 도시한 트랜지스터(151)와 마찬가지다.
도 2b에 도시한 트랜지스터(153)는, 절연막(102), 게이트 절연막(112), 제 1 게이트막(114), 제 2 게이트막(115), 소스 전극(108a), 드레인 전극(108b)을 포함하는 점에서, 트랜지스터(151) 및 트랜지스터(152)과 공통된다.
트랜지스터(153)는 동일한 평면 위의 산화물 반도체막 중에 채널 영역(126), 소스 영역(122a), 드레인 영역(122b)을 형성하는 점에서 트랜지스터(151) 및 트랜지스터(152)과 차이가 있다. 소스 영역(122a) 및 드레인 영역(122b)에는, 보호 절연막(124)을 사이에 두고, 각각 소스 전극(108a) 및 드레인 전극(108b)이 접속된다.
하지인 절연막(102)은 트랜지스터(151)와 같은 구성으로 할 수 있다. 산화물 반도체막이 형성된 후, 게이트 절연막(112) 및 제 1 게이트막(114), 제 2 게이트막(115)을 형성한다. 제 1 게이트막(114), 제 2 게이트막(115)와 게이트 절연막(112)은 동일한 마스크를 사용하여 가공할 수 있다. 또는 제 1 게이트막(114)과 제 2 게이트막(115)을 가공한 후, 제 1 게이트막(114)과 제 2 게이트막(115)을 마스크로 사용하여 게이트 절연막(112)을 가공하여도 좋다.
또한, 소스 영역(122a) 및 드레인 영역(122b)은 제 1 게이트막(114), 제 2 게이트막(115)을 마스크로 사용함으로써 산화물 반도체막을 저저항화하여 형성한다. 제 1 게이트막(114) 하의 영역은 채널 영역(126)으로 된다.
이하에서는 도 3a 내지 도 3e를 사용하여 도 1a 내지 도 1c에 도시한 트랜지스터(151)의 제작 공정의 일례에 대하여 설명한다.
우선, 기판(100) 위에 절연막(102)을 형성한다(도 3a 참조). 절연막(102)은 가열에 의하여 산소를 방출할 수 있는 것이 바람직하다.
기판(100)의 재질 등에 큰 제한은 없지만, 적어도 나중의 열 처리에 견딜 수 있는 정도의 내열성을 가지고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI기판 등을 적용할 수도 있다. 이들의 기판 위에 반도체 소자가 형성되는 것을 기판(100)으로서 사용하여도 좋다.
또한, 트랜지스터에 바람직하지 않은 불순물이 기판에 포함되는 경우에는, 그들을 블로킹하는 기능을 갖는 절연성의 재료(예를 들어, 질화알루미늄, 산화알루미늄, 질화실리콘 등)의 막을 기판(100)과의 계면이나 표면에 형성하는 것이 바람직하다.
절연막(102)의 형성 방법은, 예를 들어 플라즈마CVD법이나 스퍼터링법 등을 사용할 수 있다. 절연막(102)의 재료에는, 산화실리콘, 산화질화실리콘, 산화알루미늄 또는 이들의 혼합 재료 등을 사용하면 좋다. 또한, 절연막(102)에는, 상술한 재료와 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄 또는 이들의 혼합 재료 등을 적층하여 사용하여도 좋다.
절연막(102)을 적층 구조로 형성하는 경우, 산화물 반도체막(106)과 접하는 측을 산화실리콘, 산화질화실리콘, 산화알루미늄, 이들의 혼합 재료 등의 산화물막으로 하면 좋다. 절연막(102)의 합계의 두께는, 바람직하게는 10nm 이상으로 한다.
예를 들어, 석영(바람직하게는 합성 석영)을 타깃으로 사용하여, 기판 온도 30℃ 이상 450℃ 이하(바람직하게는 70℃ 이상 200℃ 이하), 기판과 타깃 사이의 거리를 20mm 이상 400mm 이하(바람직하게는 40mm 이상 200mm 이하), 압력을 0.1Pa 이상 4Pa 이하(바람직하게는 0.2Pa 이상 1.2Pa 이하), 고주파 전원을 0.5kW 이상 12kW 이하(바람직하게는 1kW 이상 5kW 이하), 성막 가스중의 O2/(O2+Ar)비율을 1% 이상 100% 이하(바람직하게는 6% 이상 100% 이하)로서, RF스퍼터링법에 의하여 산화실리콘막을 형성한다.
다음에, 절연막(102) 위에 산화물 반도체를 형성하고, 상기 산화물 반도체막을 가공하여 섬 형상의 산화물 반도체막(106)을 형성한다(도 3b 참조). 또한, 절연막(102) 및 산화물 반도체막(106)은, 대기에 접촉시키지 않고 연속하여 형성하는 것이 바람직하다. 산화물 반도체막은, 예를 들어, 스퍼터링법, 진공증착법, 펄스 레이저퇴적법, CVD법 등을 사용하여 형성할 수 있다. 본 실시형태에서는, In-Ga-Zn계 산화물의 타깃을 사용한 스퍼터링법에 의하여 산화물 반도체막을 형성한다. 또한, 산화물 반도체막의 두께는 3nm 이상 50nm 이하로 하는 것이 바람직하다.
In-Ga-Zn계 산화물의 타깃으로서는, 예를 들어, 조성 비율로서 In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]의 산화물의 타깃을 사용할 수 있다. 또한, 타깃의 재료 및 조성을 상술한 것에 한정할 필요는 없다. 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]의 조성 비율의 산화물의 타깃을 사용할 수도 있다.
산화물의 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 상대 밀도가 높은 산화물의 타깃을 사용함으로써, 성막한 산화물 반도체막을 치밀한 막으로 할 수 있기 때문이다.
성막의 분위기는, 희 가스(대표적으로는 아르곤)분위기하, 산소 분위기하 또는 희 가스와 산소의 혼합 분위기하 등으로 하면 좋다. 또한, 수소, 물, 수산기, 수소화물 등이 산화물 반도체막에 혼입하는 것을 방지하기 위하여, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
예를 들어, 성막 조건의 일례로서, 기판과 타깃 사이의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5kW, 성막 분위기를 아르곤과 산소의 혼합 분위기(산소 유량 비율 33%)로 할 수 있다. 또한, 펄스DC스퍼터링법을 사용하면, 성막시에 발생 하는 분말 상태의 물질(파티클, 먼지라고도 함)을 경감시킬 수 있고, 두께의 분포도 균일로 되기 때문에 바람직하다.
또한, 리튬, 나트륨, 칼륨 등의 알칼리 금속 또는 알칼리 토류 금속도 산화물 반도체를 트랜지스터에 사용하는 경우에 있어서는 바람직하지 않은 원소이기 때문에, 트랜지스터를 구성하는 재료에는 가능한 한 포함하지 않게 하는 것이 바람직하다.
특히 알칼리 금속 중에, 나트륨은 산화물 반도체에 접하는 절연성 산화물 중에 확산되어 나트륨 이온이 된다. 또는 산화물 반도체 내에 있어서, 금속 원소와 산소의 결합을 분단하고나, 결합 중에 들어간다. 결과적으로, 트랜지스터 특성의 열화(예를 들어, 노멀리 온화(임계값의 마이너스로의 시프트), 이동도의 저하 등)을 가져온다. 또한, 특성의 편차의 원인도 된다.
이와 같은 문제는 특히 산화물 반도체 중의 수소의 농도가 충분히 낮은 경우에 있어서 현저해진다. 따라서, 산화물 반도체 중의 수소의 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하인 경우에는, 알칼리 금속의 농도를 충분히 낮게 하는 것이 요구된다.
예를 들어, 산화물 반도체막(106)에 있어서의 나트륨의 농도는 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더 바람직하게는 1×1015cm-3 이하로 하면 좋다. 마찬가지로, 리튬의 농도는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하, 칼륨의 농도는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 하면 좋다.
산화물 반도체막을 형성 할 때, 기판 온도를 100℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 350℃ 이하로 함으로써 절연막(102)으로부터 산소가 방출되어, 산화물 반도체막 중의 산소 결손 및 절연막(102)과 산화물 반도체막의 계면 준위를 저감시킬 수 있다.
또한, 산화물 반도체막을 스퍼터링법에 의하여 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행함으로써, 형성 표면(예를 들어 절연막(102)의 표면)의 부착물을 제거하여도 좋다.
여기서, 역스퍼터링이란, 보통의 스퍼터링법에 있어서는 스퍼터 타깃에 이온을 충돌시키지만, 반대로, 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질(改質)시키는 방법을 말한다. 처리 표면에 이온을 충돌시킬 방법으로서는, 아르곤 분위기하에서 처리 표면 측에 고주파 전압을 인가하여, 피처리물 부근에 플라즈마를 생성시키는 방법 등이 있다. 또한, 아르곤 분위기를 대신하여 질소, 헬륨, 산소 등에 의한 분위기를 적용하여도 좋다.
산화물 반도체막(106)은 원하는 형상의 마스크를 산화물 반도체막 위에 형성한 후, 상기 산화물 반도체막을 에칭함으로써 형성할 수 있다. 상술한 마스크는, 포토리소그래피법 등의 방법을 사용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 사용하여 마스크를 형성하여도 좋다.
또한, 산화물 반도체막의 에칭은, 드라이 에칭법으로 하여도, 웨트 에칭으로 하여도 좋다. 물론, 이들을 조합하여 사용하여도 좋다.
그 후, 산화물 반도체막(106)에 대하여, 열 처리(제 1 열 처리)를 행하는 것이 바람직하다. 이 제 1 열 처리에 의하여 산화물 반도체막(106) 중의 과잉의 수소(물이나 수산기를 포함)를 제거하고, 또한 산화물 반도체의 구조를 정돈시킬 수 있다. 제 1 열 처리의 온도는 100℃ 이상 650℃ 이하 또는 기판의 변형점 미만, 바람직하게는 250℃ 이상 600℃ 이하로 한다. 제 1 열 처리의 분위기는 산화성 가스 분위기하, 또는 불활성 가스 분위기하로 한다.
또한, 불활성 가스란, 질소 또는 희 가스(헬륨, 네온, 아르곤 등)을 주성분으로 하는 분위기를 가리키고, 물, 수소 등이 포함하지 않는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입되는 질소나, 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상 (즉, 불순물 농도가 1ppm 이하, 바람직하게는, 0.1ppm 이하)으로 한다. 불활성 가스 분위기란, 불활성 가스를 주성분으로 하는 분위기로, 반응성 가스가 10ppm 미만인 분위기를 가리킨다.
또한, 산화성 가스 분위기란, 산소, 오존 또는 이산화탄소, 아산화질소 등을 가리키고, 물, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 산소, 오존, 이산화탄소, 아산화질소의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는, 0.1ppm 이하)으로 한다. 산화성 가스 분위기에는, 산화성 가스를 불활성 가스와 혼합아여 사용하여도 좋고, 산화성 가스가 적어도 10ppm 이상 포함되는 것으로 한다.
제 1 열 처리에 의하여 절연막(102)으로부터 산소가 방출되어, 절연막(102)과 산화물 반도체막(106)의 계면 준위 및 산화물 반도체막(106) 중의 산소 결손을 저감시킬 수 있다. 상기 계면 준위의 저감에 의하여, 게이트에 높은 전압이 인가될 때의 임계값의 전압 변동을 작게 하여, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 일반적으로 산화물 반도체 중의 산소 결손은 도너가 되고, 캐리어인 전자의 발생원이 되는 것이 알려져 있다. 산화물 반도체막(106) 중의 산소 결손이 매립됨으로써 도너 농도를 저감시킬 수 있다.
열 처리는, 예를 들어, 저항 발열체 등을 사용한 전기로(電氣爐)에 피처리물을 도입하고, 질소 분위기 하에서, 350℃, 한 시간의 조건으로 행할 수 있다. 이 동안, 피처리물은 대기에 노출시키지 않고, 물이나 수소의 혼입이 생기지 않도록 한다.
열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의하여, 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal)장치, LRTA(Lamp Rapid Thermal Anneal)장치 등의 RTA(Rapid Thermal Anneal)장치를 사용 할 수 있다.
LRTA장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의하여, 피처리물을 가열하는 장치이다. GRTA장치는 고온 가스를 사용하여 열 처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희 가스 또는 질소와 같은 열 처리에 의하여 피처리물과 반응하지 않는 불활성 가스가 사용된다.
예를 들어, 제 1 열 처리로서, 가열된 불활성 가스 분위기 중에 피처리물을 투입하고 수분간 가열한 후, 상기 불활성 가스 분위기로부터 피처리물을 꺼내는 GRTA 처리를 행하여도 좋다. GRTA 처리를 사용함으로써 짧은 시간으로 고온 열 처리를 행할 수 있다. 또한, 피처리물의 내열 온도를 넘은 온도 조건이라도 적용이 가능한다. 또한, 처리 중에 불활성 가스 분위기를 산화성 가스를 포함하는 분위기로 전환하여도 좋다.
산화성 가스를 포함하는 분위기에서 제 1 열 처리를 행함으로써, 산화물 반도체막(106) 중의 산소 결손을 메울 수 있는 것과 함께, 산소 결손에 기인하는 에너지갭 중의 결함 준위를 저감시킬 수 있기 때문이다. 이와 같은 열 처리는 한번에 한정되지 않고 복수 횟수 행하여도 좋다.
또한, 여기서는 산화물 반도체막(106)에 가공한 후, 제 1 열 처리를 행하는 구성에 대하여 설명하였지만, 이것에 한정되지 않고 산화물 반도체막에 제 1 열처리를 행한 후에, 이것을 에칭하여, 산화물 반도체막(106)을 형성하여도 좋다.
다음에, 절연막(102) 및 산화물 반도체막(106) 위에 도전막을 형성하고, 상기 도전막을 가공하여, 소스 전극(108a) 및 드레인 전극(108b), 그 외의 배선을 형성한다(도 3c 참조). 또한, 여기서 형성되는 소스 전극(108a)의 단부와 드레인 전극(108b)의 단부의 간격에 의하여, 트랜지스터의 채널 길이(L)가 결정된다.
소스 전극(108a) 및 드레인 전극(108b)에 사용하는 도전막으로서는, 예를 들어 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소를 함유하는 금속막 또는 상술한 원소를 성분으로 하는 금속질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측의 한쪽 또는 양쪽에 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 이들의 금속질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성을 사용하여도 좋다.
또한, 소스 전극(108a) 및 드레인 전극(108b)에 사용하는 도전막은 도전성의 산화물로 형성하여도 좋다. 도전성의 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), In-Sn계 산화물(In2O3-SnO2, ITO라고 약기함), In-Zn계 산화물(In2O3-ZnO) 또는 이들의 산화물 재료에 산화실리콘을 함유시킨 것을 사용할 수 있다.
또한, 도전막의 에칭을 행할 때, 산화물 반도체막(106)의 일부가 에칭되어 홈부(오목부)가 형성될 수 도 있다.
그 후, 산소, 오존, 이산화질소, 아산화질소 등의 가스를 사용한 플라즈마 처리를 행하여 노출되는 산화물 반도체막(106)의 표면을 산화함으로써, 산화 결손을 매립하여도 좋다. 플라즈마 처리를 행한 경우, 상기 플라즈마 처리에 이어 대기에 접촉시키지 않고, 산화물 반도체막(106)의 일부에 접하는 게이트 절연막(112)을 형성하는 것이 바람직하다.
다음에, 소스 전극(108a) 및 드레인 전극(108b)를 덮고, 또한 산화물 반도체막(106)의 일부와 접하도록, 게이트 절연막(112)을 형성한다(도 3d 참조).
게이트 절연막(112)은 절연막(102)과 같은 구성으로 할 수 있다. 다만, 트랜지스터의 게이트 절연막으로서 기능하는 것을 고려하여 산화하프늄이나 산화알루미늄 등의 비유전율이 높은 재료를 채용하여도 좋다. 또한, 게이트 내압이나 산화물 반도체와 게이트 절연막(112) 사이의 계면 상태 등을 고려하여, 산화실리콘, 산화질화실리콘, 질화실리콘에 산화하프늄이나 산화알루미늄 등의 비유전율이 높은 재료를 적층하여도 좋다.
게이트 절연막(112)의 합계의 막 두께는, 바람직하게는 1nm 이상 300nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하로 한다. 게이트 절연막이 두꺼울수록 게이트에 높은 전압을 인가할 수 있지만, 한편으로 단채널 효과가 현저하게 되어 임계값 전압이 마이너스쪽에 시프트하기 쉬운 경향이 된다. 또한, 게이트 절연막이 5nm 이하로 되면 터널 전류에 의한 리크가 증대하는 것이 알려져 있다.
게이트 절연막(112)을 형성한 후에는, 제 2 열 처리를 행하는 것이 바람직하다. 제 2 열 처리의 온도는, 250℃ 이상 700℃ 이하, 바람직하게는 350℃ 이상 600℃ 이하로 한다. 물론, 온도는 기판이나 성막된 재료의 특성을 고려하여 변경하여도 좋다.
제 2 열 처리는 산화성 가스 분위기 하 또는 불활성 가스 분이기 하에서 행하면 좋지만, 분위기 중에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또한, 열 처리 장치에 도입하는 가스 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
제 2 열 처리에 있어서는 산화물 반도체막(106)과 게이트 절연막(112)이 접한 상태로 가열된다. 따라서, 산화물 반도체를 구성하는 주성분 재료의 하나인 산소를, 산소를 포함하는 게이트 절연막(112)으로부터 산화물 반도체막(106)에 공급할 수 있다. 이로써, 산화물 반도체막(106)의 산소 결손 및 산화물 반도체막(106)과 게이트 절연막(112) 사이의 계면 준위를 저감시킬 수 있다. 또한, 동시에 게이트 절연막(112) 중의 결함도 저감시킬 수 있다.
또한, 제 2 열 처리의 타이밍은, 게이트 절연막(112)을 형성한 후이면 특별히 한정되지 않는다. 예를 들어 제 2 게이트막(115)을 형성한 후에 제 2 열 처리를 행하여도 좋다.
그 후, 제 1 게이트막(114) 및 제 2 게이트막(115)을 형성한다(도 3e 참조). 제 1 게이트막(114)의 재료로서는 In-Ga-Zn계 산화물을 타깃으로 하고, 질소를 포함하는 분위기 중에서 스퍼터링함으로써 얻어지는 화합물 도전체막을 사용한다. 또한, 스퍼터링법에 한정되지 않고, 진공증착법, 펄스 레이저퇴적법, CVD법 등을 사용하여 형성할 수 있다.
화합물 도전체막의 두께는, 10nm 이상 50nm 이하로 하는 것이 바람직하다. In-Ga-Zn계 산화물의 타깃으로서는, 예를 들어, 조성 비율로서 In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]의 산화물의 타깃을 사용할 수 있다. 또한, 타깃의 재료 및 조성을 상술한 것에 한정할 필요는 없다. 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]의 조성 비율의 산화물의 타깃을 사용할 수도 있다.
또한, 제조 설비의 코스트를 저감시키기 위하여는, 산화물 반도체막(106)을 제작하기 위하여 사용한 장치 및 타깃을 사용하여, 성막시의 분위기만을 변경함으로써 화합물 도전체막를 제작하여도 좋다.
산화물의 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 상대 밀도가 높은 산화물의 타깃을 사용함으로써, 성막한 화합물 도전체막을 치밀한 막으로 할 수 있기 때문이다.
상막의 분위기는 희 가스(대표적으로는 아르곤)와 질소의 혼합 분위기 또는 99% 이상의 농도의 질소 분위기로 하면 좋다. 보다 일 함수가 큰 화합물 도전체를 얻기 위하여는, 분위기 중의 산소 농도는 5% 이하로 하는 것이 바람직하다.
예를 들어, 성막 조건의 일례로서, 기판과 타깃 사이의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5kW, 성막 분위기를 아르곤과 질소의 혼합 분위기(질소 유량 비율 12.5%)로 할 수 있다.
제 2 게이트막(115)은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오딤, 스칸듐 등의 금속 재료, 이들의 질화물, 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 제 2 게이트막(115)은, 단층 구성으로 하여도 좋고, 적층 구성으로 하여도 좋다. 이들의 금속을 화합물 도전체 위에 스퍼터링법 등의 방법으로 퇴적한다. 그리고, 원하는 형상에 에칭하여 제 1 게이트막(114) 및 제 2 게이트막(115)을 형성한다. 이상의 공정으로 트랜지스터(151)가 제작된다.
(실시형태 2)
본 실시형태에서는 도 4a 내지 도 4e를 사용하여, 도 2a에 도시하는 트랜지스터(152)의 제작 공정에 대하여 설명한다.
우선, 기판(100) 위에 절연막(102)을 형성한다(도 4a 참조). 다음에, 절연막(102) 위에 도전막을 형성하고 상기 도전막을 가공하여, 소스 전극(108a) 및 드레인 전극(108b), 그 외의 배선을 형성한다(도 4b 참조).
다음에, 절연막(102) 위에 소스 전극(108a) 및 드레인 전극(108b)과 접하는 산화물 반도체막을 형성하여, 상기 산화물 반도체막을 가공하여 섬 형상의 산화물 반도체막(106)을 형성한다(도 4c 참조). 그 후, 트랜지스터(151)와 마찬가지로 제 1 열 처리를 행하여도 좋다.
다음에, 소스 전극(108a) 및 드레인 전극(108b)을 덮고 또한 산화물 반도체막(106)의 일부와 접하도록, 게이트 절연막(112)을 형성한다(도 4d 참조).
그 후, 제 1 게이트막(114) 및 제 2 게이트막(115)을 형성한다(도 4e 참조). 제 1 게이트막(114)으로서는, 실시형태 1에 나타낸 In-Ga-Zn계 산화물의 타깃을 사용하여 질소를 포함하는 분위기 중에서 스퍼터링법에 의하여 형성된 것을 사용하면 좋다. 이상의 공정으로 트랜지스터(152)가 형성된다.
(실시형태 3)
본 실시형태에서는 도 5a 내지 도 5e를 사용하여, 도 2b에 도시하는 트랜지스터(153)의 제작 공정의 일례에 대하여 설명한다.
우선, 기판(100) 위에 절연막(102)을 형성한다(도 5a 참조). 다음에, 절연막(102) 위에 산화물 반도체막을 형성하여, 상기 산화물 반도체막을 가공하여 섬 형상의 산화물 반도체막(106)을 형성한다(도 5b 참조).
다음에, 게이트 절연막(112)이 되어야 할 절연막 및 제 1 게이트막(114)이 되어야 할 화합물 도전체막과 제 2 게이트막(115)이 되어야 할 도전체막을 형성하여, 포토리소그래피법에 의하여 같은 패턴으로 가공함으로써, 게이트 절연막(112), 제 1 게이트막(114), 제 2 게이트막(115)을 얻는다(도 5c 참조). 화합물 도전체막은, 실시형태 1에 기재한 In-Ga-Zn계 산화물의 타깃을 사용하여 질소를 포함하는 분위기 중에서 스퍼터링법에 의하여 형성하면 된다.
다음에, 제 1 게이트막(114)과 제 2 게이트막(115)을 마스크로 사용하여 산화물 반도체막(106)을 저저항화하여, 소스 영역(122a) 및 드레인 영역(122b)을 형성한다. 저저항화되지 않는 제 1 게이트막(114)과 제 2 게이트막(115) 하의 영역은 채널 영역(126)이 된다(도 5d 참조). 저저항화의 방법으로서는, 아르곤플라즈마처리, 수소플라즈마처리 또는 암모니아플라즈마처리, 인 이온 또는 붕소 이온의 이온주입 등을 들 수 있다.
이 때, 제 1 게이트막(114)과 제 2 게이트막(115)의 폭에 따라서 트랜지스터의 채널 길이(L)가 결정된다. 이와 같이, 제 1 게이트막(114)과 제 2 게이트막(115)을 마스크로 사용하여 패터닝함으로써 제 1 게이트막(114)과 제 2 게이트막(115)과 소스 영역(122a), 드레인 영역(122b)의 중첩이 생기지 않고, 이 영역에 있어서의 기생 용량이 생기지 않기 때문에, 트랜지스터의 동작을 빠르게 할 수 있다.
다음에, 보호 절연막(124)을 형성하고, 소스 영역(122a) 및 드레인 영역(122b)과 중첩하는 부분의 보호 절연막(124)에 개구부를 형성한다. 도전막을 형성하고 상기 도전막을 가공하여, 소스 전극(108a) 및 드레인 전극(108b), 그 외의 배선을 형성한다(도 5e 참조). 이상의 공정으로 트랜지스터(153)가 제작된다.
(실시형태 4)
도 6a 내지 도 6e에 본 실시형태의 표시 장치의 제작 공정 단면을 도시한다. 본 실시형태에 기재하는 트랜지스터는, 게이트 전극이 기판 측에 위치하는 보텀 게이트형이고, 또 소스 전극과 드레인 전극이 양쪽 모두 반도체막의 상면에 접촉하는 톱 콘택트형이다.
이하에 제작 공정의 개략을 설명한다. 도 6a에 도시한 바와 같이, 절연 표면을 갖는 기판(200) 위에, 제 2 게이트막(215)이 되어야 할 도전막(215a)과 제 1 게이트막(214)이 되어야 할 화합물 도전체막(214a)을 형성한다. 도전막(215a)의 두께는 100nm 내지 400nm 하고, 그 재료는 실시형태 1에서 기재한 제 2 게이트막(115)에 사용하는 재료를 참조하면 좋다. 또한, 화합물 도전체막(214a)의 두께는 10nm 이상 50nm 이하로 하고, 그 재료나 제작 방법 등은 실시형태 1에 기재한 제 1 게이트막(114)에 사용된 재료나 제작 방법 등을 참조하면 좋다.
다음에 도전막(215a)과 화합물 도전체막(214a)을 에칭하여 제 2 게이트막(215)과 제 1 게이트막(214)을 형성하고, 또한 게이트 절연막(212)을 형성한다. 게이트 절연막(212)의 두께나 재료, 제작 방법 등에 대하여는 실시형태 1의 게이트 절연막(112)을 참조 하면 좋다(도 6b 참조).
그 후, 도 6c에 도시한 바와 같이 산화물 반도체막(206a)을 형성한다. 산화물 반도체막(206a)에 사용한 재료나 두께는 실시형태 1을 참조하면 좋다. 그리고, 도 6d에 도시한 바와 같이, 산화물 반도체막(206a)를 에칭함으로써 원하는 형상(예를 들어 섬 형상)을 갖는 산화물 반도체막(206)을 얻는다. 또한, 여기서 에칭 할 때는 게이트 절연막(212)을 에칭 스토퍼로서 사용하여도 좋다. 그 후, 산화물 반도체막(206)에 대하여 열 처리(제 1 열 처리)를 행하는 것이 바람직하다. 상세한 것은 실시형태 1을 참조하면 좋다.
그 후, N형의 도전성을 나타내는 산화물 반도체막과 금속 등의 도전막을 퇴적한다. 이들의 성막에는 스퍼터링법을 사용하면 좋다. N형의 산화물 반도체막으로서는, 산화인듐, 산화인듐주석, 산화아연, 산화아연알루미늄 등을 사용하면 좋다. 또한, N형의 산화물 반도체막은, 소스 전극이나 드레인 전극과 산화물 반도체막(206)의 접촉 저항을 저감하는 목적으로 형성하지만, 소스 전극이나 드레인 전극에 사용하는 금속의 종류에 따라서는 형성하지 않아도 좋다.
도전막으로서는, 예를 들어 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 등으로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 주된 금속 성분으로 하는 금속질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다.
또한, Al, Cu 등의 금속막 하 또는 Al, Cu 등의 금속막 위의 한쪽 또는 양쪽에 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 이들의 금속질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 하여도 좋다.
그리고, 이들의 막을 원하는 형상으로 가공하여, N형 산화물 반도체막(207a) 및 N형 산화물 반도체막(207b), 소스 전극(208a)과 드레인 전극(208b)을 형성한다. 상술한 공정으로 트랜지스터의 기본적인 구조가 완성된다. 또한, 도전막을 에칭할 때에 산화물 반도체막(206)의 일부도 에칭되어, 산화물 반도체막(206)에 홈부(오목부)이 형성될 경우도 있다.
상기 에칭 후에, 아르곤 등의 가스를 사용한 플라즈마 처리를 행하여, 노출되는 산화물 반도체막(206)의 표면의 부착된 흡착수 등을 제거하여도 좋다.
또한, 스퍼터링법 또는 CVD법 등으로 제 1 절연물(209)을 형성한다. 또한, 상기 플라즈마 처리를 행한 경우, 상기 플라즈마 처리 후에 기판(200)을 대기분위기에 노출시키지 않고 연속하여 제 1 절연물(209)을 성막하면, 산화물 반도체막(206)의 표면에 대기 성분(특히 물)이 흡착되지 않기 때문에 바람직하다.
제 1 절연물(209)은 대표적으로는 산화실리콘, 산화질화실리콘, 산화알루미늄, 또는 산화질화알루미늄 등의 무기절연물을 사용하여 형성할 수 있다. 특히, 이하에 기재하는 이유로부터 산화물을 사용하는 것이 바람직하고, 화학 양론비 이상의 산소를 포함하는 것이 바람직하다.
제 1 절연물(209)을 형성한 후, 제 2 열 처리를 행하는 것이 바람직하다. 제 2 열 처리의 온도는, 150℃ 이상 600℃ 이하, 바람직하게는 250℃ 이상 450℃ 이하로 한다.
제 2 열 처리는, 질소, 산소, 초 건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기), 또는 희 가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋다. 또한, 열 처리 장치에 도입하는 질소, 산소 또는 희 가스의 순도를 6N 이상 바람직하게는 7N 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
제 2 열 처리에 있어서는, 산화물 반도체막(206)과 제 1 절연물(209)이 접한 상태로 가열된다. 따라서, 제 1 열 처리 등의 탈수화 열 처리 또는 탈수소화 열 처리에 의하여 감소될 가능성이 있는 산화물 반도체막(206)의 산소를, 제 1 절연물(209)에 의하여 공급할 수 있다. 이로써, 산화물 반도체막(206)의 전하 포획 중심을 저감할 수 있다.
제 1 열 처리와 제 2 열 처리의 적어도 한편을 적용함으로써, 산화물 반도체막(206)을 그 주성분 이외의 불순물이 가능한 한 포함되지 않도록 고순도화할 수 있다. 고순도화된 산화물 반도체막(206)에는 도너에 유래하는 캐리어가 지극히 적어진다. 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 보다 바람직하게는 1×1011/cm3 미만으로 할 수 있다.
다음에, 표면이 평탄한 제 2 절연물(210)를 형성한다. 제 2 절연물(210)은 각종 유기 재료를 사용하여 형성하면 된다. 그리고, 제 1 절연물(209)과 제 2 절연물(210)을 선택적으로 에칭하여, 드레인 전극(208b)에 도달하는 콘택트 홀을 형성한다. 상기 콘택트 홀을 사이에 두고, 드레인 전극(208b)과 접촉하는 표시용 전극(211)을 형성한다(도 6e 참조).
표시용 전극(211)에는 투광성인 것이나 반사성인 것을 사용할 수 있다. 전자로서는, In-Sn계 산화물이나 Zn-Al계 산화물 등의 밴드 갭이 3전자 볼트 이상의 도전성 반도체를 사용할 수 있다. 또한, 금속 나노 와이어나 두께가 3nm 이하의 탄소막(그래핀(graphene 등))을 사용할 수도 있다. 후자로서는 각종 금속 재료(알루미늄, 은 등)의 막을 사용할 수 있다. 반사성의 표시용 전극에 있어서는 백색을 표시하기 위하여는 그 표면에 불규칙인 요철을 형성하면 좋다.
본 실시형태에서 트랜지스터를 사용한 표시 장치의 제작 공정을 기재하였지만, 본 실시형태에서 개시된 방법은 표시 장치에 한정되지 않고 다른 형태의 전자 기기(예를 들어, 집적 회로)에서도 실시할 수 있는 것은 분명하다.
(실시형태 5)
도 7a 내지 도 7c에 본 실시형태인 표시장치의 제작 공정 단면을 도시한다. 본 실시형태에 나타내는 트랜지스터는 보텀 게이트형이다. 또한, 소스 전극과 드레인 전극은 양쪽 모두 반도체막의 하면에 접촉하는 보텀 콘택트형이다.
이하에 제작 공정의 개략을 설명한다. 다만, 실시형태 4와 같은 부호로 나타내진 구조물에 관하여는, 사용된 재료나 수단, 조건 등은, 특별히 언급하지 않는 한, 실시형태 4에서 기재한 것을 사용하면 좋다. 도 7a에 도시한 바와 같이, 절연 표면을 갖는 기판(200) 위에, 제 1 게이트막(214), 제 2 게이트막(215), 게이트 절연막(212)을 형성한다.
그 후, 금속 등의 도전막을 퇴적하고 이것을 원하는 형상으로 가공함으로써, 도 7b에 도시한 바와 같이, 소스 전극(208a)과 드레인 전극(208b)을 형성한다. 또한, 이들 위에 산화물 반도체막(206)을 형성한다.
그리고, 도 7c에 도시한 바와 같이, 제 1 절연물(209), 표면이 평탄한 제 2 절연물(210)을 형성한다. 그리고, 제 1 절연물(209)과 제 2 절연물(210)을 선택적으로 에칭하여, 드레인 전극(208b)에 도달하는 콘택트 홀을 형성한다. 이 콘택트 홀을 사이에 두고 드레인 전극(208b)과 접촉하는 표시용 전극(211)을 형성한다.
본 실시형태에서 나타내는 트랜지스터가 실시형태 4에서 나타내는 것과 다른 점은, 산화물 반도체막(206)과 소스 전극(208a)과 드레인 전극(208b)의 상하 관계만이다.
(실시형태 6)
본 발명의 일 형태인 반도체 장치는, 다양한 전자 기기(오락기도 포함함)에 적용할 수 있다. 전가 기기로서는, 예를 들어 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 반도체 장치를 구비하는 전자기기의 일례에 대하여 설명한다.
도 10a는 노트북형 퍼스널 컴퓨터이며, 본체(301), 케이스(302), 표시부(303), 키보드(304) 등으로 구성된다. 실시형태 1 내지 실시형태 5에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 노트북형 퍼스널 컴퓨터로 할 수 있다.
도 10b는 휴대 정보 단말기(PDA)이며, 본체(311)에는 표시부(313)와, 외부 인터페이스(315)와, 조작 버튼(314) 등이 설치되어 있다. 또한 조작용의 부속품으로서 스타일러스(stylus)(312)가 있다. 실시형태 1 내지 5에서 나타낸 반도체 장치를 적용함으로써, 보다 신뢰성이 높은 휴대 정보 단말기(PDA)로 할 수 있다.
도 10c는, 전자 서적의 일례를 도시한다. 예를 들어 전자 서적(320)은, 케이스(321) 및 케이스(322)의 2개의 케이스로 구성된다. 케이스(321) 및 케이스(322)는, 축부(325)에 의하여 일체로 되어, 상기 축부(325)를 축으로 하여 개폐(開閉) 동작을 행할 수 있다. 이와 같은 구성에 의하여 종이 서적과 같은 동작을 행할 수 있다.
케이스(321)에는 표시부(323)가 내장되고, 케이스(322)에는 표시부(324)가 내장된다. 표시부(323) 및 표시부(324)는, 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어 오른쪽의 표시부(도 10c에서는 표시부(323))에 문장을 표시하고 왼쪽의 표시부(도 10c에서는 표시부(324))에 화상을 표시할 수 있다. 실시형태 1 내지 실시형태 5에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 전자 서적으로 할 수 있다.
또한, 도 10c에서는, 케이스(321)에 조작부 등을 구비한 일례를 도시한다. 예를 들어 케이스(321)에 있어서, 전원(326), 조작 키(327), 스피커(328) 등을 구비한다. 조작 키(327)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(320)은, 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(320)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
도 10d는 휴대 전화이며, 케이스(330) 및 케이스(331)의 2개의 케이스로 구성된다. 케이스(331)에 표시 패널(332), 스피커(333), 마이크로폰(334), 포인팅 디바이스(336), 카메라용 렌즈(337), 외부 접속 단자(338) 등을 구비한다. 또한, 케이스(330)에는, 휴대형 정보 단말의 충전을 행하는 태양 전지 셀(340), 외부 메모리 슬롯(341) 등을 구비한다. 또한, 안테나는 케이스(331) 내부에 내장된다. 실시형태 1 내지 실시형태 5에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 휴대 전화로 할 수 있다.
또한, 표시 패널(332)은 터치 패널을 구비하고, 도 10d에는 영상으로 표시 되는 복수의 조작 키(335)를 점선으로 도시한다. 또한, 태양 전지 셀(340)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장된다.
표시 패널(332)은, 사용 형태에 따라 표시의 방향이 적절히 변화한다. 또한, 표시 패널(332)과 같은 면에 카메라용 렌즈(337)를 구비하기 때문에, 영상 통화를 할 수 있다. 스피커(333) 및 마이크로폰(334)은 음성 통화에 한정 되지 않고, 영상 통화, 녹음, 재생 등을 할 수 있다. 또한, 케이스(330)와 케이스(331)는, 슬라이드(slide)함으로써, 도 10d에 도시한 바와 같이 전개하는 상태로부터 겹친 상태로 할 수 있고, 휴대하기에 적절한 소형화가 가능하다.
외부 접속 단자(338)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과 데이터 통신을 할 수 있다. 또한, 외부 메모리 슬롯(341)에 기록 매체를 삽입하여 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 덧붙여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비하는 것이라도 좋다.
도 10e는, 디지털 비디오 카메라이며, 본체(351), 표시부a(357), 접안(接眼)부(353), 조작 스위치(354), 표시부b(355), 배터리(356) 등에 의하여 구성된다. 실시형태 1 내지 실시형태 5에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 10f는 텔레비전 장치의 일례를 도시한다. 텔레비전 장치(360)는 케이스(361)에 표시부(363)가 내장된다. 표시부(363)에 의하여, 영상을 표시할 수 있다. 또한, 여기서는 스탠드(365)에 의하여 케이스(361)를 지지한 구성을 나타낸다. 실시형태 1 내지 실시형태 5에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 텔레비전 장치(360)로 할 수 있다.
텔레비전 장치(360)의 조작은, 케이스(361)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤 조작기에 의하여 행할 수 있다. 또한, 리모트 컨트롤 조작기에, 상기 리모트 컨트롤 조작기로부터 출력되는 정보를 표시하는 표시부를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(360)는, 수신기나 모뎀 등을 구비하는 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송의 수신을 할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍 방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행할 수도 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
100: 기판 102: 절연막
106: 산화물 반도체막 108a: 소스 전극
108b: 드레인 전극 112: 게이트 절연막
114: 제 1 게이트막 115: 제 2 게이트막
122a: 소스 영역 122b: 드레인 영역
124: 보호 절연막 126: 채널 영역
151: 트랜지스터 152: 트랜지스터
153: 트랜지스터 200: 기판
206: 산화물 반도체막 206a: 산화물 반도체막
207a: N형 산화물 반도체막 207b: N형 산화물 반도체막
208a: 소스 전극 208b: 드레인 전극
209: 제 1 절연물 210: 제 2 절연물
211: 표시용 전극 212: 게이트 절연막
214: 제 1 게이트막 214a: 화합물 도전체막
215: 제 2 게이트막 215a: 도전막
301: 본체 302: 케이스
303: 표시부 304: 키보드
311: 본체 312: 스타일러스
313: 표시부 314: 조작 버튼
315: 외부 인터페이스 320: 전자 서적
321: 케이스 322: 케이스
323: 표시부 324: 표시부
325: 축부 326: 전원
327: 조작 키 328: 스피커
330: 케이스 331: 케이스
332: 표시 패널 333: 스피커
334: 마이크로폰 335: 조작 키
336: 포인팅 디바이스 337: 카메라용 렌즈
338: 외부 접속 단자 340: 태양 전지 셀
341: 외부 메모리 슬롯 351: 본체
353: 접안부 354: 조작 스위치
355: 표시부b 356: 배터리
357: 표시부a 360: 텔레비전 장치
361: 케이스 363: 표시부
365: 스탠드

Claims (21)

  1. 인듐을 포함하는 산화물 반도체막과;
    화합물 도전체를 포함하는 게이트 전극과;
    상기 산화물 반도체막과 상기 게이트 전극의 사이의 절연막을 포함하고,
    상기 화합물 도전체는 인듐과 질소를 포함하고,
    상기 화합물 도전체의 밴드 갭은 2.8전자 볼트 미만인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 화합물 도전체의 일 함수는 5전자 볼트 이상인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 화합물 도전체의 이온화 포텐셜은 7전자 볼트 이상인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 화합물 도전체에 있어서, 질소의 비율은 10atoms% 이상 50atoms% 이하이고,
    상기 화합물 도전체에 있어서, 인듐의 비율은 10atoms% 이상 50atoms% 이하인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체막의 도너 또는 억셉터의 농도는 1×1012cm-3 이하인, 반도체 장치.
  6. 인듐을 포함하는 산화물 반도체막과;
    상기 산화물 반도체막 위의 절연막과;
    상기 절연막 위의, 화합물 도전체를 포함하는 게이트 전극을 포함하고,
    상기 화합물 도전체는 인듐과 질소를 포함하고,
    상기 화합물 도전체의 밴드 갭은 2.8전자 볼트 미만인, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 화합물 도전체의 일 함수는 5전자 볼트 이상인, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 화합물 도전체의 이온화 포텐셜은 7전자 볼트 이상인, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 화합물 도전체에 있어서, 질소의 비율은 10atoms% 이상 50atoms% 이하이고,
    상기 화합물 도전체에 있어서, 인듐의 비율은 10atoms% 이상 50atoms% 이하인, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 산화물 반도체막의 도너 또는 억셉터의 농도는 1×1012cm-3 이하인, 반도체 장치.
  11. 화합물 도전체를 포함하는 게이트 전극과;
    상기 게이트 전극 위의 절연막과;
    상기 절연막 위의, 인듐을 포함하는 산화물 반도체막을 포함하고,
    상기 화합물 도전체는 인듐과 질소를 포함하고,
    상기 화합물 도전체의 밴드 갭은 2.8전자 볼트 미만인, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 화합물 도전체의 일 함수는 5전자 볼트 이상인, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 화합물 도전체의 이온화 포텐셜은 7전자 볼트 이상인, 반도체 장치.
  14. 제 11 항에 있어서,
    상기 화합물 도전체에 있어서, 질소의 비율은 10atoms% 이상 50atoms% 이하이고,
    상기 화합물 도전체에 있어서, 인듐의 비율은 10atoms% 이상 50atoms% 이하인, 반도체 장치.
  15. 제 11 항에 있어서,
    상기 산화물 반도체막의 도너 또는 억셉터의 농도는 1×1012cm-3 이하인, 반도체 장치.
  16. 화합물 도전체를 포함하는 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에서 상기 게이트 전극에 접하는 절연막을 형성하는 단계와;
    상기 절연막 위에 인듐을 포함하는 산화물 반도체막을 형성하는 단계를 포함하고,
    상기 화합물 도전체는 인듐과 질소를 포함하고,
    상기 화합물 도전체의 밴드 갭은 2.8전자 볼트 미만인, 반도체 장치의 제작 방법.
  17. 제 16 항에 있어서,
    상기 화합물 도전체는 질소를 포함하는 분위기에서 스퍼터링법에 의하여 형성되는, 반도체 장치의 제작 방법.
  18. 제 16 항에 있어서,
    상기 화합물 도전체는 산소 농도가 5% 이하인 분위기에서 스퍼터링법에 의하여 형성되는, 반도체 장치의 제작 방법.
  19. 인듐을 포함하는 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막 위에 절연막을 형성하는 단계와;
    상기 절연막 위에서 상기 절연막에 접하는 화합물 도전체를 포함하는 게이트 전극을 형성하는 단계를 포함하고,
    상기 화합물 도전체는 인듐과 질소를 포함하고,
    상기 화합물 도전체의 밴드 갭은 2.8전자 볼트 미만인, 반도체 장치의 제작 방법.
  20. 제 19 항에 있어서,
    상기 화합물 도전체는 질소를 포함하는 분위기에서 스퍼터링법에 의하여 형성되는, 반도체 장치의 제작 방법.
  21. 제 19 항에 있어서,
    상기 화합물 도전막은 산소 농도가 5% 이하인 분위기에서 스퍼터링법에 의하여 형성되는, 반도체 장치의 제작 방법.
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