KR20120015963A - 박막 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것이다. 보다 상세하게는 박막 트랜지스터의 문턱 전압과 구동 전류 특성을 개선하여 성능을 향상시키는 것이 가능한 박막 트랜지스터 및 이의 제조 방법에 관한 것이다. 본 발명은 게이트 전극, 액티브 영역, 소스 전극, 및 드레인 전극으로 이루어지는 박막 트랜지스터에 있어서, 상기 액티브 영역은 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물을 포함하는 액티브층; 및 상기 액티브층의 상부 또는 하부에 형성되며 상기 액티브층과 쇼트키 접합 또는 오믹 접합이 이루어지는 금속층을 포함하는 것을 특징으로 한다. 본 발명에 의하면 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물로 액티브층을 구성한 박막 트랜지스터의 액티브층 상부 또는 하부에 금속층을 형성하여 기존의 낮은 전자 이동도와 구동 전류를 개선하고 험프 현상과 문턱 전압에서의 기울기(Subthresholding swing)를 억제할 수 있는 효과를 갖는다.
Description
본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것이다. 보다 상세하게는 박막 트랜지스터의 문턱 전압과 구동 전류 특성을 개선하여 성능을 향상시키는 것이 가능한 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(Thin Film Transister, TFT)의 경우 박막 트랜지스터의 구동을 위한 전자 이동이 발생하는 액티브층을 비정질 실리콘(Amorphous silicon) 또는 다결정 실리콘(Poly silicon)과 같은 무기물 또는 산화 아연(ZnO) 등과 같은 금속 산화물이나, 공액 구조를 갖는 유기물로 대체한 유기 박막 트랜지스터(Oxide Thin Film Transister, OTFT)가 새롭게 각광받고 있다.
상기 박막의 경우 상온이나 낮은 온도에서 결정화가 용이하여 플라스틱 기판과 같은 플렉시블 기판을 사용할 수 있고, 회전 도포, 담그기, 및 잉크 젯 프린팅 등과 같은 다양한 제조 방법을 사용할 수 있으며, 필요에 따라 원하는 기능을 갖는 소재의 합성이 가능하므로 소자 제작의 자유도가 매우 높은 등의 장점을 갖는다.
도 1은 ZnO를 이용한 박막 트랜지스터의 단면도, 도 2는 ZnO를 이용한 박막 트랜지스터의 VGS-IDS 특성 그래프이다.
도 1에 도시된 바와 같이 ZnO를 이용한 박막 트랜지스터(1)는 기판(2), 기판(2) 상부에 형성되는 게이트(Gate) 전극(3), 게이트 전극(3) 상부에 형성되는 절연막(4), 절연막(4) 상부에 형성되는 소스(Source) 전극(5)과 드레인(Drain) 전극(6), 및 절연막(4), 소스 전극(5), 및 드레인 전극(6) 상부에 형성되는 액티브층(7)을 포함한다.
ZnO를 이용한 박막 트랜지스터(1)의 동작은 다음과 같다. 먼저, 게이트 전극(3)에 0보다 큰 게이트 전압이 인가되면 절연막(4)의 커패시턴스(Capacitance)에 의해 ZnO로 형성된 액티브층(7) 내의 전자가 축적되어 액티브층(7)의 활성화가 이루어진다.
다음으로, 소스 전극(5)을 접지하고 드레인 전극(6)에 양의 바이어스 전압을 인가하면 소스 전극(5)에서 액티브층(7)을 거쳐 드레인 전극(6)으로 전자가 이동하는 방식으로 구동이 이루어진다.
또한, 게이트 전압이 0보다 작은 경우에는 액티브층(7) 내의 전자가 공핍(depletion)되어 액티브층(7)이 비활성화 되므로 드레인 전극(6)에 바이어스 전압을 인가하더라도 박막 트랜지스터가 구동하지 않는다.
또한, 박막 트랜지스터는 액티브층(7)을 활성화 또는 비활성화하는 게이트 전극(3)의 위치에 따라 하부 게이트(Bottom gate)와 상부 게이트(Top Gate)로 구분할 수 있고, 액티브층(7)에 소스 전극(5)과 드레인 전극(6)이 접합하는 방식에 따라 스태거드 형(Staggered type)과 코플래너 형(Coplanar type)으로 구분할 수 있다.
그러나, ZnO와 같은 산화물 반도체를 이용하여 박막 트랜지스터를 제조하는 경우 액티브층(7)을 형성하는 산화물 결정은 일반적으로 비정질 또는 다결정으로써 많은 결정 경계를 가지며, 이로 인해 상대적으로 낮은 전자 이동도와 구동 전류를 갖게 되는 문제점이 있었다.
또한, Zn0와 같은 산화물 반도체를 이용한 박막 트랜지스터의 경우 통상적으로 100nm의 두께를 갖는 액티브층(7)이 수직방향으로 균일한 결정을 가지지 않으므로 수직 방향으로 컨덕턴스가 달라지면서 구동 전압이 달라지게 되며 이에 따라 도 2의 그래프에 나타난 바와 같이 음의 게이트 전압에서 동작(Turn-on)이 이루어지고 험프(Hump) 현상이 발생하는 등의 문제점이 있었다.
따라서, 상기와 같은 문제점을 해결하고자 액티브층(7)을 형성하는 산화물 반도체에 다른 물질을 첨가하거나, 액티브층(7)의 증착 방법을 달리하거나, 또는 액티브층(7)의 증착 후 N2O plasma에 의한 후처리를 하는 방법이 활용되었으나, 낮은 전자 이동도와 구동 전류를 개선하는데 있어서 한계가 있고 추가 비용을 발생시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하고자 안출된 것으로 반도체 물질로 구성되며 인가되는 게이트 전압에 의해 전자의 이동이 이루어지는 액티브층의 상부 또는 하부에 금속층을 형성하여 낮은 전자 이동도와 구동 전류를 개선하고 험프 현상을 방지할 수 있는 박막 트랜지스터 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 박막 트랜지스터는 박막 트랜지스터에 있어서, 기판 상부에 형성되고 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물을 포함하는 액티브층; 및 상기 액티브층의 상부 또는 하부에 형성되며 상기 액티브층과 쇼트키 접합 또는 오믹 접합이 이루어지는 금속층을 포함하는 것을 특징으로 한다.
또한, 본 발명의 제1 실시예에 따른 박막 트랜지스터 제조 방법은 (a) 기판 상부에 게이트 전극을 형성하는 단계; (b) 상기 게이트 전극 상부에 절연층을 형성하는 단계; (c) 상기 절연층 상부 일측에 소스 전극을 형성하고 상부 타측에 드레인 전극을 형성하는 단계; (d) 상기 소스 전극, 상기 절연층, 및 상기 드레인 전극 상부에 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물을 포함하는 액티브층을 형성하는 단계; 및 (e) 상기 액티브층 상부에 상기 액티브층과 쇼트키 접합 또는 오믹 접합이 이루어지는 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 제2 실시예에 따른 박막 트랜지스터 제조 방법은 (a) 기판 상부에 게이트 전극을 형성하는 단계; (b) 상기 게이트 전극 상부에 절연층을 형성하는 단계; (c) 상기 절연층 상부에 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물을 포함하는 액티브층을 형성하는 단계; (d) 상기 액티브층 상부 일측에 상기 소스 전극을 형성하고 상부 타측에 상기 드레인 전극을 형성하는 단계; 및 (e) 상기 소스 전극과 상기 드레인 전극 사이에 상기 액티브층과 쇼트키 접합 또는 오믹 접합이 이루어지는 금속층을 형성하는 것을 특징으로 한다.
또한, 본 발명의 제3 실시예에 따른 박막 트랜지스터 제조 방법은 (a) 기판 상부에 금속층을 형성하는 단계; (b) 상기 금속층 상부에 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물을 포함하며 상기 금속층과 쇼트키 접합 또는 오믹 접합이 이루어지는 액티브층을 형성하는 단계; (c) 상기 액티브층 상부 일측에 상기 소스 전극을 형성하고 상부 타측에 상기 드레인 전극을 형성하는 단계; (d) 상기 소스 전극, 상기 액티브층, 및 상기 드레인 전극 상부에 절연층을 형성하는 단계; 및 (e) 상기 절연층 상부에 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 제4 실시예에 따른 박막 트랜지스터 제조 방법은 (a) 기판 상부 일측에 상기 소스 전극을 형성하고 상부 타측에 상기 드레인 전극을 형성하는 단계; (b) 상기 소스 전극과 상기 드레인 전극 사이에 금속층을 형성하는 단계; (c) 상기 소스 전극, 상기 드레인 전극, 및 상기 금속층 상부에 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물을 포함하고 상기 금속층과 쇼트키 접합 또는 오믹 접합이 이루어지는 액티브층을 형성하는 단계; (d) 상기 액티브층 상부에 절연층을 형성하는 단계; 및 (e) 상기 절연층 상부에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물로 액티브층을 구성한 박막 트랜지스터의 액티브층 상부 또는 하부에 금속층을 형성하여 기존의 낮은 전자 이동도와 구동 전류를 개선하고 험프 현상과 문턱 전압에서의 기울기(Subthresholding swing)를 억제할 수 있는 효과를 갖는다.
또한, 액티브층 상부 또는 하부에 소스와 드레인 전극이 형성될 때 금속층을 같이 형성하는 방식이므로 별도의 추가 공정이나 고가의 갈륨(Ga) 또는 인듐(In)과 같은 물질 첨가 없이 박막 트랜지스터의 특성을 향상시킬 수 있으므로 박막 트랜지스터의 제조 원가 절감이 가능한 효과를 갖는다.
또한, 하부 게이트 형태의 코플래너 타입, 하부 게이트 형태의 스태거드 타입, 상부 게이트 형태의 코플래너 타입, 및 상부 게이트 형태의 스태거드 타입의 박막 트랜지스터에 모두 적용 가능하므로 범용성이 우수한 효과를 갖는다.
도 1은 ZnO를 이용한 박막 트랜지스터의 단면도,
도 2는 ZnO를 이용한 박막 트랜지스터의 VGS-IDS 특성 그래프,
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 단면도,
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 VGS-IDS 특성 그래프,
도 5는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 VGS-전자 이동도 특성 그래프,
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도,
도 7은 본 발명의 제3 실시예에 따른 박막 트랜지스터의 단면도,
도 8은 본 발명의 제4 실시예에 따른 박막 트랜지스터의 단면도,
도 9는 본 발명의 제1 실시예에 따른 박막 트랜지스터 제조 방법의 순서도,
도 10은 본 발명의 제2 실시예에 따른 박막 트랜지스터 제조 방법의 순서도,
도 11은 본 발명의 제3 실시예에 따른 박막 트랜지스터 제조 방법의 순서도, 및
도 12는 본 발명의 제4 실시예에 따른 박막 트랜지스터 제조 방법의 순서도 이다.
도 2는 ZnO를 이용한 박막 트랜지스터의 VGS-IDS 특성 그래프,
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 단면도,
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 VGS-IDS 특성 그래프,
도 5는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 VGS-전자 이동도 특성 그래프,
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도,
도 7은 본 발명의 제3 실시예에 따른 박막 트랜지스터의 단면도,
도 8은 본 발명의 제4 실시예에 따른 박막 트랜지스터의 단면도,
도 9는 본 발명의 제1 실시예에 따른 박막 트랜지스터 제조 방법의 순서도,
도 10은 본 발명의 제2 실시예에 따른 박막 트랜지스터 제조 방법의 순서도,
도 11은 본 발명의 제3 실시예에 따른 박막 트랜지스터 제조 방법의 순서도, 및
도 12는 본 발명의 제4 실시예에 따른 박막 트랜지스터 제조 방법의 순서도 이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세하게 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 첨가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 바람직한 실시예를 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 실시될 수 있음은 물론이다.
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3에 도시된 바와 같이 본 발명의 제1 실시예에 따른 박막 트랜지스터(1a)는 기판(2a), 게이트 전극(3a), 절연층(4a), 소스 전극(5a), 및 드레인 전극(6a)과 액티브 영역인 액티브층(7a)과 금속층(8a)을 포함한다.
기판(2a) 실리콘 기판, 유리 기판, 또는 플라스틱 기판 등일 수 있고, 게이트 전극(3a)은 기판 상부에 형성되고 본 발명의 제1 실시예에 따른 박막 트랜지스터(1a)의 구동을 위한 게이트 전압이 인가된다.
이때, 게이트 전극(3a)은 ITO, IZO, 또는 ZAO와 같은 금속 산화물이나 Ti, Pt, Cr, W, Al, Ni, 또는 Cu 등의 금속일 수 있다.
절연층(4a)은 게이트 전극(3a) 상부에 형성되어 게이트 전극(3a)을 절연하며, 실리콘 질화물, 실리콘 산화물, 또는 알루미늄 옥사이드 등의 고유전성 산화물일 수 있다.
소스 전극(5a)은 절연층(4a) 상부 일측에 형성되고 드레인 전극(6a)은 절연층(4a) 상부 타측에 형성된다.
이때, 소스 전극(5a)와 드레인 전극(6a)은 ITO, IZO, 또는 ZAO와 같은 금속 산화물이나 Ti, Pt, Cr, W, Al, Ni, 또는 Cu 등의 금속일 수 있다.
액티브층(7a)은 절연층(4a), 소스 전극(5a), 및 드레인 전극(6a) 상부에 형성되며 게이트 전극(3a)에 인가되는 전압에 의해 활성화되어 소스 전극(5a)과 드레인 전극(6a) 사이에 전류가 흐를 수 있는 통로 역할을 한다.
이때, 액티브층(7a)은 반도체 물질인 금속 산화물(예를 들어, ZnO(Zinc Oxide), 또는 TiO2(Titanum Oxide)), 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물(예를 들어, 저분자 유기 화합물인 펜타센(Pentacene)과 고분자 유기 화합물인 P3HT(poly(3-hexylthiophene)))을 포함할 수 있다.
또한, 액티브층(7a)의 두께는 1μm 이하일 수 있으며, 보다 바람직하게는 0.1nm 내지 1μm 이하일 수 있다.
금속층(8a)은 액티브층(7a) 상부에 형성되고 액티브층(7a) 과의 일함수 차이에 따라 쇼트키 접합(Shottkey junction) 또는 오믹 접합(Ohmic junction)이 이루어진다.
예를 들어, ZnO로 액티브층(7a)을 구성하는 경우 ZnO는 n-type의 특성을 보이므로 금속층(8a)의 일함수가 액티브층(7a)의 일함수보다 큰 경우 금속층(8a)과 액티브층(7a)은 쇼트키 접합(Shottkey junction)이 이루어질 수 있고, 액티브층(7a)의 일함수가 금속층(8a)의 일함수 보다 큰 경우 금속층(8a)과 액티브층(7a)은 오믹 접합(Ohmic junction)이 이루어질 수 있다.
또한, 금속층(8a)과 액티브층(7a)간의 쇼트키 접합(Shottkey junction) 또는 오믹 접합(Ohmic junction)에 따라 액티브층(7a)과 금속층(8a)의 접합부의 유기 반도체 물질이 공핍(depletion) 상태 또는 축적(accumulation) 상태가 될 수 있다.
또한, 금속층(8a)은 1kΩ/□ 이하, 보다 바람직하게는 0.000001Ω/□ 내지 1kΩ/□의 면 저항을 갖도록 적절한 두께로 형성될 수 있으며, Ti, Pt, Cr, W, Al, Ni, 또는 Cu 등의 금속일 수 있다.
본 발명의 제1 실시예에 따른 박막 트랜지스터(1a)는 액티브층(7a)과 액티브층(7a) 상부에 결합하는 금속층(8a)을 포함하는 액티브 영역을 형성하여 구동 전류와 전자 이동도 등의 특성을 개선하고 험프(hump) 현상을 방지할 수 있는데 이를 이하 도 4와 도 5을 참조하여 상세하게 설명하도록 한다.
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 VGS-IDS 특성 그래프이고, 도 5는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 VGS-전자 이동도 특성 그래프이다.
여기에서, 금속층(8a)에 의한 특성 변화를 확인할 수 있도록 본 발명의 제1 실시예에 따른 박막 트랜지스터(1a)의 액티브층(7a)을 ZnO로 구성하였다.
먼저, 도 2에 도시된 ZnO를 이용한 박막 트랜지스터의 VGS-IDS 특성 그래프와 도 4의 본 발명의 제1 실시예에 따른 박막 트랜지스터의 VGS-IDS 특성 그래프의 비교시에 도 2의 액티브층(7)만 형성된 종래의 ZnO를 이용한 박막 트랜지스터(1)의 VGS-IDS 특성에 비해 도 4의 액티브층(7a) 상부에 금속층(8a)을 형성한 본 발명의 제1 실시예에 따른 박막 트랜지스터(1a)의 VGS-IDS 특성의 경우 액티브층(7a)과 금속층(8a)의 경계면을 공핍 상태로 함으로서 금속층(8a)과 접한 액티브층(7a) 영역의 문턱 전압(Gate voltage)을 양의 방향으로 이동(Positive shift)시킬 수 있고 험프(hump) 현상이 억제되며 구동 전류(Drain current) 특성이 개선되는 것을 확인할 수 있다.
또한, 도 4에 도시된 바와 같이 금속층(8a)을 접지하여 접한 액티브층(7a)을 등전위로 만들어주는 경우(도 4의 Body Ground) 금속층(8a)이 플로팅(Floating) 상태에 있는 경우(도 4의 Body Floating)에 비해 구동 전류 특성이 더욱 개선되는 것을 확인할 수 있다.
다음으로, 도 5의 그래프에서 나타나는 바와 같이 액티브층(7)만 형성된 경우(도 5의 Normal type), 액티브층(7a) 상부에 금속층(8a)을 형성하고 금속층(8a)을 플로팅 상태로 하는 경우(도 5의 Body Metal Floating), 및 금속층(8a)을 접지하여 금속층(8a)과 접한 액티브층(7a)을 등전위로 만드는 경우(도 5의 Body Metal Ground)를 비교해보면 액티브층(7a) 상부에 금속층(8a)을 형성하고 금속층(8a)을 접지하여 금속층(8a)과 접한 액티브층(7a)을 등전위로 만들어주는 경우(도 5의 Body Metal Ground) 전자 이동도가 크게 향상되는 것을 확인할 수 있다.
여기에서, 도 3에 도시된 본 발명의 제1 실시예에 따른 박막 트랜지스터의 경우 게이트 전극(3a)이 하부에 위치하는 하부 게이트(Bottom Gate) 형태의 액티브층(7a)을 기준으로 게이트 전극(3a), 소스 전극(5a), 및 드레인 전극(6a)이 분리되지 않는 코플래너 타입 박막 트랜지스터를 구성한 것이며, 본 발명에 따른 박막 트랜지스터의 경우 이에 한정되지 않고 상부 게이트 형태의 코플래너 타입 박막 트랜지스터, 하부 게이트 형태의 스태거드 타입 박막 트랜지스터, 및 상부 게이트 형태의 스태거드 타입 박막 트랜지스터를 구현하는 것이 가능하며, 이를 도 6 내지 도 8을 참조하여 설명하도록 한다.
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6에 도시된 바와 같이 본 발명의 제2 실시예에 따른 박막 트랜지스터(1b)는 기판(2b), 기판(2b) 상부에 형성되는 게이트 전극(3b), 게이트 전극(3b) 상부에 형성되는 절연층(4b), 절연층(4b) 상부에 형성되는 액티브층(5b), 액티브층(5b) 상부 일측에 형성되는 소스 전극(6b), 액티브층(5b) 상부 타측에 형성되는 드레인 전극(7b), 및 소스 전극(6b)과 드레인 전극(7b) 사이의 액티브층(5b) 상부에 소스 전극(6b)과 드레인 전극(7b)으로부터 소정 간격만큼 이격되어 형성되는 금속층(8b)을 포함한다.
이때, 본 발명의 제2 실시예에 따른 박막 트랜지스터(1b)는 게이트 전극(3b)이 하부에 위치하는 하부 게이트 형태이고 액티브층(5b)을 기준으로 게이트 전극(3b)과 소스 전극(6b) 및 드레인 전극(7b)이 나누어지는 스태거트 타입의 박막 트랜지스터일 수 있다.
또한, 액티브층(7a)의 두께는 1μm 이하, 보다 바람직하게는 0.1nm 내지 1μm 이하일 수 있고, 금속층(8b)은 1kΩ/□ 이하, 보다 바람직하게는 0.000001Ω/□ 내지 1kΩ/□의 면 저항을 갖도록 적절한 두께로 형성될 수 있으며, 그 외의 본 발명의 제2 실시예에 따른 박막 트랜지스터(1b)의 상세 구성은 본 발명의 제1 실시예에 따른 박막 트랜지스터(1a)와 동일하므로 별도의 설명은 생략하도록 한다.
도 7은 본 발명의 제3 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7에 도시된 바와 같이 본 발명의 제3 실시예에 따른 박막 트랜지스터(1c)는 기판(2c), 기판(2c) 상부에 형성되는 금속층(3c), 금속층(3c) 상부에 형성되는 액티브층(4c), 액티브층(4c) 상부 일측에 형성되는 소스 전극(5c), 액티브층(4c) 상부 타측에 형성되는 드레인 전극(6c), 액티브층(4c), 소스 전극(5c), 및 드레인 전극(6c) 상부에 형성되는 절연층(7c), 및 절연층(7c) 상부에 형성되는 게이트 전극(8c)을 포함한다.
이때, 본 발명의 제3 실시예에 따른 박막 트랜지스터(1c)는 게이트 전극(8c)이 상부에 위치하는 상부 게이트 형태이고 액티브층(5b)을 기준으로 게이트 전극(3b), 소스 전극(6b), 및 드레인 전극(7b)이 분리되지 않는 코플래너 타입의 박막 트랜지스터일 수 있다.
또한, 액티브층(7a)의 두께는 1μm 이하, 보다 바람직하게는 0.1nm 내지 1μm 이하일 수 있고, 금속층(8b)은 1kΩ/□ 이하, 보다 바람직하게는 0.000001Ω/□ 내지 1kΩ/□의 면 저항을 갖도록 적절한 두께로 형성될 수 있으며, 그 외의 본 발명의 제3 실시예에 따른 박막 트랜지스터(1c)의 상세 구성은 본 발명의 제1 실시예에 따른 박막 트랜지스터(1a)와 동일하므로 별도의 설명은 생략하도록 한다.
도 8은 본 발명의 제4 실시예에 따른 박막 트랜지스터(1d)의 단면도이다.
도 8에 도시된 바와 같이 본 발명의 제4 실시예에 따른 박막 트랜지스터(1d)는 기판(2d), 기판(2d) 상부 일측에 형성되는 소스 전극(3d), 기판(2d) 상부 타측에 형성되는 드레인 전극(4d), 소스 전극(3d)과 드레인 전극(4d) 사이의 기판(2d) 상부에 소스 전극(3d)과 드레인 전극(4d)으로부터 소정 간격만큼 이격되어 형성되는 금속층(5d), 소스 전극(3d), 드레인 전극(4d), 및 금속층(5d) 상부에 형성되는 액티브층(6d), 액티브층(6d) 상부에 형성되는 절연층(7d), 및 절연층(7d) 상부에 형성되는 게이트 전극(8d)을 포함한다.
이때, 본 발명의 제4 실시예에 따른 박막 트랜지스터(1d)는 게이트 전극(8d)이 상부에 위치하는 상부 게이트 형태이고 액티브층(5b)을 기준으로 게이트 전극(3b)과 소스 전극(6b) 및 드레인 전극(7b)이 분리되는 스태거드 타입의 박막 트랜지스터일 수 있다.
또한, 액티브층(7a)의 두께는 1μm 이하, 보다 바람직하게는 0.1nm 내지 1μm 이하일 수 있고, 금속층(8b)은 1kΩ/□ 이하, 보다 바람직하게는 0.000001Ω/□ 내지 1kΩ/□의 면 저항을 갖도록 적절한 두께로 형성될 수 있으며, 그 외의 본 발명의 제4 실시예에 따른 박막 트랜지스터(1d)의 상세 구성은 본 발명의 제1 실시예에 따른 박막 트랜지스터(1a)와 동일하므로 별도의 설명은 생략하도록 한다.
도 9는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법에 대한 순서도이다.
S10a에서 기판(2a) 상부에 게이트 전극(3a)을 형성하고, S20a에서 게이트 전극(3a) 상부에 절연층(4a)을 형성한다.
이때, 기판(2a)은 실리콘 기판, 유리 기판, 또는 플라스틱 기판 등일 수 있고, 게이트 전극(3a)은 ITO, IZO, 또는 ZAO와 같은 금속 산화물이나 Ti, Pt, Cr, W, Al, Ni, 또는 Cu 등의 금속일 수 있으며, 절연층(4a)은 실리콘 질화물, 실리콘 산화물, 또는 알루미늄 옥사이드 등의 고유전성 산화물일 수 있다.
또한, 게이트 전극(3a)은 위에서 언급한 물질을 진공 증착, 스퍼터링, 또는 화학 증착법에 의해 형성한 후 패터닝 과정을 거쳐 형성할 수 있으며, 절연층(4a) 또한 위에서 언급한 물질들을 진공 증착, 스퍼터링, 또는 화학 증착법에 의해 형성한 후 패터닝 과정을 거쳐 형성할 수 있다.
S30a에서 절연층(4a) 상부 일측에 소스 전극(5a)을 형성하고 절연층 상부 타측에 드레인 전극(6a)을 형성한다.
이때, 소스 전극(5a)과 드레인 전극(6a)은 ITO, IZO, 또는 ZAO와 같은 금속 산화물이나 Ti, Pt, Cr, W, Al, Ni, 또는 Cu 등의 금속일 수 있다.
또한, 소스 전극(5a)과 드레인 전극(6a)은 위에서 언급한 물질을 진공 증착, 스퍼터링, 또는 화학 증착법에 의해 형성한 후 패터닝 과정을 거쳐 형성할 수 있다.
S40a에서 절연층(4a), 소스 전극(5a), 및 드레인 전극(6a) 상부에 액티브층(7a)을 형성한다.
이때, 액티브층(7a)은 반도체 물질인 금속 산화물(예를 들어, ZnO(Zinc Oxide), 또는 TiO2(Titanum Oxide)), 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물(예를 들어, 저분자 유기 화합물인 펜타센(Pentacene)과 고분자 유기 화합물인 P3HT(poly(3-hexylthiophene)))을 포함할 수 있고, 1μm 이하의 두께, 보다 바람직하게는 0.1nm 내지 1μm 이하의 두께를 갖도록 진공 증착, 스퍼터링, 또는 화학 증착법에 의해 형성한 후 패터닝 과정을 거쳐 형성할 수 있다.
S50a에서 액티브층(7a) 상부에 금속층(8a)을 형성하면 종료가 이루어지며, 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법에 따라 게이트 전극(3a)이 하부에 위치하는 하부 게이트(Bottom Gate) 형태의 액티브층(7a)을 기준으로 게이트 전극(3a), 소스 전극(5a), 및 드레인 전극(6a)이 분리되지 않는 코플래너 타입 박막 트랜지스터를 제조하는 것이 가능해진다.
이때, 금속층(8a)은 1kΩ/□ 이하, 보다 바람직하게는 0.000001Ω/□ 내지 1kΩ/□의 면 저항을 갖는 적절한 두께로 진공 증착, 스퍼터링, 또는 화학 증착법에 의해 형성한 후 패터닝을 과정을 거쳐 형성할 수 있으며, Ti, Pt, Cr, W, Al, Ni, 또는 Cu 등의 금속일 수 있다.
도 10은 본 발명의 제2 실시예에 따른 박막 트랜지스터 제조 방법의 순서도 이다.
S10b에서 기판(2b) 상부에 게이트 전극(3b)을 형성하고, S20b에서 게이트 전극(3b) 상부에 절연층(4b)을 형성한다.
S30b에서 절연층(4b) 상부에 액티브층(5b)을 형성하며, S40b에서 액티브층(5b) 상부 일측에 소스 전극(6b)을 형성하고 액티브층(5b) 상부 타측에 드레인 전극(7b)을 형성한다.
S50b에서 소스 전극(6b)과 드레인 전극(7b) 사이의 절연층(4b) 상부에 소스 전극(6b)과 드레인 전극(7b)으로부터 소정 간격만큼 이격시켜 금속층(8b)을 형성하면 종료가 이루어지며, 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법에 따라 게이트 전극(3b)이 하부에 위치하는 하부 게이트(Bottom Gate) 형태의 액티브층(5b)을 기준으로 게이트 전극(3b)과 소스 전극(6b) 및 드레인 전극(7b)이 분리되는 스태거드 타입 박막 트랜지스터를 제조하는 것이 가능해진다.
이때, 기판(2b), 게이트 전극(3b), 절연층(4b), 액티브층(5b), 소스 전극(6b), 드레인 전극(7b), 및 금속층(7b)의 적층 순서를 제외한 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법에 대한 상세 과정은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법과 동일하므로 별도의 설명은 생략하도록 한다.
도 11은 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조 방법에 대한 순서도 이다.
S10c에서 기판(2c) 상부에 금속층(3c)을 형성하고, S20c에서 금속층(3c) 상부에 액티브층(4c)을 형성한다
S30c에서 액티브층(4c) 상부 일측에 소스 전극(5c)을 형성하고 액티브층(4c) 상부 타측에 드레인 전극(6c)을 형성한다.
S40c에서 액티브층(4c), 소스 전극(5c), 및 드레인 전극(6c) 상부에 절연층(7c)을 형성하며, S50c에서 절연층(7c) 상부에 게이트 전극(8c)을 형성하면 종료가 이루어지며, 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조 방법에 따라 게이트 전극(8c)이 상부에 위치하는 상부 게이트(Top Gate) 형태의 액티브층(4c)을 기준으로 게이트 전극(8c), 소스 전극(5c) 및 드레인 전극(6c)이 분리되지 않는 코플래너 타입 박막 트랜지스터를 제조하는 것이 가능해진다.
이때, 기판(2c), 금속층(3c), 액티브층(4c), 소스 전극(5c), 드레인 전극(6c), 절연층(7b), 및 게이트 전극(8c)의 적층 순서를 제외한 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조 방법에 대한 상세 과정은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법과 동일하므로 별도의 설명은 생략하도록 한다.
도 12는 본 발명의 제4 실시예에 따른 박막 트랜지스터의 제조 방법에 대한 순서도 이다.
S10d에서 기판(2d) 상부 일측에 소스 전극(3d)을 형성하고 기판(2d) 상부 타측에 드레인 전극(4d)을 형성한다.
S20d에서 소스 전극(3d)과 드레인 전극(4d) 사이의 기판(2d) 상부에 소스 전극(3d)과 드레인 전극(4d)으로부터 이격시켜 금속층(5d)을 형성한다.
S30d에서 소스 전극(3d), 드레인 전극(4d), 및 금속층(5d) 상부에 액티브층(6d)을 형성한다.
S40d에서 액티브층(6d) 상부에 절연층(7d)을 형성하고, S50d에서 절연층(7d) 상부에 게이트 전극(8d)을 형성하면 종료가 이루어지며, 본 발명의 제4 실시예에 따른 박막 트랜지스터의 제조 방법에 따라 게이트 전극(8d)이 상부에 위치하는 상부 게이트(Top Gate) 형태의 액티브층(6d)을 기준으로 게이트 전극(8d)과 소스 전극(3d) 및 드레인 전극(4d)이 분리되는 스태거드 타입 박막 트랜지스터를 제조하는 것이 가능해진다.
이때, 기판(2d), 소스 전극(3d), 드레인 전극(4d), 금속층(5d), 액티브층(6d), 절연층(7d), 및 게이트 전극(8d)의 적층 순서를 제외한 본 발명의 제4 실시예에 따른 박막 트랜지스터의 제조 방법에 대한 상세 과정은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법과 동일하므로 별도의 설명은 생략하도록 한다.
본 발명의 박막 트랜지스터는 게이트 전극으로부터 공급되는 게이트 전압에 의해 활성화되며 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물로 구성되는 액티브층의 상부 또는 하부에 금속층을 형성하며 액티브층과 금속층 간의 일함수 차이에 따라 액티브층과 금속층 간의 쇼트키 접합 또는 오믹 접합이 이루어진다.
따라서, 종래의 금속층이 형성되지 않은 박막 트랜지스터와 비교시에 기존의 낮은 전자 이동도와 구동 전류 특성을 개선하고 험프 현상과 문턱 전압에서의 기울기(Subthresholding swing)를 억제할 수 있는 효과를 갖는다.
또한, 액티브층 상부 또는 하부에 금속층을 형성하는 방식이므로 별도의 추가 공정이나 물질 첨가 없이(예를 들어, 특성 개선을 위해 종래와 같이 고가의 Ga, In을 첨가한 INGO(Indume Galium Zinc Oxide)를 사용하는 대신 ZnO로 구성된 액티브층 상부 또는 하부에 금속층을 형성함) 박막 트랜지스터의 특성을 향상시킬 수 있으므로 박막 트랜지스터의 제조 원가 절감이 가능한 효과를 갖는다.
또한, 하부 게이트 형태의 코플래너 타입, 하부 게이트 형태의 스태거드 타입, 상부 게이트 형태의 코플래너 타입, 및 상부 게이트 형태의 스태거드 타입의 박막 트랜지스터에 모두 적용 가능하므로 범용성이 우수한 효과를 갖는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경, 및 치환이 가능할 것이다. 따라서 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면들에 의해서 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구 범위에 의해서 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
(1a,1b,1c,1d) : 박막 트랜지스터 (2a,2b,2c,2d) : 기판
(3a,3b,8c,8d) : 게이트 전극 (4a,4b,7c,7d) : 절연층
(5a,6b,5c,3d) : 소스 전극 (6a,7b,6c,4d) : 드레인 전극
(7a,5b,4c,6d) : 액티브층 (8a,8b,3c,5d) : 금속층
(3a,3b,8c,8d) : 게이트 전극 (4a,4b,7c,7d) : 절연층
(5a,6b,5c,3d) : 소스 전극 (6a,7b,6c,4d) : 드레인 전극
(7a,5b,4c,6d) : 액티브층 (8a,8b,3c,5d) : 금속층
Claims (11)
- 게이트 전극, 액티브 영역, 소스 전극, 및 드레인 전극으로 이루어지는 박막 트랜지스터에 있어서,
상기 액티브 영역은 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물을 포함하는 액티브층; 및
상기 액티브층의 상부 또는 하부에 형성되며 상기 액티브층과 쇼트키 접합 또는 오믹 접합이 이루어지는 금속층을 포함하는 것을 특징으로 하는 박막 트랜지스터. - 제 1항에 있어서,
상기 액티브층의 두께는 1μm 이하인 것을 특징으로 하는 박막 트랜지스터. - 제 1항에 있어서,
상기 금속층은 1kΩ/□ 이하의 면 저항을 갖는 것을 특징으로 하는 박막 트랜지스터. - 제 1항에 있어서,
상기 게이트 전극 상부에 절연층을 형성하고, 상기 절연층 상부 일측과 상기 절연층 상부 타측에 각각 상기 소스 전극과 상기 드레인 전극을 먼저 형성한 후 상기 소스 전극, 상기 절연층, 및 상기 드레인 전극 상부에 상기 액티브층을 형성하며, 상기 액티브층 상부에 상기 금속층을 형성한 코플래너(coplanar) 구조인 것을 특징으로 하는 박막 트랜지스터. - 제 1항에 있어서,
상기 게이트 전극 상부에 절연층을 형성하고, 상기 절연층 상부에 상기 액티브층을 형성하며, 상기 액티브층 상부 일측과 상기 액티브층 상부 타측에 상기 소스 전극과 상기 드레인 전극을 먼저 형성한 후 상기 소스 전극과 상기 드레인 전극 사이의 상기 액티브층 상부에 상기 금속층을 형성한 스태거드(staggered) 구조인 것을 특징으로 하는 박막 트랜지스터. - 제 1항에 있어서,
상기 금속층 상부에 상기 액티브층을 형성하고, 상기 액티브층 상부 일측과 상기 액티브층 상부 타측에 각각 상기 소스 전극과 상기 드레인 전극을 먼저 형성한 후 상기 소스 전극, 상기 액티브층, 및 상기 드레인 전극 상부에 상기 절연층을 형성하며, 상기 절연층 상부에 상기 게이트 전극을 형성한 코플래너 구조인 것을 특징으로 하는 박막 트랜지스터. - 제 1항에 있어서,
기판 상부 일측과 상기 기판 상부 타측에 각각 상기 소스 전극과 상기 드레인 전극을 먼저 형성한 후 상기 소스 전극과 상기 드레인 전극 사이의 상기 기판 상부에 상기 금속층을 형성하고, 상기 소스 전극, 상기 금속층, 및 상기 드레인 전극 상부에 상기 액티브층을 형성한 후 상기 액티브층 상부에 절연층을 형성하며, 상기 절연층 상부에 상기 게이트 전극을 형성한 스태거드 구조인 것을 특징으로 하는 박막 트랜지스터. - (a) 기판 상부에 게이트 전극을 형성하는 단계;
(b) 상기 게이트 전극 상부에 절연층을 형성하는 단계;
(c) 상기 절연층 상부 일측에 소스 전극을 형성하고 상기 절연층 상부 타측에 드레인 전극을 형성하는 단계;
(d) 상기 소스 전극, 상기 절연층, 및 상기 드레인 전극 상부에 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물을 포함하는 액티브층을 형성하는 단계; 및
(e) 상기 액티브층 상부에 상기 액티브층과 쇼트키 접합 또는 오믹 접합이 이루어지는 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - (a) 기판 상부에 게이트 전극을 형성하는 단계;
(b) 상기 게이트 전극 상부에 절연층을 형성하는 단계;
(c) 상기 절연층 상부에 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물을 포함하는 액티브층을 형성하는 단계;
(d) 상기 액티브층 상부 일측에 상기 소스 전극을 형성하고 상기 액티브층 상부 타측에 상기 드레인 전극을 형성하는 단계; 및
(e) 상기 소스 전극과 상기 드레인 전극 사이의 상기 액티브층 상부에 상기 액티브층과 쇼트키 접합 또는 오믹 접합이 이루어지는 금속층을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - (a) 기판 상부에 금속층을 형성하는 단계;
(b) 상기 금속층 상부에 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물을 포함하며 상기 금속층과 쇼트키 접합 또는 오믹 접합이 이루어지는 액티브층을 형성하는 단계;
(c) 상기 액티브층 상부 일측에 상기 소스 전극을 형성하고 상기 액티브층 상부 타측에 상기 드레인 전극을 형성하는 단계;
(d) 상기 소스 전극, 상기 액티브층, 및 상기 드레인 전극 상부에 절연층을 형성하는 단계; 및
(e) 상기 절연층 상부에 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - (a) 기판 상부 일측에 상기 소스 전극을 형성하고 상기 기판 상부 타측에 상기 드레인 전극을 형성하는 단계;
(b) 상기 소스 전극과 상기 드레인 전극 사이의 상기 기판 상부에 금속층을 형성하는 단계;
(c) 상기 소스 전극, 상기 드레인 전극, 및 상기 금속층 상부에 반도체 물질인 금속 산화물, 비정질 실리콘, 다결정 실리콘, 또는 유기 화합물을 포함하고 상기 금속층과 쇼트키 접합 또는 오믹 접합이 이루어지는 액티브층을 형성하는 단계;
(d) 상기 액티브층 상부에 절연층을 형성하는 단계; 및
(e) 상기 절연층 상부에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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