WO2009150886A1 - 酸化物薄膜トランジスタ、及びその製造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 140
- 238000000034 method Methods 0.000 title claims description 67
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 159
- 150000001875 compounds Chemical class 0.000 claims description 8
- 229910052733 gallium Inorganic materials 0.000 claims description 4
- 229910052738 indium Inorganic materials 0.000 claims description 4
- 229910052725 zinc Inorganic materials 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 383
- 239000000758 substrate Substances 0.000 description 62
- 239000010408 film Substances 0.000 description 44
- 239000000463 material Substances 0.000 description 40
- 230000015572 biosynthetic process Effects 0.000 description 25
- 238000004544 sputter deposition Methods 0.000 description 19
- 238000010438 heat treatment Methods 0.000 description 18
- 239000000243 solution Substances 0.000 description 17
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 14
- 238000000576 coating method Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 12
- 238000000059 patterning Methods 0.000 description 12
- 238000011156 evaluation Methods 0.000 description 11
- 239000004642 Polyimide Substances 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 10
- 229920001721 polyimide Polymers 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 7
- 239000004926 polymethyl methacrylate Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 238000005406 washing Methods 0.000 description 6
- 239000003054 catalyst Substances 0.000 description 5
- 239000002131 composite material Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 229920000620 organic polymer Polymers 0.000 description 5
- 229920000877 Melamine resin Polymers 0.000 description 4
- 150000001412 amines Chemical class 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- IVJISJACKSSFGE-UHFFFAOYSA-N formaldehyde;1,3,5-triazine-2,4,6-triamine Chemical compound O=C.NC1=NC(N)=NC(N)=N1 IVJISJACKSSFGE-UHFFFAOYSA-N 0.000 description 4
- -1 polyethylene terephthalate Polymers 0.000 description 4
- 239000002243 precursor Substances 0.000 description 4
- LLHKCFNBLRBOGN-UHFFFAOYSA-N propylene glycol methyl ether acetate Chemical compound COCC(C)OC(C)=O LLHKCFNBLRBOGN-UHFFFAOYSA-N 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 3
- 239000004698 Polyethylene Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229920003023 plastic Polymers 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- 229920000573 polyethylene Polymers 0.000 description 3
- 239000002952 polymeric resin Substances 0.000 description 3
- 229920002451 polyvinyl alcohol Polymers 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- 229920003002 synthetic resin Polymers 0.000 description 3
- 238000001771 vacuum deposition Methods 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 239000008096 xylene Substances 0.000 description 3
- 239000002033 PVDF binder Substances 0.000 description 2
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 2
- 239000004697 Polyetherimide Substances 0.000 description 2
- 239000004743 Polypropylene Substances 0.000 description 2
- 239000004372 Polyvinyl alcohol Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 229920002457 flexible plastic Polymers 0.000 description 2
- 229920005570 flexible polymer Polymers 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000011256 inorganic filler Substances 0.000 description 2
- 229910003475 inorganic filler Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920002492 poly(sulfone) Polymers 0.000 description 2
- 229920002647 polyamide Polymers 0.000 description 2
- 229920001601 polyetherimide Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229920001155 polypropylene Polymers 0.000 description 2
- 229920002635 polyurethane Polymers 0.000 description 2
- 239000004814 polyurethane Substances 0.000 description 2
- 229920002981 polyvinylidene fluoride Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 238000003980 solgel method Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 125000001731 2-cyanoethyl group Chemical group [H]C([H])(*)C([H])([H])C#N 0.000 description 1
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229920012266 Poly(ether sulfone) PES Polymers 0.000 description 1
- 229920002845 Poly(methacrylic acid) Polymers 0.000 description 1
- 229920001665 Poly-4-vinylphenol Polymers 0.000 description 1
- 239000004793 Polystyrene Substances 0.000 description 1
- 229920001218 Pullulan Polymers 0.000 description 1
- 239000004373 Pullulan Substances 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229920006026 co-polymeric resin Polymers 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910021488 crystalline silicon dioxide Inorganic materials 0.000 description 1
- 238000007766 curtain coating Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000003618 dip coating Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 229910052809 inorganic oxide Inorganic materials 0.000 description 1
- 229920000592 inorganic polymer Polymers 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011344 liquid material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000007524 organic acids Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- 229920001709 polysilazane Polymers 0.000 description 1
- 229920002689 polyvinyl acetate Polymers 0.000 description 1
- 239000011118 polyvinyl acetate Substances 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 235000019423 pullulan Nutrition 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Definitions
- the present invention relates to an oxide thin film transistor and a method for manufacturing the same.
- an active drive circuit including a thin film transistor is embedded in each pixel of a flexible display such as an organic EL, a film liquid crystal, and electronic paper.
- a Si-based semiconductor such as amorphous silicon or polycrystalline silicon is generally used.
- the formation of the Si-based semiconductor layer requires a temperature of 200 ° C. or higher. Therefore, when a Si-based semiconductor is used as the semiconductor layer, there is a problem that it is difficult to form a flexible thin film transistor because a flexible polymer film having low heat resistance cannot be used as a base material. .
- organic thin film transistors using organic semiconductor materials have been studied. Since the organic semiconductor layer can be formed at a low temperature, there is an advantage that it can be formed on a flexible polymer film having low heat resistance. However, organic semiconductor materials have a problem that they have extremely low carrier mobility and are vulnerable to deterioration over time.
- an oxide thin film transistor using an oxide as a semiconductor layer has been developed. It is known that an oxide semiconductor layer can be formed at a low temperature and has high carrier mobility. In addition, some oxide semiconductors are transparent oxide semiconductors. If a transparent oxide semiconductor and a known transparent substrate material are selected as materials, a transparent thin film transistor can be formed, and the oxide semiconductor can be expected to have characteristics that have not existed in the past.
- the insulating layer formed on the upper surface of the oxide semiconductor layer is generally formed by a vacuum process such as a sputtering method or a plasma CVD method.
- a vacuum process such as a sputtering method or a plasma CVD method.
- these methods have a problem that the apparatus becomes large and costs increase, and the process is complicated.
- plasma ions generated from the apparatus in the forming process damage the oxide semiconductor layer and the like.
- Patent Document 1 proposes an oxide thin film transistor that employs an organic polymer as a material for the gate insulating layer.
- a polymer resin is used as the material of the gate insulating layer, and thus the gate insulating layer can be formed by a coating method.
- the gate insulating layer can be formed without damaging the semiconductor layer.
- the semiconductor device described in Patent Document 1 also has the following problems. First, since the organic polymer has a low insulating property of the material itself, the insulating property of the gate insulating layer formed of the organic polymer is also low. Further, since the gate insulating layer formed of the organic polymer has low hardness, the gate insulating layer is damaged when the gate electrode is formed on the upper surface of the gate insulating layer. As a result, the semiconductor device described in Patent Document 1 has a problem in that the gate leakage current increases as a result and the characteristics deteriorate.
- the present invention has been made to solve the above-described problems, and an object thereof is to provide an oxide thin film transistor that can be manufactured without damaging the semiconductor layer and the gate insulating layer, and a method for manufacturing the same.
- the insulating layer, the source electrode and the drain electrode that are provided on the upper surface of the insulating layer and spaced from each other, the upper surface of the insulating layer in the gap between the source electrode and the drain electrode,
- An oxide semiconductor layer provided continuously on the upper surface and the upper surface of the drain electrode; an organic insulating layer provided on at least the upper surface of the oxide semiconductor layer; and an upper surface of the organic insulating layer.
- An oxide thin film transistor comprising an inorganic insulating layer is provided.
- the insulating layer, the oxide semiconductor layer formed on the upper surface of the insulating layer, and the upper surface of the oxide semiconductor layer are spaced apart from each other, and the upper surface of the oxide semiconductor layer and the insulating layer are respectively separated.
- a source electrode and a drain electrode provided continuously on the upper surface of the layer; an organic insulating layer provided on at least the upper surface of the oxide semiconductor layer; and an inorganic insulating layer provided on the upper surface of the organic insulating layer;
- An oxide thin film transistor is provided in which the inorganic insulating layer is formed by applying a solution in which a compound containing an inorganic element is dissolved to the upper surface of the organic insulating layer.
- an insulating layer, a source electrode and a drain electrode formed on the upper surface of the insulating layer, and an oxide semiconductor formed on the upper surface of the insulating layer between the source electrode and the drain electrode A method of manufacturing an oxide thin film transistor comprising a layer and a gate electrode, the first step of forming a source electrode and a drain electrode spaced apart from each other on the upper surface of the insulating layer, and the source electrode and the drain electrode A second step of forming a continuous oxide semiconductor layer on the upper surface of the insulating layer, the upper surface of the source electrode, and the upper surface of the drain electrode, and an organic insulating layer at least on the upper surface of the oxide semiconductor layer.
- a method for manufacturing an oxide thin film transistor comprising: a third step of forming an organic insulating layer; and a fourth step of forming an inorganic insulating layer on an upper surface of the organic insulating layer.
- an insulating layer, a source electrode and a drain electrode formed on the upper surface of the insulating layer, and an oxide semiconductor formed on the upper surface of the insulating layer between the source electrode and the drain electrode A first step of forming an oxide semiconductor layer on the upper surface of the insulating layer; and a space between the upper surface of the oxide semiconductor layer; and A second step of forming a source electrode and a drain electrode continuous with the upper surface of the oxide semiconductor layer and the upper surface of the insulating layer, respectively, and a third step of forming an organic insulating layer at least on the upper surface of the oxide semiconductor layer.
- Method of manufacturing an oxide thin film transistor is applied to the upper surface of the insulating layer.
- an oxide thin film transistor manufactured by the method for manufacturing an oxide thin film transistor of the present disclosure is provided.
- FIG. 3 is a flowchart showing manufacturing steps of the oxide thin film transistor 1 of Example 1.
- 2 is a longitudinal sectional view of a state in which a source electrode 3 and a drain electrode 4 are formed on the upper surface of a substrate 2.
- FIG. 4 is a longitudinal sectional view showing a state where an oxide semiconductor layer 9 is formed between a source electrode 3 and a drain electrode 4 shown in FIG. 3.
- 2 is a longitudinal sectional view showing a state in which an organic insulating layer 51 is formed on the top surfaces of a substrate 2, a source electrode 3, a drain electrode 4, and an oxide semiconductor layer 9.
- FIG. 2 is a longitudinal sectional view showing a state in which an inorganic insulating layer 52 is formed on the upper surface of an organic insulating layer 51.
- 6 is a longitudinal sectional view of an oxide thin film transistor 1a of Comparative Example 1.
- FIG. 6 is a longitudinal sectional view of an oxide thin film transistor 1b of Comparative Example 2.
- FIG. 3 is a voltage-current characteristic of the oxide thin film transistor 1. This is a voltage-current characteristic of the oxide thin film transistor 1a.
- 6 is a longitudinal sectional view of an oxide thin film transistor 11 of Example 2.
- FIG. 6 is a flowchart showing manufacturing steps of the oxide thin film transistor 11 of Example 2. This is a voltage-current characteristic of the oxide thin film transistor 11.
- FIG. 2 is a longitudinal sectional view showing a state in which a gate electrode 106 is formed on an upper surface of a substrate 102.
- FIG. It is a longitudinal cross-sectional view of a state in which the gate insulating layer 110 according to the second embodiment is formed on the upper surface of the substrate 102 and the gate electrode 106.
- FIG. 10 is a longitudinal sectional view of a state in which an oxide semiconductor layer 109 is formed between a source electrode 103 and a drain electrode 104. It is the longitudinal cross-sectional view of the state in which the organic insulating layer 151 was formed in the upper surface of the source electrode 103, the drain electrode 104, the oxide semiconductor layer 109, and the gate insulating layer 110 in 2nd Embodiment.
- 2 is a longitudinal sectional view showing a state in which an inorganic insulating layer 152 is formed on the upper surface of an organic insulating layer 151.
- FIG. It is a longitudinal cross-sectional view of a state in which a contact hole 111 penetrating the organic insulating layer 151 and the inorganic insulating layer 152 is formed.
- 5 is a voltage-current characteristic of the oxide thin film transistor 100.
- the oxide thin film transistor 1 of the first embodiment is a so-called “top gate type” oxide thin film transistor in which the gate electrode 6 is located above the source electrode 3 and the drain electrode 4.
- the oxide thin film transistor 1 of the present embodiment is a top gate type
- the gate insulating layer 5 is formed of two layers of an organic insulating layer 51 and an inorganic insulating layer 52
- the inorganic insulating layer 52 is applied by a coating method. It is characterized by being formed by.
- the lower side of the drawing (substrate 2 side) is the lower side
- the upper side of the drawing is the upper side.
- An oxide thin film transistor 1 illustrated in FIG. 1 includes a plate-like substrate 2.
- a source electrode 3 and a drain electrode 4 are provided apart from each other on the upper surface of the substrate 2.
- An oxide semiconductor layer 9 is continuously provided on the upper surface of the source electrode 3 and the drain electrode 4 and the upper surface of the substrate 2 sandwiched between the source electrode 3 and the drain electrode 4.
- a gate insulating layer 5 is provided so as to cover the oxide semiconductor layer 9, the source electrode 3, the drain electrode 4, and the substrate 2.
- the gate insulating layer 5 includes a lower organic insulating layer 51 that covers at least the oxide semiconductor layer 9, and an upper inorganic insulating layer 52 that covers the upper surface of the organic insulating layer 51.
- a gate electrode 6 is provided on the upper surface of the inorganic insulating layer 52 at a position facing the oxide semiconductor layer 9.
- the substrate 2 is a plate-like member having a flat surface.
- Various materials are applicable as the material of the substrate 2, but when a conductive material is employed, an insulating film needs to be provided on the surface of the substrate 2.
- a plastic substrate is used in addition to a glass substrate or a silicon substrate.
- plastic is particularly used as the material of the substrate 2.
- plastic materials include polyethersulfone (PES), polyethylene terephthalate (PET), polyimide (PI), polyethylene naphthalate (PEN), polyetherimide (PEI), polystyrene (PS), and polyvinyl chloride (PVC). ), Polyethylene (PE), polypropylene (PP) and the like.
- a glass barrier film made of SiO 2 or SiNx is formed on the surface of the substrate 2.
- a source electrode 3 and a drain electrode 4 are provided with a separation width of a predetermined channel length.
- the material of the source electrode 3 and the drain electrode 4 is a single metal such as Au, Ag, Cu, Pd, Al, Mo, Cr, Ti, Ta, Ni, Pt, and W (tungsten), or at least one of the metals.
- Conductive oxides such as indium tin oxide (ITO), polyimide (PI), polymethyl methacrylate (PMMA), polyparavinylphenol (PVP), polyethylenedioxythiophene (PEDOT) An applicable polymer is applicable.
- An oxide semiconductor layer 9 is continuously provided on each upper surface of the source electrode 3 and the drain electrode 4 and on the upper surface of the substrate 2 sandwiched between the source electrode 3 and the drain electrode 4.
- a known oxide semiconductor material is used as the material of the oxide semiconductor layer 9, and an oxide semiconductor material containing at least one element of In, Ga, and Zn is more preferably used.
- Specific examples of the oxide semiconductor material containing at least one element of In, Ga, and Zn include ZnO, InGaZnO 4 , ZnInO, and In 2 O 3 .
- the gate insulating layer 5 includes a lower organic insulating layer 51 that covers at least the oxide semiconductor layer 9, and an upper inorganic insulating layer 52 that covers the upper surface of the organic insulating layer 51.
- the material of the organic insulating layer 51 is not particularly limited as long as it is an organic material having an insulating property.
- the material of the organic insulating layer 51 is polyimide (PI), polyamide (PA), polyester (PE), polyvinylphenol (PVP), polyvinyl alcohol (PVA), polyvinyl acetate (PVAL), polymethacrylic acid.
- Methyl PMMA
- polyurethane PUR
- polysulfone PSF
- polyvinylidene fluoride PVDF
- cyanoethyl pullulan epoxy resin, phenol resin, benzocyclobutene resin, acrylic resin, amorphous perfluoro resin (for example, Saipan Glass Top (registered trademark)) or a polymer alloy of the above resin or a copolymer resin can be used.
- the upper surface of the organic insulating layer 51 is covered with an inorganic insulating layer 52.
- an inorganic / organic composite material may be used, or a material composed only of inorganic components may be used.
- the main component is an inorganic component.
- An inorganic oxide etc. are mentioned as an inorganic component used as a main component.
- the organic component serving as a subcomponent include polyimide (PI), polymethyl methacrylate (PMMA), and silicon resin.
- a gate electrode 6 is provided at a position facing the oxide semiconductor layer 9.
- the material of the gate electrode 6 can be the same as that of the source electrode 3 and the drain electrode 4 described above.
- the manufacturing process of the oxide thin film transistor 1 includes a source / drain electrode formation step (S1) in which the source electrode 3 and the drain electrode 4 are formed on the upper surface of the substrate 2, and the source electrode 3 and the drain electrode 4 respectively.
- a gate electrode forming step (S4) for forming a gate electrode 6 on the upper surface of the gate insulating layer 5.
- the gate insulating layer forming step (S3) includes an organic insulating layer forming step (S31) for forming the organic insulating layer 51 so as to cover at least the upper surface of the oxide semiconductor layer 9, and an inorganic layer so as to cover the upper surface of the organic insulating layer 51. And an inorganic insulating layer forming step (S32) for forming the insulating layer 52.
- the source / drain electrode forming step of S1 is performed.
- the source electrode 3 and the drain electrode 4 are formed on the upper surface of the substrate 2 as shown in FIG.
- the method for forming the source electrode 3 and the drain electrode 4 is not particularly limited. A method of removing an unnecessary portion by patterning after forming a thin film of a material for forming an electrode on the upper surface of the substrate 2 is generally used, but various methods can also be applied to a film forming method and a patterning method. .
- a sputtering method, a vacuum deposition method, a CVD method, a plating method, or the like can be applied as the film forming method, and a photolithography method, a screen printing method, or the like can be applied as the patterning method.
- the semiconductor layer forming step of S2 is performed.
- the oxide semiconductor layer 9 is continuous with the upper surface of the substrate 2 between the source electrode 3 and the drain electrode 4 and the upper surface of the source electrode 3 and the drain electrode 4.
- a method of forming the oxide semiconductor layer 9 is generally a method of removing unnecessary portions by patterning after forming a semiconductor thin film.
- a sputtering method is suitable as the film forming method, but is not limited thereto.
- As the patterning method a photolithography method, a screen printing method, or the like can be used.
- the gate insulating layer forming step of S3 includes an organic insulating layer forming step (S31) in which the lower organic insulating layer 51 is formed and an inorganic insulating layer in which the upper inorganic insulating layer 52 is formed.
- the source electrode 3, the drain electrode 4, the source electrode 3, and the drain electrode 4 among the upper surfaces of the oxide semiconductor layer 9 and the upper surface of the substrate 2 An organic insulating layer 51 is formed so as to cover a portion where the oxide semiconductor layer 9 is not provided.
- the method for forming the organic insulating layer 51 is not particularly limited, but it is preferable from the viewpoint of cost to use a coating method. Various methods can be applied as the coating method, and specifically, spin coating method, slit coating method, dip coating method, spray method, roll coating method, curtain coating method, printing method, droplet discharge method, etc. Either can be used.
- the inorganic insulating layer 52 is formed so as to cover the organic insulating layer 51 as shown in FIG.
- the method for forming the inorganic insulating layer 52 is most preferably a coating method, but is not limited to the coating method.
- a coating method in addition to a method using a perhydropolysilazane solution described later, a method using a solution in which an inorganic filler is dispersed in a polymer resin, or a sol-gel method can be used.
- the gate electrode forming step of S4 is performed.
- the gate electrode 6 is formed on the upper surface of the inorganic insulating layer 52 as shown in FIG.
- the method for forming the gate electrode 6 is not particularly limited. A method of removing an unnecessary portion by patterning after forming a thin film of a material for forming the gate electrode 6 is generally used, but various methods can be applied to the film forming method and the patterning method. Specifically, a sputtering method, a vacuum deposition method, a CVD method, a plating method, or the like can be applied as the film forming method, and a photolithography method, a screen printing method, or the like can be applied as the patterning method.
- the source / drain electrode formation step (S1) will be described.
- the Ni thin film is formed on the upper surface of the substrate 2 after cleaning the substrate 2 made of glass. Then, by patterning the formed Ni thin film and removing unnecessary portions, the source electrode 3 and the drain electrode 4 are formed.
- the Ni film is formed by a sputtering method. At this time, Ni is used as the target, and a DC sputtering apparatus is used as the apparatus.
- a resist pattern is formed on the upper surface of the formed Ni film using a photolithography method, and then the Ni film is etched using an etching method. The unnecessary photoresist is removed by washing with acetone.
- the source electrode 3 and the drain electrode 4 made of Ni can be formed on the upper surface of the substrate 2.
- the formed source electrode 3 and drain electrode 4 had a thickness of 150 nm.
- the semiconductor layer forming step (S2) will be described.
- the oxide semiconductor layer 9 is formed on the upper surface of the substrate 2 between the source electrode 3 and the drain electrode 4, the upper surface of the source electrode 3, and the upper surface of the drain electrode 4. Form continuously.
- the semiconductor layer forming step (S2) the upper surface of the source electrode 3, the upper surface of the drain electrode 4, and the upper surface of the substrate 2 shown in FIG. after forming the InGaZnO 4 film, by removing the unnecessary portion by patterning the InGaZnO 4 film, an oxide semiconductor layer 9 made of InGaZnO 4.
- the InGaZnO 4 film is formed by sputtering, using InGaZnO 4 as a target and flowing a mixed gas of Ar and O 2 .
- a resist pattern is formed by a photolithography method, and the InGaZnO 4 film is etched by an etching method using an organic acid-based ITO etchant. The unnecessary photoresist is removed by washing with acetone.
- the oxide semiconductor layer 9 made of InGaZnO 4 is continuously formed on the upper surface of the substrate 2 between the source electrode 3 and the drain electrode 4, the upper surface of the source electrode 3, and the upper surface of the drain electrode 4. Can be made.
- the thickness of the formed oxide semiconductor layer 9 was 30 nm.
- the oxide semiconductor layer 9, the source electrode 3 of the upper surface of the oxide semiconductor layer 9, the source electrode 3, and the drain electrode 4 and the upper surface of the substrate 2 are formed. 3.
- An organic insulating layer 51 is formed so as to cover a portion where the drain electrode 4 is not provided.
- an organic insulating layer forming solution containing PVP is formed by spin coating on the upper surfaces of the oxide semiconductor layer 9, the source electrode 3, and the drain electrode 4 shown in FIG. 2 is applied so as to cover a portion where the oxide semiconductor layer 9, the source electrode 3, and the drain electrode 4 in the upper surface of 2 are not provided, and then heat treatment is performed.
- the heat treatment is performed using a hot plate, heated at 70 ° C. for 10 minutes, then heated at 150 ° C. for 10 minutes, and finally heated at 200 ° C. for 30 minutes.
- the thickness of the organic insulating layer 51 after the heat treatment was 700 nm.
- the inorganic insulating layer 52 is formed so as to cover the upper surface of the organic insulating layer 51 as shown in FIG.
- an inorganic insulating layer forming solution containing perhydropolysilazane is applied to the upper surface of the organic insulating layer 51 shown in FIG.
- the inorganic insulating layer forming solution is prepared by dissolving perhydropolysilazane in a xylene solvent containing an amine catalyst.
- the concentration of perhydropolysilazane in the inorganic insulating layer forming solution is 10 wt%.
- the heat treatment is performed using a hot plate, heated at 70 ° C. for 10 minutes, then heated at 150 ° C. for 10 minutes, and finally heated at 200 ° C. for 30 minutes.
- the thickness of the inorganic insulating layer 52 after the heat treatment was 250 nm.
- Perhydropolysilazane is a kind of polysilazane having — (SiH 2 NH) — as a basic unit, and all side chains are hydroxyl groups. Since perhydropolysilazane is an inorganic polymer that is soluble in an organic solvent, it can be handled as a liquid material by being mixed with the organic solvent. Perhydropolysilazane has the property of reacting with water and oxygen by being baked in the atmosphere or in an atmosphere containing water vapor and converted into a SiO 2 film.
- an SiO 2 film can be formed by a coating method.
- the gate electrode formation step (S4) will be described.
- the gate electrode 6 is formed on the surface of the inorganic insulating layer 52 and at a position facing the oxide semiconductor layer 9.
- the Ni thin film is patterned to remove unnecessary portions, thereby forming the gate electrode 6 made of Ni.
- the Ni film is formed by a sputtering method. At this time, Ni is used as the target, and a DC sputtering apparatus is used as the apparatus. After the Ni film is formed, a resist pattern is formed by photolithography, and the Ni film is etched by etching. The unnecessary photoresist is removed by washing with acetone.
- the gate electrode 6 made of Ni can be formed on the upper surface of the inorganic insulating layer 52.
- the formed gate electrode 6 had a thickness of 200 nm.
- the oxide thin film transistor 1a of Comparative Example 1 shown in FIG. The oxide thin film transistor 1a is obtained by manufacturing the oxide thin film transistor 1 of Example 1 while omitting only the inorganic insulating layer forming step (S32).
- the oxide thin film transistor 1b of Comparative Example 2 shown in FIG. 8 is the same as the oxide thin film transistor 1 of Example 1 except that the gate insulating layer 5 is composed of only one layer of the inorganic insulating layer 52. Moreover, the oxide thin film transistor 1b is obtained by omitting only the organic insulating layer forming step (S31) in the manufacturing process of the oxide thin film transistor 1 of Example 1.
- the performance evaluation was performed by calculating the carrier mobility and the on / off ratio of the oxide thin film transistor.
- the on / off ratio is a current ratio between an on state and an off state in the oxide thin film transistor. When a predetermined voltage is applied between the source electrode 3 and the drain electrode 4 to change the gate voltage, the current flowing between the source electrode 3 and the drain electrode 4 is measured, and from the obtained value, carrier mobility and The on / off ratio was calculated.
- the carrier mobility is 5 cm 2 / Vs or more, and the on / off ratio is 10 8 or more.
- the carrier mobility was 0.1 cm 2 / Vs or less and the on / off ratio was 10 2 or less.
- the oxide thin film transistor 1b in which the gate insulating layer 5 is composed of only one layer of the inorganic insulating layer 52 did not show any switching characteristics.
- the performance of the oxide thin film transistor 1 of Example 1 is about 50 times or more higher than that of the oxide thin film transistor 1a of Comparative Example 1, and the on / off ratio is 10 6 or more. It was confirmed. This is because, in the oxide thin film transistor 1a of Comparative Example 1 in which the organic insulating layer 51 is exposed on the upper surface, high-energy sputtered atoms are organically insulated in the sputtering step when the gate electrode 6 is formed on the upper surface of the organic insulating layer 51. This is probably because the layer 51 was damaged. As the sputtered atoms damage the organic insulating layer 51, the insulating performance of the organic insulating layer 51 is lowered.
- the gate leakage current of the oxide thin film transistor 1a is increased due to the deterioration of the insulating performance of the organic insulating layer 51, and the carrier mobility and the on / off ratio are decreased.
- the oxide thin film transistor 1 since the inorganic insulating layer 52 having high hardness is laminated on the upper surface of the organic insulating layer 51, it is presumed that the transistor performance was maintained with little damage due to the sputtered atoms. .
- the oxide thin film transistor 1b of Comparative Example 2 did not show any switching characteristics. This is because, in the oxide thin film transistor 1b of Comparative Example 2 in which the oxide semiconductor layer 9 and the inorganic insulating layer 52 are in contact with each other, the precursor liquid of the inorganic insulating layer 52 and the like during the heat treatment when the inorganic insulating layer 52 is formed are It is presumed that the oxide semiconductor layer 9 was damaged. When InGaZnO 4 constituting the oxide semiconductor layer 9 is reduced by the influence of perhydropolysilazane, amine catalyst, or the like contained in the precursor liquid of the inorganic insulating layer 52, the oxide semiconductor layer 9 does not exhibit the characteristics as a semiconductor. .
- the oxide thin film transistor 1b did not exhibit any switching characteristics due to the deterioration of the semiconductor characteristics of the oxide semiconductor layer 9.
- the organic insulating layer 51 is stacked on the upper surface of the oxide semiconductor layer 9, and the oxide semiconductor layer 9 and the inorganic insulating layer 52 are not in contact with each other. Accordingly, it is presumed that the oxide semiconductor layer 9 is prevented from being damaged, the semiconductor characteristics of the oxide semiconductor layer 9 are maintained, and the transistor performance can be maintained.
- the gate insulating layer 5 laminated on the upper surface of the oxide semiconductor layer 9 is composed of the lower organic insulating layer 51 made of an organic insulator and the inorganic insulator.
- the upper inorganic insulating layer 52 is used. Since only the organic insulating layer 51 that can be formed without damaging the oxide semiconductor layer 9 is in contact with the upper surface of the oxide semiconductor layer 9, the oxide semiconductor layer 9 is not damaged without damaging the oxide semiconductor layer 9.
- a gate insulating layer 5 can be formed on the upper surface of the semiconductor layer 9. Thereby, the semiconductor characteristics of the oxide semiconductor layer 9 can be maintained, and the oxide thin film transistor 1 having high characteristics can be formed.
- the organic insulating layer 51 is not exposed to the outside.
- the organic insulating layer 51 made of an organic polymer is known to be easily damaged by external factors.
- the organic insulating layer 51 may be damaged by external factors. Absent. Thereby, it is possible to prevent deterioration of transistor characteristics due to damage to the organic insulating layer 51.
- the organic insulating layer 51 is known to have low insulating characteristics, but by providing the inorganic insulating layer 52 having high insulating characteristics on the upper surface of the organic insulating layer 51, the insulating performance of the gate insulating layer 5 is improved. Can do. Thereby, a high-performance oxide thin film transistor 1 can be obtained.
- the oxide semiconductor layer 9 is formed. Therefore, the oxide semiconductor layer 9 is not damaged when the source electrode 3 and the drain electrode 4 are formed.
- the inorganic insulating layer 52 is formed by applying a precursor solution of the inorganic insulating layer 52 on the upper surface of the organic insulating layer 51. Therefore, the inorganic insulating layer 52 can be formed easily and inexpensively without using a large-scale apparatus. In addition, the inorganic insulating layer 52 can be formed without damaging the organic insulating layer 51 formed on the lower surface side.
- the firing temperature during the heat treatment in the inorganic insulating layer forming step (S32) can be lowered.
- a flexible plastic substrate having low heat resistance can be employed as the substrate, and in that case, an oxide thin film transistor having flexibility can be manufactured.
- the inorganic insulating layer 52 is formed by a vacuum process or a sol-gel method, it can be formed with low energy.
- the oxide thin film transistor 11 of Example 2 has the same configuration as that of the oxide thin film transistor 1 of Example 1 except that the oxide semiconductor layer 91 is formed before the source electrode 31 and the drain electrode 41. Therefore, only the stacking order of the oxide semiconductor layer 91, the source electrode 31, and the drain electrode 41 will be mainly described, and the other components will be denoted by the same reference numerals and description thereof will be omitted.
- the cross-sectional structure of the oxide thin film transistor 11 of Example 2 will be described.
- an oxide semiconductor layer 91 is formed on the upper surface of the substrate 2 as shown in FIG.
- the source electrode 31 and the drain electrode 41 are provided continuously on the upper surface of the oxide semiconductor layer 91 and the upper surface of the substrate 2, respectively.
- the organic insulating layer 51, the inorganic insulating layer 52, and the gate electrode 6 are stacked on the upper surface of the source electrode 31, the drain electrode 41, the oxide semiconductor layer 91, and the substrate 2. .
- the material of each component of the oxide thin film transistor 11 is the same as that of the oxide thin film transistor 1 of the first embodiment.
- a semiconductor layer forming step (S11) for forming the oxide semiconductor layer 91 on the upper surface of the substrate 2 is performed, and then the upper surface of the oxide semiconductor layer 91 is formed.
- a source / drain electrode forming step (S12) for forming the source electrode 31 and the drain electrode 41 is performed. Thereafter, similarly to the manufacturing process of the oxide thin film transistor 1 of Example 1, the gate insulating layer forming process (S3) is performed, and the gate electrode forming process (S4) is performed.
- the semiconductor layer forming step (S11) will be described.
- the upper surface of the substrate 2 after forming the InGaZnO 4 film, by removing the unnecessary portion by patterning the InGaZnO 4 film, an oxide semiconductor formed of InGaZnO 4 on the upper surface of the substrate 2 Layer 91 is formed.
- the InGaZnO 4 film is formed by a sputtering method, and InGaZnO 4 is used as a target and a mixed gas of Ar and O 2 is supplied.
- a resist pattern is formed by photolithography, and the InGaZnO 4 film is etched by etching using an ITO etchant. The unnecessary photoresist is removed by washing with acetone.
- the oxide semiconductor layer 91 made of InGaZnO 4 can be formed on the upper surface of the substrate 2.
- the source / drain electrode formation step (S12) a resist pattern was formed on the upper surface of the substrate 2 on which the oxide semiconductor layer 91 was formed using a photolithography method, and then the resist pattern was formed by a sputtering method. A Ni film is formed on a portion of the upper surface of the oxide semiconductor layer 91 and the upper surface of the substrate 2 where the oxide semiconductor layer 91 is not provided.
- the target at this time is a Ni target, and the apparatus is a DC sputtering apparatus.
- the source electrode 31 and the drain electrode 41 can be formed. Since the gate insulating layer forming step (S3) and the gate electrode forming step (S4) are the same as those in the first embodiment, description thereof is omitted.
- the carrier mobility is compared and examined based on FIG. 14, in the oxide thin film transistor 1 of Example 2, the carrier mobility is 5 cm 2 / Vs or more, and the on / off ratio is 10 6 or more. From the above results, it was confirmed that the oxide thin film transistor 11 of Example 2 had high carrier mobility and an on / off ratio, like the oxide thin film transistor 1 of Example 1.
- the same effect as that of the oxide thin film transistor 1 of Example 1 is obtained. Furthermore, in the oxide thin film transistor 11 of Example 2, in order to form the source electrode 31 and the drain electrode 41 after forming the oxide semiconductor layer 91 first, in the semiconductor layer forming step (S11), the source electrode 31 and the drain electrode 41 are not damaged. When the oxide semiconductor layer 91 is formed after the source electrode 31 and the drain electrode 41 are formed, the source electrode 31 and the drain electrode 41 may be oxidized in the process of forming the oxide semiconductor layer 91. . If the surface of the source electrode 31 and the drain electrode 41 is oxidized, the resistance value of the electrode changes, and the performance of the transistor is degraded.
- the oxide semiconductor layer 91 is formed after the source electrode 31 and the drain electrode 41 are formed, it is necessary to select a material that is not easily oxidized as the material of the source electrode 31 and the drain electrode 41.
- the semiconductor layer formation step (S11) is performed before the source / drain electrode formation step (S12), the source electrode 31 and the drain electrode 41 are formed in the formation process of the oxide semiconductor layer 91. It is not oxidized. Therefore, the selection range when selecting the material of the source electrode 31 and the drain electrode 41 can be widened, and the material of the source electrode 31 and the drain electrode 41 can be selected according to the use of the oxide thin film transistor 11. .
- the oxide thin film transistor 100 of the second embodiment is a so-called “bottom gate type” oxide thin film transistor in which the gate electrode 106 is located below the source electrode 103 and the drain electrode 104.
- the oxide thin film transistor 100 according to the second embodiment is characterized in that the interlayer insulating layer 105 is formed of two layers of an organic insulating layer 151 and an inorganic insulating layer 152 in addition to being a bottom gate type.
- the second embodiment is different from the first embodiment in that a contact hole 111 penetrating the interlayer insulating layer 105 is provided and a pixel electrode 112 is provided.
- description of the same part as Example 1 of 1st Embodiment is abbreviate
- An oxide thin film transistor 100 illustrated in FIG. 15 includes a plate-like substrate 102, and a gate electrode 106 is provided over the substrate 102.
- a gate insulating layer 110 in the second embodiment is provided so as to cover the substrate 102 and the gate electrode 106.
- a source electrode 103 and a drain electrode 104 are provided apart from each other on the upper surface of the gate insulating layer 110 in the second embodiment.
- the oxide semiconductor layer 109 is continuously provided on the upper surface of the gate insulating layer 110, the upper surface of the source electrode 103, and the upper surface of the drain electrode 104 in the second embodiment between the source electrode 103 and the drain electrode 104. ing.
- the upper surface of the oxide semiconductor layer 109, the upper surfaces of the source electrode 103 and the drain electrode 104, and the upper surface of the gate insulating layer 110 in the second embodiment are covered with an interlayer insulating layer 105.
- the interlayer insulating layer 105 includes a lower organic insulating layer 151 and an upper inorganic insulating layer 152.
- a pixel electrode 112 is provided on the upper surface of the interlayer insulating layer 105.
- a contact hole 111 that penetrates the interlayer insulating layer 105 is provided between the pixel electrode 112 and the drain electrode 104.
- the materials of the substrate 102, the source electrode 103, the drain electrode 104, the gate electrode 106, and the oxide semiconductor layer 109 are the substrate 2, the source electrode 3, the drain electrode 4, the gate electrode 6, and the oxide semiconductor layer of the first embodiment. It is the same as that of the material of 9.
- the materials of the organic insulating layer 151 and the inorganic insulating layer 152 forming the interlayer insulating layer 105 are the same as those of the organic insulating layer 51 and the inorganic insulating layer 52 forming the gate insulating layer 5 in the first embodiment.
- the gate insulating layer 110 in the second embodiment is composed of one layer and is formed of an insulating material.
- an inorganic insulating material is employed as the insulating material, Al 2 O 3 , SiO 2 , SiN, TiO 2, or the like can be applied.
- an organic insulating material is used as the insulating material, PI (polyimide), PMMA (polymethyl methacrylate), PVP (polyparavinylphenol), or the like is applicable.
- a material of the gate insulating layer 110 in 2nd Embodiment it is more preferable to employ
- the pixel electrode 112 is formed of ITO (indium tin oxide).
- the manufacturing method of the oxide thin film transistor 100 includes a gate electrode forming step (S101), a gate insulating layer forming step (S102), a source / drain electrode forming step (S103), and a semiconductor layer forming step. (S104), an interlayer insulating layer forming step (S105), a contact hole forming step (S106), and a pixel electrode forming step (S107).
- the interlayer insulating layer forming step (S105) includes an organic insulating layer forming step (S151) and an inorganic insulating layer forming step (S152).
- a gate electrode formation step (S101) is performed.
- the gate electrode 106 is formed on the upper surface of the substrate 102.
- the gate electrode formation step (S101) first, the substrate 102 is washed, a Ni thin film is formed on the upper surface of the substrate 102, and then the Ni thin film is patterned to remove unnecessary portions, thereby removing the gate electrode 106 made of Ni. Form.
- the Ni film is formed by a sputtering method. At this time, Ni is used as the target, and a DC sputtering apparatus is used as the apparatus.
- a resist pattern is formed on the upper surface of the formed Ni film by photolithography, and the Ni film is etched by etching. Finally, the unnecessary photoresist is removed by washing with acetone.
- the gate electrode 106 made of Ni can be formed on the upper surface of the substrate 102.
- a gate insulating layer forming step is performed (S102).
- a SiO 2 film is formed on the upper surface of the gate electrode 106 and the upper surface of the substrate 102 shown in FIG.
- the SiO 2 film is formed by a sputtering method, and SiO 2 is used as a target while flowing a mixed gas of Ar and O 2 .
- the gate insulating layer 110 of the second embodiment made of SiO 2 is formed on the upper surface of the gate electrode 106 and the portion of the upper surface of the substrate 102 where the gate electrode 106 is not provided.
- a source / drain electrode formation step (S103) is performed.
- an Ni thin film is formed on the upper surface of the gate insulating layer 110 in the second embodiment shown in FIG.
- the source electrode 103 and the drain electrode 104 are formed. Since the formation conditions are the same as those of the gate electrode 106, description thereof is omitted.
- a semiconductor layer forming step (S104) is performed.
- the semiconductor layer forming step (S104) as shown in FIG. 20, between the source electrode 103 and the drain electrode 104, the upper surface of the gate insulating layer 110, the upper surface of the source electrode 103, and the upper surface of the drain electrode 104 in the second embodiment.
- the oxide semiconductor layer 109 is continuously formed.
- the semiconductor layer forming step (S104) first, the source electrode 103 and the drain electrode 104 out of the upper surface of the source electrode 103, the upper surface of the drain electrode 104, and the upper surface of the gate insulating layer 110 in the second embodiment shown in FIG.
- An InGaZnO 4 film is formed so as to cover a portion where no is provided.
- the InGaZnO 4 film is patterned to remove unnecessary portions, whereby the oxide semiconductor layer 109 made of InGaZnO 4 is formed.
- the InGaZnO 4 film is formed by a sputtering method, and InGaZnO 4 is used as a target and a mixed gas of Ar and O 2 is supplied.
- a resist pattern is formed using a photolithography method, and the InGaZnO 4 film is etched. Finally, the unnecessary photoresist is removed by washing with acetone.
- an oxide made of InGaZnO 4 is formed on the upper surface of the gate insulating layer 110, the upper surface of the source electrode 103, and the upper surface of the drain electrode 104 between the source electrode 103 and the drain electrode 104 in the second embodiment.
- the semiconductor layer 109 can be formed continuously.
- the interlayer insulating layer forming step (S105) includes an organic insulating layer forming step (S151) for forming the lower organic insulating layer 151 and an inorganic insulating layer forming for forming the upper inorganic insulating layer 152. Step (S152).
- the oxide is formed among the upper surfaces of the oxide semiconductor layer 109, the source electrode 103, the drain electrode 104, and the upper surface of the gate insulating layer 110 in the second embodiment.
- An organic insulating layer 151 is formed so as to cover a portion where the semiconductor layer 109, the source electrode 103, and the drain electrode 104 are not provided.
- a solution for forming an organic insulating layer containing PVP is formed by spin coating on each upper surface of the oxide semiconductor layer 109, the source electrode 103, and the drain electrode 104 shown in FIG.
- the heat treatment is performed using a hot plate. The heat treatment is performed by heating at 70 ° C. for 10 minutes, then heating at 150 ° C. for 10 minutes, and finally heating at 200 ° C. for 30 minutes.
- the inorganic insulating layer 152 is formed so as to cover the upper surface of the organic insulating layer 151.
- an inorganic insulating layer forming solution containing perhydropolysilazane is applied to the upper surface of the organic insulating layer 151 shown in FIG. 21 by spin coating, and then heat treatment is performed.
- the inorganic insulating layer forming solution is prepared by dissolving perhydropolysilazane in a xylene solvent containing an amine catalyst.
- the concentration of perhydropolysilazane in the inorganic insulating layer forming solution is 10 wt%.
- the heat treatment is performed using a hot plate, and is performed by heating at 70 ° C. for 10 minutes, then heating at 150 ° C. for 10 minutes, and finally heating at 200 ° C. for 30 minutes.
- a contact hole forming step (S106) is performed.
- the contact hole 111 penetrating the organic insulating layer 151 and the inorganic insulating layer 152 is formed.
- a resist mask having openings at positions corresponding to the contact holes 111 is formed on the upper surface of the inorganic insulating layer 152 shown in FIG.
- the inorganic insulating layer 152 and the organic insulating layer 151 are etched by a dry etching method.
- the etching gas CHF 3 is used for the inorganic insulating layer 152, and oxygen is used for the organic insulating layer 151.
- a pixel electrode forming step is performed (S107).
- an ITO thin film is formed on the upper surface of the inorganic insulating layer 152, and then unnecessary portions are removed by patterning, whereby the pixel electrode 112 made of ITO is formed.
- the ITO film is formed by a sputtering method. In this case, ITO is used as the target, and a DC sputtering apparatus is used as the apparatus. Thereafter, a resist pattern is formed and the ITO film is etched. Then, the unnecessary photoresist is removed by acetone cleaning.
- the pixel electrode 112 can be formed as shown in FIG.
- FIG. 24 shows voltage-current characteristics of the oxide thin film transistor 100.
- the performance evaluation was performed by calculating the carrier mobility and the on / off ratio of the oxide thin film transistor from the experimental results shown in FIG.
- the oxide thin film transistor 100 of the second embodiment when examined carrier mobility, the oxide thin film transistor 100 of the second embodiment, the carrier mobility of 5 cm 2 / Vs or more, on / off ratio was 10 7 or more. From the above results, it was confirmed that the oxide thin film transistor 100 of Example 2 had high carrier mobility and an on / off ratio, like the oxide thin film transistors 1 and 11 of the first embodiment.
- the same effects as those of the first embodiment can be obtained. Furthermore, since the pixel electrode 112 is formed on the upper surface of the high-hardness inorganic insulating layer 152 and does not contact the organic insulating layer 151, the organic insulating layer 151 is not damaged in the process of forming the pixel electrode 112. Therefore, when the pixel electrode 112 is formed, the insulating characteristic of the interlayer insulating layer 105 including the organic insulating layer 151 and the inorganic insulating layer 152 is prevented from changing, and the performance of the oxide thin film transistor 100 is maintained. be able to.
- the present disclosure is not limited to the embodiments described in detail, and various modifications may be made without departing from the scope of the present disclosure.
- the materials, sizes, and shapes of the substrate, the gate electrode, the source electrode, the drain electrode, the gate insulating layer, and the oxide semiconductor layer included in the oxide thin film transistor are not limited to those in the embodiment and depart from the gist of the present disclosure. It can be appropriately changed within the range not to be.
- the oxide semiconductor layer 109 is formed after the source electrode 103 and the drain electrode 104 are formed.
- the oxide semiconductor layer 109 is formed.
- the source electrode 103 and the drain electrode 104 may be formed after the layer 109 is formed. In this case, since the source electrode 103 and the drain electrode 104 are not oxidized in the formation process of the oxide semiconductor layer 109, the selection range when selecting the material of the source electrode 103 and the drain electrode 104 is increased. Can be spread.
- the inorganic insulating layers 52 and 152 are formed by using a coating method, but the method for forming the inorganic insulating layer is not limited to the coating method.
- the inorganic insulating layers 52 and 152 can be formed by a dry process such as a vacuum evaporation method.
- the inorganic insulating layers 52 and 152 are composed only of inorganic components, but the inorganic insulating layers 52 and 152 may be composed of an inorganic / organic composite material.
- the inorganic insulating layers 52 and 152 made of an inorganic / organic composite material can be formed by applying a solution in which an inorganic filler is dispersed in a polymer resin.
- the inorganic insulating layers 52 and 152 are made of an inorganic / organic composite material
- the inorganic insulating layers 52 and 152 can be flexible, and the occurrence of cracks can be suppressed. Further, the inorganic insulating layers 52 and 152 can be formed under a low temperature condition.
- the oxide thin film transistor and the manufacturing method of the oxide thin film transistor of the present disclosure can be applied to a so-called bottom gate type or top gate type oxide thin film transistor and a manufacturing method thereof.
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Abstract
酸化物半導体層(9)の上面にゲート絶縁層(5)を積層させる。ゲート絶縁層(5)を、有機絶縁体からなる下側の有機絶縁層(51)と、無機絶縁体からなる上側の無機絶縁層(52)とから構成した。酸化物半導体層(9)の上面には、酸化物半導体層(9)にダメージを与えることなく形成可能な有機絶縁層(51)のみが接触する構成としたため、酸化物半導体層(9)にダメージを与えることなく、ゲート絶縁層(5)を形成させることができる。また、有機絶縁層(51)の上面に、絶縁性の高い無機絶縁層(52)が形成されているため、ゲート絶縁層(5)の絶縁性能を高めることができる。これにより、性能の良い酸化物薄膜トランジスタを、簡単、且つ安価に得ることができる。
Description
本発明は、酸化物薄膜トランジスタ、及びその製造方法に関する。
従来、有機EL、フィルム液晶、電子ペーパ等のフレキシブルディスプレイの各画素には、薄膜トランジスタを備えたアクティブ駆動回路が埋め込まれている。薄膜トランジスタの半導体層の材質としては、一般に、アモルファスシリコンや多結晶シリコンといったSi系半導体が用いられる。しかしながら、Si系半導体層の形成には、200℃以上の温度を必要とする。そのため、半導体層としてSi系半導体を用いた場合には、耐熱性の低いフレキシブルなポリマーフィルムを基材として用いることができず、フレキシブルな薄膜トランジスタを形成させることが困難であるという問題点があった。
また、近年、有機半導体材料を用いた有機薄膜トランジスタが研究されている。有機半導体層は、低温で形成が可能であるため、耐熱性の低いフレキシブルなポリマーフィルム上に形成させることが可能であるなどの利点がある。しかしながら、有機半導体材料はキャリア移動度が極めて低く、経時劣化に弱いという問題点があった。
そこで、近年、半導体層として酸化物を用いる酸化物薄膜トランジスタの開発が行われている。酸化物半導体層は低温で製膜が可能であり、高いキャリア移動度をもつことが知られている。しかも、酸化物半導体のなかには、透明な酸化物半導体もある。透明酸化物半導体と、周知の透明基板材料などとを材料として選択すれば、透明な薄膜トランジスタが形成できるなど、酸化物半導体には、従来にはなかった特性が期待できる。
ところで、酸化物半導体層の上面に形成される絶縁層は、スパッタリング法やプラズマCVD法のような真空プロセスにより形成されるのが一般的である。しかしながら、これらの方法は、装置が大掛かりとなってしまい、コストがかかってしまう上、工程が煩雑であるという問題点があった。その上、これらの方法で絶縁層が形成される場合には、形成過程で装置から発生するプラズマイオンが、酸化物半導体層などにダメージを与えてしまうという問題点があった。
そこで、例えば、特許文献1では、ゲート絶縁層の材質として有機高分子を採用した酸化物薄膜トランジスタが提案されている。特許文献1に記載の半導体デバイス(本願における酸化物薄膜トランジスタ)では、ゲート絶縁層の材質として高分子樹脂を採用したため、ゲート絶縁層を塗布法によって形成することができる。これにより、半導体層にダメージを与えることなく、ゲート絶縁層を形成することができる。
特開2007-158147号公報
しかしながら、特許文献1に記載の半導体デバイスでも、以下の問題点があった。まず、有機高分子は、材料そのものの絶縁特性が低いため、有機高分子により形成されたゲート絶縁層の絶縁特性も低い。また、有機高分子により形成されたゲート絶縁層は、硬度が低いため、ゲート絶縁層上面にゲート電極が形成される際に、ダメージを受けてしまう。これらにより、特許文献1に記載の半導体デバイスでは、結果的にゲートリーク電流が増えてしまい、特性が悪くなってしまうという問題点があった。
本発明は上述の課題を解決するためになされたものであり、半導体層およびゲート絶縁層にダメージを与えることなく製造可能な酸化物薄膜トランジスタ、およびその製造方法を提供することを目的とする。
本開示によれば、絶縁層と、前記絶縁層上面に互いに離間して設けられているソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間隙の前記絶縁層上面、前記ソース電極の上面、及び前記ドレイン電極の上面に連続して設けられている酸化物半導体層と、少なくとも前記酸化物半導体層の上面に設けられている有機絶縁層と、前記有機絶縁層の上面に設けられている無機絶縁層とを備えた酸化物薄膜トランジスタが提供される。
また、本開示によれば、絶縁層と、前記絶縁層上面に形成されている酸化物半導体層と、前記酸化物半導体層上面で互いに離間し、且つ、夫々前記酸化物半導体層上面および前記絶縁層上面に連続して設けられているソース電極及びドレイン電極と、少なくとも前記酸化物半導体層の上面に設けられている有機絶縁層と、前記有機絶縁層の上面に設けられている無機絶縁層とを備え、前記無機絶縁層は、無機元素を有する化合物を溶解させた溶液を前記有機絶縁層の上面に塗布することにより形成される酸化物薄膜トランジスタが提供される。
また、本開示によれば、絶縁層と、前記絶縁層の上面に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記絶縁層上面に形成された酸化物半導体層と、ゲート電極とを備えている酸化物薄膜トランジスタの製造方法であって、前記絶縁層上面に互いに離間してソース電極及びドレイン電極を形成させる第1の工程と、前記ソース電極と前記ドレイン電極との間隙の前記絶縁層の上面、前記ソース電極の上面、前記ドレイン電極の上面に、連続した酸化物半導体層を形成させる第2の工程と、少なくとも前記酸化物半導体層の上面に有機絶縁層を形成させる第3の工程と、前記有機絶縁層の上面に無機絶縁層を形成させる第4の工程とを備えている酸化物薄膜トランジスタの製造方法が提供される。
また、本開示によれば、絶縁層と、前記絶縁層の上面に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記絶縁層上面に形成された酸化物半導体層と、ゲート電極とを備えている酸化物薄膜トランジスタの製造方法であって、前記絶縁層上面に酸化物半導体層を形成させる第1の工程と、前記酸化物半導体層上面で互いに離間し、且つ、夫々前記酸化物半導体層上面および前記絶縁層上面に連続しているソース電極及びドレイン電極を形成させる第2の工程と、少なくとも前記酸化物半導体層の上面に有機絶縁層を形成させる第3の工程と、前記有機絶縁層の上面に無機絶縁層を形成させる第4の工程とを少なくとも備え、前記第4の工程は、無機元素を有する化合物を溶解させた溶液を、前記有機絶縁層の上面に塗布する酸化物薄膜トランジスタの製造方法が提供される。
また、本開示によれば、本開示の酸化物薄膜トランジスタの製造方法によって製造される酸化物薄膜トランジスタが提供される。
<第1実施形態>
以下、本開示の第1実施形態の酸化物薄膜トランジスタ1について、図面を参照して説明する。
以下、本開示の第1実施形態の酸化物薄膜トランジスタ1について、図面を参照して説明する。
第1実施形態の酸化物薄膜トランジスタ1は、ゲート電極6がソース電極3やドレイン電極4より上側に位置する、所謂「トップゲート型」の酸化物薄膜トランジスタである。本実施形態の酸化物薄膜トランジスタ1は、トップゲート型であることのほか、ゲート絶縁層5が有機絶縁層51と無機絶縁層52との2層により形成されること、無機絶縁層52が塗布法により形成されることに特徴を有する。以下の説明では、図面下側(基板2側)を下側、図面上側を上側として説明する。
はじめに、酸化物薄膜トランジスタ1の断面構造について説明する。図1に示す酸化物薄膜トランジスタ1は、板状の基板2を有する。基板2の上面にはソース電極3及びドレイン電極4が離間して設けられている。ソース電極3の上面及びドレイン電極4の上面と、ソース電極3及びドレイン電極4に挟まれる基板2の上面とには、酸化物半導体層9が連続して設けられている。そして、酸化物半導体層9とソース電極3とドレイン電極4と基板2とを覆うように、ゲート絶縁層5が設けられている。ゲート絶縁層5は、少なくとも酸化物半導体層9を覆う下側の有機絶縁層51と、有機絶縁層51の上面を覆う上側の無機絶縁層52とから構成されている。無機絶縁層52の上面には、酸化物半導体層9に対向する位置に、ゲート電極6が設けられている。
基板2は、表面が平坦である板状部材である。基板2の材質としては、各種材質が適用可能であるが、導電性の材質が採用される場合には、基板2の表面に絶縁膜が設けられる必要がある。基板2の材質として絶縁性の材質が用いられる場合には、ガラス基板やシリコン基板のほか、プラスチック基板が用いられる。基板2に可撓性を付与したい場合には、特に、基板2の材質としてプラスチックが採用される。プラスチックの材質としては、例えば、ポリエーテルスルホン(PES)、ポリエチレンテレフタレート(PET)、ポリイミド(PI)、ポリエチレンナフタレート(PEN)、ポリエーテルイミド(PEI)、ポリスチレン(PS)、ポリ塩化ビニル(PVC)、ポリエチレン(PE)、ポリプロピレン(PP)等が挙げられる。基板2の耐水性を向上させる場合には、基板2の表面にSiO2やSiNxなどからなるガラスバリア膜が形成される。
基板2の上面には、ソース電極3及びドレイン電極4が、所定のチャネル長の離間幅をもって各々設けられている。このソース電極3及びドレイン電極4の材質には、Au,Ag,Cu,Pd,Al,Mo,Cr,Ti,Ta,Ni,Pt,W(タングステン)等の金属単体、または少なくともいずれかの金属を含む複合体の他、酸化インジウムスズ(ITO)などの導電性酸化物、ポリイミド(PI)、ポリメチルメタクリレート(PMMA)、ポリパラビニルフェノール(PVP)、ポリエチレンジオキシチオフェン(PEDOT)等の導電性ポリマーが適用可能である。
ソース電極3、ドレイン電極4の各上面及びソース電極3及びドレイン電極4に挟まれる基板2の上面には、酸化物半導体層9が連続して設けられている。酸化物半導体層9の材質には、公知の酸化物半導体材料が用いられ、より好ましくは、In,Ga,Znの少なくともいずれか1種の元素を含む酸化物半導体材料が採用される。In,Ga,Znの少なくともいずれか1種の元素を含む酸化物半導体材料としては、具体的には、ZnO,InGaZnO4,ZnInO,In2O3が挙げられる。
酸化物半導体層9、ソース電極3、ドレイン電極4、基板2の各上面はゲート絶縁層5によって覆われている。ゲート絶縁層5は、少なくとも酸化物半導体層9を覆う下側の有機絶縁層51と、有機絶縁層51の上面を覆う上側の無機絶縁層52とから構成されている。
有機絶縁層51の材質は、絶縁性を有する有機材料であれば、特に限定されない。具体的には、有機絶縁層51の材質として、ポリイミド(PI)、ポリアミド(PA)、ポリエステル(PE)、ポリビニルフェノール(PVP)、ポリビニルアルコール(PVA)、ポリ酢酸ビニル(PVAL)、ポリメタクリル酸メチル(PMMA)、ポリウレタン(PUR)、ポリスルホン(PSF)、ポリフッ化ビニリデン(PVDF)、シアノエチルプルラン、エポキシ樹脂、フェノール樹脂、ベンゾシクロブテン樹脂、アクリル樹脂、アモルファスパーフルオロ樹脂(例えば、旭硝子社製サイトップ(登録商標))または前記樹脂のポリマーアロイ、あるいは共重合樹脂を用いることができる。
有機絶縁層51の上面は、無機絶縁層52で覆われている。無機絶縁層52の材質には、無機・有機複合材料が用いられてもよいし、無機成分のみで構成された材料が用いられてもよい。無機・有機複合材料が用いられる場合には、主成分は無機成分である。主成分となる無機成分としては、無機酸化物などが挙げられる。副成分となる有機成分には、ポリイミド(PI)、ポリメチルメタクリレート(PMMA)、シリコン樹脂などが挙げられる。
無機絶縁層52の上面には、酸化物半導体層9に対向する位置に、ゲート電極6が設けられている。ゲート電極6の材質は、上述のソース電極3、ドレイン電極4と同様のものを用いることができる。
次に、酸化物薄膜トランジスタ1の製造工程について説明する。酸化物薄膜トランジスタ1の製造工程は、図2に示すように、基板2の上面にソース電極3及びドレイン電極4を各々形成するソース・ドレイン電極形成工程(S1)と、ソース電極3及びドレイン電極4の間の基板2上面に酸化物半導体層9を形成する半導体層形成工程(S2)と、少なくとも酸化物半導体層9の上面にゲート絶縁層5を形成するゲート絶縁層形成工程(S3)と、ゲート絶縁層5の上面にゲート電極6を形成するゲート電極形成工程(S4)とから構成されている。ゲート絶縁層形成工程(S3)は、少なくとも酸化物半導体層9の上面を覆うように有機絶縁層51を形成する有機絶縁層形成工程(S31)と、有機絶縁層51の上面を覆うように無機絶縁層52を形成する無機絶縁層形成工程(S32)とからなる。
はじめに、S1のソース・ドレイン電極形成工程が行われる。このソース・ドレイン電極形成工程(S1)では、図3に示すように、基板2の上面にソース電極3、ドレイン電極4が形成される。ソース電極3、ドレイン電極4の形成方法は、特に限定されない。基板2の上面に、電極を形成する材質の薄膜を形成した後、パターニングして不要部分を除去する方法が一般的であるが、製膜方法、パターニング方法に関しても、各種方法を適用可能である。具体的には、製膜方法としては、スパッタリング法、真空蒸着法、CVD法、めっき法などが適用可能であるし、パターニング法としては、フォトリソグラフィ法やスクリーン印刷法などが適用可能である。
次に、S2の半導体層形成工程が行われる。半導体層形成工程(S2)では、図4に示すように、ソース電極3及びドレイン電極4の間の基板2上面、及びソース電極3とドレイン電極4との上面に酸化物半導体層9が連続して形成される。酸化物半導体層9の形成方法は、半導体薄膜を形成した後、パターニングして不要部分を除去する方法が一般的である。製膜方法としてはスパッタリング法が好適であるが、これに制限されるものではない。パターニング法としては、フォトリソグラフィ法やスクリーン印刷法等を用いることができる。
次に、S3のゲート絶縁層形成工程が行われる。ゲート絶縁層形成工程(S3)は、図2に示すように、下側の有機絶縁層51が形成される有機絶縁層形成工程(S31)と、上側の無機絶縁層52が形成される無機絶縁層形成工程(S32)とからなる。
有機絶縁層形成工程(S31)では、図5に示すように、ソース電極3、ドレイン電極4、酸化物半導体層9の各上面、及び基板2の上面のうちのソース電極3、ドレイン電極4、酸化物半導体層9が設けられていない部位を覆うように、有機絶縁層51が形成される。有機絶縁層51の形成方法に関しては特に限定するものではないが、塗布法を用いることがコストの面から好ましい。塗布法としては、各種方法が適用可能であり、具体的には、スピンコート法、スリットコート法、ディップコート法、スプレー法、ロールコート法、カーテンコート法、印刷法、液滴吐出法等のいずれをも用いることができる。
無機絶縁層形成工程(S32)では、図6に示すように、有機絶縁層51を覆うように、無機絶縁層52を形成する。無機絶縁層52の形成方法は、塗布法が最も好ましいが、塗布法に限定されない。塗布法を採用した場合、後述するパーヒドロポリシラザン溶液を用いる方法のほか、高分子樹脂に無機フィラーを分散させた溶液を用いる方法、ゾルゲル法を用いることが可能である。
次に、S4のゲート電極形成工程が行われる。ゲート電極形成工程(S4)では、図1に示すように、無機絶縁層52の上面に、ゲート電極6が形成される。ゲート電極6の形成方法は、特に限定されない。ゲート電極6を形成する材質の薄膜を形成した後、パターニングして不要部分を除去する方法が一般的であるが、製膜方法、パターニング方法に関しても、各種方法を適用可能である。具体的には、製膜方法としては、スパッタリング法、真空蒸着法、CVD法、めっき法などが適用可能であるし、パターニング法としては、フォトリソグラフィ法やスクリーン印刷法などが適用可能である。
以下、上述の各工程について、実施例を挙げて具体的に説明する。
<実施例1>
はじめに、ソース・ドレイン電極形成工程(S1)について説明する。ソース・ドレイン電極形成工程(S1)では、ガラスからなる基板2を洗浄後、基板2の上面にNi薄膜を形成する。そして、形成したNi薄膜のパターニングを行い、不要部分を除去することにより、ソース電極3、ドレイン電極4を形成する。Ni膜の製膜は、スパッタリング法により行われる。このときのターゲットとしてはNiが使用され、装置としてはDCスパッタ装置を用いられる。形成されたNi膜の上面に、フォトリソグラフィ法を用いてレジストパターンを形成した後、エッチング法を用いてNi膜をエッチングする。不要となったフォトレジストは、アセトン洗浄により除去する。こうして、図3に示すように、基板2の上面に、Niからなるソース電極3及びドレイン電極4を形成させることができる。形成されたソース電極3及びドレイン電極4の厚さは、150nmであった。
はじめに、ソース・ドレイン電極形成工程(S1)について説明する。ソース・ドレイン電極形成工程(S1)では、ガラスからなる基板2を洗浄後、基板2の上面にNi薄膜を形成する。そして、形成したNi薄膜のパターニングを行い、不要部分を除去することにより、ソース電極3、ドレイン電極4を形成する。Ni膜の製膜は、スパッタリング法により行われる。このときのターゲットとしてはNiが使用され、装置としてはDCスパッタ装置を用いられる。形成されたNi膜の上面に、フォトリソグラフィ法を用いてレジストパターンを形成した後、エッチング法を用いてNi膜をエッチングする。不要となったフォトレジストは、アセトン洗浄により除去する。こうして、図3に示すように、基板2の上面に、Niからなるソース電極3及びドレイン電極4を形成させることができる。形成されたソース電極3及びドレイン電極4の厚さは、150nmであった。
次に、半導体層形成工程(S2)について説明する。半導体層形成工程(S2)では、図4に示すように、ソース電極3及びドレイン電極4の間の基板2の上面、ソース電極3の上面、ドレイン電極4の上面に、酸化物半導体層9を連続して形成させる。半導体層形成工程(S2)では、図3に示すソース電極3の上面、ドレイン電極4の上面、及び基板2の上面のうちのソース電極3、ドレイン電極4の設けられていない部位を覆うように、InGaZnO4膜を形成した後、InGaZnO4膜をパターニングして不要部分を除去することにより、InGaZnO4からなる酸化物半導体層9を形成する。InGaZnO4膜の製膜は、スパッタリング法により行われ、ターゲットとしてInGaZnO4が用いられるとともに、ArとO2との混合ガスを流しながら行われる。InGaZnO4膜を形成した後、フォトリソグラフィ法によりレジストパターンを形成し、有機酸系のITOエッチャントを用いて、エッチング法によりInGaZnO4膜をエッチングする。不要となったフォトレジストは、アセトン洗浄により除去する。こうして、図4に示すように、ソース電極3及びドレイン電極4の間の基板2上面、ソース電極3の上面、ドレイン電極4の上面に、InGaZnO4からなる酸化物半導体層9を連続して形成させることができる。形成された酸化物半導体層9の厚さは、30nmであった。
有機絶縁層形成工程(S31)では、図5に示すように、酸化物半導体層9、ソース電極3、ドレイン電極4の各上面、及び基板2の上面のうちの酸化物半導体層9、ソース電極3、ドレイン電極4の設けられていない部位を覆うように、有機絶縁層51を形成する。有機絶縁層形成工程(S31)では、PVPを含有する有機絶縁層形成用溶液を、スピンコート法により、図4に示す酸化物半導体層9、ソース電極3、ドレイン電極4の各上面、及び基板2の上面のうちの酸化物半導体層9、ソース電極3、ドレイン電極4の設けられていない部位を覆うように塗布した後、熱処理を行う。有機絶縁層形成用溶液は、PVP、メラミン-ホルムアルデヒド、プロピレングリコールモノメチルエーテルアセテートの混合溶液であり、各材料の重量比は、PVP:メラミン-ホルムアルデヒド:プロピレングリコールモノメチルエーテルアセテート=1:2:10である。熱処理は、ホットプレートを用いて行い、70℃で10分間加熱した後、150℃で10分間加熱し、最後に200℃で30分間加熱することにより行う。熱処理後の有機絶縁層51の厚さは、700nmであった。
無機絶縁層形成工程(S32)では、図6に示すように、有機絶縁層51の上面を覆うように、無機絶縁層52を形成する。無機絶縁層形成工程(S32)では、パーヒドロポリシラザンを含有する無機絶縁層形成用溶液を、スピンコート法により、図5に示す有機絶縁層51の上面に塗布した後、熱処理を行う。無機絶縁層形成用溶液は、パーヒドロポリシラザンを、アミン系触媒を含むキシレン溶媒に溶解させることにより作成する。無機絶縁層形成用溶液中のパーヒドロポリシラザンの濃度は10wt%である。熱処理は、ホットプレートを用いて行い、70℃で10分間加熱した後、150℃で10分間加熱し、最後に200℃で30分間加熱することにより行う。熱処理後の無機絶縁層52の厚さは、250nmであった。
ここで、パーヒドロポリシラザンについて説明する。パーヒドロポリシラザン(perhydripolysilazane)とは、-(SiH2NH)-を基本ユニットとするポリシラザンの一種で、側鎖すべてがヒドロキシル基である。パーヒドロポリシラザンは、有機溶剤に可溶な無機ポリマーであるので、有機溶剤と混合させることで液体材料として取り扱うことが可能となる。パーヒドロポリシラザンは、大気中または水蒸気含有雰囲気で焼成されることにより、水や酸素と反応し、SiO2膜へ転化する性質を有している。特に、水分との反応を促進させるアミン系触媒を少量添加することによって、低温焼成でも、結晶性の高いSiO2膜へ転化させることができる。パーヒドロポリシラザンと触媒とをキシレン等の溶媒に添加したパーヒドロポリシラザン溶液を用いることにより、塗布法でのSiO2膜の形成が可能となる。
次に、ゲート電極形成工程(S4)の説明を行う。ゲート電極形成工程(S4)では、ゲート電極6を、無機絶縁層52の表面上であって、且つ、酸化物半導体層9と対向する位置に形成する。ゲート電極形成工程(S4)では、Ni薄膜を形成した後、Ni薄膜のパターニングを行い、不要部分を除去することにより、Niからなるゲート電極6を形成する。Ni膜の形成は、スパッタリング法により行われる。このときのターゲットとしてはNiが使用され、装置としてはDCスパッタ装置が用いられる。Ni膜が形成された後、フォトリソグラフィ法により、レジストパターンを形成し、エッチング法により、Ni膜をエッチングする。不要となったフォトレジストは、アセトン洗浄により除去する。こうして、図1に示すように、無機絶縁層52の上面に、Niからなるゲート電極6を形成させることができる。形成されたゲート電極6の厚さは、200nmであった。
実施例1の製造方法によって形成された酸化物薄膜トランジスタ1の効果を確認するため、酸化物薄膜トランジスタ1の性能評価を行った。この性能評価では、比較例1として、ゲート絶縁層5を有機絶縁層51の1層のみで構成した酸化物薄膜トランジスタ1a、及び、比較例2として、ゲート絶縁層5を無機絶縁層52の1層のみで構成した酸化物薄膜トランジスタ1bについても、性能評価を行った。以下、この性能評価の結果について説明する。
図7に示す比較例1の酸化物薄膜トランジスタ1aの構成は、ゲート絶縁層5を有機絶縁層51の1層のみで構成したこと以外は、酸化物薄膜トランジスタ1と同様である。酸化物薄膜トランジスタ1aは、実施例1の酸化物薄膜トランジスタ1の製造工程のうち、無機絶縁層形成工程(S32)のみを省いて製造することにより得られる。
また、図8に示す比較例2の酸化物薄膜トランジスタ1bは、ゲート絶縁層5を無機絶縁層52の1層のみで構成したこと以外は、実施例1の酸化物薄膜トランジスタ1と同様である。また、酸化物薄膜トランジスタ1bは、実施例1の酸化物薄膜トランジスタ1の製造工程のうち、有機絶縁層形成工程(S31)のみを省いて製造することにより得られる。
性能評価は、酸化物薄膜トランジスタのキャリア移動度と、オン/オフ比とを算出することにより行った。キャリア移動度は、下記の式を用いて算出される。
Ids=μCinW(Vg-Vth)2/2L
ただし、μはキャリア移動度、Idsは飽和領域においてソース・ドレイン間に流れる電流(以下、ドレイン電流)、Cinはゲート絶縁膜の単位面積当たりのキャパシタンス、Wはチャネル幅、Vgはゲート電圧、Vthはチャネルが形成し始めるゲートの閾地電圧、Lはチャネル長である。また、オン/オフ比は、酸化物薄膜トランジスタにおけるオン状態とオフ状態との電流比である。ソース電極3、ドレイン電極4間に所定の電圧を印加して、ゲート電圧を変化させた際にソース電極3、ドレイン電極4間に流れる電流を測定し、得られた値から、キャリア移動度とオン/オフ比とを算出した。
Ids=μCinW(Vg-Vth)2/2L
ただし、μはキャリア移動度、Idsは飽和領域においてソース・ドレイン間に流れる電流(以下、ドレイン電流)、Cinはゲート絶縁膜の単位面積当たりのキャパシタンス、Wはチャネル幅、Vgはゲート電圧、Vthはチャネルが形成し始めるゲートの閾地電圧、Lはチャネル長である。また、オン/オフ比は、酸化物薄膜トランジスタにおけるオン状態とオフ状態との電流比である。ソース電極3、ドレイン電極4間に所定の電圧を印加して、ゲート電圧を変化させた際にソース電極3、ドレイン電極4間に流れる電流を測定し、得られた値から、キャリア移動度とオン/オフ比とを算出した。
図9~11に基づき、キャリア移動度について比較検討すると、実施例1の酸化物薄膜トランジスタ1では、キャリア移動度が5cm2/Vs以上、オン/オフ比は108以上であった。一方、ゲート絶縁層5を有機絶縁層51の1層のみで構成した酸化物薄膜トランジスタ1aでは、キャリア移動度が0.1cm2/Vs以下、オン/オフ比は102以下であった。また、ゲート絶縁層5を無機絶縁層52の1層のみで構成した酸化物薄膜トランジスタ1bでは、全くスイッチング特性を示さなかった。
以上の結果より、実施例1の酸化物薄膜トランジスタ1の性能は、比較例1の酸化物薄膜トランジスタ1aと比較して、キャリア移動度は約50倍以上、オン/オフ比は、106以上であることが確認された。これは、上面に有機絶縁層51の露出した比較例1の酸化物薄膜トランジスタ1aでは、有機絶縁層51の上面にゲート電極6を形成させる際のスパッタリング工程において、高エネルギーのスパッタ原子が、有機絶縁層51にダメージを与えたためと考えられる。スパッタ原子が有機絶縁層51にダメージを与えることにより、有機絶縁層51の絶縁性能が低下する。有機絶縁層51の絶縁性能が低下することにより、酸化物薄膜トランジスタ1aのゲートリーク電流が増加し、キャリア移動度、及び、オン/オフ比が低下したものと考えられる。一方、酸化物薄膜トランジスタ1では、有機絶縁層51の上面には高硬度の無機絶縁層52が積層されているため、スパッタ原子によるダメージがほとんどなく、トランジスタの性能が維持できたものと推測される。
また、比較例2の酸化物薄膜トランジスタ1bでは、全くスイッチング特性を示さなかった。これは、酸化物半導体層9と無機絶縁層52とが接触する比較例2の酸化物薄膜トランジスタ1bでは、無機絶縁層52を形成させる際の熱処理時において、無機絶縁層52の前駆体液などが、酸化物半導体層9にダメージを与えたためと推測される。酸化物半導体層9を構成するInGaZnO4が無機絶縁層52の前駆体液に含まれるパーヒドロポリシラザンやアミン系触媒などの影響によって還元されると、酸化物半導体層9は半導体としての特性を示さなくなる。酸化物半導体層9の半導体特性の低下により、酸化物薄膜トランジスタ1bは、全くスイッチング特性を示さなかったものと考えられる。一方、酸化物薄膜トランジスタ1では、酸化物半導体層9の上面には、有機絶縁層51が積層されており、酸化物半導体層9と無機絶縁層52とは接触しない。これにより、酸化物半導体層9がダメージを受けることを防止して、酸化物半導体層9の半導体特性を維持し、トランジスタ性能を維持できたものと推測される。
以上説明したように、実施例1の酸化物薄膜トランジスタ1は、酸化物半導体層9上面に積層するゲート絶縁層5を、有機絶縁体からなる下側の有機絶縁層51と、無機絶縁体からなる上側の無機絶縁層52とから構成した。酸化物半導体層9の上面には、酸化物半導体層9にダメージを与えることなく形成可能な有機絶縁層51のみが接触する構成としたため、酸化物半導体層9にダメージを与えることなく、酸化物半導体層9の上面に、ゲート絶縁層5を形成させることができる。これにより、酸化物半導体層9の半導体特性を維持することができ、特性の高い酸化物薄膜トランジスタ1を形成することができる。
また、有機絶縁層51の上面には無機絶縁層52が設けられるため、有機絶縁層51は外部には露出しない。有機高分子からなる有機絶縁層51は、外因によりダメージを受けやすいことが知られているが、有機絶縁層51が外部に露出しない構成としたため、有機絶縁層51が外因によりダメージを受けることがない。これにより、有機絶縁層51がダメージを受けることによるトランジスタ特性の低下を防止することができる。
また、有機絶縁層51は絶縁特性が低いことが知られているが、有機絶縁層51の上面に、絶縁特性の高い無機絶縁層52を設けることにより、ゲート絶縁層5の絶縁性能を高めることができる。これにより、高性能の酸化物薄膜トランジスタ1を得ることができる。
また、ソース電極3とドレイン電極4とが形成された後で、酸化物半導体層9が形成されている。そのため、ソース電極3やドレイン電極4が形成される際に、酸化物半導体層9がダメージを受けることがない。
さらに、無機絶縁層52は、有機絶縁層51の上面に、無機絶縁層52の前駆体溶液を、塗布することにより形成されている。そのため、大がかりな装置を用いることなく、簡単、且つ安価に、無機絶縁層52を形成することが可能である。しかも、下面側に形成された有機絶縁層51にダメージを与えることなく、無機絶縁層52を形成させることが可能である。
しかも、無機絶縁層52の前駆体として、パーヒドロポリシラザンを用いているため、無機絶縁層形成工程(S32)の熱処理時における焼成温度を低温とすることができる。これにより、耐熱性の低い可撓性プラスチック基板を基板として採用することができ、その場合には可撓性を備える酸化物薄膜トランジスタの製造が可能となる。さらに、真空プロセスやゾルゲル法によって無機絶縁層52を形成させる場合と比較して、低エネルギーで形成させることが可能となる。
その上、酸化物半導体層9の材料として、InGaZnO4を採用しているため、半導体層形成工程(S2)における製膜は、室温で行うことが可能である。そのため、可撓性を有するプラスチック基板を基板として採用することができ、その場合には可撓性を備える酸化物薄膜トランジスタの製造が可能となる。しかも、高いキャリア移動度を持つ酸化物薄膜トランジスタを実現できる。
<実施例2>
次に、実施例2の酸化物薄膜トランジスタ11について、図12および図13を参照して説明する。実施例2の酸化物薄膜トランジスタ11は、酸化物半導体層91がソース電極31、ドレイン電極41よりも先に形成されることのほかは、実施例1の酸化物薄膜トランジスタ1と同様の構成である。したがって、酸化物半導体層91とソース電極31、ドレイン電極41との積層順のみを重点的に説明し、その他の構成については同一符号を付し、説明を省略する。
次に、実施例2の酸化物薄膜トランジスタ11について、図12および図13を参照して説明する。実施例2の酸化物薄膜トランジスタ11は、酸化物半導体層91がソース電極31、ドレイン電極41よりも先に形成されることのほかは、実施例1の酸化物薄膜トランジスタ1と同様の構成である。したがって、酸化物半導体層91とソース電極31、ドレイン電極41との積層順のみを重点的に説明し、その他の構成については同一符号を付し、説明を省略する。
はじめに、実施例2の酸化物薄膜トランジスタ11の断面構造について説明する。酸化物薄膜トランジスタ11では、図12に示すように、基板2の上面に酸化物半導体層91が形成されている。そして、ソース電極31とドレイン電極41とが、酸化物半導体層91の上面および基板2の上面に、各々連続して設けられている。ソース電極31、ドレイン電極41、酸化物半導体層91、基板2の上面には、実施例1の酸化物薄膜トランジスタ1と同様に、有機絶縁層51、無機絶縁層52、ゲート電極6が積層される。酸化物薄膜トランジスタ11の各構成要素の材質は、実施例1の酸化物薄膜トランジスタ1と同様である。
次に、実施例2の酸化物薄膜トランジスタ11の製造工程について説明する。実施例2の酸化物薄膜トランジスタ11の製造工程では、はじめに、基板2の上面に酸化物半導体層91を形成する半導体層形成工程(S11)が行われ、次に、酸化物半導体層91の上面に、ソース電極31とドレイン電極41とを形成するソース・ドレイン電極形成工程(S12)が行われる。その後、実施例1の酸化物薄膜トランジスタ1の製造工程と同様に、ゲート絶縁層形成工程(S3)が行われ、ゲート電極形成工程(S4)が行われる。
はじめに、半導体層形成工程(S11)について説明する。半導体層形成工程(S11)では、基板2の上面に、InGaZnO4膜を形成した後、InGaZnO4膜をパターニングして不要部分を除去することにより、基板2の上面にInGaZnO4からなる酸化物半導体層91を形成する。InGaZnO4膜の形成は、スパッタリング法により行われ、ターゲットとしてInGaZnO4が用いられるとともに、ArとO2との混合ガスを流しながら行われる。InGaZnO4膜を形成した後、フォトリソグラフィ法により、レジストパターンを形成し、エッチング法により、ITOエッチャントを用いて、InGaZnO4膜をエッチングする。不要となったフォトレジストは、アセトン洗浄により除去する。こうして、基板2の上面に、InGaZnO4からなる酸化物半導体層91を形成させることができる。
ソース・ドレイン電極形成工程(S12)では、酸化物半導体層91が形成された基板2の上面に、フォトリソグラフィ法を用いてレジストパターンを形成した後、スパッタリング法によって、レジストパターンが形成された、酸化物半導体層91の上面、及び基板2の上面のうちの酸化物半導体層91の設けられていない部位にNi膜を形成する。このときのターゲットは、Niターゲットであり、装置はDCスパッタリング装置である。レジストパターン上のNiをレジストとともに除去することにより、ソース電極31、ドレイン電極41を形成させることができる。ゲート絶縁層形成工程(S3)、及びゲート電極形成工程(S4)については、実施例1と同様であるため、説明を省略する。
実施例2の製造方法によって形成された酸化物薄膜トランジスタ11の効果を確認するため、酸化物薄膜トランジスタ11の性能評価を行った。性能評価の結果を図14に示す。性能評価は、図14に示す実験結果から、酸化物薄膜トランジスタのキャリア移動度と、オン/オフ比とを算出することにより行った。
図14に基づき、キャリア移動度について比較検討すると、実施例2の酸化物薄膜トランジスタ1では、キャリア移動度が5cm2/Vs以上、オン/オフ比は106以上であった。以上の結果より、実施例2の酸化物薄膜トランジスタ11は、実施例1の酸化物薄膜トランジスタ1と同様に、高いキャリア移動度、オン/オフ比を有することが確認された。
実施例2の酸化物薄膜トランジスタ11では、実施例1の酸化物薄膜トランジスタ1と同様の効果が得られる。さらに、実施例2の酸化物薄膜トランジスタ11では、はじめに酸化物半導体層91を形成させた後で、ソース電極31とドレイン電極41とを形成させるために、半導体層形成工程(S11)において、ソース電極31とドレイン電極41とがダメージを受けることがない。ソース電極31とドレイン電極41とが形成された後に、酸化物半導体層91を形成する場合、酸化物半導体層91の形成過程で、ソース電極31とドレイン電極41とが酸化されてしまうことがある。ソース電極31とドレイン電極41との表面が酸化されてしまうと、電極の抵抗値が変化してしまい、トランジスタの性能が低下してしまう。そのため、ソース電極31、ドレイン電極41の形成後に酸化物半導体層91を形成させる場合には、ソース電極31、ドレイン電極41の材質として、酸化されにくい材質を選択する必要がある。本実施例では、半導体層形成工程(S11)は、ソース・ドレイン電極形成工程(S12)よりも先に行われるため、ソース電極31、ドレイン電極41が、酸化物半導体層91の形成過程において、酸化されることがない。そのため、ソース電極31とドレイン電極41の材質を選択する際の選択幅を広げることができ、酸化物薄膜トランジスタ11の用途に応じて、ソース電極31とドレイン電極41との材質を選択することができる。
<第2実施形態>
次に、第2実施形態の酸化物薄膜トランジスタ100について、図面を参照して説明する。
次に、第2実施形態の酸化物薄膜トランジスタ100について、図面を参照して説明する。
第2実施形態の酸化物薄膜トランジスタ100は、ゲート電極106がソース電極103やドレイン電極104より下側に位置する、所謂「ボトムゲート型」の酸化物薄膜トランジスタである。第2実施形態の酸化物薄膜トランジスタ100は、ボトムゲート型であることの他、層間絶縁層105が有機絶縁層151と無機絶縁層152の2層により形成されることに特徴を有する。また、層間絶縁層105を貫通するコンタクトホール111が設けられている点、画素電極112が設けられている点で第1実施形態と異なる。なお、第1実施形態の実施例1と同一部分の説明については省略する。
はじめに、酸化物薄膜トランジスタ100の断面構造について説明する。図15に示す酸化物薄膜トランジスタ100は、板状の基板102を有し、基板102上にゲート電極106が設けられている。そして、基板102とゲート電極106とを覆うように、第2実施形態におけるゲート絶縁層110が設けられている。第2実施形態におけるゲート絶縁層110の上面には、ソース電極103とドレイン電極104とが離間して設けられている。また、ソース電極103とドレイン電極104との間の第2実施形態におけるゲート絶縁層110の上面、ソース電極103の上面、ドレイン電極104の上面には、酸化物半導体層109が連続して設けられている。そして、酸化物半導体層109の上面と、ソース電極103及びドレイン電極104の各上面と、第2実施形態におけるゲート絶縁層110の上面とは、層間絶縁層105により覆われている。層間絶縁層105は、下側の有機絶縁層151と上側の無機絶縁層152とからなる。層間絶縁層105の上面には画素電極112が設けられている。また、画素電極112とドレイン電極104との間には、層間絶縁層105を貫通するコンタクトホール111が設けられている。
基板102、ソース電極103、ドレイン電極104、ゲート電極106、および酸化物半導体層109の材質は、第1実施形態の基板2、ソース電極3、ドレイン電極4、ゲート電極6、および酸化物半導体層9の材質と同様である。層間絶縁層105を形成している有機絶縁層151および無機絶縁層152の材質は、第1実施形態におけるゲート絶縁層5を形成している有機絶縁層51および無機絶縁層52と同様である。
第2実施形態におけるゲート絶縁層110は、1層からなり、絶縁物質により形成されている。絶縁物質として無機絶縁物質を採用する場合は、Al2O3,SiO2,SiN,TiO2等が適用可能である。また、絶縁物質として有機絶縁物質を採用する場合は、PI(ポリイミド),PMMA(ポリメチルメタクリレート),PVP(ポリパラビニルフェノール)等が適用可能である。なお、第2実施形態におけるゲート絶縁層110の材質としては、絶縁性能、耐性の観点から、無機絶縁物質を採用する方がより好ましい。また、画素電極112はITO(酸化インジウムスズ)により形成される。
次に、酸化物薄膜トランジスタ100の製造方法について説明する。酸化物薄膜トランジスタ100の製造方法は、図16に示すように、ゲート電極形成工程(S101)と、ゲート絶縁層形成工程(S102)と、ソース・ドレイン電極形成工程(S103)と、半導体層形成工程(S104)と、層間絶縁層形成工程(S105)と、コンタクトホール形成工程(S106)と、画素電極形成工程(S107)とを備えている。層間絶縁層形成工程(S105)は、有機絶縁層形成工程(S151)と無機絶縁層形成工程(S152)とから構成されている。以下、各工程について実施例を挙げて説明する。
<実施例>
はじめに、ゲート電極形成工程(S101)が行われる。ゲート電極形成工程(S101)では、基板102の上面にゲート電極106が形成される。ゲート電極形成工程(S101)では、まず、基板102を洗浄し、基板102の上面に、Ni薄膜を形成した後、Ni薄膜をパターニングして不要部分を除去することにより、Niからなるゲート電極106を形成する。Ni膜の形成は、スパッタリング法により行われる。このときのターゲットとしてはNiが使用され、装置としてはDCスパッタ装置が用いられる。形成されたNi膜の上面に、フォトリソグラフィ法により、レジストパターンが形成され、エッチング法により、Ni膜がエッチングされる。最後に、不要となったフォトレジストを、アセトン洗浄により除去する。こうして、図17に示すように、基板102の上面に、Niからなるゲート電極106を形成させることができる。
はじめに、ゲート電極形成工程(S101)が行われる。ゲート電極形成工程(S101)では、基板102の上面にゲート電極106が形成される。ゲート電極形成工程(S101)では、まず、基板102を洗浄し、基板102の上面に、Ni薄膜を形成した後、Ni薄膜をパターニングして不要部分を除去することにより、Niからなるゲート電極106を形成する。Ni膜の形成は、スパッタリング法により行われる。このときのターゲットとしてはNiが使用され、装置としてはDCスパッタ装置が用いられる。形成されたNi膜の上面に、フォトリソグラフィ法により、レジストパターンが形成され、エッチング法により、Ni膜がエッチングされる。最後に、不要となったフォトレジストを、アセトン洗浄により除去する。こうして、図17に示すように、基板102の上面に、Niからなるゲート電極106を形成させることができる。
次に、ゲート絶縁層形成工程が行われる(S102)。ゲート絶縁層形成工程(S102)では、図17に示すゲート電極106の上面、及び基板102の上面のうちのゲート電極106が設けられていない部位に、SiO2膜が形成される。SiO2膜の製膜は、スパッタリング法により行われ、ターゲットとしてはSiO2が使用されるとともに、ArとO2との混合ガスを流しながら行われる。こうして、図18に示すように、ゲート電極106の上面、及び基板102の上面のうちのゲート電極106が設けられていない部位に、SiO2からなる第2実施形態におけるゲート絶縁層110が形成される。
次に、ソース・ドレイン電極形成工程(S103)が行われる。ソース・ドレイン電極形成工程(S103)では、図18に示す第2実施形態におけるゲート絶縁層110の上面に、Ni薄膜を製膜し、パターニングして不要部分を除去することにより、図19に示すように、ソース電極103およびドレイン電極104を形成する。形成条件は、ゲート電極106と同様であるため、説明を省略する。
次に、半導体層形成工程(S104)が行われる。半導体層形成工程(S104)では、図20に示すように、ソース電極103及びドレイン電極104の間の、第2実施形態におけるゲート絶縁層110の上面、ソース電極103の上面、ドレイン電極104の上面に、酸化物半導体層109が連続して形成される。半導体層形成工程(S104)では、はじめに、図19に示すソース電極103の上面と、ドレイン電極104の上面と、第2実施形態におけるゲート絶縁層110の上面のうちのソース電極103、ドレイン電極104が設けられていない部位とを覆うように、InGaZnO4膜を形成する。その後、InGaZnO4膜をパターニングして不要部分を除去することにより、InGaZnO4からなる酸化物半導体層109を形成する。InGaZnO4膜の形成は、スパッタリング法により行われ、ターゲットとしてInGaZnO4が用いられるとともに、ArとO2との混合ガスを流しながら行われる。InGaZnO4膜を形成した後、フォトリソグラフィ法を用いてレジストパターンを形成し、InGaZnO4膜をエッチングする。最後に、不要となったフォトレジストを、アセトン洗浄により除去する。こうして、図20に示すように、ソース電極103及びドレイン電極104の間の第2実施形態におけるゲート絶縁層110の上面、ソース電極103の上面、ドレイン電極104の上面に、InGaZnO4からなる酸化物半導体層109を連続して形成させることができる。
次に、層間絶縁層形成工程(S105)が行われる。層間絶縁層形成工程(S105)は、図16に示すように、下側の有機絶縁層151を形成する有機絶縁層形成工程(S151)と、上側の無機絶縁層152を形成する無機絶縁層形成工程(S152)とからなる。
有機絶縁層形成工程(S151)では、図21に示すように、酸化物半導体層109、ソース電極103、ドレイン電極104の各上面、及び第2実施形態におけるゲート絶縁層110の上面のうち酸化物半導体層109、ソース電極103、ドレイン電極104の設けられていない部位を覆うように、有機絶縁層151が形成される。有機絶縁層形成工程(S151)では、PVPを含有する有機絶縁層形成用溶液を、スピンコート法により、図20に示す酸化物半導体層109、ソース電極103、ドレイン電極104の各上面、及び第2実施形態におけるゲート絶縁層110の上面のうちの酸化物半導体層109、ソース電極103、ドレイン電極104の設けられていない部位に塗布した後、熱処理を行う。有機絶縁層形成用溶液は、PVP、メラミン-ホルムアルデヒド、プロピレングリコールモノメチルエーテルアセテートの混合溶液であり、各材料の重量比は、PVP:メラミン-ホルムアルデヒド:プロピレングリコールモノメチルエーテルアセテート=1:2:10である。熱処理は、ホットプレートを用いて行われる。熱処理は、70℃で10分間加熱した後、150℃で10分間加熱し、最後に200℃で30分間加熱することにより行われる。
無機絶縁層形成工程(S152)では、図22に示すように、有機絶縁層151の上面を覆うように、無機絶縁層152が形成される。無機絶縁層形成工程(S152)では、パーヒドロポリシラザンを含有する無機絶縁層形成用溶液を、スピンコート法により、図21に示す有機絶縁層151の上面に塗布した後、熱処理を行う。無機絶縁層形成用溶液は、パーヒドロポリシラザンを、アミン系触媒を含むキシレン溶媒に溶解させることにより作成する。無機絶縁層形成用溶液中のパーヒドロポリシラザンの濃度は10wt%である。熱処理は、ホットプレートを用いて行われ、70℃で10分間加熱した後、150℃で10分間加熱し、最後に200℃で30分間加熱することにより行われる。
次に、コンタクトホール形成工程(S106)が行われる。コンタクトホール形成工程(S106)では、有機絶縁層151と無機絶縁層152とを貫通するコンタクトホール111が形成される。コンタクトホール形成工程(S106)では、はじめに、コンタクトホール111に対応する箇所に開口部を備えたレジストマスクを、図22に示す無機絶縁層152の上面に形成させる。そして、ドライエッチング法により、無機絶縁層152と有機絶縁層151とをエッチングする。エッチングガスは、無機絶縁層152に対してはCHF3が用いられ、有機絶縁層151に対しては酸素が用いられる。
次に、画素電極形成工程が行われる(S107)。画素電極形成工程(S107)では、無機絶縁層152の上面に、ITO薄膜が形成された後、パターニングして不要部分が除去されることにより、ITOからなる画素電極112が形成される。ITO膜の形成は、スパッタリング法により行われる。このときのターゲットとしてはITOが使用され、装置としてはDCスパッタ装置が用いられる。その後、レジストパターンを形成し、ITO膜をエッチングする。そして、不要となったフォトレジストを、アセトン洗浄により除去する。こうして、図15に示すように、画素電極112を形成させることができる。
第2実施形態の製造方法によって形成された酸化物薄膜トランジスタ100の効果を確認するため、酸化物薄膜トランジスタ100の性能評価を行った。性能評価の結果を図24に示す。図24は、酸化物薄膜トランジスタ100の電圧-電流特性である。性能評価は、図24に示す実験結果から、酸化物薄膜トランジスタのキャリア移動度と、オン/オフ比とを算出することにより行った。
図24に基づき、キャリア移動度について検討すると、第2実施形態の酸化物薄膜トランジスタ100では、キャリア移動度が5cm2/Vs以上、オン/オフ比は107以上であった。以上の結果より、実施例2の酸化物薄膜トランジスタ100は、第1実施形態の酸化物薄膜トランジスタ1、11と同様に、高いキャリア移動度、オン/オフ比を有することが確認された。
以上詳述した、第2実施形態の酸化物薄膜トランジスタ100の製造方法によれば、第1実施形態の場合と同様な効果が得られる。さらに、画素電極112は、高硬度の無機絶縁層152の上面に形成され、有機絶縁層151には接触しないので、画素電極112の形成過程において有機絶縁層151がダメージを受けることがない。そのため、画素電極112が形成される際に、有機絶縁層151と無機絶縁層152とからなる層間絶縁層105の絶縁特性が変化してしまうことを防止し、酸化物薄膜トランジスタ100の性能を維持することができる。
尚、本開示は、詳述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において種々変更を加えてもよい。例えば、酸化物薄膜トランジスタを構成する基板、ゲート電極、ソース電極、ドレイン電極、ゲート絶縁層、酸化物半導体層の材料、大きさ、形状は実施形態の場合に限定されず、本開示の要旨を逸脱しない範囲内において適宜変更可能である。
また、第2実施形態の実施例では、ソース電極103とドレイン電極104とを形成させた後に酸化物半導体層109を形成させたが、第1実施形態の実施例2と同様に、酸化物半導体層109を形成させた後にソース電極103とドレイン電極104とを形成させてもよい。この場合には、酸化物半導体層109の形成過程で、ソース電極103、ドレイン電極104が酸化されることがないので、ソース電極103とドレイン電極104との材料を選択する際の選択の幅を広げることができる。
また、本実施形態では、塗布法を用いて無機絶縁層52、152を形成したが、無機絶縁層の形成方法は塗布法に限定されない。例えば、無機絶縁層52、152を、真空蒸着法などのドライプロセスにより形成することも可能である。
また、詳述した実施例では、無機絶縁層52、152は、無機成分のみで構成されていたが、無機絶縁層52、152を無機・有機複合材料により構成してもよい。例えば、高分子樹脂に無機フィラーを分散させた溶液を塗布することにより、無機・有機複合材料からなる無機絶縁層52、152を形成させることができる。無機絶縁層52、152を無機・有機複合材料により構成させる場合、無機絶縁層52、152に柔軟性を持たせることができ、クラックの発生を抑制することができる。また、低温条件下での無機絶縁層52、152の形成が可能となる。
本開示の酸化物薄膜トランジスタ及び酸化物薄膜トランジスタの製造方法は、所謂ボトムゲート型またはトップゲート型の酸化物薄膜トランジスタ及びその製造方法に適用可能である。
Claims (13)
- 絶縁層と、
前記絶縁層上面に、互いに離間して設けられているソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間隙の前記絶縁層の上面、前記ソース電極の上面、及び前記ドレイン電極の上面に連続して設けられている酸化物半導体層と、
少なくとも前記酸化物半導体層の上面に設けられている有機絶縁層と、
前記有機絶縁層の上面に設けられている無機絶縁層と
を備えていることを特徴とする酸化物薄膜トランジスタ。 - 前記無機絶縁層は、無機元素を有する化合物を溶解させた溶液を前記有機絶縁層の上面に塗布することにより形成されることを特徴とする請求項1に記載の酸化物薄膜トランジスタ。
- 絶縁層と、
前記絶縁層上面に形成されている酸化物半導体層と、
前記酸化物半導体層上面で互いに離間し、且つ、夫々前記酸化物半導体層上面および前記絶縁層上面に連続して設けられているソース電極及びドレイン電極と、
少なくとも前記酸化物半導体層の上面に設けられている有機絶縁層と、
前記有機絶縁層の上面に設けられている無機絶縁層と
を備え、
前記無機絶縁層は、無機元素を有する化合物を溶解させた溶液を前記有機絶縁層の上面に塗布することにより形成されることを特徴とする酸化物薄膜トランジスタ。 - 前記化合物は、パーヒドロポリシラザンであることを特徴とする請求項2又は3に記載の酸化物薄膜トランジスタ。
- 前記無機絶縁層の上面に、ゲート電極または画素電極が設けられていることを特徴とする請求項1乃至4のいずれかに記載の酸化物薄膜トランジスタ。
- 前記酸化物半導体層は、In,Ga,Znの少なくともいずれか1種の元素を含む酸化物により形成されていることを特徴とする請求項1乃至5のいずれかに記載の酸化物薄膜トランジスタ。
- 絶縁層と、前記絶縁層の上面に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記絶縁層上面に形成された酸化物半導体層と、ゲート電極とを備えている酸化物薄膜トランジスタの製造方法であって、
前記絶縁層上面に互いに離間してソース電極及びドレイン電極を形成させる第1の工程と、
前記ソース電極と前記ドレイン電極との間隙の前記絶縁層の上面、前記ソース電極の上面、前記ドレイン電極の上面に、連続した酸化物半導体層を形成させる第2の工程と、
少なくとも前記酸化物半導体層の上面に有機絶縁層を形成させる第3の工程と、
前記有機絶縁層の上面に無機絶縁層を形成させる第4の工程と
を備えることを特徴とする酸化物薄膜トランジスタの製造方法。 - 前記第4の工程では、無機元素を有する化合物を溶解させた溶液を、前記有機絶縁層の上面に塗布することによって、前記有機絶縁層の上面に前記無機絶縁層を形成させることを特徴とする請求項7に記載の酸化物薄膜トランジスタの製造方法。
- 絶縁層と、前記絶縁層の上面に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記絶縁層上面に形成された酸化物半導体層と、ゲート電極とを備えている酸化物薄膜トランジスタの製造方法であって、
前記絶縁層上面に酸化物半導体層を形成させる第1の工程と、
前記酸化物半導体層上面で互いに離間し、且つ、夫々前記酸化物半導体層上面および前記絶縁層上面に連続しているソース電極及びドレイン電極を形成させる第2の工程と、
少なくとも前記酸化物半導体層の上面に有機絶縁層を形成させる第3の工程と、
前記有機絶縁層の上面に無機絶縁層を形成させる第4の工程と
を少なくとも備え、
前記第4の工程は、無機元素を有する化合物を溶解させた溶液を、前記有機絶縁層の上面に塗布することを特徴とする酸化物薄膜トランジスタの製造方法。 - 前記化合物は、パーヒドロポリシラザンであることを特徴とする請求項8又は9に記載の酸化物薄膜トランジスタの製造方法。
- 前記無機絶縁層の上面に、ゲート電極または画素電極を形成させる第5の工程を備えることを特徴とする請求項7乃至10のいずれかに記載の酸化物薄膜トランジスタの製造方法。
- 前記酸化物半導体層は、In,Ga,Znの少なくともいずれか1種の元素を含む酸化物により形成されていることを特徴とする請求項7乃至11のいずれかに記載の酸化物薄膜トランジスタの製造方法。
- 請求項7乃至12のいずれかに記載の酸化物薄膜トランジスタの製造方法によって製造される酸化物薄膜トランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008156049A JP2009302352A (ja) | 2008-06-13 | 2008-06-13 | 酸化物薄膜トランジスタ、及びその製造方法 |
JP2008-156049 | 2008-06-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2009150886A1 true WO2009150886A1 (ja) | 2009-12-17 |
Family
ID=41416597
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2009/056551 WO2009150886A1 (ja) | 2008-06-13 | 2009-03-30 | 酸化物薄膜トランジスタ、及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2009302352A (ja) |
WO (1) | WO2009150886A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105789204A (zh) * | 2009-12-25 | 2016-07-20 | 株式会社半导体能源研究所 | 半导体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI508183B (zh) | 2010-01-29 | 2015-11-11 | Prime View Int Co Ltd | 形成含氧半導體薄膜電晶體之方法 |
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2008
- 2008-06-13 JP JP2008156049A patent/JP2009302352A/ja active Pending
-
2009
- 2009-03-30 WO PCT/JP2009/056551 patent/WO2009150886A1/ja active Application Filing
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Publication number | Publication date |
---|---|
JP2009302352A (ja) | 2009-12-24 |
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