JP2011175996A - グラフェントランジスタおよびその製造方法 - Google Patents
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Abstract
【解決手段】グラフェン膜から成るチャネル120の上に、スピンコートにより形成された高分子膜130と、高分子膜130の上に形成された酸化物膜140とから成る絶縁膜が設けられている。このように、スピンコートにより高分子膜130を形成しているので、酸化物膜140を形成する際にチャネル120の上に形成された高分子膜130がチャネル120を保護し、チャネル120が損傷してしまうことを抑制できる。また、高分子膜130および酸化物膜140の厚さを調整することによって絶縁膜の静電容量および厚さを調整することができ、チャネル120の抵抗を十分に変調でき、しかもリーク電流が少ないグラフェントランジスタ100を得ることができる。
【選択図】図1
Description
また、前記絶縁膜が、第1絶縁膜および第2絶縁膜という誘電率の異なる二つの材質によって構成されているので、両者の厚さを調整することによって絶縁膜の静電容量および厚さを調整することができる。したがって、チャネルの抵抗を十分に変調でき、しかもリーク電流が少ないグラフェントランジスタを提供することができる。
さらに、高分子膜および酸化物膜という誘電率の異なる二つの材質によって絶縁膜を形成しているので、高分子膜および酸化物膜の厚さを調整することによって絶縁膜の静電容量および厚さを調整することができる。したがって、チャネルの抵抗を十分に変調でき、しかもリーク電流が少ないグラフェントランジスタを製造することが可能となる。
以下、本発明の実施の形態1に係るグラフェントランジスタ100について図面を参照しながら詳細に説明する。
図1は、本実施の形態に係るグラフェントランジスタ100の構成を示す断面図である。本実施の形態に係るグラフェントランジスタ100は、図1に示すように、基板110,基板110の上に形成されたグラフェン膜から成るチャネル120,基板110およびチャネル120の上にまたがって形成された高分子膜130,高分子膜130の上に形成された酸化物膜140,高分子膜130および酸化物膜140を貫通するホールを通してチャネル120と一部が接触しているソース電極150およびドレイン電極160,酸化物膜140のうちチャネル120の上方となる部分に形成されたゲート電極170から構成されている。
基板110は、不純物濃度が小さく、半絶縁性を有する炭化珪素(SiC)から構成されている。
チャネル120は、幅が約2.5μm、長さが約7.5μm、厚さが約6Åの矩形状のグラフェン膜から構成されている。ここで、本願では、sp2結合炭素原子のシートであるグラフェンが1〜10層から成るものをグラフェン膜と総称するものとする。
高分子膜130は、厚さ約100nmの水素シルセスキオサンから構成されている。この高分子膜130は、基板110およびチャネル120の上にまたがってスピンコートにより形成されたものである。
酸化物膜140は、厚さ約20nmの二酸化珪素から構成されている。
ソース電極150,ドレイン電極160,ゲート電極170は、それぞれ、厚さ約10nmのクロム(Cr)の上に、厚さ約200nmの金(Au)を積層することによって形成されている。
図2(a)〜(c)および図3(d)〜(f)は、本実施の形態に係るグラフェントランジスタ100を製造する手順を示す工程図である。
具体的には、基板110の上のグラフェン膜112全体にフォトレジストを塗布し、塗布したフォトレジストのうちチャネル120を形成する部分のみが残るように露光をした後、現像液に浸して現像することによりチャネル120を形成する部分のみフォトレジストが残った状態にしておく。続いて、ドライエッチングを行ない、グラフェン膜112のうちフォトレジストにより保護されていない部分を除去してチャネル120を形成する。このドライエッチングとしては、たとえば、CF4とO2を用いた反応性イオンエッチングや、O2によるプラズマエッチング等が考えられる。この後、フォトレジストを取り除く。
具体的には、メチルイソブチルケトン (MIBK:Methyl Isobutyl Ketone)を溶媒とした水素シルセスキオサンを滴下し、スピンコートによって成膜した後、溶媒を蒸発させ、水素シルセスキオサンから成る厚さ100nmの高分子膜130を形成する。ここで、基板110およびチャネル120の上に高分子膜130をスピンコートにより形成するのは、スピンコートにより高分子膜130を形成すれば土台となるチャネル120、すなわちグラフェン膜に損傷を与える恐れがないためである。
なお、本実施の形態では、高分子膜130は厚さ100nmであるものとしたが、これに限られるものではなく、後述する酸化物膜140を形成する工程で、高いエネルギーをもつ原子からチャネル120を保護できる程度の厚さがあればよい。
具体的には、スパッタ法により高分子膜130の上に二酸化珪素から成る厚さ20nmの酸化物膜140を形成する。ここで、二酸化珪素から成る酸化物膜140を形成するのは、酸化物膜140をゲート絶縁膜として作用させる意味があるのはもとより、高分子膜130が露出していると、グラフェントランジスタを製造する過程においてフォトリソグラフィ技術を用いてパターニングするとき、特に水酸化ナトリウム(NaOH)などのアルカリ性の物質を含む現像液を用いて現像を行なうときに、高分子膜130が分解してしまう恐れがあることに基づいている。この際、スパッタ法を用いて酸化物膜140を形成すると高いエネルギーの原子を高分子膜130に向かって入射することになるが、高分子膜130がシールドとして機能するので、その下にあるチャネル120、すなわちグラフェン膜を保護することができるのである。
なお、本実施の形態では、酸化物膜140の厚さは20nmとしたが、このような厚さに限られず、チャネル120の抵抗を十分に変調できるとともに、リーク電流を抑制することができるように所望の厚さに調整することができる。
二つのスルーホール180を形成する方法の一例を説明する。まず、酸化物膜140の上にフォトレジストを塗布し、露光、現像することによって、スルーホール180を形成する部分、すなわち、最終的にソース電極150およびドレイン電極160を形成する部分のみ酸化物膜140が露出するようフォトレジストを選択的に除去したパターンを形成する。この後、フッ化水素(HF)を用いたエッチングによって、酸化物膜140のうち露出している部分を除去するとともに、さらにその下にある高分子膜130も除去し、チャネル120の一部を露出させる。この後、不要なフォトレジストを溶剤により溶解して除去する。こうした一連の処理を行なうことにより、二つのスルーホール180を形成することができる。
第1電極(ソース電極150),第2電極(ドレイン電極160),および第3電極(ゲート電極170)を形成する方法の一例を説明する。まず、酸化物膜140,および酸化物膜140に設けられたスルーホール180を通じて露出したチャネル120の上にフォトレジストを塗布し、選択的に露光し、現像することによって、所望の部分、すなわち第1電極(ソース電極150),第2電極(ドレイン電極160),および第3電極(ゲート電極170)を形成する部分のみフォトレジストがない状態にする。この後、金属、たとえばクロム(Cr)と金(Au)とを順に蒸着して堆積した後、リフトオフによって電極を形成する必要のない部分に堆積された金属をフォトレジストとともに除去することにより、第1電極(ソース電極150),第2電極(ドレイン電極160),および第3電極(ゲート電極170)を形成することができる。
図4は、本実施の形態に係るグラフェントランジスタ100の室温における四端子抵抗とゲート電圧との関係を測定した結果を示す図である。図4に示すように、ゲート電圧の変化に伴ってチャネル120中のキャリア濃度が変化し、このキャリア濃度の変化に応じてチャネル120の抵抗が変化する様子が明瞭に観測された。
また、高分子膜130および酸化物膜140という誘電率の異なる二つの材質によって絶縁膜を形成しているので、高分子膜130および酸化物膜140の厚さを調整することによってゲート絶縁膜の静電容量および厚さを調整することができ、チャネル120の抵抗を十分に変調でき、しかもリーク電流が少ないグラフェントランジスタ100を得ることができる。
さらに、グラフェントランジスタ100を製造する過程において、フォトレジストの塗布、選択的な露光、現像液に浸しての現像という一連の処理を施して、酸化物膜140および高分子膜130に所望のパターンを形成する場合において、アルカリの現像液を用いると高分子膜130が分解してしまう恐れがあるが、高分子膜130の上に酸化物膜140を形成しているので、高分子膜130が現像液により分解されてしまうことを抑制できる。したがって、上述した簡便な手法によって加工し、グラフェントランジスタ100を得ることができる。
次に、実施の形態2に係るグラフェントランジスタ200について図面を参照しながら詳細に説明する。
図5は、本実施の形態に係るグラフェントランジスタ200の構成を示す断面図である。本実施の形態に係るグラフェントランジスタ200では、ソース電極250およびドレイン電極260が、基板210およびグラフェン膜から成るチャネル220の上にまたがって形成されている点で、ソース電極150およびドレイン電極160が酸化物膜140およびグラフェン膜から成るチャネル120にまたがって形成されている実施の形態1に係るグラフェントランジスタ100とは異なっている。その他の構成については、実施の形態1に係るグラフェントランジスタ100と比べて異なる点はない。
図6(a)〜(d)および図7(e)〜(g)は、本実施の形態に係るグラフェントランジスタ200を製造する手順を示す工程図である。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、グラフェン膜212のエッチング、フォトレジストの洗浄除去という一連の処理を行なうことによって矩形状のチャネル220を形成すればよい。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、電極材料の蒸着、リフトオフという一連の処理を行なうことによって第1電極(ソース電極250)および第2電極(ドレイン電極260)を形成すればよい。
具体的には、スピンコートによって高分子膜230を形成すればよい。
具体的には、実施の形態1と同様、スパッタ法を用いて形成することができる。この際、実施の形態1で説明したように、高分子膜230によってその下層にあるチャネル220が保護されるので、高いエネルギーをもつ原子が衝突することによってチャネル220が損傷してしまうことを抑制できる。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、電極材料の蒸着、リフトオフという一連の処理を行なうことによって第3電極(ゲート電極270)を形成すればよい。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、パターニングされたフォトレジストをマスクとした高分子膜230および酸化物膜240のエッチング、フォトレジストの洗浄除去という一連の処理を行なうことによってスルーホール280を形成し、第1電極(ソース電極)および第2電極(ドレイン電極)を露出させることによって、グラフェントランジスタ200を得ることができる。
次に、実施の形態3に係るグラフェントランジスタ300について図面を参照しながら詳細に説明する。
図8は、本実施の形態に係るグラフェントランジスタ300の構成を示す断面図である。本実施の形態に係るグラフェントランジスタ300では、ソース電極350およびドレイン電極360の端部と、チャネル320の端部とが揃っている点で、実施の形態1に係るグラフェントランジスタ100や実施の形態2に係るグラフェントランジスタ200とは異なっている。その他の構成については、実施の形態1に係るグラフェントランジスタ100や実施の形態2に係るグラフェントランジスタ200と共通している。
図9(a)〜(d)および図10(e)〜(g)は、本実施の形態に係るグラフェントランジスタ300を製造する手順を示す工程図である。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、電極材料の蒸着、リフトオフという一連の処理を行なうことによって、グラフェン膜312と接触するように第1電極(ソース電極350)および第2電極(ドレイン電極360)を形成すればよい。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)により第1電極(ソース電極350)と第2電極(ドレイン電極360)との間にフォトレジストパターンを形成し、パターニングされたフォトレジスト、第1電極(ソース電極350)および第2電極(ドレイン電極360)をマスクとしたグラフェン膜312のエッチング、フォトレジストの洗浄除去という一連の処理を行なうことによって矩形状のチャネル320を形成すればよい。ここで、第1電極(ソース電極350)および第2電極(ドレイン電極360)の端部と、チャネル320の端部とが揃っているのは、グラフェン膜312の上に形成された第1電極(ソース電極350)および第2電極(ドレイン電極360)がマスクとなり、その下にあるグラフェン膜312がエッチングされないためである。
具体的には、スピンコートによって高分子膜330を形成すればよい。
具体的には、実施の形態1,2と同様、スパッタ法を用いて形成することができる。この際、実施の形態1,2で説明したように、高分子膜330によってその下層にあるチャネル320が保護されるので、高いエネルギーをもつ原子が衝突することによってチャネル320が損傷してしまうことを抑制できる。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、電極材料の蒸着、リフトオフという一連の処理を行なうことによって、酸化物膜340のうちチャネル320の上方となる部分に第3電極(ゲート電極370)を形成すればよい。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、パターニングされたフォトレジストをマスクとした高分子膜330および酸化物膜340のエッチング、フォトレジストの洗浄除去という一連の処理を行なうことによってスルーホール380を形成し、第1電極(ソース電極350)および第2電極(360)を露出させることによって、グラフェントランジスタ300を得ることができる。
Claims (8)
- 基板と、
この基板の上に形成されたグラフェン膜から成るチャネルと、
このチャネルを覆うように形成された絶縁膜と、
この絶縁膜の上に形成されたゲート電極と、
前記ゲート電極をはさんで各々が前記チャネルと電気的に接続されたソース電極およびドレイン電極と
を備え、
前記絶縁膜は、前記チャネルを覆うようにスピンコートにより形成された第1絶縁膜およびこの第1絶縁膜の上に形成された酸化物から成る第2絶縁膜から構成される
ことを特徴とするグラフェントランジスタ。 - 前記第1絶縁膜は、水素シルセスキオサン,ポリスチレン,ポリモノクロロパラキシリレン,ポリメタクリル酸メチルのいずれかから成ることを特徴とする請求項1に記載のグラフェントランジスタ。
- 前記第2絶縁膜は、二酸化珪素,酸化アルミニウム,酸化マグネシウムのいずれかから成ることを特徴とする請求項1または2に記載のグラフェントランジスタ。
- 基板の上にグラフェン膜から成るチャネルを形成する工程と、
スピンコートにより、前記基板および前記チャネルを覆う高分子膜を形成する工程と、
前記高分子膜の上に酸化物膜を形成する工程と、
前記酸化物膜および前記高分子膜に複数のスルーホールを形成して前記チャネルの一部を露出させる工程と、
各々が前記スルーホールを介して前記チャネルと電気的に接続された第1電極および第2電極ならびに前記酸化物膜の上に前記チャネルの上方で前記第1電極と前記第2電極との間に位置する第3電極を形成する工程と
を少なくとも備えることを特徴とするグラフェントランジスタの製造方法。 - 基板の上にグラフェン膜から成るチャネルを形成する工程と、
前記チャネルをはさんで各々がこのチャネルに電気的に接続された第1電極および第2電極を形成する工程と、
スピンコートにより、少なくとも前記チャネル,前記第1電極,および前記第2電極を覆う高分子膜を形成する工程と、
前記高分子膜の上に酸化物膜を形成する工程と、
前記酸化物膜の上に前記チャネルの前記第1電極と前記第2電極との間の上方に位置する第3電極を形成する工程と、
前記酸化物膜および前記高分子膜を選択的に除去して前記第1電極および前記第2電極それぞれの一部を露出させる工程と
を少なくとも備えることを特徴とするグラフェントランジスタの製造方法。 - 基板の上にグラフェン膜を形成する工程と、
前記グラフェン膜の上に第1電極および第2電極を形成する工程と、
前記グラフェン膜を加工して前記第1電極と前記第2電極とを電気的に接続するチャネルを形成する工程と、
スピンコートにより、少なくとも前記チャネル,前記第1電極,および前記第2電極を覆う高分子膜を形成する工程と、
前記高分子膜の上に酸化物膜を形成する工程と、
前記酸化物膜の上に前記チャネルの前記第1電極と前記第2電極との間の上方に位置する第3電極を形成する工程と、
前記酸化物膜および前記高分子膜を選択的に除去して前記第1電極および前記第2電極それぞれの一部を露出させる工程と
を少なくとも備えることを特徴とするグラフェントランジスタの製造方法。 - 前記高分子膜は、水素シルセスキオサン,ポリスチレン,ポリモノクロロパラキシリレン,ポリメタクリル酸メチルのいずれかから成ることを特徴とする請求項4〜6のいずれか1項に記載のグラフェントランジスタの製造方法。
- 前記酸化物膜は、二酸化珪素,酸化アルミニウム,酸化マグネシウムのいずれかから成ることを特徴とする請求項4〜7のいずれか1項に記載のグラフェントランジスタの製造方法。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014073232A1 (ja) * | 2012-11-07 | 2014-05-15 | 独立行政法人産業技術総合研究所 | 配線構造及びその製造方法 |
WO2014171320A1 (ja) * | 2013-04-18 | 2014-10-23 | 富士電機株式会社 | 積層体および積層体の製造方法 |
US8932941B2 (en) | 2012-08-29 | 2015-01-13 | Samsung Electronics Co., Ltd. | Graphene device and method of fabricating the same |
US9966472B2 (en) | 2012-05-10 | 2018-05-08 | Fujitsu Limited | Electronic device, stacked structure, and manufacturing method of the same |
JP2021169167A (ja) * | 2020-04-15 | 2021-10-28 | 住友電気工業株式会社 | 積層体および電子素子 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005244205A (ja) * | 2004-01-29 | 2005-09-08 | Semiconductor Energy Lab Co Ltd | コンタクトホールの形成方法、半導体装置の作製方法、液晶表示装置の作製方法及びel表示装置の作製方法 |
JP2007329199A (ja) * | 2006-06-06 | 2007-12-20 | Mitsubishi Electric Corp | 薄膜トランジスタ装置およびその製造方法 |
WO2008023669A1 (fr) * | 2006-08-21 | 2008-02-28 | Fujitsu Limited | Nanomatériau carboné semi-conducteur du type n, son procédé de production et procédé de fabrication d'un dispositif semi-conducteur |
JP2008205272A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | グラフェントランジスタ及びその製造方法 |
WO2008108136A1 (ja) * | 2007-03-02 | 2008-09-12 | Nec Corporation | スイッチング素子及びその製造方法 |
JP2009182173A (ja) * | 2008-01-31 | 2009-08-13 | Fujitsu Ltd | グラフェントランジスタ及び電子機器 |
JP2009302352A (ja) * | 2008-06-13 | 2009-12-24 | Brother Ind Ltd | 酸化物薄膜トランジスタ、及びその製造方法 |
-
2010
- 2010-02-23 JP JP2010037004A patent/JP2011175996A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005244205A (ja) * | 2004-01-29 | 2005-09-08 | Semiconductor Energy Lab Co Ltd | コンタクトホールの形成方法、半導体装置の作製方法、液晶表示装置の作製方法及びel表示装置の作製方法 |
JP2007329199A (ja) * | 2006-06-06 | 2007-12-20 | Mitsubishi Electric Corp | 薄膜トランジスタ装置およびその製造方法 |
WO2008023669A1 (fr) * | 2006-08-21 | 2008-02-28 | Fujitsu Limited | Nanomatériau carboné semi-conducteur du type n, son procédé de production et procédé de fabrication d'un dispositif semi-conducteur |
JP2008205272A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | グラフェントランジスタ及びその製造方法 |
WO2008108136A1 (ja) * | 2007-03-02 | 2008-09-12 | Nec Corporation | スイッチング素子及びその製造方法 |
JP2009182173A (ja) * | 2008-01-31 | 2009-08-13 | Fujitsu Ltd | グラフェントランジスタ及び電子機器 |
JP2009302352A (ja) * | 2008-06-13 | 2009-12-24 | Brother Ind Ltd | 酸化物薄膜トランジスタ、及びその製造方法 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9966472B2 (en) | 2012-05-10 | 2018-05-08 | Fujitsu Limited | Electronic device, stacked structure, and manufacturing method of the same |
US8932941B2 (en) | 2012-08-29 | 2015-01-13 | Samsung Electronics Co., Ltd. | Graphene device and method of fabricating the same |
WO2014073232A1 (ja) * | 2012-11-07 | 2014-05-15 | 独立行政法人産業技術総合研究所 | 配線構造及びその製造方法 |
JP2014096411A (ja) * | 2012-11-07 | 2014-05-22 | National Institute Of Advanced Industrial & Technology | 配線構造及びその製造方法 |
US9576907B2 (en) | 2012-11-07 | 2017-02-21 | Fujitsu Limited | Wiring structure and method of manufacturing the same |
WO2014171320A1 (ja) * | 2013-04-18 | 2014-10-23 | 富士電機株式会社 | 積層体および積層体の製造方法 |
JP6004092B2 (ja) * | 2013-04-18 | 2016-10-05 | 富士電機株式会社 | 積層体および積層体の製造方法 |
JP2021169167A (ja) * | 2020-04-15 | 2021-10-28 | 住友電気工業株式会社 | 積層体および電子素子 |
JP7443905B2 (ja) | 2020-04-15 | 2024-03-06 | 住友電気工業株式会社 | 積層体および電子素子 |
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