JP2011175996A - グラフェントランジスタおよびその製造方法 - Google Patents

グラフェントランジスタおよびその製造方法 Download PDF

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Hiroki Hibino
浩樹 日比野
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Abstract

【課題】グラフェンから成るチャネルの損傷が少なく、チャネルの抵抗を十分に変調でき、しかもリーク電流の少ないグラフェントランジスタおよびこのようなグラフェントランジスタを簡便な手法により製造する方法を提供する。
【解決手段】グラフェン膜から成るチャネル120の上に、スピンコートにより形成された高分子膜130と、高分子膜130の上に形成された酸化物膜140とから成る絶縁膜が設けられている。このように、スピンコートにより高分子膜130を形成しているので、酸化物膜140を形成する際にチャネル120の上に形成された高分子膜130がチャネル120を保護し、チャネル120が損傷してしまうことを抑制できる。また、高分子膜130および酸化物膜140の厚さを調整することによって絶縁膜の静電容量および厚さを調整することができ、チャネル120の抵抗を十分に変調でき、しかもリーク電流が少ないグラフェントランジスタ100を得ることができる。
【選択図】図1

Description

本発明は、グラフェントランジスタおよびその製造方法に関する。
グラフェンは、室温において極めて高いキャリア移動度を有することから、次世代エレクトロニクスの材料、特に電界効果トランジスタのチャネルの材料への応用が期待されている。このように、チャネルの材料としてグラフェンを用いた電界効果トランジスタのことを、グラフェントランジスタという。
この電界効果トランジスタは、ゲート電極が生成するゲート電界を制御することによってチャネル内のキャリア数を変化させ、これによってソース・ドレイン間の抵抗値を変化させてスイッチングを行なうものである。このため、グラフェントランジスタを実現するためには、まず、グラフェンのキャリア数を制御する技術を確立することが肝要であると考えられている。
このような技術を確立するためには、グラフェンという微細な構造をもつ構造体を基板上に緻密に形成しなければならないのはもとより、基板上に形成したグラフェンを損傷することなくソース電極やドレイン電極,ゲート電極,ゲート絶縁膜を形成しなければならない。このような課題を解決すべく、グラフェンの損傷の少ないグラフェントランジスタ,およびこのようなグラフェントランジスタの製造方法が活発に研究されている。以下、すでに報告がなされている研究内容のいくつかを説明する。
まず、シリコン基板上にシリコン酸化膜を形成し、グラファイトから剥離したグラフェンを用いてシリコン酸化膜上にチャネルを形成して、シリコンをゲート電極、シリコン酸化膜をゲート絶縁膜としたグラフェントランジスタが報告されている(たとえば、非特許文献1参照)。しかしながら、グラファイトから剥離して得られるグラフェンの面積が小さいこと、また、基板上に緻密にグラフェンを形成することが難しいという事情も相俟って、工業的な応用にはあまり適さないものと考えられる。
そこで、他の形態のグラフェントランジスタとして、絶縁基板上にグラフェンを形成し、このグラフェンをチャネルとして用いたグラフェントランジスタが報告されている(たとえば、非特許文献2参照)。
しかしながら、この形態のグラフェントランジスタでは、絶縁基板がゲート電極、ゲート絶縁膜の役割を果たさないため、グラフェン表面上にゲート絶縁膜とゲート電極を形成する必要がある。このため、室温で動作するグラフェントランジスタのゲート絶縁膜を、どのような材質および方法を用いて形成するかが問題となる。
この形態のグラフェントランジスタとして、まず、絶縁基板上に形成したグラフェン上にゲート絶縁膜となる二酸化珪素(SiO2),酸化ハフニウム(HfO2)などを蒸着して酸化物膜を形成したものが報告されている(たとえば、非特許文献3参照)。また、酸化物膜を形成する方法としては、蒸着により形成する方法の他、原子層堆積法により形成する方法も報告されている(たとえば、非特許文献4参照)。
さらに、絶縁基板上にチャネルとなるグラフェンを形成したグラフェントランジスタとして、ポリスチレンをスピンコートによって塗布してゲート絶縁膜を形成したものも報告されている(たとえば、非特許文献5参照)。
また、厚さ20nmの水素シルセスキオサン(HSQ:Hydrogen Silsesquioxane)膜を形成した後に、電子線リソグラフィ技術を用いて水素シルセスキオサンを凝固させ、その上に原子層堆積法により厚さ15nmの酸化ハフニウム膜を形成することにより、水素シルセスキオサンおよび酸化ハフニウムの二層構造のゲート絶縁膜を備えたグラフェントランジスタも報告されている(たとえば、非特許文献6参照)。
K. S. Novoselv et al.,"Electric Field Effect in Atomically Thin Carbon Films", Science 306, 666 (2004) C. Berger et al., "Ultrathin Epitaxial Graphite: 2D ElectronGas Properties and a Route toward Graphene-based Nanoelectronics", J. Phys. Chem. B 108, 19912 (2004) Y. Q. Wu. et al., "Top-gated graphene field-effect-transistors formed by decomposition of SiC", Appl. Phys. Lett. 92, 092102 (2008) Kedzierski el al."Epitaxial Graphene Transistors on SiC Substrates", IEEE Transactions on Electron Devices, Vol 55 No. 8 G. Gu et al., "Field effect in epitaxial graphene on a silicon carbide substrate", Appl. Phys. Lett. 90 253507 (2007) B. Ozyilmaz et al., "Electronic transport in locally gated graphene nanoconstrictions", Appl. Phys. Lett. 91 192107 (2007)
しかしながら、非特許文献3記載の方法では、二酸化シリコンや酸化ハフニウムを蒸着して酸化物膜を形成する際に、土台となるグラフェンから成るチャネルに高いエネルギーをもつ原子が衝突するので、チャネルが損傷してしまう恐れがある。
これに対し、非特許文献4記載の方法では、原子層堆積法により比較的低温で酸化物膜を形成すれば、グラフェンから成るチャネルが損傷する恐れは少ない。しかしながら、特殊な装置が必要となるため、簡便な方法であるとは言えなかった。
一方、非特許文献5記載の方法では、スピンコートによって、グラフェンを損傷することがなく、かつ、簡便にゲート絶縁膜を形成することが可能である。しかしながら、スピンコートしたポリスチレン膜が530nmと厚いため、ゲート電界による抵抗変調が微弱になってしまうという課題がある。そこで、この対応策としてポリスチレン膜をより薄くすることが考えられるものの、ポリスチレン膜を薄くしすぎるとリーク電流が生じるという別の課題を生じてしまう。
非特許文献6記載の方法では、水素シルセスキオサン膜を形成した後に、電子線リソグラフィ技術を用いて水素シルセスキオサンを凝固させる工程や、酸化ハフニウム膜を形成する際に原子層堆積法による特殊な工程を経なければならず、簡便な方法であるとはいえない。また、原子層堆積法によって酸化ハフニウム膜を形成するため、特殊な装置を必要としてしまう。
本発明の目的は、上述した課題を解決するためになされたものであり、グラフェンから成るチャネルの損傷が少なく、チャネルの抵抗を十分に変調でき、しかもリーク電流の少ないグラフェントランジスタを提供することにある。また、本発明の別の目的は、このようなグラフェントランジスタを簡便な手法により製造することにある。
そこで、本発明に係るグラフェントランジスタは、基板と、この基板の上に形成されたグラフェン膜から成るチャネルと、このチャネルを覆うように形成された絶縁膜と、この絶縁膜の上に形成されたゲート電極と、前記ゲート電極をはさんで各々が前記チャネルと電気的に接続されたソース電極およびドレイン電極とを備え、前記絶縁膜は、前記チャネルを覆うようにスピンコートにより形成された第1絶縁膜およびこの第1絶縁膜の上に形成された酸化物から成る第2絶縁膜から構成されることを特徴とするものである。
また、本発明に係るグラフェントランジスタにおいて、前記第1絶縁膜は、水素シルセスキオサン,ポリスチレン,ポリモノクロロパラキシリレン,ポリメタクリル酸メチルのいずれかから成るものとしてもよい。さらに、前記第2絶縁膜は、二酸化珪素,酸化アルミニウム,酸化マグネシウムのいずれかから成るものとしてもよい。
本発明に係る第1のグラフェントランジスタの製造方法は、基板の上にグラフェン膜から成るチャネルを形成する工程と、スピンコートにより、前記基板および前記チャネルを覆う高分子膜を形成する工程と、前記高分子膜の上に酸化物膜を形成する工程と、前記酸化物膜および前記高分子膜に複数のスルーホールを形成して前記チャネルの一部を露出させる工程と、各々が前記スルーホールを介して前記チャネルと電気的に接続された第1電極および第2電極ならびに前記酸化物膜の上に前記チャネルの上方で前記第1電極と前記第2電極との間に位置する第3電極を形成する工程とを少なくとも備えることを特徴とするものである。
本発明に係る第2のグラフェントランジスタの製造方法は、基板の上にグラフェン膜から成るチャネルを形成する工程と、前記チャネルをはさんで各々がこのチャネルに電気的に接続された第1電極および第2電極を形成する工程と、スピンコートにより、少なくとも前記チャネル,前記第1電極,および前記第2電極を覆う高分子膜を形成する工程と、前記高分子膜の上に酸化物膜を形成する工程と、前記酸化物膜の上に前記チャネルの前記第1電極と前記第2電極との間の上方に位置する第3電極を形成する工程と、前記酸化物膜および前記高分子膜を選択的に除去して前記第1電極および前記第2電極それぞれの一部を露出させる工程とを少なくとも備えることを特徴とするものである。
本発明に係る第3のグラフェントランジスタの製造方法は、基板の上にグラフェン膜を形成する工程と、前記グラフェン膜の上に第1電極および第2電極を形成する工程と、前記グラフェン膜を加工して前記第1電極と前記第2電極とを電気的に接続するチャネルを形成する工程と、スピンコートにより、少なくとも前記チャネル,前記第1電極,および前記第2電極を覆う高分子膜を形成する工程と、前記高分子膜の上に酸化物膜を形成する工程と、前記酸化物膜の上に前記チャネルの前記第1電極と前記第2電極との間の上方に位置する第3電極を形成する工程と、前記酸化物膜および前記高分子膜を選択的に除去して前記第1電極および前記第2電極それぞれの一部を露出させる工程とを少なくとも備えることを特徴とするものである。
また、本発明に係る第1〜3のグラフェントランジスタの製造方法において、前記高分子膜は、水素シルセスキオサン,ポリスチレン,ポリモノクロロパラキシリレン,ポリメタクリル酸メチルのいずれかから成るものとしてもよい。さらに、前記酸化物膜は、二酸化珪素,酸化アルミニウム,酸化マグネシウムのいずれかから成るものとしてもよい。
本発明に係るグラフェントランジスタによれば、前記絶縁膜は、前記チャネルを覆うようにスピンコートにより形成された第1絶縁膜およびこの第1絶縁膜の上に形成された酸化物から成る第2絶縁膜から構成されるので、第2絶縁膜を形成する際に、チャネルを覆うように形成された前記第1絶縁膜がチャネルを保護し、チャネルが損傷してしまうことを抑制できる。したがって、グラフェン膜から成るチャネルの損傷が少ないグラフェントランジスタを提供することができる。
また、前記絶縁膜が、第1絶縁膜および第2絶縁膜という誘電率の異なる二つの材質によって構成されているので、両者の厚さを調整することによって絶縁膜の静電容量および厚さを調整することができる。したがって、チャネルの抵抗を十分に変調でき、しかもリーク電流が少ないグラフェントランジスタを提供することができる。
また、本発明に係る第1〜第3のグラフェントランジスタの製造方法によれば、前記グラフェン膜の上にスピンコートにより形成された高分子膜の上に酸化物膜を形成している。このように、酸化物膜を形成する前に、スピンコートにより高分子膜を形成しているので、酸化物膜を形成する際にグラフェン膜の上に形成された高分子膜がグラフェン膜を保護し、グラフェン膜から成るチャネルが損傷してしまうことを抑制できる。
さらに、高分子膜および酸化物膜という誘電率の異なる二つの材質によって絶縁膜を形成しているので、高分子膜および酸化物膜の厚さを調整することによって絶縁膜の静電容量および厚さを調整することができる。したがって、チャネルの抵抗を十分に変調でき、しかもリーク電流が少ないグラフェントランジスタを製造することが可能となる。
本発明の実施の形態1に係るグラフェントランジスタの構成を示す断面図である。 本発明の実施の形態1に係るグラフェントランジスタを製造する手順を示す工程図である。 本発明の実施の形態1に係るグラフェントランジスタを製造する手順を示す工程図である。 本発明の実施の形態1に係るグラフェントランジスタの抵抗とゲート電圧との関係を測定した結果を示す図である。 本発明の実施の形態2に係るグラフェントランジスタの構成を示す断面図である。 本発明の実施の形態2に係るグラフェントランジスタを製造する手順を示す工程図である。 本発明の実施の形態2に係るグラフェントランジスタを製造する手順を示す工程図である。 本発明の実施の形態3に係るグラフェントランジスタの構成を示す断面図である。 本発明の実施の形態3に係るグラフェントランジスタを製造する手順を示す工程図である。 本発明の実施の形態3に係るグラフェントランジスタを製造する手順を示す工程図である。
[実施の形態1]
以下、本発明の実施の形態1に係るグラフェントランジスタ100について図面を参照しながら詳細に説明する。
まず、本実施の形態に係るグラフェントランジスタ100の構成について図1を参照しながら説明する。
図1は、本実施の形態に係るグラフェントランジスタ100の構成を示す断面図である。本実施の形態に係るグラフェントランジスタ100は、図1に示すように、基板110,基板110の上に形成されたグラフェン膜から成るチャネル120,基板110およびチャネル120の上にまたがって形成された高分子膜130,高分子膜130の上に形成された酸化物膜140,高分子膜130および酸化物膜140を貫通するホールを通してチャネル120と一部が接触しているソース電極150およびドレイン電極160,酸化物膜140のうちチャネル120の上方となる部分に形成されたゲート電極170から構成されている。
グラフェントランジスタ100の各構成要素について説明を加える。
基板110は、不純物濃度が小さく、半絶縁性を有する炭化珪素(SiC)から構成されている。
チャネル120は、幅が約2.5μm、長さが約7.5μm、厚さが約6Åの矩形状のグラフェン膜から構成されている。ここで、本願では、sp2結合炭素原子のシートであるグラフェンが1〜10層から成るものをグラフェン膜と総称するものとする。
高分子膜130は、厚さ約100nmの水素シルセスキオサンから構成されている。この高分子膜130は、基板110およびチャネル120の上にまたがってスピンコートにより形成されたものである。
酸化物膜140は、厚さ約20nmの二酸化珪素から構成されている。
ソース電極150,ドレイン電極160,ゲート電極170は、それぞれ、厚さ約10nmのクロム(Cr)の上に、厚さ約200nmの金(Au)を積層することによって形成されている。
本実施の形態に係るグラフェントランジスタ100では、上述したように、基板110およびチャネル120の上にまたがって高分子膜130および酸化物膜140という二層構造のゲート絶縁膜が形成されている。高分子膜130を構成する水素シルセスキオサンの誘電率が2.8〜3.1であるのに比べると、酸化物膜140を構成する二酸化珪素の誘電率は3.9〜4.3と大きい。このため、高分子膜130および酸化物膜140の厚さを調整することによってゲート絶縁膜全体の厚さおよび静電容量を調整することができるので、所望の性能を持つグラフェントランジスタ100を得ることができる。
次に、本実施の形態に係るグラフェントランジスタ100の製造方法について図2および図3を参照しながら説明する。
図2(a)〜(c)および図3(d)〜(f)は、本実施の形態に係るグラフェントランジスタ100を製造する手順を示す工程図である。
はじめに、図2(a)に示すように、半絶縁性を有する炭化珪素(SiC)から構成される基板110を熱分解することによって、基板110の上に1〜10層のグラフェンから構成されたグラフェン膜112を形成する。
次いで、図2(b)に示すように、グラフェン膜112を加工してチャネル120を形成する。
具体的には、基板110の上のグラフェン膜112全体にフォトレジストを塗布し、塗布したフォトレジストのうちチャネル120を形成する部分のみが残るように露光をした後、現像液に浸して現像することによりチャネル120を形成する部分のみフォトレジストが残った状態にしておく。続いて、ドライエッチングを行ない、グラフェン膜112のうちフォトレジストにより保護されていない部分を除去してチャネル120を形成する。このドライエッチングとしては、たとえば、CF4とO2を用いた反応性イオンエッチングや、O2によるプラズマエッチング等が考えられる。この後、フォトレジストを取り除く。
続いて、図2(c)に示すように、基板110およびチャネル120の上にまたがるように高分子膜130を形成する。
具体的には、メチルイソブチルケトン (MIBK:Methyl Isobutyl Ketone)を溶媒とした水素シルセスキオサンを滴下し、スピンコートによって成膜した後、溶媒を蒸発させ、水素シルセスキオサンから成る厚さ100nmの高分子膜130を形成する。ここで、基板110およびチャネル120の上に高分子膜130をスピンコートにより形成するのは、スピンコートにより高分子膜130を形成すれば土台となるチャネル120、すなわちグラフェン膜に損傷を与える恐れがないためである。
なお、本実施の形態では、高分子膜130は厚さ100nmであるものとしたが、これに限られるものではなく、後述する酸化物膜140を形成する工程で、高いエネルギーをもつ原子からチャネル120を保護できる程度の厚さがあればよい。
次いで、図3(d)に示すように、高分子膜130の上に酸化物膜140を形成する。
具体的には、スパッタ法により高分子膜130の上に二酸化珪素から成る厚さ20nmの酸化物膜140を形成する。ここで、二酸化珪素から成る酸化物膜140を形成するのは、酸化物膜140をゲート絶縁膜として作用させる意味があるのはもとより、高分子膜130が露出していると、グラフェントランジスタを製造する過程においてフォトリソグラフィ技術を用いてパターニングするとき、特に水酸化ナトリウム(NaOH)などのアルカリ性の物質を含む現像液を用いて現像を行なうときに、高分子膜130が分解してしまう恐れがあることに基づいている。この際、スパッタ法を用いて酸化物膜140を形成すると高いエネルギーの原子を高分子膜130に向かって入射することになるが、高分子膜130がシールドとして機能するので、その下にあるチャネル120、すなわちグラフェン膜を保護することができるのである。
なお、本実施の形態では、酸化物膜140の厚さは20nmとしたが、このような厚さに限られず、チャネル120の抵抗を十分に変調できるとともに、リーク電流を抑制することができるように所望の厚さに調整することができる。
続いて、図3(e)に示すように、高分子膜130および酸化物膜140を貫通する二つのスルーホール180を形成する。
二つのスルーホール180を形成する方法の一例を説明する。まず、酸化物膜140の上にフォトレジストを塗布し、露光、現像することによって、スルーホール180を形成する部分、すなわち、最終的にソース電極150およびドレイン電極160を形成する部分のみ酸化物膜140が露出するようフォトレジストを選択的に除去したパターンを形成する。この後、フッ化水素(HF)を用いたエッチングによって、酸化物膜140のうち露出している部分を除去するとともに、さらにその下にある高分子膜130も除去し、チャネル120の一部を露出させる。この後、不要なフォトレジストを溶剤により溶解して除去する。こうした一連の処理を行なうことにより、二つのスルーホール180を形成することができる。
この後、図3(f)に示すように、ソース電極150となる第1電極,ドレイン電極160となる第2電極,およびゲート電極170となる第3電極を形成し、グラフェントランジスタ100を得ることができる。
第1電極(ソース電極150),第2電極(ドレイン電極160),および第3電極(ゲート電極170)を形成する方法の一例を説明する。まず、酸化物膜140,および酸化物膜140に設けられたスルーホール180を通じて露出したチャネル120の上にフォトレジストを塗布し、選択的に露光し、現像することによって、所望の部分、すなわち第1電極(ソース電極150),第2電極(ドレイン電極160),および第3電極(ゲート電極170)を形成する部分のみフォトレジストがない状態にする。この後、金属、たとえばクロム(Cr)と金(Au)とを順に蒸着して堆積した後、リフトオフによって電極を形成する必要のない部分に堆積された金属をフォトレジストとともに除去することにより、第1電極(ソース電極150),第2電極(ドレイン電極160),および第3電極(ゲート電極170)を形成することができる。
このようにして製造したグラフェントランジスタ100の抵抗とゲート電圧との関係を調べた結果を報告する。
図4は、本実施の形態に係るグラフェントランジスタ100の室温における四端子抵抗とゲート電圧との関係を測定した結果を示す図である。図4に示すように、ゲート電圧の変化に伴ってチャネル120中のキャリア濃度が変化し、このキャリア濃度の変化に応じてチャネル120の抵抗が変化する様子が明瞭に観測された。
以上説明したように、本実施の形態に係るグラフェントランジスタ100およびグラフェントランジスタ100の製造方法によれば、酸化物膜140を形成する前に、スピンコートにより高分子膜130を形成しているので、酸化物膜140を形成する際にチャネル120の上に形成された高分子膜130がチャネル120を保護し、チャネル120が損傷してしまうことを抑制できる。
また、高分子膜130および酸化物膜140という誘電率の異なる二つの材質によって絶縁膜を形成しているので、高分子膜130および酸化物膜140の厚さを調整することによってゲート絶縁膜の静電容量および厚さを調整することができ、チャネル120の抵抗を十分に変調でき、しかもリーク電流が少ないグラフェントランジスタ100を得ることができる。
さらに、グラフェントランジスタ100を製造する過程において、フォトレジストの塗布、選択的な露光、現像液に浸しての現像という一連の処理を施して、酸化物膜140および高分子膜130に所望のパターンを形成する場合において、アルカリの現像液を用いると高分子膜130が分解してしまう恐れがあるが、高分子膜130の上に酸化物膜140を形成しているので、高分子膜130が現像液により分解されてしまうことを抑制できる。したがって、上述した簡便な手法によって加工し、グラフェントランジスタ100を得ることができる。
なお、本実施の形態では、高分子膜130は水素シルセスキオサンにより構成されるものとして説明したが、スピンコート可能で、かつ、酸化物膜140を形成する工程でチャネル120を保護できる高分子材料であれば、他の高分子材料、たとえば、ポリスチレン,ポリモノクロロパラキシリレン,ポリメタクリル酸メチルなどにより構成されるものとしてもよい。
さらに、本実施の形態では、酸化物膜140は二酸化珪素から構成されるものとして説明したが、高分子膜130を保護することができる酸化物であれば、他の酸化物、たとえば酸化アルミニウムや酸化マグネシウムなどにより構成されるものとしてもよい。
[実施の形態2]
次に、実施の形態2に係るグラフェントランジスタ200について図面を参照しながら詳細に説明する。
まず、本実施の形態に係るグラフェントランジスタ200の構成について図5を参照しながら説明する。
図5は、本実施の形態に係るグラフェントランジスタ200の構成を示す断面図である。本実施の形態に係るグラフェントランジスタ200では、ソース電極250およびドレイン電極260が、基板210およびグラフェン膜から成るチャネル220の上にまたがって形成されている点で、ソース電極150およびドレイン電極160が酸化物膜140およびグラフェン膜から成るチャネル120にまたがって形成されている実施の形態1に係るグラフェントランジスタ100とは異なっている。その他の構成については、実施の形態1に係るグラフェントランジスタ100と比べて異なる点はない。
次に、本実施の形態に係るグラフェントランジスタ200の製造方法について図6および図7を参照しながら説明する。
図6(a)〜(d)および図7(e)〜(g)は、本実施の形態に係るグラフェントランジスタ200を製造する手順を示す工程図である。
はじめに、図6(a)に示すように、半絶縁性を有する炭化珪素(SiC)から構成される基板210を熱分解することによって、基板210の上に1〜10層のグラフェンから構成されたグラフェン膜212を形成する。
次いで、図6(b)に示すように、グラフェン膜212を加工して矩形状のチャネル220を形成する。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、グラフェン膜212のエッチング、フォトレジストの洗浄除去という一連の処理を行なうことによって矩形状のチャネル220を形成すればよい。
続いて、図6(c)に示すように、基板210およびチャネル220の上にまたがるようにソース電極250となる第1電極およびドレイン電極260となる第2電極を形成する。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、電極材料の蒸着、リフトオフという一連の処理を行なうことによって第1電極(ソース電極250)および第2電極(ドレイン電極260)を形成すればよい。
次いで、図6(d)に示すように、基板210,チャネル220,第1電極(ソース電極250)および第2電極(ドレイン電極260)を覆うように高分子膜230を形成する。
具体的には、スピンコートによって高分子膜230を形成すればよい。
続いて、図7(e)に示すように、高分子膜230の上に酸化物膜240を形成する。
具体的には、実施の形態1と同様、スパッタ法を用いて形成することができる。この際、実施の形態1で説明したように、高分子膜230によってその下層にあるチャネル220が保護されるので、高いエネルギーをもつ原子が衝突することによってチャネル220が損傷してしまうことを抑制できる。
次いで、図7(f)に示すように、酸化物膜240のうちチャネル220の上方となる部分にゲート電極270となる第3電極を形成する。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、電極材料の蒸着、リフトオフという一連の処理を行なうことによって第3電極(ゲート電極270)を形成すればよい。
この後、図7(g)に示すように、高分子膜230および酸化物膜240を貫通する二つのスルーホール280を形成し、第1電極(ソース電極)および第2電極(ドレイン電極)を露出させることにより、グラフェントランジスタ200を得ることができる。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、パターニングされたフォトレジストをマスクとした高分子膜230および酸化物膜240のエッチング、フォトレジストの洗浄除去という一連の処理を行なうことによってスルーホール280を形成し、第1電極(ソース電極)および第2電極(ドレイン電極)を露出させることによって、グラフェントランジスタ200を得ることができる。
以上説明したように、本実施の形態に係るグラフェントランジスタ200およびグラフェントランジスタ200の製造方法によっても、実施の形態1に係るグラフェントランジスタ100およびグラフェントランジスタ100の製造方法と同様の効果を享受することができる。
[実施の形態3]
次に、実施の形態3に係るグラフェントランジスタ300について図面を参照しながら詳細に説明する。
まず、本実施の形態に係るグラフェントランジスタ300の構成について図8を参照しながら説明する。
図8は、本実施の形態に係るグラフェントランジスタ300の構成を示す断面図である。本実施の形態に係るグラフェントランジスタ300では、ソース電極350およびドレイン電極360の端部と、チャネル320の端部とが揃っている点で、実施の形態1に係るグラフェントランジスタ100や実施の形態2に係るグラフェントランジスタ200とは異なっている。その他の構成については、実施の形態1に係るグラフェントランジスタ100や実施の形態2に係るグラフェントランジスタ200と共通している。
次に、本実施の形態に係るグラフェントランジスタ300の製造方法について図9および図10を参照しながら説明する。
図9(a)〜(d)および図10(e)〜(g)は、本実施の形態に係るグラフェントランジスタ300を製造する手順を示す工程図である。
はじめに、図9(a)に示すように、半絶縁性を有する炭化珪素(SiC)から構成される基板310を熱分解することによって、基板310の上に1〜10層のグラフェンから構成されたグラフェン膜312を形成する。
次いで、図9(b)に示すように、グラフェン膜312と接触するようにソース電極350となる第1電極およびドレイン電極360となる第2電極を形成する。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、電極材料の蒸着、リフトオフという一連の処理を行なうことによって、グラフェン膜312と接触するように第1電極(ソース電極350)および第2電極(ドレイン電極360)を形成すればよい。
続いて、図9(c)に示すように、グラフェン膜312を加工してチャネル320を形成する。これにより、第1電極(ソース電極350)および第2電極(ドレイン電極360)の端部と、チャネル320の端部とが揃うことになる。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)により第1電極(ソース電極350)と第2電極(ドレイン電極360)との間にフォトレジストパターンを形成し、パターニングされたフォトレジスト、第1電極(ソース電極350)および第2電極(ドレイン電極360)をマスクとしたグラフェン膜312のエッチング、フォトレジストの洗浄除去という一連の処理を行なうことによって矩形状のチャネル320を形成すればよい。ここで、第1電極(ソース電極350)および第2電極(ドレイン電極360)の端部と、チャネル320の端部とが揃っているのは、グラフェン膜312の上に形成された第1電極(ソース電極350)および第2電極(ドレイン電極360)がマスクとなり、その下にあるグラフェン膜312がエッチングされないためである。
次いで、図9(d)に示すように、基板310,チャネル320,第1電極(ソース電極350)および第2電極(ドレイン電極360)を覆うように高分子膜330を形成する。
具体的には、スピンコートによって高分子膜330を形成すればよい。
続いて、図10(e)に示すように、高分子膜330の上に酸化物膜340を形成する。
具体的には、実施の形態1,2と同様、スパッタ法を用いて形成することができる。この際、実施の形態1,2で説明したように、高分子膜330によってその下層にあるチャネル320が保護されるので、高いエネルギーをもつ原子が衝突することによってチャネル320が損傷してしまうことを抑制できる。
次いで、図10(f)に示すように、酸化物膜340のうちチャネル320の上方となる部分にゲート電極370となる第3電極を形成する。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、電極材料の蒸着、リフトオフという一連の処理を行なうことによって、酸化物膜340のうちチャネル320の上方となる部分に第3電極(ゲート電極370)を形成すればよい。
この後、図10(g)に示すように、高分子膜330および酸化物膜340を貫通する二つのスルーホール380を形成し、第1電極(ソース電極350)および第2電極(360)を露出させることにより、グラフェントランジスタ300を得ることができる。
具体的には、フォトレジストの塗布およびパターニング(露光および現像)、パターニングされたフォトレジストをマスクとした高分子膜330および酸化物膜340のエッチング、フォトレジストの洗浄除去という一連の処理を行なうことによってスルーホール380を形成し、第1電極(ソース電極350)および第2電極(360)を露出させることによって、グラフェントランジスタ300を得ることができる。
以上説明したように、本実施の形態に係るグラフェントランジスタ300およびグラフェントランジスタ300の製造方法によっても、実施の形態1に係るグラフェントランジスタ100およびグラフェントランジスタ100の製造方法と同様の効果を享受することができる。
なお、上述した実施の形態1〜3では、半絶縁性SiC基板を熱分解することによって基板上にグラフェン膜を形成するものとして説明したが、その他、グラファイトから剥離したグラフェン膜を基板に転写する方法、化学気相成長法(CVD:Chemical Vapor Deposition)や分子線エピタキシー法で他の基板上に成膜したグラフェン膜を所定の基板に転写する方法などを用いることによってグラフェン膜を形成してもよい。
また、上述した実施の形態1〜3では、スパッタ法を用いて酸化物膜140,240,340を成膜するものとして説明したが、これ以外にも電子ビーム法,抵抗加熱法,プラズマCVD法などを用いて酸化物膜を形成してもよい。
本発明は、グラフェントランジスタの製造産業などに利用可能である。
100,200,300…グラフェントランジスタ、110,210,310…基板、112,212,312…グラフェン膜、120,220,320…チャネル、130,230,330…高分子膜、140,240,340…酸化物膜、150,250,350…ソース電極、160,260,360…ドレイン電極、170,270,370…ゲート電極、180,280,380…スルーホール。

Claims (8)

  1. 基板と、
    この基板の上に形成されたグラフェン膜から成るチャネルと、
    このチャネルを覆うように形成された絶縁膜と、
    この絶縁膜の上に形成されたゲート電極と、
    前記ゲート電極をはさんで各々が前記チャネルと電気的に接続されたソース電極およびドレイン電極と
    を備え、
    前記絶縁膜は、前記チャネルを覆うようにスピンコートにより形成された第1絶縁膜およびこの第1絶縁膜の上に形成された酸化物から成る第2絶縁膜から構成される
    ことを特徴とするグラフェントランジスタ。
  2. 前記第1絶縁膜は、水素シルセスキオサン,ポリスチレン,ポリモノクロロパラキシリレン,ポリメタクリル酸メチルのいずれかから成ることを特徴とする請求項1に記載のグラフェントランジスタ。
  3. 前記第2絶縁膜は、二酸化珪素,酸化アルミニウム,酸化マグネシウムのいずれかから成ることを特徴とする請求項1または2に記載のグラフェントランジスタ。
  4. 基板の上にグラフェン膜から成るチャネルを形成する工程と、
    スピンコートにより、前記基板および前記チャネルを覆う高分子膜を形成する工程と、
    前記高分子膜の上に酸化物膜を形成する工程と、
    前記酸化物膜および前記高分子膜に複数のスルーホールを形成して前記チャネルの一部を露出させる工程と、
    各々が前記スルーホールを介して前記チャネルと電気的に接続された第1電極および第2電極ならびに前記酸化物膜の上に前記チャネルの上方で前記第1電極と前記第2電極との間に位置する第3電極を形成する工程と
    を少なくとも備えることを特徴とするグラフェントランジスタの製造方法。
  5. 基板の上にグラフェン膜から成るチャネルを形成する工程と、
    前記チャネルをはさんで各々がこのチャネルに電気的に接続された第1電極および第2電極を形成する工程と、
    スピンコートにより、少なくとも前記チャネル,前記第1電極,および前記第2電極を覆う高分子膜を形成する工程と、
    前記高分子膜の上に酸化物膜を形成する工程と、
    前記酸化物膜の上に前記チャネルの前記第1電極と前記第2電極との間の上方に位置する第3電極を形成する工程と、
    前記酸化物膜および前記高分子膜を選択的に除去して前記第1電極および前記第2電極それぞれの一部を露出させる工程と
    を少なくとも備えることを特徴とするグラフェントランジスタの製造方法。
  6. 基板の上にグラフェン膜を形成する工程と、
    前記グラフェン膜の上に第1電極および第2電極を形成する工程と、
    前記グラフェン膜を加工して前記第1電極と前記第2電極とを電気的に接続するチャネルを形成する工程と、
    スピンコートにより、少なくとも前記チャネル,前記第1電極,および前記第2電極を覆う高分子膜を形成する工程と、
    前記高分子膜の上に酸化物膜を形成する工程と、
    前記酸化物膜の上に前記チャネルの前記第1電極と前記第2電極との間の上方に位置する第3電極を形成する工程と、
    前記酸化物膜および前記高分子膜を選択的に除去して前記第1電極および前記第2電極それぞれの一部を露出させる工程と
    を少なくとも備えることを特徴とするグラフェントランジスタの製造方法。
  7. 前記高分子膜は、水素シルセスキオサン,ポリスチレン,ポリモノクロロパラキシリレン,ポリメタクリル酸メチルのいずれかから成ることを特徴とする請求項4〜6のいずれか1項に記載のグラフェントランジスタの製造方法。
  8. 前記酸化物膜は、二酸化珪素,酸化アルミニウム,酸化マグネシウムのいずれかから成ることを特徴とする請求項4〜7のいずれか1項に記載のグラフェントランジスタの製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014073232A1 (ja) * 2012-11-07 2014-05-15 独立行政法人産業技術総合研究所 配線構造及びその製造方法
WO2014171320A1 (ja) * 2013-04-18 2014-10-23 富士電機株式会社 積層体および積層体の製造方法
US8932941B2 (en) 2012-08-29 2015-01-13 Samsung Electronics Co., Ltd. Graphene device and method of fabricating the same
US9966472B2 (en) 2012-05-10 2018-05-08 Fujitsu Limited Electronic device, stacked structure, and manufacturing method of the same
JP2021169167A (ja) * 2020-04-15 2021-10-28 住友電気工業株式会社 積層体および電子素子

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005244205A (ja) * 2004-01-29 2005-09-08 Semiconductor Energy Lab Co Ltd コンタクトホールの形成方法、半導体装置の作製方法、液晶表示装置の作製方法及びel表示装置の作製方法
JP2007329199A (ja) * 2006-06-06 2007-12-20 Mitsubishi Electric Corp 薄膜トランジスタ装置およびその製造方法
WO2008023669A1 (fr) * 2006-08-21 2008-02-28 Fujitsu Limited Nanomatériau carboné semi-conducteur du type n, son procédé de production et procédé de fabrication d'un dispositif semi-conducteur
JP2008205272A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd グラフェントランジスタ及びその製造方法
WO2008108136A1 (ja) * 2007-03-02 2008-09-12 Nec Corporation スイッチング素子及びその製造方法
JP2009182173A (ja) * 2008-01-31 2009-08-13 Fujitsu Ltd グラフェントランジスタ及び電子機器
JP2009302352A (ja) * 2008-06-13 2009-12-24 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005244205A (ja) * 2004-01-29 2005-09-08 Semiconductor Energy Lab Co Ltd コンタクトホールの形成方法、半導体装置の作製方法、液晶表示装置の作製方法及びel表示装置の作製方法
JP2007329199A (ja) * 2006-06-06 2007-12-20 Mitsubishi Electric Corp 薄膜トランジスタ装置およびその製造方法
WO2008023669A1 (fr) * 2006-08-21 2008-02-28 Fujitsu Limited Nanomatériau carboné semi-conducteur du type n, son procédé de production et procédé de fabrication d'un dispositif semi-conducteur
JP2008205272A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd グラフェントランジスタ及びその製造方法
WO2008108136A1 (ja) * 2007-03-02 2008-09-12 Nec Corporation スイッチング素子及びその製造方法
JP2009182173A (ja) * 2008-01-31 2009-08-13 Fujitsu Ltd グラフェントランジスタ及び電子機器
JP2009302352A (ja) * 2008-06-13 2009-12-24 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9966472B2 (en) 2012-05-10 2018-05-08 Fujitsu Limited Electronic device, stacked structure, and manufacturing method of the same
US8932941B2 (en) 2012-08-29 2015-01-13 Samsung Electronics Co., Ltd. Graphene device and method of fabricating the same
WO2014073232A1 (ja) * 2012-11-07 2014-05-15 独立行政法人産業技術総合研究所 配線構造及びその製造方法
JP2014096411A (ja) * 2012-11-07 2014-05-22 National Institute Of Advanced Industrial & Technology 配線構造及びその製造方法
US9576907B2 (en) 2012-11-07 2017-02-21 Fujitsu Limited Wiring structure and method of manufacturing the same
WO2014171320A1 (ja) * 2013-04-18 2014-10-23 富士電機株式会社 積層体および積層体の製造方法
JP6004092B2 (ja) * 2013-04-18 2016-10-05 富士電機株式会社 積層体および積層体の製造方法
JP2021169167A (ja) * 2020-04-15 2021-10-28 住友電気工業株式会社 積層体および電子素子
JP7443905B2 (ja) 2020-04-15 2024-03-06 住友電気工業株式会社 積層体および電子素子

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