JP6004092B2 - 積層体および積層体の製造方法 - Google Patents

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Description

本発明は、積層体、積層体の製造方法および電界効果トランジスタに関する。
現在、単層グラフェンが物性物理の分野で注目されている。単層グラフェンとは、炭素原子の単層のシートからなるグラフェンである。グラフェンでは、sp結合で炭素原子が互いに結合してシート状の結晶構造が形成されている。非特許文献1および非特許文献2には、単層グラフェンについて、半整数ホールなどの2次元性に由来する特異な量子伝導が記載されている。
単層グラフェンは、約15000cm/Vsのキャリア(電子)移動度を有することが知られている。この値は、シリコンの移動度と比べて一桁以上高いものである。現在、単層グラフェンの高い移動度を利用した各種の産業応用が提案されている。その応用先は多岐にわたり、シリコンを超えるトランジスタへの応用、スピン注入デバイス、単分子を検出するガスセンサーなどが提案されている。その中でも、導電性薄膜および透明導電膜への応用が現在注目されている。
非特許文献3には、六方晶窒化ホウ素(h-BN:Hexagonal Boron Nitride)上にグラフェンを形成して、移動度の高いグラフェンを得ることが記載されている。h-BNは、原子平坦な絶縁体である。非特許文献3には、h-BN上に形成されたグラフェンは、40000cm/Vs以上の高い移動度を実現できることが記載されている。h-BNとSiOとを比較すると、h-BNによる利点は次のようになる。まず、h-BNは原子平坦な表面を有するため、散乱の影響を受けにくい。これに対してSiOはアモルファスの結晶構造を有するため、表面の凹凸により散乱の影響を受けやすい。次に、h-BNは疎水性のため水分子が付着しにくい。このため、h-BNでは、h-BNに付着した水分子が起因となる散乱が生じにくい。これに対して、SiOでは、表面の水酸基に水が吸着しやすい。このためSiOでは、SiOに吸着した水分子が起因となる散乱が生じやすい。h-BN上に形成されたグラフェンが高い移動度を実現するのは、これらの理由に基づくものである。その一方で、h-BNの結晶サイズは、1mm程度と非常に小さい。このため、h-BN上に形成されたグラフェンを産業上に応用するには、h-BNの結晶サイズの観点で超えるべき課題が残っている。
特許文献1、2、3および4には、グラフェンを利用した電界効果トランジスタが記載されている。特許文献1、2、3および4における電界効果トランジスタにおいて、グラフェンは、ゲートチャネルに用いられている。グラフェンは、上述のように、高い移動度を有する。このため、グラフェンがゲートチャネルに用いられた電界効果トランジスタは、高速動作を実現することが期待される。また非特許文献4には、グラフェンが用いられた電界効果トランジスタの製造方法が記載されている。非特許文献4では、グラフェンが化学気相堆積(CVD:Chemical Vapor Deposition)により成膜され、成膜されたグラフェンが転写されている。
特開2011−86937号公報 米国特許第8101980号明細書 特開2013−4972号公報 米国特許出願公開第2012/313079号明細書
K. S. Novoselov, A. K. Geim, S. V. Morozov, D. Jiang, Y. Zhang, S. V. Dubonos, I. V. Grigorieva, A. A. Firsov, Science 306 (2004)666. K. S. Novoselov, D. Jiang, F. Schedin, T. J. Booth, V. V. Khotkevich, S. V. Morozov and K. Geim, Proc. Natl. Acad. Sci. U.S.A. 102 (2005) 10451. C. R. Dean, A. F. Young, I. Meric, C. Lee, L. Wang, S. Sorgenfrei, K. Watanabe, T. Taniguchi, P. Kim, K. L. Shepard and J. Hone, Nature Nanotechnology、5, 722-726 (2010) Xuesong Li, et al., "Transfer of Large-Area Graphene Films for High-Performance Transparent Conductive Electrodes", Nano Lett. 9, (2009) 4359-4362.
本発明者らは、グラフェンを搭載する基体として適当な基体を検討した。その結果、本発明者らは、グラフェンを搭載する基体としてマイカが好適であると考えた。マイカには劈開性がある。このため、マイカでは、原子平坦な表面を容易に形成することができる。一方、マイカは、水分子に対して高い濡れ性を有する。このため本発明者らは、マイカ上の水分子はマイカ上に形成されるグラフェンの移動度を低下させる要因となり得ると考えた。そこで本発明者らは、マイカの表面に水分子を吸着させないことを検討した。
本発明によれば、積層体が提供される。積層体は、マイカと、自己組織化膜と、グラフェン膜と、を含んでいる。自己組織化膜は、マイカ上に形成されている。グラフェン膜は、自己組織化膜上に形成されている。そして自己組織化膜を構成する分子は、疎水性の主鎖を有している。
本発明によれば、高い移動度を有するグラフェン膜を含む積層体が提供される。
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
第1の実施形態における積層体の断面構造図である。 図1に示された積層体の製造方法を示す工程断面構造図である。 図1に示された積層体の製造方法を示す工程断面構造図である。 支持膜上にグラフェン膜を形成する方法を示す工程断面構造図である。 第2の実施形態における電界効果トランジスタを示す断面図である。 第2の実施形態における電界効果トランジスタを示す断面図である。 図5に示された電界効果トランジスタの製造方法を示す工程断面図である。 図5に示された電界効果トランジスタの製造方法を示す工程断面図である。 図5に示された電界効果トランジスタの製造方法を示す工程断面図である。 図6に示された電界効果トランジスタの製造方法を示す工程断面図である。
以下に、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図は概略図であり、実際の寸法比率とは必ずしも一致していない。
(第1の実施形態)
図1は、第1の実施形態における積層体100の断面構造図である。積層体100は、図1に示されるように、マイカ102と、自己組織化膜104と、グラフェン膜106と、を含んでいる。自己組織化膜104は、マイカ102上に形成されている。グラフェン膜106は、自己組織化膜104上に形成されている。自己組織化膜104を構成する分子104cは、疎水性の主鎖104bを有している。
マイカ102には、合成マイカを用いてもよい。合成マイカとしては、フッ化金雲母(KMgAlSi10)が例示される。マイカ102には、劈開性がある。このため、マイカ102では、原子平坦な表面を容易に形成することができる。図1に示された積層体100では、マイカ102の表面102aが、原子平坦に形成されている。表面102aは、自己組織化膜104を介して、グラフェン膜106と対向している面である。マイカ102の厚さは特に限定されないが、100nm以上としてもよい。マイカ102が100nm以上の厚さを有する場合、マイカ102が薄すぎる場合と比較して、マイカ102の取り扱いが容易となる。
自己組織化膜104は、分子104cにより構成されている。分子104cは、官能基104aと、主鎖104bと、により構成されている。官能基104aは、マイカ102の表面102aと化学反応する。この化学反応により、官能基104aは、マイカ102の表面102aと密着する。官能基104aは、マイカ102とシランカップリングする反応基であってもよい。一方主鎖104bは、疎水性である。このため、マイカ102の表面102aに、水分子が吸着することが防止される。これにより、グラフェン膜106の移動度が、マイカ102の表面102a上の水分子に起因して低下することが防止される。また主鎖104bは、グラフェン膜106が形成される側において不活性な末端を有していてもよい。自己組織化膜104は、自己組織化単分子膜(SAM:Self−Assembled Monolayer)であってもよい。この場合、自己組織化膜104は、単分子層となる。自己組織化膜104が単分子層を形成している場合、マイカ102の表面102aだけでなく、自己組織化膜104の表面も原子平坦に形成されることになる。このような原子平坦な表面に形成されたグラフェンは、高い移動度を有することになる。本実施形態において自己組織化膜104は、以上の特性を有するものであれば特に限定されないが、ヘキサメチルジシラザン(HMDS)、オクチルトリクロロシラン(OTS)、オクタデシルトリクロロシラン(ODTS)およびフッ素置換オクチルトリクロロシラン(PFOTS)からなる群より選択される少なくとも1つを含んでいてもよい。
グラフェン膜106は、グラフェンにより形成されている。グラフェン膜106の層数は、例えば1以上10以下としてもよい。グラフェン膜106の層数は、積層体100の応用方法により適宜変更することができる。例えば、グラフェン膜106に高い移動度が求められる場合は、グラフェン膜106の層数は1としてもよい。このような単層グラフェンは、高い移動度を実現することができる。また積層体100をトランジスタに用いる場合は、グラフェン膜106の層数は、2〜3程度にしてもよい。これは、トランジスタにおいては、2層グラフェンまたは3層グラフェンによるギャップの発生が重要になるためである。他方積層体100が透明導電膜に用いられる場合は、グラフェン膜106の層数は、10程度を上限とするのが好適である。これは、グラフェンの光吸収に基づくものである。グラフェンは、原子層1層で約2.3%もの高い光吸収を示す。このためグラフェン膜106の層数が10を大幅に超えると、下層側のグラフェン膜106には、光が有効に届かない。グラフェン膜106の層数が10程度である場合、グラフェン膜106の膜厚方向の光透過率が70%以上となっていることが好ましい。
グラフェン膜106と自己組織化膜104との界面では、イオン結合や共有結合といった強い結合は形成されておらず、ファンデルワールス結合が形成されているのが好ましい。主鎖104bが、グラフェン膜106が形成される側において不活性な末端を有している場合、グラフェン膜106と自己組織化膜104との界面において、イオン結合または共有結合が形成されることが防止される。
本実施形態における積層体100では、自己組織化膜104を構成する分子104cの主鎖104bが疎水性である。このため、水分子がマイカ102の表面102aに吸着することを防止することができる。これにより、グラフェン膜106の移動度が、水分子に起因して低下することが防止される。結果、本実施形態では、高い移動度を有するグラフェン膜106を含む積層体100が提供される。
次に、本実施形態における積層体100の製造方法について、図2および3を用いて説明する。図2および3は、図1に示された積層体100の製造方法を示す工程断面構造図である。
まず、マイカ基板(不図示)を劈開して、マイカ102を形成する。マイカ基板の劈開は、酸素分子および水分子の少ない雰囲気(例えば、窒素雰囲気)で行う。具体的には、マイカ基板の劈開は、グローブボックスの中で行ってもよい。劈開により得られたマイカ102は、原子平坦な表面102aを有している。
次に、マイカ102上に自己組織化膜104を形成する(図2(a))。自己組織化膜104の形成には、種々の方法(例えば、塗布、浸漬、スピンコートまたは雰囲気暴露)を用いることができる。自己組織化膜104は、複数の分子104cがマイカ102の表面102aに、自己組織的に集合して形成される。このとき分子104cの官能基104aは、マイカ102の表面102aと反応し、マイカ102の表面102aに密着する。この場合官能基104aは、マイカ102の表面102aとシランカップリングしていてもよい。一方主鎖104bは、疎水性である。また主鎖104bは、グラフェン膜106が形成される側において不活性な末端を有していてもよい。本実施形態において自己組織化膜104は、ヘキサメチルジシラザン(HMDS)、オクチルトリクロロシラン(OTS)、オクタデシルトリクロロシラン(ODTS)およびフッ素置換オクチルトリクロロシラン(PFOTS)からなる群より選択される少なくとも1つを含んでいてもよい。
自己組織化膜104がヘキサメチルジシラザン(HMDS)である場合における自己組織化膜104の形成方法を説明する。まず、HMDSが液相状態にあるHMDS液を用意する。次に、このHMDS液に、マイカ102を含浸させる。マイカ102は、約10時間、HMDS液に含浸させる。これにより、HMDS分子が、マイカ102の表面102aに、自己組織的に集合して自己組織化膜104を形成する。浸漬後、マイカ102をHMDS液から取り出す。その後、マイカ102を窒素ブローにより乾燥させる。その他の方法として、マイカ102をHMDSガス雰囲気に曝してもよい。この方法においても、マイカ102の表面102aに自己組織化膜104が形成される。
次に、自己組織化膜104上にグラフェン膜106を形成する(図2(b)、図3(a)、(b))。グラフェン膜106は、次のようにして、自己組織化膜104上に形成してもよい。まず、支持膜108上にグラフェン膜106を形成する。これにより、グラフェン膜106が支持膜108に保持される。次に、支持膜108に保持されたグラフェン膜106を、自己組織化膜104に押し付ける(図2(b)、図3(a))。その後、グラフェン膜106から支持膜108を除去する(図3(b))。
支持膜108上にグラフェン膜106を形成する方法について、図4を用いて詳細に説明する。図4は、支持膜108上にグラフェン膜106を形成する方法を示す工程断面構造図である。
まず、金属膜110上にグラフェン膜106を形成する。金属膜110は、遷移金属により形成されている。金属膜110の遷移金属としては、Fe、Co、Ni、Cu、Mo、Ru、Rh、Pd、W、Re、Ir、Ptまたはこれらの合金が例示される。金属膜110は、単結晶または多結晶に形成されていてもよい。また金属膜110は、フォイル状、薄膜状またはバルク状に形成されていてもよい。本実施形態では、金属膜110に、銅箔を用いる。金属膜110は、グラフェン膜106の支持基板として機能するとともに、以下のようにグラフェン膜106の形成における触媒としても機能する。
金属膜110上のグラフェン膜106は、CVDまたは物理気相堆積(PVD:Physical Vapor Deposition)により形成する。まずCVDでグラフェン膜106を形成する場合について説明する。CVDでは、1×10−7Pa以下の超高真空中や10〜10000Pa程度の低圧、大気圧などのさまざまな条件下に維持した金属膜110を600〜1200℃程度に加熱する。その状態の金属膜110に対して、炭素原子を含む炭化水素ガス(例えば、メタン)を吹き付ける。この処理により炭化水素ガスは解離吸着する。供給されたガスに由来する炭素原子は金属膜110の表面の触媒効果を受け、グラフェンの核形成が始まる。このようにしてグラフェンが成長していき、グラフェン膜106が金属膜110上に形成される(図4(a))。以上のCVD工程では、金属膜110においてグラフェン膜106が形成される面は、単結晶の表面であってもよい。
次に、PVDでグラフェン膜106を形成する場合について説明する。PVDでは、グラフェンの成長は、分子線エピタキシー(MBE:Molecular Beam Epitaxy)またはパルスレーザー堆積(PLD:Pulsed Laser Deposition)により行ってもよい。MBEでは、超高真空中でグラファイトを1200〜2000℃に加熱して、炭素原子を発生させる。そして分子線となった炭素原子を、加熱した金属膜110の表面に供給する。このとき、金属膜110は、触媒として機能する。この金属膜110の触媒効果によって、金属膜110上にグラフェン膜106が形成される(図4(a))。これに対してPLDでは、超高真空中でグラファイトをKrFエキシマレーザーにてアブレーションする。そして瞬時に蒸発した炭素が分子線となる。この炭素の分子線を、加熱された金属膜110の表面に供給する。これにより、金属膜110の表面にグラフェン膜106が形成される(図4(a))。
グラフェン膜106が、以上のようにして金属膜110上に形成された後、支持膜108を、グラフェン膜106の表面に接するように、グラフェン膜106上に形成する(図4(b))。その後金属膜110を、エッチングにより除去する(図4(c))。支持膜108は、グラフェン膜106を保持することができる材質で形成されている必要がある。また支持膜108は、金属膜110のエッチングに用いられるエッチャントに対して耐性を有している必要がある。このような要請から、支持膜108は、グラフェン膜106に接している時点では液体状態でありその後固化させることができる材質により、形成されていてもよい。具体的には、支持膜108は、溶媒に溶けている状態の溶媒可用性の樹脂により形成されてもよい。この場合、溶媒を揮発させて、支持膜108が形成される。他の例として、支持膜108は、高分子となる前の前駆体(例えば、プレポリマー)により形成されてもよい。この場合、前駆体を重合させて、支持膜108が形成される。支持膜108に好適に求められる他の物性としては、支持膜108がグラフェン膜106から除去される際にグラフェン膜106に影響を及ぼさないことが挙げられる。より具体的には、支持膜108は、ポリメチルメタクリレート(PMMA)またはポリジメチルシロキサン(PDMS)が好適に用いられる。金属膜110のエッチングには、酸によるウェットエッチングや反応性イオンエッチングなどのドライエッチングが用いられる。
以上のようにして支持膜108に保持されたグラフェン膜106は、図2(b)に示されるように、マイカ102上の自己組織化膜106に押し付けられる。この場合、グラフェン膜106は、約80℃の温度下において、約0.5kg/cmの圧力により、自己組織化膜106に押し付けられる。これにより、自己組織化膜104とグラフェン膜106とが、図3(a)に示されるように、密着する。
次に、支持膜108を、グラフェン膜106から除去する(図3(b))。この場合、支持膜108を溶解する溶液に、支持膜108を含浸させてもよい。これにより、支持膜108が除去される。支持膜108の除去には、自己組織化膜104およびグラフェン膜106に影響を及ぼさない方法が好適に用いられる。
積層体100は、以上のようにして形成される。このように形成された積層体100では、自己組織化膜104を構成する分子104cの主鎖104bが疎水性である。このため、水分子がマイカ102の表面102aに吸着することを防止することができる。これにより、グラフェン膜106の移動度が、水分子に起因して低下することが防止される。結果、本実施形態では、高い移動度を有するグラフェン膜106を含む積層体100が提供される。
(第2の実施形態)
第2の実施形態では、第1の実施形態における積層体100が電界効果トランジスタに用いられている。具体的には、本実施形態では、積層体100に含まれるグラフェン膜106がチャネルとして機能する電界効果トランジスタ200aおよび200bが提供される。
電界効果トランジスタ200aについて、図5を用いて説明する。電界効果トランジスタ200aは、トップゲート型のトランジスタである。電界効果トランジスタ200aは、積層体100と、ドレイン電極208と、ソース電極210と、ゲート絶縁膜212と、ゲート電極206と、を備えている。ドレイン電極208およびソース電極210は、グラフェン膜106に接続されている。ゲート絶縁膜212は、グラフェン膜106および自己組織化膜104を介してマイカ102と対向している。ゲート電極206は、ゲート絶縁膜212を介してグラフェン膜106と対向している。より具体的には、電界効果トランジスタ200aは、基板202をさらに備えている。積層体100は、マイカ102が基板202と対向するように基板202上に形成されている。ゲート絶縁膜212およびゲート電極206は、グラフェン膜106上に形成されている。ドレイン電極208およびソース電極210は、基板202上に形成されている。基板202の表面には、図5に示されるように、酸化膜204が形成されていてもよい。この場合、積層体100は酸化膜204上に形成されることになる。
電界効果トランジスタ200bについて、図6を用いて説明する。電界効果トランジスタ200bは、ボトムゲート型のトランジスタである。電界効果トランジスタ200bは、積層体100と、ドレイン電極208と、ソース電極210と、絶縁膜(酸化膜204)と、ゲート電極(基板202)と、を備えている。ドレイン電極208およびソース電極210は、グラフェン膜106に接続されている。絶縁膜(酸化膜204)は、マイカ102および自己組織化膜104を介してグラフェン膜106と対向している。ゲート電極(基板202)は、絶縁膜(酸化膜204)を介してマイカ102と対向している。より具体的には、電界効果トランジスタ200bは、基板202を備えている。基板202の表面には、酸化膜204が形成されている。積層体100は、マイカ102が酸化膜204と対向するように基板202上に形成されている。酸化膜204は、絶縁膜となる。また基板202は、ゲート電極となる。さらにドレイン電極208およびソース電極210は、酸化膜204上に形成されている。
本実施形態における電界効果トランジスタ200aおよび200bでは、積層体100に含まれるグラフェン膜106がチャネルとして機能する。そして積層体100におけるグラフェン膜106は、上述のとおり、高い移動度を実現することができる。このため、本実施形態における電界効果トランジスタ200aおよび200bは、高速動作を実現することができる。
電界効果トランジスタ200aについて詳細に説明する。電界効果トランジスタ200aは、トップゲート型のトランジスタである。電界効果トランジスタ200aは、基板202と、積層体100と、ゲート絶縁膜212と、ゲート電極206と、ドレイン電極208と、ソース電極210と、を備えている。基板202は、半導体基板(例えば、シリコン基板)でもよい。基板202の表面には、酸化膜204が形成されている。酸化膜204は、絶縁膜(例えば、二酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル)によって形成されている。積層体100は、マイカ102が酸化膜204と接するように、基板202上に形成されている。ゲート絶縁膜212は、グラフェン膜106と接するように積層体100上に形成されている。ゲート絶縁膜212は、絶縁膜(例えば、二酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル)により形成されている。ゲート電極206は、ゲート絶縁膜212上に形成されている。ゲート電極206は、ゲート絶縁膜212によって、ドレイン電極208およびソース電極210と電気的に絶縁されている。ゲート電極206は、金属(例えば、アルミニウム、金、白金、チタン、クロム、またはこれらの積層膜)により形成されている。ドレイン電極208およびソース電極210は、平面視でゲート電極206を挟むように形成されている。ドレイン電極208およびソース電極210は、グラフェン膜106に接続している。またドレイン電極208およびソース電極210は、図5に示されるように、積層体100の端部と酸化膜204の一部とを覆うように形成されている。ドレイン電極208およびソース電極210は、金属(例えば、アルミニウム、金、白金、ニッケル、チタン、クロム、またはこれらの積層膜)により形成されている。またドレイン電極208およびソース電極210は、ゲート電極206と同じ金属により形成されていてもよい。電界効果トランジスタ200aでは、グラフェン膜106がチャネルとして機能する。
次に、電界効果トランジスタ200bについて詳細に説明する。電界効果トランジスタ200bは、ボトムゲート型のトランジスタである。電界効果トランジスタ200bは、基板202と、酸化膜204と、積層体100と、ドレイン電極208と、ソース電極210と、を備えている。電界効果トランジスタ200bでは、基板202は、ゲート電極として機能する。このため基板202は、導電性部材により形成されていることが必要となる。具体的には、基板202は、例えば、高濃度に不純物がドープされたシリコン、金属(例えば、アルミニウム、金、窒化タンタル、窒化チタン)により形成されている。他の例として、基板202は、ITO(Indium Tin Oxide)によって形成された透明基板であってもよい。基板202の表面には、酸化膜204が形成されている。電界効果トランジスタ200bでは、酸化膜204は、マイカ102とともにゲート絶縁膜として機能する。このため、トランジスタ200bでは、所望の特性を得るべく、マイカ102の膜厚および酸化膜204の膜厚は、それぞれ適当な値が選定されている。酸化膜204は、例えば、絶縁膜(例えば、二酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル)によって形成されている。積層体100は、マイカ102が酸化膜204と接するように、基板202上に形成されている。ドレイン電極208およびソース電極210は、グラフェン膜106に接続している。またドレイン電極208およびソース電極210は、図6に示されるように、積層体100の端部と酸化膜204の一部とを覆うように形成されている。ドレイン電極208およびソース電極210は、金属(例えば、アルミニウム、金、白金、チタン、クロム、またはこれらの積層膜)により形成されている。電界効果トランジスタ200bでは、グラフェン膜106がチャネルとして機能する。
次に、電界効果トランジスタ200aの製造方法について、図7から9を用いて詳細に説明する。図7から9は、図5に示された電界効果トランジスタ200aの製造方法を示す工程断面図である。
まず、基板202を用意する(図7(a))。基板202は、半導体基板(例えば、シリコン基板)または金属基板(例えば、アルミニウム、金、窒化タンタル、窒化チタン)でもよい。他の例として、基板202は、ITO(Indium Tin Oxide)によって形成された透明基板であってもよい。
次に、基板202の表面に酸化膜204を形成する(図7(b))。酸化膜204は、熱酸化により形成されてもよい。
次に、酸化膜204上に積層体100を搭載する(図8(a))。積層体100は、第1の実施形態における製造方法で製造された積層体である。積層体100は、マイカ102が酸化膜204と接するように基板202上に形成される。
次に、ゲート絶縁膜212を、積層体100を覆うように、基板202上に形成する(図8(b))。ゲート絶縁膜212は、例えば、二酸化シリコン、酸化アルミニウム、酸化ハフニウムにより形成されている。ゲート絶縁膜212の形成には、CVDや原子層堆積(ALD:Atomic Layer Deposition)が用いられてもよい。
次に、ゲート絶縁膜212を、フォトリソグラフィにより、図9(a)に示されるようにエッチングする。図9(a)では、ゲート絶縁膜212は、積層体100の端部が露出するように、エッチングされている。
次に、ドレイン電極208およびソース電極210を、基板202上に形成する。ドレイン電極208およびソース電極210は、図9(b)に示されるように、積層体100の端部に形成される。これにより、ドレイン電極208およびソース電極210は、グラフェン膜106に接続される。ドレイン電極208およびソース電極210は、金属により形成されている。ドレイン電極208およびソース電極210の形成には、スパッタリングや蒸着を用いてもよい。
次に、ゲート絶縁膜212上にゲート電極206を形成する。これにより、図5に示される電界効果トランジスタ200aが得られる。ゲート電極206は、金属により形成されている。ゲート電極206の形成には、セルフアライメントが用いられてもよい。このセルフアライメントでは、ゲート電極206を形成する金属がゲート絶縁膜212上に自己整合的に形成される。そしてゲート電極206がフォトリソグラフィにより形成される。
次に、電界効果トランジスタ200bの製造方法について、図7および10を用いて詳細に説明する。図10は、図6に示された電界効果トランジスタ200bの製造方法を示す工程断面図である。
まず、電界効果トランジスタ200aと同様、基板202を用意する(図7(a))。電界効果トランジスタ200bにおいて基板202は、ゲート電極として機能する。このため、基板202は、導電性部材により形成されている必要がある。具体的には、基板202は、例えば、高濃度に不純物がドープされたシリコン、金属(例えば、アルミニウム、金、窒化タンタル、窒化チタン)により形成されている。
次いで、電界効果トランジスタ200aと同様、基板202の表面に酸化膜204を形成する(図7(b))。電界効果トランジスタ200bにおいて、酸化膜204は、ゲート絶縁膜として機能する。このため、酸化膜204の膜厚および材料は、所望の特性にしたがって選択する。酸化膜204は、二酸化シリコン、酸化アルミニウム、酸化ハフニウムにより形成されていてもよい。酸化膜204は、基板202の熱酸化により形成されてもよい。または酸化膜204は、CVDやALDにより、基板202上に堆積されてもよい。
次に、酸化膜204上に積層体100を搭載する(図10(a))。積層体100は、第1の実施形態における製造方法で製造された積層体である。積層体100は、マイカ102が酸化膜204と接するように基板202上に形成される。次いで、グラフェン膜106上にフォトリソグラフィによりパターンが形成される。そしてこのパターンを用いてグラフェン膜106の不要な部分を酸素プラズマアッシングにより除去する。これにより、グラフェン膜106は、所望のチャネル幅および距離を有することになる。
次に、ドレイン電極208およびソース電極210を、基板202上に形成する。ドレイン電極208およびソース電極210は、図10(b)に示されるように、積層体100の端部に形成される。これにより、ドレイン電極208およびソース電極210は、グラフェン膜106に接続される。ドレイン電極208およびソース電極210は、金属により形成されている。ドレイン電極208およびソース電極210の形成には、蒸着やスパッタリングを用いてもよい。以上のようにして、図6に示された電界効果トランジスタ200bが得られる。
以上のようにして形成された電界効果トランジスタ200aおよび200bでは、積層体100に含まれるグラフェン膜106がチャネルとして機能する。そして積層体100におけるグラフェン膜106は、上述のとおり、高い移動度を実現することができる。このため、本実施形態における電界効果トランジスタ200aおよび200bは、高速動作を実現することができる。
(実施例)
第1の実施形態における積層体100の実施例について説明する。各実施例は上述した実施形態にしたがって作製した積層体100の試料である。以下の実施例に示す材料、使用量、割合、処理内容、処理手順、要素または部材の向きや具体的配置等は本発明の趣旨を逸脱しない限り適宜変更することができる。したがって、本発明の範囲は以下の具体例に限定されるものではない。また、既に説明した図面を引き続き参照する。
金属膜110として、10mm角の化学機械研磨した銅箔(膜厚100μm)を用いた。この銅箔の算術平均粗さRaは1nmである。この銅箔をCVDの反応炉に配置し、反応炉の圧力を1×10−3Paまで減圧した。そして、水素を5Pa(3.8×10−2Torr)導入した状態で、反応炉内の温度を50℃/minの昇温レートで1000℃まで加熱した。その後、反応炉内の温度を1000℃に保持した状態で水素の供給を停止し、原料ガスとしてメタンを約4.0×10Pa(約3Torr)導入した。銅箔の基板温度とガス圧を保持した状態で10min成膜を行った。成膜後は100℃/secの冷却レートにて急冷し、銅箔上にグラフェン膜106を成長させた。
次に、グラフェン膜106の表面に、ジククロベンゼンで10wt%に溶解したPMMA溶液を20μl滴下し、回転数4000rpm、60秒の条件で、当該PMMA溶液をスピンコートした。その後PMMA溶液を、40℃、30分間の条件で乾燥させ、PMMA膜による支持膜108を形成した。
次いで、支持膜108が形成された試料を、塩酸10ml、過酸化水素10ml、純水50mlの混合液に浸漬し、エッチングにより銅箔を完全に除去した。その後、試料を5分間流水洗浄し、乾燥させて、グラフェン膜106と支持膜108とを含む積層体を形成した。
マイカ102としては10mm角のフッ化金雲母(合成マイカ)(膜厚0.5mm)を採用した。まず、水と酸素が制御されたグローブボックス内にて合成マイカの表面に粘着テープを貼り付け引き剥がした。これにより、合成マイカの表面にフレッシュな劈開面が形成される。この劈開表面の算術平均粗さRaは0.1nm以下である。次いで、このマイカ102をヘキサメチルジシラザン(HMDS)液に浸漬し、10時間放置した。その後、マイカ102を窒素ブローにて乾燥して、単分子層のHMDSからなる自己組織化膜104を形成した。そして、グラフェン膜106と支持膜108とを含む積層体を、グラフェン膜106が自己組織化膜104の表面に対向する向きに押し付けた。このときの圧着の条件は、80℃、0.5kg/cmである。次いで、試料を180℃、30分加熱した。これによりPMMAが軟化する。このようにしてグラフェン膜106を自己組織化膜104であるHMDSの表面に密着させた。
最後に、試料をアセトンに5分間浸漬した。これにより、支持膜108のPMMAがグラフェン膜106の表面から除去される。さらに試料を超純水にて5分間洗浄した。以上の工程より得られた試料を実施例1とした。
次に、実施例2について説明する。実施例2は、自己組織化膜104としてHMDSではなくオクチルトリクロロシラン(OTS)が用いられた以外は実施例1と同様である。
次に、実施例3について説明する。実施例3は、自己組織化膜104としてHMDSではなくオクタデシルトリクロロシラン(ODTS)が用いられた以外は実施例1と同様である。
次に、実施例4について説明する。実施例4は、自己組織化膜104としてHMDSではなくフッ素置換オクチルトリクロロシラン(PFOTS)が用いられた以外は実施例1と同様である。
次に、比較例1について説明する。比較例1は、自己組織化膜104が形成されていない以外は実施例1と同様である。
実施例1から4および比較例1の試料について接触角および移動度を求める実験をした。表1は、実施例1から4および比較例1の試料に関する実験結果を示す。自己組織化膜104としてHMDSが形成された実施例1は、自己組織化膜104が形成されていない比較例1に対して、10倍程度大きい移動度を示している。実施例2から4も、比較例1よりも高い移動度を示している。接触角は、比較例1、実施例1、2、3および4の順序で増加している。また移動度もこの順序で増加している。すなわち、表1は、移動度が接触角に比例して増加している傾向を示している。比較例1の接触角と実施例1から4まで接触角との比較により、自己組織化膜104の存在により、マイカ102の表面102aの近傍が、疎水性になっていることが示唆される。そして移動度と接触角との比例関係から、マイカ102の表面102aの近傍に水分子が混入することが防止されると移動度が向上することが示唆される。以上より本発明の効果が実証された。
Figure 0006004092
以上、本発明の実施形態を具体的に説明した。上述の実施形態および実施例は、発明を説明するために記載されたものであり、本出願の発明の範囲は、特許請求の範囲の記載に基づいて定められるべきものである。また、各実施形態の他の組合せを含む本発明の範囲内に存在する変形例もまた、特許請求の範囲に含まれるものである。
この出願は、2013年4月18日に出願された日本出願特願2013−087575号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (12)

  1. マイカと、
    前記マイカ上に形成された自己組織化膜と、
    前記自己組織化膜上に形成されたグラフェン膜と、
    を含み、
    前記自己組織化膜の表面は、疎水性であり、
    前記自己組織化膜は、ヘキサメチルジシラザン、オクチルトリクロロシラン、オクタデシルトリクロロシランおよびフッ素置換オクチルトリクロロシランの少なくとも1つを含む積層体。
  2. 請求項1に記載の積層体であって、
    前記マイカにおいて前記自己組織化膜と接し、かつ、前記グラフェン膜側の表面が原子平坦に形成されている積層体。
  3. 請求項1に記載の積層体であって、
    前記自己組織化膜は、単分子層である積層体。
  4. 請求項1に記載の積層体であって、
    前記グラフェン膜の層数が1以上10以下である積層体。
  5. 請求項1に記載の積層体であって、
    前記マイカの厚みが100nm以上である積層体。
  6. 基板と、
    前記基板上の積層体と、
    ドレイン電極及びソース電極と、
    ゲート絶縁膜と、
    ゲート電極と、
    を備え、
    前記積層体は、
    前記基板上のマイカと、
    前記マイカ上に形成された自己組織化膜と、
    前記自己組織化膜上に形成されたグラフェン膜と、
    を含み、
    前記自己組織化膜の表面は、疎水性であり、
    前記ドレイン電極及び前記ソース電極は、前記積層体の前記グラフェン膜に接続しており
    前記ゲート絶縁膜は、前記グラフェン膜上に形成されており
    前記ゲート電極は、前記グラフェン膜と対向する側の、前記ゲート絶縁膜上に形成されている電界効果トランジスタ。
  7. 基板と、
    積層体と、
    ドレイン電極及びソース電極と、
    ゲート絶縁膜と、
    ゲート電極と、
    を備え、
    前記積層体は、
    マイカと、
    前記マイカ上に形成された自己組織化膜と、
    前記自己組織化膜上に形成されたグラフェン膜と、
    を含み、
    前記自己組織化膜の表面は、疎水性であり、
    前記ドレイン電極及び前記ソース電極は、前記積層体の前記グラフェン膜に接続しており、
    前記ゲート絶縁膜は、前記グラフェン膜上に形成されており、
    前記ゲート電極は、前記グラフェン膜と対向する側の、前記ゲート絶縁膜上に形成されており、
    前記基板上に、酸化膜が形成され、
    前記酸化膜上に、前記マイカ側が接するように前記積層体が形成され、
    前記積層体の前記グラフェン膜の上に、前記ゲート絶縁膜が形成され、
    前記ゲート絶縁膜上に、前記ゲート電極が形成され、
    前記ドレイン電極および前記ソース電極は、前記酸化膜上に形成され、かつ、前記グラフェン膜と接続することを特徴とする、電界効果トランジスタ。
  8. 層体と、
    ゲート電極上に形成された絶縁膜と、
    を備え、
    前記積層体は、
    マイカと、
    前記マイカ上に形成された自己組織化膜と、
    前記自己組織化膜上に形成されたグラフェン膜と、
    を含み、
    前記自己組織化膜の表面は、疎水性であり、
    前記絶縁膜上に、前記マイカ側が接するように前記積層体が形成され、
    前記積層体の前記グラフェン膜に接続されたドレイン電極およびソース電極と、
    備える電界効果トランジスタ。
  9. 請求項に記載の電界効果トランジスタであって、
    基板と、
    前記基板上に、酸化膜が形成され、
    前記酸化膜上に、前記マイカ側が接するように前記積層体が形成され、
    前記酸化膜は、前記絶縁膜であり、
    前記基板は、前記ゲート電極であり、
    前記ドレイン電極および前記ソース電極は、前記酸化膜上に形成され、かつ、前記グラフェン膜と接続することを特徴とする、電界効果トランジスタ。
  10. マイカ上に自己組織化膜を形成する工程と、
    前記自己組織化膜上にグラフェン膜を形成する工程と、
    を含み、
    前記自己組織化膜の表面は、疎水性であり、
    前記自己組織化膜は、ヘキサメチルジシラザン、オクチルトリクロロシラン、オクタデシルトリクロロシランおよびフッ素置換オクチルトリクロロシランの少なくとも1つを含む積層体の製造方法。
  11. 請求項10に記載の積層体の製造方法であって、
    前記マイカ上に前記自己組織化膜を形成する前記工程は、
    前記自己組織化膜を構成する分子を含む液に、前記マイカを浸漬する工程と、
    前記マイカを前記液に浸漬する前記工程後、前記マイカを乾燥させる工程と、
    を含む積層体の製造方法。
  12. マイカ上に自己組織化膜を形成する工程と、
    前記自己組織化膜上にグラフェン膜を形成する工程と、
    を含み、
    前記自己組織化膜の表面は、疎水性であり、
    前記グラフェン膜を前記自己組織化膜上に形成する前記工程は、
    前記グラフェン膜上に支持膜を形成し、前記グラフェン膜を前記支持膜に保持する工程と、
    前記支持膜に保持された前記グラフェン膜を、前記自己組織化膜に押し付ける工程と、
    前記グラフェン膜を前記自己組織化膜に押し付ける前記工程後、前記グラフェン膜から前記支持膜を除去する工程と、
    を含む積層体の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9331198B2 (en) * 2012-07-06 2016-05-03 University Of North Texas Controlled epitaxial boron nitride growth for graphene based transistors
WO2016002386A1 (ja) * 2014-07-02 2016-01-07 富士電機株式会社 炭化珪素半導体素子の製造方法
JP6350220B2 (ja) * 2014-10-30 2018-07-04 株式会社デンソー グラフェンの製造方法
US9941380B2 (en) * 2015-11-30 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Graphene transistor and related methods
US11222959B1 (en) * 2016-05-20 2022-01-11 Hrl Laboratories, Llc Metal oxide semiconductor field effect transistor and method of manufacturing same
US9748506B1 (en) * 2016-11-01 2017-08-29 Northrop Grumman Systems Corporation Self-assembled monolayer overlying a carbon nanotube substrate
CN110663117B (zh) * 2017-05-25 2021-05-14 华为技术有限公司 一种石墨烯场效应晶体管及其制备方法
CN110112219B (zh) * 2018-02-01 2021-02-09 合肥京东方显示技术有限公司 一种薄膜晶体管、其制备方法、显示基板及显示装置
JP7078896B2 (ja) * 2018-06-29 2022-06-01 日産自動車株式会社 撥水撥油構造体
CN111285362A (zh) * 2018-12-06 2020-06-16 清华大学 石墨烯胶膜的制备方法以及石墨烯的转移方法
CN109860209A (zh) * 2019-02-28 2019-06-07 深圳市华星光电半导体显示技术有限公司 Tft基板的制作方法及tft基板
CN110676169B (zh) * 2019-09-05 2023-02-28 中国电子科技集团公司第十三研究所 石墨烯胶囊封装晶体管制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005210107A (ja) * 2003-12-26 2005-08-04 Sony Corp 半導体装置及びその製造方法
JP2010145408A (ja) * 2008-12-22 2010-07-01 Korea Electronics Telecommun バイオチップ及び生体物質検出装置
JP2010249696A (ja) * 2009-04-16 2010-11-04 Saga Univ 疎水性基板及びその製造方法
JP2010535690A (ja) * 2007-08-09 2010-11-25 サントル ナショナル ドゥ ラ ルシェルシュ スィヤンティフィック(セーエヌエルエス) グラフェン溶液
JP2011175996A (ja) * 2010-02-23 2011-09-08 Nippon Telegr & Teleph Corp <Ntt> グラフェントランジスタおよびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130027215A (ko) * 2011-09-07 2013-03-15 그래핀스퀘어 주식회사 박막 트랜지스터 및 그의 제조 방법
EP2667417A1 (en) * 2012-05-23 2013-11-27 Imec Graphene-based semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005210107A (ja) * 2003-12-26 2005-08-04 Sony Corp 半導体装置及びその製造方法
JP2010535690A (ja) * 2007-08-09 2010-11-25 サントル ナショナル ドゥ ラ ルシェルシュ スィヤンティフィック(セーエヌエルエス) グラフェン溶液
JP2010145408A (ja) * 2008-12-22 2010-07-01 Korea Electronics Telecommun バイオチップ及び生体物質検出装置
JP2010249696A (ja) * 2009-04-16 2010-11-04 Saga Univ 疎水性基板及びその製造方法
JP2011175996A (ja) * 2010-02-23 2011-09-08 Nippon Telegr & Teleph Corp <Ntt> グラフェントランジスタおよびその製造方法

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