JP2004134720A - ドライリソグラフィ法およびこれを用いたゲートパターン形成方法 - Google Patents
ドライリソグラフィ法およびこれを用いたゲートパターン形成方法 Download PDFInfo
- Publication number
- JP2004134720A JP2004134720A JP2002382013A JP2002382013A JP2004134720A JP 2004134720 A JP2004134720 A JP 2004134720A JP 2002382013 A JP2002382013 A JP 2002382013A JP 2002382013 A JP2002382013 A JP 2002382013A JP 2004134720 A JP2004134720 A JP 2004134720A
- Authority
- JP
- Japan
- Prior art keywords
- electron beam
- film
- irradiated
- lithography method
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 131
- 238000001459 lithography Methods 0.000 title claims abstract description 53
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 49
- 239000010703 silicon Substances 0.000 claims abstract description 49
- 238000010894 electron beam technology Methods 0.000 claims abstract description 48
- 238000001020 plasma etching Methods 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 19
- 230000001678 irradiating effect Effects 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 25
- 238000012546 transfer Methods 0.000 claims description 25
- 238000010438 heat treatment Methods 0.000 claims description 9
- 238000001352 electron-beam projection lithography Methods 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000001133 acceleration Effects 0.000 claims description 4
- 239000012495 reaction gas Substances 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 2
- 229910004129 HfSiO Inorganic materials 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910006501 ZrSiO Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000010408 film Substances 0.000 description 51
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000011109 contamination Methods 0.000 description 6
- 238000011161 development Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- -1 fluoride compound Chemical class 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002105 nanoparticle Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000000427 thin-film deposition Methods 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 150000001343 alkyl silanes Chemical class 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001393 microlithography Methods 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electron Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】従来のリソグラフィ法に代わり、ウェット工程を一切使用しないドライリソグラフィ法を提供する。
【解決手段】シリコンからなるパターン転写対象物を準備する段階と、パターン転写対象物に対しパターン形成部に電子ビームを選択的に照射する段階と、電子ビームの照射された部分と電子ビームの照射されていない部分とのエッチング速度差を利用した反応性イオンエッチング工程によって、電子ビームの照射されていない部分のパターン転写対象物を除去する段階とを含む。
【選択図】 図２
【解決手段】シリコンからなるパターン転写対象物を準備する段階と、パターン転写対象物に対しパターン形成部に電子ビームを選択的に照射する段階と、電子ビームの照射された部分と電子ビームの照射されていない部分とのエッチング速度差を利用した反応性イオンエッチング工程によって、電子ビームの照射されていない部分のパターン転写対象物を除去する段階とを含む。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、ドライリソグラフィ法（ｄｒｙ ｌｉｔｈｏｇｒａｐｈｙ ｐｒｏｃｅｓｓ）およびこれを用いたゲートパターン形成方法に係り、より詳しくは、フォトレジストを使用しないドライリソグラフィ法およびこれを用いたゲートパターン形成方法に関する。
【０００２】
【従来の技術】
半導体産業の発達は、集積回路を構成する素子および回路の小型化技術に大いに依存している。現在の技術水準は、最小線幅が０．１ミクロン（１００ナノメータ）に近接している水準であって、近い将来に数十ナノメータの半導体微細構造加工技術が要求される。実際、集積回路チップ（ＩＣ）は、単位素子として多数のトランジスタと、これらをつなぐ多層配線とをシリコン基板上に積層して製作する。したがって、このような多層構造の素子において微細化技術の核心工程は、微細パターンを転写（ｔｒａｎｓｆｅｒ）するリソグラフィ工程である。
【０００３】
「リソグラフィ」とは、平らな半導体基板の表面上にパターンを形成する工程を称するもので、薄膜蒸着、イオンドーピングまたはプラズマエッチングなどの後工程のためのものである。通常のリソグラフィ技術は、別途用意されたマスクのパターンを光学リソグラフィツール（例えば、ステッパー（ｓｔｅｐｐｅｒ））により有機物基盤のフォトレジスト薄膜に転写させる方法を用いる。露光と現像（ｄｅｖｅｌｏｐ）後に、薄膜蒸着、エッチングまたはイオンドーピングなどの工程を行い、有機溶媒や酸溶液に浸漬し、リフト・オフ（ｌｉｆｔ−ｏｆｆ）工程を行うか、あるいは酸素プラズマによるアッシング（ａｓｈｉｎｇ）工程によって残余フォトレジストを除去（ｓｔｒｉｐ）しなければならない。
【０００４】
図１は従来のリソグラフィ法の工程流れ図である。図１を参照すると、まず半導体基板となるパターン転写対象物を準備する（Ｓ１０）。その後、フォトレジストをスピン塗布する（Ｓ２０）。次いで、プリ・ベーク（ｐｒｅ−ｂａｋｅ）工程を行い前記フォトレジストに含まれた溶剤を除去した後（Ｓ３０）、露光（ｅｘｐｏｓｕｒｅ）工程に入る（Ｓ４０）。次いで、ウェット工程である現像（ｄｅｖｅｌｏｐｍｅｎｔ）工程によって、光の照射された部分と光の照射されていない部分のフォトレジストを選択的に除去する（Ｓ５０）。その後、残りのフォトレジストを更に固めるポスト・ベーク（ｐｏｓｔ−ｂａｋｅ）工程を行う（Ｓ６０）。その次に、プラズマエッチング法などでパターン転写対象物をエッチングしてパターン転写（ｐａｔｔｅｒｎ ｔｒａｎｓｆｅｒ）を行う（Ｓ７０）。最後に、ウェットまたはドライ工程によってフォトレジストを除去する（Ｓ８０）。
【０００５】
このような従来のリソグラフィ法は、現像工程などにおいて必ずウェット工程を伴うため、随時大気や液体化学物質に露出されて結局にはウェーハ（ｗａｆｅｒ）の表面が汚染される。しかも、フォトレジストにも様々な金属または有機汚染源を表面に残すため、それによる素子性能や信頼性の低下などを引き起こす可能性がある。このように、フォトレジスト塗布工程や、熱処理工程、現像工程、またフォトレジスト除去工程などのような種々の工程が用いられるため、パターニング工程が複雑となり、ウェーハの移動回数が増えるだけでなく、ウェーハの汚染による歩留まりの低下や生産時間の増加などの問題が生じる。また、最も大事なことは、今後小型化技術が更に発達するにつれて、ナノサイズの、信頼度の高いナノ加工が要求され、現在のウェット工程を含むリソグラフィ法は技術的限界がある。
【０００６】
特許文献１には、“ドライマイクロリソグラフィプロセス”に関して記載されており、これはウェーハ上にフッ素が含有された減光膜を塗布し、紫外線エネルギを用いた乾式リソグラフィ工程で前記減光膜をパターニングする方法が記載されている。
【０００７】
また、特許文献２には、“半導体素子製造のマスキング方法”に関して記載されており、これは表面に保護膜が形成された基板上にマスクを位置させ、保護膜を除去するとともにオゾンが生成し、露出された表面に酸化膜が形成されるように光を照射する方法が記載されている。
【０００８】
また、特許文献３には、“レジストレス（Ｒｅｓｉｓｔｌｅｓｓ）電子ビームリソグラフィを用いたサーブマイクロンエッチング抵抗金属／半導体構造の製造”に関して記載されており、これは基板上に金属を蒸着し、電子ビームを照射してエッチング抵抗金属／半導体化合物を形成した後、エッチング抵抗金属／半導体化合物構造のみ残るように金属を湿式エッチングする方法が記載されている。
【０００９】
また、非特許文献１には、犠牲層による電子ビーム露光でＳｉＯ２層に製作されたナノメータスケールのパターンが記載されている。
【００１０】
また、特許文献４には、半導体基板上にシリコンを含む高分子有機膜を蒸着し、電子ビームリソグラフィ工程で露光された部分はシリコンポリマになり、露光されていない部分は熱処理によって含有されたシリコンを気化させた後、ＲＩＥによってシリコンポリマを除く部分を除去して微細パターンを形成する方法が記載されている。
【００１１】
また、特許文献５には、クロム材料層を形成した後、上部に開口窓が形成されたマスク板を形成し、フッ化物ガスプラズマを用いてマスク窓を通じてクロム層の表面にフッ化化合物膜を形成し、クロム層とフッ化化合物膜のエッチング比の差を利用したドライエッチングでクロム配線パターンを形成する方法が記載されている。
【００１２】
更に、特許文献６には、シリコン基板をフッ酸溶液に浸して表面のシリコン原子を水素で末端部置換し、イオン化水でリンスしてドライさせた後、水素で末端部置換した表面の所定の部分に電子ビームを照射して活性化させてシリコン基板をアルキルシラン反応させ、ポリシリコンを形成させるのであり、減光膜を使用せずにポリシリコンパターンを形成する方法が記載されている。
【００１３】
【特許文献１】
米国特許第５，７００，６２８号明細書
【００１４】
【特許文献２】
米国特許第５，７５６，１５４号明細書
【００１５】
【特許文献３】
米国特許第６，２６１，９３８号明細書
【００１６】
【特許文献４】
特開平６−２６７８１２号公報
【００１７】
【特許文献５】
特開平６−１６８９１９号公報
【００１８】
【特許文献６】
韓国公開特許第１９９７−０１７９４４号公報
【００１９】
【非特許文献１】
Ｄ．Ｒ．Ａｌｌｅｅ ｅｔ ａｌ．，“Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｎ． ５７（２１）”， Ａｍｅｒｉｃａｎ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ， １９ Ｎｏｖｅｍｂｅｒ １９９０， ｐ．ｐ． ２２７１−２２７３
【００２０】
【発明が解決しようとする課題】
本発明の目的は、従来のリソグラフィ法の代わりに、ウェット工程を一切使用しないドライリソグラフィ法を提供することである。
【００２１】
本発明の他の目的は、前記ドライリソグラフィ法を用いたゲートパターン形成方法を提供することである。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明のドライリソグラフィ法は、シリコンからなるパターン転写対象物を準備する段階と、前記パターン転写対象物に対しパターン形成部に電子ビームを選択的に照射する段階と、前記電子ビームの照射された部分と前記電子ビームの照射されていない部分とのエッチング速度差を利用した反応性イオンエッチング工程によって、電子ビームが照射されていない部分の前記パターン転写対象物を除去する段階とを含むことを特徴とする。
【００２３】
前記反応性イオンエッチング工程において、圧力３〜３００ｍＴｏｒｒのＣｌ２反応気体の雰囲気中でプラズマを生成してイオン化した後、前記パターン転写対象物に入射させて選択的にエッチングする。前記反応性イオンエッチング工程は、前記パターン転写対象物を７０〜１０００℃の温度で加熱しながら行う。
【００２４】
前記電子ビームは、加速電圧を２〜２００ｋＶの範囲とし、照射量を０．０１〜１０Ｃｏｕｌｏｍｂ／ｃｍ２の範囲で照射する。前記電子ビームは、前記パターン転写対象物を７０〜６００℃で加熱してから照射する。前記電子ビームの照射は、電子ビーム直接リソグラフィ法（ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｄｉｒｅｃｔ ｌｉｔｈｏｇｒａｐｈｙ）または電子ビーム投影リソグラフィ法（ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｐｒｏｊｅｃｔｉｏｎ ｌｉｔｈｏｇｒａｐｈｙ）を使用することができる。
【００２５】
前記パターン転写対象物には、シリコン基板、あるいは半導体基板上に蒸着されたシリコン膜、または半導体基板上の絶縁膜上に蒸着されたシリコン膜を用いる。
【００２６】
その他の目的を達成するために、本発明によるゲートパターン形成方法は、半導体基板上に絶縁膜を蒸着する段階と、前記絶縁膜上にシリコン膜を蒸着する段階と、前記シリコン膜に対しパターン形成部に電子ビームを選択的に照射する段階と、前記電子ビームの照射された部分と前記電子ビームの照射されていない部分とのエッチング速度差を利用した反応性イオンエッチング工程によって、電子ビームの照射されていない部分の前記シリコン膜を除去する段階とを含む。
【００２７】
【発明の実施の形態】
以下、添付図を参照して本発明の具体的な実施例を詳細に説明する。しかし、これらの実施例は、該当技術分野で通常の知識を有する者に対し、本発明が十分に理解できるように提供されるものであって、様々な変形が可能であり、なお本発明の範囲は後述の実施例に限定されるものではない。以下の説明において、ある層が他の層上に存在すると記述される場合、これは他の層の真上に存在すること、あるいは前記の両層間に第３の層が介在されていることを意味する。また、図面には各層の厚さや大きさが説明の都合および明確性のために誇張されている。図面上において、同一符号は同一要素を指す。
【００２８】
図２は、本発明のドライリソグラフィ法の工程流れ図を示しているが、図１に比べ工程段階が格段に単純化されたことが分かる。
【００２９】
図２を参照すると、本発明のドライリソグラフィ法は、シリコン膜に電子ビーム（ｅｌｅｃｔｒｏｎ−ｂｅａｍ）が照射される場合、シリコン膜の性質が変わり特殊な反応性エッチングに対するエッチング感度が変化することを利用する。すなわち、シリコン膜にエネルギー源として電子ビームが照射される場合、照射された部分と照射されていない部分とのエッチング速度に差が生じ、そのことを利用し反応性イオンエッチングを行う場合、選択的にシリコン膜を除去できることを利用する。本発明のドライリソグラフィ法は、まずシリコンからなるパターン転写対象物を準備し（Ｓ１００）、シリコン膜に選択的に電子ビームを照射して露光工程を行った後（Ｓ１１０）、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）を行い、電子ビームの照射された部分と照射されていない部分とのシリコン膜のエッチング速度（ｅｔｃｈｉｎｇ ｒａｔｅ）が異なることを利用してパターン転写を行う（Ｓ１２０）。前記パターン転写対象物は、シリコン基板、または半導体基板上に蒸着されたシリコン膜、または半導体基板上の絶縁膜上に蒸着されたシリコン膜である。
【００３０】
シリコン膜に電子ビームを照射する前記露光工程は、マスクを使用するか、あるいはマスクを使用せずに電子ビームで直接照射する方法がある。すなわち、マスクを使用しない電子ビーム直接リソグラフィ法（ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｄｉｒｅｃｔ ｌｉｔｈｏｇｒａｐｈｙ）、あるいはマスクを用いる電子ビーム投影リソグラフィ法（ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｐｒｏｊｅｃｔｉｏｎ ｌｉｔｈｏｇｒａｐｈｙ； ＥＰＬ）を使用する。前記電子ビームは加速電圧を２〜２００ｋＶの範囲とし、照射量を０．０１〜１０Ｃｏｕｌｏｍｂ／ｃｍ２の範囲として照射する。前記電子ビームはウェーハを７０〜６００℃の温度で加熱してから照射する。
【００３１】
前記反応性イオンエッチング（ＲＩＥ）は、圧力３〜３００ｍＴｏｒｒ程度のＣｌ２反応気体の雰囲気中でプラズマを生成してイオン化した後、シリコン膜上に入射させて選択的にエッチングを行う工程である。この際、前記反応性イオンエッチングは半導体基板を０〜１０００℃の温度で加熱しながら行う。一例として、２０ｋＶに加速された電子ビームを、０．２Ｃｏｕｌｏｍｂ／ｃｍ２のドーズ（ｄｏｓｅ）で化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）法によって形成した非晶質シリコン膜に照射した後、５０ｍＴｏｒｒのＣｌ２気体雰囲気中でのプラズマを形成させたイオンによるエッチングを行う場合、照射されていない部分のエッチング率は３０〜４０ｎｍ／ｍｉｎであり、照射された部分のエッチング率に比べて１０：１以上の選択比を有する。
【００３２】
本発明のドライリソグラフィ法で形成されたパターンは、シリコン上に形成されるため、直接に必要な素子の構成要素として使用できる。また、本発明のドライリソグラフィ法は、ウェット工程がなく、真空のような一定の環境を維持しながら全体リソグラフィ工程を進行することができ、電子ビーム直接リソグラフィ法（ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｄｉｒｅｃｔ ｌｉｔｈｏｇｒａｐｈｙ）や、大量生産に有利な電子ビーム投影リソグラフィ（ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｐｒｏｊｅｃｔｉｏｎ ｌｉｔｈｏｇｒａｐｈｙ；ＥＰＬ）システムを用いてパターンを描くことから始め、エッチングなどの後工程が統合されたクラスタ（ｃｌｕｓｔｅｒ）工程および装置を構成することができ、製作工程の信頼度向上に大きく貢献できる。このように、本発明によるドライリソグラフィ法は、従来のフォトレジストを用いたリソグラフィ工程に代わり、汚染度の最小化された信頼度の高い半導体ナノ構造工程を可能にし、形成パターンからなりこれをチャンネルやゲートのような素子の構成要素として直接使用でき、工程を単純化することができる。すなわち、本発明のドライリソグラフィ法は、ウェーハを大気中に露出せずに真空チャンバー内で種々の工程を順次行えるという長所を有するため、それぞれの工程が集積化されたクラスタが可能になると共に、ウェーハの汚染を最少化にすることができ、ナノ素子超高集積回路の製作上において信頼度を大幅に向上する。
【００３３】
図３〜図５は本発明のリソグラフィ法を用いたゲートパターン形成工程を説明するための各々の断面図である。
【００３４】
図３を参照すると、まず半導体基板１３０上に絶縁膜１４０が形成されたウェーハを準備する。絶縁膜１４０としては、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（Ｓｉ３Ｎ４）、ＬａＡｌＯ３膜、ＨｆＳｉＯ４膜、ＨｆＯ２膜、ＺｒＯ２膜、ＺｒＳｉＯ４膜、またはＡｌ２Ｏ３膜などを使用することができる。絶縁膜１４０は１〜１００ｎｍ程度の厚さに形成することが好ましい。
【００３５】
次いで、化学気相蒸着法などを用いてシリコン膜１５０を形成する。シリコン膜１５０の蒸着時、半導体基板１３０を３００〜７００℃程度の温度で加熱することが好ましい。シリコン膜１５０の厚さは、形成するパターンの最小の大きさによって決定される。例えば、シリコン膜１５０は１０〜５００ｎｍ程度の厚さに形成する。
【００３６】
図４を参照すると、シリコン膜１５０に電子ビーム１７０を照射して露光工程を行う。前記露光工程はマスク１６０、あるいはマスク１６０を使用せずにエネルギー・ビームで直接照射する方法を使用することができる。電子ビーム１９０は、加速電圧を２〜２００ｋＶの範囲とし、照射量を０．０１〜１０Ｃｏｕｌｏｍｂ／ｃｍ２の範囲として照射する。電子ビーム１９０は半導体基板１３０を７０〜６００℃程度の温度で加熱してから照射することが好ましい。
【００３７】
図５を参照すると、反応性イオンエッチング（ＲＩＥ）によってシリコン膜１５０を選択的にエッチングしパターン転写を行う。すなわち、圧力３〜３００ｍＴｏｒｒ程度のＣｌ２反応気体の雰囲気中でプラズマを生成してイオン化させた後、シリコン膜１５０に入射させて選択的にエッチングを行う。この際、前記反応性イオンエッチングは半導体基板１３０を０〜６００℃の温度で加熱しながら行う。本発明によれば、従来のリソグラフィ法に比べ格段に簡単で直接的な方法でパターンを転写させることができる。
【００３８】
以上、本発明の好適な実施例を挙げ詳細に説明したが、本発明は上記実施例に限定されるものではなく、本発明の属する技術分野で通常の知識を有する者によって本発明の技術的思想から逸脱しない範囲内で様々な変形が可能である。
【００３９】
【発明の効果】
本発明によれば、従来のリソグラフィ技術に比べ工程段階を大幅に減少させると共に、省略された工程の諸費用を大幅に削減でき、生産時間およびコストを減らすことができる。
【００４０】
また、本発明は、リソグラフィ工程において従来の非シリコン材料であるフォトレジストの代わりにシリコン膜を使用することにより、現像後に残留するシリコン構造をマスクとして後続の工程を行うことができ、これを直接チャンネルやゲートのような素子部分として使用できるため、レジストを必要としない直接パターン転写（ｄｉｒｅｃｔ ｐａｔｔｅｒｎ ｔｒａｎｓｆｅｒ）技術として工程段階の縮小および工程の柔軟性を提供する。
【００４１】
なお、本発明は、フォトレジストを使用するリソグラフィ工程に必ず要求される多数のウェット工程により、フォトレジストの物質それ自体だけでなく随時大気や液体化学物質に露出し金属や有機的汚染源をウェーハの表面に残す従来の工程に比べて工程段階を簡単化し、汚染を最小化にすることができる。
【００４２】
また、本発明は、ウェット工程を一切使わないドライ工程であるため、リソグラフィを含む多数の工程を統合したクラスタシステムの構成を可能にし、工程途中にウェーハを大気中に露出しないということで、今後、ナノサイズの信頼度の高い加工工程および生産コストの減少に非常に有利である。
【図面の簡単な説明】
【図１】従来のリソグラフィ法を説明するための工程流れ図である。
【図２】本発明の好ましい実施例のドライリソグラフィ法を説明するための工程流れ図である。
【図３】本発明のドライリソグラフィ法を用いたゲートパターン形成方法を説明するための断面図である。
【図４】本発明のドライリソグラフィ法を用いたゲートパターン形成方法を説明するための断面図である。
【図５】本発明のドライリソグラフィ法を用いたゲートパターン形成方法を説明するための断面図である。
【符号の説明】
１３０ 半導体基板
１４０ 絶縁膜
１５０ シリコン膜
１６０ マスク
１７０ 電子ビーム
【発明の属する技術分野】
本発明は、ドライリソグラフィ法（ｄｒｙ ｌｉｔｈｏｇｒａｐｈｙ ｐｒｏｃｅｓｓ）およびこれを用いたゲートパターン形成方法に係り、より詳しくは、フォトレジストを使用しないドライリソグラフィ法およびこれを用いたゲートパターン形成方法に関する。
【０００２】
【従来の技術】
半導体産業の発達は、集積回路を構成する素子および回路の小型化技術に大いに依存している。現在の技術水準は、最小線幅が０．１ミクロン（１００ナノメータ）に近接している水準であって、近い将来に数十ナノメータの半導体微細構造加工技術が要求される。実際、集積回路チップ（ＩＣ）は、単位素子として多数のトランジスタと、これらをつなぐ多層配線とをシリコン基板上に積層して製作する。したがって、このような多層構造の素子において微細化技術の核心工程は、微細パターンを転写（ｔｒａｎｓｆｅｒ）するリソグラフィ工程である。
【０００３】
「リソグラフィ」とは、平らな半導体基板の表面上にパターンを形成する工程を称するもので、薄膜蒸着、イオンドーピングまたはプラズマエッチングなどの後工程のためのものである。通常のリソグラフィ技術は、別途用意されたマスクのパターンを光学リソグラフィツール（例えば、ステッパー（ｓｔｅｐｐｅｒ））により有機物基盤のフォトレジスト薄膜に転写させる方法を用いる。露光と現像（ｄｅｖｅｌｏｐ）後に、薄膜蒸着、エッチングまたはイオンドーピングなどの工程を行い、有機溶媒や酸溶液に浸漬し、リフト・オフ（ｌｉｆｔ−ｏｆｆ）工程を行うか、あるいは酸素プラズマによるアッシング（ａｓｈｉｎｇ）工程によって残余フォトレジストを除去（ｓｔｒｉｐ）しなければならない。
【０００４】
図１は従来のリソグラフィ法の工程流れ図である。図１を参照すると、まず半導体基板となるパターン転写対象物を準備する（Ｓ１０）。その後、フォトレジストをスピン塗布する（Ｓ２０）。次いで、プリ・ベーク（ｐｒｅ−ｂａｋｅ）工程を行い前記フォトレジストに含まれた溶剤を除去した後（Ｓ３０）、露光（ｅｘｐｏｓｕｒｅ）工程に入る（Ｓ４０）。次いで、ウェット工程である現像（ｄｅｖｅｌｏｐｍｅｎｔ）工程によって、光の照射された部分と光の照射されていない部分のフォトレジストを選択的に除去する（Ｓ５０）。その後、残りのフォトレジストを更に固めるポスト・ベーク（ｐｏｓｔ−ｂａｋｅ）工程を行う（Ｓ６０）。その次に、プラズマエッチング法などでパターン転写対象物をエッチングしてパターン転写（ｐａｔｔｅｒｎ ｔｒａｎｓｆｅｒ）を行う（Ｓ７０）。最後に、ウェットまたはドライ工程によってフォトレジストを除去する（Ｓ８０）。
【０００５】
このような従来のリソグラフィ法は、現像工程などにおいて必ずウェット工程を伴うため、随時大気や液体化学物質に露出されて結局にはウェーハ（ｗａｆｅｒ）の表面が汚染される。しかも、フォトレジストにも様々な金属または有機汚染源を表面に残すため、それによる素子性能や信頼性の低下などを引き起こす可能性がある。このように、フォトレジスト塗布工程や、熱処理工程、現像工程、またフォトレジスト除去工程などのような種々の工程が用いられるため、パターニング工程が複雑となり、ウェーハの移動回数が増えるだけでなく、ウェーハの汚染による歩留まりの低下や生産時間の増加などの問題が生じる。また、最も大事なことは、今後小型化技術が更に発達するにつれて、ナノサイズの、信頼度の高いナノ加工が要求され、現在のウェット工程を含むリソグラフィ法は技術的限界がある。
【０００６】
特許文献１には、“ドライマイクロリソグラフィプロセス”に関して記載されており、これはウェーハ上にフッ素が含有された減光膜を塗布し、紫外線エネルギを用いた乾式リソグラフィ工程で前記減光膜をパターニングする方法が記載されている。
【０００７】
また、特許文献２には、“半導体素子製造のマスキング方法”に関して記載されており、これは表面に保護膜が形成された基板上にマスクを位置させ、保護膜を除去するとともにオゾンが生成し、露出された表面に酸化膜が形成されるように光を照射する方法が記載されている。
【０００８】
また、特許文献３には、“レジストレス（Ｒｅｓｉｓｔｌｅｓｓ）電子ビームリソグラフィを用いたサーブマイクロンエッチング抵抗金属／半導体構造の製造”に関して記載されており、これは基板上に金属を蒸着し、電子ビームを照射してエッチング抵抗金属／半導体化合物を形成した後、エッチング抵抗金属／半導体化合物構造のみ残るように金属を湿式エッチングする方法が記載されている。
【０００９】
また、非特許文献１には、犠牲層による電子ビーム露光でＳｉＯ２層に製作されたナノメータスケールのパターンが記載されている。
【００１０】
また、特許文献４には、半導体基板上にシリコンを含む高分子有機膜を蒸着し、電子ビームリソグラフィ工程で露光された部分はシリコンポリマになり、露光されていない部分は熱処理によって含有されたシリコンを気化させた後、ＲＩＥによってシリコンポリマを除く部分を除去して微細パターンを形成する方法が記載されている。
【００１１】
また、特許文献５には、クロム材料層を形成した後、上部に開口窓が形成されたマスク板を形成し、フッ化物ガスプラズマを用いてマスク窓を通じてクロム層の表面にフッ化化合物膜を形成し、クロム層とフッ化化合物膜のエッチング比の差を利用したドライエッチングでクロム配線パターンを形成する方法が記載されている。
【００１２】
更に、特許文献６には、シリコン基板をフッ酸溶液に浸して表面のシリコン原子を水素で末端部置換し、イオン化水でリンスしてドライさせた後、水素で末端部置換した表面の所定の部分に電子ビームを照射して活性化させてシリコン基板をアルキルシラン反応させ、ポリシリコンを形成させるのであり、減光膜を使用せずにポリシリコンパターンを形成する方法が記載されている。
【００１３】
【特許文献１】
米国特許第５，７００，６２８号明細書
【００１４】
【特許文献２】
米国特許第５，７５６，１５４号明細書
【００１５】
【特許文献３】
米国特許第６，２６１，９３８号明細書
【００１６】
【特許文献４】
特開平６−２６７８１２号公報
【００１７】
【特許文献５】
特開平６−１６８９１９号公報
【００１８】
【特許文献６】
韓国公開特許第１９９７−０１７９４４号公報
【００１９】
【非特許文献１】
Ｄ．Ｒ．Ａｌｌｅｅ ｅｔ ａｌ．，“Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｎ． ５７（２１）”， Ａｍｅｒｉｃａｎ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ， １９ Ｎｏｖｅｍｂｅｒ １９９０， ｐ．ｐ． ２２７１−２２７３
【００２０】
【発明が解決しようとする課題】
本発明の目的は、従来のリソグラフィ法の代わりに、ウェット工程を一切使用しないドライリソグラフィ法を提供することである。
【００２１】
本発明の他の目的は、前記ドライリソグラフィ法を用いたゲートパターン形成方法を提供することである。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明のドライリソグラフィ法は、シリコンからなるパターン転写対象物を準備する段階と、前記パターン転写対象物に対しパターン形成部に電子ビームを選択的に照射する段階と、前記電子ビームの照射された部分と前記電子ビームの照射されていない部分とのエッチング速度差を利用した反応性イオンエッチング工程によって、電子ビームが照射されていない部分の前記パターン転写対象物を除去する段階とを含むことを特徴とする。
【００２３】
前記反応性イオンエッチング工程において、圧力３〜３００ｍＴｏｒｒのＣｌ２反応気体の雰囲気中でプラズマを生成してイオン化した後、前記パターン転写対象物に入射させて選択的にエッチングする。前記反応性イオンエッチング工程は、前記パターン転写対象物を７０〜１０００℃の温度で加熱しながら行う。
【００２４】
前記電子ビームは、加速電圧を２〜２００ｋＶの範囲とし、照射量を０．０１〜１０Ｃｏｕｌｏｍｂ／ｃｍ２の範囲で照射する。前記電子ビームは、前記パターン転写対象物を７０〜６００℃で加熱してから照射する。前記電子ビームの照射は、電子ビーム直接リソグラフィ法（ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｄｉｒｅｃｔ ｌｉｔｈｏｇｒａｐｈｙ）または電子ビーム投影リソグラフィ法（ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｐｒｏｊｅｃｔｉｏｎ ｌｉｔｈｏｇｒａｐｈｙ）を使用することができる。
【００２５】
前記パターン転写対象物には、シリコン基板、あるいは半導体基板上に蒸着されたシリコン膜、または半導体基板上の絶縁膜上に蒸着されたシリコン膜を用いる。
【００２６】
その他の目的を達成するために、本発明によるゲートパターン形成方法は、半導体基板上に絶縁膜を蒸着する段階と、前記絶縁膜上にシリコン膜を蒸着する段階と、前記シリコン膜に対しパターン形成部に電子ビームを選択的に照射する段階と、前記電子ビームの照射された部分と前記電子ビームの照射されていない部分とのエッチング速度差を利用した反応性イオンエッチング工程によって、電子ビームの照射されていない部分の前記シリコン膜を除去する段階とを含む。
【００２７】
【発明の実施の形態】
以下、添付図を参照して本発明の具体的な実施例を詳細に説明する。しかし、これらの実施例は、該当技術分野で通常の知識を有する者に対し、本発明が十分に理解できるように提供されるものであって、様々な変形が可能であり、なお本発明の範囲は後述の実施例に限定されるものではない。以下の説明において、ある層が他の層上に存在すると記述される場合、これは他の層の真上に存在すること、あるいは前記の両層間に第３の層が介在されていることを意味する。また、図面には各層の厚さや大きさが説明の都合および明確性のために誇張されている。図面上において、同一符号は同一要素を指す。
【００２８】
図２は、本発明のドライリソグラフィ法の工程流れ図を示しているが、図１に比べ工程段階が格段に単純化されたことが分かる。
【００２９】
図２を参照すると、本発明のドライリソグラフィ法は、シリコン膜に電子ビーム（ｅｌｅｃｔｒｏｎ−ｂｅａｍ）が照射される場合、シリコン膜の性質が変わり特殊な反応性エッチングに対するエッチング感度が変化することを利用する。すなわち、シリコン膜にエネルギー源として電子ビームが照射される場合、照射された部分と照射されていない部分とのエッチング速度に差が生じ、そのことを利用し反応性イオンエッチングを行う場合、選択的にシリコン膜を除去できることを利用する。本発明のドライリソグラフィ法は、まずシリコンからなるパターン転写対象物を準備し（Ｓ１００）、シリコン膜に選択的に電子ビームを照射して露光工程を行った後（Ｓ１１０）、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）を行い、電子ビームの照射された部分と照射されていない部分とのシリコン膜のエッチング速度（ｅｔｃｈｉｎｇ ｒａｔｅ）が異なることを利用してパターン転写を行う（Ｓ１２０）。前記パターン転写対象物は、シリコン基板、または半導体基板上に蒸着されたシリコン膜、または半導体基板上の絶縁膜上に蒸着されたシリコン膜である。
【００３０】
シリコン膜に電子ビームを照射する前記露光工程は、マスクを使用するか、あるいはマスクを使用せずに電子ビームで直接照射する方法がある。すなわち、マスクを使用しない電子ビーム直接リソグラフィ法（ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｄｉｒｅｃｔ ｌｉｔｈｏｇｒａｐｈｙ）、あるいはマスクを用いる電子ビーム投影リソグラフィ法（ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｐｒｏｊｅｃｔｉｏｎ ｌｉｔｈｏｇｒａｐｈｙ； ＥＰＬ）を使用する。前記電子ビームは加速電圧を２〜２００ｋＶの範囲とし、照射量を０．０１〜１０Ｃｏｕｌｏｍｂ／ｃｍ２の範囲として照射する。前記電子ビームはウェーハを７０〜６００℃の温度で加熱してから照射する。
【００３１】
前記反応性イオンエッチング（ＲＩＥ）は、圧力３〜３００ｍＴｏｒｒ程度のＣｌ２反応気体の雰囲気中でプラズマを生成してイオン化した後、シリコン膜上に入射させて選択的にエッチングを行う工程である。この際、前記反応性イオンエッチングは半導体基板を０〜１０００℃の温度で加熱しながら行う。一例として、２０ｋＶに加速された電子ビームを、０．２Ｃｏｕｌｏｍｂ／ｃｍ２のドーズ（ｄｏｓｅ）で化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）法によって形成した非晶質シリコン膜に照射した後、５０ｍＴｏｒｒのＣｌ２気体雰囲気中でのプラズマを形成させたイオンによるエッチングを行う場合、照射されていない部分のエッチング率は３０〜４０ｎｍ／ｍｉｎであり、照射された部分のエッチング率に比べて１０：１以上の選択比を有する。
【００３２】
本発明のドライリソグラフィ法で形成されたパターンは、シリコン上に形成されるため、直接に必要な素子の構成要素として使用できる。また、本発明のドライリソグラフィ法は、ウェット工程がなく、真空のような一定の環境を維持しながら全体リソグラフィ工程を進行することができ、電子ビーム直接リソグラフィ法（ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｄｉｒｅｃｔ ｌｉｔｈｏｇｒａｐｈｙ）や、大量生産に有利な電子ビーム投影リソグラフィ（ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｐｒｏｊｅｃｔｉｏｎ ｌｉｔｈｏｇｒａｐｈｙ；ＥＰＬ）システムを用いてパターンを描くことから始め、エッチングなどの後工程が統合されたクラスタ（ｃｌｕｓｔｅｒ）工程および装置を構成することができ、製作工程の信頼度向上に大きく貢献できる。このように、本発明によるドライリソグラフィ法は、従来のフォトレジストを用いたリソグラフィ工程に代わり、汚染度の最小化された信頼度の高い半導体ナノ構造工程を可能にし、形成パターンからなりこれをチャンネルやゲートのような素子の構成要素として直接使用でき、工程を単純化することができる。すなわち、本発明のドライリソグラフィ法は、ウェーハを大気中に露出せずに真空チャンバー内で種々の工程を順次行えるという長所を有するため、それぞれの工程が集積化されたクラスタが可能になると共に、ウェーハの汚染を最少化にすることができ、ナノ素子超高集積回路の製作上において信頼度を大幅に向上する。
【００３３】
図３〜図５は本発明のリソグラフィ法を用いたゲートパターン形成工程を説明するための各々の断面図である。
【００３４】
図３を参照すると、まず半導体基板１３０上に絶縁膜１４０が形成されたウェーハを準備する。絶縁膜１４０としては、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（Ｓｉ３Ｎ４）、ＬａＡｌＯ３膜、ＨｆＳｉＯ４膜、ＨｆＯ２膜、ＺｒＯ２膜、ＺｒＳｉＯ４膜、またはＡｌ２Ｏ３膜などを使用することができる。絶縁膜１４０は１〜１００ｎｍ程度の厚さに形成することが好ましい。
【００３５】
次いで、化学気相蒸着法などを用いてシリコン膜１５０を形成する。シリコン膜１５０の蒸着時、半導体基板１３０を３００〜７００℃程度の温度で加熱することが好ましい。シリコン膜１５０の厚さは、形成するパターンの最小の大きさによって決定される。例えば、シリコン膜１５０は１０〜５００ｎｍ程度の厚さに形成する。
【００３６】
図４を参照すると、シリコン膜１５０に電子ビーム１７０を照射して露光工程を行う。前記露光工程はマスク１６０、あるいはマスク１６０を使用せずにエネルギー・ビームで直接照射する方法を使用することができる。電子ビーム１９０は、加速電圧を２〜２００ｋＶの範囲とし、照射量を０．０１〜１０Ｃｏｕｌｏｍｂ／ｃｍ２の範囲として照射する。電子ビーム１９０は半導体基板１３０を７０〜６００℃程度の温度で加熱してから照射することが好ましい。
【００３７】
図５を参照すると、反応性イオンエッチング（ＲＩＥ）によってシリコン膜１５０を選択的にエッチングしパターン転写を行う。すなわち、圧力３〜３００ｍＴｏｒｒ程度のＣｌ２反応気体の雰囲気中でプラズマを生成してイオン化させた後、シリコン膜１５０に入射させて選択的にエッチングを行う。この際、前記反応性イオンエッチングは半導体基板１３０を０〜６００℃の温度で加熱しながら行う。本発明によれば、従来のリソグラフィ法に比べ格段に簡単で直接的な方法でパターンを転写させることができる。
【００３８】
以上、本発明の好適な実施例を挙げ詳細に説明したが、本発明は上記実施例に限定されるものではなく、本発明の属する技術分野で通常の知識を有する者によって本発明の技術的思想から逸脱しない範囲内で様々な変形が可能である。
【００３９】
【発明の効果】
本発明によれば、従来のリソグラフィ技術に比べ工程段階を大幅に減少させると共に、省略された工程の諸費用を大幅に削減でき、生産時間およびコストを減らすことができる。
【００４０】
また、本発明は、リソグラフィ工程において従来の非シリコン材料であるフォトレジストの代わりにシリコン膜を使用することにより、現像後に残留するシリコン構造をマスクとして後続の工程を行うことができ、これを直接チャンネルやゲートのような素子部分として使用できるため、レジストを必要としない直接パターン転写（ｄｉｒｅｃｔ ｐａｔｔｅｒｎ ｔｒａｎｓｆｅｒ）技術として工程段階の縮小および工程の柔軟性を提供する。
【００４１】
なお、本発明は、フォトレジストを使用するリソグラフィ工程に必ず要求される多数のウェット工程により、フォトレジストの物質それ自体だけでなく随時大気や液体化学物質に露出し金属や有機的汚染源をウェーハの表面に残す従来の工程に比べて工程段階を簡単化し、汚染を最小化にすることができる。
【００４２】
また、本発明は、ウェット工程を一切使わないドライ工程であるため、リソグラフィを含む多数の工程を統合したクラスタシステムの構成を可能にし、工程途中にウェーハを大気中に露出しないということで、今後、ナノサイズの信頼度の高い加工工程および生産コストの減少に非常に有利である。
【図面の簡単な説明】
【図１】従来のリソグラフィ法を説明するための工程流れ図である。
【図２】本発明の好ましい実施例のドライリソグラフィ法を説明するための工程流れ図である。
【図３】本発明のドライリソグラフィ法を用いたゲートパターン形成方法を説明するための断面図である。
【図４】本発明のドライリソグラフィ法を用いたゲートパターン形成方法を説明するための断面図である。
【図５】本発明のドライリソグラフィ法を用いたゲートパターン形成方法を説明するための断面図である。
【符号の説明】
１３０ 半導体基板
１４０ 絶縁膜
１５０ シリコン膜
１６０ マスク
１７０ 電子ビーム
Claims (15)
- シリコンからなるパターン転写対象物を準備する段階と、
前記パターン転写対象物に対しパターン形成部に電子ビームを選択的に照射する段階と、
前記電子ビームの照射された部分と前記電子ビームの照射されていない部分とのエッチング速度差を利用した反応性イオンエッチング工程を実施し、電子ビームの照射されていない部分の前記パターン転写対象物を除去する段階と
を含むことを特徴とするドライリソグラフィ法。 - 前記反応性イオンエッチング工程において、圧力３〜３００ｍＴｏｒｒの Ｃｌ２反応気体の雰囲気中でプラズマを生成してイオン化した後、前記パターン転写対象物に入射させて選択的にエッチングすることを特徴とする請求項１に記載のドライリソグラフィ法。
- 前記反応性イオンエッチング工程において、前記パターン転写対象物を０〜１０００℃の温度で加熱しながらエッチングを行うことを特徴とする請求項２に記載のドライリソグラフィ法。
- 前記電子ビームは加速電圧を２〜２００ｋＶの範囲とし、照射量を０．０１〜１０Ｃｏｕｌｏｍｂ／ｃｍ２の範囲として照射することを特徴とする請求項１に記載のドライリソグラフィ法。
- 前記電子ビームは前記パターン転写対象物を７０〜６００℃で加熱してから照射されることを特徴とする請求項１に記載のドライリソグラフィ法。
- 前記電子ビームの照射には、電子ビーム直接リソグラフィ法または電子ビーム投影リソグラフィ法を使用することを特徴とする請求項１に記載のドライリソグラフィ法。
- 前記パターン転写対象物はシリコン基板であることを特徴とする請求項１に記載のドライリソグラフィ法。
- 前記パターン転写対象物は半導体基板上に蒸着されたシリコン膜であることを特徴とする請求項１に記載のドライリソグラフィ法。
- 前記シリコン膜を化学気相蒸着法で形成し、１〜５００ｎｍの厚さに蒸着することを特徴とする請求項８に記載のドライリソグラフィ法。
- 前記パターン転写対象物は半導体基板上の絶縁膜上に蒸着されたシリコン膜であることを特徴とする請求項１に記載のドライリソグラフィ法。
- 前記シリコン膜を化学気相蒸着法で形成し、１０〜５００ｎｍの厚さに蒸着することを特徴とする請求項１０に記載のドライリソグラフィ法。
- 半導体基板上に絶縁膜を蒸着する段階と、
前記絶縁膜上にシリコン膜を蒸着する段階と、
前記シリコン膜に対しパターン形成部に電子ビームを選択的に照射する段階と、前記電子ビームの照射された部分と前記電子ビームの照射されていない部分とのエッチング速度差を利用した反応性イオンエッチング工程を実施し、電子ビームの照射されていない部分の前記シリコン膜を除去する段階と
を含むことを特徴とするゲートパターン形成方法。 - 前記シリコン膜を化学気相蒸着法で形成し、１０〜５００ｎｍの厚さに蒸着することを特徴とする請求項１２に記載のゲートパターン形成方法。
- 前記絶縁膜として、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（Ｓｉ３Ｎ４）、ＬａＡｌＯ３膜、ＨｆＳｉＯ４膜、ＨｆＯ２膜、ＺｒＯ２膜、ＺｒＳｉＯ４膜、またはＡｌ２Ｏ３膜を使用することを特徴とする請求項１２に記載のゲートパターン形成方法。
- 前記絶縁膜を１〜１００ｎｍの厚さに形成することを特徴とする請求項１２に記載のゲートパターン形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0061073A KR100523839B1 (ko) | 2002-10-07 | 2002-10-07 | 건식 리소그라피 방법 및 이를 이용한 게이트 패턴 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004134720A true JP2004134720A (ja) | 2004-04-30 |
Family
ID=32040993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002382013A Pending JP2004134720A (ja) | 2002-10-07 | 2002-12-27 | ドライリソグラフィ法およびこれを用いたゲートパターン形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20040067627A1 (ja) |
| JP (1) | JP2004134720A (ja) |
| KR (1) | KR100523839B1 (ja) |
| CN (1) | CN1263096C (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7501227B2 (en) * | 2005-08-31 | 2009-03-10 | Taiwan Semiconductor Manufacturing Company | System and method for photolithography in semiconductor manufacturing |
| KR101791252B1 (ko) * | 2011-04-22 | 2017-10-27 | 마퍼 리쏘그라피 아이피 비.브이. | 리소그래피 머신들의 클러스터를 위한 네트워크 아키텍처 및 프로토콜 |
| JP5516557B2 (ja) * | 2011-12-06 | 2014-06-11 | 信越化学工業株式会社 | レジスト保護膜材料及びパターン形成方法 |
| JP5846046B2 (ja) * | 2011-12-06 | 2016-01-20 | 信越化学工業株式会社 | レジスト保護膜材料及びパターン形成方法 |
| CN106299123B (zh) * | 2016-10-11 | 2019-03-15 | 北京科技大学 | 一种图案化有机电极pedot:pss的方法 |
| CN111308867A (zh) * | 2020-02-25 | 2020-06-19 | 上海华力集成电路制造有限公司 | 光刻胶剥离去除方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992000601A1 (en) * | 1990-06-27 | 1992-01-09 | Fujitsu Limited | Method of manufacturing semiconductor integrated circuit and equipment for the manufacture |
| KR920010433B1 (ko) * | 1990-07-10 | 1992-11-27 | 금성일렉트론 주식회사 | 자기정렬 방식에 의한 전하 촬상소자의 제조방법 |
| JPH0697522A (ja) * | 1990-11-30 | 1994-04-08 | Internatl Business Mach Corp <Ibm> | 超伝導材料の薄膜の製造方法 |
| US5460693A (en) * | 1994-05-31 | 1995-10-24 | Texas Instruments Incorporated | Dry microlithography process |
| US5756154A (en) * | 1996-01-05 | 1998-05-26 | Motorola, Inc. | Masking methods during semiconductor device fabrication |
| US5780362A (en) * | 1996-06-04 | 1998-07-14 | Wang; Qingfeng | CoSi2 salicide method |
| US6261938B1 (en) * | 1997-02-12 | 2001-07-17 | Quantiscript, Inc. | Fabrication of sub-micron etch-resistant metal/semiconductor structures using resistless electron beam lithography |
| US5924000A (en) * | 1997-09-19 | 1999-07-13 | Vanguard International Semiconductor Corporation | Method for forming residue free patterned polysilicon layer containing integrated circuit structures |
| KR100270908B1 (ko) * | 1998-02-19 | 2000-12-01 | 노건일 | 진공리소그래피공정및레지스트박막 |
| KR100272517B1 (ko) * | 1998-02-25 | 2000-12-01 | 김영환 | 반도체 소자의 마스크 제조 방법 |
| US6258732B1 (en) * | 1999-02-04 | 2001-07-10 | International Business Machines Corporation | Method of forming a patterned organic dielectric layer on a substrate |
| EP1033744A3 (en) * | 1999-02-26 | 2009-07-15 | Applied Materials, Inc. | Improved dry photolithography process for deep ultraviolet exposure |
| US6284637B1 (en) * | 1999-03-29 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate a floating gate with a sloping sidewall for a flash memory |
| JP4834897B2 (ja) * | 2000-05-02 | 2011-12-14 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| JP2002198525A (ja) * | 2000-12-27 | 2002-07-12 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2002
- 2002-10-07 KR KR10-2002-0061073A patent/KR100523839B1/ko not_active IP Right Cessation
- 2002-12-27 US US10/329,545 patent/US20040067627A1/en not_active Abandoned
- 2002-12-27 JP JP2002382013A patent/JP2004134720A/ja active Pending
- 2002-12-31 CN CNB021542643A patent/CN1263096C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1489184A (zh) | 2004-04-14 |
| KR100523839B1 (ko) | 2005-10-27 |
| US20040067627A1 (en) | 2004-04-08 |
| KR20040031933A (ko) | 2004-04-14 |
| CN1263096C (zh) | 2006-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5700628A (en) | Dry microlithography process | |
| JP6133585B2 (ja) | Ｅｕｖフォトレジスト封入 | |
| KR102532238B1 (ko) | Euv 레지스트 및 하드 마스크 선택도를 개선하기 위한 패터닝 방식 | |
| US7432191B1 (en) | Method of forming a dual damascene structure utilizing a developable anti-reflective coating | |
| US6900002B1 (en) | Antireflective bi-layer hardmask including a densified amorphous carbon layer | |
| JP6370139B2 (ja) | Ｆｉｎｆｅｔ構造のドーパント注入方法 | |
| JP2006186327A (ja) | 鉛系物質を利用した電子ビームリソグラフィ法 | |
| JP2004530922A (ja) | サブリソグラフィフォトレジストフィーチャーを形成するプロセス | |
| TWI623966B (zh) | Semiconductor device manufacturing method and semiconductor manufacturing device | |
| KR100769405B1 (ko) | 패턴 형성 방법 | |
| JP2004134720A (ja) | ドライリソグラフィ法およびこれを用いたゲートパターン形成方法 | |
| TW200305064A (en) | Mask and its manufacturing method, manufacturing method of semiconductor device | |
| TWI467647B (zh) | 在旋轉塗佈層中之高深寬比圖案化之方法 | |
| JP4675450B2 (ja) | 薄膜パターンの形成方法 | |
| JP2001326173A (ja) | パターン形成方法 | |
| US20220390847A1 (en) | Metal oxide resist patterning with electrical field guided post-exposure bake | |
| US6541387B1 (en) | Process for implementation of a hardmask | |
| TW202338499A (zh) | Ｅｕｖ微影術用之ｅｕｖ活性膜 | |
| US6627360B1 (en) | Carbonization process for an etch mask | |
| TW202407456A (zh) | 形成阻劑圖案的方法 | |
| TW202314381A (zh) | 乾式光阻系統及使用方法 | |
| JP2005150222A (ja) | パターン形成方法 | |
| JPH04250624A (ja) | パターン形成方法 | |
| JPH05142788A (ja) | レジストパターンの形成方法 | |
| JPH0997836A (ja) | コンタクトホールの形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060324 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060808 |