KR20110112974A - 패키지 기판 및 그의 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따르면, 본 발명은 상면에 칩탑재영역을 포함하는 캐비티가 형성된 웨이퍼, 상기 캐비티 내에 연장되어 형성된 제1 배선층 및 상기 제1 배선층과 이격되어 형성된 제2 배선층, 상기 칩탑재영역에 위치하여 상기 제1 배선층 및 상기 제2 배선층과 접속되는 칩, 상기 웨이퍼를 관통하는 관통홀 및 상기 관통홀을 충진하는 비아 및 상기 비아와 연결되는 적어도 하나의 전자소자를 포함하는 패키지 기판 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따르면, 패턴 사이즈는 감소시키고 부품 실장 밀도는 증가시키면서도 소정의 용량을 갖는 수동 소자를 내장할 수 있는 패키지 기판 및 그의 제조방법을 제공할 수 있다.

Description

패키지 기판 및 그의 제조방법{Package substrate and fabricating method of the same}
본 발명은 패키지 기판 및 그의 제조방법에 관한 것으로서, 보다 구체적으로, 패턴 사이즈는 감소시키고 부품 실장 밀도는 증가시키면서도 소정의 용량을 갖는 수동 소자를 내장할 수 있는 패키지 기판 및 그의 제조방법에 관한 것이다.
근래 전자 산업의 발달에 따라 전자부품의 고기능화 및 소형화에 대한 요구가 급증하고 있다.
이러한 추세에 대응하고자 패키지 기판 또한 회로패턴의 고밀도화가 요구되고 있으며, 이에 다양한 미세 회로패턴 구현 공법이 고안되어 적용되고 있다.
미세 회로패턴을 구현하는 방식 중 하나인 임베디드 공법(embedded process)은 회로가 절연재에 합침되어 있는 구조로, 제품 평탄도 및 강성을 향상시킬 수 있고 회로 손상이 적어 미세 회로패턴에 적합한 방식이다.
종래 임베디드 공법의 경우 패키지 또는 디바이스를 기판에 직접 실장 하거나 혹은 적층하여 기판을 구성하였다. 이러한 경우, 양면 혹은 단면상으로 실장시 전체적인 패키지 면적을 줄일 수 있는 장점이 있다.
이에 따라, 능동 소자(active device) 및 LRC 소자에 대한 임베디드 공법 및 구조에 대하여 많은 연구가 진행 되고 있다.
그러나, 종래 기술에 따라 전자소자가 내장되는 기판을 제조하는 경우 점착테이프의 사용 등으로 전자소자에 파손이 발생할 우려가 있고, 그 제조과정이 매우 복잡하다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 바텀 패키지의 상면에 금속 범프를 형성하고, 탑 패키지의 하면에 결합되는 솔더볼과 전자소자의 하면에 결합되는 솔더볼을 각각 금속 범프에 접합함으로써, 바텀 패키지에 전자소자를 적층함에 따라 요구되는 패키지 간의 간격을 확보함과 동시에 미세 피치에 대응할 수 있는 패키지 기판 및 그의 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위해서, 본 발명의 제1 실시 형태는,
상면에 칩탑재영역을 포함하는 캐비티가 형성된 웨이퍼, 상기 캐비티 내에 연장되어 형성된 제1 배선층 및 상기 제1 배선층과 이격되어 형성된 제2 배선층, 상기 칩탑재영역에 위치하여 상기 제1 배선층 및 상기 제2 배선층과 접속되는 칩, 상기 웨이퍼를 관통하는 관통홀 및 상기 관통홀을 충진하는 비아 및 상기 비아와 연결되는 적어도 하나의 전자소자를 포함하는 패키지 기판을 제공한다.
여기서, 상기 비아는 솔더 범프를 통하여 상기 전자소자 또는 외부소자와 접속될 수 있다.
또한, 상기 칩은 적층칩세라믹캐패시터(MLCC)일 수 있다.
또한, 상기 전자소자는 레지스터 및 인덕터 중에서 선택되는 적어도 하나일 수 있다.
그리고, 상기 웨이퍼는 실리콘으로 이루어질 수 있다.
또한, 상기 칩 및 상기 전자소자를 덮도록 형성되며, 상기 제1 배선층 및 상기 제2 배선층의 일부를 노출하는 절연층을 더 포함할 수 있다.
상기한 목적을 달성하기 위해서, 본 발명의 다른 실시 형태는,
웨이퍼 상면의 적어도 일 영역에 칩탑재영역을 포함하는 캐비티를 형성하는 단계, 상기 웨이퍼를 관통하는 관통홀 및 상기 관통홀을 충진하는 비아를 형성하는 단계, 상기 캐비티 내에 연장되는 제1 배선층 및 상기 제1 배선층과 이격되는 제2 배선층을 형성하는 단계 및 상기 제1 배선층 및 상기 제2 배선층과 접속되도록 상기 캐비티 내에 칩을 실장하는 단계를 포함하는 패키지 기판의 제조방법을 제공한다.
여기서, 상기 캐비티를 형성하는 단계 이전에, 상기 웨이퍼의 상면 및 하면 중 적어도 어느 한 면을 연마하는 단계를 더 포함할 수 있다.
또한, 상기 캐비티를 형성하는 단계는, 상기 웨이퍼의 상면에 제1 절연막을 형성하는 단계, 상기 제1 절연막을 식각하여 상기 캐비티 형성을 위한 제1 절연 패턴을 형성하는 단계 및 상기 제1 절연 패턴을 이용하여 상기 웨이퍼를 식각하여 상기 캐비티를 형성하는 단계를 포함할 수 있다.
또한, 상기 웨이퍼를 식각하여 상기 캐비티를 형성하는 단계는, 상기 웨이퍼를 수산화 칼륨(KOH) 용액을 이용한 습식 식각으로 수행될 수 있다.
또한, 상기 관통홀을 형성하는 단계는, 상기 웨이퍼의 상면 또는 하면에 제1 감광성 수지층을 형성하는 단계, 상기 제1 감광성 수지층을 노광 및 현상하여 제1 감광성 패턴을 형성하는 단계 및 상기 제1 감광성 패턴을 이용하여 상기 웨이퍼를 식각하여 상기 관통홀을 형성될 수 있다.
그리고, 상기 비아를 형성하는 단계는, 상기 관통홀 및 상기 캐비티를 포함하는 상기 웨이퍼의 표면에 제2 절연막을 형성하는 단계, 상기 제2 절연막 상에 도금 시드층을 형성하는 단계 및 전해 도금법을 이용하여 상기 관통홀에 도전성 물질을 충진하는 단계를 포함할 수 있다.
그리고, 상기 제1 배선층 및 상기 제2 배선층을 형성하는 단계는, 상기 웨이퍼의 상기 제1 배선층 및 상기 제2 배선층이 형성되지 않는 영역에 제2 감광성 패턴을 형성하는 단계, 상기 웨이퍼의 상면에 배선 물질을 형성하는 단계 및 상기 제2 감광성 패턴 및 상기 제2 감광성 패턴 상에 형성된 상기 배선 물질을 리프트-오프(lift-off)법을 이용하여 제거하는 단계를 포함할 수 있다.
또한, 상기 상기 캐비티 내에 칩을 실장하는 단계 이후에, 상기 웨이퍼를 리플로우하여 상기 칩과 상기 제1 배선층 및 상기 칩과 상기 제2 배선층을 각각 접합시키는 단계를 더 포함할 수 있다.
여기서, 상기 칩은 적층칩세라믹캐패시터(MLCC)일 수 있다.
여기서, 상기 전자소자는 레지스터 및 인덕터 중에서 선택되는 적어도 하나일 수 있다.
그리고, 상기 칩 및 상기 전자소자를 덮도록 상기 제1 배선층 및 상기 제2 배선층의 일부를 노출하는 절연층을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 비아와 상기 전자소자 또는 외부소자를 솔더 범프를 통하여 접속시키는 단계를 더 포함할 수 있다.
본 발명에 따르면, 패턴 사이즈는 감소시키고 부품 실장 밀도는 증가시키면서도 소정의 용량을 갖는 수동 소자를 내장할 수 있는 패키지 기판 및 그의 제조방법을 제공할 수 있다. 패키지 기판 및 그의 제조방법을 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 패키지 기판을 개략적으로 나타내는 상부 평면도이다.
도 2는 도 1의 II-II' 단면도이다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 패키지 기판을 형성하는 공정을 개략적으로 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하에서는 도 1 및 도 2를 참조하여, 본 발명의 제1 실시예에 따른 패키지 기판에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 패키지 기판(1)을 개략적으로 나타내는 상부 평면도이고, 도 2는 도 1의 II-II' 단면도이다.
본 발명의 제1 실시예에 따른 패키지 기판(1)은 상면에 칩탑재영역(T)을 포함하는 캐비티가 형성된 웨이퍼(10), 상기 캐비티(C) 내에 연장되어 형성된 제1 배선층(13a) 및 상기 제1 배선층(13a)과 이격되어 형성된 제1 배선층(13b), 상기 칩탑재영역(T)에 위치하여 상기 제1 배선층(13a) 및 상기 제1 배선층(13b)과 접속되는 칩(M), 상기 웨이퍼(10)를 관통하는 관통홀(T) 및 상기 관통홀(T)을 충진하는 비아(V) 및 상기 비아(V)와 연결되는 적어도 하나의 전자소자(R, L)를 포함하여 구성된다.
여기서, 상기 패키지 기판(1)은 상기 칩(M) 및 상기 전자소자(R, L)를 덮으며, 상기 제1 배선층(13a) 및 상기 제1 배선층(13b)의 일부를 노출하는 절연층(14)을 더 포함하여 구성될 수 있다.
여기서, 상기 웨이퍼(10)는 실리콘으로 이루어질 수 있으며, 상기 비아(V)는 솔더 범프(15)를 통하여 상기 전자소자(R, L) 또는 외부소자(16)와 접속될 수 있다.
또한, 상기 칩(M)은 적층칩세라믹캐패시터(MLCC)일 수 있으며, 상기 전자소자(R, L)는 레지스터 및 인덕터 중에서 선택되는 적어도 하나일 수 있다. 그러나, 상기 칩(M) 및 상기 전자소자(R, L)는 이에 한정되지 않는다.
이하에서는 도 도 3a 내지 도 3k를 참조하여, 본 발명의 실시예에 따른 패키지 기판을 형성하는 공정에 대하여 설명한다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 패키지 기판을 형성하는 공정을 개략적으로 나타내는 단면도이다.
본 발명의 일 실시예에 따른 패키지 기판(1)의 제조방법은, 웨이퍼(10) 상면의 적어도 일 영역에 칩탑재영역(T)을 포함하는 캐비티(C)를 형성하는 단계, 상기 웨이퍼(10)를 관통하는 관통홀(T) 및 상기 관통홀(T)을 충진하는 비아(V)를 형성하는 단계, 상기 캐비티(C) 내에 연장되는 제1 배선층(13a) 및 상기 제1 배선층(13a)과 이격되는 제1 배선층(13b)을 형성하는 단계 및 상기 제1 배선층(13a) 및 상기 제1 배선층(13b)과 접속되도록 상기 캐비티(C) 내에 칩(M)을 실장하는 단계를 포함한다.
도 3a에 도시된 것과 같이, 웨이퍼(10)의 상면에 제1 절연막(도시하지 않음)을 형성한 후, 제1 절연막을 식각하여 상기 캐비티(C) 형성을 위한 제1 절연 패턴(11a)을 형성한다. 여기서, 제1 절연막은 질화 실리콘(Si3N4)일 수 있으나, 제1 절연막을 이루는 물질은 이에 한정되지 않는다. 또한, 상기 제1 절연막의 식각 방법으로 RIE법을 이용할 수 있으나, 식각 방법은 이에 한정되지 않는다.
다음, 도 3b에 도시된 것과 같이, 상기 제1 절연 패턴(11a)을 마스크로 이용하여 웨이퍼(10)의 상면에 캐비티(C)를 형성한다. 여기서, 웨이퍼(10)는 제1 절연 패턴(11a)을 마스크로 이용하여 수산화 칼륨(KOH) 용액을 이용한 습식 식각으로 수행될 수 있으나, 습식 식각에 사용되는 용액은 이에 한정되지 않는다.
다음, 도 3c에 도시된 것과 같이, 웨이퍼(10)의 하면에 제1 감광성 수지층(도시하지 않음)을 형성한 후, 상기 제1 감광성 수지층을 노광 및 현상하여 제1 감광성 패턴(11b)을 형성한다.
다음, 도 3d에 도시된 것과 같이, 제1 감광성 패턴을 이용하여 웨이퍼(10)를 식각하여 관통홀(T)을 형성한다. 여기서, 상기 웨이퍼(10)의 식각 방법으로 RIE법을 이용할 수 있으나, 식각 방법은 이에 한정되지 않는다.
다음, 도 3e에 도시된 것과 같이, 관통홀(T) 및 캐비티(C)를 포함하는 웨이퍼(10)의 표면에 제2 절연막(12a)을 형성한 후, 상기 제2 절연막(12a) 상에 도금 시드층(도시하지 않음)을 형성한다. 여기서, 제2 절연막(12a)은 산화 실리콘(SiO2)일 수 있으나, 제2 절연막(12a)을 이루는 물질은 이에 한정되지 않는다.
다음, 도 3f에 도시된 것과 같이, 전해 도금법을 이용하여 상기 관통홀(T)에 도전성 물질을 충진하여 상기 비아(V)를 형성한다.
다음, 도 3g에 도시된 것과 같이, 상기 웨이퍼(10)에서 제1 배선층(13a) 및 제1 배선층(13b)이 형성되지 않는 영역에 제2 감광성 패턴(12b)을 형성한 후, 도 3h에 도시된 것과 같이, 상기 웨이퍼(10)의 상면에 배선 물질(13)을 형성한다. 상기 공정 후에는, 제1 배선층(13a) 및 제1 배선층(13b)이 형성될 곳에는 배선 물질(13)만 형성되고, 이외의 부분에는 제2 감광성 패턴(12b) 상에 배선 물질(13)이 함께 형성된다.
다음, 도 3i에 도시된 것과 같이, 리프트-오프(lift-off)법을 이용하여 제2 감광성 패턴(12b) 및 제2 감광성 패턴(12b) 상에 형성된 배선 물질(13)을 함께 제거한다. 웨이퍼(10)를 유기 용매에 넣고 살짝 흔들면, 제2 감광성 패턴(12b)을 녹이거나 녹이지는 않더라도 웨이퍼(10)와 제2 감광성 패턴(12b) 사이의 계면에 유기 용매가 침투하여, 제2 감광성 패턴(12b) 및 제2 감광성 패턴(12b) 상에 형성된 배선 물질(13)이 함께 제거될 수 있다. 이에 따라서, 원래 형성하고자 했던 곳에 제1 배선층(13a) 및 제1 배선층(13b)을 형성할 수 있게 된다.
다음, 도 3j에 도시된 것과 같이, 캐비티(C) 내에 칩(M)을 실장한 후, 웨이퍼(10)를 리플로우하여 칩(M)과 제1 배선층(13a) 및 칩(M)과 제1 배선층(13b)을 각각 접합시킨다. 여기서, 칩(M)은 적층칩세라믹캐패시터(MLCC)일 수 있다.
다음, 도 3k에 도시된 것과 같이, 전자소자(R, L)를 실잘한 후, 칩(M) 및 전자소자(R, L)를 덮도록 제1 배선층(13a) 및 제1 배선층(13b)의 일부를 노출하는 절연층(14)을 형성한다. 또한, 비아(V)와 전자소자(R, L) 또는 외부소자(16)를 솔더 범프(15)를 통하여 접속시켜 도 1 및 도 2에 도시된 패키지 기판(1)바와 같은 패키지 기판(1)을 완성한다.
본 발명에 따르면, 패턴 사이즈는 감소시키고 부품 실장 밀도는 증가시키면서도 소정의 용량을 갖는 수동 소자를 내장할 수 있는 패키지 기판 및 그의 제조방법을 제공할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 패키지 기판 10: 웨이퍼
11a: 제1 절연 패턴 11b:
13a: 제1 배선층 13b: 제2 배선층
14: 절연층 15: 솔더 범프
16: 외부소자 C: 캐비티
M: 칩 R, L: 전자소자
T: 칩탑재영역 V: 비아

Claims (18)

  1. 상면에 칩탑재영역을 포함하는 캐비티가 형성된 웨이퍼;
    상기 캐비티 내에 연장되어 형성된 제1 배선층 및 상기 제1 배선층과 이격되어 형성된 제2 배선층;
    상기 칩탑재영역에 위치하여 상기 제1 배선층 및 상기 제2 배선층과 접속되는 칩;
    상기 웨이퍼를 관통하는 관통홀 및 상기 관통홀을 충진하는 비아; 및
    상기 비아와 연결되는 적어도 하나의 전자소자
    를 포함하는 패키지 기판.
  2. 제1항에 있어서,
    상기 비아는 솔더 범프를 통하여 상기 전자소자 또는 외부소자와 접속되는 것을 특징으로 하는 패키지 기판.
  3. 제1항에 있어서,
    상기 칩은 적층칩세라믹캐패시터(MLCC)인 것을 특징으로 하는 패키지 기판.
  4. 제1항에 있어서,
    상기 전자소자는 레지스터 및 인덕터 중에서 선택되는 적어도 하나인 것을 특징으로 하는 패키지 기판.
  5. 제1항에 있어서,
    상기 웨이퍼는 실리콘으로 이루어진 것을 특징으로 하는 패키지 기판.
  6. 제1항에 있어서,
    상기 칩 및 상기 전자소자를 덮도록 형성되며, 상기 제1 배선층 및 상기 제2 배선층의 일부를 노출하는 절연층을 더 포함하는 것을 특징으로 하는 패키지 기판.
  7. 웨이퍼 상면의 적어도 일 영역에 칩탑재영역을 포함하는 캐비티를 형성하는 단계;
    상기 웨이퍼를 관통하는 관통홀 및 상기 관통홀을 충진하는 비아를 형성하는 단계;
    상기 캐비티 내에 연장되는 제1 배선층 및 상기 제1 배선층과 이격되는 제2 배선층을 형성하는 단계; 및
    상기 제1 배선층 및 상기 제2 배선층과 접속되도록 상기 캐비티 내에 칩을 실장하는 단계
    를 포함하는 패키지 기판의 제조방법.
  8. 제7항에 있어서,
    상기 캐비티를 형성하는 단계 이전에,
    상기 웨이퍼의 상면 및 하면 중 적어도 어느 한 면을 연마하는 단계를 더 포함하는 것을 특징으로 하는 패키지 기판의 제조방법.
  9. 제7항에 있어서,
    상기 캐비티를 형성하는 단계는,
    상기 웨이퍼의 상면에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 식각하여 상기 캐비티 형성을 위한 제1 절연 패턴을 형성하는 단계; 및
    상기 제1 절연 패턴을 이용하여 상기 웨이퍼를 식각하여 상기 캐비티를 형성하는 단계를 포함하는 것을 특징으로 하는 패키지 기판의 제조방법.
  10. 제9항에 있어서,
    상기 웨이퍼를 식각하여 상기 캐비티를 형성하는 단계는,
    상기 웨이퍼를 수산화 칼륨(KOH) 용액을 이용한 습식 식각으로 수행되는 것을 특징으로 하는 패키지 기판의 제조방법.
  11. 제7항에 있어서,
    상기 관통홀을 형성하는 단계는,
    상기 웨이퍼의 상면 또는 하면에 제1 감광성 수지층을 형성하는 단계;
    상기 제1 감광성 수지층을 노광 및 현상하여 제1 감광성 패턴을 형성하는 단계; 및
    상기 제1 감광성 패턴을 이용하여 상기 웨이퍼를 식각하여 상기 관통홀을 형성하는 것을 특징으로 하는 패키지 기판의 제조방법.
  12. 제7항에 있어서,
    상기 비아를 형성하는 단계는,
    상기 관통홀 및 상기 캐비티를 포함하는 상기 웨이퍼의 표면에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 도금 시드층을 형성하는 단계; 및
    전해 도금법을 이용하여 상기 관통홀에 도전성 물질을 충진하는 단계를 포함하는 것을 특징으로 하는 패키지 기판의 제조방법.
  13. 제7항에 있어서,
    상기 제1 배선층 및 상기 제2 배선층을 형성하는 단계는,
    상기 웨이퍼의 상기 제1 배선층 및 상기 제2 배선층이 형성되지 않는 영역에 제2 감광성 패턴을 형성하는 단계;
    상기 웨이퍼의 상면에 배선 물질을 형성하는 단계; 및
    상기 제2 감광성 패턴 및 상기 제2 감광성 패턴 상에 형성된 상기 배선 물질을 리프트-오프(lift-off)법을 이용하여 제거하는 단계를 포함하는 것을 특징으로 하는 패키지 기판의 제조방법.
  14. 제7항에 있어서,
    상기 캐비티 내에 칩을 실장하는 단계 이후에,
    상기 웨이퍼를 리플로우하여 상기 칩과 상기 제1 배선층 및 상기 칩과 상기 제2 배선층을 각각 접합시키는 단계를 더 포함하는 것을 특징으로 하는 패키지 기판의 제조방법.
  15. 제7항에 있어서,
    상기 칩은 적층칩세라믹캐패시터(MLCC)인 것을 특징으로 하는 패키지 기판의 제조방법.
  16. 제7항에 있어서,
    상기 전자소자는 레지스터 및 인덕터 중에서 선택되는 적어도 하나인 것을 특징으로 하는 패키지 기판의 제조방법.
  17. 제7항에 있어서,
    상기 칩 및 상기 전자소자를 덮도록 상기 제1 배선층 및 상기 제2 배선층의 일부를 노출하는 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 패키지 기판의 제조방법.
  18. 제7항에 있어서,
    상기 비아와 상기 전자소자 또는 외부소자를 솔더 범프를 통하여 접속시키는 단계를 더 포함하는 것을 특징으로 하는 패키지 기판의 제조방법.
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