KR20110104107A - 인-시튜 프로파일 측정을 위한 와전류 시스템 - Google Patents

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보구슬라우 에이. 스웨덱
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

와전류 모니터링 시스템은 신장된 코어를 포함할 수 있다. 하나 이상의 코일들은 웨이퍼 상에서 하나 이상의 전도성 영역들과 연결될 수 있는 발진 자기장을 생성하기 위해 신장된 코어와 연결될 수 있다. 코어는 충분한 신호 강도를 유지하면서 향상된 분해능을 제공하기 위해 웨이퍼와 관련하여 배치될 수 있다. 와전류 모니터링 시스템은 공진 주파수에서 발진 자기장을 생성하기 위해 DC-커플링된 한계 오실레이터를 포함할 수 있으며, 공진 주파수는 하나 이상의 전도성 영역들에 대한 변경의 결과로서 변할 수 있다. 와전류 모니터링 시스템은 실시간 프로파일 제어가 가능하도록 사용될 수 있다.

Description

인-시튜 프로파일 측정을 위한 와전류 시스템{EDDY CURRENT SYSTEM FOR IN-SITU PROFILE MEASUREMENT}
본 발명은 반도체 처리에 관한 것이고, 더욱 상세하게는 반도체 처리 동안에 하나 또는 그 이상의 전도성 영역들을 모니터링 하기 위한 시스템 및 기술에 관한 것이다.
집적 회로는 일반적으로 전도성, 반전도성 또는 절연 층들을 실리콘 웨이퍼 상에 순차적으로 증착시키고, 상기 층들을 후속 처리함으로써 기판(예를 들어, 반도체 웨이퍼) 상에 형성된다.
하나의 제조 단계로서 비-평면형 표면에 대해 충진재(filler) 층을 증착시키는 단계, 및 상기 비-평면형 표면이 노출될 때까지 상기 충진재 층을 평탄화시키는 단계를 포함한다. 예를 들어, 전도성 충진재 층은 절연 층 내의 트렌치들이나 홀들을 충전시키기 위해, 패턴화된 절연층 상에 증착될 수 있다. 그 후, 충진재 층은, 절연층의 상승된 패턴이 노출될 때까지, 연마된다. 평탄화 이후에, 절연 층의 상승된 패턴 사이에 남아있는 전도성 층 부분은 기판 상의 박막 회로들 사이에 전도성 경로들을 제공하는 비아, 플러그 및 라인들을 형성한다. 또한, 평탄화는 리소그래피를 위한 기판 표면을 평탄화시키기 위해 이용될 수 있다.
화학 기계적 연마(CMP)은 평탄화를 위한 한가지 방식이다. 이러한 평탄화 방식은, 기판이 캐리어 또는 연마 헤드 상에 장착되어야만 한다. 기판의 이러한 노출된 표면은 회전 연마 디스크 패드 또는 벨트 패드에 기대어 위치된다. 연마 패드는 "표준형" 패드 또는 고정된 연마 패드일 수 있다. 표준형 패드는 견고한 거친 표면을 가지는 반면, 고정된-연마 패드는 봉쇄 매체 내에 위치된 연마 입자들을 갖는다. 캐리어 헤드는 연마 패드에 대해 기판을 푸싱하기 위해 기판 상에 제어 가능한 로드를 제공한다. 적어도 하나의 화학적 반응제, 및 연마 입자들(표준형 패드가 사용됨)을 포함하여 연마 슬러리는 연마 패드의 표면에 공급된다.
반도체 처리 동안에, 기판 또는 기판 상의 층들의 하나 또는 그 이상의 특성들을 결정하는 것이 중요할 수 있다. 예를 들어, CMP 공정 동안에 전도성 층의 두께를 아는 것이 중요할 수 있고, 이에 의해 공정은 정확한 시간에 종료될 수 있다. 다수의 방식들이 기판 특성을 결정하는데 이용될 수 있다. 예를 들어, 광학 또는 커패시턴스 센서들이 화학 기계적 연마 동안에 인-시튜 모니터링을 위해 이용될 수 있다. 대안으로써(또는 추가로), 와전류 감지 시스템이 전도성 영역의 로컬 두께와 같은 파라미터들을 결정하기 위해 기판 상의 전도성 영역 내에 와전류를 유도하기 위해 이용될 수 있다.
높은 공간적 해상도의 와전류 측정치를 획득하고, 높은 신호대 잡음비를 갖는 와전류 측정치를 획득하기 위한 시스템 및 기술이 개시된다. 일반적으로, 일실시예에서 와전류 감지 시스템은 신장된 코어(elongated core)를 포함한다. 신장된 코어는 폭보다 큰 길이를 갖는다. 신장된 코어의 돌출부에 권선된 코일은 웨이퍼 상의 전도성 층의 제 1 영역과 같은 전도성 영역에 와전류를 유도하기 위해 시간-의존적 자기장을 생성한다. 와전류가 유도되는 제 1 영역 역시 폭보다 더 큰 길이를 갖도록 연장된다.
신장된 코어는 반도체 처리 장치의 웨이퍼 캐리어 근처에 위치될 수 있다. 예를 들어, 코어는 화학 기계적 연마 장치의 플래튼 내에 적어도 부분적으로 위치되어, 플래튼과 결합되는 연마 패드의 상부 표면 근처에 돌출부의 상부 표면이 위치되어질 수 있다. 신장된 코어는 MnZn 페라이트, NiZn 페라이트, 또는 다른 페라이트와 같은 페라이트 물질을 포함할 수 있다. 신장된 코어는 파릴렌과 같은 물질로 코팅될 수 있다.
일반적으로, 일실시예에서, 일방법은 다수의 처리 파라미터들을 이용하여 웨이퍼 상의 전도성 층을 처리하는 단계를 포함한다. 예를 들어, 금속층은 CMP 장치를 이용하여 연마될 수 있고, 처리 파라미터들은 슬러리 화합물 뿐만 아니라, 연마 헤드에 적용된 압력 프로파일을 포함할 수 있다.
와전류는, 폭보다 더 큰 길이를 갖는 제 1 영역인, 웨이퍼 상의 전도성 층의 제 1 영역에 유도될 수 있다. 와전류는 신장된 코어에 권선된 코일에 전류에 위해 생성된 시간-의존적 자기장을 이용하여 유도될 수 있다.
두께 데이터는 제 1 영역에 유도된 와전류에 기초한 제 1 영역 내의 전도성 층에 대해 획득된다. 와전류는 전도성 층의 제 2 영역에 유도될 수 있고, 제 2 영역에 대해 측정된 두께가 획득될 수 있다. 제 1 영역 및 제 2 영역에 대해 측정된 두께 데이터는 프로파일 에러 결정을 위해, 목표된 두께 프로파일과 비교될 수 있다. 프로파일 에러가 최소 목표된 에러를 초과하면, 하나 또는 그 이상의 처리 파라미터들이 변화될 수 있다.
제 1 영역의 폭은 약 1mm 이하일 수 있어서, 제 1 영역에서의 시스템의 공간적 해상도는 약 1mm 정도이다. 폭은 약 1mm 내지 약 3mm일 수 있다.
일반적으로, 일실시예에서, 화학 기계적 연마 장치는 코일에 시간-의존적 전류를 발생시키기 위해 직류 결합 한계 오실레이터(marginal oscillator)를 포함하고, 상기 코일은 웨이퍼 상의 전도성 영역 부분과 결합시키기 위해 시간-의존적 자기장을 생성시킨다. 한계 오실레이터는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하여 긴-꼬리(long-tailed) 쌍을 형성한다. 한계 오실레이터는 제 1 트랜지스터의 베이스를 통해 DC 피드백을 제공하기 위해, 제 1 트랜지스터와 결합된 제 3 트랜지스터를 포함한다.
한계 오실레이터는 코어와 커패시터와 함께 결합된 코일을 포함하는 회로의 공진 주파수에서 시간-의존적 구동 전류를 생성할 수 있다. 제 3 트랜지스터는 제 1 트랜지스터의 베이스에 구동 전류 피드백을 제공함으로써, 한계 오실레이터가 시간-의존적 구동 전류를 발생시키도록 초래하여 코일과 커패시터 양단의 전위차가 일반적으로 일정한 크기로 유지된다.
일반적으로, 일실시예에서, 일방법은 코일과 커패시터와 함께 결합된 코일을 포함하는 회로의 공진 주파수에서 시간-의존적 구동 전류를 생성하는 단계를 포함하고, 한계 오실레이터에 의해 생성된 시간-의존적 전류는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하여 긴 꼬리 쌍(long-tailed pair)을 형성한다. 일방법은 웨이퍼 상의 전도성 층의 제 1 영역에 와전류를 유도하는 단계를 포함하고, 이떼 와전류는 코일에 의해 생성된 시간-의존적 자기장에 의해 유도된다. 상기 방법은 코일과 커패시터 양단의 전위차 크기를 결정하는 단계, 및 원하는 전위차 크기를 유지하기 위해 제 1 트랜지스터의 베이스에 결합된 제 3 트랜지스터로부터 직류 피드백에 기초하여 시간-의존적 구동 전류를 조정하는 단계를 포함한다. 상기 방법은 시간-의존적 구동 전류에 기초하여 제 1 영역의 하나 이상의 파라미터들을 결정하는 단계를 포함한다.
하나 또는 그 이상의 구현예들의 상세사항은 첨부된 도면들 및 아래의 상세한 설명에서 개시된다. 본 발명의 다른 특징들 및 장점들은 상세한 설명, 도면들 및 청구항들로부터 자명해질 것이다.
도 1은 실시간 프로파일 제어를 구현하는 방법을 도시한다.
도 2a와 2b는 와전류 모니터링 시스템의 실시예들의 개략도이다.
도 3a와 3b는 개선된 선형성 및 신호대잡음비를 위한 와전류 모니터링 시스템의 일 실시예를 도시한다.
도 4는 일 실시예에 따라 연마 종료점 또는 전도성 층의 두께를 결정하는데 사용될 수 있는 방법을 도시한다.
도 5는 와전류 모니터링 시스템을 포함하는 화학 기계적 연마 장치의 일 실시예를 도시한다.
도 6a와 6b는 와전류 모니터링 시스템에 사용하기 위한 신장된 코어(elomgated core)의 일 실시예에 대한 측면도 및 평면도이다.
도 7a와 7b는 와전류 모니터링 시스템에 사용하기 위한 신장된 코어의 또 다른 실시예에 대한 측면도 및 평면도이다.
도 8a 내지 8c는 사용될 수 있는 코어 차폐의 실시예들을 도시한다.
도 9a 및 9b는 일 실시예에 따라 기다란 코어를 사용하는 화학 기계적 연마 장치의 평면도 및 측면도이다.
도 10a 및 10b는 일 실시예에 따라 기다란 코어를 사용하는 화학 기계적 연마 장치의 평면도이다.
도 11은 일 실시예에 따른 연마 패드에 인접하게 위치한 코어의 측면도이다.
도 12는 화학 기계적 연마 장치의 일 실시예에 대한 개략적인 투시등각도이다.
도 13은 일 실시예에 따라 플래튼(platen)과 관련하여 코어의 위치를 도시하는 측면도이다.
여러 도면들에서 동일한 참조기호는 동일한 부재를 나타낸다.
일부 반도체 프로세스에서, 기판 상의 전도성 영역의 두께를 아는 것은 중요하다. 예컨대, 금속 화학 기계적 연마 처리의 종료점을 결정하기 위해 금속층의 두께를 모니터링하는 것이 필요할 수 있다. 이러한 연마 프로세스는 금속층의 두께와 관련한 측정값에 기초하여 결정될 수 있다.
전도체의 두께는 웨이퍼와 같은 기판 상의 상이한 영역에서 측정될 수 있다. 예컨대, 웨이퍼 상의 상이한 영역에서 금속층의 두께는 프로세싱이 웨이퍼에서 균일하게 처리되는 것을 보장하기 위해 모니터링될 수 있다. (총체적으로 웨이퍼의 "프로파일"로 불리는) 웨이퍼 영역에 대한 두께 정보는 웨이퍼를 가로지르는 원하는 균일성(desired cross-wafer uniformity)을 얻기 위해 실시간으로 처리 파라미터를 조절하는데 사용될 수 있다. 예컨대, 화학 기계 연마 프로세스에서, 웨이퍼 상의 상이한 영역에서 금속층의 두께가 모니터링되고, 검출된 불-균일성은 CMP 시스템이 실시간으로 연마 파라미터를 조절할 수 있게 한다. 이러한 프로파일 제어는 실시간 프로파일 제어(RTPC)로 불릴 수 있다.
도 1은 반도체 처리 동안 RTPC를 구현하는데 사용될 수 있는 방법(100)을 도시한다. 웨이퍼 상에 전도 층이 처리될 수 있다(110). 예컨대, 웨이퍼 상의 구리층은 다중-구역 헤드(multi-zone head)를 포함한 CMP 장치에 의해 연마될 수 있다. 웨이퍼가 연마되는 동안, 프로파일 데이터는 웨이퍼 상의 소정의 영역에 대해 얻어질 수 있다(120). 예컨대, 와전류 감지 시스템에 의해 생성된 자기장과 결합된 구리층의 일부분의 두께와 관련한 와전류 데이터가 연마동안 얻어질 수 있다.
프로파일 데이터는 처리될 수 있다(130). 예컨대, 신호 처리 알고리즘은 웨이퍼의 특정 영역에서의 와전류 측정값을 등식화하는데 사용될 수 있다. 다음에 처리된 프로파일 데이터는 프로파일 에러가 최소 허용가능한 에러보다 큰지를 결정하기 위해 원하는 프로파일 데이터와 비교될 수 있다(150). 만약 크지 않다면, 처리 파라미터는 바뀌지 않고, 또한 프로파일 데이터는 웨이퍼의 상이한 영역에 대해 얻어질 수 있다(160). 예컨대, 와전류 센서는 웨이퍼와 관련하여 해석될 수 있고, 이로써 웨이퍼의 중심으로부터 상이한 방사 거리에 있는 영역에 대한 추가의 프로파일 정보가 얻어질 수 있다. 도 1의 웨이퍼의 상이한 영역들에 대한 개별 이산 단계들로 도시된, 획득 및 처리 데이터의 프로세스는 일반적으로 연속적으로 그리고 동시에 발생할 수 있으며, 데이터 획득은 웨이퍼와 관련하여 와전류 센서의 상대적인 해석에 비해 짧은 시간단위로 발생한다.
만약 에러가 최소 허용 에러보다 크다면, 하나 이상의 프로세스 변수가 바뀔 수 있다(170). 예컨대, CMP 시스템은 연마 균일성을 향상시키기 위해서 다중-구역 헤드의 하나 이상의 구역의 압력과 같은 변수를 증가시킬 수 있다(이로써 측정된 프로파일의 에러를 감소시킨다).
상기 언급한 바와 같이, 프로파일 정보는 와전류 감지를 이용하여 얻어질 수 있다. 와전류 감지를 이용함으로써, 발진 자기장은 웨이퍼 상의 전도성 영역에서 와전류를 유도한다. 와전류는 와전류 감지 시스템에 의해 발생한 자속선과 커플링된 영역에서 유도된다. 도 2a는 와전류 감지 시스템(200)의 일부에 대한 개략도이다. 시스템(200)은 관심되는 전도성 영역(230)(즉, 반도체 웨이퍼 상의 금속층의 일부분)과 커플링될 수 있는 발진 자기장(220)을 생성하기 위한 구동 코일(210)을 포함한다. 구동 코일(210)은 MnZn, 또는 NiZn 페라이트와 같은 페라이트 물질로 형성될 수 있는 코어(205) 둘레에 감겨있다. 코어(205)는 일반적으로 원주 대칭형 코어이거나, 도 6a 및 6b 또는 도 7a 및 7b에 도시된 것과 같은 기다란 코어일 수 있으며, 이에 대해서는 하기에서 설명한다.
발진 자기장(220)은 전도성 영역(230)에서 국부적으로 와전류를 발생시킨다. 와전류는 전도성 영역(230)이 감지 코일(240) 및 커패시터(250)와 병렬인 임피던스 소스로서 작용하게 한다. 전도성 영역(230)의 두께가 바뀜에 따라, 임피던스가 바뀌고, 이로써 시스템의 Q-팩터도 바뀐다. Q-팩터의 변화를 검출함으로써, 와전류 감지 메커니즘은 와전류의 세기 변화를 감지할 수 있으며, 이로써 전도성 영역의 두께 변화도 감지할 수 있다. 따라서, 와전류 감지 시스템은 전도성 영역의 두께와 같은 전도성 영역의 파라미터를 결정하는데 사용될 수 있거나, 연마 종료점과 같은 관련 파라미터를 결정하는데 사용될 수 있다. 비록 상기에서 특정 전도성 영역의 두께를 설명하였지만, 코어(205)와 전도성 층의 상대 위치가 바뀔 수 있고, 이로써 다수의 상이한 전도성 영역에 대한 두께 정보를 얻을 수 있다.
일부 실시예에서, Q-팩터의 변화는 고정된 구동 주파수 및 진폭에 대해 시간함수로서 와전류 진폭을 측정함으로써 검출될 수 있다. 와전류 신호는 정류기(260)를 사용하여 정류될 수 있고, 진폭은 출력부(270)를 통해 모니터링된다. 선택적으로, Q-팩터(factor)의 변화는 시간의 함수로서 와전류(eddy current)를 측정함으로써 검출될 수 있다. 도 2b는 위상 검출기(290)를 이용하여 시간의 함수로서 위상을 모니터링하는 시스템(280)을 나타낸다.
도 2a 및 도 2b의 시스템은 기판상에 전도성 층의 두께를 측정하는데 사용될 수 있다. 그러나 소정의 구현에 있어서, 높은 신호 대 잡음(noise) 비율 및/또는 개선된 공간 분해능 및 선형성을 갖는 와전류 감지 시스템이 요구될 수 있다. 예를 들어, RTPC 분야에서, 요구되는 크로스-웨이퍼(cross-wafer) 균일성을 얻기 위해서는 개선된 와전류 감지 시스템이 요구된다. 도 3a 및 도 3b는 개선된 신호 대 잡음 비율 및 선형성에 대한 와전류 감지 시스템을 나타내며, 도 6a, 6b, 7a 및 7b는 개선된 공간 분해능을 위해 사용될 수 있는 코어 설계를 나타낸다. 이들 기술중 하나 또는 모두는 와전류 감지를 개선하는데 사용될 수 있다.
도 3a는 보다 선형이며, 더욱 안정한 와전류 감지 시스템(300)을 나타내며, 도 2a 및 도 2b에 도시된 시스템보다 높은 신호 대 잡음 비율을 제공한다. 시스템(300)은 코어(310)(예를 들어, 일반적으로 실린더형인 대칭 코어, 도 5a 및 도 5b 또는 도 6a 및 6b에 도시된 길게 신장된 코어 또는 다른 코어)와 결합된 코일(320)을 포함한다. 동작시, 전류 발생기(330)(예를 들어, 한계 오실레이터(marginal oscillator) 회로에 기초한 전류 발생기)는 코일(320)(인턱턴스 L을 가짐) 및 캐패시터(315)(캐패시턴스 C를 가짐)에 의해 형성된 LC 탱크 회로의 공진 주파수에서 시스템을 구동시킨다. V0 진폭을 갖는 시간-의존 전압은 정류기(335)를 사용하여 정류되며 피드백 회로(337)에 제공된다. 피드백 회로(337)는 일정한 전압 V0 진폭을 유지하기 위해 전류 발생기(330)에 대해 유도 전류를 검출한다. 이러한 시스템에 대해, 구동 전류의 크기는 전도막 두께에 비례하게 도시될 수 있다. 한계 오실레이터 회로 및 피드백 회로는 US 특허 No. 4,000,458호, 및 "Contactless Measurement of Semiconductor Conductivity by Radio Frequency-Free-Carrier Power Absorption"(G.L. Miller, D.A.H. Robinson) 및 J.D.Wiley, Review of Scientific Instruments, vol.47, No. 7(1976년 7월)에 상세히 개시되며, 이들 문헌은 본 명세서에서 참조된다.
이러한 시스템(300)을 사용하여 다수의 장점이 달성될 수 있다. 자기장이 전도성 영역에서 과도하게 감쇄되지 않도록 동작 주파수가 충분히 낮은 한, 구동 전류는 전도성 영역 두께와 선형이다. 부가적으로, 발진 진폭은 고정되기 때문에, 고도의 선형성 RF 정류기가 필요하지 않다. 상기 시스템은 LC 탱크 공진 곡선의 피크치에서 동작하기 때문에, 신호 대 잡음 비율이 다른 측정 방법에 비해 개선된다.
또한, 시스템(300)은 빠른 응답(예를 들어, 약 50 마이크로초 정도의 응답 시간이 달성될 수 있다)을 제공하며, 도 2a 및 도 2b의 구현시보다 보다 동작 및 분석이 간단하다. 마지막으로, 시스템(300)은 개별 구동 및 감지 코일 보다 단일 코일을 요구하여 복잡성이 감소되고 권선 공간이 절약된다.
도 3b는 회로 발생기(330)가 제 1 트랜지스터(340), 제 2 트랜지스터(350) 및 제 3 트랜지스터(360)를 포함하는 한계 오실레이터 회로와 결합된 개선된 직류(DC)를 포함하는 시스템(300)의 구현을 나타낸다. 제 1 트랜지스터(340) 및 제 2 트랜지스터(350)는 긴-꼬리 쌍(long-tailed pair)을 형성한다; 즉, 이들은 실질적으로 동일한 트랜지스터들이며, 구동 전류(I)는 선택적으로 제 1 트랜지스터(340) 및 제 2 트랜지스터(350)를 통해 전환된다. 제 3 트랜지스터(360)는 제 1 트랜지스터(340)의 베이스와의 커플링을 통해 긴-꼬리 쌍에 DC 피드백을 제공한다. 일반적으로, 큰 발진 진폭(V0)(예를 들어, 4볼트 피크-대-피크)가 사용된다. 구동 전류(I)는 트랜지스터(340)에 대한 콜렉터 전류의 평균값을 측정함으로써 검출된다.
제 1 트랜지스터(340), 제 2 트랜지스터(350), 및 제 3 트랜지스터(360)를 사용하여 형성된 한계 오실레이터는 코어(375) 부근에 권선된 코일(370)에서 시간-의존 전류를 발생시킨다. 시간-의존 전류는 전도성 층의 일부와 결합되는 시간-의존 자기장을 발생시켜, 로컬 두께 정보를 제공한다. 피드백은 정류기(392), 기준 전압(393), 및 집적기(394)를 포함하는 진폭 안정화 루프(391)를 이용하여 제공된다. 정류기(392)는 피크 스트레쳐(peak stretcher)일 수 있고 기준 전압(393)은 +2 Volt일 수 있으며, LC 탱크 회로에 대해 4볼트 피크 대 피크 RF 진폭을 유도한다.
상기 언급한 바와 같이, 한계 오실레이터가 LC 탱크 회로의 공진 주파수에서 동작하는 경우, 상수 Vo를 유지하는데 요구되는 구동 전류의 크기는 전도성 층의 두께에 선형으로 관련된다. 공진시, 손실은 저항성이고 평행한 손실 저항(Rp)(390)으로서 모델링될 수 있다. Rp는 탱크 회로 저항(RT)(예를 들어, 코일 와이어의 저항 포함) 및 샘플 로딩 저항(Rs)을 포함한다. 저항은 하기의 식(1)에 도시된 것처럼 관련된다.
Figure pat00001
식(1)
탱크 회로의 공진 주파수에서, I, Vo, 및 Rp는 옴의 법칙과 관련된다. 따라서, 샘플 로딩 저항이 변함에 따라, Vo 변화를 유지하기 위해 구동 전류가 필요하다. 따라서, 구동 전류(I)는 로딩 저항(Rs)의 측정치이며 전도성 층의 로컬 두께와 관련된다.
도 3b이 한계 오실레이터는 다른 한계 오실레이터 설계에 대해 상당한 장점을 제공한다. 먼저, DC로부터 트랜지스터의 차단(cutoff) 주파수 범위의 주파수에서 동작한다. 둘째, 높은 전류 레벨과 호환성이 있다(즉, ㎷ 이외의 전압이 사용될 수 있다). 마지막으로 모두 간단하고 안정적이다.
시스템(300)은 도 4의 프로세스(400)에 따라 웨이퍼 상의 전도성 층을 모니터링하는데 사용된다. 예를 들어, 프로세스(400)는, 전도성 층을 갖는 웨이퍼가 연마되는 동안, 그리고 코어가 웨이퍼에 대해 이송되는 동안 수행된다. 발진 자기장은 한계 오실레이터 회로를 사용하여 발생될 수 있으며, 발진 자기장은 웨이퍼 상의 전도성 층의 일부와 결합된다(410). 연마 패드에 근접하게 위치된 와전류 감지 시스템에 대해, 발진 자기장은 상기 패드를 통해 전도성 층의 부분으로 연장된다.
전압(Vo)이 모니터링되며, Vo는 와전류 감지 시스템의 코일 및 캐패시터에 대한 시간-의존 전위차의 크기이다. 한계 오실레이터에 대한 구동 전류가 모니터링된다(420). 구동 전류는 일정한 Vo을 유지하도록 구성된다(430). 구동 전류가 전도성 층의 두께와 선형으로 관련된 일정한 진폭을 유지하는데 필요하기 때문에, 구동 전류는 전도성 층의 로컬 두께 및/또는 연마 종료점을 검출하기 위해 사용될 수 있다(440). 상기 방법(400)은 연속적으로 동시적으로 수행될 수 있으나, 이들은 개별적으로 수행될 수도 있다.
본 명세서 및 도 3a 및 3b에 도시된 와전류 감지 시스템은 강화된 신호 대 잡음 비율, 강화된 선형성, 및 강화된 안정성을 제공한다. 추가적인 장점들은 개선된 공간 분해능을 갖는 와전류 감지 시스템을 제공함으로써 얻어질 수 있다. 개선된 공간 분해능은 RTPC에 대해 특히 바람직하다. 높은 해상도를 얻음으로써 웨이퍼 프로파일 정보는 처리 파라미터의 보다 정확한 조절을 허용하여, 작은 CD를 갖는 장치의 제조를 가능케 한다. 본 명세서에서 개시된 시스템 및 기술들은 높은 해상도의 와전류 시스템에 사용될 수 있는 코일 기하학구조를 제공한다.
공간 해상도를 높이는 한 가지 방법은 웨이퍼의 보다 적은 면적에 자계가 결합하도록 코어/코일 시스템의 크기를 줄이는 것이다. 도 5는 플래튼(530)이 회전할 때 기판(510) 아래를 스쳐 지나가는 코어(505)를 포함하는 와전류 감지 시스템(500)의 평면도를 나타낸다. 컴퓨터(도시 생략)는 감지된 와전류 신호(미가공 또는 처리된)를 다수의 샘플 구역(596)으로 세분할 수 있다. 도 5에 나타낸 바와 같이, 시스템의 공간 해상도는 코일(505)의 돌출부들간 거리로 제한된다(코어와 전도성 영역간 거리나 코어 형상과 같은 다른 파라미터들이 시스템의 공간 해상도에 영향을 줄 수도 있음에 유의함). 플래튼(530)은 플래그 센서(550)에 의해 감지되는 플래그(540)를 포함하여 플래튼(530)의 회전 위치를 결정할 수 있다.
공간 해상도는 코어/코일 시스템의 크기를 감소시킴으로써 개선될 수도 있지만, 측정 품질에 용납하기 어려운 손상 없이 코어/코일 시스템의 크기를 감소시키는 것은 어려울 수 있다. 다수의 설계 고려 사항이 최소 코일 크기에 대한 한계를 제시할 수 있다. 예를 들어, 원하는 값의 주파수, 동적 임피던스 및 양호도가 최소 코어 크기에 대한 한계를 제시할 수도 있다.
와전류 감지에 대한 바람직한 주파수 범위는 응답 시간 고려 사항(주파수가 높을수록 응답이 빨라질 수 있다) 및 표피 심도 고려 사항을 기초로 선택될 수도 있다. 전자 복사의 주파수(즉, 자계의 주파수)가 증가함에 따라, 표피 심도(자계가 침투하는 거리의 측정치)가 감소한다. 층 두께를 정확히 측정하기 위해, 자계는 전체 두께를 침투해야 한다.
양호도 및 동적 임피던스 모두의 한계는 전자 루프에서 불편하게 큰 전류를 스위칭할 필요를 막는다.
표 1은 최소 코어 크기를 한정할 수 있는 주파수, 동적 임피던스 및 양호도에 대한 일부 바람직한 값들을 나타낸다. 표 1의 주파수 값은 약 1.5 미크론 두께까지의 구리 막에 기초하며, 다른 재료 및/또는 두께에 대해서는 다른 주파수 값이 적절할 수도 있다. L은 도 3b의 코일(370)과 같은 코일의 인덕턴스를 나타내고, C는 도 3b의 커패시터(380)와 같은 커패시터의 커패시턴스를 나타내고, Z는 코일 및 커패시터 시스템의 언로드된 동적 임피던스를 나타내며, RP는 LC 회로와 전도성 층의 병렬 손실 저항을 모두 포함하는 병렬 손실 저항을 나타낸다.
파라미터 값 설계 가이드라인

주파수
Figure pat00002
≤ 350 ㎑

동적 임피던스
Figure pat00003
≥ 100 Ω

양호도
Figure pat00004
≥ 10
표 1에 기재된 것과 같은 설계 가이드라인은 작은 코어에는 이루기 어려울 수도(또는 불가능할 수도) 있다. 예를 들어, 코어의 크기가 감소함에 따라, 직렬 손실 저항이 증가한 보다 가는 전선이 일반적으로 요구된다. 따라서 코어 크기가 감소함에 따라 시스템의 Q-인자가 감소한다.
현재 발명자들은 한 방향은 길고 다른 방향은 좁은 코어를 이용함으로써 수직 방향으로의 공간 해상도를 트레이드 오프 할 수 있음을 알아냈다. 도 6a 및 6b는 시스템의 Q-인자의 상당한 손상 없이 고해상도 와전류 측정치들을 제공하는데 사용될 수 있는 코일/코어 시스템(600)의 측면도 및 평면도를 나타낸다. 가늘고 긴 코어(610)는 일반적으로 "E"자형, 즉 뒷부분에서부터 위쪽으로 늘어나는 3개의 돌출부를 갖는다. 도 6b에 나타낸 바와 같이, 코어(610)는 코어(610)의 폭(W)보다 큰 길이(L)로 연장한다. 코어(620)는 중앙 돌출부 둘레에 감길 수 있다. 코일(620)은 커패시터(630)와 결합할 수 있다. 도 2a 및 2b의 시스템(200)과 같은 와전류 감지 시스템의 실시예에서, 개별 감지 및 구동 코일들이 사용될 수 있다.
일부 실시예에서, 코일(620)과 같은 코일은 리츠선(일정한 패턴의 비틀림 및 꼬임 길이로 함께 모인 또는 짜인 개별 막 절연 전선으로 구성된 편조선)일 수도 있으며, 이는 와전류 감지에 일반적으로 사용되는 주파수에 대해 솔리드 전선보다 손실이 적을 수 있다. 코어(610)는 MnZn 페라이트일 수도 있고 NiZn 페라이트일 수도 있다. 예를 들어, 코어(610)는 파릴렌과 같은 재료로 코팅되어 코어(610)의 기공에 물이 들어가는 것을 막고 코일 단락을 막을 수 있다.
도 7a 및 7b는 감지된 신호의 상당한 손상 없이 고해상도 와전류 측정치를 제공하는데 대안으로 사용될 수 있는 다른 코일/코어 시스템(700)의 측면도 및 평면도를 나타낸다. 가늘고 긴 코어(710)는 일반적으로 "U"자형, 즉 뒷부분의 양 단부로부터 위쪽으로 늘어나는 2개의 돌출부를 갖는다. 도 7b에 나타낸 바와 같이, 코어(710)는 코어(710)의 폭(W)보다 큰 길이(L)로 연장한다. 코어(720)는 2개의 돌출부 둘레에 감길 수 있으며, 커패시터(730)와 결합할 수 있다. 또한, 도 2a 및 2b에 나타낸 것과 같은 실시예에서, 개별 감지 및 구동 코일들이 사용될 수 있다. 도 7c는 U-자형 코어에 대한 다른 권선 방식의 측면도를 나타낸다. 도 7c에 나타낸 바와 같이, 코일(720)은 "도 8" 구성의 두 돌출부 사이에 감길 수 있다.
일부 실시예에서, 코일은 자속선이 보다 정확히 전도성 층의 특정 부분을 향하여 공간 해상도를 개선하도록 차폐될 수도 있다. 코일의 차폐 결과 Q-인자가 감소하여, 도시한 차폐 구성이 Q-인자에 대한 너무 많은 손상 없이 충분한 방향의 자속선을 제공해야 함에 유의한다. 도 8a 내지 8c는 사용될 수 있는 다른 차폐 구성을 나타낸다. 도 8a는 코어(800)에 가장 가까운 실드(810)의 측면도를 나타낸다. 실드(810)는 와전류 감지 시스템에 의해 발생한 시간 의존 자계로 인해 실드(810)에 와전류가 유도되지 않도록 갭(도시 생략)을 가질 수 있다. 실드(810)는 박판 알루미늄으로 만들어질 수 있다. 도 8b는 박판 알루미늄으로 만들어질 수도 있는 실드(820)의 평면도 및 측면도를 나타낸다. 평면도는 실드(820)에서 와전류 발생을 막기 위한 갭(825)을 나타낸다. 도 8c는 구리 테이프를 사용하여 형성된 실드(830)의 평면도를 나타낸다. 구리 테이프의 제 1 단부(836)와 제 2 단부(837) 사이의 갭(835)은 실드(830)에서 와전류 발생을 막는다.
도 9a 및 9b는 (도 6a 및 6b의 코어(610) 또는 도 7a 및 7b의 코어(710)와 비슷할 수도 있는) 가늘고 긴 코어(910)에 대한 기판(920)의 상대적 위치의 평면도 및 측면도를 나타낸다. 반지름(R)을 갖는 웨이퍼(920)의 중심을 지나 슬라이스(A-A')를 통한 스캔에 대해, 코어(910)는 그 긴 축이 웨이퍼(920)의 반지름에 수직이 되도록 방향이 맞춰진다. 코어(910)는 도시한 바와 같이 웨이퍼의 지름에 대해 이동된다. 코어(910) 둘레에 감긴 코일에 의해 발생한 자계는 가늘고 길며 폭보다 길이가 긴 전도성 영역에 와전류를 유도한다. 그러나, 길이 및 폭은 일반적으로 코어(910)의 길이 및 폭과 동일하지 않으며, 전도성 영역의 애스팩트비 및 단면 또한 일반적으로 코어(910)와는 다르다.
도 9a 및 도 9b의 구성은 반경의 제 1 및 최종 세그먼트(930)를 따라 코어(910)가 횡단함에 따라, 웨이퍼(920)의 대부분의 슬라이드(A-A')에 대한 개선된 해상력을 제공할 수 있지만, 코어(910)의 일부는 기판 부근에 있지 않다. 따라서, 세그먼트(930)에 대한 측정은 덜 정확하며 코어(910)의 최대 원하는 길이(L) 상에 제한을 둔다. 부가적으로, 코어(910)가 웨이퍼(920)의 중심부로 접근함에 따라, 큰 방사상 범위가 샘플링된다. 따라서, 특정 방사상 거리(r
Figure pat00005
R)에 대한 공간 분해능은 r
Figure pat00006
0의 공간 분해능 보다 크게 개선된다.
상기 설명된 것처럼, 코어(910)의 길이(L)는 그의 폭(W) 보다 크다. 즉, 종횡비(W/L)는 1보다 크다. L, W에 대한 차이 값 및 L/W는 상이한 실시를 위해 사용될 수 있다. 예를 들어, W는 밀리미터의 프렉션(fraction)에서 센티미터 이상의 범위일 수 있는 반면, L은 약 밀리미터(작은 W의 값에 대해)에서 10 센티미터 이상의 범위일 수 있다.
특정 실시에서, W는 대략 일 밀리미터 내지 약 10 밀리미터 사이인 반면, L은 약 1센티미터 내지 약 5 센티미터 사이이다. 특히, 도 6a 및 도 6b의 코일(610)과 같은 코일은 약 5 밀리미터의 폭을 가며, 각각의 돌출부는 약 1 밀리미터의 폭을 가지며 인접한 돌출부들 사이의 각각의 공간은 약 일 밀리미터이다. 길이는 약 20 밀리미터일 수 있다. 높이는 약 5 밀리미터일 수 있고, 더욱 많은 코일 권선을 허용하도록 필요시 증가될 수 있다. 도 7a 및 도 7b의 코일(710)과 같은 코일에 대해, 길이는 약 2 센티미터일 수 있고 폭은 약 2.5 밀리미터일 수 있다. 각각의 돌출부는 약 1 밀리미터의 폭을 가지며, 돌출부들 사이의 공간은 약 1.5 밀리미터이다. 높이는 약 3 밀리미터이다. 물론, 주어진 값은 예시적인 것으로 다른 다양한 구성이 가능하다.
소정의 실시에서, 길게 신장된 코어의 긴축은 기판 반경에 정확히 수직이 아닐 수 있다. 그러나, 길게 신장된 코어는 특히, 웨이퍼 에지 부근에서 이용가능한 코어 기하학구조에 대해 여전히 개선된 분해능을 제공한다. 도 10a는 길게 신장된 코어(1010)가 플래튼(1020) 밑면에 위치되는 실시를 나타낸다. 기판(1030) 밑면으로의 스위핑 이전에, 코어(1010)는 위치(1015)에 있다. 위치(1015)에서, 코어(1010)는 기판(1030)의 반경에 대략 수직으로 위치된다. 따라서, r
Figure pat00007
R에 대해, 코어(1010) 부근에 감긴 코일에 의해 산출되는 자계와 결합되는 전도성 층의 부분은 웨이퍼 중심부로부터 동일한 방사상 간격에 있게 된다. 플래튼(1020) 및 기판(1030) 모두는 기판(1030) 아래로 코어(1010)가 스위핑됨에 따라 모두 회전하며 도시된 것처럼, 웨이퍼가 플래튼(1020)에 대해 스위칭된다는 것을 주목해야 한다. 부가적으로, 플래그(1040) 및 플래그 센서(1050)는 플래튼(1020)의 회전 위치를 감지하는데 사용된다.
도 10b는 웨이퍼(1030) 아래로 코어(1010)가 스위핑됨에 따라 웨이퍼(1030)의 클로즈업을 나타낸다. 제 1 위치(1012)에서, 코어(1010)는 반경 r
Figure pat00008
R에서의 두께를 측정한다. 그러나 위치(1014)에서, 코어는 r1 내지 r2의 반경 범위로 이격된다. 따라서, 웨이퍼(1030)의 외부 에지에서 공간 분해능은 웨이퍼(1030)의 중심부 부근의 공간 분해능보다 크다. 이러한 효과는 코어(1010)의 길이(L)가 감소됨에 따라 감소된다는 것을 주목해야 한다.
상기 주지된 바와 같이, 공간 분해능은 코어와 전도성 층 사이의 간격에 따라 좌우된다. 도 11은 유체 누설을 방지할 뿐만 아니라, 코어 사이에 근접성을 제공하는 시스템(110)의 측면도이다. 코어(1110)는 웨이퍼(미도시) 상의 전도성 영역에 와전류를 유도하는 시간-관련 자기장을 산출하는 코일(1120)과 결합된다. 코어(1110) 및 코일(1120)은 센서 하우징(1130)내에서 고정된다. 센서 하우징(1130)은 코어(1110)와 코일(1120)을 유체로부터 보호하고 웨이퍼에 대해 위치를 설정한다. 하우징(1130)은 누설을 방지하기 위해 o-링 시일(1140)을 통해 상부 플래튼(1150)과 결합된다. 패드 어셈블리(1155)는 서브-패드(1160), 패드(1170), 및 얇은 부분(1185)을 포함하는 패드 윈도우(1180)를 포함한다. 얇은 부분(1185)은 코어(1110)가 웨이퍼에 대해 근접하게 위치되는 것을 허용한다. 예를 들어, 코어(1110)의 상부 사이의 간격은 약 50mils이다. 다른 구성이 사용될 수 있음을 주목해야 한다; 특히, 서브-패드 및/또는 패드 윈도우가 없는 패드 구성이 사용될 수 있다.
도 12는 상기 개시된 것과 같은 와전류 감지 시스템을 사용하는 화학적 기계적 연마 장치(20)를 나타낸다. 유사한 연마 장치(20)의 상세한 설명은 미국 특허 출원 번호 09/900,664호에 개시되며, 이는 본 명세서에서 참조된다. 도 13은 코어(42)(예를 들어, 도 6a 및 도 6b의 코어(610), 도 7a, 7b의 코어(710)와 같은 코어, 또는 다른 코어)가 얇은 섹션(36)(장치(20)의 연마 스테이션(22)에 대해 위치될 수 있다)을 갖는 연마 패드(30)에 대해 연마되는 방법을 나타낸다.
도 12 및 도 13을 참조로, 하나 이상의 기판(10)이 CMP 장치(20)에 의해 연마될 수 있다. 연마 장치(20)는 일련의 연마 스테이션(22) 및 이송 스테이션(23)을 포함한다. 이송 스테이션(23)은 캐리어 헤드와 로딩 장치 사이에서 기판을 이송한다.
각각의 연마 스테이션은 연마 패드(30)가 위치되는 회전식 플래튼(24)을 포함한다. 제 1 및 제 2 스테이션은 내장된 연마 미립자가 있는 고정-연마재 또는 강성의 내구성이 있는 외부 표면을 갖는 2-층 연마 패드를 포함할 수 있다. 최종 연마 스테이션은 상대적으로 연성의 패드를 포함할 수 있다. 각각의 연마 패드는 효과적으로 기판을 연마하도록 연마 패드의 조건을 유지하기 위해 패드 컨디셔너 장치(28)를 포함할 수도 있다.
회전식 멀티-헤드 캐루젤(carousel)(60)은 4개의 캐리어 헤드(70)를 지지한다. 캐루젤은 캐리어 헤드 시스템 및 연마 스테이션(22)과 이송 스테이션(23) 사이에서 그와 결합된 기판을 회전시키기 위해 캐루젤 모터 어셈블리(미도시)에 의해 캐루젤 축(64) 부근에서 중심 포스트(62)에 의해 회전된다. 3개의 캐리어 헤드 어셈블리는 기판을 수용하고 보유하고, 연마 패드에 대해 기판을 가압함으로써 기판을 연마한다. 한편, 캐리어 헤드 시스템중 하나는 기판을 수용하여 이송 스테이션(23)으로 기판을 전달한다.
각각의 캐리어 헤드(70)는 캐리어 구동축(74)에 의해 캐리어 헤드 회전 모터(76)(커버(68)의 1/4이 제거되어 도시됨)와 결합되어, 각각의 캐리어 헤드는 그 자신의 축 부근에서 독립적으로 회전할 수 있다. 또한, 각각의 캐리어 헤드(70)는 캐루젤 지지 플레이트(66)에 형성된 방사상 슬롯(72)에서 독립적으로 측방으로 진동한다. 적절한 캐리어 헤드(70)의 설명은 미국특허번호 6,422,927호에 개시되며, 이는 본 명세서에서 참조된다. 동작시, 플래튼은 그의 중심 축(25) 부근에서 회전하며, 캐리어 헤드는 그의 중심 축(71)부근에서 회전하며 연마 패드의 표면에 대해 측방으로 이송된다.
반응제(reactive agent)(예를 들어, 산화물 연마을 위한 탈이온수) 및 화학적으로 반응하는 촉매(catalyzer)(예를 들어, 산화물 연마을 위한 수산화칼륨)을 함유하는 슬러리(38)는 슬러리 공급 포트 또는 조합된 슬러리/린스 암(39)에 의해 연마 패드(30)의 표면에 공급될 수 있다. 연마 패드(30)가 표준 패드인 경우, 슬러리(38)는 연마 미립자(예를 들어, 산화물 연마을 위한 실리콘 이산화물)를 포함할 수도 있다. 플래튼(24)에 리세스(26)가 형성되며, 얇은 섹션(36)이 리세스(26) 상의 연마 패드(30)에 형성될 수 있다. 필요한 경우, 개구부(26) 및 얇은 패드 섹션이 캐리어 헤드의 이송 위치와 상관없이, 플래튼의 회전의 일부 동안 기판(10) 아래를 통과하도록 위치될 수 있다.
도 13에 도시된 것처럼, CMP 장치(20)는 코어(42)가 기판(10) 아래에 있을 때를 감지하기 위해, 광학적 인터럽터(interrupter)와 같은 위치 센서(80)을 포함할 수도 있다. 예를 들어, 광학적 인터럽터는 캐리어 헤드(70) 맞은편의 고정된 지점에 장착될 수 있다. 플래그(82)는 플래튼의 외면에 부착될 수 있다. 플래그(82)의 부착 포인트와 길이는 코어(42)가 기판(10) 아래쪽을 지나가는 동안에 플래그(82)가 센서(80)의 광학 신호를 차단하도록 선택된다. 대안적으로, CMP 장치는 플래튼의 각위치를 결정하기 위한 인코더를 포함할 수 있다.
도 13과 관련하여, 와전류 모니터링 시스템(40)은 위에서 설명되고 도 3A 및 3B에 도시된 한계 오실레이터와 같은 오실레이터를 포함하는 구동 및 피드백 회로(50)를 포함할 수 있다. 연마 패드(32)의 얇은 섹션(36) 아래에 위치한 와전류 모니터링 시스템의 코어(42)와 코일(44)은 플래튼의 각각의 회전을 통해 기판 아래쪽을 통과한다. 하나의 코일(44)이 여기에 도시되어 있더라도, 몇몇 구현예들에서 개별적인 구동 및 감지 코일들이 사용되며 개별적인 감지 회로가 제공된다는 것을 유의하도록 한다. 회로(50)는 플래튼으로부터 분리되어 위치할 수 있으며 회전식 전기 결합부(29)를 통해 플래튼에 있는 컴포넌트들과 연결될 수 있다.
컴퓨터(90)는 회로(50)로부터 측정치들을 수신할 수 있으며, 여기에 참조로서 통합된 출원일이 1999년 12월 13이고 발행일이 2002년 6월 4일인 미국 특허 6,399,501에서 논의된 바와 같이, 기판 아래쪽의 코어에 대한 각각의 스위핑(sweep)으로부터의 측정치들을 복수의 샘플링 구역들(예를 들어, 도 5의 샘플링 구역들(596))들로 나누고, 각각의 샘플링 구역의 방사 위치를 계산하고, 측정치들을 방사 범위들로 분류하고, 각각의 샘플링 구역에 대한 최소, 최대 및 평균 측정치들을 결정하고, 연마 종료점를 결정하기 위해 다수의 방사 범위들을 사용하도록 프로그래밍될 수 있다. 상기 측정치들은 시스템(40)의 구성에 따라서, 진폭 측정치들, 위상 측정치들 및/또는 구동 전류 측정치들일 수 있다는 것을 유의하도록 한다. 컴퓨터로부터의 출력은 사용자가 시각적으로 연마 공정의 진행 과정을 모니터링할 수 있도록 출력 장치(92)에 디스플레이될 수 있다.
또한, 와전류 측정치들을 방사 범위들로 분류한 후에, 여기에 참조로서 통합된 출원일이 1999년 7월 7일이고 출원 번호가 60/143,219인 미국 특허 출원에서 논의된 바와 같이, 주기적으로 또는 연속적으로 캐리어 헤드에 의해 적용된 연마 압력 프로파일을 수정하기 위해 금속 필름 두께에 대한 정보가 실시간으로 폐루프 제어기로 제공될 수 있다. 예를 들어, 컴퓨터는 종료점 기준이 내부 방사 범위들이 아니라 외부 방사 범위들에 대하여 만족하도록 결정할 수 있다. 이것은 하부 계층이 기판의 내부 영역이 아니라 고리 모양의 외부 영역에 노출된다는 것을 의미한다. 이러한 경우에, 컴퓨터는 압력이 오직 기판의 내부 영역에만 가해질 수 있도록 압력이 가해지는 영역의 직경을 줄일 수 있으며, 그리하여 기판의 외부 영역에 대한 디싱(dishing)과 부식(erosion)을 줄이게 된다. 대안적으로, 컴퓨터는 금속 계층의 제 1 클리어링(clearing)에서 하부 계층이 기판 상의 임의의 위치에서 노출되었다는 것을 나타내는 제 1 표시를 통해 기판의 연마를 중단할 수 있다.
다수의 구현예들이 설명되었다. 그럼에도 불구하고, 다양한 변형들은 본 발명의 범위를 벗어남이 없이 이루어질 수 있다는 것을 이해해야 할 것이다. 예를 들어, 상이한 코일 배치들이 사용될 수 있다. 코어는 설명된 플래튼 및 기판과 관련하여 상이하게 위치될 수 있다. 일반적으로 사각형의 단면을 가진 신장된 코어들이 도시됨에도 불구하고, 다른 구성들이 사용될 수 있다. 예를 들어, "길이"가 긴 축을 지칭하고 "폭"이 짧은 축을 지칭하는, 난형체(ovoid) 단면들이 사용될 수 있다. 도 1 및 4에 도시된 프로세스들의 동작들은 반드시 도시된 순서대로 수행될 필요는 없다. 따라서, 다른 실시예들은 다음의 청구항들의 범위 내에 있다.

Claims (4)

  1. 반도체 처리 장치로서,
    시간-의존 구동 전류를 생성하기 위한 직류(DC) 결합 한계(marginal) 오실레이터; 및
    웨이퍼 상의 전도성 영역의 일부분에 결합되는 시간-의존 자기장을 생성하기 위한 코일
    을 포함하고, 상기 한계 오실레이터는,
    긴-꼬리 쌍(long-tailed pair)을 포함하는 제 1 트랜지스터와 제 2 트랜지스터; 및
    상기 제 1 트랜지스터의 베이스를 통해 DC 피드백을 제공하기 위해 상기 제 1 트랜지스터에 결합된 제 3 트랜지스터
    를 포함하는, 반도체 처리 장치.
  2. 제 1 항에 있어서,
    상기 한계 오실레이터는 회로의 공진 주파수에서 상기 시간-의존 구동 전류를 생성하도록 동작가능하고, 상기 회로는 커패시터 및 코어에 결합된 코일을 포함하는, 반도체 처리 장치.
  3. 제 2 항에 있어서,
    상기 제 3 트랜지스터는 상기 코일과 상기 커패시터 양단의 전위차가 일정한 진폭에서 유지되도록, 상기 한계 오실레이터로 하여금 상기 시간-의존 구동 전류를 생성하도록 하기 위해 상기 제 1 트랜지스터의 베이스에 직류 피드백을 제공하는, 반도체 처리 장치.
  4. 제 2 항에 있어서,
    상기 코일과 상기 커패시터 양단의 전위차의 진폭을 감지하기 위한 피드백 회로를 더 포함하는, 반도체 처리 장치.
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