KR20110099765A - 전자 회로용 압연 동박 또는 전해 동박 및 이들을 사용한 전자 회로의 형성 방법 - Google Patents
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Abstract
에칭에 의해 회로 형성을 실시하는 전자 회로용 압연 동박 또는 전해 동박에 있어서, 그 압연 동박 또는 전해 동박의 에칭면측에 형성된 구리보다 에칭 레이트가 낮은 백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금층을 구비하고 있는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박. 동장 적층판의 동박을 에칭에 의해 회로 형성을 실시할 때에, 에칭에 의한 늘어짐을 방지하여, 목적으로 하는 회로폭이 균일한 회로를 형성할 수 있고, 에칭에 의한 회로 형성 시간을 가능한 한 단축시킴과 함께, 패턴 에칭에서의 에칭성의 향상, 쇼트나 회로폭의 불량의 발생을 방지할 수 있는 것을 과제로 한다.
Description
본 발명은 에칭에 의해 회로 형성을 실시하는 전자 회로용 압연 동박 또는 전해 동박 및 이들을 사용한 전자 회로의 형성 방법에 관한 것이다.
전자·전기 기기에 인쇄 회로용 동박이 널리 사용되고 있는데, 이 인쇄 회로용 동박은 일반적으로 합성 수지 보드나 필름 등의 기재에 접착제를 개재하거나, 혹은 접착제를 사용하지 않고 고온 고압 하에서 접착시켜 동장 (銅張) 적층판을 제조하고, 그 후, 목적으로 하는 회로를 형성하기 위해서 레지스트 도포 및 노광 공정에 의해 회로를 인쇄하고, 또한 동박의 불필요한 부분을 제거하는 에칭 처리를 거치고, 추가로 각종 소자가 납땜되어 일렉트로 디바이스용 인쇄 회로가 형성되어 있다.
이와 같은 인쇄 회로에 사용하는 동박은, 그 제조 방법의 종류의 차이에 따라 전해 동박 및 압연 동박으로 크게 구별되지만, 모두 인쇄 회로판의 종류나 품질 요구에 따라 사용되고 있다.
이들 동박은 수지 기재와 접착되는 면과 비접착면이 있고, 각각 특수한 표면 처리 (트리트 처리) 가 실시되어 있다. 또, 다층 프린트 배선판의 내층에 사용하는 동박과 같이 양면에 수지와의 접착 기능을 갖게 되는 (더블 트리트 처리) 경우도 있다.
전해 동박은 일반적으로 회전 드럼에 구리를 전착시키고, 그것을 연속적으로 벗겨내어 동박을 제조하고 있는데, 이 제조 시점에서 회전 드럼에 접촉하는 면은 광택면이고, 그 반대측 면은 다수의 요철을 갖고 있다 (조면 (粗面)). 그러나, 이와 같은 조면에서도 수지 기판과의 접착성을 한층 더 향상시키기 위해서, 0.2 ∼ 3 ㎛ 정도의 구리 입자를 부착시키는 것이 일반적이다.
또한, 이와 같은 요철을 증강시킨 후에 구리 입자의 탈락을 방지하기 위해서 얇은 도금층을 형성하는 경우도 있다. 이들의 일련의 공정을 조화 (粗化) 처리라고 부른다. 이와 같은 조화 처리는, 전해 동박에 한정되지 않고 압연 동박에서도 요구되는 것으로서, 동일한 조화 처리가 압연 동박에 있어서도 실시되고 있다.
이상과 같은 동박을 사용하여 핫 프레스법이나 연속법에 의해 동장 적층판이 제조된다. 이 적층판은, 예를 들어 핫 프레스법을 예로 들면, 에폭시 수지의 합성, 종이 기재에 대한 페놀 수지의 함침, 건조를 실시하여 프리프레그를 제조하고, 추가로 이 프리프레그와 동박을 조합하여 프레스기에 의해 열압 성형을 실시하는 등의 공정을 거쳐 제조되고 있다. 이것 이외에도, 동박에 폴리이미드 전구체 용액을 건조 및 고화시켜, 상기 동박 상에 폴리이미드 수지층을 형성하는 방법도 있다.
이와 같이 하여 제조된 동장 적층판은, 목적으로 하는 회로를 형성하기 위해서 레지스트 도포 및 노광 공정에 의해 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 거치는데, 에칭하여 회로를 형성할 때에 그 회로가 의도한 바와 같은 폭이 되지 않는다는 문제가 있다.
그것은, 에칭 후의 동박 회로의 구리 부분이, 동박의 표면으로부터 아래를 향하여, 즉 수지층을 향하여 끝이 퍼지는 모양으로 에칭되는 (늘어짐을 발생시키는) 것이다. 통상은, 회로 측면의 각도가 50 °전후의 「늘어짐」이 되고, 특히 큰 「늘어짐」이 발생한 경우에는, 수지 기판 근방에서 구리 회로가 단락되어, 불량품이 되는 경우도 있다 (후술하는 도 2 참조).
이와 같은 「늘어짐」은 최대한 작게 하는 것이 필요한데, 이와 같은 끝으로 퍼지는 모양의 에칭 불량을 방지하기 위해서, 에칭 시간을 연장하여 에칭을 보다 많이 하여, 이 「늘어짐」을 감소시키는 것도 생각하였다.
그러나, 이 경우에는, 이미 소정의 폭 치수에 이른 부분이 있으면, 그곳이 더욱 에칭되게 되므로, 그 동박 부분의 회로폭이 그만큼 좁아져, 회로 설계상 목적으로 하는 균일한 선폭 (회로폭) 이 얻어지지 않고, 특히 그 부분 (세선화된 부분) 에서 발열하여, 경우에 따라서는 단선된다는 문제가 발생한다.
전자 회로의 파인 패턴화가 더욱 진행되는 가운데, 현재도 여전히, 이와 같은 에칭 불량에 의한 문제가 보다 강하게 나타나, 회로 형성 상에서 큰 문제가 되고 있다.
본 발명자들은 이것들을 개선하기 위해서, 에칭면측의 동박에 구리보다 에칭 속도가 느린 금속 또는 합금층을 형성한 동박을 제안하였다 (특허문헌 1 참조). 이 경우의 금속 또는 합금으로는 니켈, 코발트 및 이들의 합금이다.
회로 설계시에는, 레지스트 도포측, 즉 동박의 표면으로부터 에칭액이 침투되므로, 레지스트 바로 아래에 에칭 속도가 느린 금속 또는 합금층이 있으면, 그 근방의 동박 부분의 에칭이 억제되고 다른 동박 부분의 에칭이 진행되므로, 「늘어짐」이 감소하고, 보다 균일한 폭의 회로를 형성할 수 있다는 효과를 가져오고, 회로 측면의 각도가 63 °∼ 75 °라는, 종래 기술과 비교하여 급준 (急峻) 한 회로 형성이 가능해져, 큰 진보가 있었다고 할 수 있다.
그 후, 회로의 미세화, 고밀도화에 따라, 이와 같은 「늘어짐」은 보다 작을 것이 요구되어 회로 측면의 경사각이 보다 급준한 75 °를 초과하는 것, 가능하다면 80 °이상을 실현하는 것이 요구되게 되었다. 특허문헌 1 과 같이, 구리보다 에칭 속도가 느린 금속 또는 합금층을 동박 상에 형성하는 경우, 효과가 구리와의 에칭 속도의 차이에 기인된 것이라고 하면, 다른 재료도 특허문헌 1 과 동일한 정도의 효과가 될 것이라고 예상된다.
또, 더욱 개량을 진행시키는 단계에서, 문제가 몇 가지인가 부상하였다. 그것은 회로를 형성한 후, 레진의 제거, 또한 「늘어짐」방지용으로 형성한 에칭 속도가 느린 금속 또는 합금층을 소프트 에칭에 의해 제거할 필요가 있다는 것, 나아가서는 상기 에칭 속도가 느린 금속 또는 합금층 부착 동박을, 동장 적층판으로 하여 전자 회로를 형성하는 공정에서, 수지의 첩부 등의 공정에서 동박을 고온 처리할 필요가 있다는 것이다.
전자에 대해서는, 에칭 제거 시간을 가능한 한 단축시키고, 깨끗하게 제거하기 위해서는, 에칭 속도가 느린 금속 또는 합금층의 두께를 최대한 얇게 하는 것이 필요한 것, 또 후자의 경우에는, 열을 받기 때문에, 하지의 구리층이 산화되고 (변색하므로, 통칭 「황변」이라고 불리고 있다.), 레지스트의 도포성 (균일성, 밀착성) 의 불량이나 에칭시의 계면 산화물의 과잉 에칭 등에 의해, 패턴 에칭에서의 에칭성, 쇼트, 회로폭의 제어성 등의 불량이 발생한다는 문제가 있으므로, 더욱 개량을 진행시키거나 또는 다른 재료로 치환할 것이 요구되고 있다.
본 발명은 동장 적층판의 동박을 에칭에 의해 회로 형성을 실시할 때에, 에칭에 의한 늘어짐을 방지하고, 종래보다 더욱 급준하게 함으로써, 목적으로 하는 회로폭이 균일한 회로를 형성할 수 있고, 에칭에 의한 회로 형성 시간을 가능한 한 단축시켜, 쇼트나 회로폭의 불량의 발생을 방지할 수 있는 전자 회로용 압연 동박 또는 전해 동박 및 이들을 사용한 전자 회로의 형성 방법을 얻는 것을 과제로 한다.
본 발명자들은, 압연 동박 또는 전해 동박의 에칭면에 백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금층을 형성하고, 동박의 두께 방향의 에칭 속도를 조절함으로써, 지금까지 알려져 있던 니켈, 코발트 등보다 「늘어짐」이 작은 급준한 구리 회로를 형성하고, 늘어짐이 없는 회로폭이 균일한 회로를 형성할 수 있다는 지견을 얻었다.
본 발명은 이 지견에 기초하여,
1. 에칭에 의해 회로 형성을 실시하는 전자 회로용 압연 동박 또는 전해 동박에 있어서, 그 압연 동박 또는 전해 동박의 에칭면측에 형성된 구리보다 에칭 레이트가 낮은 백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금층을 구비하고 있는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박
2. 상기 구리보다 에칭 레이트가 낮은 층 (A) 이 백금 또는 백금 합금인 것을 특징으로 하는 상기 1 에 기재된 전자 회로용 압연 동박 또는 전해 동박
3. 상기 구리보다 에칭 레이트가 낮은 층 (A) 이 백금 합금이고, 그 백금 합금의 백금 비율이 50 wt％ 를 초과하는 것을 특징으로 하는 상기 1 에 기재된 전자 회로용 압연 동박 또는 전해 동박
4. 상기 구리보다 에칭 레이트가 낮은 층 (A) 이 백금 합금이고, 그 백금 합금에 함유되는 합금 성분이 아연, 인, 붕소, 몰리브덴, 텅스텐, 니켈, 철 또는 코발트에서 선택되는 적어도 1 종 이상의 원소인 것을 특징으로 하는 상기 1 또는 2 에 기재된 전자 회로용 압연 동박 또는 전해 동박을 제공한다.
또, 본 발명은,
5. 상기 층 (A) 위 또는 아래에, 추가로 내열층 (B) 을 구비하는 것을 특징으로 하는 상기 1 내지 4 중 어느 한 항에 기재된 전자 회로용 압연 동박 또는 전해 동박
6. 상기 내열층 (B) 은 아연 또는 아연 합금 중 어느 것으로 이루어지는 층이고, 그 아연 합금은 백금족 원소, 금, 팔라듐족 원소 및 은의 군에서 선택한 1 종 또는 2 종 이상을 합금 원소로서 함유하는 것을 특징으로 하는 상기 1 내지 5 중 어느 한 항에 기재된 전자 회로용 압연 동박 또는 전해 동박을 제공한다.
또, 본 발명은,
7. 상기 내열층 (B) 위에, 추가로 크롬층 혹은 크로메이트층 및/또는 실란 처리층을 구비하고 있는 것을 특징으로 하는 상기 1 내지 6 중 어느 한 항에 기재된 전자 회로용 압연 동박 또는 전해 동박
또한 본 발명은,
8. 압연 동박 또는 전해 동박으로 이루어지는 동장 적층판의, 그 동박을 에칭하여 전자 회로를 형성하는 방법에 있어서, 동박의 에칭면측에 구리보다 에칭 레이트가 낮은 백금족, 금, 은 중 어느 1 종의 금속층 또는 이들을 주성분으로 하는 합금층을 형성하고, 염화제2철 수용액 또는 염화제2구리 수용액을 사용하여 그 동박을 에칭하고, 구리의 불필요한 부분을 제거하여 구리 회로를 형성하는 것을 특징으로 하는 전자 회로의 형성 방법
9. 압연 동박 또는 전해 동박으로 이루어지는 동장 적층판의, 그 동박을 에칭하여 전자 회로를 형성하는 방법에 있어서, 상기 1 내지 12 의 전자 회로용 압연 동박 또는 전해 동박을 사용하여 에칭 레이트가 낮은 층 (A) 을 에칭면으로 하여 동장 적층판을 제작하고, 염화제2철 수용액 또는 염화제2구리 수용액을 사용하여 그 동박을 에칭하고, 구리의 불필요한 부분을 제거하여 구리 회로를 형성하는 것을 특징으로 하는 전자 회로의 형성 방법을 제공한다.
본 발명은 동장 적층판의 동박을 에칭에 의해 회로 형성을 실시할 때에, 에칭에 의한 「늘어짐」이 작고 급준하게 회로 형성됨으로써, 목적으로 하는 회로폭이 보다 균일한 회로를 실현하고, 제공할 수 있다는 효과를 갖는다.
이로써, 쇼트나 회로폭의 불량의 발생을 방지할 수 있는 전자 회로용 압연 동박 또는 전해 동박을 제공할 수 있고, 우수한 전자 회로의 형성 방법을 제공할 수 있다는 효과를 갖는다.
도 1 은 에칭 팩터 (EF) 의 계산 방법의 개략 설명도이다.
도 2 는 구리 회로 형성시에 「늘어짐」을 발생시켜 수지 기판 근방에서 구리 회로가 단락된 예를 나타내는 사진이다.
도 3 은 실시예 1 에 의해 형성된 회로 및 그 단면을 나타내는 사진이다.
도 4 는 비교예 2 에 의해 형성된 회로 및 그 단면을 나타내는 사진이다.
도 2 는 구리 회로 형성시에 「늘어짐」을 발생시켜 수지 기판 근방에서 구리 회로가 단락된 예를 나타내는 사진이다.
도 3 은 실시예 1 에 의해 형성된 회로 및 그 단면을 나타내는 사진이다.
도 4 는 비교예 2 에 의해 형성된 회로 및 그 단면을 나타내는 사진이다.
본 발명의 에칭에 의해 회로 형성을 실시하는 전자 회로용 압연 동박 또는 전해 동박은, 압연 동박 또는 전해 동박의 에칭면측에 형성된 구리보다 에칭 레이트가 낮은 백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금층을 갖는다.
이와 같이 하여 제작한 동박을 사용하여 동장 적층판으로 한다. 이 동박은 전해 동박 및 압연 동박의 어느 것에도 적용할 수 있다. 또, 전해 동박의 경우 조면 (M 면) 또는 광택면 (S 면) 에도 동일하게 적용할 수 있는데, 에칭되는 면은 통상적으로 광택면측을 사용한다. 압연 동박 중에는 고순도 동박 또는 강도를 향상시킨 합금 동박도 존재하는데, 본건 발명은 이들 동박의 전부를 포함한다.
동장 적층판의 표면에 레지스트를 도포하고, 마스크에 의해 패턴을 노광시키고, 현상함으로써 레지스트 패턴을 형성한 것을 에칭액에 침지시킨다.
에칭을 억제하는 백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금은 동박 상의 레지스트 부분에 가까운 위치에 있고, 레지스트측의 동박의 에칭은, 이 백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금층 근방이 에칭되어 가는 속도보다 빠른 속도로 이 층으로부터 떨어진 부위의 구리층의 에칭이 진행됨으로써, 구리 회로가 거의 수직으로 에칭이 진행되어, 직사각형의 동박 회로가 형성된다.
백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층은 50 ㎍/d㎡ 이상 1000 ㎍/d㎡ 이하가 바람직하다. 50 ㎍/d㎡ 미만에서는 구리 회로가 거의 수직으로 에칭이 진행되어 직사각형의 동박 회로가 형성되는 층의 효과가 적고, 1000 ㎍/d㎡ 를 초과하면 직사각형의 동박 회로가 형성되는 효과가 포화되고, 한편, 두꺼워지면 귀금속은 기본적으로 염화제2철 수용액 (에칭액) 에 용해되지 않으므로, 에칭할 수 없게 된다. 또, 회로 형성 후, 이 층을 제거하는 경우 얇은 편이 제거하기 쉬워 바람직하다.
동장 적층판에 전자 회로 패턴을 형성하기 위해서 사용하는 에칭액 (염화제2구리 수용액, 염화제2철 수용액 등) 에 대해서는, 백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금층 (A) 의 에칭 속도는 구리보다 충분히 작기 때문에 에칭 팩터를 개선하는 효과를 갖는다.
백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금 중에도, 백금 또는 백금 합금은 특히 유효하다.
백금 합금에 함유되는 합금 성분은 통상적으로 알려져 있는 합금이면 어떤 것도 사용할 수 있다. 예를 들어, 아연, 인, 붕소, 몰리브덴, 텅스텐, 니켈, 철 또는 코발트에서 선택되는 적어도 1 종 이상의 원소와의 합금은 에칭 속도가 구리보다 느리고, 에칭 팩터를 개선하는 효과가 있는 것을 확인할 수 있다.
백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금층 (A) 위 또는 아래에, 추가로 내열층 (B) 을 형성할 수 있다. 또, 상기 내열층은 아연 또는 아연 합금이고, 그 아연 합금은 백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속의 1 종 또는 2 종을 합금 원소로서 함유하는 것이 바람직하다.
상기 백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금층 (A) 상에는, 추가로 크롬층 혹은 크로메이트층 및 또는 실란 처리층을 형성할 수 있다.
본 발명의 전자 회로용 압연 동박 또는 전해 동박에 있어서의, 상기 내열층 (B) 및 상기 층 (A) 에 함유되는 합계의 아연 함유량이 금속 아연 환산으로, 30 ㎍/d㎡ ∼ 1000 ㎍/d㎡ 인 것이 바람직하다.
30 ㎍/d㎡ 미만에서는 내산화성 (황변성 개선) 에 효과가 없다. 또, 1000 ㎍/d㎡ 를 초과하면 효과가 포화됨과 함께, 상기 층 (A) 의 효과를 감쇄시켜 버리므로, 금속 아연 환산으로 30 ㎍/d㎡ ∼ 1000 ㎍/d㎡ 로 하는 것이 바람직하다.
또, 본 발명의 전자 회로용 압연 동박 또는 전해 동박에 있어서, 상기 크롬층 혹은 크로메이트층을 형성하는 경우에는, 크롬량을 금속 크롬 환산으로, 100 ㎍/d㎡ 이하로 한다. 또, 상기 실란 처리층을 형성하는 경우에는 실리콘 단체 (單體) 환산으로, 20 ㎍/d㎡ 이하인 것이 바람직하다. 이것은, 패턴 에칭액에 대한 에칭 속도의 상이가 발생하는 것을 억제하기 위해서이다.
또, 본 발명은 압연 동박 또는 전해 동박으로 이루어지는 동장 적층판의, 그 동박을 에칭하여 전자 회로를 형성하는 방법에 있어서, 동박의 에칭면측의 구리보다 에칭 레이트가 낮은 백금족, 금, 은 중 어느 1 종의 금속층 또는 이들을 주성분으로 하는 합금층을 형성한 후, 염화제2철 수용액 또는 염화제2구리 수용액을 사용하여 그 동박을 에칭하고, 구리의 불필요한 부분을 제거하여 구리 회로를 형성하는 전자 회로의 형성 방법을 제공할 수 있다.
에칭액은 모두 사용 가능한데, 특히 염화제2철 수용액이 유효하다. 이것은 미세 회로는 에칭에 시간이 걸리지만, 염화제2철 수용액이 염화제2구리 수용액보다 에칭 속도가 빠르다는 이유에 의한 것이다.
또한, 본 발명은 압연 동박 또는 전해 동박으로 이루어지는 동장 적층판의, 그 동박을 에칭하여 전자 회로를 형성하는 방법에 있어서, 상기 1 내지 12 의 전자 회로용 압연 동박 또는 전해 동박을, 염화제2철 수용액 또는 염화제2구리 수용액을 사용하여 그 동박을 에칭하고, 구리의 불필요한 부분을 제거하여 구리 회로를 형성하는 것을 특징으로 하는 전자 회로의 형성 방법을 제공하는 것이다. 이 방법은 상기 전자 회로용 압연 동박 또는 전해 동박을 모두 사용할 수 있다.
하기에 바람직한 성막 조건의 예를 나타낸다.
백금족, 금, 은 중 어느 1 종의 금속층 또는 이들을 주성분으로 하는 합금 (백금-아연 합금, 백금-인 합금, 백금-몰리브덴 합금, 백금-텅스텐 합금, 백금-철합금, 백금-코발트 합금 등) 에 대해서는, 모두 스퍼터링법에 의해 성막할 수 있다. 또, 모두, 전기 도금, 무전해 도금 등의 습식 도금법이어도 된다.
(스퍼터링 조건)
장치 : HITACHI 제조, E-102 이온 스퍼터 장치
진공도 : 0.01 ∼ 0.1 Torr
전류 : 5 ∼ 30 mA
시간 : 5 ∼ 150 초
(아연 도금)
Zn : 1 ∼ 20 g/ℓ
pH : 3 ∼ 3.7
온도 : 상온 ∼ 60 ℃
전류 밀도 Dk : 1 ∼ 15 A/d㎡
시간 : 1 ∼ 10 초
(크롬 도금의 조건)
K2Cr2O7 (Na2Cr2O7 혹은 CrO3)
Cr : 40 ∼ 300 g/ℓ
H2SO4 : 0.5 ∼ 10.0 g/ℓ
욕온 : 40 ∼ 60 ℃
전류 밀도 Dk : 0.01 ∼ 50 A/d㎡
시간 : 1 ∼ 100 초
애노드 : Pt 도금 Ti 판, 스테인리스 강판, 연판 (鉛板) 등
(크로메이트 처리의 조건)
(a) 전해 크로메이트 처리의 예
CrO3 또는 K2Cr2O7 : 1 ∼ 12 g/ℓ
Zn(OH)2 또는 ZnSO4·7H2O : 0 (0.05) ∼ 10 g/ℓ
Na2SO4 : 0 (0.05) ∼ 20 g/ℓ
pH : 2.5 ∼ 12.5
온도 : 20 ∼ 60 ℃
전류 밀도 : 0.5 ∼ 5 A/d㎡
시간 : 0.5 ∼ 20 초
(니켈 도금)
Ni : 10 ∼ 40 g/ℓ
pH : 2.5 ∼ 3.5
온도 : 상온 ∼ 60 ℃
전류 밀도 Dk : 2 ∼ 50 A/d㎡
시간 : 1 ∼ 4 초
(실란 처리의 조건)
하기와 같은 다양한 계열의 실란에서 선택.
농도 : 0.01 wt％ ∼ 5 wt％
종류 : 올레핀계 실란, 에폭시계 실란, 아크릴계 실란, 아미노계 실란, 메르캅토계 실란
알코올에 용해시킨 실란을 소정 농도까지 물로 희석시켜, 동박 표면에 도포하는 것.
(백금 부착량 분석 방법)
백금 처리면을 분석하기 위해, 반대면을 FR-4 수지로 프레스 제작하고, 마스킹한다. 그 샘플을 왕수에서 표면 처리 피막이 녹을 때까지 용해시키고, 비커 안의 용해액을 희석시켜, 원자 흡광 분석에 의해 백금의 정량 분석을 실시한다.
그 밖에 백금족, 금, 은의 분석도 동일하게 실시할 수 있다.
(아연, 크롬의 부착량 분석 방법)
처리면을 분석하기 위해, 반대면을 FR-4 수지로 프레스 제작하고, 마스킹한다. 그 샘플을 농도 30 ％ 질산에서 3 분간 자비하여 처리층을 용해시키고, 그 용액을 원자 흡광 분석에 의해 아연, 크롬의 정량 분석을 실시한다.
(열 영향의 고려)
동장 적층판 (CCL) 의 제조 단계에서 동박에 열이 가해진다. 이 열에 의해 동박 표층에 형성된 에칭 개선 처리층은 구리층으로 확산된다. 그 때문에, 당초 기대한 에칭 개선 효과가 감퇴하여, 에칭 팩터는 감소하는 경향이 있다. 이 점으로부터, 확산되지 않은 상태와 동등한 효과를 내려면, CCL 제작시의 동박에 가해지는 열량을 고려하여, 개선 처리층의 부착량을 1.1 ∼ 2 배 정도 늘릴 필요가 있다.
동장 적층판의 동박의 에칭시에는, 동박의 에칭면측에 구리보다 에칭 레이트가 느린 금속 또는 합금층을 형성한 후, 염화제2구리 수용액 또는 염화제2철 수용액을 사용하여 그 동박을 에칭한다.
상기의 조건으로 에칭함으로써, 에칭 팩터를 3.7 이상, 즉 동박 회로의 에칭 측면과 수지 기판 사이의 회로 측면의 경사각을 75 도 이상으로 할 수 있다. 특히 바람직한 경사각은 80 ∼ 95 도의 범위인데, 본원 발명은 이것을 실현하는 것이 가능하고, 이로써, 늘어짐이 없는 직사각형의 에칭 회로를 형성할 수 있다.
실시예
다음으로, 본 발명의 실시예 및 비교예에 대해 설명한다. 또한, 본 실시예는 어디까지나 일예로, 이 예에 제한되는 것은 아니다. 즉, 본 발명의 기술 사상의 범위 내에서, 실시예 이외의 양태 혹은 변형을 모두 포함하는 것이다.
(실시예 1)
박 두께 18 ㎛ 인 압연 동박을 사용하였다. 이 압연 동박의 표면 조도 Rz 는 0.7 ㎛ 였다. 이 압연 동박에 상기 백금 스퍼터 조건으로, 백금 200 ㎍/d㎡ 를 형성하였다.
또한, 이 백금층을 형성한 면의 반대측을 접착면으로 하여 동박을 수지 기판에 접착시켰다.
다음으로, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다. 에칭 조건, 회로 형성 조건, 에칭 팩터의 측정 조건은 다음과 같다.
(에칭 조건)
염화제2철 수용액 : (37 wt％, 보메도 : 40 °)
액온 : 50 ℃
스프레이압 : 0.15 ㎫
(회로 형성 조건)
회로 피치 : 30 ㎛ 피치, 50 ㎛ 피치의 2 종인데, 동박의 두께에 따라 변경된다. 본 실시예 1 의 경우에는 18 ㎛ 두께의 동박을 사용했기 때문에, 다음의 조건이다.
(50 ㎛ 피치 회로 형성)
레지스트 L/S = 33 ㎛/17 ㎛, 마무리 회로 톱 (상부) 폭 : 15 ㎛, 에칭 시간 : 105 초 전후
(에칭 팩터의 측정 조건)
에칭 팩터는 끝으로 퍼지는 모양으로 에칭되었을 경우 (늘어짐이 발생하였을 경우), 회로가 수직으로 에칭되었다고 가정하였을 경우의, 동박 상면으로부터의 수선 (垂線) 과 수지 기판과의 교점을 P 점으로 하고, 이 P 점으로부터의 늘어짐의 길이의 거리를 a 로 하였을 경우에 있어서, 이 a 와 동박의 두께 b 와의 비 : b/a를 나타내는 것이고, 이 수치가 클수록 경사각은 커지고, 에칭 잔류물이 남지 않아 늘어짐이 작아지는 것을 의미한다.
에칭 팩터 (EF) 의 계산 방법의 개략을 도 1 에 나타낸다. 이 도 1 에 나타내는 바와 같이, EF = b/a 로 하여 계산한다. 이 에칭 팩터를 사용함으로써 에칭성의 양부를 간단하게 판정할 수 있다.
상기 조건으로 에칭을 실시하였다. 이 결과, 구리 회로 측면의 레지스트측으로부터 수지 기판측을 향하여, 거의 수직으로 에칭이 진행되어, 직사각형의 동박 회로가 형성되었다. 다음으로, 에칭된 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다). 또, 에칭 팩터를 조사하였다. 이상의 결과를 표 1 에 나타낸다.
표 1 에 나타내는 바와 같이, 좌우 경사각의 평균값은 81 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 50 ㎛ 피치로 6.2 가 되었다.
이 결과, 도 3 에 나타내는 바와 같이, 양호한 에칭 회로가 얻어졌다.
(실시예 2)
실시예 1 과 동일하게, 박 두께 18 ㎛ 의 압연 동박을 사용하였다. 이 압연 동박의 표면 조도 Rz 는 0.7 ㎛ 였다. 이 압연 동박에 상기 백금 스퍼터 조건으로, 백금 500 ㎍/d㎡ 를 형성하였다.
또한, 이 백금층을 형성한 면의 반대측을 접착면으로 하여 동박을 수지 기판에 접착시켰다.
다음으로, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다. 에칭 조건, 회로 형성 조건, 에칭 팩터의 측정 조건은 다음과 같다.
(에칭 조건)
염화제2철 수용액 : (37 wt％, 보메도 : 40 °)
액온 : 50 ℃
스프레이압 : 0.15 ㎫
(50 ㎛ 피치 회로 형성)
레지스트 L/S = 33 ㎛/17 ㎛, 마무리 회로 톱 (상부) 폭 : 15 ㎛, 에칭 시간 : 105 초 전후
(에칭 팩터의 측정 조건)
에칭 팩터의 측정 조건은 상기 실시예 1 과 동일하므로 생략한다. 그리고, 상기의 조건으로 에칭을 실시하였다. 이 결과, 구리 회로 측면의 레지스트측으로부터 수지 기판측을 향하여, 거의 수직으로 에칭이 진행되어, 직사각형의 동박 회로가 형성되었다.
다음으로, 에칭된 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다). 또, 에칭 팩터를 조사하였다. 이상의 결과를 표 1 에 나타낸다.
표 1 에 나타내는 바와 같이, 좌우 경사각의 평균값은 82 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 50 ㎛ 피치로 7 이 되었다.
이 결과, 양호한 에칭 회로가 얻어졌다.
(실시예 3)
본 실시예에 있어서는 박 두께 9 ㎛ 의 압연 동박을 사용하였다. 이 압연 동박의 표면 조도 Rz 는 0.7 ㎛ 였다. 이 압연 동박에 상기 백금 스퍼터 조건으로, 백금 900 ㎍/d㎡ 를 형성하였다.
또한, 이 백금층을 형성한 면의 반대측을 접착면으로 하여 동박을 수지 기판에 접착시켰다.
다음으로, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다. 에칭 조건, 회로 형성 조건, 에칭 팩터의 측정 조건은 다음과 같다.
(에칭 조건)
염화제2철 수용액 : (37 wt％, 보메도 : 40 °)
액온 : 50 ℃
스프레이압 : 0.15 ㎫
(30 ㎛ 피치 회로 형성)
본 실시예 3 의 경우에는 9 ㎛ 두께의 동박을 사용했기 때문에, 다음의 조건이다.
레지스트 L/S = 25 ㎛/5 ㎛, 마무리 회로 톱 (상부) 폭 : 10 ㎛, 에칭 시간 : 76 초 전후
상기의 조건으로 에칭을 실시하였다. 이 결과, 구리 회로 측면의 레지스트측으로부터 수지 기판측을 향하여, 거의 수직으로 에칭이 진행되어, 직사각형의 동박 회로가 형성되었다. 다음으로, 에칭된 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다). 또, 에칭 팩터를 조사하였다. 이상의 결과를 표 1 에 나타낸다.
표 1 에 나타내는 바와 같이, 좌우 경사각의 평균값은 81 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 30 ㎛ 피치로 6.5 가 되었다.
이 결과, 양호한 에칭 회로가 얻어졌다.
(실시예 4)
본 실시예에 있어서는 박 두께 5 ㎛ 의 전해 동박을 사용하였다. 이 전해 동박의 표면 조도 Rz 는 3 ㎛ 였다. 이 전해 동박에 상기 백금 스퍼터 조건으로, 백금 75 ㎍/d㎡ 를 형성하였다.
또한, 이 백금층을 형성한 면의 반대측을 접착면으로 하여 동박을 수지 기판에 접착시켰다.
다음으로, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다. 에칭 조건, 회로 형성 조건, 에칭 팩터의 측정 조건은 다음과 같다.
(에칭 조건)
염화제2철 수용액 : (37 wt％, 보메도 : 40 °)
액온 : 50 ℃
스프레이압 : 0.15 ㎫
(30 ㎛ 피치 회로 형성)
본 실시예 4 의 경우에는 5 ㎛ 두께의 동박을 사용했기 때문에, 다음의 조건이다.
레지스트 L/S = 25 ㎛/5 ㎛, 마무리 회로 톱 (상부) 폭 : 10 ㎛, 에칭 시간 : 48 초 전후
상기의 조건으로 에칭을 실시하였다. 이 결과, 구리 회로 측면의 레지스트측으로부터 수지 기판측을 향하여, 거의 수직으로 에칭이 진행되어, 직사각형의 동박 회로가 형성되었다. 다음으로, 에칭된 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다). 또, 에칭 팩터를 조사하였다. 이상의 결과를 표 1 에 나타낸다.
표 1 에 나타내는 바와 같이, 좌우 경사각의 평균값은 81 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 30 ㎛ 피치로 6.5 가 되었다.
이 결과, 양호한 에칭 회로가 얻어졌다.
(실시예 5)
실시예 1 과 동일하게, 박 두께 18 ㎛ 의 압연 동박을 사용하였다. 이 압연 동박의 표면 조도 Rz 는 0.7 ㎛ 였다. 이 압연 동박에 상기 금 스퍼터 조건으로, 금 450 ㎍/d㎡ 를 형성하였다.
또한, 이 금층을 형성한 면의 반대측을 접착면으로 하여 동박을 수지 기판에 접착시켰다.
다음으로, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다. 에칭 조건, 회로 형성 조건, 에칭 팩터의 측정 조건은 다음과 같다.
(에칭 조건)
염화제2철 수용액 : (37 wt％, 보메도 : 40 °)
액온 : 50 ℃
스프레이압 : 0.15 ㎫
(50 ㎛ 피치 회로 형성)
레지스트 L/S = 33 ㎛/17 ㎛, 마무리 회로 톱 (상부) 폭 : 15 ㎛, 에칭 시간 : 105 초 전후
(에칭 팩터의 측정 조건)
에칭 팩터의 측정 조건은 상기 실시예 1 과 동일하므로 생략한다. 그리고, 상기의 조건으로 에칭을 실시하였다. 이 결과, 구리 회로 측면의 레지스트측으로부터 수지 기판측을 향하여, 거의 수직으로 에칭이 진행되어, 직사각형의 동박 회로가 형성되었다.
다음으로, 에칭된 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다). 또, 에칭 팩터를 조사하였다. 이상의 결과를 표 1 에 나타낸다.
표 1 에 나타내는 바와 같이, 좌우 경사각의 평균값은 82 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 50 ㎛ 피치로 6.9 가 되었다.
이 결과, 양호한 에칭 회로가 얻어졌다.
(실시예 6)
실시예 1 과 동일하게, 박 두께 18 ㎛ 의 압연 동박을 사용하였다. 이 압연 동박의 표면 조도 Rz 는 0.7 ㎛ 였다. 이 압연 동박에 상기 팔라듐 스퍼터 조건으로, 팔라듐 550 ㎍/d㎡ 를 형성하였다.
또한, 이 팔라듐층을 형성한 면의 반대측을 접착면으로 하여 동박을 수지 기판에 접착시켰다.
다음으로, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다. 에칭 조건, 회로 형성 조건, 에칭 팩터의 측정 조건은 다음과 같다.
(에칭 조건)
염화제2철 수용액 : (37 wt％, 보메도 : 40 °)
액온 : 50 ℃
스프레이압 : 0.15 ㎫
(50 ㎛ 피치 회로 형성)
레지스트 L/S = 33 ㎛/17 ㎛, 마무리 회로 톱 (상부) 폭 : 15 ㎛, 에칭 시간 : 105 초 전후
(에칭 팩터의 측정 조건)
에칭 팩터의 측정 조건은 상기 실시예 1 과 동일하므로 생략한다. 그리고, 상기의 조건으로 에칭을 실시하였다. 이 결과, 구리 회로 측면의 레지스트측으로부터 수지 기판측을 향하여, 거의 수직으로 에칭이 진행되어, 직사각형의 동박 회로가 형성되었다.
다음으로, 에칭된 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다). 또, 에칭 팩터를 조사하였다. 이상의 결과를 표 1 에 나타낸다.
표 1 에 나타내는 바와 같이, 좌우 경사각의 평균값은 82 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 50 ㎛ 피치로 6.8 이 되었다.
이 결과, 양호한 에칭 회로가 얻어졌다.
(실시예 7)
실시예 1 과 동일하게, 박 두께 18 ㎛ 의 압연 동박을 사용하였다. 이 압연 동박의 표면 조도 Rz 는 0.7 ㎛ 였다. 이 압연 동박에 상기 95 ％ Pt-5 ％ Pd 스퍼터 조건으로, 95 ％ Pt-5 ％ Pd 300 ㎍/d㎡ 를 형성하였다.
또한, 이 95 ％ Pt-5 ％ Pd 층을 형성한 면의 반대측을 접착면으로 하여 동박을 수지 기판에 접착시켰다.
다음으로, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다. 에칭 조건, 회로 형성 조건, 에칭 팩터의 측정 조건은 다음과 같다.
(에칭 조건)
염화제2철 수용액 : (37 wt％, 보메도 : 40 °)
액온 : 50 ℃
스프레이압 : 0.15 ㎫
(50 ㎛ 피치 회로 형성)
레지스트 L/S = 33 ㎛/17 ㎛, 마무리 회로 톱 (상부) 폭 : 15 ㎛, 에칭 시간 : 105 초 전후
(에칭 팩터의 측정 조건)
에칭 팩터의 측정 조건은 상기 실시예 1 과 동일하므로 생략한다. 그리고, 상기의 조건으로 에칭을 실시하였다. 이 결과, 구리 회로 측면의 레지스트측으로부터 수지 기판측을 향하여, 거의 수직으로 에칭이 진행되어, 직사각형의 동박 회로가 형성되었다.
다음으로, 에칭된 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다). 또, 에칭 팩터를 조사하였다. 이상의 결과를 표 1 에 나타낸다.
표 1 에 나타내는 바와 같이, 좌우 경사각의 평균값은 82 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 50 ㎛ 피치로 6.8 이 되었다.
이 결과, 양호한 에칭 회로가 얻어졌다.
(실시예 8)
실시예 1 과 동일하게, 박 두께 18 ㎛ 의 압연 동박을 사용하였다. 이 압연 동박의 표면 조도 Rz 는 0.7 ㎛ 였다. 이 압연 동박에 상기 스퍼터 조건으로, Pt 210 ㎍/d㎡ 상에 Au 190 ㎍/d㎡ (2 층) 스퍼터층을 형성하였다.
또한, 이 2 층의 스퍼터층을 형성한 면의 반대측을 접착면으로 하여 동박을 수지 기판에 접착시켰다.
다음으로, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다. 에칭 조건, 회로 형성 조건, 에칭 팩터의 측정 조건은 다음과 같다.
(에칭 조건)
염화제2철 수용액 : (37 wt％, 보메도 : 40 °)
액온 : 50 ℃
스프레이압 : 0.15 ㎫
(50 ㎛ 피치 회로 형성)
레지스트 L/S = 33 ㎛/17 ㎛, 마무리 회로 톱 (상부) 폭 : 15 ㎛, 에칭 시간 : 105 초 전후
(에칭 팩터의 측정 조건)
에칭 팩터의 측정 조건은 상기 실시예 1 과 동일하므로 생략한다. 그리고, 상기의 조건으로 에칭을 실시하였다. 이 결과, 구리 회로 측면의 레지스트측으로부터 수지 기판측을 향하여, 거의 수직으로 에칭이 진행되어, 직사각형의 동박 회로가 형성되었다.
다음으로, 에칭된 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다). 또, 에칭 팩터를 조사하였다. 이상의 결과를 표 1 에 나타낸다.
표 1 에 나타내는 바와 같이, 좌우 경사각의 평균값은 82 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 50 ㎛ 피치로 6.9 가 되었다.
이 결과, 양호한 에칭 회로가 얻어졌다.
실시예 1 과 동일한 압연 동박 (18 ㎛ 의 압연 동박에 백금 스퍼터 조건으로, 백금 200 ㎍/d㎡) 에, 상기 아연 도금의 조건으로 45 ㎍/d㎡, 900 ㎍/d㎡ 를 형성하고, 내산화성 (황변 개선) 을 이하의 시험 방법으로 확인하여, 양호한 결과를 얻었다.
(황변 시험)
대기 분위기하에서, 240 ℃ 로 10 분간 유지하여 변색의 유무로 확인한다. 이 아연 도금층 및 니켈 도금층을 형성한 동박을 에칭측으로 하여 수지 기판에 접착시켜, 동장 적층판으로 하는 조건을 상정한 조건이다.
(비교예 1)
18 ㎛ 압연 동박을 사용하였다. 이 압연 동박의 표면 조도 Rz : 0.7 ㎛ 였다. 이 압연 동박에 상기 니켈 도금 조건으로, 1200 ㎍/d㎡ 의 니켈 도금층을 형성하고, 수지 기판에 접착시켰다.
다음으로, 실시예 1 과 동일하게, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다.
회로 형성 조건을 제외하고, 에칭 조건, 에칭 팩터의 측정 조건, 황변 시험은 실시예 1 과 동일하게 하여 실시하였다. 실시예 1 과 동일한 조건에 대해서는 기재를 생략한다.
(50 ㎛ 피치 회로 형성)
레지스트 L/S = 33 ㎛/17 ㎛, 마무리 회로 톱 (상부) 폭 : 15 ㎛, 에칭 시간 : 105 초 전후
상기의 조건으로 에칭을 실시하였다. 이 결과, 좌우 경사각의 평균값은 73 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 50 ㎛ 피치로 3.3 이 되었다. 이 결과, 도 4 에 나타내는 바와 같이, 거의 직사각형이긴 하지만, 경사각이 약간 작고 에칭 팩터가 약간 작은 에칭 회로가 얻어졌다.
(비교예 2)
18 ㎛ 압연 동박을 사용하였다. 이 압연 동박의 표면 조도 Rz : 0.7 ㎛ 였다. 이 압연 동박에 상기 백금 스퍼터 조건으로, 25 ㎍/d㎡ 의 백금층을 형성하였다. 그대로 백금층의 반대측 면을 접착면으로 하여 동박을 수지 기판에 접착시켰다.
다음으로, 실시예 1 과 동일하게, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다.
회로 형성 조건을 제외하고, 에칭 조건, 에칭 팩터의 측정 조건, 황변 시험은 실시예 1 과 동일하게 하여 실시하였다. 실시예 1 과 동일한 조건에 대해서는 기재를 생략한다.
(50 ㎛ 피치 회로 형성)
레지스트 L/S = 33 ㎛/17 ㎛, 마무리 회로 톱 (상부) 폭 : 15 ㎛, 에칭 시간 : 105 초 전후
상기의 조건으로 에칭을 실시하였다. 이 결과, 구리 회로 측면의 레지스트측으로부터 수지 기판측을 향하여, 에칭이 진행되었는데, 끝으로 퍼지는 모양으로 동박 회로가 형성되었다. 다음으로, 에칭된 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다).
이상의 결과를 동일하게 표 2 에 나타낸다. 표 2 에 나타내는 바와 같이, 좌우 경사각의 평균값은 52 도가 되어, 에칭성이 나쁜 사다리꼴 형상의 동박 회로가 형성되었다. 에칭 팩터는 50 ㎛ 피치로 1.3 이 되어, 불량이 되었다.
(비교예 3)
5 ㎛ 전해 동박을 사용하였다. 이 전해 동박의 표면 조도 Rz : 3 ㎛ 였다. 이 전해 동박의 광택 (S) 면에, 상기 니켈 도금 조건으로, 580 ㎍/d㎡ 의 니켈 도금층을 형성하였다. 또한, 이 니켈 도금층을 형성한 면의 반대측을 접착면으로 하여 동박을 수지 기판에 접착시켰다.
다음으로, 실시예 1 과 동일하게, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다.
회로 형성 조건을 제외하고, 에칭 조건, 에칭 팩터의 측정 조건은 실시예 1 과 동일하게 하여 실시하였다. 실시예 1 과 동일한 조건에 대해서는 기재를 생략한다.
(30 ㎛ 피치 회로 형성)
레지스트 L/S = 25 ㎛/5 ㎛, 마무리 회로 톱 (상부) 폭 : 15 ㎛, 에칭 시간 : 48 초 전후
상기의 조건으로 에칭을 실시하였다. 이 결과, 좌우 경사각의 평균값은 74 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 30 ㎛ 피치로 3.5 가 되었다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다).
결과를 표 2 에 나타낸다. 이와 같이, 거의 직사각형이긴 하지만, 경사각이 약간 작고 에칭 팩터가 약간 작은 에칭 회로가 얻어졌다.
표 1 로부터 명백한 바와 같이, 백금 또는 백금 합금층을 구비하고 있는 경우에는, 압연 동박 또는 전해 동박이 모두, 거의 직사각형의 동박 회로가 형성되어 매우 양호한 에칭 회로가 얻어졌다.
이에 대하여, 본원 발명의 조건에 맞지 않는 것은, 거의 직사각형이어도, 에칭 팩터가 약간 작고 급준하지 않게 되어, 늘어짐이 크고 사다리꼴 형상의 동박 회로가 형성되었다.
이와 같은, 회로 측면의 경사각 75 도 이상을 실현하는 효과는, 백금 또는 백금 합금뿐만 아니라, 다른 백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금층에 있어서도 동일하게 얻어졌다.
산업상 이용가능성
본 발명은 동박의 에칭에 의해 회로 형성을 실시할 때에, 목적으로 하는 회로폭이 보다 균일한 회로를 형성할 수 있다는 효과를 갖고, 에칭에 의한 늘어짐의 발생을 방지하고, 에칭에 의한 회로 형성 시간을 단축할 수 있고, 또 구리보다 에칭 레이트가 낮은 다른 백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금층에 의해 패턴 에칭에서의 에칭성의 향상, 쇼트나 회로폭의 불량의 발생을 방지할 수 있으므로, 동장 적층판 (리지드 및 플렉시블용) 으로서의 이용, 프린트 기판의 전자 회로의 형성에 대한 이용이 가능하다.
Claims (9)
- 에칭에 의해 회로 형성을 실시하는 전자 회로용 압연 동박 또는 전해 동박에 있어서, 그 압연 동박 또는 전해 동박의 에칭면측에 형성된 구리보다 에칭 레이트가 낮은 백금족, 금, 은 중 어느 1 종 이상으로 이루어지는 금속층 또는 이들을 주성분으로 하는 합금층을 구비하고 있는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
- 제 1 항에 있어서,
상기 구리보다 에칭 레이트가 낮은 층 (A) 이 백금 또는 백금 합금인 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박. - 제 1 항에 있어서,
상기 구리보다 에칭 레이트가 낮은 층 (A) 이 백금 합금이고, 그 백금 합금의 백금 비율이 50 wt％ 를 초과하는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박. - 제 1 항 또는 제 2 항에 있어서,
상기 구리보다 에칭 레이트가 낮은 층 (A) 이 백금 합금이고, 그 백금 합금에 함유되는 합금 성분이 아연, 인, 붕소, 몰리브덴, 텅스텐, 니켈, 철 또는 코발트에서 선택되는 적어도 1 종 이상의 원소인 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 구리층 위 또는 아래에, 추가로 내열층 (B) 을 구비하는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 내열층 (B) 은 아연 또는 아연 합금 중 어느 것으로 이루어지는 층이고, 그 아연 합금은 백금족 원소, 금, 팔라듐족 원소 및 은의 군에서 선택한 1 종 또는 2 종 이상을 합금 원소로서 함유하는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 내열층 (B) 상에, 추가로 크롬층 혹은 크로메이트층 및/또는 실란 처리층을 구비하고 있는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박. - 압연 동박 또는 전해 동박으로 이루어지는 동장 적층판의, 그 동박을 에칭 하여 전자 회로를 형성하는 방법에 있어서, 동박의 에칭면측에 구리보다 에칭 레이트가 낮은 백금족, 금, 은 중 어느 1 종의 금속층 또는 이들을 주성분으로 하는 합금층을 형성하고, 염화제2철 수용액 또는 염화제2구리 수용액을 사용하여 그 동박을 에칭하고, 구리의 불필요한 부분을 제거하여 구리 회로를 형성하는 것을 특징으로 하는 전자 회로의 형성 방법.
- 압연 동박 또는 전해 동박으로 이루어지는 동장 적층판의, 그 동박을 에칭 하여 전자 회로를 형성하는 방법에 있어서, 제 1 항 내지 제 12 항의 전자 회로용 압연 동박 또는 전해 동박을 사용하여 에칭 레이트가 낮은 층 (A) 을 에칭면으로 하여 동장 적층판을 제작하고, 염화제2철 수용액 또는 염화제2구리 수용액을 사용하여 그 동박을 에칭하고, 구리의 불필요한 부분을 제거하여 구리 회로를 형성하는 것을 특징으로 하는 전자 회로의 형성 방법.
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