KR20110093865A - Ｓｔｔ­ｍｒａｍ에서 워드 라인 전압 제어 - Google Patents

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Abstract

스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 내의 워드 라인 트랜지스터들(410)에 적용되는 워드 라인 전압을 제어하기 위한 시스템들, 회로들, 및 방법들이 개시된다. 일 실시예는 자기 터널 접합(MTJ, 405) 및 워드 라인 트랜지스터를 갖는 비트 셀을 포함하는 STT-MRAM에 관한 것이다. 비트 셀은 비트 라인(420) 및 소스 라인(440)에 연결된다. 워드 라인 구동기(432)는 워드 라인 트랜지스터의 게이트에 연결된다. 워드 라인 구동기는 공급 전압의 전이 전압 미만인 공급 전압을 초과하는 워드 라인 전압을 제공하고 그리고 전이 전압을 초과하는 공급 전압들에 대하여 공급 전압 미만의 전압을 제공하기 위하여 구성된다.

Description

ＳＴＴ­ＭＲＡＭ에서 워드 라인 전압 제어{WORD LINE VOLTAGE CONTROL IN STT-MRAM}
본 발명의 실시예들은 랜덤 액세스 메모리(RAM)에 관한 것이다. 특히, 본 발명의 실시예들은 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서 워드 라인 전압 제어에 관한 것이다.
랜덤 액세스 메모리(RAM)는 현대의 디지털 아키텍처들의 유비쿼터스 컴포넌트이다. RAM은, 마이크로프로세서들, 마이크로제어기들, 주문형 반도체들(ASIC들), 시스템-온-칩(SoC), 및 당업자에 의해 인식될 것으로서 다른 비슷한 디바이스들과 같이, RAM을 사용하는 디바이스들 내에 임베디드될 수 있거나 또는 통합될 수 있거나 또는 디바이스들이 홀로 있을 수 있다. RAM은 휘발성 또는 비-휘발성일 수 있다. 휘발성 RAM은 전원이 제거될 때마다 휘발성 RAM에 저장된 정보를 잃는다. 비-휘발성 RAM은 전원이 메모리로부터 제거되는 때조차도 비휘발성 RAM의 메모리 콘텐츠들을 유지할 수 있다. 비록 비-휘발성 RAM은 전원을 가하지 않고도 그것의 콘텐츠들을 유지할 수 있다는 장점들을 갖지만, 통상의 비-휘발성 RAM은 휘발성 RAM보다 느린 판독/기록 시간을 갖는다.
자기저항 랜덤 액세스 메모리(MRAM)는 휘발성 메모리에 비교할만한 반응 (판독/기록) 시간들을 갖는 비-휘발성 메모리 기술이다. 전기 전하들 또는 전류 흐름들과 같은 데이터를 저장하는 종래의 RAM 기술들과 달리, MRAM은 자기 전류들을 사용한다. 도 1a 및 1b에 도시된 바와 같이, 자기 터널 접합(MTJ; magnetic tunnel junction) 저장 엘리먼트(100)는 2개의 자기 층들(110 및 130)로부터 형성될 수 있고, 각각의 이러한 층은 자기장을 보유할 수 있으며, 절연(터널 배리어) 층(120)에 의해 분리된다. 2개의 층들 중 하나(예를 들어, 고정 층(110))는 특정한 극성으로 설정된다. 나머지 층(예를 들어, 자유 층(130))의 극성(132)은 인가될 수 있는 외부 장(field)의 극성과 일치하도록 자유롭게 변화할 수 있다. 자유 층(130)의 극성(132)에서의 변화는 MTJ 저장 엘리먼트(100)의 저항을 변화시킬 것이다. 예를 들어, 극성들이 정렬되는 경우(도 1a), 낮은 저항 상태가 존재한다. 극성들이 정렬되지 않는 경우(도 1b), 높은 저항 상태가 존재한다. MTJ(100)의 도시는 단순화되었고, 발명이 속하는 기술분야에서 공지된 것처럼 당업자는 도시된 각각의 층이 물질들의 하나 이상의 층들을 포함할 수 있음을 이해할 것이다.
도 2a를 참조하면, 종래의 MRAM의 메모리 셀(200)이 판독 동작을 위하여 도시된다. 셀(200)은 트랜지스터(210), 비트 라인(220), 디지트 라인(230) 및 워드 라인(240)을 포함한다. 셀(200)은 MTJ(100)의 전기적 저항을 측정함으로써 판독될 수 있다. 예를 들어, 특정한 MTJ(100)는 연관된 트랜지스터(210)를 활성화함으로써 선택될 수 있으며, 이는 MTJ(100)를 통하여 비트 라인(220)으로부터 전류를 스위칭할 수 있다. 터널 자기저항 효과 때문에, 앞서 논의된 바와 같이, MTJ(100)의 전기적 저항은 2개의 자기 층들(예컨대, 110 및 130)에서 극성들의 방위에 기초하여 변화한다. 임의의 특정한 MTJ(100) 내부의 저항은, 자유 층의 극성으로부터 야기하는 전류로부터 결정될 수 있다. 기존에, 만약 고정 층(110)과 자유 층(130)이 동일한 극성을 가지면, 저항이 낮고, "0"이 판독된다. 만약 고정 층(110)과 자유 층(130)이 반대의 극성을 가지면, 저항은 높고, "1"이 판독된다.
도 2b를 참조하면, 종래 MRAM의 메모리 셀(200)이 기록 동작을 위하여 도시된다. MRAM의 기록 동작은 자기적 동작이다. 따라서, 트랜지스터는 기록 동작 동안 오프(off) 된다. 전류는 MTJ(100)의 자유 층의 극성 및 결과적으로는 셀(200)의 로직 상태에 영향을 미칠 수 있는 자기장들(250 및 260)을 구축하기 위하여 비트 라인(220) 및 디지트 라인(230)을 통하여 전파된다. 따라서, 데이터는 MTJ(100)에서 기록될 수 있고, 저장될 수 있다.
MRAM은, 고속, 고밀도(즉, 작은 비트셀 사이즈), 저전력 소모, 및 시간에 따른 비-성능 저하와 같이, MRAM을 보편적인 메모리의 후보로 만드는 일부 바람직한 특성들을 갖는다. 그러나 MRAM은 확장성(scalability) 문제를 갖는다. 구체적으로, 비트 셀들이 작아질수록, 메모리 상태를 스위칭하기 위해 사용되는 자기장들이 증가한다. 따라서, 전류 밀도 및 전력 소비가 높은 자기장들을 제공하기 위하여 증가하고, 따라서, MRAM의 확장성을 제한한다.
종래의 MRAM과 달리, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)는, 전자들이 박막(스핀 필터)을 통과할 때 스핀-분극(spin-polarized)된 전자들을 사용한다. 또한 STT-MRAM은 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(Spin-RAM), 및 스핀 모멘텀 전달 RAM(SMT-RAM)으로 알려져 있다. 기록 동작 동안, 스핀-분극된 전자들은 자유 층 상에 토크를 가하고, 이는 자유 층의 극성을 스위칭할 수 있다. 판독 동작은 위에서 논의된 것처럼, MTJ 저장 엘리먼트의 저항/로직 상태를 검출하기 위하여 전류가 사용된다는 점에서 기존 MRAM과 유사하다. 도 3a에 도시된 바와 같이, STT-MRAM 비트 셀(300)은 MTJ(305), 트랜지스터(310), 비트 라인(320) 및 워드 라인(330)을 포함한다. 트랜지스터(310)는 판독 동작 및 기록 동작 동안 전류가 MTJ(305)를 통해 흐르도록 스위치 온 되고, 따라서 로직 상태가 판독되거나 또는 기록될 수 있다.
도 3b를 참조하면, 판독/기록 동작들을 더 논의하기 위하여 STT-MRAM 셀(301)에 대한 보다 상세한 다이어그램이 도시된다. MTJ(305)와 같이 앞서 논의된 엘리먼트들 이외에도, 트랜지스터(310), 비트 라인(320) 및 워드 라인(330), 소스 라인(340), 감지 증폭기(350), 판독/기록 회로소자(360) 및 비트 라인 기준( 370)이 도시된다. 위에서 논의된 것처럼, STT-MRAM 내의 기록 동작은 전기적이다. 판독/기록 회로소자(360)는 비트 라인(320) 및 소스 라인(340) 사이에 기록 전압을 생성한다. 비트 라인(320)과 소스 라인(340) 사이의 전압의 극성에 따라, MTJ(305)의 자유 층의 극성은 변화될 수 있고, 이에 대응하여 로직 상태가 셀(301)에 기록될 수 있다. 마찬가지로, 판독 동작 동안, 판독 전류가 생성되고, 이러한 전류는 MTJ(305)를 통해 비트 라인(320)과 소스 라인(340) 사이에서 흐른다. 이러한 전류가 트랜지스터(310)를 통해 흐르도록 허용될 때, MTJ(305)의 저항(로직 상태)은 비트 라인(320)과 소스 라인(340) 간의 전압 차(differential)에 기초하여 결정될 수 있고, 이러한 전압 차는 기준(370)과 비교되고 그 후 감지 증폭기(350)에 의해 증폭된다. 메모리 셀(301)의 동작 및 구성이 발명이 속하는 기술분야에서 공지되어 있음을 당업자는 인식할 것이다. 부가적인 세부사항들은 예를 들어, IEDM 컨퍼런스(2005)의 학회지에 실린, M. Hosomi 등의 A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM에서 제공되며, 이 내용은 전체로서 참조에 의해 본원에 통합된다.
STT-MRAM의 전기적 기록 동작은 MRAM에서의 자기적 기록 동작으로 인한 스케일링 문제를 제거한다. 그리고 회로 설계는 STT-MRAM에 비해 덜 복잡하다. 그러나 코어 동작 전압(Vdd)에서의 변동들은 기록 전류 임계치 이상으로 도달하도록 셀 판독 전류를 야기할 수 있고, 이에 따라 효력이 없는 기록 동작 및/또는 시스템 컴포넌트들에 잠재적인 피해를 야기할 수 있다. 반대로, Vdd에서의 변동들은 동작하는 전압을 의도치 않은 낮은 전압으로 조종할 수 있는데, 이러한 의도치 않은 낮은 전압은 시스템 성능을 감소시킬 수 있고 그리고 시스템이 전혀 또는 적절하게 기능하는 것을 잠재적으로 방지할 수 있다.
본 발명의 예시적인 실시예들은 STT-MRAM에서 워드 라인 트랜지스터들에 적용되는 워드 라인 전압을 제어하기 위한 시스템들, 회로들, 방법들에 관한 것이다.
일 실시예는 자기 터널 접합(MTJ) 및 워드 라인 트랜지스터를 포함하는 비트 셀, 상기 비트 셀은 비트 라인 및 소스 라인에 연결되며; 및 상기 워드 라인 트랜지스터의 게이트에 연결되는 워드 라인 구동기를 포함하며, 상기 워드 라인 구동기는 공급 전압의 전이 전압 미만인 상기 공급 전압을 초과하는 워드 라인 전압을 제공하고, 그리고 상기 전이 전압 초과인 공급 전압들에 대하여 상기 공급 전압 미만인 전압을 제공하도록 구성되는 STT-MRAM에 관련된다.
다른 실시예는 STT-MRAM에서 동작들을 판독 및 기록하기 위한 방법에 관한 것이다. 상기 방법은, 기록 동작 동안에, 비트 셀의 워드 라인 트랜지스터의 게이트에 제1 전압을 인가하는 단계, 공급 전압이 전이 전압 미만인 경우, 상기 제1 전압은 상기 공급 전압을 초과하며; 및 기록 동작 동안에, 상기 워드 라인 트랜지스터에 제2 전압을 인가하는 단계를 포함하며, 상기 공급 전압이 전이 전압을 초과하는 경우, 상기 제2 전압은 상기 공급 전압 미만이다.
다른 실시예는 기록 동작 동안에, 비트 셀의 워드 라인 트랜지스터의 게이트에 제1 전압을 인가하기 위한 수단, 공급 전압이 전이 전압 미만인 경우, 상기 제1 전압은 상기 공급 전압을 초과하며; 및 기록 동작 동안에, 상기 워드 라인 트랜지스터에 제2 전압을 인가하기 위한 수단을 포함하며, 상기 공급 전압이 전이 전압을 초과하는 경우, 상기 제2 전압은 상기 공급 전압 미만인, STT-MRAM에 관련된다.
첨부한 도면들은 본 발명의 실시예들에 대한 설명을 돕기 위해 제시되고 단지 실시예들의 예시를 위하여 제공되며, 이들의 제한을 위해 제공되는 것은 아니다.
도 1a 및 1b는 자기 터널 접합(MTJ) 저장 엘리먼트의 도시들이다.
도 2a 및 2b는 각각, 판독 및 기록 동작들 동안의 자기저항 랜덤 액세스 메모리(MRAM)의 도시들이다.
도 3a 및 3b는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 셀들의 도시들이다.
도 4a 및 4b는 각각, 판독 및 기록 동작들 동안의 STT-MRAM에서 회로 구성의 도시들이다.
도 5는 STT-MRAM을 위한 기록 구동기에 대한 회로 구성의 도시이다.
도 6은 코어 동작 전압의 다양한 값들에 대한 워드 라인 트랜지스터에서 적용되는 워드 라인 전압을 도시하는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 도 4a 및 4b의 워드 라인 구동기의 펌핑 회로 설계를 도시한다.
도 8은 STT-MRAM에서 판독 및 기록 동작들을 하기 위한 방법을 도시한다.
본 발명의 실시예들의 양상들은 다음의 설명 및 본 발명의 특정한 실시예들에 관한 관련된 도면들에서 개시된다. 대안적인 실시예들은 본 발명의 범위를 벗어나지 않고 고안될 수 있다. 부가적으로 본 발명의 공지된 엘리먼트들은, 본 발명의 실시예들에 대한 관련 세부사항들을 모호하게 하지 않기 위해, 구체적으로 기술되지 않거나 생략될 것이다.
용어 “예시적인”은 본 명세서에서 "예, 보기, 또는 예시로서 기여하는" 것을 의미하는 것으로 이용된다. "예시적인" 것으로서 본 명세서에 기재되는 임의의 실시예가 반드시 다른 실시예들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, 용어 "본 발명의 실시예들"은 본 발명의 모든 실시예들이 논의된 특징, 장점 또는 동작 모드를 포함하도록 요구하는 것은 아니다. 본 명세서에서 사용된 "펌핑 전압"은 높거나 또는 낮은 전압 전원 소스를 제공할 수 있는 것으로 인식될 것이다.
여기서 사용된 전문용어는 단지 특정한 실시예들을 설명하는 목적이며, 본 발명의 실시예들에 제한되지 않도록 의도된다. 여기서 사용된 바와 같이, 단수 형태들은 문맥에서 명백하게 달리 지시하지 않는다면, 복수 형태들도 물론 포함하도록 의도된다. 여기서 사용된 용어들 "포함하다(comprises)", "포함하는(comprising)", "포함하다(include)" 및/또는 "포함하는(including)"은 언급된 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 명시하지만, 그들의 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 그룹들의 부가 또는 존재를 배제하지 않는다.
배경기술에서 논의된 바와 같이, STT-MRAM는 각 셀에 대해 낮은 기록 전류를 사용하고, 이것은 MRAM를 통한 메모리 타입의 장점이다. 그러나, 코어 동작 전압 Vdd에서의 변동들은 셀로 하여금 기록 전류 임계치 이상으로 도달하도록 셀 판독 전류를 야기할 수 있고, 이에 따라 효력이 없는 기록 동작 및/또는 시스템 컴포넌트들에 잠재적인 피해를 야기할 수 있다. 반대로, Vdd에서의 변동들은 동작하는 전압을 의도치 않은 낮은 전압으로 조종할 수 있는데, 이러한 의도치 않은 낮은 전압은 시스템 성능을 감소시킬 수 있고 그리고 시스템이 전혀 또는 적절하게 기능하는 것을 잠재적으로 방지할 수 있다. 대조적으로, 본 발명의 실시예들은 Vdd에 기초하여 워드 라인 전압 VWL을 발생시키기 위한 워드 라인 구동기를 사용하여 WL 트랜지스터 세기를 제어한다. 다양한 실시예들에 따라서, Vdd가 안전 동작 임계치와 같은 한계 전압 미만인 경우, 성능을 향상시키기 위하여 Vdd을 초과하는 전압에서 VWL이 제공될 수 있다. Vdd가 한계 전압을 초과하면, 안전한 동작을 확실히 하기 위하여 한계 전압 이하인 전압에서 VWL이 제공될 수 있다.
도 4a 및 4b는 각각 판독 및 기록 동작들 동안에 STT-MRAM에서의 회로 구성(400)을 도시한다. 회로는 MTJ(405)를 포함하는 비트 셀(401) 및 비트 라인(BL)(420) 및 소스 라인(SL)(440) 사이에서 연결되는 워드 라인 트랜지스터(410)를 포함한다. 워드 라인 트랜지스터(410)는 워드 라인(430)에 연결된다. 판독 격리(isolation) 엘리먼트(450)는 기록 동작 동안에 감지 증폭기(470)와 격리시키기 위하여 비트 라인(420)에 연결된다. 엘리먼트(450)(예컨대, 판독 먹스(mux))는 감지 증폭기 격리를 제공할 뿐 아니라, 판독 동작 동안에 비트 라인들 중에서 하나를 선택하기 위하여 사용될 수 있다. 당업자에 의해 인식될 바로서, 기록 격리 엘리먼트(450)는 판독 동작들 동안에는 감지 증폭기(470)를 비트 라인(420)에 연결할 수 있고, 그리고 기록 동작들 동안에는 감지 증폭기(470)를 격리시킬 수 있는 임의의 디바이스 또는 디바이스들의 조합일 수 있다. 예를 들어, 격리 엘리먼트(450)는 감지 증폭기(470)의 입력과 직렬로 연결되는 전송 게이트일 수 있다. 그러나 당업자는 다른 디바이스들 및/또는 멀티플렉서들과 같은 디바이스들의 조합들 등이 사용될 수 있다고 인식할 것이다. 나아가 본 명세서에서 도시된 회로 구성은 단지 본 발명의 실시예들의 양상들의 설명을 용이하게 하기 위함이며, 도시된 엘리먼트들 및/또는 나열들로 실시예들을 제한하고자 의도되지 않는 것으로 인식되어야 할 것이다.
더 구체적으로, 도 4a의 기록 동작과 관련하여, 격리 엘리먼트(450)는 판독 동작을 조정하기 위하여 판독 인에이블 신호(rd_en)를 수신할 수 있다. 감지 증폭기(470)는 비트 라인(420)과 기준(472)에 연결된다. 감지 증폭기(470)는 판독 동작 동안에 감지 증폭기(470)의 입력에서 비트 라인(420)과 기준(472) 사이의 전압 차이(differential)를 증폭함으로써 비트 셀(401)의 상태를 결정하기 위하여 사용될 수 있다. 판독 동작 동안에 트랜지스터(410)는 전도(conduct) 중이며, 판독 전류(i_rd)는 MTJ(405)를 통해 흐른다. 판독 격리 엘리먼트(450)는 전도되는 중일 것이며, MTJ(405)의 저항에 비례한 전압이 생성될 것이고, 감지 증폭기(470)에서 탐지될 것이다. 앞서 설명한 바와 같이, 저항은 MTJ(405)의 로직 상태에 기초하여 변화할 것이다. 따라서, 비트 셀(401)에 저장된 데이터는 판독될 수 있다.
이제 구체적으로, 도 4b의 기록 동작과 관련하여, 기록 구동기(500) 및 기록 격리 엘리먼트들(502 및 504)이 비트 라인의 선택 및 비트 셀(401)로의 데이터 기록을 인에이블하기 위하여 비트 라인(420) 및 소스 라인(440)에 연결된다. 도 4b에서 도시되고 앞서 논의된 바와 같이, STT-MRAM에서, MTJ(405)를 통한 전류의 흐름은 MTJ(405)의 저항을 차례로 변화시키는 자유 층의 극성을 변화시킬 수 있다. 이에 따라 저항의 변화는 비트 셀(401)의 로직 상태의 변화로서 탐지될 수 있다. 예를 들어, 제1 기록 전류(i_wr0)는 "0" 로직 상태를 기록하기 위하여 제1 방향에서 흐를 수 있다. 제2 기록 전류(i_wr1)는 "1" 로직 상태를 기록하기 위하여 제1 방향과 반대인 제2 방향으로 흐를 수 있다. 기록 격리 엘리먼트들(502 및 504)은 기록 구동기(500)를 선택적으로 연결 및 연결 해제할 수 있는 임의의 디바이스 또는 디바이스들의 조합일 수 있다. 예를 들어, 기록 격리 엘리먼트들(502 및 504)은 기록 구동기(500)와 직렬로 연결되는 전송 게이트들일 수 있다. 나아가, 기록 격리 엘리먼트들은 기록 동작 동안에 기록 구동기(500)의 연결을 조정하기 위하여 인에이블 신호(wr_en)를 수신할 수 있다. 그러나 당업자는 기록 격리 엘리먼트들(502 및 504)은 동일한 기능을 달성하기 위하여 사용될 수 있는 멀티플렉서들 등과 같은 다른 디바이스들 및/또는 디바이스들의 조합들일 수 있다고 인식할 것이다. 도 5를 참조하면, 기록 라인 구동기(500)를 위한 회로 구성이 도시된다. 기록 라인 구동기(500)는 비트 셀에 기록되기 위한 수신된 데이터 입력에 기초하여 비트 라인(BL) 및 소스 라인(SL)을 별도로 구동하도록 구성된 복수의 인버터들(510, 520 및 530)을 포함할 수 있다.
다시 도 4a 및 4b를 참조하면, 본 발명의 다양한 실시예들에 따라 WL 전압 VWL을 제공하기 위하여 워드 라인 구동기(432)는 워드 라인(430) 및 워드 라인 트랜지스터(410)에 연결된다. WL 전압 VWL은 펌핑 전압 Vpp, 내부의 공급 전압(예컨대, 임베디드 애플리케이션들에서) 또는 코어 전압을 초과하는 외부의 공급 전압을 사용하여 워드 라인 구동기(432)에 의해 발생될 수 있다. 워드 라인 구동기(432)는 낮은 Vdd 레벨들에 대한 Vdd보다 높은 전압을 유지하기 위하여, 그리고 Vdd가 높은 레벨에 있을 때, 낮은 전압으로 전이 또는 유지하기 위하여 트랜지스터(410)에 적용되는 WL 전압 VWL을 변화시킬 수 있다.(도 6은 이러한 기능의 예시를 도시한다.) 이에 따라 워드 라인 구동기(432)는 도 4a의 판독 동작들 및 도 4b의 기록 동작들 모두 동안에 의도된 전압 레벨을 제공하기 위하여 구성될 수 있다.
예를 들어 워드 라인 전압 VWL은 다수의 Vdd 이었을 수 있다(예컨대, N1*Vdd, 여기서 N1은 1보다 큰 실수임). 일부 실시예들에서 워드 라인 구동기(432)는 Vdd보다 큰 대략 40%에서 100%의 전압을 공급할 수 있으며, 여기서 Vdd는 비교적 낮은 값이다. 본 발명의 실시예들은 이러한 범위에 제한되지 않으며, 워드 라인 구동기(432)로부터의 출력인 워드 라인 전압 VWL은 실질적으로 높을 수 있다.
증가하는 Vdd와 함께 VWL이 증가함에 따라, 다양한 회로 엘리먼트들에 대한 손상 가능성이 존재할 수 있다. 예를 들어, VWL이 워드 라인 트랜지스터(또는 액세스 트랜지스터)(410), MTJ(405) 또는 비트 셀에서 연결된 다른 엘리먼트들의 항복 전압을 초과하는 레벨까지 증가할 경우, 메모리는 손상을 입을 수 있다. 따라서, 워드 라인 구동기(432)는 두 영역들에서 동작할 수 있다: 낮은 Vdd 영역 및 높은 Vdd 영역. 동작하는 영역들 사이의 전이는 전이 전압 Vtran으로서 참고되는 Vdd의 값에서 발생하며, 여기서 Vtran은 워드 라인 트랜지스터(410), MTJ(405), 또는 비트 셀에서 연결되는 다른 엘리먼트들의 항복 전압에 관한 것이다.
낮은 Vdd 영역(Vdd < Vtran)에서, VWL은 위에서 논의된 다수의 Vdd처럼, Vdd보다 높은 전압에서 워드 라인 구동기(432)에 의한 출력일 수 있고, 워드 라인 구동기(432)에 의해 더욱 컨디셔닝 될 수 있다. 높은 Vdd 영역(Vdd > Vtran)에서, VWL은 워드 라인 트랜지스터(410), MTJ(405), 또는 비트 셀에서 연결되는 다른 엘리먼트들의 항복을 방지하고 메모리의 안전한 동작을 제공하기 위하여 한계 전압 레벨(VL_lim) 이하에서 유지될 수 있다. 이 영역에서, 워드 라인 구동기(432)는 비교적 일정한 레벨(예컨대, Vdd = Vtran인 전이 포인트에서 WL_lim과 동일하거나 또는 근처인)에서 VWL을 유지할 수 있다. 예를 들어, 워드 라인 구동기(432)는 클램핑(clamping) 회로 또는 전이 전압에서 VWL을 클램핑하는 비슷한 것을 포함할 수 있고, Vdd가 증가함에 따라 MTJ(405)의 항복을 방지할 수 있다. 대안적으로, 워드 라인 구동기(432)는 전이 전압 이후에 워드 라인 전압(Vpp)을 WL 전압(VWL)의 음의 기울기를 생성하는 낮은 레벨까지 더욱 감소시킬 수 있다. (예컨대, 도 6을 볼 것) 회로 엘리먼트들의 특질들(예를 들어, 위에서 논의된 바와 같은 항복 전압)에 기초하여 변화할 수 있기 때문에, 상이한 동작 영역들에서 적용됨에 따른 용어들 '높은 Vdd' 및 '낮은 Vdd'는 상대적인 용어들이고, 그들에 의하여 임의의 구체적인 절대적 전압 값들 또는 그들 각자의 동작 영역들로의 범위들을 전하기 위하여 의도된 것이 아니라고 인식될 것이다.
도 6은 Vdd의 다양한 값들에 대한 워드 라인 트랜지스터에서 적용되는 워드 라인 전압을 도시하는 그래프(600)이다. 도시된 바와 같이, 기준 선(610)은 Vdd이다. 워드 라인 전압 VWL은 낮은 Vdd 영역에서의 Vdd에 비례하여 크다(즉, 여기서 Vdd는 Vtran보다 작음). 높은 Vdd 영역에서(즉, 여기서 Vdd는 Vtran보다 큼), VWL은 본 발명의 일 실시예에 따라서 실질적으로 일정한 레벨에서 유지될 수 있다. 대안적으로, (620)에서 도시된 바와 같이, VWL은 본 발명의 다른 실시예에 따라 감소될 수 있다. VWL은 기록 전압이 MTJ 항복 전압을 초과하도록 야기하지 않으며 그리고/또는 메모리 내의 다른 엘리먼트들에 손상을 입히도록 야기하지 않을 것임을 확실히 한다.
앞서 논의된 바와 같이, WL 전압 VWL은 펌핑 전압 Vpp, 내부의 공급 전압(예컨대, 임베디드 애플리케이션들) 또는 코어 전압보다 큰 외부의 공급 전압을 사용하여 발생될 수 있다. 따라서, 그래프(600)는 단지 설명의 목적으로 제공되고, 본 발명의 실시예들을 제한하기 위하여 의도되지 않는다. 예를 들어, 워드 라인 전압(620)은 낮은 Vdd 영역에서 다수의 Vdd(예를 들어, N1*Vdd, 여기서 N1은 1보다 큰 실수)일 수 있고, 워드 라인 전압(620)과 Vdd 간의 차이는 Vtran까지 증가되는 Vdd로서 증가하는 함수일 수 있다. 높은 Vdd 영역에서, 기록 전압은 의도된 고정 값 또는 항복 전압보다 작은 워드 라인 전압 VWL을 초래하는 다수의 펌핑 전압 Wpp(예컨대, N2*Vpp, 여기서 N2는 1보다 작은 실수)일 수 있다. 그러나 WL 전압 VWL을 발생시키는 전략에 관계없이, VWL이 낮은 전압들(Vdd < Vtran)에서의 Vdd보다 크고, 그리고 높은 Vdd 전압들(Vdd > Vtran) 동안 미리 결정된 전압 또는 항복 전압 아래로 유지되는 한, 성능을 향상시키는 동안 시스템 컴포넌트들의 잠재적인 손상 및/또는 효력이 없는 기록 동작의 가능성의 감소가 이루어질 수 있다.
다시 도 4a 및 4b를 참조하면, 워드 라인 구동기(432)는, MTJ가 항복 전압에 도달하는 것을 피하기 위하여 WL 전압 VWL을 제한하고 그리고 상이한 전압 레벨들을 가진 워드 라인을 공급하기 위하여 구성될 수 있다. 워드 라인 구동기(432)는 Vdd < Vtran에서 제1 전압(예컨대, VWL > Vdd)을 발생시키기 위한 로직 및 Vdd > Vtran에서 제2 전압 레벨(예컨대, VWL < Vpp)을 발생시키기 위한 로직을 포함할 수 있다. 제2 전압 레벨은 MTJ 항복을 피하기 위해 의도된 임계치 이하에서 워드 라인 전압을 유지하도록 구성된 로직에 의하여 발생될 수 있다. VWL은 전원 관리 통합된 회로 또는 다른 외부의 공급들로부터와 같이, 통합된 전원 소스로부터 공급될 수 있다. 대안적으로, VWL는 예를 들어, 당해 기술 분야에서 알려진 바와 같이, 펌핑 회로를 사용하는 Vdd로부터 발생될 수 있다.
도 7은 본 발명의 일 실시예에 따른 도 4a 및 4b의 워드 라인 구동기의 펌핑 회로 설계를 도시한다.
도시된 바와 같이, 워드 라인 구동기(432)는 레벨 탐지기(702) 및 펌핑 전압 Vpp에 따라 WL 전압 VWL을 출력하기 위한 Vpp 전하 펌프(704)를 포함한다. 레벨 탐지기(702)는 공급된 Vdd 입력에 기초하는 동작 조건들을 위한 Vpp의 적절한 레벨을 결정하며(도 6에서 예시적인 Vdd와 Vpp 관계를 도시함), 그리고 Vpp 펌프(704)로부터의 피드백 신호에 따라 의도된 Vpp 전압 레벨을 출력하기 위한 Vpp 펌프(704)를 제어한다. 당해 기술 분야에서 알려진 바와 같이, 레벨 탐지기(702)는, 클램핑 함수들뿐 아니라 증가하거나 또는 감소하는 함수를 포함하여, 도 6의 VWL곡선(620)에 부합되는 것과 같이, 입력의 의도된 함수를 출력하기 위하여 설계될 수 있다. 레벨 탐지기들 및 전하 펌프들은 당해 기술 분야에서 잘 알려져 있으므로, 여기서 더욱 자세한 설명은 생략될 것이다.
위의 관점에서, 본 발명의 실시예들은 또한 여기서 설명된 동작들 및/또는 알고리즘들의 시퀀스, 기능들을 수행하기 위한 방법들을 포함한다는 것이 인식될 것이다. 예를 들어, 도 8은 본 발명의 실시예에 따라 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서의 판독 및 기록 작동들을 하기 위한 방법을 도시한다. 방법은 기록 작동 동안에 비트 셀의 워드 라인 트랜지스터의 게이트에 제1 전압을 인가하는 단계를 포함하며, 공급 전압이 전이 전압 미만인 경우, 제1 전압은 공급 전압을 초과하고(블록 802), 그리고 기록 작동 동안에 워드 라인 트랜지스터에 제2 전압을 인가하는 단계를 포함하며, 공급 전압이 전이 전압을 초과하는 경우, 제1 전압은 공급 전압 미만이다(블록 808). 또한 방법은 제2 전압을 제공하기 위하여 전이 전압을 넘어 한계 전압 이하에서 워드 라인 전압을 클램프하는 단계(블록 804) 또는 제2 전압을 제공하기 위하여 전이 전압에 도달한 후에 제2 전압을 감소시키는 단계를 포함한다(블록 806).
이상의 개시내용이 본 발명의 예시적인 실시예들을 제시하는 동안, 첨부된 청구항들에 의해 규정되는 본 발명의 실시예들의 범위를 벗어나지 않고 본 명세서에서 다양한 변화들 및 수정들이 행해질 수 있음이 주목된다. 예를 들어, 트랜지스터들/회로들이 상보적 디바이스들로 수정될 수 있는 것처럼(예컨대, PMOS 및 NMOS 디바이스들의 상호 교환), 활성화되는 트랜지스터들/회로들에 대응하는 특정한 로직 신호들은 개시된 기능을 달성하기 위하여 적절한 것으로 변화될 수 있다. 마찬가지로, 본 명세서에서 기술된 본 발명의 실시예들에 따른 방법들의 기능들, 단계들 및/또는 동작들은 임의의 특정한 순서로 수행될 필요가 없다. 또한, 본 발명의 엘리먼트들이 단수형으로 제시되거나 청구될 수 있지만, 단수형으로 제한된다고 명확하게 기술되지 않는다면 복수형이 예상된다.

Claims (20)

  1. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)로서,
    자기 터널 접합(MTJ) 및 워드 라인 트랜지스터를 포함하는 비트 셀 ― 상기 비트 셀은 비트 라인 및 소스 라인에 연결됨 ―; 및
    상기 워드 라인 트랜지스터의 게이트에 연결되는 워드 라인 구동기를 포함하며,
    상기 워드 라인 구동기는 공급 전압의 전이 전압 미만인 상기 공급 전압 초과의 워드 라인 전압을 제공하고, 그리고 상기 전이 전압 초과의 공급 전압들에 대하여 상기 공급 전압 미만인 전압을 제공하도록 구성되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  2. 제1항에 있어서,
    상기 워드 라인 전압은 상기 전이 전압에 도달한 후에 한계 전압 이하에서 클램프되는(clamped),
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  3. 제2항에 있어서,
    상기 워드 라인 전압은 상기 전이 전압에 도달한 후에 감소되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  4. 제1항에 있어서,
    상기 전이 전압은 낮은 Vdd 영역과 높은 Vdd 영역 사이의 전이를 표현하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  5. 제1항에 있어서,
    상기 비트 셀에서 로직 상태를 저장하기 위해 상기 비트 셀로 전기적 신호를 제공하도록 구성되는 기록 구동기; 및
    상기 비트 라인과 소스 라인 사이에서 상기 기록 구동기와 직렬로 연결되는 적어도 하나의 기록 격리 엘리먼트를 더 포함하며, 상기 기록 격리 엘리먼트는 판독 동작 동안에 상기 기록 구동기에 격리하도록 구성되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  6. 제4항에 있어서,
    상기 기록 구동기는,
    데이터 입력 및 상기 비트 라인 사이에서 직렬로 연결되는 제1 및 제2 인버터들; 및
    상기 데이터 입력 및 상기 소스 라인 사이에서 직렬로 연결되는 제3 인버터를 포함하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  7. 제1항에 있어서,
    상기 비트 셀 및 감지 증폭기 사이에 삽입되는 판독 격리 엘리먼트를 더 포함하며, 상기 판독 격리 엘리먼트는 기록 동작 동안에 상기 비트 라인으로부터 상기 감지 증폭기를 선택적으로 격리하도록 구성되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  8. 제6항에 있어서,
    상기 판독 격리 엘리먼트는 스위치, 트랜지스터 게이트, 또는 멀티플렉서 중 적어도 하나인,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  9. 제1항에 있어서,
    상기 공급 전압으로부터 상기 워드 라인 전압을 발생시키도록 구성되는 전압 펌프 회로를 더 포함하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  10. 제9항에 있어서,
    상기 공급 전압으로부터 상기 워드 라인 전압을 발생시키기 위하여 상기 전압 펌프 회로를 제어하도록 구성되는 레벨 탐지기를 더 포함하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  11. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서 판독 및 기록하기 위한 방법으로서,
    기록 동작 동안에, 비트 셀의 워드 라인 트랜지스터의 게이트에 제1 전압을 인가하는 단계 ― 공급 전압이 전이 전압 미만인 경우, 상기 제1 전압은 상기 공급 전압을 초과함 ―; 및
    기록 동작 동안에, 상기 워드 라인 트랜지스터에 제2 전압을 인가하는 단계를 포함하며, 상기 공급 전압이 전이 전압을 초과하는 경우, 상기 제2 전압은 상기 공급 전압 미만인,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서 판독 및 기록하기 위한 방법.
  12. 제11항에 있어서,
    상기 제2 전압을 제공하기 위하여 상기 전이 전압을 초과하는 한계 전압 이하에서 상기 워드 라인 전압을 클램핑하는 단계를 더 포함하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서 판독 및 기록하기 위한 방법.
  13. 제11항에 있어서,
    상기 제2 전압을 제공하기 위하여 상기 전이 전압에 도달한 후에 상기 제2 전압을 감소시키는 단계를 더 포함하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서 판독 및 기록하기 위한 방법.
  14. 제11항에 있어서,
    상기 전이 전압은 낮은 Vdd 영역 및 높은 Vdd 영역 사이의 전이를 표현하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서 판독 및 기록하기 위한 방법.
  15. 제11항에 있어서,
    전하 펌프 회로를 사용하여 제1 전압을 발생시키기 위하여 상기 공급 전압을 펌핑하는 단계를 더 포함하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서 판독 및 기록하기 위한 방법.
  16. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)로서,
    기록 동작 동안에, 비트 셀의 워드 라인 트랜지스터의 게이트에 제1 전압을 인가하기 위한 수단 ― 공급 전압이 전이 전압 미만인 경우, 상기 제1 전압은 상기 공급 전압을 초과함 ―; 및
    기록 동작 동안에, 상기 워드 라인 트랜지스터에 제2 전압을 인가하기 위한 수단을 포함하며, 상기 공급 전압이 전이 전압을 초과하는 경우, 상기 제2 전압은 상기 공급 전압 미만인,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  17. 제16항에 있어서,
    상기 제2 전압을 제공하기 위하여 상기 전이 전압에 도달한 후, 한계 전압 이하에서 상기 워드 라인 전압을 클램핑하기 위한 수단을 더 포함하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  18. 제16항에 있어서,
    상기 제2 전압을 제공하기 위하여 상기 전이 전압에 도달한 후에 상기 제2 전압을 감소시키기 위한 수단을 더 포함하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  19. 제16항에 있어서,
    상기 전이 전압은 낮은 Vdd 영역 및 높은 Vdd 영역 사이의 전이를 표현하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
  20. 제16항에 있어서,
    전하 펌프 회로를 사용하여 상기 제1 전압을 발생시키기 위하여 상기 공급 전압을 펌핑하기 위한 수단을 더 포함하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM).
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