KR20110083118A

KR20110083118A - 다층 세라믹 회로 기판 및 제조방법

Info

Publication number: KR20110083118A
Application number: KR1020100003167A
Authority: KR
Inventors: 장명훈; 김진완; 이대형; 홍기표
Original assignee: 삼성전기주식회사
Priority date: 2010-01-13
Filing date: 2010-01-13
Publication date: 2011-07-20
Also published as: JP5386439B2; US20110168439A1; JP5771648B2; JP2011146667A; KR101089936B1; JP2013191899A

Abstract

본 발명의 일 측면은, 복수의 세라믹 그린 시트를 마련하는 단계와, 상기 복수의 세라믹 그린 시트 중 적어도 하나의 세라믹 그린 시트에 원하는 라인형상의 홈부와 상기 홈부에 연결된 바아홀을 형성하는 단계와, 상기 비아홀을 도전성 물질로 충전시켜 도전성 비아를 형성하는 단계와, 상기 홈부를 도전성 물질로 충전시켜 상기 도전성 비아에 연결된 회로라인을 형성하는 단계와, 상기 복수의 세라믹 그린시트를 적층하여 세라믹 그린시트 적층체를 형성하는 단계와, 상기 세라믹 그린시트 적층체를 소결하는 단계를 포함하는 다층 세라믹 회로 기판 제조방법을 제공한다.

Description

다층 세라믹 회로 기판 및 제조방법 {MULTI-LAYER CERAMIC CIRCUIT BOARD AND METHOD OF FABRICATING THE SAME}

본 발명은 다층 세라믹 회로 기판 제조방법에 관한 것으로서, 특히 미세 회로라인의 불량 발생을 방지할 수 있는 다층 세라믹 회로 기판 및 그 제조방법에 관한 것이다.

최근, 전자부품이 점차 소형화되는 추세에 따라 전자부품의 정밀화, 미세 패턴화 및 박막화를 통한 소형 모듈 및 기판이 개발되고 있다.

그러나, 통상 사용되는 인쇄회로기판(Printed Circuit Board, PCB)을 소형화된 전자부품에 이용한 경우에는, 사이즈의 소형화에 한계가 있고, 고주파 영역에서의 신호 손실 및 고온 고습시의 신뢰성이 저하되는 단점이 있다.

이러한 단점을 극복하기 위하여 인쇄회로기판(PCB)이 아닌, 세라믹을 이용한 기판의 사용이 시도되고 있다. 이러한 세라믹 기판으로는 주로 글래스성분이 함유된 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramics: LTCC) 기판이 사용된다.

이러한 저온 동시 소성 세라믹 기판의 제조공정은, 세라믹 조성물을 포함한 슬러리를 이용하여 복수의 세라믹 그린시트를 마련하는 단계로 시작된다. 각 세라믹 그린시트에 층간회로를 구성하는 회로패턴을 형성한 후에 상기 세라믹 그린 시트를 적층하고 소성하여 원하는 다층 세라믹 회로기판을 제조할 수 있다. 여기서, 복수의 세라믹 그린시트에 형성되는 층간회로는 도전성 비아 및 회로 라인을 포함한다.

종래에는 복수의 세라믹 그린시트에 회로 패턴을 형성하기 위해서, 우선 세라믹 그린시트 각각의 적정 위치에 레이저 가공 등을 이용하여 비아홀을 형성하고, 비아홀 내에 금속 물질을 충진시켜 도전성 비아를 형성하고 이러한 스크린 인쇄공정을 통해서 원하는 회로 라인도 함께 형성된다.

하지만, 종래의 회로패턴을 형성하는 방식은, 각 세라믹 그린시트 상에 형성된 회로 패턴, 특히, 회로 라인에 의해 세라믹 그린시트의 계면에서 단차가 발생하며, 이를 다수의 층으로 적층하는 경우에 특정 부분이 돌출되어 균일한 두께를 갖는 다층 세라믹 회로기판을 제조하는데 문제가 될 수 있다.

특히, 최근에, 프로브 카드(probe card)에 사용되는 기판으로 저온 동시 소성 세라믹 회로기판이 사용될 수 있다. 이러한 세라믹 회로기판은 적정한 소성온도(예, 200℃∼1,000℃의 온도)에서 금속물질인 회로라인과 세라믹 기판이 동시에 소성되어 제조된다. 이러한 동시 소성과정에서, 도전성 페이스트를 도파하여 일정한 폭을 형성된 회로 라인이 수축되어 부분적으로 라인이 끊기는 불량이 발생되기 쉽다.

이러한 양상은 기판 사이즈가 작아지거나, 기판이 고집적화가 될수록 회로라인의 폭이 점점 작아지므로, 더욱 심해지는 경향이 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 그 일 목적은 세라믹 그린시트 상에 회로라인을 형성하고자 하는 위치에 홈부를 가공하여 회로라인의 폭을 정확히 제어할 수 있는 다층 세라믹 회로기판 제조방법을 제공하는데 있다.

본 발명의 다른 목적은 상기 제조방법에 따라 제조된 다층 세라믹 회로기판을 제공하는데 있다.

상기한 기술적 과제를 실현하기 위해서, 본 발명의 일 측면은

복수의 세라믹 그린 시트를 마련하는 단계와, 상기 복수의 세라믹 그린 시트 중 적어도 하나의 세라믹 그린 시트에 원하는 라인형상의 홈부와 상기 홈부에 연결된 바아홀을 형성하는 단계와, 상기 비아홀을 도전성 물질로 충전시켜 도전성 비아를 형성하는 단계와, 상기 홈부를 도전성 물질로 충전시켜 상기 도전성 비아에 연결된 회로라인을 형성하는 단계와, 상기 복수의 세라믹 그린시트를 적층하여 세라믹 그린시트 적층체를 형성하는 단계와, 상기 세라믹 그린시트 적층체를 소결하는 단계를 포함하는 다층 세라믹 회로 기판 제조방법을 제공한다.

바람직하게, 상기 도전성 비아의 상단은 상기 비아홀과 인접한 상기 홈부 영역에 걸치도록 형성될 수 있다. 이 경우에, 상기 홈부영역에 위치한 상기 도전성 비아의 상단부분은 상기 홈부를 향해 경사진 형상을 가질 수 있다.

바람직하게, 상기 도전성 비아의 상단부분의 적어도 일부는 상기 회로라인과 중첩된 영역을 갖는다.

바람직하게, 상기 홈부를 형성하는 단계는 상기 적어도 하나의 세라믹 그린 시트 상에 레이저 빔을 조사하여 상기 라인형상의 홈부를 형성하는 단계일 수 있다.

바람직하게, 상기 홈부는 상기 적어도 하나의 세라믹 그린 시트의 두께에 대해 10∼70%에 해당하는 깊이로 형성될 수 있다.

특정 실시형태에서, 상기 회로라인을 형성하는 단계는, 스퀴즈를 이용한 스크린 인쇄공정에 의해 수행될 수 있다.

본 발명에 따른 제조방법은 프로브 회로 기판의 제조방법으로 유용하게 이용될 수 있다.

본 발명의 다른 측면은, 복수의 세라믹층이 적층되어 이루어진 세라믹 적층체와, 상기 복수의 세라믹층에 형성된 회로라인 및 도전성 비아로 이루어진 층간회로부;를 포함하며, 상기 회로라인 중 적어도 하나는 상기 세라믹 그린 시트에 형성된 홈부에 충전된 도전성 물질로 형성되며, 상기 적어도 하나의 회로라인은 비아에 연결된 것을 특징으로 하는 다층 세라믹 회로 기판을 제공한다.

바람직하게, 상기 도전성 비아의 상단은 상기 비아와 인접한 상기 홈부 영역에 걸치도록 형성될 수 있다. 이 경우에, 상기 홈부 영역에 위치한 상기 도전성 비아의 상단부분은 상기 홈부를 향해 경사진 형상을 갖는다.

바람직하게, 상기 도전성 비아의 상단부분의 적어도 일부는 상기 회로라인과 중첩되는 영역을 가질 수 있다.

바람직하게, 상기 회로라인은 그 회로라인이 형성된 세라믹층에 형성된 도전성 비아와 연결될 수 있다.

바람직하게, 상기 홈부는 상기 적어도 하나의 세라믹층의 두께에 대해 10∼70%에 해당하는 깊이로 형성될 수 있다.

본 발명에 따르면, 소결시에 인쇄된 회로라인의 폭이 부분적으로 감소되어 발생되는 오픈불량을 효과적으로 방지할 수 있다. 또한, 다층 세라믹 회로기판에 제공하고자 하는 회로라인의 폭을 100㎛이하의 미세한 수준에서도 정밀하게 제어할 수 있을 뿐만 아니라, 스퀴즈가 세라믹 그린 시트 상면과 접하게 되는 스크린 인쇄공정에서도 회로라인의 두께도 홈부의 깊이를 이용하여 적절히 보장할 수 있다.

특히, 도전성 라인과 비아가 연결되는 소위 "넥(neck)"부분에서 라인 인쇄시에 비아 충전된 부분과 단차에 의해 불완전한 인쇄로 인한 오픈을 효과적으로 방지할 수 있다.

도1 내지 도3은 본 발명에 따른 다층 세라믹 회로 기판 제조방법 중 회로패턴 형성과정의 일 예를 설명하기 위한 각 공정별 단면도이다.
도4는 도3에 도시된 도전성 비아와 회로라인의 연결부를 확대하여 도시한 개략도이다.
도5a 내지 도5c는 본 발명에 따른 다층 세라믹 회로 기판의 제조방법의 일 예를 설명하기 위한 공정단면도이다.
도6은 본 발명의 일 실시예에 따라 제조된 다층 세라믹 회로 기판의 단면을 촬영한 광학 현미경 사진이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 더욱 상세히 설명하기로 한다.

도1 내지 도3은 본 발명에 따른 다층 세라믹 회로 기판 제조방법 중 회로패턴 형성과정의 일 예를 설명하기 위한 각 공정별 단면도이다.

본 발명에 채용되는 회로패턴의 형성공정은 세라믹 그린 시트에 원하는 라인형상의 홈부를 형성하는 공정을 시작된다.

도1a에 도시된 바와 같이, 상기 세라믹 그린 시트(11)에 원하는 라인형상의 홈부(L)를 형성한다. 도1a에 도시된 홈부(L)의 라인형상은 원하는 회로라인에 대응하는 형상으로 형성된다. 즉, 상기 홈부(L)의 폭과 위치에 의해 상기 세라믹 그린시트(11)에 구현하고자 하는 회로라인의 선폭과 위치는 정의한다.

상기 홈부 형성공정은 임프린팅공정과 같이 원하는 형상이 얻어지도록 압력을 가하는 방식으로 형성될 수 있으나, 바람직하게 세라믹 그린 시트(11) 상에 레이저 빔을 조사하는 공정을 이용하여 원하는 홈부를 형성할 수 있다.

본 실시형태와 같이, 상기 세라믹 그린 시트(11)는 상기 홈부(L)의 양단에 연결된 비아홀(V)을 포함할 수 있다. 상기 비아홀(V)은 회로라인에 연결될 층간 통전 구조인 도전성 비아를 형성하기 위한 홀이다. 상기 비아홀(V)은 통상의 비아 펀치 공정에 의해 형성될 수 있다.

도1b에 도시된 바와 같이, 본 실시형태에서 회로라인 형성을 위해 채용된 홈부(L)는 상기 세라믹 그린 시트(11) 상에 소정의 깊이를 갖도록 형성된다.

이와 같이, 홈부(L)의 깊이에 의해 원하는 회로라인의 두께를 안정적으로 구현할 수 있으므로, 라인의 오픈불량을 획기적으로 감소시킬 수 있다.

바람직하게, 상기 홈부(L)는 상기 적어도 하나의 세라믹 그린 시트(11)의 두께에 대해 10∼70%에 해당하는 깊이로 형성될 수 있다.

10% 미만인 경우에 원하는 회로라인의 충분한 두께를 확보하기 어려우며, 70%를 초과하는 경우에는 홈부 형성시에 불량이 발생될 확률이 커지기 때문이다.

이어, 도2a 및 도2b에 도시된 바와 같이, 비아홀(V)을 도전성 물질로 충전하여 도전성 비아(14)를 형성할 수 있다.

본 비아홀(V)의 충전공정은 라인을 위한 홈부(L)의 충전공정에 앞서 수행된다. 도2b에 도시된 바와 같이, Ag 페이스트와 같은 도전성 물질로 바이홀(V)을 충전시킬 수 있다. 상기 바이홀(V)의 형성위치가 홈부(L) 내에 위치하여, 그 비아홀(V)에 충전된 도전성 물질도 상기 홈부(L) 내에서 완만한 상면을 갖도록 형성될 수 있다.

본 실시형태와 달리, 해당 세라믹 그린 시트(11)에 라인을 위한 홈부(L)만 형성된 경우에는, 본 비아홀 충전공정 없이 라인을 위한 홈부(L)의 충전공정을 수행할 수 있다.

다음으로, 도3a 및 도3b에 도시된 바와 같이, 세라믹 그린 시트(11)에 형성된 홈부(L)에 도전성 물질을 충전하여 회로 라인(15)을 형성한다.

본 회로라인 형성공정은 스크린 인쇄공정으로 실행될 수 있다.

본 실시형태에서는 스퀴지(squeegee)를 이용하여 스크린 메쉬를 세라믹 그린시트 상면에 가압할 경우에, 세라믹 그린 시트(11) 상면에 스크린이 접하도록 밀착시켜도 홈부(L)에서는 회로라인(15)의 두께를 보장하는 간격(즉, 홈부의 깊이)가 보장되므로, 원하는 두께를 갖도록 회로라인(15)을 보다 정밀하게 형성할 수 있다.

본 공정에서는 형성되는 회로라인(15)은 홈부에 의해 그 형성위치가 정확하게 정의되므로, 도전성 비아(14)와 정확히 연결될 수 있을 뿐만 아니라, 바이홀과 연결성을 안정적으로 보장할 수 있다.

보다 구체적으로 설명하면, 도4에 도시된 바와 같이, 비아홀(V)에 충전된 도전성 물질의 상단부는 라인을 위한 홈부(L)에 일부 걸치도록 형성될 수 있다. 즉, 비아홀의 상부 중 상기 홈부와 연결된 부분은 개방되어 있으므로, 충전된 도전성 물질은 인접된 홈부 영역에 위치할 수 있다. 이러한 인접한 홈부영역에 존재하는 비아홀의 도전성 물질은 후속하여 형성되는 도전성 라인과 연결을 보다 안정적으로 실현할 수 있다.

이러한 측면에서, 도4에 도시된 바와 같이, 상기 도전성 비아의 상단부 중 홈부영역에 위치한 부분이 홈부를 향해 경사진 형상을 갖는 것이 바람직하며, 후속하여 형성되는 회로라인과 부분적으로 중첩되도록 형성될 수 있다. 이와 같이, 도전성 비아(14)의 상단의 단차가 완만해지므로, 안정적인 연결성을 확보할 수 있으며,

본 발명에 따른 다층 세라믹 회로기판을 위한 복수의 세라믹 그린 시트 중 적어도 하나는 앞선 실시예를 따라 제조된 세라믹 그린시트(11)를 사용할 수 있다.

본 발명의 다른 측면은 상술된 세라믹 그린시트를 이용한 다층 세라믹 회로기판의 제조방법을 제공할 수 있다. 본 실시형태에 예시된 다층 세라믹 회로기판은 다양한 전자장치모듈의 회로기판뿐만 아니라, 복잡한 층간회로를 갖는 프로브 카드를 위한 기판에도 유익하게 적용될 수 있다.

본 발명에 따른 다층 세라믹 회로 기판 제조방법의 일 예로서 도5a 내지 도5c에 도시된 공정 단면도을 참조하여 설명할 수 있다.

도5a를 참조하면, 복수의 세라믹 그린시트(51a-51f)를 적층하여 세라믹 그린시트 적층체(51)를 마련한다. 상기 각 세라믹 그린시트(51a-51f)는 층간회로를 구성하는 각각의 회로라인(55)과 도전성 비아(54)을 갖는다.

상기 세라믹 그린시트(51a-51f)는 도1 내지 도3에 도시된 세라믹 그린시트 제조방법을 따라 제조된 세라믹 그린시트(21, 22, 23, 24)를 이용할 수 있다. 즉, 각 세라믹 그린시트(51a-51f)에 형성된 회로라인(P1-P4)은 모두 홈부를 마련하고 도전성 물질이 충전된 형태일 수 있다. 최종적으로 원하는 회로 기판의 구조에 따라, 상기 세라믹 그린시트(51a-51f)의 하면에는 외부 단자를 위한 패턴(56)이 형성될 수 있다.

이어, 상기 세라믹 그린시트 적층체(51)를 소결한다. 본 소결공정은 무수축공정에 의해 실행될 수 있다. 구체적으로, 도5b에 도시된 바와 같이, 상기 세라믹 그린 시트 적층체 상하면에 난소결성 구속층을 배치하여 수평방향으로 수축을 억제하면서 도5c에 도시된 세라믹 소결체(51)를 얻을 수 있다.

본 발명에 따른 다층 세라믹 회로기판은, 소결되는 과정에서 회로라인의 폭이 부분적으로 감소된 것을 방지하고 회로라인의 선폭을 안정적으로 구현될 수 있다. 도6a 및 도6b에는 미세한 회로라인을 형성한 예가 도시되어 있다. 약 50㎛의 미세한 회로라인을 약 25㎛ 깊이의 홈부를 마련하고 도전성 물질을 충전함으로써 형성한 예가 도시되어 있다. 이와 같이, 홈부를 이용함으로써 미세한 폭(100㎛이하)의 회로라인을 정밀하게 제어할 수 있을 뿐만 아니라, 그 형성위치를 정확히 조절할 수 있다.

또한, 홈부의 형성위치에 도전성 비아홀을 배치함으로써 도전성 라인과 비아가 연결되는 소위 "넥(neck)"부분에서 라인 인쇄시에 비아 충전된 부분과 단차에 의해 불완전한 인쇄로 인한 오픈을 효과적으로 방지할 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 따라 한정되는 것이 아니고, 첨부된 청구범위에 따라 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

Claims

복수의 세라믹 그린 시트를 마련하는 단계;
상기 복수의 세라믹 그린 시트 중 적어도 하나의 세라믹 그린 시트에 원하는 라인형상의 홈부와 상기 홈부에 연결된 바아홀을 형성하는 단계;
상기 비아홀을 도전성 물질로 충전시켜 도전성 비아를 형성하는 단계;
상기 홈부를 도전성 물질로 충전시켜 상기 도전성 비아에 연결된 회로라인을 형성하는 단계;
상기 복수의 세라믹 그린시트를 적층하여 세라믹 그린시트 적층체를 형성하는 단계; 및
상기 세라믹 그린시트 적층체를 소결하는 단계를 포함하는 다층 세라믹 회로 기판 제조방법.
제1항에 있어서,
상기 도전성 비아의 상단은 상기 비아홀과 인접한 상기 홈부 영역에 걸치도록 형성된 것을 특징으로 하는 다층 세라믹 회로기판 제조방법.
제2항에 있어서,
상기 홈부영역에 위치한 상기 도전성 비아의 상단부분은 상기 홈부를 향해 경사진 형상을 갖는 것을 특징으로 하는 다층 세라믹 회로기판 제조방법.
제3항에 있어서,
상기 도전성 비아의 상단부분의 적어도 일부는 상기 회로라인과 중첩된 영역을 갖는 것을 특징으로 하는 다층 세라믹 회로기판 제조방법.
제1항에 있어서,
상기 홈부를 형성하는 단계는
상기 적어도 하나의 세라믹 그린 시트 상에 레이저 빔을 조사하여 상기 라인형상의 홈부를 형성하는 단계인 것을 특징으로 하는 다층 세라믹 회로 기판 제조방법.
제1항에 있어서,
상기 홈부는 상기 적어도 하나의 세라믹 그린 시트의 두께에 대해 10∼70%에 해당하는 깊이로 형성되는 것을 특징으로 하는 다층 세라믹 회로 기판 제조방법.
제1항에 있어서,
상기 회로라인을 형성하는 단계는, 스퀴즈를 이용한 스크린 인쇄공정에 의해 수행디는 것을 특징으로 하는 다층 세라믹 회로 기판 제조방법.
제1항 내지 제7항 중 어느 한 항에 의한 방법으로 제조된 다층 세라믹 회로 기판.
제8항에 의해 제조된 다층 세라믹 회로기판을 포함하는 프로브 카드.
복수의 세라믹층이 적층되어 이루어진 세라믹 적층체; 및
상기 복수의 세라믹층에 형성된 회로라인 및 도전성 비아로 이루어진 층간회로부;를 포함하며,
상기 회로라인 중 적어도 하나는 상기 세라믹 그린 시트에 형성된 홈부에 충전된 도전성 물질로 형성되며, 상기 적어도 하나의 회로라인은 비아에 연결된 것을 특징으로 하는 다층 세라믹 회로 기판.
제10항에 있어서,
상기 도전성 비아의 상단은 상기 비아와 인접한 상기 홈부 영역에 걸치도록 형성된 것을 특징으로 하는 다층 세라믹 회로 기판.
제11항에 있어서,
상기 홈부 영역에 위치한 상기 도전성 비아의 상단부분은 상기 홈부를 향해 경사진 형상을 갖는 것을 특징으로 하는 다층 세라믹 회로 기판.
제12항에 있어서,
상기 도전성 비아의 상단부분의 적어도 일부는 상기 회로라인과 중첩되는 영역을 갖는 것을 특징으로 하는 다층 세라믹 회로기판.
제10항에 있어서,
상기 홈부는 상기 적어도 하나의 세라믹층의 두께에 대해 10∼70%에 해당하는 깊이로 형성되는 것을 특징으로 하는 다층 세라믹 회로 기판.
제10항 내지 제14항 중 어느 한 항에 따른 다층 세라믹 회로기판을 포함하는 프로브 카드.